JP2004349355A - 半導体記憶装置、その冗長回路及び携帯電子機器 - Google Patents
半導体記憶装置、その冗長回路及び携帯電子機器 Download PDFInfo
- Publication number
- JP2004349355A JP2004349355A JP2003142644A JP2003142644A JP2004349355A JP 2004349355 A JP2004349355 A JP 2004349355A JP 2003142644 A JP2003142644 A JP 2003142644A JP 2003142644 A JP2003142644 A JP 2003142644A JP 2004349355 A JP2004349355 A JP 2004349355A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- gate electrode
- redundant
- fuse
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 133
- 238000003860 storage Methods 0.000 title claims abstract description 21
- 230000015654 memory Effects 0.000 claims abstract description 234
- 230000006386 memory function Effects 0.000 claims abstract description 157
- 238000009792 diffusion process Methods 0.000 claims abstract description 97
- 230000006870 function Effects 0.000 claims abstract description 45
- 230000002950 deficient Effects 0.000 claims description 24
- 238000007664 blowing Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 230000000903 blocking effect Effects 0.000 claims 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 68
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 68
- 239000010410 layer Substances 0.000 description 39
- 239000000872 buffer Substances 0.000 description 38
- 238000000034 method Methods 0.000 description 38
- 239000000758 substrate Substances 0.000 description 33
- 230000000694 effects Effects 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 239000004973 liquid crystal related substance Substances 0.000 description 18
- 102100034033 Alpha-adducin Human genes 0.000 description 17
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 17
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 17
- 230000005684 electric field Effects 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 230000003446 memory effect Effects 0.000 description 13
- 230000014759 maintenance of location Effects 0.000 description 11
- 238000007667 floating Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- 238000013461 design Methods 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 239000002356 single layer Substances 0.000 description 7
- 210000000746 body region Anatomy 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000010419 fine particle Substances 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 101100478623 Arabidopsis thaliana S-ACP-DES1 gene Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000036772 blood pressure Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
Abstract
【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４、ゲート電極１０４下に配置されたチャネル領域、チャネル領域の両側でチャネル領域と逆導電型の拡散領域１０７ａｂ、及びゲート電極１０４の両側で電荷を保持する機能を有するメモリ機能体１０９を有するメモリ素子１を複数配列した構成と、冗長回路とを有する。冗長回路は、複数の冗長線と関連するセルとを含む単一チップメモリのためのアドレッシング手段を備える。アドレス信号によって、冗長行を選択するためのデコーダを選択して、それをプログラムする。冗長回路は追加的なパッケージピンを不要としており、プログラミングはパッケージされてから実行される。本装置はユーザーによる不容易なプログラミングを防止するため、冗長回路のさらなるプログラミングを恒常的に不活性状態する手段を含む。
【選択図】 図１
【解決手段】半導体記憶装置は、半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４、ゲート電極１０４下に配置されたチャネル領域、チャネル領域の両側でチャネル領域と逆導電型の拡散領域１０７ａｂ、及びゲート電極１０４の両側で電荷を保持する機能を有するメモリ機能体１０９を有するメモリ素子１を複数配列した構成と、冗長回路とを有する。冗長回路は、複数の冗長線と関連するセルとを含む単一チップメモリのためのアドレッシング手段を備える。アドレス信号によって、冗長行を選択するためのデコーダを選択して、それをプログラムする。冗長回路は追加的なパッケージピンを不要としており、プログラミングはパッケージされてから実行される。本装置はユーザーによる不容易なプログラミングを防止するため、冗長回路のさらなるプログラミングを恒常的に不活性状態する手段を含む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、特に、シングルチップメモリのような半導体記憶装置に用いられる冗長回路に関するものである。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリは、図２８に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００４】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図２９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００８】
本発明は前記課題に鑑みなされたものであり、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の冗長回路は、第１アドレス信号が、行線のようなアレイにおける第１線を選択するために用いられ、第２アドレス信号が、ビット線のような第２線を選択するために用いられるようなメモリに有用である。本発明の冗長回路は、複数の冗長行線を含む。プログラマブルデコード手段は、所定の行アドレス信号がメモリに入力される際の冗長行線の選択のために設けられる。これらの行アドレス信号は、欠陥行線のアドレスに対応している。本冗長回路は、ビット線としての第２線のアドレス信号が入力される選択手段を備えている。この選択手段は、プログラムの間にプログラマブルムデコード手段を選択し、さらなるプログラムを阻止するための構成を含んでいる。このように、一旦メモリアレイにおける欠陥線が冗長線に置き換えられると、さらなる不必要なプログラムが永続的に阻止される。又、冗長行が選択されると、すべての関連しない線は選択解除される。
【００１０】
ここで、上記メモリを構成するメモリ素子は、スイッチングメモリ、即ち、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるメモリ素子である。
【００１１】
本発明の冗長回路は、上記のように冗長行に使用可能であり、又は行アドレスでプログラマブルデコード手段を選択することによって冗長列にも使用可能である。
【００１２】
なお、前記メモリは、前記冗長線を使用するためにプログラミングされ、そしてつぎに不用意なプログラミングを防止するためにプログラムされる。また、前記メモリは、欠陥線を冗長線に置換するようにプログラムされ、不用意なプログラミングが阻止される。
【００１３】
【発明の実施の形態】
本発明の実施の一形態について図１〜図２７に基づいて説明すれば、以下の通りである。
【００１４】
まず、本実施の形態のメモリ素子について、以下にその概略を説明する。
【００１５】
本実施の形態の半導体記憶装置は、主として、メモリ素子と増幅器とから構成される。メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００１６】
具体的には、本実施の形態のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００１７】
本実施の形態の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでも、シリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１８】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００１９】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２０】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２１】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２２】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２３】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。
シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２４】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２５】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００２６】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００２７】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書き込み・消去ができ、好ましい。
【００２８】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００２９】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３０】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３１】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３２】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３３】
本実施の形態のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布又は 堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３４】
このメモリ素子の形成方法を、図８に示すメモリ素子を例として説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００３５】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体２６１，２６２を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００３６】
その後、ゲート電極２１７及びサイドウォールスペーサ状のメモリ機能体２６１，２６２をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２，２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００３７】
本実施の形態のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００３８】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００３９】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
【００４０】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４１】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４２】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４３】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４４】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４５】
本半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４６】
本半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００４７】
本半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００４８】
以下に、本実施の形態の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００４９】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００５０】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ，１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ，１０７ｂが形成されている。拡散領域１０７ａ，１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ，１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５１】
なお、実質的に電荷を保持するメモリ機能部１０５ａ，１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ，１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５２】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ，１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ，１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５３】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５４】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５５】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００５６】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５７】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５８】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５９】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６０】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６１】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００６２】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ａにおける電荷蓄積の状態について、１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【００６３】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００６４】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ，１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６５】
拡散領域１０７ａ，１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６６】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６７】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００６８】
以上の説明から明らかなように、本半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６９】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１，２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００７０】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２を用い、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１，２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１，２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。
なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７１】
また、メモリ機能体２６１，２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２，２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２，２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２，２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。メモリ機能体２６１，２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２，２１３とがオーバーラップすることによる効果を説明する。
【００７２】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７３】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７４】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２，２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７５】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２，２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００７６】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００７７】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００７８】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００７９】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８０】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８１】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。
これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８２】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８３】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１，２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８４】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００８５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００８６】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００８７】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００８８】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００８９】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２，２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１，２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９０】
また、ゲート電極２１７と拡散領域２１２，２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９１】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２，２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１，２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９２】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【００９３】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２，２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【００９４】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２，２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００９５】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２，２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【００９６】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２，２１３と半導体基板２１１との接合が、メモリ機能体２６１，２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【００９７】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【００９８】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【００９９】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１００】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１０１】
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１０２】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１０３】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１０４】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１０５】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１０６】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本実施の形態の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１０７】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０８】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１０９】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１１０】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１１１】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１２】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１１３】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１１４】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１１５】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１１６】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１１７】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２９）と大きく異なる。
【０１１８】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１１９】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２０】
以上のことから明らかなように、本実施の形態の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１２１】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子を複数配列した半導体記憶装置、さらには、この半導体記憶装置において用いられる冗長回路に関する。
【０１２２】
本冗長回路は、ＭＯＳメモリ素子における冗長線及びそれに関連するセルの選択を可能にする。以降の説明においては、本発明の理解を助けるために、特定のアドレス構成のような幾つかの詳細について言及している。しかしながら、これらの詳細が本発明を実施するために必要でないことは、当業者にとっては明白でる。換言すれば、ブロック図に周知の回路が示されているのは、あえて不必要な詳細を記載することによって、本発明を不明確にしないためである。
【０１２３】
図２０〜図２２に示す回路構成は、実施の形態１〜８に記載のメモリ素子を用いた半導体記録装置に好適である。そのようなメモリ素子を複数含むメモリは、メモリセルの書き込み・消去のために、ほぼ５Ｖ（Ｖｐｐ）の電位を用いる（実施の形態１における図３参照）。この高い電位は、また、本実施の形態の冗長回路の書き込み・消去の間にヒューズを溶断するために用いられてもよい。これらのメモリの非書き込み・消去動作の間に、ＶｐｐはＶｃｃの電位に保持される。図２５の回路は、Ｖｐｐの書込・消去電位を使用するメモリ素子（実施の形態１〜８）を用いた半導体記憶装置に好適である。
【０１２４】
本実施の形態においては、冗長回路は後述するバッファのプログラムを行なうために各々選択的に溶断される複数のポリシリコンヒューズを含んでいる。
【０１２５】
ここで、図２０では、メモリは余剰の２つの冗長行線を含むことを想定している。行線は、メモリアレイ内の欠陥セルを置き換えるために用いられるメモリセルを有している。冗長行Ｍは、Ｎ０Ｒゲートからなる一般のデコーダ３１５によって選択される。信号線３１０に現れるデコーダ３１５の出力は冗長行Ｍを選択し、同様に、信号線３１１に現れるデコーダ３１６は冗長行Ｎを選択する。デコーダ３１５，３１６のような冗長行デコーダは、信号線３１２，３１３を選択する行デコーダ３１７，３１８のようなメモリで使用される一般のデコーダであってもよい。行デコーダ３１７，３１８及び他のすべての一般の行デコーダには、それぞれ行アドレス信号ＡＡＤ１〜ＡＤＤ９（真）と補完アドレス信号／ＡＤＤ１〜／ＡＤＤ９（否定）との異なる組み合わせが入力される。また、行デコーダ３１７，３１８には、デコーダ３１５，３１６からの出力信号が入力される。したがって、信号線３１０，３１１は行デコーダ３１７，３１８の入力に接続されている。冗長行Ｍ又は冗長行Ｎが選択されたときは、メモリアレイにおけるすべての一般行が選択解除される。これは、その列に対するアドレスがメモリに与えられたときに、欠陥のある通常行を選択しないからである。
【０１２６】
デコーダ３１５には、プログラム可能なバッファ３２１Ｍ〜３２９Ｍからの信号が入力され、デコーダ３１６には、プログラム可能なバッファ３２１Ｎ〜３２９Ｎからの信号が入力される。また、行デコーダ３１５，３１６のためのこれらのバッファ３２１〜３２９（Ｍ，Ｎ）には、それぞれ異なる行アドレス信号ＡＤＤ１〜ＡＤＤ９とその補完アドレス信号／ＡＤＤ１〜／ＡＤＤ９とが入力される。また、バッファ３２１Ｍ〜３２９Ｍには／ＲＭ信号が入力され、バッファ３２１Ｎ〜３２９Ｎには／ＲＮ信号が入力される。これらの信号により、プログラミングのための単一のデコーダに関連するバッファが選択される。これらの／ＲＭ信号及び／ＲＮ信号は、図２１に示す回路で発生する。
【０１２７】
欠陥行がメモリアレイで特定されると、バッファ３２１〜３２９（Ｍ，Ｎ）は欠陥行アドレスを認識するようにプログラムされる。そして、このアドレスが、すべてのローレベル信号がデコーダ３１５に与えられる。これによって、次に、信号線３２８の信号をローレベルにして、欠陥行の代わりとして行Ｍを選択する信号線３１０にハイレベル出力が与えられる。メモリアレイにおける各欠陥行は、冗長行に置換され、そこに十分な冗長行が与えられる。
【０１２８】
欠陥行がない場合、又は欠陥行よりも冗長行が多い場合には、使用されていない冗長行を選択しないことが必要である。例えば、メモリアレイに欠陥列がないために行３１０はどのアドレスによっても選択されないと仮定する。デコーダ３１５に接続されている信号線３３０における信号は、行Ｍの選択を阻止する。信号線３３０は、ヒューズ３３１を通じて電源電圧Ｖｐｐの電源ラインに接続され、さらに、エンハンスメント形のトランジスタ３３２とデプレッション形のトランジスタら３３３の並列接続されたトランジスタ対を通じて、グランドに接続される。
【０１２９】
トランジスタ３３３は比較的大きく、導通時には、電源ラインから十分な電流を流してヒューズ３３１を溶断する。一方、トランジスタ３３２は、トランジスタ３３３に比べて比較的小さく、ヒューズ３３１が溶断したとき、信号線３３０にグランド電位を維持させる。トランジスタ３３３のゲートにはＲＭ信号が入力される。この信号は、デコーダ３１５に関連するバッファ３２１Ｍ〜３２９Ｍのプログラミングの間にハイレベルとなる。これらのバッファ３２１Ｍ〜３２９Ｍがプログラムされない場合、すなわち行Ｍが使用されない場合、トランジスタ３３３は導通しない。この場合、ヒューズ３３１は導通状態を保つので、信号線３３０は常にハイレベルに維持される。デコーダ３１５は、信号線３３０のハイレベルの電圧により、ローレベルを出力する。
【０１３０】
一方、冗長行Ｍが使用されるとき、バッファ３２１Ｍ〜３２９Ｍはプログラミングのために選択される。ＲＡ信号がハイレベルであるとき、ヒューズ３３１が溶断されるため、信号線３３０はトランジスタ３３２を介してグランドに接続される。デコーダ３１５は、信号線３３０のローレベルの信号が入力されることにより、適切なアドレスがバッファ３２１Ｍ〜３２９Ｍに与えられたときにハイレベルを出力する。
【０１３１】
デコーダ３１６は、信号線３３４を介して同様な信号が入力される。信号線３３４は、ヒューズを介してＶｐｐに接続される。このヒューズは、ＲＢ信号がハイレベルであるときに溶断される。同様に、各冗長行線に結合しているプログラム可能な回路は、“Ｒ”信号が入力される回路を含む。
【０１３２】
冗長行の選択の後、冗長行は欠陥セルを含むために使用されなくなる。図２０に示す回路３３７は、冗長行の選択を解除するために、デコーダに接続されてもよい。信号線３３６の冗長無視信号ＲＤは、デコーダ３１６を永続的に選択解除の状態に維持する。ＭＯＳトランジスタ３３８を制御する制御信号ＲＤＳは、前記のＲＡ信号の生成と同様な方法で、以下に述べるように、第２アドレス信号とチップイネーブル信号／ＣＥとによって生成される。
【０１３３】
信号線３３６はトランジスタ３４０，３４１からなるインバータの出力に接続されている。トランジスタ３４１のゲートは、ヒューズ３４２を介してＶｐｐに接続される。このヒューズ３４２は、トランジスタ３３８，３３９の並列接続されたトランジスタ対を介してグランドに接続される。ヒューズ３４２が元の状態を維持している状態では、トランジスタ３４１が導通し、信号線３４１はグランド電位に保たれる。これによって、デコーダ３１６が正常に動作する。
【０１３４】
一方、行Ｎが選択されて欠陥があると判明した場合、トランジスタ３３８がゲートに制御信号ＲＤＳが与えられることにより、ヒューズ３４２が溶断する。この結果、トランジスタ３４１が導通しないために、信号線３３６はトランジスタ３４０を介してＶｃｃに接続されてハイレベルに保持される。このように、欠陥行線を置き換えるために、冗長行線の選択が阻止され、かつ他の冗長行線が選択される。
【０１３５】
本実施の形態では、冗長回路のプログラミングのため、Ｙ線アドレス（例えば、ビット線アドレス）はプログラム可能なバッファのグループを選択するために使用される。これにより、選択のために余分なパッケージピンを設ける必要がなくなる。プログラミングに必要なＹ線アドレスビットの数は、メモリにおける冗長線の数の関数である。例えば、メモリが４つの冗長線を含むとき、２つのＹ線アドレスがプログラミングのためのバッファの各グループを選択するために必要になる。しかしながら、本実施の形態において、１つの付加的なＹ線アドレスは、冗長行のためのプログラミング回路を永続的に無効とする区別可能なプログラミングアドレスを与えるために使用される。
【０１３６】
２つの冗長行を用いる構成において、図２１に、アドレス信号ＡＤＤｙ０及びアドレス信号ＡＤＤｙ１及びその補完アドレス信号として示すように、２つのアドレス信号が必要である。これらのアドレス信号の異なる組み合わせは、ＮＯＲゲート３４６，３４７，３４８のそれぞれに入力され、ＮＯＲゲート３４６，３４７，３４８の個別的な選択を可能にしている。例えば、アドレス信号ＡＤＤｙ０及びアドレス信号ＡＤＤｙ１がローレベルであるとき、ＮＯＲゲート３４６が選択されてもよい。また、ＮＯＲゲート３４６，３４７，３４８は、信号線３６１介して入力されるチップイネーブル信号ＣＥｘが入力され、付加的に信号線３５９を介して復帰インヒビット信号が入力される。
【０１３７】
インバータ３６３のゲートには、チップイネーブル信号／ＣＥが与えられる。インバータ３６３の出力はインバータ３６４に入力され、インバータ３６４の出力はインバータ３６５に入力される。インバータ３６５は、信号線３６１に前記のチップイネーブル信号ＣＥｘを出力する。インバータ３６３は、デプレッション形のトランジスタは大きな幅対長さチャネル比を持つ一方、エンハンスメント形のトランジスタは小さな幅対長さチャネル比を持つ低比率インバータである。インバータ３６３からローレベルの出力を得るために、チップイネーブル信号／ＣＥは、その通常電位より高くならなければならない。
【０１３８】
したがって、冗長回路のプログラミングを開始するには、チップイネーブル信号／ＣＥはハイレベルであることが必要である。これにより、インバータ３６３の出力がローレベルとなり、インバータ３６４の出力がハイレベルとなるため、インバータ３６５の出力はローレベルとなる。チップイネーブル信号ＣＥｘをローレベルにすることにより、ＮＯＲゲート３４６，３４７，３４８の出力は、他の入力がローレベルであればハイレベルとなる。メモリの通常動作の間、チップイネーブル信号ＣＥｘはプログラミングを阻止するハイレベルである。しかしながら、他の方法が用いられれば、たとえチップイネーブル信号／ＣＥが通常電位を超えても、プログラミングが不用意に実行されないことを確実にすることができる。
【０１３９】
プログラミングの初期においては、ＮＯＲゲート３４８の出力はローレベルに保たれる。これにより、トランジスタ３５３の導通を阻止し、ヒューズ３５５を介してトランジスタ３５７をＶｐｐに接続する。信号線３５９はそのためグランド電位に保たれ、ＮＯＲゲート３４６，３４７にローレベルが入力される。そして、適当なＹアドレスによりＮＯＲゲート３４６が選択されると、ＮＯＲゲート３４６から出力されるハイレベルのＲＭ信号は、インバータ３５０によりローレベルの／ＲＭ信号として出力される。図２０に示すように、バッファ３２１Ｍ〜３２９Ｍは、ハイレベルのＲＭ信号及びローレベルの／ＲＭ信号を用いて、後述するようにプログラムされ、これによってヒューズが溶断される。
【０１４０】
次に、アドレス信号ＡＤＤｙ０がローレベルであり、かつアドレス信号ＡＤＤＹ１がハイレベルであるとき、ＮＯＲゲート３４７からハイレベルのＲＮ信号はインバータ３５１によってローレベルの／ＲＮ信号として出力される。このようにして生成される／ＲＮ信号により、図２０のバッファ３２１Ｎ〜３２９Ｎのプログラミングが可能になる。
【０１４１】
バッファのプログラミング後、アドレス信号ＡＤＤｙ０，ＡＤＤｙ１がともにローレベルになると、ＮＯＲゲート３４８の出力がハイレベルになるため、トランジスタ３５３が導通して、ヒューズ３５５が溶断する。これにより、トランジスタ３５７のゲートがトランジスタ３５４を介してグランド電位に保持され、トランジスタ３５６を介して復帰インヒビット信号がＶｃｃに固定される。この動作が一旦行われると、ＮＯＲゲート３４６，３４７からハイレベルが出力されることはない。このため、バッファは再びプログラム可能な状態になることはない。これは、チップイネーブル信号／ＣＥがハイレベルになっても、不用意にバッファをプログラミングすることを妨ぐことができる。勿論、すべての必要なプログラミングが完了するまでに、ＮＯＲゲート３４８からハイレベルが出力されないことを確実にするために、プログラミング動作の手順には注意を要する。
【０１４２】
図２２は、図２０に示すバッファ３２１Ｍのような典型的なプログラム可能なバッファを示している。このバッファ３２１において、アドレス信号ＡＤＤ１はトランジスタ３６９のゲート及びトランジスタ３８１のドレインに入力される。トランジスタ３７０は、ゲートに／ＲＭ信号が与えられることにより導通し、これによりトランジスタ３７２のゲートはグランドに接続される。また、トランジスタ３７２のゲートは、デプレッション形のトランジスタ３６８を介してＶｐｐに接続される。図２２のバッファをプログラミングする間に、バッファをプログラミングのために選択する／ＲＭ信号がローレベルになれば、トランジスタ３７２が導通するので、ヒューズ３７１は溶断する。このとき、トランジスタ３７３はノード３７４をグランド電位に固定する。
【０１４３】
ノード３７４がグランド電位にあるなら、トランジスタ３７５，３７６で構成されるインバータは、トランジスタ３８１のゲートに接続された信号線３７７にハイレベルを出力する。また、このインバータの出力は、トランジスタ３７８，３７９で構成されるインバータにも与えられる。したがって、ヒューズが溶断し、トランジスタ３８１が上記のハイレベルの出力により導通しているときには、トランジスタ３７８，３７９からなるインバータを介してトランジスタ３８０のゲートがグランドに接続されるので、トランジスタ３８０は導通しない。メモリの動作中、アドレス信号ＡＤＤ１がハイレベルであれば、本バッファの出力はハイレベルになる一方、アドレス信号／ＡＤＤ１がハイレベルであればバッファ出力はローレベルになる。それゆえ、アドレス信号ＡＤＤ１がローレベルであるとき、アドレス信号ＡＤＤ１のみがローレベルになる。
【０１４４】
プログラミングの間に、アドレス信号ＡＤＤ１がハイレベルであれば、トランジスタ３６９が導通し、トランジスタ３７２は非導通となる。プログラミング後、ノード３７４はヒューズ３７１を介して常にハイレベルに維持される。これにより、トランジスタ３７６は、常に信号線３７７をローレベルの状態にさせる。このとき、後段のインバータ段の出力はハイレベルとなるので、トランジスタ３８０が導通する。すると、入力されたアドレス信号／ＡＤＤ１は、トランジスタ３８０を介して出力される。
【０１４５】
図２３は、他のバッファを示している。図２３に示すように、トランジスタ３９１にはアドレス信号ＡＤＤｘが入力され、トランジスタ３９２にはＲ信号が入力される。トランジスタ３９０，３９２が導通していない場合、トランジスタ３９４のゲートは、トランジスタ３９０を介してＶｃｃが接続されてハイレベルになる。これにより、図２２に示すヒューズ３７１の場合と同様に、ヒューズ３９３が溶断する。ヒューズ３９３が溶断する場合、トランジスタ３９５を介してノード４０１がグランド電位になる。ノード４０１がローレベルであると、トランジスタ３９７，３９９は導通せず、導通したトランジスタ３９６によってトランジスタ３９８のゲートがハイレベルになる。すると、導通したトランジスタ３９８を介してアドレス信号ＡＤＤｘが出力線ＯＵＴに出力される。一方、ヒューズ３９３がそのままの状態を維持する場合、ノード４０１はハイレベルであり、トランジスタ３９７，３９９が導通する。その結果、トランジスタ３９８は、ゲートがグランド電位になって導通しない。したがって、アドレス信号／ＡＤＤｘが出力線ＯＵＴに出力される。
【０１４６】
各冗長デコーダのプログラミングの間に、すべてのアドレス信号ＡＤＤ１〜ＡＤＤ９は最初にハイレベルに保たれており、そのためにすべてのヒューズは溶断しない。そして、単一のヒューズのみを溶断するために必要なときに、アドレス信号の１つがローレベルになる。これにより、メモリチップ上の回路は、過剰電流が流れてダメージを受けることがない。より単純には、アドレスされた行は、すべての論理状態から、一度に１アドレスビットずつ欠陥行のアドレスに変更される。
【０１４７】
ここで、メモリアレイにおける欠陥行が発見され、又は行に沿った欠陥セルが発見され、アドレス信号ＡＤＤ１〜ＡＤＤ９はすべて２値信号であるとする。さらに、欠陥行を置き換えるように、冗長行Ｍはプログラムされ、欠陥列を置き換えるとする。アドレス信号ＡＤＤｙ０，ＡＤＤｙ１はローレベルになると、ＲＭ信号がハイレベルになってヒューズ３３１が溶断するので、バッファ３２１〜３２３のプログラミングが可能になる。アドレス信号ＡＤＤ１〜ＡＤＤ９がハイレベルであるとき、それらの出力がローレベルとなるように、すべてのバッファ３２１Ｍ〜３２９Ｍ及びバッファ３２１Ｎ〜３２９Ｎがプログラムされる。図２２におけるバッファの場合、トランジスタ３８０が導通してアドレス信号ＡＤＤ１からＴ１信号が得られることが必要である。前述のように、トランジスタ３８０を導通させるためには、ヒューズ３７１は初期状態を維持していなければならない。これは、プログラミングにおいて、バッファのヒューズ３７１が溶断しないように、アドレス信号ＡＤＤ１〜ＡＤＤ９がハイレベルを維持するからである。
【０１４８】
使用される各冗長行線について、正しいＹアドレスが与えられ、その行線に対応するバッファのプログラミングが可能になる。そして、正しいＹアドレスを用いて、図２１に示すヒューズ３５５が溶断すると、さらなるプログラミングは一切行われなくなる。
【０１４９】
図２４は、図２０ないし図２３に示すヒューズ溶断回路とは別のヒューズ溶断回路を示している。図２４の回路は、例を挙げれば、上記の図２０ないし図２３に示すヒューズ溶断回路同様に、図２０におけるヒューズ３３１及びトランジスタ３３２，３３３を置換した構成である。図２４のヒューズ溶断回路は、前述のポリシリコンヒューズと同じであってもよいヒューズ４０５を含んでいる。ヒューズ４０５は、エンハンスメント形のトランジスタ４０３と、トランジスタ４０４とが並列に接続されたトランジスタ対に直列に接続されている。
【０１５０】
トランジスタ４０４は、ほぼ０Ｖの閾値電圧を有している。そのようなトランジスタは、一般によく知られており、例えばトランジスタのチャネルのドーピングレベルを調整することによって容易に作製することができる。トランジスタ４０４は、トランジスタ４０３に比べると比較的小さい。トランジスタ４０３のゲートにＶｃｃの電圧が与えられてトランジスタ４０３がオンすると、トランジスタ４０３に流れる大きな電流が、ヒューズ４０５を溶断する。この電流は、図２０のトランジスタ２２９を通じて流れ、ヒューズ３３１を溶断する電流に似ている。通常動作中、トランジスタ４０４は、ゲートにＶｃｃが与えられ、例えば、図２０のトランジスタ３３２と同様、ヒューズ４０５が溶断したときにノード４０２をグランド電位に保持する。
【０１５１】
図２３のヒューズ溶断回路は、ヒューズ４０５の抵抗をチェックすることにより、ヒューズ４０５が溶断したことを確認できる。ヒューズ４０５が溶断したときには、ヒューズ４０５の両端間が完全に切断されているとは限らない。溶断が不完全な場合には、両端間に残ったヒューズ材料が十分に低い抵抗値を有すると、ノード４０２グランド電位にならないという不都合が生じる。
【０１５２】
ヒューズ４０５の溶断が不完全であり、溶断後も抵抗値を有している場合、ヒューズ４０５の抵抗値を確認するためには、トランジスタ４０４のゲートに与えられるヒューズ遮壁電圧Ｖｆｓが低下する必要がある。この電圧では、トランジスタ４０４はわずかに導通しており、ノード４０２は、テストのためにヒューズに与えられる通常のＶｃｃの電圧に向かって上昇する。それゆえ、比較的低い電圧をトランジスタ４０４や同様のトランジスタに与え、かつ、ノード４０２の電位を検出することによって、ヒューズ４０５が溶断する段階の有効性をチェックすることができる。
【０１５３】
他の実施形態では、トランジスタ４０４をデプレッション形のトランジスタに置き換えてもよい。正常動作中、そのトランジスタ４０４のゲートは、グランド電位に固定されている。溶断したヒューズ４０５の抵抗値をチェックするために、トランジスタ４０４のゲート電位は、デプレッション形のトランジスタがほんのわずか導通するような負電位に低下する。
【０１５４】
前述の実施形態では、ヒューズはデコーダをプログラミングするためや、プログラミングを必要とする他の回路に使用される。
【０１５５】
図２５は、図２０ないし図２３におけるヒューズおよびヒューズ溶断回路を置き換えるための回路を図示する。図２２の回路と図２５の回路とを比較すると、図２５のトランジスタ４０６，４０７，４０８は、図２２のトランジスタ３６８，３６９，３７０に対応する。トランジスタ４１０側の回路は、図２２のヒューズ３７１及びトランジスタ３７２，３７２と置き換えられる。信号線３７４の信号は、信号線４１５における信号が信号線３７４の信号の補完関係にある点を除いて、信号線４１５における信号に等しい。
【０１５６】
図２５のトランジスタ４１０側の回路は、メモリ素子４１１を含んでいる。通常、このような素子は、トランジスタ４１３のような素子に直列に接続されている。不揮発性メモリ素子（実施の形態１〜８のメモリ素子）に好適な実施形態は、米国特許第４，２０３，１５８に記載されている。トランジスタ４１２は、メモリ素子４１１に並列に接続されている。トランジスタ４１３は、デプレッション形のトランジスタ４１４を介してＶｃｃに接続される。図２５の回路は、ヒューズを溶断するよりむしろ、電荷がメモリ素子４１１のメモリ機能体に転送されるように構成されるが、それ以外は図２２や図２３の回路と同様にして動作する。
【０１５７】
このように、本実施の形態におけるシングルチップのメモリのための冗長回路では、冗長回路のプログラムのためのピンが不要であり、そのようなプログラミングはメモリチップが一旦パッケージされた状態で行われる。そして、プログラミングが完了すると、プログラミング回路は動作不能になるので、不用意にプログラミングされることはない。
【０１５８】
（実施の形態１１）
上述した半導体記憶装置の応用例として、例えば、図２６に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１５９】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部１００３は、本実施の形態のメモリ素子、より好ましくは実施の形態１０に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１６０】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１６１】
液晶ドライバ１００２は、図２６に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０１６２】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。従って、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本実施の形態のメモリ素子を用いるのが好ましく、特に、本実施の形態のメモリ素子を集積した実施の形態１０に記載の半導体記憶装置を用いるのが好ましい。
【０１６３】
本実施の形態のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。また、実施の形態１０に記載の半導体記憶装置は、比較的メモリ規模が小規模で、信頼性や安定性が重視される場合に特に好適である。通常、液晶パネルの画像調整用の不揮発性メモリは、例えば、数キロバイトであり、比較的メモリ規模が小規模である。従って、実施の形態１０に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いるのが特に好ましい。
【０１６４】
（実施の形態１２）
上述した実施の形態１０の半導体記憶装置が組み込まれた携帯電子機器である携帯電話を図２７に示す。
【０１６５】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した実施の形態１０の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１６６】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１６７】
【発明の効果】
以上のように、本発明の半導体記憶装置の冗長回路は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるメモリ素子を複数備えた半導体記憶装置に設けられる。この冗長回路において、欠陥行線のアドレスに対応した所定の行アドレス信号がメモリに入力される際の冗長行線の選択のために設けられるプログラマブルデコード手段と、ビット線としての第２線のアドレス信号が入力される選択手段とを備えている。この選択手段は、書込・消去動作の間にプログラマブルムデコード手段を選択し、さらなるプログラムを阻止するための構成を含んでいる。このように、一旦メモリアレイにおける欠陥線が冗長線に置き換えられると、さらなる不必要なプログラムが永続的に阻止される。また、冗長行が選択されると、すべての関連しない線は選択解除される。
また、従来のフラッシュメモリの代わりに上記のメモリ素子を用いることにより、以下のような効果が得られる。
【０１６８】
前記メモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ機能とが分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャネル効果を抑制しつつ微細化することが容易である。従って、本発明の冗長回路を設けても、チップ面積の増大を抑えることが可能となる。
【０１６９】
メモリ素子の微細化が容易であることから、冗長回路を設けても、従来よりもチップ面積の増大を抑えることができる。
【０１７０】
また、メモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜を含む。そのため、メモリ効果のばらつきが抑制されるとともに、保持中の特性変化が抑制される。従って、チップの歩留まりが向上し、コストが削減されるとともに、不良を考慮してあらかじめ用意する冗長回路の数を削減することが可能であり、チップ面積の増大を抑えることができる。
【０１７１】
また、前記メモリ素子の形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。従って、チップの歩留まりが向上し、コストが削減されるとともに、冗長回路の数を削減することが可能であり、チップ面積の増大を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図２】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の変形の要部の概略断面図である。
【図３】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の書込み動作を説明する図である。
【図４】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の他の書込み動作を説明する図である。
【図５】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の消去動作を説明する図である。
【図６】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の他の消去動作を説明する図である。
【図７】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の読出し動作を説明する図である。
【図８】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図１２】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の変形の要部の概略断面図である。
【図１３】本発明の実施の形態３の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１４】本発明の実施の形態４の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１５】本発明の実施の形態５の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１６】本発明の実施の形態６の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１７】本発明の実施の形態７の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１８】本発明の実施の形態８の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１９】本発明の実施の形態９の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図２０】実施の形態１〜８のメモリ素子を含む半導体記憶装置に用いられる冗長回路（実施の形態１０）の要部を示す回路図である。
【図２１】上記冗長回路におけるバッファに供給するための信号を生成する回路を示す回路図である。
【図２２】上記冗長回路に設けられるプログラム可能なバッファを示す回路図である。
【図２３】上記冗長回路に設けられるプログラム可能な他のバッファを示す回路図である。
【図２４】上記冗長回路に設けられるヒューズ溶断回路を示す回路図である。
【図２５】本発明のメモリ素子を使用するプログラム可能な他の回路を示す回路図である。
【図２６】本発明の実施の形態１０の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１１）の概略構成図である。
【図２７】本発明の実施の形態１０の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１２）の概略構成図である。
【図２８】従来のフラッシュメモリの要部の概略断面図である。
【図２９】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１ メモリ素子
１０１，２１１，２８６，７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３，２１４，７１２ ゲート絶縁膜
１０４，２１７，７１３ ゲート電極
１０５ａ，１０５ｂ メモリ機能部
１０７ａ，１０７ｂ，２１２，２１３ 拡散領域
１０９，１４２，１４２ａ，２４２，２４２ａ シリコン窒化膜
１２０，２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ，１３１ｂ，２６１，２６２，２６２ａ メモリ機能体
２２６ 反転層
２４１，２４３，２４４ シリコン酸化膜
２８１，２８２，２９２，４２１ 領域
２８３，２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３３１，３３５，３７１，３９３，４０５ ヒューズ
３３２，３３３ トランジスタ
３１５，３１６ デコーダ
３１７，３１８ 行デコーダ
３２１Ｍ〜３２９Ｍ バッファ
３２１Ｎ〜３２９Ｎ バッファ
４４１ メモリ素子
３５３〜３５７ トランジスタ
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
ＡＤＤ１〜ＡＤＤ９ アドレス信号
／ＡＤＤ１〜／ＡＤＤ９ 補完アドレス信号
ＡＤＤｙ０，ＡＤＤｙ１ アドレス信号
／ＣＥ チップイネーブル信号
Ｍ，Ｎ 冗長行（冗長線）
【発明の属する技術分野】
本発明は、特に、シングルチップメモリのような半導体記憶装置に用いられる冗長回路に関するものである。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリは、図２８に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００４】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図２９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００８】
本発明は前記課題に鑑みなされたものであり、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の冗長回路は、第１アドレス信号が、行線のようなアレイにおける第１線を選択するために用いられ、第２アドレス信号が、ビット線のような第２線を選択するために用いられるようなメモリに有用である。本発明の冗長回路は、複数の冗長行線を含む。プログラマブルデコード手段は、所定の行アドレス信号がメモリに入力される際の冗長行線の選択のために設けられる。これらの行アドレス信号は、欠陥行線のアドレスに対応している。本冗長回路は、ビット線としての第２線のアドレス信号が入力される選択手段を備えている。この選択手段は、プログラムの間にプログラマブルムデコード手段を選択し、さらなるプログラムを阻止するための構成を含んでいる。このように、一旦メモリアレイにおける欠陥線が冗長線に置き換えられると、さらなる不必要なプログラムが永続的に阻止される。又、冗長行が選択されると、すべての関連しない線は選択解除される。
【００１０】
ここで、上記メモリを構成するメモリ素子は、スイッチングメモリ、即ち、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるメモリ素子である。
【００１１】
本発明の冗長回路は、上記のように冗長行に使用可能であり、又は行アドレスでプログラマブルデコード手段を選択することによって冗長列にも使用可能である。
【００１２】
なお、前記メモリは、前記冗長線を使用するためにプログラミングされ、そしてつぎに不用意なプログラミングを防止するためにプログラムされる。また、前記メモリは、欠陥線を冗長線に置換するようにプログラムされ、不用意なプログラミングが阻止される。
【００１３】
【発明の実施の形態】
本発明の実施の一形態について図１〜図２７に基づいて説明すれば、以下の通りである。
【００１４】
まず、本実施の形態のメモリ素子について、以下にその概略を説明する。
【００１５】
本実施の形態の半導体記憶装置は、主として、メモリ素子と増幅器とから構成される。メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００１６】
具体的には、本実施の形態のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００１７】
本実施の形態の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでも、シリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１８】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００１９】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２０】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２１】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２２】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２３】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。
シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２４】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２５】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００２６】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００２７】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書き込み・消去ができ、好ましい。
【００２８】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００２９】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３０】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３１】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３２】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３３】
本実施の形態のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布又は 堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３４】
このメモリ素子の形成方法を、図８に示すメモリ素子を例として説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００３５】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体２６１，２６２を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００３６】
その後、ゲート電極２１７及びサイドウォールスペーサ状のメモリ機能体２６１，２６２をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２，２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００３７】
本実施の形態のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００３８】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００３９】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
【００４０】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４１】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４２】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４３】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４４】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４５】
本半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４６】
本半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００４７】
本半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００４８】
以下に、本実施の形態の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００４９】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００５０】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ，１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ，１０７ｂが形成されている。拡散領域１０７ａ，１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ，１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５１】
なお、実質的に電荷を保持するメモリ機能部１０５ａ，１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ，１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５２】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ，１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ，１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５３】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５４】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５５】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００５６】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５７】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５８】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５９】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６０】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６１】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００６２】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ａにおける電荷蓄積の状態について、１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【００６３】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００６４】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ，１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６５】
拡散領域１０７ａ，１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６６】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６７】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００６８】
以上の説明から明らかなように、本半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６９】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１，２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００７０】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２を用い、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１，２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１，２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。
なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７１】
また、メモリ機能体２６１，２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２，２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２，２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２，２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。メモリ機能体２６１，２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２，２１３とがオーバーラップすることによる効果を説明する。
【００７２】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７３】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７４】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２，２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７５】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２，２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００７６】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００７７】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００７８】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００７９】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８０】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８１】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。
これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８２】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８３】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１，２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８４】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００８５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００８６】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００８７】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００８８】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００８９】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２，２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１，２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９０】
また、ゲート電極２１７と拡散領域２１２，２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９１】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２，２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１，２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９２】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【００９３】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２，２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【００９４】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２，２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００９５】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２，２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【００９６】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２，２１３と半導体基板２１１との接合が、メモリ機能体２６１，２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【００９７】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【００９８】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【００９９】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１００】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１０１】
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１０２】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１０３】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１０４】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１０５】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１０６】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本実施の形態の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１０７】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０８】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１０９】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１１０】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１１１】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１２】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１１３】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１１４】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１１５】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１１６】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１１７】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２９）と大きく異なる。
【０１１８】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１１９】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２０】
以上のことから明らかなように、本実施の形態の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１２１】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子を複数配列した半導体記憶装置、さらには、この半導体記憶装置において用いられる冗長回路に関する。
【０１２２】
本冗長回路は、ＭＯＳメモリ素子における冗長線及びそれに関連するセルの選択を可能にする。以降の説明においては、本発明の理解を助けるために、特定のアドレス構成のような幾つかの詳細について言及している。しかしながら、これらの詳細が本発明を実施するために必要でないことは、当業者にとっては明白でる。換言すれば、ブロック図に周知の回路が示されているのは、あえて不必要な詳細を記載することによって、本発明を不明確にしないためである。
【０１２３】
図２０〜図２２に示す回路構成は、実施の形態１〜８に記載のメモリ素子を用いた半導体記録装置に好適である。そのようなメモリ素子を複数含むメモリは、メモリセルの書き込み・消去のために、ほぼ５Ｖ（Ｖｐｐ）の電位を用いる（実施の形態１における図３参照）。この高い電位は、また、本実施の形態の冗長回路の書き込み・消去の間にヒューズを溶断するために用いられてもよい。これらのメモリの非書き込み・消去動作の間に、ＶｐｐはＶｃｃの電位に保持される。図２５の回路は、Ｖｐｐの書込・消去電位を使用するメモリ素子（実施の形態１〜８）を用いた半導体記憶装置に好適である。
【０１２４】
本実施の形態においては、冗長回路は後述するバッファのプログラムを行なうために各々選択的に溶断される複数のポリシリコンヒューズを含んでいる。
【０１２５】
ここで、図２０では、メモリは余剰の２つの冗長行線を含むことを想定している。行線は、メモリアレイ内の欠陥セルを置き換えるために用いられるメモリセルを有している。冗長行Ｍは、Ｎ０Ｒゲートからなる一般のデコーダ３１５によって選択される。信号線３１０に現れるデコーダ３１５の出力は冗長行Ｍを選択し、同様に、信号線３１１に現れるデコーダ３１６は冗長行Ｎを選択する。デコーダ３１５，３１６のような冗長行デコーダは、信号線３１２，３１３を選択する行デコーダ３１７，３１８のようなメモリで使用される一般のデコーダであってもよい。行デコーダ３１７，３１８及び他のすべての一般の行デコーダには、それぞれ行アドレス信号ＡＡＤ１〜ＡＤＤ９（真）と補完アドレス信号／ＡＤＤ１〜／ＡＤＤ９（否定）との異なる組み合わせが入力される。また、行デコーダ３１７，３１８には、デコーダ３１５，３１６からの出力信号が入力される。したがって、信号線３１０，３１１は行デコーダ３１７，３１８の入力に接続されている。冗長行Ｍ又は冗長行Ｎが選択されたときは、メモリアレイにおけるすべての一般行が選択解除される。これは、その列に対するアドレスがメモリに与えられたときに、欠陥のある通常行を選択しないからである。
【０１２６】
デコーダ３１５には、プログラム可能なバッファ３２１Ｍ〜３２９Ｍからの信号が入力され、デコーダ３１６には、プログラム可能なバッファ３２１Ｎ〜３２９Ｎからの信号が入力される。また、行デコーダ３１５，３１６のためのこれらのバッファ３２１〜３２９（Ｍ，Ｎ）には、それぞれ異なる行アドレス信号ＡＤＤ１〜ＡＤＤ９とその補完アドレス信号／ＡＤＤ１〜／ＡＤＤ９とが入力される。また、バッファ３２１Ｍ〜３２９Ｍには／ＲＭ信号が入力され、バッファ３２１Ｎ〜３２９Ｎには／ＲＮ信号が入力される。これらの信号により、プログラミングのための単一のデコーダに関連するバッファが選択される。これらの／ＲＭ信号及び／ＲＮ信号は、図２１に示す回路で発生する。
【０１２７】
欠陥行がメモリアレイで特定されると、バッファ３２１〜３２９（Ｍ，Ｎ）は欠陥行アドレスを認識するようにプログラムされる。そして、このアドレスが、すべてのローレベル信号がデコーダ３１５に与えられる。これによって、次に、信号線３２８の信号をローレベルにして、欠陥行の代わりとして行Ｍを選択する信号線３１０にハイレベル出力が与えられる。メモリアレイにおける各欠陥行は、冗長行に置換され、そこに十分な冗長行が与えられる。
【０１２８】
欠陥行がない場合、又は欠陥行よりも冗長行が多い場合には、使用されていない冗長行を選択しないことが必要である。例えば、メモリアレイに欠陥列がないために行３１０はどのアドレスによっても選択されないと仮定する。デコーダ３１５に接続されている信号線３３０における信号は、行Ｍの選択を阻止する。信号線３３０は、ヒューズ３３１を通じて電源電圧Ｖｐｐの電源ラインに接続され、さらに、エンハンスメント形のトランジスタ３３２とデプレッション形のトランジスタら３３３の並列接続されたトランジスタ対を通じて、グランドに接続される。
【０１２９】
トランジスタ３３３は比較的大きく、導通時には、電源ラインから十分な電流を流してヒューズ３３１を溶断する。一方、トランジスタ３３２は、トランジスタ３３３に比べて比較的小さく、ヒューズ３３１が溶断したとき、信号線３３０にグランド電位を維持させる。トランジスタ３３３のゲートにはＲＭ信号が入力される。この信号は、デコーダ３１５に関連するバッファ３２１Ｍ〜３２９Ｍのプログラミングの間にハイレベルとなる。これらのバッファ３２１Ｍ〜３２９Ｍがプログラムされない場合、すなわち行Ｍが使用されない場合、トランジスタ３３３は導通しない。この場合、ヒューズ３３１は導通状態を保つので、信号線３３０は常にハイレベルに維持される。デコーダ３１５は、信号線３３０のハイレベルの電圧により、ローレベルを出力する。
【０１３０】
一方、冗長行Ｍが使用されるとき、バッファ３２１Ｍ〜３２９Ｍはプログラミングのために選択される。ＲＡ信号がハイレベルであるとき、ヒューズ３３１が溶断されるため、信号線３３０はトランジスタ３３２を介してグランドに接続される。デコーダ３１５は、信号線３３０のローレベルの信号が入力されることにより、適切なアドレスがバッファ３２１Ｍ〜３２９Ｍに与えられたときにハイレベルを出力する。
【０１３１】
デコーダ３１６は、信号線３３４を介して同様な信号が入力される。信号線３３４は、ヒューズを介してＶｐｐに接続される。このヒューズは、ＲＢ信号がハイレベルであるときに溶断される。同様に、各冗長行線に結合しているプログラム可能な回路は、“Ｒ”信号が入力される回路を含む。
【０１３２】
冗長行の選択の後、冗長行は欠陥セルを含むために使用されなくなる。図２０に示す回路３３７は、冗長行の選択を解除するために、デコーダに接続されてもよい。信号線３３６の冗長無視信号ＲＤは、デコーダ３１６を永続的に選択解除の状態に維持する。ＭＯＳトランジスタ３３８を制御する制御信号ＲＤＳは、前記のＲＡ信号の生成と同様な方法で、以下に述べるように、第２アドレス信号とチップイネーブル信号／ＣＥとによって生成される。
【０１３３】
信号線３３６はトランジスタ３４０，３４１からなるインバータの出力に接続されている。トランジスタ３４１のゲートは、ヒューズ３４２を介してＶｐｐに接続される。このヒューズ３４２は、トランジスタ３３８，３３９の並列接続されたトランジスタ対を介してグランドに接続される。ヒューズ３４２が元の状態を維持している状態では、トランジスタ３４１が導通し、信号線３４１はグランド電位に保たれる。これによって、デコーダ３１６が正常に動作する。
【０１３４】
一方、行Ｎが選択されて欠陥があると判明した場合、トランジスタ３３８がゲートに制御信号ＲＤＳが与えられることにより、ヒューズ３４２が溶断する。この結果、トランジスタ３４１が導通しないために、信号線３３６はトランジスタ３４０を介してＶｃｃに接続されてハイレベルに保持される。このように、欠陥行線を置き換えるために、冗長行線の選択が阻止され、かつ他の冗長行線が選択される。
【０１３５】
本実施の形態では、冗長回路のプログラミングのため、Ｙ線アドレス（例えば、ビット線アドレス）はプログラム可能なバッファのグループを選択するために使用される。これにより、選択のために余分なパッケージピンを設ける必要がなくなる。プログラミングに必要なＹ線アドレスビットの数は、メモリにおける冗長線の数の関数である。例えば、メモリが４つの冗長線を含むとき、２つのＹ線アドレスがプログラミングのためのバッファの各グループを選択するために必要になる。しかしながら、本実施の形態において、１つの付加的なＹ線アドレスは、冗長行のためのプログラミング回路を永続的に無効とする区別可能なプログラミングアドレスを与えるために使用される。
【０１３６】
２つの冗長行を用いる構成において、図２１に、アドレス信号ＡＤＤｙ０及びアドレス信号ＡＤＤｙ１及びその補完アドレス信号として示すように、２つのアドレス信号が必要である。これらのアドレス信号の異なる組み合わせは、ＮＯＲゲート３４６，３４７，３４８のそれぞれに入力され、ＮＯＲゲート３４６，３４７，３４８の個別的な選択を可能にしている。例えば、アドレス信号ＡＤＤｙ０及びアドレス信号ＡＤＤｙ１がローレベルであるとき、ＮＯＲゲート３４６が選択されてもよい。また、ＮＯＲゲート３４６，３４７，３４８は、信号線３６１介して入力されるチップイネーブル信号ＣＥｘが入力され、付加的に信号線３５９を介して復帰インヒビット信号が入力される。
【０１３７】
インバータ３６３のゲートには、チップイネーブル信号／ＣＥが与えられる。インバータ３６３の出力はインバータ３６４に入力され、インバータ３６４の出力はインバータ３６５に入力される。インバータ３６５は、信号線３６１に前記のチップイネーブル信号ＣＥｘを出力する。インバータ３６３は、デプレッション形のトランジスタは大きな幅対長さチャネル比を持つ一方、エンハンスメント形のトランジスタは小さな幅対長さチャネル比を持つ低比率インバータである。インバータ３６３からローレベルの出力を得るために、チップイネーブル信号／ＣＥは、その通常電位より高くならなければならない。
【０１３８】
したがって、冗長回路のプログラミングを開始するには、チップイネーブル信号／ＣＥはハイレベルであることが必要である。これにより、インバータ３６３の出力がローレベルとなり、インバータ３６４の出力がハイレベルとなるため、インバータ３６５の出力はローレベルとなる。チップイネーブル信号ＣＥｘをローレベルにすることにより、ＮＯＲゲート３４６，３４７，３４８の出力は、他の入力がローレベルであればハイレベルとなる。メモリの通常動作の間、チップイネーブル信号ＣＥｘはプログラミングを阻止するハイレベルである。しかしながら、他の方法が用いられれば、たとえチップイネーブル信号／ＣＥが通常電位を超えても、プログラミングが不用意に実行されないことを確実にすることができる。
【０１３９】
プログラミングの初期においては、ＮＯＲゲート３４８の出力はローレベルに保たれる。これにより、トランジスタ３５３の導通を阻止し、ヒューズ３５５を介してトランジスタ３５７をＶｐｐに接続する。信号線３５９はそのためグランド電位に保たれ、ＮＯＲゲート３４６，３４７にローレベルが入力される。そして、適当なＹアドレスによりＮＯＲゲート３４６が選択されると、ＮＯＲゲート３４６から出力されるハイレベルのＲＭ信号は、インバータ３５０によりローレベルの／ＲＭ信号として出力される。図２０に示すように、バッファ３２１Ｍ〜３２９Ｍは、ハイレベルのＲＭ信号及びローレベルの／ＲＭ信号を用いて、後述するようにプログラムされ、これによってヒューズが溶断される。
【０１４０】
次に、アドレス信号ＡＤＤｙ０がローレベルであり、かつアドレス信号ＡＤＤＹ１がハイレベルであるとき、ＮＯＲゲート３４７からハイレベルのＲＮ信号はインバータ３５１によってローレベルの／ＲＮ信号として出力される。このようにして生成される／ＲＮ信号により、図２０のバッファ３２１Ｎ〜３２９Ｎのプログラミングが可能になる。
【０１４１】
バッファのプログラミング後、アドレス信号ＡＤＤｙ０，ＡＤＤｙ１がともにローレベルになると、ＮＯＲゲート３４８の出力がハイレベルになるため、トランジスタ３５３が導通して、ヒューズ３５５が溶断する。これにより、トランジスタ３５７のゲートがトランジスタ３５４を介してグランド電位に保持され、トランジスタ３５６を介して復帰インヒビット信号がＶｃｃに固定される。この動作が一旦行われると、ＮＯＲゲート３４６，３４７からハイレベルが出力されることはない。このため、バッファは再びプログラム可能な状態になることはない。これは、チップイネーブル信号／ＣＥがハイレベルになっても、不用意にバッファをプログラミングすることを妨ぐことができる。勿論、すべての必要なプログラミングが完了するまでに、ＮＯＲゲート３４８からハイレベルが出力されないことを確実にするために、プログラミング動作の手順には注意を要する。
【０１４２】
図２２は、図２０に示すバッファ３２１Ｍのような典型的なプログラム可能なバッファを示している。このバッファ３２１において、アドレス信号ＡＤＤ１はトランジスタ３６９のゲート及びトランジスタ３８１のドレインに入力される。トランジスタ３７０は、ゲートに／ＲＭ信号が与えられることにより導通し、これによりトランジスタ３７２のゲートはグランドに接続される。また、トランジスタ３７２のゲートは、デプレッション形のトランジスタ３６８を介してＶｐｐに接続される。図２２のバッファをプログラミングする間に、バッファをプログラミングのために選択する／ＲＭ信号がローレベルになれば、トランジスタ３７２が導通するので、ヒューズ３７１は溶断する。このとき、トランジスタ３７３はノード３７４をグランド電位に固定する。
【０１４３】
ノード３７４がグランド電位にあるなら、トランジスタ３７５，３７６で構成されるインバータは、トランジスタ３８１のゲートに接続された信号線３７７にハイレベルを出力する。また、このインバータの出力は、トランジスタ３７８，３７９で構成されるインバータにも与えられる。したがって、ヒューズが溶断し、トランジスタ３８１が上記のハイレベルの出力により導通しているときには、トランジスタ３７８，３７９からなるインバータを介してトランジスタ３８０のゲートがグランドに接続されるので、トランジスタ３８０は導通しない。メモリの動作中、アドレス信号ＡＤＤ１がハイレベルであれば、本バッファの出力はハイレベルになる一方、アドレス信号／ＡＤＤ１がハイレベルであればバッファ出力はローレベルになる。それゆえ、アドレス信号ＡＤＤ１がローレベルであるとき、アドレス信号ＡＤＤ１のみがローレベルになる。
【０１４４】
プログラミングの間に、アドレス信号ＡＤＤ１がハイレベルであれば、トランジスタ３６９が導通し、トランジスタ３７２は非導通となる。プログラミング後、ノード３７４はヒューズ３７１を介して常にハイレベルに維持される。これにより、トランジスタ３７６は、常に信号線３７７をローレベルの状態にさせる。このとき、後段のインバータ段の出力はハイレベルとなるので、トランジスタ３８０が導通する。すると、入力されたアドレス信号／ＡＤＤ１は、トランジスタ３８０を介して出力される。
【０１４５】
図２３は、他のバッファを示している。図２３に示すように、トランジスタ３９１にはアドレス信号ＡＤＤｘが入力され、トランジスタ３９２にはＲ信号が入力される。トランジスタ３９０，３９２が導通していない場合、トランジスタ３９４のゲートは、トランジスタ３９０を介してＶｃｃが接続されてハイレベルになる。これにより、図２２に示すヒューズ３７１の場合と同様に、ヒューズ３９３が溶断する。ヒューズ３９３が溶断する場合、トランジスタ３９５を介してノード４０１がグランド電位になる。ノード４０１がローレベルであると、トランジスタ３９７，３９９は導通せず、導通したトランジスタ３９６によってトランジスタ３９８のゲートがハイレベルになる。すると、導通したトランジスタ３９８を介してアドレス信号ＡＤＤｘが出力線ＯＵＴに出力される。一方、ヒューズ３９３がそのままの状態を維持する場合、ノード４０１はハイレベルであり、トランジスタ３９７，３９９が導通する。その結果、トランジスタ３９８は、ゲートがグランド電位になって導通しない。したがって、アドレス信号／ＡＤＤｘが出力線ＯＵＴに出力される。
【０１４６】
各冗長デコーダのプログラミングの間に、すべてのアドレス信号ＡＤＤ１〜ＡＤＤ９は最初にハイレベルに保たれており、そのためにすべてのヒューズは溶断しない。そして、単一のヒューズのみを溶断するために必要なときに、アドレス信号の１つがローレベルになる。これにより、メモリチップ上の回路は、過剰電流が流れてダメージを受けることがない。より単純には、アドレスされた行は、すべての論理状態から、一度に１アドレスビットずつ欠陥行のアドレスに変更される。
【０１４７】
ここで、メモリアレイにおける欠陥行が発見され、又は行に沿った欠陥セルが発見され、アドレス信号ＡＤＤ１〜ＡＤＤ９はすべて２値信号であるとする。さらに、欠陥行を置き換えるように、冗長行Ｍはプログラムされ、欠陥列を置き換えるとする。アドレス信号ＡＤＤｙ０，ＡＤＤｙ１はローレベルになると、ＲＭ信号がハイレベルになってヒューズ３３１が溶断するので、バッファ３２１〜３２３のプログラミングが可能になる。アドレス信号ＡＤＤ１〜ＡＤＤ９がハイレベルであるとき、それらの出力がローレベルとなるように、すべてのバッファ３２１Ｍ〜３２９Ｍ及びバッファ３２１Ｎ〜３２９Ｎがプログラムされる。図２２におけるバッファの場合、トランジスタ３８０が導通してアドレス信号ＡＤＤ１からＴ１信号が得られることが必要である。前述のように、トランジスタ３８０を導通させるためには、ヒューズ３７１は初期状態を維持していなければならない。これは、プログラミングにおいて、バッファのヒューズ３７１が溶断しないように、アドレス信号ＡＤＤ１〜ＡＤＤ９がハイレベルを維持するからである。
【０１４８】
使用される各冗長行線について、正しいＹアドレスが与えられ、その行線に対応するバッファのプログラミングが可能になる。そして、正しいＹアドレスを用いて、図２１に示すヒューズ３５５が溶断すると、さらなるプログラミングは一切行われなくなる。
【０１４９】
図２４は、図２０ないし図２３に示すヒューズ溶断回路とは別のヒューズ溶断回路を示している。図２４の回路は、例を挙げれば、上記の図２０ないし図２３に示すヒューズ溶断回路同様に、図２０におけるヒューズ３３１及びトランジスタ３３２，３３３を置換した構成である。図２４のヒューズ溶断回路は、前述のポリシリコンヒューズと同じであってもよいヒューズ４０５を含んでいる。ヒューズ４０５は、エンハンスメント形のトランジスタ４０３と、トランジスタ４０４とが並列に接続されたトランジスタ対に直列に接続されている。
【０１５０】
トランジスタ４０４は、ほぼ０Ｖの閾値電圧を有している。そのようなトランジスタは、一般によく知られており、例えばトランジスタのチャネルのドーピングレベルを調整することによって容易に作製することができる。トランジスタ４０４は、トランジスタ４０３に比べると比較的小さい。トランジスタ４０３のゲートにＶｃｃの電圧が与えられてトランジスタ４０３がオンすると、トランジスタ４０３に流れる大きな電流が、ヒューズ４０５を溶断する。この電流は、図２０のトランジスタ２２９を通じて流れ、ヒューズ３３１を溶断する電流に似ている。通常動作中、トランジスタ４０４は、ゲートにＶｃｃが与えられ、例えば、図２０のトランジスタ３３２と同様、ヒューズ４０５が溶断したときにノード４０２をグランド電位に保持する。
【０１５１】
図２３のヒューズ溶断回路は、ヒューズ４０５の抵抗をチェックすることにより、ヒューズ４０５が溶断したことを確認できる。ヒューズ４０５が溶断したときには、ヒューズ４０５の両端間が完全に切断されているとは限らない。溶断が不完全な場合には、両端間に残ったヒューズ材料が十分に低い抵抗値を有すると、ノード４０２グランド電位にならないという不都合が生じる。
【０１５２】
ヒューズ４０５の溶断が不完全であり、溶断後も抵抗値を有している場合、ヒューズ４０５の抵抗値を確認するためには、トランジスタ４０４のゲートに与えられるヒューズ遮壁電圧Ｖｆｓが低下する必要がある。この電圧では、トランジスタ４０４はわずかに導通しており、ノード４０２は、テストのためにヒューズに与えられる通常のＶｃｃの電圧に向かって上昇する。それゆえ、比較的低い電圧をトランジスタ４０４や同様のトランジスタに与え、かつ、ノード４０２の電位を検出することによって、ヒューズ４０５が溶断する段階の有効性をチェックすることができる。
【０１５３】
他の実施形態では、トランジスタ４０４をデプレッション形のトランジスタに置き換えてもよい。正常動作中、そのトランジスタ４０４のゲートは、グランド電位に固定されている。溶断したヒューズ４０５の抵抗値をチェックするために、トランジスタ４０４のゲート電位は、デプレッション形のトランジスタがほんのわずか導通するような負電位に低下する。
【０１５４】
前述の実施形態では、ヒューズはデコーダをプログラミングするためや、プログラミングを必要とする他の回路に使用される。
【０１５５】
図２５は、図２０ないし図２３におけるヒューズおよびヒューズ溶断回路を置き換えるための回路を図示する。図２２の回路と図２５の回路とを比較すると、図２５のトランジスタ４０６，４０７，４０８は、図２２のトランジスタ３６８，３６９，３７０に対応する。トランジスタ４１０側の回路は、図２２のヒューズ３７１及びトランジスタ３７２，３７２と置き換えられる。信号線３７４の信号は、信号線４１５における信号が信号線３７４の信号の補完関係にある点を除いて、信号線４１５における信号に等しい。
【０１５６】
図２５のトランジスタ４１０側の回路は、メモリ素子４１１を含んでいる。通常、このような素子は、トランジスタ４１３のような素子に直列に接続されている。不揮発性メモリ素子（実施の形態１〜８のメモリ素子）に好適な実施形態は、米国特許第４，２０３，１５８に記載されている。トランジスタ４１２は、メモリ素子４１１に並列に接続されている。トランジスタ４１３は、デプレッション形のトランジスタ４１４を介してＶｃｃに接続される。図２５の回路は、ヒューズを溶断するよりむしろ、電荷がメモリ素子４１１のメモリ機能体に転送されるように構成されるが、それ以外は図２２や図２３の回路と同様にして動作する。
【０１５７】
このように、本実施の形態におけるシングルチップのメモリのための冗長回路では、冗長回路のプログラムのためのピンが不要であり、そのようなプログラミングはメモリチップが一旦パッケージされた状態で行われる。そして、プログラミングが完了すると、プログラミング回路は動作不能になるので、不用意にプログラミングされることはない。
【０１５８】
（実施の形態１１）
上述した半導体記憶装置の応用例として、例えば、図２６に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１５９】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部１００３は、本実施の形態のメモリ素子、より好ましくは実施の形態１０に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１６０】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１６１】
液晶ドライバ１００２は、図２６に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０１６２】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。従って、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本実施の形態のメモリ素子を用いるのが好ましく、特に、本実施の形態のメモリ素子を集積した実施の形態１０に記載の半導体記憶装置を用いるのが好ましい。
【０１６３】
本実施の形態のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。また、実施の形態１０に記載の半導体記憶装置は、比較的メモリ規模が小規模で、信頼性や安定性が重視される場合に特に好適である。通常、液晶パネルの画像調整用の不揮発性メモリは、例えば、数キロバイトであり、比較的メモリ規模が小規模である。従って、実施の形態１０に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いるのが特に好ましい。
【０１６４】
（実施の形態１２）
上述した実施の形態１０の半導体記憶装置が組み込まれた携帯電子機器である携帯電話を図２７に示す。
【０１６５】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した実施の形態１０の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１６６】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１６７】
【発明の効果】
以上のように、本発明の半導体記憶装置の冗長回路は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるメモリ素子を複数備えた半導体記憶装置に設けられる。この冗長回路において、欠陥行線のアドレスに対応した所定の行アドレス信号がメモリに入力される際の冗長行線の選択のために設けられるプログラマブルデコード手段と、ビット線としての第２線のアドレス信号が入力される選択手段とを備えている。この選択手段は、書込・消去動作の間にプログラマブルムデコード手段を選択し、さらなるプログラムを阻止するための構成を含んでいる。このように、一旦メモリアレイにおける欠陥線が冗長線に置き換えられると、さらなる不必要なプログラムが永続的に阻止される。また、冗長行が選択されると、すべての関連しない線は選択解除される。
また、従来のフラッシュメモリの代わりに上記のメモリ素子を用いることにより、以下のような効果が得られる。
【０１６８】
前記メモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ機能とが分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャネル効果を抑制しつつ微細化することが容易である。従って、本発明の冗長回路を設けても、チップ面積の増大を抑えることが可能となる。
【０１６９】
メモリ素子の微細化が容易であることから、冗長回路を設けても、従来よりもチップ面積の増大を抑えることができる。
【０１７０】
また、メモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜を含む。そのため、メモリ効果のばらつきが抑制されるとともに、保持中の特性変化が抑制される。従って、チップの歩留まりが向上し、コストが削減されるとともに、不良を考慮してあらかじめ用意する冗長回路の数を削減することが可能であり、チップ面積の増大を抑えることができる。
【０１７１】
また、前記メモリ素子の形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。従って、チップの歩留まりが向上し、コストが削減されるとともに、冗長回路の数を削減することが可能であり、チップ面積の増大を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図２】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の変形の要部の概略断面図である。
【図３】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の書込み動作を説明する図である。
【図４】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の他の書込み動作を説明する図である。
【図５】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の消去動作を説明する図である。
【図６】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の他の消去動作を説明する図である。
【図７】本発明の実施の形態１の半導体記憶装置におけるメモリ素子の読出し動作を説明する図である。
【図８】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図１２】本発明の実施の形態２の半導体記憶装置におけるメモリ素子の変形の要部の概略断面図である。
【図１３】本発明の実施の形態３の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１４】本発明の実施の形態４の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１５】本発明の実施の形態５の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１６】本発明の実施の形態６の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１７】本発明の実施の形態７の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１８】本発明の実施の形態８の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１９】本発明の実施の形態９の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図２０】実施の形態１〜８のメモリ素子を含む半導体記憶装置に用いられる冗長回路（実施の形態１０）の要部を示す回路図である。
【図２１】上記冗長回路におけるバッファに供給するための信号を生成する回路を示す回路図である。
【図２２】上記冗長回路に設けられるプログラム可能なバッファを示す回路図である。
【図２３】上記冗長回路に設けられるプログラム可能な他のバッファを示す回路図である。
【図２４】上記冗長回路に設けられるヒューズ溶断回路を示す回路図である。
【図２５】本発明のメモリ素子を使用するプログラム可能な他の回路を示す回路図である。
【図２６】本発明の実施の形態１０の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１１）の概略構成図である。
【図２７】本発明の実施の形態１０の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１２）の概略構成図である。
【図２８】従来のフラッシュメモリの要部の概略断面図である。
【図２９】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１ メモリ素子
１０１，２１１，２８６，７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３，２１４，７１２ ゲート絶縁膜
１０４，２１７，７１３ ゲート電極
１０５ａ，１０５ｂ メモリ機能部
１０７ａ，１０７ｂ，２１２，２１３ 拡散領域
１０９，１４２，１４２ａ，２４２，２４２ａ シリコン窒化膜
１２０，２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ，１３１ｂ，２６１，２６２，２６２ａ メモリ機能体
２２６ 反転層
２４１，２４３，２４４ シリコン酸化膜
２８１，２８２，２９２，４２１ 領域
２８３，２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３３１，３３５，３７１，３９３，４０５ ヒューズ
３３２，３３３ トランジスタ
３１５，３１６ デコーダ
３１７，３１８ 行デコーダ
３２１Ｍ〜３２９Ｍ バッファ
３２１Ｎ〜３２９Ｎ バッファ
４４１ メモリ素子
３５３〜３５７ トランジスタ
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
ＡＤＤ１〜ＡＤＤ９ アドレス信号
／ＡＤＤ１〜／ＡＤＤ９ 補完アドレス信号
ＡＤＤｙ０，ＡＤＤｙ１ アドレス信号
／ＣＥ チップイネーブル信号
Ｍ，Ｎ 冗長行（冗長線）
Claims (16)
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを有する複数のメモリ素子と、第１アドレス信号によって選択される第１線と、第２アドレス信号によって選択される第２線とを備えた半導体記憶装置に設けられる冗長回路において、
複数の冗長線と、
前記第１アドレス信号における所定の信号が入力されるときに前記冗長線を選択し、所定の第１アドレス信号を認識するためにプログラムされるプログラムデコード手段と、
前記プログラミングの間に前記プログラムデコード手段を選択するため、かつ、任意信号を受けたときに前記プログラミングデコード手段によるプログラミングを無効にするための前記第２アドレス信号の少なくとも一部を受ける選択手段とを備えていることを特徴とする冗長回路。 - 前記プログラムデコード手段は、ヒューズと、該ヒューズに直列に接続され、１つがほぼゼロボルトの閾値電圧を有する並列接続された２つのトランジスタとを有し、前記トランジスタによって前記ヒューズを溶断することによってプログラムされることを特徴とする請求項１に記載の冗長回路。
- 前記プログラムデコード手段は、電気的に消去可能かつプログラム可能なメモリセルを有し、前記メモリセルによってプログラムされることを特徴とする請求項１に記載の冗長回路。
- 前記選択手段は、前記任意信号を受けたときにヒューズを溶断することによって前記プログラムデコード手段によるプログラミングを無効にすることを特徴とする請求項１乃至３の何れか１項に記載の冗長回路。
- 前記任意信号は、所定の第２アドレスであることを特徴とする請求項３に記載の冗長回路。
- 前記ヒューズは、選択的に溶断されるポリシリコンヒューズであることを特徴とする請求項２又は４に記載の冗長回路。
- 前記プログラムデコード手段は、前記第１アドレス信号のうちの１つの真又はその否定のいずれかを選択するように前記ヒューズを溶断し又は溶断しないことを特徴とする請求項２に記載の冗長回路。
- 前記冗長線のうちの欠陥線を選択解除する選択解除手段を備えていることを特徴とする請求項１乃至３の何れか１項に記載の冗長回路。
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを有する複数のメモリ素子と、第１アドレス信号によって選択される第１線と、第２アドレス信号によって選択される第２線と、前記第１アドレス信号が入力される複数のアレイデコーダと、該アレイデコーダによって選択される複数のアレイ線とを備えた半導体記憶装置に設けられる冗長回路において、
複数の冗長線と、
前記冗長線を選択し、前記冗長線の１つを選択するときに前記アレイ線の選択を阻止するために前記アレイデコーダに接続された複数の冗長デコーダと、
所定の前記第１アドレス信号を前記冗長デコーダに与えるようにプログラミングするために、前記第１アドレス信号が入力されるプログマブルゲート手段と、前記プログラマブルゲート手段によるプログラミングの間に前記プログラマブルゲート手段を選択するための前記第２アドレスを受ける選択手段と、
前記プログラマブルゲートによるプログラミングを阻止し、所定の前記第２アドレス信号により能動化する阻止手段とを備えていることを特徴とする冗長回路。 - 前記プログマブルゲート手段は、ヒューズと、該ヒューズに直列に接続され、１つがほぼゼロボルトの閾値電圧を有する並列接続された２つのトランジスタとを有し、前記トランジスタによって前記ヒューズを溶断することによってプログラムすることを特徴とする請求項９に記載の冗長回路。
- 前記プログラマブルゲート手段は、選択的に溶断されるポリシリコンヒューズを有することを特徴とする請求項９に記載の冗長回路。
- 前記ポリシリコンヒューズの溶断が前記第１アドレス信号のうちの１つの真又はその否定の選択を制御することを特徴とする請求項１１に記載の冗長回路。
- 前記阻止段は、前記プログラミングの阻止のために溶断されるポリシリコンヒューズを有することを特徴とする請求項９に記載の冗長回路。
- 前記冗長線のううち欠陥線の選択を解除する選択解除手段を含むことを特徴とする請求項９に記載の冗長回路。
- 半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを有する複数のメモリ素子、第１アドレス信号によって選択される第１線、及び第２アドレス信号によって選択される第２線を備えた半導体記憶装置であって、
請求項１又は９に記載の冗長回路とを備え、
前記メモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜を含むことを特徴とする半導体記憶装置。 - 請求項１５に記載の半導体記憶装置を備えていることを特徴とする携帯電子機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003142644A JP2004349355A (ja) | 2003-05-20 | 2003-05-20 | 半導体記憶装置、その冗長回路及び携帯電子機器 |
| US10/848,481 US7167402B2 (en) | 2003-05-20 | 2004-05-19 | Semiconductor storage device, redundancy circuit thereof, and portable electronic device |
| US11/641,739 US20070097762A1 (en) | 2003-05-20 | 2006-12-20 | Semiconductor storage device, redundancy circuit thereof, and portable electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003142644A JP2004349355A (ja) | 2003-05-20 | 2003-05-20 | 半導体記憶装置、その冗長回路及び携帯電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004349355A true JP2004349355A (ja) | 2004-12-09 |
Family
ID=33530673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003142644A Withdrawn JP2004349355A (ja) | 2003-05-20 | 2003-05-20 | 半導体記憶装置、その冗長回路及び携帯電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7167402B2 (ja) |
| JP (1) | JP2004349355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077725A (ja) * | 2006-09-20 | 2008-04-03 | Sharp Corp | 半導体記憶装置および電子機器 |
| JP2013513864A (ja) * | 2009-12-14 | 2013-04-22 | アビニシオ テクノロジー エルエルシー | ユーザ・インターフェース要素の指定 |
| US11423083B2 (en) | 2017-10-27 | 2022-08-23 | Ab Initio Technology Llc | Transforming a specification into a persistent computer program |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007120991A (ja) * | 2005-10-25 | 2007-05-17 | Sharp Corp | テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 |
| US9496270B2 (en) | 2014-05-30 | 2016-11-15 | Qualcomm Incorporated | High density single-transistor antifuse memory cell |
| US9779796B1 (en) | 2016-09-07 | 2017-10-03 | Micron Technology, Inc. | Redundancy array column decoder for memory |
| US10839934B2 (en) * | 2018-05-30 | 2020-11-17 | Arm Limited | Redundancy circuitry for memory application |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441170A (en) * | 1980-09-30 | 1984-04-03 | Intel Corporation | Memory redundancy apparatus for single chip memories |
| US4358833A (en) | 1980-09-30 | 1982-11-09 | Intel Corporation | Memory redundancy apparatus for single chip memories |
| JPS63237580A (ja) | 1987-03-26 | 1988-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH05304277A (ja) | 1992-04-28 | 1993-11-16 | Rohm Co Ltd | 半導体装置の製法 |
| US5424979A (en) | 1992-10-02 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory cell |
| US5838041A (en) | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
| JPH0997849A (ja) | 1995-10-02 | 1997-04-08 | Toshiba Corp | 半導体装置 |
| JPH09116119A (ja) | 1995-10-13 | 1997-05-02 | Sony Corp | 不揮発性半導体記憶装置 |
| JP2910647B2 (ja) * | 1995-12-18 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| CN1376313A (zh) | 1999-08-27 | 2002-10-23 | 马克罗尼克斯美国公司 | 用于双位存储的非易失性存储器结构及其制造方法 |
| JP4899241B2 (ja) | 1999-12-06 | 2012-03-21 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| CN100483743C (zh) | 2001-11-21 | 2009-04-29 | 夏普株式会社 | 半导体存储器件及其制造和操作方法及便携式电子装置 |
| JP3772756B2 (ja) | 2002-02-13 | 2006-05-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2003332474A (ja) | 2002-03-04 | 2003-11-21 | Sharp Corp | 半導体記憶装置 |
| JP4370104B2 (ja) | 2002-03-05 | 2009-11-25 | シャープ株式会社 | 半導体記憶装置 |
| JP2004056089A (ja) | 2002-05-31 | 2004-02-19 | Sharp Corp | Ｉｃカード |
| US6714435B1 (en) * | 2002-09-19 | 2004-03-30 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
| JP2004186663A (ja) | 2002-10-09 | 2004-07-02 | Sharp Corp | 半導体記憶装置 |
| US7006378B1 (en) * | 2002-12-23 | 2006-02-28 | Halo Lsi, Inc. | Array architecture and operation methods for a nonvolatile memory |
| JP2004221546A (ja) * | 2002-12-27 | 2004-08-05 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| JP2004247436A (ja) * | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
| JP2004348818A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器 |
| JP2004348815A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置のドライバ回路及び携帯電子機器 |
-
2003
- 2003-05-20 JP JP2003142644A patent/JP2004349355A/ja not_active Withdrawn
-
2004
- 2004-05-19 US US10/848,481 patent/US7167402B2/en active Active
-
2006
- 2006-12-20 US US11/641,739 patent/US20070097762A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077725A (ja) * | 2006-09-20 | 2008-04-03 | Sharp Corp | 半導体記憶装置および電子機器 |
| JP2013513864A (ja) * | 2009-12-14 | 2013-04-22 | アビニシオ テクノロジー エルエルシー | ユーザ・インターフェース要素の指定 |
| US11423083B2 (en) | 2017-10-27 | 2022-08-23 | Ab Initio Technology Llc | Transforming a specification into a persistent computer program |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050002244A1 (en) | 2005-01-06 |
| US20070097762A1 (en) | 2007-05-03 |
| US7167402B2 (en) | 2007-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004178782A (ja) | 半導体記憶装置およびその制御方法および携帯電子機器 | |
| JP2004348818A (ja) | 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器 | |
| JP2004247436A (ja) | 半導体記憶装置、表示装置及び携帯電子機器 | |
| JP2004348789A (ja) | 半導体記憶装置及び携帯電子機器 | |
| US7009884B2 (en) | Semiconductor storage device, display device and portable electronic equipment | |
| JP2004348801A (ja) | 半導体記憶装置、予め定められたメモリ素子を保護するための方法及び携帯電子機器 | |
| JP2004342767A (ja) | 半導体記憶装置及び半導体装置、並びに携帯電子機器 | |
| JP2004348809A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004348808A (ja) | 半導体記憶装置、携帯電子機器、イレース動作を制御する方法及びプログラム動作を制御する方法 | |
| JP2004348788A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004221546A (ja) | 半導体記憶装置及び携帯電子機器 | |
| US20070097762A1 (en) | Semiconductor storage device, redundancy circuit thereof, and portable electronic device | |
| US7110297B2 (en) | Semiconductor storage device and mobile electronic apparatus | |
| JP2004335056A (ja) | 複数のメモリセルを有する半導体記憶装置をプログラムする方法および消去する方法 | |
| JP2004342274A (ja) | 半導体記憶装置およびそれを備えた携帯電子機器 | |
| JP2004342927A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004341132A (ja) | 表示用駆動装置及び表示装置、並びに携帯電子機器 | |
| JP2004164811A (ja) | 半導体記憶装置および携帯電子機器 | |
| US6992926B2 (en) | Driver circuit for semiconductor storage device and portable electronic apparatus | |
| JP2004348803A (ja) | 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器 | |
| JP2004348805A (ja) | 半導体記憶装置 | |
| JP2004348802A (ja) | 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器 | |
| JP2004335797A (ja) | 半導体記憶装置とその駆動方法、および携帯電子機器 | |
| JP2004348791A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004297028A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080328 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090223 |