JP2004348803A - 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器 - Google Patents

不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器 Download PDF

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Abstract

【課題】メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離した不揮発性メモリセルが所望の状態に書き込まれたことを検証する。
【解決手段】最初の比較結果によって、選択されたメモリ素子の検出されたメモリ電荷レベルがＶＲ１に等しいＶｔを有する第２基準メモリ素子とＶＲ３に等しいＶｔを有する第３基準メモリ素子との内から選択された１つと比較される。選択されたメモリ素子の検出されたメモリ電荷レベルが、第１基準メモリ素子のそれより小さいとき、検出されたメモリ電荷レベルが第２基準メモリ素子と比較され（ステップＳ２）、選択されたメモリ素子は、状態１又は２のいずれかである。選択されたメモリ素子の検出されたメモリ電荷レベルが、第１基準メモリ素子のそれより大きいとき、検出されたメモリ電荷レベルは第３基準メモリ素子と比較され（ステップＳ３）、選択されたメモリ素子は状態３又は４のいずれかである。
【選択図】 図２７

Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器に関する。より具体的には、電荷を保持する機能を有するメモリ機能体を備えたメモリ素子のプログラム検証方法あるいはリフレッシュ方法と、前記メモリ素子を配列してなる半導体記憶装置並びにそのような半導体記憶装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリ素子として、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリは、図２２に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリ素子を構成する。メモリ素子の周囲には、素子分離領域９０６が形成されている（例えば、特許文献１参照）。
【０００４】
メモリ素子は、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリ素子を配列して構成したメモリアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリ素子の書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図２３に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。実線は書き込み状態、点線は消去状態の特性である。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリ素子の微細化を阻害していた。
【０００８】
この発明は、このような事情を考慮してなされたもので、微細化が容易な不揮発性メモリ素子のプログラム検証方法及び半導体記憶装置とそれを備えた携帯電子機器を提供するものである。
【０００９】
【課題を解決するための手段】
この発明のプログラム検証方法は、ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証する方法であって、
１、２、・・・ｎの各状態の下限値を規定する第１、第２、・・・第ｎ閾値電圧にそれぞれ対応する第１、第２・・・第ｎ基準を選択する工程と、
不揮発性メモリ素子にプログラム電圧を印加する工程と、
不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
センスした不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルと第１基準とを比較した第１結果を出力する工程と、
不揮発性メモリ素子の閾値電圧レベルを、第１結果に応じて選択される第２基準と第３基準のいずれか一方の基準と比較し、不揮発性メモリ素子の閾値電圧レベルを第２または第３基準のいずれか一方の選択された基準と比較した第２結果を出力する工程と、
第１結果と第２結果を、所望の状態を示す期待値と比較し、第１結果と第２結果が期待値と等しい場合にプログラムの成功を示す工程を少なくとも備え、前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【００１０】
これによって、３またはそれ以上の可能な状態を有するメモリ素子が、アンダープログラムになることなく所望の状態に書き込まれたことを検証するプログラム検証方法が提供される。
【００１１】
この発明のプログラム検証方法に係る不揮発性メモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間に流れる電流値が大きく変化する。したがって、半導体記憶装置の書き込み状態と消去状態との判別が容易となる。
【００１２】
更に、この発明の半導体記憶装置に係る不揮発性メモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路と混載する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このメモリ素子と周辺回路とを混載したチップの歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【００１３】
また、この発明のプログラム検証方法は、不揮発性メモリ素子の閾値電圧レベルを第２基準または第３基準のいずれか選択された方の基準と比較する工程が、前記第１結果が不揮発性メモリ素子の閾値電圧レベルが第１基準よりも小さいことを示す場合に、不揮発性メモリ素子の閾値電圧レベルと第２基準を比較し、
前記第１結果が不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きいことを示す場合に、不揮発性メモリ素子の閾値電圧レベルと第３基準を比較する工程を更に備えていてもよい。
【００１４】
さらに、この発明のプログラム検証方法は、不揮発性メモリ素子にプログラム電圧を印加し、不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、第１結果を出力し、不揮発性メモリ素子の閾値電圧を第２もしくは第３基準のいずれか一方の選択された基準と比較し、第２結果を出力し、第１及び第２結果を期待値と比較し、前記第１及び第２結果が期待値と等しくなかった場合は、第１及び第２結果が期待値と等しくなるまで、記載の順序で反復する複数の工程をさらに備えていてもよい。
【００１５】
また、この発明のプログラム方法は、ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証する方法であって、
所望の状態を示すための予め定められた範囲の閾値電圧レベルの下限を規定する第１電圧に対応する第１基準を選択する工程と、
所望の状態を示すための予め定められた範囲の閾値電圧レベルの上限を規定する第２電圧に対応する第２基準を選択する工程と、
不揮発性メモリ素子にプログラム電圧を印加する工程と、
不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
センスした不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、センスした不揮発性メモリ素子の閾値電圧レベルを第２基準と比較し、不揮発性メモリ素子の閾値電圧レベルが、第１基準よりも大きく、第２基準よりも小さい場合に不揮発性メモリ素子が所望の状態にプログラムされたことを示す工程を備え、
前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなっていてもよい。
【００１６】
これによって、３またはそれ以上の可能な状態を有するメモリ素子が、アンダープログラムにもオーバープログラムにもなることなく所望の状態に書き込まれたことを検証するプログラム検証方法が提供される。
【００１７】
この発明のプログラム検証方法は、不揮発性メモリ素子の閾値電圧レベルが第１基準の閾値電圧レベルよりも小さい場合は、プログラム電圧を不揮発性メモリ素子に印加し、不揮発性メモリ素子の閾値電圧レベルを第１及び第２基準と比較し、不揮発性メモリ素子の閾値電圧レベルが、第１基準の閾値電圧よりも大きくなるまで、記載の順序で反復する複数の工程をさらに備えていてもよい。
【００１８】
あるいは、この発明のプログラム方法は、不揮発性メモリ素子の閾値電圧レベルが第２基準よりも大きい場合に、不揮発性メモリ素子が過剰にプログラムされたことを示す工程をさらに含んでいてもよい。
【００１９】
また、この発明のプログラム方法は、不揮発性メモリ素子が所望の状態にあることを示すデータを受け、第１基準を選択する工程と第２基準を選択する工程が、受けたデータに応じて実行される工程をさらに含んでいてもよい。
【００２０】
また、この発明のプログラム検証方法は、ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証する方法であって、
所望の状態を示すための予め定められた範囲の閾値電圧レベルの下限を規定する第１基準を選択する工程と、
不揮発性メモリ素子にプログラム電圧を印加する工程と、
不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
センスした不揮発性メモリ素子の閾値電圧レベル、を第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルが、第１基準よりも大きい場合に不揮発性メモリ素子が所望の状態にプログラムされたことを示す工程を備え、
前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【００２１】
これによって、２より多い可能な状態を有するメモリ素子が、所望の状態に書き込まれたことを検証するプログラム検証方法が提供される。
【００２２】
さらに、この発明のプログラム検証方法は、プログラム電圧を不揮発性メモリ素子に印加し、不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準の閾値電圧レベルよりも小さい場合は、不揮発性メモリ素子の閾値電圧レベルが、第１基準の閾値電圧よりも大きくなるまで、記載の順序で反復する複数の工程をさらに備えていてもよい。
【００２３】
また、この発明のプログラム検証方法はｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子が過剰にプログラムされたかどうかを検証する方法であって、
所望の状態を示すための予め定められた範囲の閾値電圧レベルの上限を規定する第１電圧に対応する第１基準を選択する工程と、
不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
センスした不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きい場合に、不揮発性メモリ素子が過剰にプログラムされたことを示す工程を備え、
前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【００２４】
また、この発明の不揮発性メモリ素子のリフレッシュ方法は、ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子をリフレッシュし、所望の状態に置く方法であって、
所望の状態を示すための予め定められた範囲の閾値電圧レベルの下限を規定する第１基準を選択する工程と、
不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
センスした不揮発性メモリ素子の閾値電圧レベル、を第１基準と比較する工程と、
プログラム電圧を不揮発性メモリ素子に印加し、不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準の閾値電圧レベルよりも小さい場合は、不揮発性メモリ素子の閾値電圧レベルが、第１基準の閾値電圧よりも大きくなるまで、記載の順序で反復する複数の工程を備え、
前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【００２５】
さらに、この発明の半導体記憶装置は、ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証するプログラム回路であって、そのプログラム回路は、
各々が複数の状態の読み出し電圧に対応する複数の読取基準と、
第１状態の第１下限値を規定する第１電圧に対応する第１基準と、
第２状態の第２下限値を規定する第２電圧に対応する第２基準と、
第３状態の第３下限値を規定する第３電圧に対応する第３基準と、
不揮発性メモリ素子を所望の状態にプログラムするために不揮発性メモリ素子にプログラム電圧を印加し、選択信号を発生して第１、第２及び第３基準を選択して現在の不揮発性メモリ素子の状態をセンスし、現在の状態を所望の状態と比較して現在の状態が所望の状態に等しい場合に不揮発性メモリ素子がプログラムできたことを表示するために不揮発性メモリ素子と第１、第２及び第３基準に接続される制御エンジン部と、
選択信号に応じて第１、第２及び第３基準に接続、また不揮発性メモリ素子と制御エンジン部に接続され、不揮発性メモリ素子の現在の状態をセンスするセンス回路を備え、
さらにそのセンス回路は、不揮発性メモリ素子、制御エンジン部及び第１基準に接続され、前記不揮発性メモリ素子に対する閾値電圧レベルと第１基準を比較し、第１結果を制御エンジン部に出力する第１比較器と、
不揮発性メモリ素子、制御エンジン部と第２基準または第３基準のいずれかの選択された基準に接続され、不揮発性メモリ素子の閾値電圧レベルを第２基準と第３基準のいずれかの選択された基準と比較し、第２結果を制御エンジン部に出力する第２比較器と、
不揮発性メモリ素子の現在の状態を表す前記第１及び第２結果のうちの、第１結果を受けるように接続され、第１結果に応じて第２基準もしくは第３基準のいずれか一方を第２比較器に選択的に接続する選択回路を含み、
前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子であるプログラム回路を備えてなる。
【００２６】
この発明の半導体記憶装置は、選択回路が、不揮発性メモリ素子の閾値電圧レベルが第１基準電圧レベルより大きい場合に、第２基準と第２比較器を接続してもよい。
【００２７】
さらに、この発明の半導体記憶装置は、選択回路が、不揮発性メモリ素子の閾値電圧レベルが第１基準電圧レベルより小さい場合に、第３基準と第２比較器を接続してもよい。
【００２８】
また、この発明の半導体記憶装置は、複数の読取り基準と第１、第２および第３基準のそれぞれが基準メモリ素子であってもよい。
【００２９】
また、この発明の半導体記憶装置は、ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証するプログラム回路であって、そのプログラム回路は、
各々が複数の状態の読み出し電圧に対応する複数の読取基準と、
所望の状態の下限値を規定する第１電圧に対応する第１基準と、
所望の状態の上限値を規定する第２電圧に対応する第２基準と、
不揮発性メモリ素子を所望の状態にプログラムするためにプログラム電圧を不揮発性メモリ素子に印加し、選択信号を発生して第１及び第２基準を選択し、不揮発性メモリ素子の現在の状態をセンスするために不揮発性メモリ素子と第１及び第２基準の間に接続される制御エンジン部と、
選択信号に応じて第１及び第２基準に接続され、また不揮発性メモリ素子と制御エンジン部に接続され、不揮発性メモリ素子の現在の保持電圧をセンスするセンス回路を備え、
さらのそのセンス回路は、不揮発性メモリ素子、制御エンジン部及び第１基準に接続され、前記不揮発性メモリ素子の閾値電圧レベルと第１基準を比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きい場合に制御エンジン部への第１結果信号を出力する第１比較器と、
不揮発性メモリ素子、制御エンジン部及び第２基準に接続され、不揮発性メモリ素子の閾値電圧レベルと第２基準を比較し、不揮発性メモリ素子の閾値電圧が第２基準よりも小さい場合に制御エンジンへの第２結果信号を出力する第２比較器を含み、
第１及び第２結果信号の出力によって不揮発性メモリ素子が所望の状態にプログラムされたことを示し、前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子であるプログラム回路を備えてなる。
【００３０】
また、この発明の半導体記憶装置は、第１および第２基準のそれぞれが、基準メモリ素子であってもよい。
【００３１】
また、この発明の半導体記憶装置は、所望の状態が第１および第２の値と、第１結果信号と第１の値を比較し、第１結果信号が第１の値に等しくない場合にプログラム電圧を印加する制御エンジン部とを備えていてもよい。
【００３２】
また、この発明の半導体記憶装置は、ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証するプログラム回路であって、
各々が複数の状態の読み出し電圧に対応する複数の読取基準と、
所望の状態の下限値を規定する第１電圧に対応する第１基準と、
不揮発性メモリ素子を所望の状態にプログラムするためにプログラム電圧を不揮発性メモリ素子に印加し、選択信号を発生して第１基準を選択し、不揮発性メモリ素子の現在の状態をセンスするために不揮発性メモリ素子と第２基準の間に接続される制御エンジン部と、
選択信号に応じて第１基準に接続され、また不揮発性メモリ素子と制御エンジン部に接続され、不揮発性メモリ素子の現在の保持電圧をセンスするセンス回路を備え、
さらにそのセンス回路が、不揮発性メモリ素子、制御エンジン部及び第１基準に接続され、前記不揮発性メモリ素子の閾値電圧レベルと第１基準を比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きい場合に制御エンジン部への不揮発性メモリ素子が所望の状態にプログラムされたことを示す結果信号を出力する第１比較器を含み、
前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子であるプログラム回路を備えてなる。
【００３３】
また、この発明の半導体記憶装置は、第１基準が基準メモリ素子であってもよい。
【００３４】
また、この発明の半導体記憶装置は、所望の状態が第１の値と、第１結果と第１の値を比較し、第１結果が第１の値に等しくない場合にプログラム電圧を印加する制御エンジン部とを備えていてもよい。
【００３５】
また、この発明の半導体装置は、不揮発性メモリ素子が、ゲート電極側面と略平行に伸び、電荷を保持する機能を有する膜を備えていてもよい。
【００３６】
これによって、メモリ機能体に注入される電荷が増加し、プログラム速度が増大する。
【００３７】
また、この発明の半導体記憶装置は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、その膜とチャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜膜圧が、ゲート絶縁膜の膜厚より厚く、かつ０．８ｎｍ以上である不揮発性メモリ素子を備えていてもよい。
これによって、メモリ機能体への電荷注入が容易になり、プログラムを高速に行なうことが可能となる。
【００３８】
また、この発明の半導体記憶装置は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む不揮発性メモリ素子を備えていてもよい。
これによって、メモリ効果のばらつきを抑制することが可能となる。
【００３９】
また、この発明の半導体記憶装置は、ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子が過剰にプログラムされたかどうかを検出する回路であって、そのプログラム回路は、
各々が複数の状態の読み出し電圧に対応する複数の読取基準と、
所望の状態の上限値を規定する第１電圧に対応する第１基準と、
不揮発性メモリ素子と第１基準に接続され、選択信号を発生して第１基準を選択し、不揮発性メモリ素子の現在の状態をセンスするための制御エンジン部と、選択信号に応じて第１基準に接続され、また不揮発性メモリ素子と制御エンジン部に接続され、不揮発性メモリ素子の現在の保持電圧をセンスするセンス回路を備え、
さらにそのセンス回路は、不揮発性メモリ素子、制御エンジン部及び第１基準に接続され、前記不揮発性メモリ素子の閾値電圧レベルと第１基準を比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きい場合に制御エンジン部への不揮発性メモリ素子が過剰にプログラムされたことを示す結果信号を出力する第１比較器を含み、
前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子であるプログラム結果の検出回路を備えてなる。
【００４０】
第１基準が基準メモリ素子であってもよい。
あるいは、所望の状態が第１の値と、第１結果信号と第１の値を比較し、第１結果信号が第１の値に等しくない場合に不揮発性メモリ素子が過剰にプログラムされたことを示す制御エンジン部とを備えていてもよい。
また、この発明の携帯電子機器は、前記の半導体記憶装置を備えていてもよい。
【００４１】
【発明の実施の形態】
この発明に係る半導体記憶装置は、主として、不揮発性メモリ素子と、基準素子と、基準素子を基準状態にプログラムするプログラム回路とからなる。ここで、プログラムとは不揮発性メモリ素子および基準素子が所望の電荷量を蓄積した状態にすることである。また、プログラム回路は不揮発性メモリ素子と基準素子に所望の電荷量を蓄積するために設けられた回路である。なお、この発明の半導体記憶装置は、基本的にＭＯＳ回路を採用し、ＭＯＳ回路を含むすべての回路が、１つの半導体基板上に搭載されていることが好ましい。
【００４２】
この発明の半導体記憶装置における不揮発性メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００４３】
具体的には、この発明の不揮発性メモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。以下、この発明に係る不揮発性メモリ素子をサイドウォールメモリ素子という。
【００４４】
この発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００４５】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部に流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００４６】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００４７】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００４８】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００４９】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するサイドウォールメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００５０】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００５１】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のサイドウォールメモリ素子を配列する場合、サイドウォールメモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００５２】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００５３】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００５４】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００５５】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００５６】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００５７】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００５８】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００５９】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００６０】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。この発明の半導体記憶装置を構成するサイドウォールメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００６１】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００６２】
サイドウォールメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００６３】
この発明によるサイドウォールメモリ素子の形成方法の一例を説明する。まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００６４】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００６５】
その後、ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００６６】
サイドウォールメモリ素子を配列してメモリアレイを構成した場合、サイドウォールメモリ素子の最良の形態は、例えば、（１）複数のサイドウォールメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のサイドウォールメモリ素子の書き込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００６７】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００６８】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はサイドウォールメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりサイドウォールメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００６９】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、サイドウォールメモリ素子毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のサイドウォールメモリ素子で共有される１本のワード線の両側に形成されたメモリ機能体は、サイドウォールメモリ素子毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のサイドウォールメモリ素子で共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、サイドウォールメモリ素子間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、サイドウォールメモリ素子占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をサイドウォールメモリ素子毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００７０】
さらに、メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００７１】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書き込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はサイドウォールメモリ素子よりも、サイドウォールメモリ素子を駆動する周辺回路の占有面積が支配的となるため、サイドウォールメモリ素子用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００７２】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書き込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書き込み補助を行なうからである。
【００７３】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書き込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書き込み動作を行なうことができる。
【００７４】
この発明の半導体記憶装置においては、サイドウォールメモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、この発明の半導体装置、特にサイドウォールメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、サイドウォールメモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００７５】
この発明の半導体記憶装置は、サイドウォールメモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、サイドウォールメモリ素子は、２値の情報を記憶させるのみでもよい。また、サイドウォールメモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリ素子としても機能させることができる。
【００７６】
この発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、この発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００７７】
【実施例】
以下に、この発明の半導体記憶装置及び携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００７８】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、サイドウォールメモリ素子１を備える。
【００７９】
サイドウォールメモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００８０】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００８１】
サイドウォールメモリ素子の書き込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書き込みとは、サイドウォールメモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、サイドウォールメモリ素子はＮチャネル型であるとして説明する。
【００８２】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書き込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００８３】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書き込みを行なうことができる。
【００８４】
次に、サイドウォールメモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００８５】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００８６】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００８７】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００８８】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００８９】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるサイドウォールメモリ素子の劣化を抑制することができる。
【００９０】
また、いずれの消去方法によっても、サイドウォールメモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にサイドウォールメモリ素子の選択が不可能になるという致命的な動作不良を生じる。一方、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００９１】
さらに、サイドウォールメモリ素子の読み出し動作原理を、図７を用いて説明する。
【００９２】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００９３】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００９４】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００９５】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００９６】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書き込み及び消去が可能となる。また、サイドウォールメモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、サイドウォールメモリ素子を配列することにより、サイドウォールメモリアレイを構成することができる。
【００９７】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書き込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００９８】
以上の説明から明らかなように、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００９９】
（実施の形態２）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のサイドウォールメモリ素子１と実質的に同様の構成である。
【０１００】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このサイドウォールメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【０１０１】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【０１０２】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【０１０３】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１０４】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【０１０５】
図１１は、図９のサイドウォールメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、素子シミュレーションにより求めた。
【０１０６】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０１０７】
上述した素子シミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、サイドウォールメモリアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのサイドウォールメモリアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【０１０８】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１０９】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１１０】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１１１】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【０１１２】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１１３】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いサイドウォールメモリ素子を得ることができる。
【０１１４】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、サイドウォールメモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１１５】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【０１１６】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１１７】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１１８】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１１９】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１２０】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１２１】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、サイドウォールメモリ素子の信頼性を向上させることができる。
【０１２２】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１２３】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるサイドウォールメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１２４】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１２５】
このようなサイドウォールメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１２６】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１２７】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０１２８】
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１２９】
（実施の形態５）
この実施の形態における半導体記憶装置のサイドウォールメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１３０】
このサイドウォールメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１３１】
このサイドウォールメモリ素子によっても、実施の形態２のサイドウォールメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１３２】
（実施の形態６）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のサイドウォールメモリ素子と実質的に同様の構成を有する。
【０１３３】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１３４】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書き込み及び消去動作時にホットキャリアが発生し易くなり、書き込み動作及び消去動作の電圧を低下させ、あるいは書き込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なサイドウォールメモリ素子を得ることができる。
【０１３５】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書き込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書き込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書き込み時の閾値のみが非常に大きく変動し、メモリ効果（書き込み時と消去時での閾値の差）を著しく増大させることができる。
【０１３６】
（実施の形態７）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１３７】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１３８】
このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１３９】
つまり、このサイドウォールメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１４０】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１４１】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書き込み動作及び消去動作が高速になる。
【０１４２】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、サイドウォールメモリ素子の機能の最適化が阻害される。
【０１４３】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１４４】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１４５】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用としてこの発明の不揮発性メモリを混載する場合、サイドウォールメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのサイドウォールメモリ素子に対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書き込み効率の良いサイドウォールメモリ素子を実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１４６】
（実施の形態８）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１４７】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１４８】
このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１４９】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１５０】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１５１】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１５２】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書き込み消去ゲート電極を構成し、上記書き込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このサイドウォールメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１５３】
例えば、ゲート電極長（ワード線幅）４５ｎｍのサイドウォールメモリ素子に対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないサイドウォールメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１５４】
また、このサイドウォールメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１５５】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するサイドウォールメモリ素子を実現することができる。
【０１５６】
（実施の形態９）
この実施の形態は、半導体記憶装置のサイドウォールメモリ素子の書換えを行ったときの電気特性の変化について説明する。
【０１５７】
Ｎチャネル型サイドウォールメモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１５８】
図１９から明らかなように、消去状態（実線）から書き込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書き込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２２）と大きく異なる。
【０１５９】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。サイドウォールメモリ素子が書き込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書き込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１６０】
一方、サイドウォールメモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１６１】
以上のことから明らかなように、この発明の半導体メモリ素子を構成するサイドウォールメモリ素子は、書き込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１６２】
（実施の形態１０）
この実施の形態は、実施の形態１〜９に記載のサイドウォールメモリ素子（この実施の形態では、以下メモリ素子という）を複数配列した半導体記憶装置、更にはこの半導体記憶装置の前記不揮発性素子のプログラム検証方法に関する。
【０１６３】
ここに述べる各種の実施例は、ｎ（ｎ＞２）通りの可能な状態を有するメモリ素子のプログラミングとセンシング（検出）において、プログラム検証用基準メモリ素子を使用することに関する。各プログラム検証用基準メモリ素子は、選択されたメモリ素子の可能な状態の境界を規定するしきい値電圧Ｖｔを有するように設定される。第１の実施例では、プログラム検証用基準素子は、読出し基準素子の代りに用いられ、メモリアーキテクチャ用の標準読出し処理に類似した２値検索読出し処理を行なう。書き込み検証処理によって検出されたデータは、予期されるデータと比較される。第２の実施例では、単一のプログラム検証用基準メモリ素子がしきい値電圧を規定するように用いられ、選択されたメモリ素子のメモリ機能体はそのしきい値電圧を超えると書き込み検証処理をパス（合格）するようにプログラムされなければならない。従って、第２実施例では、プログラム検証用基準メモリ素子は、第１実施例のように選択されたメモリ素子のデータを決定するためではなく、選択されたメモリ素子のアナログＶｔ電圧レベルを検証するために用いられる。
【０１６４】
例示するために、図面に関連づけて説明するメモリデバイス（半導体記憶装置）は、５１２ｋメモリ素子アレイを有する１６出力のメモリデバイスであると想定している。この発明の実施例によれば、アレイ中の各メモリ素子は、４つの可能な状態の内の１つの状態になることができ、メモリ素子の状態は２つの２値ビットで示される。アレイは１０２４行と５１２列に配列され、１０２４行と３２列を有する同サイズの１６のデータブロックに分割されている。各実施例に共通の要素には、混乱を避けるために同じ符号が付けられている。以下の実施例は、この発明の方法と装置を限定するものではない。
【０１６５】
図２４は一実施例のコンピュータシステムを示す。このコンピュータシステムは、バス５１１を備え、バス５１１にはプロセッサ５１２，メインメモリ５１４，スタティックメモリ５１６，マスストレージデバイス５１７および集積回路（ＩＣ）コントローラ５１８が接続される。スタティックメモリ５１６は、１メモリ素子当り複数ビットのデータを格納するこの発明のメモリ素子を備える。同様に、マスストレージデバイス５１７は、１メモリ素子当り複数ビットのデータを格納するメモリ素子を用いたソリッドステートハードドライブ１１７である。
【０１６６】
ＩＣカード５１９と５２０は、コンピュータシステムの中に設けられ、パーソナル・コンピュータ・メモリ・カード・インダストリィ（ＰＣＭＣＩＡ）バス５２６に接続されている。ＰＣＭＣＩＡバス５２６は、バス５１１と集積回路（ＩＣ）コントローラ５１８に接続され、ＩＣカード５１９と５２０と残りのコンピュータシステムとの間に情報を提供する。ＩＣコントローラ５１８は、ＰＣＭＣＩＡバス５２６を介してＩＣＩＣカード５１９と５２０へ制御およびアドレス情報を与える。
【０１６７】
コンピュータシステムは、ディスプレイデバイス５２１，キーボード５２２，カーソルコントロールデバイス５２３，ハードコピーデバイス５２４，サウンドサンプリングデバイス５２５をさらに備える。コンピュータシステムの特定の要素や形態は、コンピュータシステムを用いる特定の用途によって決定される。例えば、図２４のコンピュータシステムは、パーソナルデジタルアシスタント（ＰＤＡ），ペンベイスドコンピュータシステム，メインフレームコンピュータ，又はパーソナルコンピュータである。
【０１６８】
各実施例において、各メモリ素子はこの発明のメモリ素子である。アレイにおける各メモリ素子は、４つのアナログ状態の１つの状態になることができ、メモリ素子の状態は２つの２値ビットで示される。図２５は、しきい値電圧Ｖｔの関数として、複数レベルメモリ素子の分布を示す。図に示すように、各状態は、１つの分離レンジによって分離され、３つの基準値Ｒｅｆ１，Ｒｅｆ２，Ｒｅｆ３が与えられて、１つのレンジはそれぞれ他の３つの分離レンジから分離される。基準値はアナログの状態間を区別するために与えられる。状態１は、４つのうちで最低レンジの状態のＶｔ電圧を含み、論理値１１である２つのビットによって示される（両方消去された状態）。状態２は、高順位ビット（ビット１）が論理値１で、低順位ビット（ビット０）が論理値０であるときに示される。状態３は、ビット１が論理値０でビット０が論理値１であることにより示される。状態４は両ビットが論理値０であることにより示される（両方プログラムされた状態）。可能な状態の数ｎは、４に限定されない。例えば、状態の数は、３，５，１６等とすることができる。さらに、アナログ状態に対する２値ビットの位置付けを変化させることができる。例えば、最低レンジの電圧Ｖｔは、両ビットを論理値０にすることによって示される。
【０１６９】
メモリ機能体を有するこの発明のメモリ素子は、電荷がメモリ機能体に加えられるにつれて増大するしきい値電圧Ｖｔを有する電界効果トランジスタとして機能する。メモリ素子のドレイン電流Ｉｄ（セル電流）は、しきい値電圧Ｖｔとメモリ素子の電荷レベルが増大するにつれて減少する。メモリ素子のしきい値電圧Ｖｔは、メモリ素子のドレイン電流Ｉｄの関係を次式に示す。
【０１７０】
Ｉｄ∝Ｇｍ×（Ｖｇ−Ｖｔ）、但し、Ｖｄ＞Ｖｇ−Ｖｔ
ここで、Ｇｍはメモリ素子の相互コンダクタンス、
Ｖｇはメモリ素子のゲート電圧、
Ｖｄはメモリ素子のドレイン電圧、
Ｖｔはメモリ素子のしきい値電圧である。
【０１７１】
この関係を与えると、メモリ素子のメモリ機能体に格納される電荷の量を検出する複数の方法が存在することになり、次のような方法が挙げられる。つまり、メモリ素子の選択ゲートに一定電圧が印加されるときにメモリ素子のセル電流を検出し、メモリ素子に対して期待されるセル電流を生成するために選択ゲートに必要な電圧値を検出し、一定電圧がメモリ素子の選択ゲートに印加されるときメモリ素子のドレインに接続される負荷の両端の電圧降下を検出し、セル電流によって負荷の両端の前記電圧降下の量を決定し、メモリ素子のドレインに接続された負荷の両端の期待される電圧降下を生成するために選択ゲートに必要な電圧値を検出する工程を備える。しかしながら、メモリ素子のアナログ状態を決定するために、メモリ機能体に格納される電荷を正確に定量する必要はない。メモリ素子の特性を既知の基準値と比較するだけで充分である。
【０１７２】
１つのタイプの基準値は、既知のしきい値電圧Ｖｔを有するようにプログラムされた基準メモリ素子である。メモリ素子の検出回路が基準メモリ素子用に複製されてもよく、検出回路および基準値検出回路の出力が差動コンパレータを用いて比較されてもよい。メモリ素子のメモリ電荷レベルは、通常、電圧又は電流の比較を必要とするので、基準値は、規定されたアナログ状態間のメモリ電荷レベルを有する基準メモリ素子に対応する電圧又は電流を供給する電圧源又は電流源を用いて等価的に与えられる。この理由により、基準値Ｒｅｆ１，Ｒｅｆ２およびＲｅｆ３は、しきい値電圧，セル電流又はメモリ機能体に格納される電荷レベルとして特定されない。その代りに、図２５に示す基準値が、メモリ電荷レベル，セル電流Ｉｄ，およびしきい値Ｖｔ間の関係によって定義されるメモリ素子の特性に対応することはいうまでもない。以下の説明を単純にするために、基準値Ｒｅｆ１，Ｒｅｆ２，Ｒｅｆ３をそれぞれ基準電圧ＶＲ１，ＶＲ２，ＶＲ３として表わす。
【０１７３】
図２６は、第１実施例による書き込み検証スキームを実施するためのバイアウトプット検出および書き込みパスアーキテクチャを示す。バイアウトプットアーキテクチャは、選択されたメモリ素子に含まれるｍビットを単一のクロック周期でアクセスできるように設計されている。ビットｍの数はＬｏｇ２ｎに等しい。アーキテクチャは「バイアウトプット」と呼ばれるが、それはメモリ素子の中の各ビットが新しい出力に位置づけられるからである。図２６は、２ビットを１メモリ素子に格納する場合の検出および書き込みパスアーキテクチャを表わしているが、そのアーキテクチャは、ｍビットを格納するメモリ素子をアクセスできるようになっていてもよい。
【０１７４】
この検出パスアーキテクチャにおいて、選択されたメモリ素子当りｍ個の出力が与えられる。この方法では、１つのアドレスが単一のメモリ素子を選択するために用いられる。しかしながら、データブロックと出力との間の位置付けは、１対１で対応しない。図２６の例では、１６個のデータブロックＢ０〜Ｂ１５が存在し、その内の８個のみが、一度に１６個の出力Ｄ０〜Ｄ１５に接続される。
【０１７５】
１メモリ素子当り２ビットのアレイについては、アレイ中のメモリ素子の数が５１２ｋで残っており、２ビットメモリアレイの増加密度が十分に利用されるとき、１つのエキストラアドレスラインが、１ビットメモリ素子アレイをアクセスするために通常必要とされるアドレスラインの数に加えられることが好ましい。加えられるべきアドレスラインの数は、複数ビットメモリ素子によって与えられる増大メモリスペースの関数である。メモリスペース又はメモリ部位が倍増するごとに、１つのアドレスラインを追加することが好ましい。１メモリ素子当り３ビットのような奇数ビットに対しては、追加するアドレスラインは、アドレススペースがアクセス可能なメモリスペースよりも大きくなるという結果を招く。従って、１メモリ素子当り４ビットのアレイであれば、３ビットメモリ素子アレイと同じ数のアドレスラインを有するが、アドレススペースとメモリスペースは共に大きくなる。一般的な５１２ｋのメモリデバイスのサイズを縮小するためにアレイのサイズを半分にする場合に、２ビットメモリ素子アレイであれば、アドレスラインを追加する必要がない。
【０１７６】
この例において、選択された各メモリ素子のメモリ機能体は、４つの可能な状態の１つに対応する電圧レベルまで充電され、その状態は２つの２値ビットで表わすことができる。メモリ機能体の状態は、一定選択電圧／可変セル電流検出スキームを用いて決定することができ、そのスキームでは、一定で予め決定された選択電圧が、メモリ素子を読出すごとにメモリ素子の選択ゲートに印加される。メモリ素子の状態は、同じ選択電圧がメモリ素子と基準素子に印加されるとき、メモリ素子のセル電流を基準素子（図示しない）のセル電流と比較することによって決定される。上述したように、メモリ素子のしきい値電圧Ｖｔは、選択電圧が選択ゲートに印加されたときに、メモリ素子のセル電流を決定する。
【０１７７】
図２６において、ユーザはアドレスを与え、行デコーダ６１０と、列デコーダ６２０，２５を含む列デコーダとがデコードしてデータブロックＢ０〜Ｂ１５からの１ブロックである１６メモリ素子を選択する。アドレスはアドレスライン６０５を介して与えられ、アドレスライン６０５は、行アドレスライン６０６，列アドレスライン６０７およびＭＬＣアドレスライン６７０を備える。ＭＬＣアドレスラインは、いずれの８個のメモリ素子が１６個の出力に接続されるかを決定する。選択されたメモリ素子６３０と６３５は、行と列のデコーダのアドレスデコーディング処理に応じて選択された１６メモリ素子の内の２つである。メモリ素子６３０は、デコーダブロックＢ０内で選択される。メモリ素子６３５は、データブロックＢ１内で選択される。選択されたメモリ素子６３０と６３５のドレインは、列デコーダ６２０と２５の各々を介して検出パス回路に接続される。
【０１７８】
バイアウトプットセンスパス回路は、選択されたメモリ素子６３０と６３５をＭＬＣアドレスライン６７０のアドレスビットに応じて選択する回路と、最終的に選択されたメモリ素子の状態を検出してその状態を示す２つの２値ビットを出力する検出回路６４０と、出力バッファ６５０，６６５とを備え、それぞれはメモリデバイスの出力へ２値ビットの一方を出力する。選択されたメモリ素子６３０および６３５を選択する回路は、インバータ６７１と、ｎチャンネルＦＥＴ６７２，６７３を備える。
【０１７９】
追加されたＭＬＣアドレスライン６７０の状態によって、奇数番号のデータブロックＢ１〜Ｂ１５に格納された１６個のビットであるアレイのｈｉｇｈワード又は偶数番号のデータブロックＢ０〜Ｂ１４に格納された１６個のビットであるｌｏｗ ワードがメモリデバイスの出力へ発送されたか否かが決定される。追加アドレスラインは、信号ライン７０として示され、その信号ラインはインバータ６７１の入力とｎチャンネルＦＥＴ６７３のゲートに接続される。アドレスビットが論理値０であるとき、インバータ６７１は、論理値１をｎチャンネルＦＥＴ６７２のゲートに与える。ＦＥＴ６７２はターンオンして検出回路６４０をデータブロックＢ０の列デコード２０へ接続し、データブロックＢ０はｌｏｗ ワードの２ビットを格納する。アドレスビットが論理値１であるとき、検出回路６４０はデータブロックＢ１の列デコード２５に接続され、データブロックＢ１はｈｉｇｈワードの２ビットを格納する。信号ライン７０は、８つのメモリ素子の合計が８つのデータブロックから選択されてデータの１６のビットを出力するように、データブロックの残りの対の同様の回路に接続される。この実施例の１つの変形は、アレイを、それぞれが６４列を有する８つのデータブロックに分割することである。その場合、追加アドレスラインは、列デコード回路に組み込まれる。この例では、列デコード回路は所望のメモリ素子を直接選択し、インバータ６７１やＦＥＴ６７２，６７３を備える回路のような追加的な選択回路にたよることはない。
【０１８０】
ＭＬＣアドレスライン６７０のアドレスビットが論理値０になると、メモリ素子６３０は検出回路６４０に接続される。読出しのアクセスについては、図２７と２８を参照して以下に述べるように２値検索検出回路を用いて検出を行なうことが好ましい。検出回路は高順位ビットのビット１を出力バッファ６５０へ出力し、低順位ビットのビット０を出力バッファ６５５へ出力する。出力バッファ６５０，６６５は、それぞれデータを出力Ｄ０，Ｄ１へ出力する。出力に対するビットの特定の位置付けは、隣接する出力によって限定されず、システムの要求によって決定される。例えば、高順位ビットのビット１は出力Ｄ０へ送られ低順位ビットのビット０は出力Ｄ７へ送られることが可能である。
【０１８１】
図２６もまた、バイアウトプット書き込みパスアーキテクチャを示し、それは入力バッファ６６０，６５と、制御エンジン６８０と、アンドゲート６８１，６８２と、ｎチャンネルＦＥＴ６９０，６９５を備える。選択されたメモリ素子６３０，６３５のドレインは、それぞれ列デコーダ６２０，２５を介して書き込みパス回路へ接続される。制御エンジン６８０はメモリアレイの消去を制御する。制御エンジン６８０はまた、複数レベルのメモリ素子のプログラミングを制御するが、これについては以下に詳述する。制御エンジン６８０は、行レコーダ１０と、列レコーダ２０，２５と、検出回路６４０と、基準素子アレイ（図２９参照）と、電圧スイッチ回路（図示しない）とを介してメモリアレイを制御する。アドレスライン６０５は、制御エンジン６８０に接続されているように示されている。電圧スイッチ回路は、メモリアレイの読出し、プログラムおよび消去に必要な種々の電圧レベルを制御する。ＶＰＰは、プログラム／消去電圧であり、それはメモリアレイに格納されたデータをプログラム又は消去するために高くなくてはならない。ＶＰＰは、外部から供給されてもよいし、内部で生成されてもよい。読出し，消去およびプログラミングに対するユーザの指令は、指令インターフェイス（図示しない）を介して制御エンジン６８０に伝達される。制御エンジン６８０は、メモリデバイスに内蔵されたプロセッサ又はステートマシンであってもよいが、制御エンジンの機能をメモリデバイスの外部の制御回路によって行なうこともできる。同様の書き込みパス回路がｎ個の出力ごとに設けられる。
【０１８２】
ＦＥＴ６９０，６９５の各々は、プログラミング電圧源ＶＰＰに接続されたドレインと、選択された各メモリ素子に接続されたソースを有する。論理的な高電圧がＦＥＴ６９０又は６９５のゲートに入力されると、選択された各メモリ素子のドレインパスはプログラミング電圧源ＶＰＰに接続される。ＦＥＴ６９０，６９５のゲートに印加される電圧レベルは、ＭＬＣアドレスライン６７０のアドレスビットと制御エンジン６８０の出力に応じてアンドゲート６８１，６８２によって決定される。
【表１】
Figure 2004348803
書き込みのアクセスを行なうために、各２つの外部ビットは、４つの可能な状態の各々に対応する、４つのプログラミングレベルの１つに、制御エンジン６８０によって符号化される。２つの外部ビットは、入力バッファ６６０，６５を介してＤ０とＤ１のＩ／Ｏパッドから受入れられる。この符号化は、表１の真値表によって行なうことができる。その場合、プログラミングレベルは、選択されたメモリ素子のしきい値電圧Ｖｔを設定するために用いられる。メモリ機能体に電荷を注入する基本的なメカニズムは、熱電子注入であり、電圧スイッチング回路（図示しない）がプログラミング電圧源ＶＰＰを用いてゲート電圧とドレイン電圧を生成し、プログラミングパルス期間において、選択されたメモリ素子に印加する。選択されたメモリ素子のソースは、通常、プログラミング期間中は接地される。制御エンジン６８０は、一連のプログラミングパルスを介して、選択されたメモリ素子のしきい値電圧Ｖｔを設定し、プログラミングパルスの期間中に、プログラミング電圧源ＶＰＰから出力されたプログラミング電圧が、選択されたメモリ素子に対して幾度か印加され、除去される。選択されたメモリ素子は、１つのプログラミングパルスで首尾よくプログラムすることが可能である。選択されたメモリ素子のメモリ機能体に注入される電荷の量は、プログラミングパルスからプログラミングパルスへのゲート又はワードライン電圧レベルを変えることによって変化する。
【０１８３】
書き込みアクセス期間において、ＭＬＣアドレスライン６７０は、１６ビットの符号化データを高又は低順位ワードへ移すために用いられる。図に示すように、ＭＬＣアドレスライン６７０は、アンドゲート６８１と６８２への入力として接続される。アドレスビット入力は、アンドゲート６８１に対して反転される。各アンドゲートに対する第２の入力は、制御エンジンの出力である。ＭＬＣアドレスライン６７０の状態によって、制御エンジン６８０によって出力される論理値１は、ＦＥＴ６９０又は６９５のいずれかをターンオンさせ、プログラミング電圧ＶＰＰを、選択されたメモリ素子６３０と６３５にそれぞれ接続する。アドレスビットがｈｉｇｈであれば、高順位ワード（奇数番号データブロック）がプログラムされる。各書き込みパス用の制御エンジンは、選択されたメモリ素子のプログラミングレベルを決定する。この実施例では、合計１６の書き込みパスが存在する。
【０１８４】
書き込み検証処理を受入れるために、制御エンジン６８０の入力は、検出回路６４０の出力に接続される。さらに、制御信号が検出回路へ信号ライン６８５を介して入力され、書き込み検証処理に適した基準素子を選択する。
【０１８５】
標準的な読出しアクセスに対して、検出回路６４０は、図２７，２８に示すように、２値検索を実行する形態を備える。図２７はフローチャートであり、２つより多い可能な状態を有するメモリ素子の状態を決定する２値検索方法を示す。ステップＳ１において、選択されたメモリ素子のメモリ電荷レベルが検出され、ＶＲ２に等しいＶｔを有する第１基準メモリ素子と比較される。最初の比較結果によって、選択されたメモリ素子の検出されたメモリ電荷レベルがＶＲ１に等しいＶｔを有する第２基準メモリ素子とＶＲ３に等しいＶｔを有する第３基準メモリ素子との内から選択された１つと比較される。選択されたメモリ素子の検出されたメモリ電荷レベルが、第１基準メモリ素子のそれより小さいとき、検出されたメモリ電荷レベルが第２基準メモリ素子と比較され（ステップＳ２）、選択されたメモリ素子は、状態１又は２のいずれかである。選択されたメモリ素子の検出されたメモリ電荷レベルが、第１基準メモリ素子のそれより大きいとき、検出されたメモリ電荷レベルは第３基準メモリ素子と比較され（ステップＳ３）、選択されたメモリ素子は状態３又は４のいずれかである。メモリ電荷レベルの検出は、前述のいずれの方法によって行われてもよい。
【０１８６】
図２８は、この実施例の２値検索方法を示すフローチャートである。ステップＳ１１において、メモリ素子の電荷レベルが検出される。ステップＳ１２において、メモリ素子のメモリ電荷が基準値Ｒｅｆ２のメモリ電荷レベルより小さいか否かが決定される。メモリ素子のメモリ電荷レベルが基準値Ｒｅｆ２のメモリ電荷レベルより小さい場合には、メモリ素子のしきい値電圧Ｖｔは、ＶＲ２に等しいＶｔを有する基準メモリ素子のそれよりも小さい。同様に、メモリ素子のセル電流Ｉｄは、ＩＲ２のセル電流を有する基準メモリ素子のセル電流ＩＲ２よりも大きい。メモリ素子のメモリ電荷レベルが基準値Ｒｅｆ２のメモリ電荷レベルより小さい場合には、Ｒｅｆ１が選択される（ステップＳ１３）。ステップＳ１４において、メモリ素子のメモリ電荷が、基準値Ｒｅｆ１のメモリ電荷レベルよりも小さいか否かが決定される。メモリ素子のメモリ電荷レベルが、基準値Ｒｅｆ１のメモリ電荷レベルよりも小さい場合には、メモリ素子は状態１にあると示される（ステップＳ１５）。メモリ素子のメモリ電荷レベルが、基準値Ｒｅｆ１のメモリ電荷レベルよりも大きい場合には、メモリ素子は状態２にあると示される（ステップＳ１６）。
【０１８７】
メモリ素子のメモリ電荷レベルが、基準値Ｒｅｆ２のメモリ電荷レベルより大きい場合には、Ｒｅｆ３が選択される（ステップＳ１７）。ステップＳ１８において、メモリ素子のメモリ電荷レベルが基準値Ｒｅｆ３のメモリ電荷レベルより小さいか否かが決定される。メモリ素子のメモリ電荷レベルが、基準値Ｒｅｆ３のメモリ電荷レベルより小さい場合には、メモリ素子は状態３にあると示される（ステップＳ１９）。メモリ素子のメモリ電荷レベルが基準値Ｒｅｆ３より大きい場合には、メモリ素子は状態４にあると示される（ステップＳ２０）。
【０１８８】
図２９は、２より多い可能な状態を有するメモリ素子の状態を決定する検出回路を示す。この回路は図２７，２８に示す方法を実行する。この回路は、一定ゲート電圧／可変セル電流検出スキームを使用し、そのスキームでは、一定のバイアス電圧Ｖｓが、選択されたメモリ素子７０１と基準メモリ素子７２５の選択ゲートに印加される。選択されたメモリ素子７０１の状態は、メモリ素子７０１のメモリ機能体の電荷レベルの関数として、選択されたメモリ素子７０１のセル電流を、基準メモリ素子７２５の基準素子電流と比較することにより決定される。各セル電流を検出するために、負荷が各メモリ素子のドレインに接続され、電圧降下を生じる。このようにして、選択されたメモリ素子のメモリ電荷レベルが検出され、選択されたメモリ素子のアナログ状態を決定するために用いられる。
【０１８９】
選択されたメモリ素子の状態は、ノード７０５の電圧を決定するが、そのノードはＦＥＴ７０３のドレインである。コンパレータ７５０と７５５の負端子は、その両方がノード７０５に接続され、選択されたメモリ素子７０１の選択ゲートにバイアス電圧Ｖｓを印加することによって生じる電圧を検出する。なお、メモリ素子７０１はバイアス電圧Ｖｓが印加されると、セル電流を導通する。選択されたメモリ素子７０１のメモリ機能体の電荷レベルは、選択されたメモリ素子のＶｔにより示され、セル電流の量を決定する。Ｖｔが増大すると、セル電流は減少する。逆にＶｔが減少すると、セル電流は増大する。したがって、選択されたメモリ素子７０１が状態１にある場合には、ノード７０５の電圧は、選択されたメモリ素子７０１が状態２にある場合よりも小さい。
【０１９０】
コンパレータ７５０は、第１基準回路に接続された正極端子を有し、第１基準回路は、負荷ＦＥＴ７１４と、インバータ７１２およびＦＥＴ７１３を備えるドレインバイアス回路と、各々が所定のしきい値電圧Ｖｔを有する複数の基準メモリ素子を備える基準素子アレイ７２０の基準メモリ素子７２５の選択された１つとを備える。その選択は、制御信号ライン７８５の状態に応じて選択回路７１１によって行なわれる。ノード７１５の電圧は、選択回路７１１によって選択された基準メモリ素子７２５のセル電流によって決定される。コンパレータ７５５の正極端子は第２基準回路に接続され、第２基準回路は、負荷ＦＥＴ７３４と、ＦＥＴ７３３およびインバータ７３２を備えるドレインバイアス回路と、基準メモリ素子７２５を備える基準素子アレイ７２０の選択された１つとを備える。種々の基準メモリ素子７２５の選択は、検出アンプ７５０の出力と信号ライン７８５からの制御信号とに応じて選択回路７３１によって行なわれる。基準回路の列負荷ＦＥＴ７１４と７３４は、列バイアスＦＥＴ７０４と同一であることが好ましい。同様に、ドレインバイアス回路は、インバータ７０２とＦＥＴ７０３と同一であることが好ましい。第１および第２基準回路の各々は、独立した基準素子アレイ７２０を備えることができるか、又は単一の基準素子アレイ７２０を共用することができる。１つの方法は、メモリデバイスの全検出回路によって、使用する単一の基準素子アレイ７２０を提供することである。
【０１９１】
図２９の基準素子のＶｔ値は、図３０を用いて以下に説明される。図３０はメモリ素子の分布をＶｔの関数として表わしている。基準素子アレイ７２０は、特定の実施例により、１１の基準メモリ素子７２５を備え、各基準メモリ素子７２５は、図３０に示される新しいＶｔに設定されたメモリ機能体を有する。基準メモリ素子７２５の可能なＶｔ電圧は、読出し基準電圧（Ｒ電圧）ＶＲ１，ＶＲ２，ＶＲ３とプログラム検証（ＰＶ）電圧ＶＰＶ１，ＶＰＶ２，ＶＰＶ３，ＶＰＶ４，ＶＰＶ１′，ＶＰＶ２′，ＶＰＶ３′，ＶＰＶ４′を含む。
ダッシュ記号付きのＰＶ電圧レベルおよびダッシュ記号なしのＰＶ電圧レベルは、単一の状態を規定するＶｔ電圧のレンジの外側の境界を区画するプログラム検証電圧である。ダッシュ記号なしＰＶレベルは、低い方の境界を規定し、ダッシュ記号付きのＰＶレベルは高い方の境界を規定する。従って、ＶＰＶ２は、メモリ素子が状態２にあることができる最小のＶｔ値を規定し、ＶＰＶ２′はメモリ素子が状態２にあることができる最大のＶｔ値を規定する。ＰＶ基準メモリ素子は、メモリアレイに格納されるデータを正確に決定するための分離レンジの存在を保証するために用いられる。ＶＲ１，ＶＲ２，ＶＲ３で示される電圧レベルは、状態間の分離レンジに設置される標準読出し基準電圧である。
【０１９２】
図２９に示すように、標準の読出し処理では、選択回路７１１は、ＶＲ２に等しいＶｔを有する第１基準メモリ素子を選択する。選択回路７３１は、信号ライン７６０を介して受け取ったコンパレータ７５０の出力に応答するように形成され、ＶＲ１に等しいＶｔを有する第２基準メモリ素子又はＶＲ３に等しいＶｔを有する第３基準メモリ素子がＦＥＴ７３３を介してノード４３５に接続されているか否かを決定する。選択回路７３１は、コンパレータ７５０の出力が論理値１の場合に第２基準メモリ素子を選択し、選択されたメモリ素子７０１のＶｔがＶＲ２より低いことを示す。第３基準メモリ素子は、コンパレータの出力が論理値０である場合に選択される。
【０１９３】
信号ライン７８５の状態が、書き込み検証処理において重要になる。図２６を用いて上述したように、プログラミングパルスが、選択されたメモリ素子に印加されると、制御エンジン６８０は、選択されたメモリ素子の状態を検出することによって、書き込み検証処理を行なう。これは、選択されたＰＶ基準メモリ素子を用いて選択されたメモリ素子の格納データを読出し、その読出し処理の結果を、予期されたメモリ素子用データと比較することによって行われる。これは、「ランダムデータ検出」書き込み検証スキームとして案出される。また、選択されたメモリ素子の状態は、選択されたメモリ素子のアナログＶｔ電圧レベルを、選択されたダッシュ記号なしのＰＶ基準メモリ素子のそれと比較することによって決定できる。これは、「レベル検証」書き込み検証スキームとして案出される。従来技術の単一ビットメモリ素子においては、「レベル検証」や「ランダムデータ検出」は、通常、同義の概念である。それは、２つの状態間の決定と、しきい値電圧に到達したか否かの決定との両方を行なうために単一のコンパレータを用いることを必要とするからである。
【０１９４】
複数ビットメモリデバイスにおいては、レベル検証およびランダムデータ検出スキームのいずれかを選択することは、複数のメモリ素子を並列に同時にプログラムするメモリデバイスに対するアーキテクチャ上の差異につながる。ランダムデータ検出スキームは、一組の基準メモリ素子をプログラミング期間において全メモリデバイスに対して選択できるという利点を有する。１６出力の例では、８つのメモリ素子が同時にプログラムされ、同じ組の基準メモリ素子がメモリデバイスの全５１２ｋメモリ素子をプログラムするために用いられる。これに対して、レベル検証スキームでは、プログラムされるべき各メモリ素子に対して基準メモリ素子を選択することが必要となる。１６出力の例では、新しい組の基準メモリ素子を、並列にプログラムされる８つのメモリ素子毎に選択しなければならない。
【０１９５】
複数ビットメモリ素子に対して書き込み検証処理を行なう第１方法が図３１に示される。この方法において、２値検索読出し処理は、標準の読出し処理において利用される（ｎ−１）読出し基準素子の代りに、（ｎ−１）ＰＶ基準素子を用いて行われる。従って、図３１の書き込み検証方法は、ランダムデータ検出書き込み検証法である。選択された基準メモリ素子は、それぞれダッシュ記号のないＰＶ電圧に等しいＶｔレベルを有することが好ましい。最低状態（状態１）用のダッシュ記号のない電圧は、選択されたメモリ素子の状態を決定するために必要でない。それは、消去されたメモリ素子が状態１にあると想定されるからである。１メモリ素子当り２ビットのメモリ素子の場合には、コンパレータ７５０は、ＶＰＶ３に等しいＶｔを有する第１基準メモリ素子に接続される。そして、コンパレータ７５５は、ＶＰＶ２に等しいＶｔを有する第２基準メモリ素子、又はＶＰＶ４に等しいＶｔを有する第３基準メモリ素子に、コンパレータ７５０の出力に応じて、選択的に接続される。ステップＳ１００において、データは、制御エンジン６８０によって受け取られて格納され、そして、そのデータは、上述のように、プログラミングレベルに符号化される。ステップＳ１０５において、制御エンジン６８０は、上述のように信号ライン７８５を用いることによって（ｎ−１）ＰＶ基準メモリ素子を選択する。ステップＳ１１０において、制御エンジン６８０は、プログラミングパルスを、選択されたメモリ素子に印加する。ステップＳ１１５において、選択されたメモリ素子に格納されているデータは、選択されたＰＶ基準メモリ素子による２値検索読出し方法を用いて、検出回路６４０により検出される。ステップＳ１２０において、選択されたメモリ素子の検出されたデータは、期待されるデータと比較される。その期待されるデータとは、すでに受入れられて格納されているデータである。そのデータが、期待されるデータに等しくない場合、ステップＳ１１０〜Ｓ１２０が繰り返される。そのデータが、期待されるデータと等しい場合には、選択されたメモリ素子は正しくプログラムされ、そのメモリ素子はステップＳ１２５において、書き込み検証処理をパス（合格）する。プログラミングパルスの幅は、１つのプログラミングパルスの印加によって、選択されたメモリ素子のＶｔが１より多い状態を越えないように選択されることが好ましい。さらに、制御エンジン６８０は、所定数のプログラミングパルスが、選択されたメモリ素子に印加された後に、プログラミングパルスの印加を止めることが好ましい。
【０１９６】
複数ビットメモリ素子に書き込み検証処理を行なう他の方法が、図３２に示されている。この書き込み検証処理は、オーバープログラム検出スキームと組み合わせたレベル検証スキームである。ステップＳ２００において書き込み処理が開始されると、データは、入力バッファ６６０と６６５を介して制御エンジン６８０に受け取られる。制御エンジン６８０は、このデータを符号化して適当なプログラミングレベルを上述のように出力する。ステップＳ２０５において、制御エンジン６８０は、２つのＰＶ基準メモリ素子を信号ライン７８５を介して選択する。１つのＰＶ基準素子は、各コンパレータ７５０と７５５のために選択される。コンパレータ７５０に接続された第１ＰＶ基準素子は、或る状態のための、ダッシュ記号の付かないＰＶであり、コンパレータ７５５に接続された第２ＰＶ基準素子は、同じ状態のための、ダッシュ記号付きのＰＶメモリ素子である。例えば、プログラムされるべきデータが“０１”であると、選択されたメモリ素子は状態３にプログラムされなければならないので、コンパレータ７５０は、ＶＰＶ３のＶｔを有する基準メモリ素子にＦＥＴ７１３と選択回路７１１とを介して接続された正極端子を有する。コンパレータ７５５は、ＶＰＶ３´のＶｔを有する基準メモリ素子にＦＥＴ７３３と選択回路７３１とを介して接続された正極端子を有する。コンパレータ７５０はダッシュ記号のないＰＶ基準メモリ素子にのみ接続され、コンパレータ７５５はダッシュ記号付きのＰＶ基準メモリ素子にのみ接続されるので、各コンパレータの期待される出力は、選択されたメモリ素子の状態に関係なく同一である。これは、表２に示される。
【表２】
Figure 2004348803
ステップＳ２１０において、所定期間のプログラミングパルスが、選択されたメモリ素子に印加される。ステップＳ２１５において、選択されたメモリ素子の状態が検出され、期待値“０１”と比較される。検出されたデータがビット１とビット０に論理値１の値を有する場合には、プログラミングがさらに要求され、ステップＳ２１０が繰り返される。コンパレータ７５０の出力が論理値１から０へ変化したことが検出されると、プログラミングはステップＳ２２５で停止する。この処理の決定ブロックがステップＳ２２０として示されている。コンパレータ７５５の出力が論理値０である場合には、メモリ素子はオーバープログラムされているので、書き込み検証処理をパス（合格）しない。図３２の方法は、不足プログラミングやオーバープログラミングが生じないことを保証する。
【０１９７】
書き込み検証処理の他の方法が図３３に示されている。この方法は、ダッシュ記号のない単一の基準素子を用いて書き込み検証処理を行なう。外部データが受け取られて格納される（ステップＳ３００）。所望の状態用の低い方の境界ＰＶ基準素子が信号ライン７８５を介して選択される（ステップＳ３０５）。ステップＳ３１０は、図３２のステップＳ２１０と同一である。ステップＳ３１５において、選択されたメモリ素子のデータがコンパレータ７５０の出力をモニターすることのみによって検証される。ステップＳ３２０において、制御エンジン６８０は、選択されたメモリ素子に追加のプログラミングが必要か否かを決定する。選択されたメモリ素子がＰＶ基準メモリ素子のプログラム検証電圧よりも低いＶｔを有することをコンパレータ７５０の出力が示す場合には、プログラミングをさらに行なうことが必要とされる。選択されたメモリ素子の検出されたＶｔ値が、基準メモリ素子のそれよりも大きくなると、プログラミングはステップＳ３２５において停止する。この実施例のパス（合格）プログラミングに対するコンパレータ７５０の期待される出力が表３に示されている。選択されたメモリ素子と基準メモリ素子のコンパレータ７５０への接続が逆になり、選択されたメモリ素子が正極端子へ接続され基準メモリ素子が負極端子へ接続される場合には、期待される出力は論理値１である。
【表３】
Figure 2004348803
ＰＶ基準メモリ素子はまた、他の用途にも用いられる。例えば、図３４に示すように、ＰＶ基準メモリ素子は、オーバープログラム検出処理を行なうために用いられ、選択メモリ素子がオーバープログラムされたか否かを決定する。ステップＳ４００において、期待されるデータは制御エンジン６８０により受け取られ、制御エンジン６８０は、所望の状態の上境界に対応するダッシュ記号付きの適当なＰＶ基準値を選択する。メモリ素子のデータは、ダッシュ記号付きのＰＶ基準メモリ素子を用いて検出される（ステップＳ４１０）。ステップＳ４２０において、制御エンジンは、選択されたメモリ素子がオーバープログラムされているか否かを決定する。選択されたメモリ素子の検出されたＶｔがダッシュ記号付きＰＶ基準メモリ素子のＶｔよりも大きいことをコンパレータ７５５の出力が示すと、選択されたメモリ素子は過剰にプログラムされており、メモリ素子はステップ４２５でオーバープログラミングであると判定される。選択されたメモリ素子の検出されたＶｔがダッシュ記号付きのＰＶ基準メモリ素子のＶｔよりも小さいことをコンパレータ７５０の出力が示すと、選択されたメモリ素子は適切にプログラムされており、選択メモリ素子はオーバープログラム検出処理をパス（合格）する。この実施例では、選択されたメモリ素子は、コンパレータ７５０の出力が論理値１の場合に合格し、コンパレータ７５０の出力が論理値０の場合に不合格となる。選択されたメモリ素子と基準メモリ素子のコンパレータ７５０に対する接続を逆にすると、論理値０を示すメモリ素子を合格させることになる。
【０１９８】
図３５は、一実施例によるメモリ素子のリフレッシュ方法のフローチャートである。時間が経過すると、漏洩によってメモリ素子のメモリ機能体の電荷損失が生じ、メモリ素子のＶｔが、ダッシュ記号付きやダッシュ記号無しのＰＶ基準電圧で規定したプログラム状態の境界内に存在しなくなる可能性がある。メモリ素子は、最初の書き込み検証処理を誤って合格した後で、次の書き込み検証処理で不合格になる可能性もある。これらの問題と取り組むために、リフレッシュメカニズムが提供される。期待されるデータが制御エンジン６８０によって受け入れられる（ステップＳ５００）。書き込み検証方法のように、リフレッシュ方法は、１つ又は２つのＰＶ基準メモリ素子を用いて行われる。１つの基準メモリ素子を用いる場合には、それは所望状態の低い方の境界であるダッシュ記号なしのＰＶ基準メモリ素子であることが好ましい。２つの基準素子を用いる場合には、所望状態の下の分離レンジの読出し基準メモリ素子と、所望状態のダッシュ記号なしのＰＶ基準素子とが用いられる。適正な基準メモリ素子の選択は、ステップＳ５０５で行われる。ステップＳ５１０において、選択されたメモリ素子のデータが検証される。ステップＳ５１５において、制御エンジンは、選択されたメモリ素子のリフレッシュが必要か否かを決定する。ダッシュ記号なしのＰＶ基準メモリ素子に接続されたコンパレータの出力が論理値１である場合には、リフレッシュが必要であり、プログラミングパルスが、選択されたメモリ素子へ印加される（ステップＳ５２０）。ダッシュ記号なしのＰＶ基準メモリ素子に接続されたコンパレータの出力が論理値０であれば、リフレッシュは不要で、リフレッシュ処理は終了する（ステップＳ５２５）。
【０１９９】
前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極かに配置されたチャネル領域と、該チャネル領域の両側に配置された拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなる。そのため、形成プロセスが通常トランジスタと親和性が大きく、メモリ素子と通常トランジスタを使ったセンス回路やアドレスでコーダなどの周辺回路、および他のロジック回路を容易に混載できる。また、本実施例においては、メモリ機能体をＶｔの違いによって４状態にして２ビットのデータを書き込む場合について説明したが、本発明によるメモリ素子トランジスタはゲートの左右に２つの独立したメモリ機能体を持っており、ソース電極とドレイン電極を入れ替えることによって１つのトランジスタに２種類の異なった情報を記憶できる。したがって、たとえば図２６のメモリ素子６３０、６３５のソース電極とドレイン電極を入れ替える手段を設ければ、１つのメモリ素子トランジスタに２つのデータを記憶することができる。
【０２００】
前記メモリ素子の有するメモリ機能体は、実施の形態３で述べたように、ゲート電極側面と略平行に伸びた電荷保持膜を含んでいるため、メモリ機能体に注入される電荷が増加し、書き換え速度が増大する。本実施例において述べたように、書き込みが成功したかどうかを判定するベリファイ動作を行い、所望の結果でない場合は繰り返し書き込み動作において、書き込み動作自体が高速であるため、ペナルティが少なくてすむ。
【０２０１】
また、前記メモリ素子は、実施の形態７で述べたように、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、その膜とチャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜膜圧がゲート絶縁膜の膜圧より薄く、かつ０．８ｎｍ以上である。このためメモリ機能体への電荷注入が容易になり、書き込み動作を高速に行なうことが可能となる。本実施例において述べたように、書き込みが成功したかどうかを判定するベリファイ動作を行い、所望の結果でない場合は繰り返し書き込み動作において、書き込み動作自体が高速であるため、ペナルティが少なくてすむ。
【０２０２】
さらに前記メモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む。したがって、メモリ効果のばらつきを抑制することが可能となる。そのため、実施の形態で示した書き込みが成功したかどうかの判定するベリファイ動作において、成功したという判定となる確率が高くなる。したがって、ベリファイも含めた書き込み動作において、ベリファイの判定の回数を減らすことができるので１つのメモリ素子に対して書き込みを行なう回数を削減でき、全体として書き込み動作が高速化できるとともに、電力を削減することが可能となる。
【０２０３】
（実施の形態１１）
上述した半導体記憶装置の応用例として、例えば、図２０に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０２０４】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、サイドウォールメモリ素子、より好ましくは実施の形態１０に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０２０５】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０２０６】
液晶ドライバ１００２は、図２０に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０２０７】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとしてサイドウォールメモリ素子を用いるのが好ましく、特に、サイドウォールメモリ素子を集積した実施の形態１０に記載の半導体記憶装置を用いるのが好ましい。
（実施の形態１２）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２１に示す。
【０２０８】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述したこの発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０２０９】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０２１０】
【発明の効果】
この発明によれば、不揮発性メモリ素子のプログラム時に、１、２、・・・ｎの各状態の下限値を規定する第１、第２、・・・第ｎ閾値電圧にそれぞれ対応する第１、第２・・・第ｎ基準を選択する工程と、
不揮発性メモリ素子にプログラム電圧を印加する工程と、
不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
センスした不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルと第１基準とを比較した第１結果を出力する工程と、
不揮発性メモリ素子の閾値電圧レベルを、第１結果に応じて選択される第２基準と第３基準のいずれか一方の基準と比較し、不揮発性メモリ素子の閾値電圧レベルを第２または第３基準のいずれか一方の選択された基準と比較した第２結果を出力する工程と、
第１結果と第２結果を、所望の状態を示す期待値と比較し、第１結果と第２結果が期待値と等しい場合にプログラムの成功を示す工程を少なくとも備えるので、３またはそれ以上の可能な状態を有するメモリ素子が、アンダープログラムになることなく所望の状態に書き込まれたことを検証することができる。
【０２１１】
また、この発明によれば、不揮発性メモリ素子のプログラム時に、所望の状態を示すための予め定められた範囲の閾値電圧レベルの下限を規定する第１電圧に対応する第１基準を選択し、
所望の状態を示すための予め定められた範囲の閾値電圧レベルの上限を規定する第２電圧に対応する第２基準を選択し、
不揮発性メモリ素子にプログラム電圧を印加し、
不揮発性メモリ素子の閾値電圧レベルをセンスし、
センスした不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、
センスした不揮発性メモリ素子の閾値電圧レベルを第２基準と比較し、
不揮発性メモリ素子の閾値電圧レベルが、第１基準よりも大きく、第２基準よりも小さい場合に不揮発性メモリ素子が所望の状態にプログラムされたことを示す工程を備えるので、３またはそれ以上の可能な状態を有するメモリ素子が、アンダープログラムにもオーバープログラムにもなることなく所望の状態に書き込まれたことを検証することができる。
【０２１２】
また、この発明によれば、不揮発性メモリ素子のプログラム時に、所望の状態を示すための予め定められた範囲の閾値電圧レベルの下限を規定する第１基準を選択し、
不揮発性メモリ素子にプログラム電圧を印加し、
不揮発性メモリ素子の閾値電圧レベルをセンスし、
センスした不揮発性メモリ素子の閾値電圧レベル、を第１基準と比較し、
不揮発性メモリ素子の閾値電圧レベルが、第１基準よりも大きい場合に不揮発性メモリ素子が所望の状態にプログラムされたことを示す工程を備えるので、２以上の可能な状態を有するメモリ素子が、所望の状態に書き込まれたことを検証することができる。
【０２１３】
また、半導体記憶装置を構成する不揮発性メモリ素子では、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間に流れる電流値が大きく変化する。したがって、半導体記憶装置の書き込み状態と消去状態との判別が容易となる。
【０２１４】
更に、不揮発性メモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路と混載する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、この不揮発性メモリ素子と周辺回路とを混載したチップの歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【０２１５】
また、この発明の半導体装置を構成する不揮発性メモリ素子を、ゲート電極側面と略平行に伸び、電荷を保持する機能を有する膜を備えるようにすれば、メモリ機能体に注入される電荷が増加するので、プログラム速度が増大する。従って、半導体記憶装置全体として書き込み動作が高速化できるとともに、電力を削減することが可能となる。また、書き込みが成功したかどうかを判定するベリファイ動作を行い、所望の結果でない場合は繰り返し書き込み動作において、書き込み動作自体が高速であるため、ペナルティが少なくてすむ。
【０２１６】
また、この発明の半導体記憶装置を構成する不揮発性メモリ素子を、ゲート絶縁膜の表面と表面を有して電荷を保持する機能を有する膜と、その膜とチャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜膜圧が、ゲート絶縁膜の膜厚より厚く、かつ０．８ｎｍ以上であるように構成すれば、メモリ機能体への電荷注入が容易になるので、プログラムを高速に行なうことが可能となる。従って、半導体記憶装置全体として書き込み動作が高速化できるとともに、電力を削減することが可能となる。また、書き込みが成功したかどうかを判定するベリファイ動作を行い、所望の結果でない場合は繰り返し書き込み動作において、書き込み動作自体が高速であるため、ペナルティが少なくてすむ。
【０２１７】
また、この発明の半導体記憶装置を構成する不揮発性メモリ素子を、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むように構成すれば、メモリ効果のばらつきを抑制することが可能となので、素子によるプログラム時間のばらつきが抑制される。従って、半導体記憶装置全体として書き込み動作が高速化できるとともに、電力を削減することが可能となる。また、書き込みが成功したかどうかの判定するベリファイ動作において、成功したという判定となる確率が高くなる。したがって、ベリファイも含めた書き込み動作において、ベリファイの判定の回数を減らすことができるので１つのメモリ素子に対して書き込みを行なう回数を削減でき、全体として書き込み動作が高速化できるとともに、電力を削減することが可能となる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】この発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】この発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書き込み動作を説明する図である。
【図４】この発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書き込み動作を説明する図である。
【図５】この発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】この発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】この発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】この発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】この発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】この発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】この発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】この発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】この発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】この発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】この発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】この発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】この発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】この発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１１）の概略構成図である。
【図２１】この発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１２）の概略構成図である。
【図２２】従来のフラッシュメモリの要部の概略断面図である。
【図２３】従来のフラッシュメモリの電気特性を示すグラフである。
【図２４】この発明の半導体記憶装置（実施の形態１０）のコンピュータシステムを示すブロック図である。
【図２５】この発明の半導体記憶装置（実施の形態１０）におけるメモリ素子の書き込み状態および消去状態における閾値電圧の分布を示すグラフである。
【図２６】この発明の半導体記憶装置（実施の形態１０）による書き込み検証スキームを実施するためのバイアウトプット検出および書き込みパスアーキテクチャを示すブロック図である。
【図２７】この発明のプログラム検証方法（実施の形態１０）において、２つより多い可能な状態を有するメモリ素子の状態を決定する２値検索方法を示すブロック図である。
【図２８】この発明のプログラム検証方法（実施の形態１０）において、２値検索方法を示すフローチャートである。
【図２９】この発明の半導体記憶装置（実施の形態１０）における２より多い可能な状態を有するメモリ素子の状態を決定する検出回路を示す回路図である。
【図３０】この発明の半導体記憶装置（実施の形態１０）におけるメモリ素子の閾値電圧の分布を示すグラフである。
【図３１】この発明の半導体記憶装置（実施の形態１０）における複数ビットメモリ素子に対して書き込み検証処理を行なう第１方法を示すフローチャートである。
【図３２】この発明の半導体記憶装置（実施の形態１０）における複数ビットメモリ素子に対して書き込み検証処理を行なう他の方法を示すフローチャートである。
【図３３】この発明の半導体記憶装置（実施の形態１０）における複数ビットメモリ素子に対して書き込み検証処理を行なうさらに別の方法を示すフローチャートである。
【図３４】この発明のプログラム検証方法（実施の形態１０）において、オーバープログラム検出処理の方法を示すフローチャートである。
【図３５】この発明の半導体記憶装置（実施の形態１０）に置けるメモリ素子のリフレッシュ方法を示すフローチャートである。
【符号の説明】
１ メモリ素子
１０１、２１１、２８６ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４ ゲート絶縁膜
１０４、２１７ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
５１１ バス
５１２ プロセッサ
５１３ 入出力デバイス
５１４ メインメモリ
５１６ スタティックメモリ
５１７ マスストレージデバイス
５１８ 集積回路（ＩＣ）コントローラ
５１９、５２０ ＩＣカード
５２１ ディスプレイデバイス
５２２ キーボード
５２３ カーソルコントロールデバイス
５２４ ハードコピーデバイス
５２５ サウンドサンプリングデバイス
５２６ パーソナル・コンピュータ・メモリ・カード・インダストリィ（ＰＣＭＣＩＡ）バス
６０５ アドレスライン
６０６ 行アドレスライン
６０７ 列アドレスライン
６１０ 行デコーダ
６２０、６２５ 列デコーダ
６３０、６３５ サイドウォールメモリ素子
６４０ 検出回路
６５０、６５５ 出力バッファ
６６０、６６５ 入力バッファ
６７０ ＭＬＣアドレスライン
６７１、７１２、７３２ インバータ
６７２，６７３、６９０、６９５ ｎチャンネルＦＥＴ
６８０ 制御エンジン
６８１，６８２ アンドゲート
６８５、７６０、７６５、７８５ 信号ライン
７０１ メモリ素子
７０３、７０４、７１３、７１４、７３３、７３４ ＦＥＴ
７０５、７１５ ノード
７１１、７３１ 選択回路
７２０ 基準素子アレイ
７２５ 基準メモリ素子
７０２、７５０、７５５ コンパレータ
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路

Claims (31)

  1. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証する方法であって、
    １、２、・・・ｎの各状態の下限値を規定する第１、第２、・・・第ｎ閾値電圧にそれぞれ対応する第１、第２・・・第ｎ基準を選択する工程と、
    不揮発性メモリ素子にプログラム電圧を印加する工程と、
    不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
    センスした不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルと第１基準とを比較した第１結果を出力する工程と、
    不揮発性メモリ素子の閾値電圧レベルを、第１結果に応じて選択される第２基準と第３基準のいずれか一方の基準と比較し、不揮発性メモリ素子の閾値電圧レベルを第２または第３基準のいずれか一方の選択された基準と比較した第２結果を出力する工程と、
    第１結果と第２結果を、所望の状態を示す期待値と比較し、第１結果と第２結果が期待値と等しい場合にプログラムの成功を示す工程を少なくとも備え、前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子のプログラム検証方法。
  2. 不揮発性メモリ素子の閾値電圧レベルを第２基準または第３基準のいずれか選択された方の基準と比較する工程が、
    前記第１結果が不揮発性メモリ素子の閾値電圧レベルが第１基準よりも小さいことを示す場合に、不揮発性メモリ素子の閾値電圧レベルと第２基準を比較し、
    前記第１結果が不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きいことを示す場合に、不揮発性メモリ素子の閾値電圧レベルと第３基準を比較する工程を更に備える、請求項１記載のプログラム検証方法。
  3. 不揮発性メモリ素子にプログラム電圧を印加し、不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、第１結果を出力し、不揮発性メモリ素子の閾値電圧を第２もしくは第３基準のいずれか一方の選択された基準と比較し、第２結果を出力し、第１及び第２結果を期待値と比較し、前記第１及び第２結果が期待値と等しくなかった場合は、第１及び第２結果が期待値と等しくなるまで、記載の順序で反復する複数の工程をさらに備える請求項２記載のプログラム検証方法。
  4. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証する方法であって、
    所望の状態を示すための予め定められた範囲の閾値電圧レベルの下限を規定する第１電圧に対応する第１基準を選択する工程と、
    所望の状態を示すための予め定められた範囲の閾値電圧レベルの上限を規定する第２電圧に対応する第２基準を選択する工程と、
    不揮発性メモリ素子にプログラム電圧を印加する工程と、
    不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
    センスした不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、センスした不揮発性メモリ素子の閾値電圧レベルを第２基準と比較し、不揮発性メモリ素子の閾値電圧レベルが、第１基準よりも大きく、第２基準よりも小さい場合に不揮発性メモリ素子が所望の状態にプログラムされたことを示す工程を備え、
    前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子のプログラム検証方法。
  5. 不揮発性メモリ素子の閾値電圧レベルが第１基準の閾値電圧レベルよりも小さい場合は、プログラム電圧を不揮発性メモリ素子に印加し、不揮発性メモリ素子の閾値電圧レベルを第１及び第２基準と比較し、不揮発性メモリ素子の閾値電圧レベルが、第１基準の閾値電圧よりも大きくなるまで、記載の順序で反復する複数の工程をさらに備える請求項４記載のプログラム検証方法。
  6. 不揮発性メモリ素子の閾値電圧レベルが第２基準よりも大きい場合に、不揮発性メモリ素子が過剰にプログラムされたことを示す工程をさらに含む請求項５記載のプログラム検証方法。
  7. 不揮発性メモリ素子が所望の状態にあることを示すデータを受け、第１基準を選択する工程と第２基準を選択する工程が、受けたデータに応じて実行される工程をさらに含む請求項６記載のプログラム検証方法。
  8. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証する方法であって、
    所望の状態を示すための予め定められた範囲の閾値電圧レベルの下限を規定する第１基準を選択する工程と、
    不揮発性メモリ素子にプログラム電圧を印加する工程と、
    不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
    センスした不揮発性メモリ素子の閾値電圧レベル、を第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルが、第１基準よりも大きい場合に不揮発性メモリ素子が所望の状態にプログラムされたことを示す工程を備え、
    前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子のプログラム検証方法。
  9. プログラム電圧を不揮発性メモリ素子に印加し、不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準の閾値電圧レベルよりも小さい場合は、不揮発性メモリ素子の閾値電圧レベルが、第１基準の閾値電圧よりも大きくなるまで、記載の順序で反復する複数の工程をさらに備える請求項８記載のプログラム検証方法。
  10. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子が過剰にプログラムされたかどうかを検証する方法であって、
    所望の状態を示すための予め定められた範囲の閾値電圧レベルの上限を規定する第１電圧に対応する第１基準を選択する工程と、
    不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
    センスした不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きい場合に、不揮発性メモリ素子が過剰にプログラムされたことを示す工程を備え、
    前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子のプログラム検証方法。
  11. 不揮発性メモリ素子が、ゲート電極側面と略平行に伸び、電荷を保持する機能を有する膜を備える請求項１、４、８又は１０に記載のプログラム検証方法。
  12. 不揮発性メモリ素子が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、その膜とチャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜の膜圧が、ゲート絶縁膜の膜厚より厚く、かつ０．８ｎｍ以上である請求項１、４、８又は１０に記載のプログラム検証方法。
  13. 不揮発性メモリ素子が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む請求項１、４、８又は１０に記載のプログラム検証方法。
  14. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子をリフレッシュし、所望の状態に置く方法であって、
    所望の状態を示すための予め定められた範囲の閾値電圧レベルの下限を規定する第１基準を選択する工程と、
    不揮発性メモリ素子の閾値電圧レベルをセンスする工程と、
    センスした不揮発性メモリ素子の閾値電圧レベル、を第１基準と比較する工程と、
    プログラム電圧を不揮発性メモリ素子に印加し、不揮発性メモリ素子の閾値電圧レベルを第１基準と比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準の閾値電圧レベルよりも小さい場合は、不揮発性メモリ素子の閾値電圧レベルが、第１基準の閾値電圧よりも大きくなるまで、記載の順序で反復する複数の工程を備え、
    前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子のリフレッシュ方法。
  15. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証するプログラム回路であって、そのプログラム回路は、
    各々が複数の状態の読み出し電圧に対応する複数の読取基準と、
    第１状態の第１下限値を規定する第１電圧に対応する第１基準と、
    第２状態の第２下限値を規定する第２電圧に対応する第２基準と、
    第３状態の第３下限値を規定する第３電圧に対応する第３基準と、
    不揮発性メモリ素子を所望の状態にプログラムするために不揮発性メモリ素子にプログラム電圧を印加し、選択信号を発生して第１、第２及び第３基準を選択して現在の不揮発性メモリ素子の状態をセンスし、現在の状態を所望の状態と比較して現在の状態が所望の状態に等しい場合に不揮発性メモリ素子がプログラムできたことを表示するために不揮発性メモリ素子と第１、第２及び第３基準に接続される制御エンジン部と、
    選択信号に応じて第１、第２及び第３基準に接続、また不揮発性メモリ素子と制御エンジン部に接続され、不揮発性メモリ素子の現在の状態をセンスするセンス回路を備え、
    さらにそのセンス回路は、不揮発性メモリ素子、制御エンジン部及び第１基準に接続され、前記不揮発性メモリ素子に対する閾値電圧レベルと第１基準を比較し、第１結果を制御エンジン部に出力する第１比較器と、
    不揮発性メモリ素子、制御エンジン部と第２基準または第３基準のいずれかの選択された基準に接続され、不揮発性メモリ素子の閾値電圧レベルを第２基準と第３基準のいずれかの選択された基準と比較し、第２結果を制御エンジン部に出力する第２比較器と、
    不揮発性メモリ素子の現在の状態を表す前記第１及び第２結果のうちの、第１結果を受けるように接続され、第１結果に応じて第２基準もしくは第３基準のいずれか一方を第２比較器に選択的に接続する選択回路を含み、
    前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子であるプログラム回路を備えてなる半導体記憶装置。
  16. 選択回路が、不揮発性メモリ素子の閾値電圧レベルが第１基準電圧レベルより大きい場合に、第２基準と第２比較器を接続する請求項１５記載の半導体記憶装置。
  17. 選択回路が、不揮発性メモリ素子の閾値電圧レベルが第１基準電圧レベルより小さい場合に、第３基準と第２比較器を接続する請求項１６記載の半導体記憶装置。
  18. 複数の読取り基準と第１、第２および第３基準のそれぞれが基準メモリ素子である請求項１７記載の半導体記憶装置。
  19. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証するプログラム回路であって、そのプログラム回路は、
    各々が複数の状態の読み出し電圧に対応する複数の読取基準と、
    所望の状態の下限値を規定する第１電圧に対応する第１基準と、
    所望の状態の上限値を規定する第２電圧に対応する第２基準と、
    不揮発性メモリ素子を所望の状態にプログラムするためにプログラム電圧を不揮発性メモリ素子に印加し、選択信号を発生して第１及び第２基準を選択し、不揮発性メモリ素子の現在の状態をセンスするために不揮発性メモリ素子と第１及び第２基準の間に接続される制御エンジン部と、
    選択信号に応じて第１及び第２基準に接続され、また不揮発性メモリ素子と制御エンジン部に接続され、不揮発性メモリ素子の現在の保持電圧をセンスするセンス回路を備え、
    さらのそのセンス回路は、不揮発性メモリ素子、制御エンジン部及び第１基準に接続され、前記不揮発性メモリ素子の閾値電圧レベルと第１基準を比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きい場合に制御エンジン部への第１結果信号を出力する第１比較器と、
    不揮発性メモリ素子、制御エンジン部及び第２基準に接続され、不揮発性メモリ素子の閾値電圧レベルと第２基準を比較し、不揮発性メモリ素子の閾値電圧が第２基準よりも小さい場合に制御エンジンへの第２結果信号を出力する第２比較器を含み、
    第１及び第２結果信号の出力によって不揮発性メモリ素子が所望の状態にプログラムされたことを示し、前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子であるプログラム回路を備えてなる半導体記憶装置。
  20. 第１および第２基準のそれぞれが、基準メモリ素子である請求項１９記載の半導体記憶装置。
  21. 所望の状態が第１および第２の値と、第１結果信号と第１の値を比較し、第１結果信号が第１の値に等しくない場合にプログラム電圧を印加する制御エンジン部とを備える請求項１９記載の半導体記憶装置。
  22. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子を所望の状態にプログラムしたことを検証するプログラム回路であって、
    各々が複数の状態の読み出し電圧に対応する複数の読取基準と、
    所望の状態の下限値を規定する第１電圧に対応する第１基準と、
    不揮発性メモリ素子を所望の状態にプログラムするためにプログラム電圧を不揮発性メモリ素子に印加し、選択信号を発生して第１基準を選択し、不揮発性メモリ素子の現在の状態をセンスするために不揮発性メモリ素子と第２基準の間に接続される制御エンジン部と、
    選択信号に応じて第１基準に接続され、また不揮発性メモリ素子と制御エンジン部に接続され、不揮発性メモリ素子の現在の保持電圧をセンスするセンス回路を備え、
    さらにそのセンス回路が、不揮発性メモリ素子、制御エンジン部及び第１基準に接続され、前記不揮発性メモリ素子の閾値電圧レベルと第１基準を比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きい場合に制御エンジン部への不揮発性メモリ素子が所望の状態にプログラムされたことを示す結果信号を出力する第１比較器を含み、
    前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子であるプログラム回路を備えてなる半導体記憶装置。
  23. 第１基準が基準メモリ素子である請求項２２記載の半導体記憶装置。
  24. 所望の状態が第１の値と、第１結果と第１の値を比較し、第１結果が第１の値に等しくない場合にプログラム電圧を印加する制御エンジン部とを備える請求項２３記載の半導体記憶装置。
  25. 不揮発性メモリ素子が、ゲート電極側面と略平行に伸び、電荷を保持する機能を有する膜を備える請求項１５、１９又は２２に記載の半導体記憶装置。
  26. 不揮発性メモリ素子が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、その膜とチャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜の膜圧が、ゲート絶縁膜の膜厚より厚く、かつ０．８ｎｍ以上である請求項１５、１９又は２２に記載の半導体記憶装置。
  27. 不揮発性メモリ素子が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む請求項１５、１９又は２２に記載の半導体記憶装置。
  28. ｎ（ｎ＞２）通りの可能な状態を有し、各状態はあらかじめ定められた範囲内の閾値電圧レベルに対応し、その中の一つの状態を示す閾値電圧レベルを保持する不揮発性メモリ素子を少なくとも一つ含む半導体記憶装置中の、前記不揮発性メモリ素子が過剰にプログラムされたかどうかを検出する回路であって、そのプログラム回路は、
    各々が複数の状態の読み出し電圧に対応する複数の読取基準と、
    所望の状態の上限値を規定する第１電圧に対応する第１基準と、
    不揮発性メモリ素子と第１基準に接続され、選択信号を発生して第１基準を選択し、不揮発性メモリ素子の現在の状態をセンスするための制御エンジン部と、選択信号に応じて第１基準に接続され、また不揮発性メモリ素子と制御エンジン部に接続され、不揮発性メモリ素子の現在の保持電圧をセンスするセンス回路を備え、
    さらにそのセンス回路は、不揮発性メモリ素子、制御エンジン部及び第１基準に接続され、前記不揮発性メモリ素子の閾値電圧レベルと第１基準を比較し、不揮発性メモリ素子の閾値電圧レベルが第１基準よりも大きい場合に制御エンジン部への不揮発性メモリ素子が過剰にプログラムされたことを示す結果信号を出力する第１比較器を含み、
    前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域であるソースとドレインと、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性メモリ素子であるプログラム結果の検出回路を備えてなる半導体記憶装置。
  29. 第１基準が基準メモリ素子である請求項２８記載の半導体記憶装置。
  30. 所望の状態が第１の値と、第１結果信号と第１の値を比較し、第１結果信号が第１の値に等しくない場合に不揮発性メモリ素子が過剰にプログラムされたことを示す制御エンジン部とを備える請求項２９記載の半導体記憶装置。
  31. 請求項１５乃至３０のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123236A (ja) * 2008-08-08 2010-06-03 Marvell World Trade Ltd 部分参照電圧を利用するメモリアクセス

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
JP4922932B2 (ja) 2005-06-28 2012-04-25 スパンション エルエルシー 半導体装置およびその制御方法
US7646645B2 (en) * 2007-04-13 2010-01-12 Atmel Corporation Method and apparatus for testing the functionality of a page decoder
WO2008140171A1 (en) * 2007-05-14 2008-11-20 Samsung Electronics Co., Ltd. Apparatus for reading data and method using the same
US7535787B2 (en) * 2007-06-06 2009-05-19 Daniel Elmhurst Methods and apparatuses for refreshing non-volatile memory
US20090077156A1 (en) * 2007-09-14 2009-03-19 Srinivas Raghav Kashyap Efficient constraint monitoring using adaptive thresholds
US7974133B2 (en) * 2009-01-06 2011-07-05 Sandisk Technologies Inc. Robust sensing circuit and method
US8102709B2 (en) * 2009-06-02 2012-01-24 Micron Technology, Inc. Transistor having peripheral channel
US9779820B1 (en) * 2017-02-23 2017-10-03 Macronix International Co., Ltd. Non-volatile memory and programming method thereof
US10818358B2 (en) * 2017-09-22 2020-10-27 Toshiba Memory Corporation Memory system including a semiconductor memory having a memory cell and a write circuit configured to write data to the memory cell

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63237580A (ja) 1987-03-26 1988-10-04 Toshiba Corp 半導体装置及びその製造方法
JPH05304277A (ja) 1992-04-28 1993-11-16 Rohm Co Ltd 半導体装置の製法
US5539690A (en) * 1994-06-02 1996-07-23 Intel Corporation Write verify schemes for flash memory with multilevel cells
US5838041A (en) 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JPH09116119A (ja) 1995-10-13 1997-05-02 Sony Corp 不揮発性半導体記憶装置
US5675537A (en) * 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
JP3973819B2 (ja) 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP4899241B2 (ja) 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2002190535A (ja) 2000-12-21 2002-07-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100386296B1 (ko) * 2000-12-30 2003-06-02 주식회사 하이닉스반도체 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법
JP2004348802A (ja) * 2003-05-20 2004-12-09 Sharp Corp 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123236A (ja) * 2008-08-08 2010-06-03 Marvell World Trade Ltd 部分参照電圧を利用するメモリアクセス

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