JP2010123236A - 部分参照電圧を利用するメモリアクセス - Google Patents
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Abstract
【解決手段】装置は比較ロジックを含む。比較ロジックは、メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較して、比較結果を生成する。装置は、比較結果に少なくとも部分的に基づいて、メモリセルのビット値を求める読み出しロジックを含む。前記比較ロジックは、第1参照電圧および第2参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、前記ビット値は、第1値または第2値のいずれかに対応しており、第1閾値電圧範囲にある閾値電圧は、前記第1値に関連付けられ、第2閾値電圧範囲にある閾値電圧は、前記第2値に関連付けられ、前記第1閾値電圧範囲と前記第2閾値電圧範囲とは重複しない。
【選択図】図1
Description
Claims (20)
- メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較して、比較結果を生成する比較ロジックと、
前記比較結果に少なくとも部分的に基づいて、前記メモリセルのビット値を求める読み出しロジックと、を備える装置。 - 前記比較ロジックは、第1参照電圧および第2参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、
前記ビット値は、第1値または第2値のいずれかに対応しており、
第1閾値電圧範囲にある閾値電圧は、前記第1値に関連付けられ、
第2閾値電圧範囲にある閾値電圧は、前記第2値に関連付けられ、
前記第1閾値電圧範囲と前記第2閾値電圧範囲とは重複しない、請求項1に記載の装置。 - 前記メモリセルは、シングルレベルセル(SLC)またはマルチレベルセル(MLC)のいずれかであり、
前記シングルレベルセル(SLC)は1データビットを格納し、
前記マルチレベルセル(MLC)は2以上のデータビットを格納する、請求項1に記載の装置。 - 前記比較ロジックは、第1参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、
前記比較ロジックは、前記第1参照電圧を前記メモリセル内のトランジスタのゲートに供給して前記トランジスタで電流が流れるか否かを判断することで、前記メモリセルの前記閾値電圧を前記第1参照電圧と比較し、
前記比較ロジックは、前記トランジスタで電流がドレインからソースへ流れている場合、前記閾値電圧が前記第1参照電圧より低いと判断する、請求項1に記載の装置。 - 前記ビット値を求めるときに全体参照電圧を利用しない、請求項1に記載の装置。
- 前記メモリセルは、同時にアクセスされる1ワードラインのメモリセルのなかの1つのセルであり、
前記1ワードラインのメモリセルは、1ワードラインのデータを読み出すべくアクセスされ、
前記1ワードラインのデータは、誤り訂正符号(ECC)で符号化されている、請求項1に記載の装置。 - 前記読み出しロジックは、低密度パリティチェック(LDPC)復号器またはターボ復号器のいずれかであるソフト復号器と関連付けられた誤り訂正符号(ECC)復号器で復号されうる1ワードラインのデータの一部である前記メモリセルのビット値を求める、請求項1に記載の装置。
- グレイコード化されたビット値を格納するメモリセルを読み出す、請求項1に記載の装置。
- 前記少なくとも一対の部分参照電圧は、第2参照電圧より低い第1参照電圧を含む、請求項1に記載の装置。
- 前記少なくとも一対の部分参照電圧は、前記セル全体の閾値電圧範囲を、複数の互いに重複しない電圧範囲に分割し、
前記読み出しロジックは、前記比較結果に基づいて量子化値を求める、請求項1に記載の装置。 - メモリセル閾値電圧を、一対の部分参照電圧と比較して、比較結果を生成する段階と、
前記比較結果に少なくとも部分的に基づいて、前記メモリセルで表されるビット値を求める段階と、を備える、方法。 - 前記ビット値が関連付けられた1メモリページを生成する段階と、
前記1メモリページを、前記1メモリページからデータを要求した要求ロジックへ転送する段階と、をさらに備える、請求項11に記載の方法。 - 互いに異なるメモリ値同士は、互いに異なり重複しないメモリセル閾値電圧範囲に対応しており、
前記一対の部分参照電圧は、互いに異なるメモリセル閾値電圧範囲にある互いに異なる電圧値である第1参照電圧と第2参照電圧とを含み、
前記互いに異なるメモリセル閾値電圧範囲に少なくとも部分的に基づいて前記ビット値を求める、請求項11に記載の方法。 - 前記メモリセル閾値電圧に対応し、前記ビット値に関連付けられたログ尤度比(LLR)を生成する段階をさらに備える、請求項11に記載の方法。
- 前記ビット値を求める段階は、
前記ログ尤度比をソフト復号器へ送る段階をさらに有し、
前記ソフト復号器は、少なくとも部分的に、前記ビット値を前記ログ尤度比に応じて求める、請求項14に記載の方法。 - 前記メモリセル閾値電圧を少なくとも一対の第2の部分参照電圧と比較して、前記メモリセルで表される第2のビット値を求めるよう、前記メモリセルを制御する段階をさらに備え、
前記ビット値および前記第2のビット値は、互いに異なる対の部分参照電圧を利用して互いに独立して求められうる異なるワードラインのデータのビット値を表す、請求項11に記載の方法。 - 一対の部分参照電圧を生成する部分電圧生成器と、
フラッシュメモリに関連付けられたメモリセルで表される電圧値を、前記メモリセルの電圧レベルを前記一対の部分参照電圧と比較することによって求め、ログ尤度比(LLR)を前記電圧値に応じて生成するアクセスロジックと、
前記ログ尤度比(LLR)に少なくとも部分的に基づいて、ビット値を生成する結果生成ロジックと、を備える、装置。 - 前記メモリセルのビット値間の境界は、全体参照電圧に対応しており、
前記一対の部分参照電圧の電圧値は、前記全体参照電圧とは異なる電圧値である、請求項17に記載の装置。 - 前記結果生成ロジックは、前記メモリセルの前記電圧レベルを量子化して、量子化電圧を生成し、前記量子化電圧に少なくとも部分的に基づいて前記ビット値を生成する、請求項17に記載の装置。
- 前記メモリセルは、シングルレベルセル(SLC)またはマルチレベルセル(MLC)のいずれかであるフラッシュメモリセルであり、
前記シングルレベルセル(SLC)は1データビットを格納し、
前記マルチレベルセル(MLC)は2以上のデータビットを格納する、請求項17に記載の装置。
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