KR20100097456A - 메모리 시스템 및 그것의 플래시 변화 계층의 주소 할당 방법 - Google Patents

메모리 시스템 및 그것의 플래시 변화 계층의 주소 할당 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 플래시 변환 계층의 주소 할당 방법은, 전원 공급 중단이 예상되는지를 판별하는 단계, 및 상기 전원 공급 중단의 예상 결과에 따라 서로 다른 방법으로 주소를 할당하는 단계를 포함한다. 본 발명의 실시 예에 따른 메모리 시스템은, 주소에 따라 프로그램 시간이 다른 플래시 메모리, 및 상기 플래시 메모리를 제어하는 메모리 제어기를 포함하되, 상기 메모리 제어기는 전원 공급 중단이 예상되는 쓰기 동작시 프로그램 시간이 짧은 주소가 할당된다.
전원, 예상, 플래시 변환 계층, 주소 할당

Description

메모리 시스템 및 그것의 플래시 변화 계층의 주소 할당 방법{MEMORY SYSTEM AND ADDRESS ALLOCATING METHOD OF FLASH TRANSLATION LAYER THEREOF}
본 발명은 메모리 시스템 및 그것의 플래시 변환 계층의 주소 할당 방법에 관한 것이다.
일반적으로 메모리 시스템은 데이터를 저장하기 위한 메모리 장치와 메모리 장치의 동작을 제어하기 위한 호스트를 포함한다. 메모리 장치는 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리로 분류된다.
휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 불휘발성 메모리 중에서 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점 때문에 데이터 저장 매체로 광범위하게 사용되고 있다.
고집적화가 요구되는 메모리 장치는 제조 공정이 가지는 다수의 제약 요건에 의해 불량을 유발한다. 메모리 장치의 고집적화에 따른 수율의 저하 및 불량을 개선하기 위한 여러 시도들이 진행되고 있다. 그러나 메모리 장치가 메모리 시스템 내에 장착이 되어 사용 중에 있으면, 사용자 입장에서는 메모리 장치의 불량을 판단하기가 쉽지 않다.
플래시 메모리 카드 혹은 SSD(Solid State Disk)와 같은 대용량의 저장 장치는 일반적으로 복수의 플래시 메모리 칩들을 포함하는 구조이다. 이때, 일부 플래시 메모리 칩에서 프로그램/소거 폐일 등에 의해 배드 블록의 수가 급격히 증가되어 미리 예약해 둔 대체용 블록을 모두 소진하고 나면, 더 이상의 서비스가 불가능하게 된다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나뉠 수 있다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다. 이러한 타입의 메모리를 불휘발성(nonvolatile) 메모리라고 한다.
불휘발성 메모리 장치의 일종으로 플래시(flash) 메모리 장치가 있다. 최근 디지털 카메라, MP3 플레이어, 핸드폰, PDA 등과 같은 휴대용 전자 장치가 많이 사용되고 있다. 이러한 휴대용 전자 장치에는 플래시 메모리가 주로 사용되고 있다. 이는 플래시 메모리가 저전력 및 고집적 등의 특성을 갖는 불휘발성 소자이기 때문이다. 플래시 메모리는 휴대용 전자 장치에 사용되기 때문에 플래시 메모리의 신뢰성 및 수명은 휴대용 전자 장치의 신뢰성 및 수명과 밀접한 관계를 가진다. 따라서, 플래시 메모리의 신뢰성 및 수명을 향상시키는 것이 중요하다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile mmory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
근래에, 반도체 메모리 장치를 이용한 반도체 디스크 장치가 개발되고 있다. 반도체 디스크 장치는 신뢰성 및 속도 측면에서 회전식 디스크를 이용하는 하드 디스크보다 우수하다. 따라서, 하드 디스크를 대신하여 반도체 디스크 장치를 저장 장치로 사용하는 컴퓨팅 시스템이 개발되고 있다.
본 발명의 목적은 전원 공급 중단이 예상될 때 전원 유지 시간을 줄이면서도 데이터 쓰기 동작을 안전하게 수행할 수 있는 메모리 시스템 및 그것의 플래시 변환계층의 주소 할당 방법을 제공하는데 있다.
본 발명의 목적은 프로그램 시간이 주소에 따라 다른 비휘발성 메모리 장치 를 갖는 메모리 시스템에 있어서, 전원 공급 중단이 예상되는 쓰기 동작시 가장 짧은 프로그램 시간을 갖는 주소에 쓰기 동작을 수행하는 메모리 시스템 및 그것의 플래시 변환계층의 주소 할당 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 변환 계층의 주소 할당 방법은, 전원 공급 중단이 예상되는지를 판별하는 단계, 및 상기 전원 공급 중단의 예상 결과에 따라 서로 다른 방법으로 주소를 할당하는 단계를 포함한다.
실시 예에 있어서, 상기 전원 공급 중단이 예상될 때, 프로그램 시간이 짧은 주소가 할당된다.
실시 예에 있어서, 상기 전원 공급 중단의 예상은 전원 라인 혹은 데이터 라인의 전압 레벨을 감지함으로써 결정되거나, 전원 차단 명령을 입력 받음으로써 결정된다.
본 발명의 실시 예에 따른 메모리 시스템은, 주소에 따라 프로그램 시간이 다른 플래시 메모리, 및 상기 플래시 메모리를 제어하는 메모리 제어기를 포함하되, 상기 메모리 제어기는 전원 공급 중단이 예상되는 쓰기 동작시 프로그램 시간이 짧은 주소가 할당된다.
실시 예에 있어서, 상기 전원 공급 차단시 소정의 시간 동안 전원 공급을 유지하기 위하여 보조 전원 장치를 더 포함한다.
실시 예에 있어서, 상기 전원 공급 차단시 소정의 시간 동안 전원 공급을 유지하기 위하여 전원 라인의 길이가 데이터 라인의 길이보다 길다.
실시 예에 있어서, 상기 플래시 메모리는, 싱글 레벨 셀을 갖는 영역과 멀티 레벨 셀을 갖는 영역을 포함하되, 상기 전원 공급 중단이 예상될 때, 상기 싱글 레벨 셀을 갖는 영역에 데이터가 저장된다.
실시 예에 있어서, 상기 전원 공급 중단을 예상하기 위하여 외부로부터 전원 차단 신호를 입력받기 위한 별도의 라인이 포함된다.
본 발명의 실시 예 따른 또 다른 메모리 시스템은, 싱글 레벨 셀을 갖는 적어도 하나의 플래시 메모리, 멀티 레벨 셀을 갖는 복수의 플래시 메모리들, 및 상기 적어도 하나의 플래시 메모리 및 상기 복수의 플래시 메모리들을 제어하는 메모리 제어기를 포함하되, 상기 메모리 제어기는, 전원 공급 중단이 예상될 때 상기 적어도 하나의 플래시 메모리에 데이터를 저장하도록 구현된다.
상술한 바와 같이 본 발명의 메모리 시스템은 전원 공급 중단이 예상될 때 프로그램 시간이 짧은 주소가 할당되도록 구현될 것이다. 이로써, 메모리 시스템은 전원 공급 차단시 종래의 메모리 시스템보다 프로그램 시간을 줄일 수 있다.
또한, 본 발명의 메모리 시스템은 보조전원장치의 전원 유지 시간을 줄일 수 있게 된다. 이에, 보조전원장치의 용량이 줄어들게 됨으로써, 메모리 시스템의 크기가 작아지고, 그에 따른 비용 절감도 이루어지게 될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참 조하여 설명할 것이다.
본 발명에 따른 메모리 시스템의 파일 변환 계층에서는 전원 공급 중단이 예상되는 쓰기 동작시 프로그램 시간이 짧은 주소가 할당되도록 구현될 것이다. 여기서 프로그램 시간은 주소에 따라 다르다는 가정하겠다. 이로써, 전원 공급이 중단되더라도 보다 빠르게 데이터 쓰기 동작이 수행될 수 있다. 그 결과로써, 본 발명의 메모리 시스템은 종래의 메모리 시스템과 비교하여 보조 전원장치의 전원 유지 시간 및 용량을 줄일 수 있게 된다. 이는 곧 메모리 시스템의 제작 비용 절감으로 이어질 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 하드웨어 구조를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 메모리 시스템(100)은 중앙처리장치(110), 램(120), 메모리 제어기(130), 및 플래시 메모리(140)를 포함할 것이다. 본 발명의 메모리 시스템(100)에서는 전원 공급이 중단될 것을 예상하는 전원 공급 중단 예상기(132)를 갖는 메모리 제어기(130)가 포함될 것이다.
도 1에 도시된, 메모리 시스템(100)이 플래시 메모리를 갖는 시스템이다. 그러나 본 발명의 메모리 시스템이 반드시 플래시 메모리를 갖는 시스템에 한정될 필요는 없다. 본 발명의 메모리 시스템은 다양한 비휘발성 메모리(예를 들어, NAND FLASH, NOR FLASH, MRAM, PRAM, FRAM 등)를 갖는 시스템에 적용가능하다. 본 발명의 메모리 시스템은 전원 공급 중단이 예상되는 쓰기 동작시 가장 짧은 프로그램 시간을 갖는 주소를 할당하도록 구현되기만 하면 될 것이다.
중앙처리장치(110)는 메모리 시스템(100)의 전반적인 동작을 제어할 것이다.
램(120)은 메모리 시스템(100)의 작업시 필요한 데이터를 임시로 저장하는데 이용될 것이다. 이러한 램(120)은 휘발성 메모리로써, 디램(DRAM), 에스램(SRAM) 등이 사용될 수 있을 것이다. 특히, 본 발명의 메모리 시스템(100)은 전원 공급 중단이 예상될 때 램(120)에 상주하는 데이터를 플래시 메모리(140)에 저장하도록 구현될 것이다. 즉, 본 발명의 메모리 시스템(100)은 전원 공급이 중단되기 전에 램(120)에 저장된 데이터를 플래시 메모리(140)에 저장되도록 구현될 것이다.
메모리 제어기(130)는 호스트(도시되지 않음)의 읽기/쓰기 요청에 따라 플래시 메모리(140)를 제어할 것이다. 또한, 메모리 제어기(130)는 비휘발성 메모리(140)의 에러 정정을 위한 ECC 엔진을 장착할 수도 있다. 특히, 메모리 제어기(130)는 전원 공급 중단을 예상하는 전원 공급 중단 예상기(132)를 포함할 것이다.
전원 공급 중단 예상기(132)는 메모리 시스템(100)의 전원 라인 혹은 데이터/커맨트 라인을 감지하여 전원 공급 중단을 예상하도록 구현될 수 있다. 혹은, 전원 공급 중단 예상기(132)는 호스트의 요청에 따른 커맨드에 따라 전원 공급 중단을 예상하도록 구현될 수도 있다. 여기서 호스트의 요청에 따른 커맨드에는 파워 오프 커맨드(Power off CMD) 혹은 슬립 커맨드(Sleep CMD) 등이 될 수 있을 것이다. 특히, 메모리 시스템(100)이 SSD(Solid State Driver)이 경우에는, 서든 파워 오프 커맨드(sudden power off)가 전송되기 위한 별도의 커맨드 라인이 전원 공급 중단 예상기(132)에 연결될 것이다.
전원 공급 중단 예상기(132)로부터 전원 공급 중단이 예상될 때, 메모리 제 어기(130)는 쓰기 동작시 프로그램 시간이 가장 짧은 주소에 할당하고, 할당된 주소에 대응하는 플래시 메모리(140)의 페이지에 데이터 저장되도록 플래시 메모리(140)를 제어할 것이다. 여기서 프로그램 시간은 주소에 따라 다르다고 가정하겠다. 예를 들어, 플래시 메모리(140)의 SLC(Singl Level Cell)에 대응하는 주소는, MLC(Multi Level Cell)에 대응하는 주소와 비교할 때 프로그램 시간이 상대적으로 짧을 것이다. 또한, 동일한 MLC 플래시 메모리에서도 LSB(Least Significant Bit) 데이터가 저장된 주소는, MSB(Most Significant Bit) 데이터가 저장된 주소와 비교할 때 프로그램 시간이 상대적으로 짧을 것이다.
정리하면, 메모리 제어기(130)는 전원 공급이 예상되는 쓰기 동작시 쓰기 가능한 주소들 중에서 프로그램 시간이 가장 짧은 주소를 할당하고, 할당된 주소에 대응하는 플래시 메모리(140)의 페이지에 데이터를 저장하도록 구현될 것이다.
플래시 메모리(140)는 플래시 메모리(140)를 관리하는 데 필요한 관리 정보를 저장하는 메타 영역(도시되지 않음), 및 사용자 데이터를 저장하는 데이터 영역을 포함할 것이다. 본 발명의 플래시 메모리는 주소에 따라 적어도 두개 이상 프로그램 시간이 다를 것이다.
본 발명의 메모리 시스템(100)은 전원 공급이 예상되는 쓰기 동작시 프로그램 시간이 가장 짧은 주소를 할당하고, 할당된 주소에 대응하는 저장공간에 데이터를 저장하도록 구현될 것이다. 이로써, 한정된 전원 공급 시간 동안 보다 짧은 시간에 프로그램 동작이 완료될 것이다. 그 결과로써, 본 발명의 메모리 시스템(100)은 전원 공급 중단이 예상될 때 데이터에 대한 안정을 높일 수 있게 된다.
또한, 본 발명의 메모리 시스템(100)에서는 보조 전원장치를 구비할 수 있다. 이러한 보조 전원 장치는 전원 공급 차단시 소정의 시간 동안 전원을 유지할 수 있도록 할 것이다. 그런데 본 발명의 메모리 시스템(100)에 사용되는 보조 전원 장치는 종래의 메모리 시스템의 보조 전원 장치보다 전원 유지 시간을 줄일 수 있게 될 것이다. 왜냐하면, 본 발명의 메모리 시스템(100)은 전원 공급 중단이 예상될 때 프로그램 시간이 빠른 주소가 할당되고, 할당된 주소에 대응하는 플래시 메모리의 저장 공간에 데이터를 저장하기 때문이다.
즉, 본 발명의 메모리 시스템(1000은 전원 공급이 중단되는 쓰기 동작시 종래의 그것보다 프로그램 시간을 줄일 수 있게 될 것이다. 그 결과로써, 본 발명의 메모리 시스템(100)에 사용되는 보조 전원장치는 종래의 그것보다 용량(부피, 무게, 등)을 크게 줄일 수 있게 될 것이다. 이는 집적화 및 비용 절감에 이점이 될 것이다.
일반적인 메모리 시스템에서는 전원공급을 보다 길게 유지하기 위해 전원 라인을 데이터 라인보다 길게 설계한다. 반면에, 본 발명의 메모리 시스템(100)은 종래의 메모리 시스템과 비교하여 이러한 파워 라인과 데이터 라인의 길이 차이를 줄일 수 있게 될 것이다. 왜냐하면, 본 발명의 메모리 시스템(100)은 종래의 그것보다 전원 공급 중단이 예상될 때 보다 빠르게 쓰기 동작을 수행할 수 있기 때문이다.
플래시 메모리는 다른 메모리 소자와 비교할 때, 비교적 낮은 단가로 빠른 읽기 속도를 제공할 수 있는 장점이 있다. 그러나 플래시 메모리에 데이터를 쓰기 위해서는 소거 동작이 선행되고, 쓰여지는 데이터의 단위보다 소거되는 데이터의 단위가 크다는 특징이 있다. 이러한 특징은 플래시 메모리를 메인 메모리로 사용하는데 장애로 작용한다. 뿐만 아니라 플래시 메모리가 보조기억장치로 사용되는 경우, 상술한 소거 특성은 일반 하드디스크용 파일 시스템(File System)을 그대로 활용하는 것을 저해하는 요인이 된다.
이러한 플래시 메모리의 특성으로 인하여, 플래시 메모리를 구비한 플래시 메모리 시스템은 플래시 메모리의 효율적으로 관리하기 위한 소프트웨어 모듈을 구비하고 있다. 이러한 플래시 메모리를 관리하는 소프트웨어 모듈을 플래시 변환 계층(Flash Translation Layer: FTL)이라고 부른다. 플래시 변환 계층은, 플래시 메모리의 쓰기 동작시, 파일 시스템이 생성한 논리주소(Logical address)를 삭제 연산이 수행된 플래시 메모리의 물리 주소(Physical address)로 매핑(Mapping)시켜 주는 역할을 수행한다. 플래시 변환 계층은 빠른 주소 매핑이 이루어질 수 있도록 주소 매핑 테이블(Address Mapping Table)을 사용한다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리 시스템의 소프트웨어 구조상에 플래시 변환 계층의 위치를 보여주는 블록도이다. 도 2를 참조하면, 플래시 변환 계층(FTL)은 파일 시스템으로부터 전달받은 논리 주소 및 개수를 파라미터로 하여 플래시 메모리의 읽기/쓰기 동작을 위한 주소 변환 과정을 수행할 것이다. 파일 시스템으로부터 전달받은 주소 등은 호스트(도시되지 않음)로부터 요청될 것이다. 즉, 플래시 변환 계층(FTL)은 호스트로부터 전송된 논리 주소(Logical Address: LA)를 물리 주소(Physical Address: PA)로 변환할 것이다. 특히, 본 발명 의 플래시 변환 계층은 전원 공급 중단이 예상될 때 프로그램 시간을 고려하여 우선적으로 주소 할당하는 정책을 포함할 것이다.
도 2를 다시 참조하면, 플래시 변환 계층(FTL)은 전원 공급 중단 예상 계층(Power Down Prospection Layer), 주소 변환 계층(Address Translation Layer), 가상 플래시 계층(Virtual Flash Layer), 및 플래시 인터페이스 계층(Flash Interface Layer)로 구분될 것이다.
전원 공급 중단 예상 계층은 메모리 시스템(100)의 전원 공급 중단을 예상할 것이다. 여기서 전원 공급 중단 예상은 호스트로부터 전송되는 파워 오프 커맨드, 슬립 커맨드가 전송되었는 지 확인하거나, 혹은 전원 라인/데이터 라인의 전압레벨이 떨어졌는지를 확인함으로써 이루어질 것이다.
주소 변환 계층은 파일 시스템으로부터 전송된 논리 주소(LA)을 논리 페이지 주소(Logical Page Address)로 변환할 것이다. 이때 주소 변환 계층은 전원 공급 중단 예상 계층의 결과에 따라 논리 주소 공간의 주소 변환 과정을 수행할 것이다.
전원 공급 중단 예상 계층에서 전원 공급 중단이 예상될 때에는, 주소 변환 계층은 파일 시스템으로부터 전송된 논리 주소에 대하여 플래시 메모리의 가장 짧은 프로그램 시간을 갖는 논리 페이지 주소(LPA)를 할당할 것이다.
반면에, 전원 공급 중단 예상 계층에서 전원 공급 중단이 예상되지 않을 때에는, 주소 변환 계층은 호스트에서 전송된 논리 주소(LA)에 대하여 플래시 메모리의 논리 페이지 주소(LPA)가 맵핑되는 맵핑 정보에 의거하여 주소 변환 과정을 수행할 것이다. 이러한 맵핑 정보는 플래시 메모리의 메타 영역에 저장될 것이다.
가상 플래시 계층은 주소 변환 계층(ATL)로부터 변환된 논리 페이지 주소(LPA)을 가상 페이지 주소(Virtual Page Address:VPA)로 변환할 것이다. 여기서 가상 페이지 주소(VPA)는 가상의 플래시 메모리의 물리적 주소에 대응할 것이다. 가상의 플래시 메모리에는 플래시 메모리의 배드 블록 처리 과정을 완료함으로써 배드 블록이 존재하지 않는다. 즉, 가상 페이지 주소는 배드 블록을 제외한 플래시 메모리의 물리적 블록에 대응할 것이다.
가상 플래시 계층은 도 1에 도시된 메모리 제어기(130)에서 수행되는 주소 변환 계층 및 기타의 인터페이싱 동작시 소거 연산이 필요한 플래시 메모리를 대신하여 플래시 제어기 상에서 이루어지는 제어 동작을 담당할 것이다.
플래시 인터페이스 계층은 가상 플래시 계층의 가상 페이지 주소(Virtual Page Address)을 플래시 메모리의 물리 페이지 주소(Physical Page Address)로 변환할 것이다. 플래시 인터페이스 계층은 플래시 메모리와의 인터페이싱 동작을 수행하는 위한 로우 레벨 동작을 수행할 것이다. 예를 들어, 플래시 메모리의 하드웨어를 제어하기 위한 로우 레벨 드라이버, 플래시 메모리로부터 읽혀진 데이터의 에러를 정정하기 위한 에러 정정코드(Error Correction Code: ECC) 및 오류 블록 관리 모듈(Bad Block Management :BBM) 등이 플래시 인터페이스 계층에 포함될 것이다.
본 발명의 메모리 시스템의 플래시 변환 계층은 전원 공급 중단을 예상하는 전원 공급 중단 예상 계층 및 전원 공급 중단 예상 결과에 따라 플래시 메모리의 주소를 할당하는 방법을 다르게 하는 주소 변환 계층을 포함할 것이다. 이로써, 본 발명의 메모리 시스템은 전원 공급 중단시 빠른 프로그램 동작을 수행하도록 구현될 것이다.
도 2에 도시된 플래시 변환 계층은 상술 된 가상 플래시 계층을 포함하고 있다. 하지만, 본 발명의 플래시 변환 계층은 이러한 가상 플래시 계층을 포함하지 않도록 구현될 수도 있다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 쓰기 동작에 대한 흐름도이다. 도 1 내지 도 3을 참조하면, 메모리 시스템의 쓰기 동작은 아래와 같이 진행될 것이다.
호스트의 쓰기 요청시, 쓰여질 데이터가 메모리 시스템(100)에 입력될 것이다(S110). 이때, 호스트는 쓰여질 데이터에, 쓰기 명령 및 주소를 함께 전송할 것이다.
메모리 제어기(130)의 전원 공급 중단 예상기(132)는 전원 공급 중단이 예상되는지를 판별할 것이다(S120). 예를 들어, 전원 공급 중단 예상기(132)는 메모리 시스템(100)의 전원 라인 혹은 데이터 라인의 전압 레벨이 떨어지는 것을 감지하거나 혹은 호스트로부터 전원 차단 명령 혹은 슬립 명령이 전송되었는 지를 확인할 것이다.
만약, 전원 공급 중단이 예상될 경우에는, 메모리 제어기(130)는 쓰여질 데이터가 저장될 주소를 가장 짧은 프로그램 시간을 갖는 저장 공간에 대응하는 주소로 할당할 것이다. 즉, 메모리 제어기(130)는 호스트로부터 입력받은 주소를 가장 짧은 프로그램 시간을 갖는 페이지 주소로 변환할 것이다(S130).
만약, 전원 공급 중단이 예상되지 않을 경우에는, 메모리 제어기(130)는 맵핑 테이블을 이용하여 쓰여질 데이터가 저장될 주소를 할당할 것이다(S135).
이후, 메모리 제어기(130)는 할당된 주소에 대응하는 페이지에 입력된 데이터가 프로그램 되도록 플래시 메모리(140)를 제어할 것이다(S140).
본 발명에 따른 메모리 시스템(100)의 쓰기 방법은 전원 공급 중단의 예상 결과에 따라 주소 할당 방법이 다르게 구현될 것이다. 구체적으로, 본 발명의 쓰기 방법은 전원 공급 중단이 예상되는 쓰기 동작시 가장 짧은 프로그램 시간을 갖는 주소가 할당될 것이다.
도 4는 본 발명의 실시 예에 따른 다른 메모리 시스템을 보여주는 블록도이다. 도 4를 참조하면, 메모리 시스템(200)은, 도 1에 도시된 메모리 시스템(100)과 비교할 때, 전원 공급 중단 예상기(250)가 메모리 제어기(230) 밖에 위치하도록 구현될 것이다. 전원 공급 중단 예상기(250)는 메모리 시스템(200)의 전원 공급 중단을 예측하여 그 결과를 메모리 제어기(230)에 전달하도록 구현될 것이다.
메모리 제어기(230)는 전원 공급 중단 예상기(250)로부터 전달되는 결과에 따라 쓰기 동작시 주소 할당 방법을 다르게 할 것이다. 예를 들어, 전원 공급 중단 예상기(250)로부터 전원 공급 중단이 예상된다는 결과를 전달받을 경우에는, 메모리 제어기(230)는 쓰기 동작시 프로그램 시간이 가장 짧은 주소가 할당되도록 구현될 것이다.
본 발명의 메모리 시스템은 메모리 카드에도 적용 가능하다.
도 5는 본 발명의 실시 예에 따른 메모리 카드를 보여주는 블록도이다. 도 5 를 참조하면, 메모리 카드(300)는 데이터를 저장하는 플래시 메모리(320) 및 플래시 메모리를 제어하는 메모리 제어기(340)를 포함할 것이다. 플래시 메모리(320)는 주소에 따라 서로 다른 프로그램 시간을 갖는다. 예를 들어, 플래시 메모리(320)는 SLC를 갖는 영역과 MLC를 갖는 영역이 동시에 존재할 것이다. 메모리 제어기(340)는 전원 공급 중단이 예상되는 쓰기 동작시 프로그램 시간이 가장 짧은 주소가 할당되도록 구현될 것이다.
본 발명의 메모리 카드(300)는 SD(Secure Digital) 카드, MMC(Multi Media Card), xD(eXtereme Digital) 카드, CF(Compact Flash) 카드, SM(Smart Media) 카드, 메모리 스틱 등에 사용될 수 있을 것이다.
도 6은 본 발명에 따른 또 다른 메모리 시스템의 블록도이다. 도 6을 참조하면, 메모리 시스템(400)은 복수의 낸드 플래시 메모리들(421,422,423,424), 및 낸드 플래시 메모리들(421,422,423,424)을 제어하는 하나의 메모리 제어기(440)를 포함할 것이다. 여기서 제 1 내지 제 3 낸드 플래시 메모리들(421,422,423)은 멀티 레벨 셀(MLC)로 구성될 것이며, 제 4 낸드 플래시 메모리(424)는 싱글 레벨 셀(SLC)로 구성될 것이다. 제 1 내지 제 2 낸드 플래시 메모리들(421,423,424)의 프로그램 시간과 제 4 낸드 플래시 메모리(424)의 프로그램 시간이 서로 다를 것이다.
메모리 제어기(440)는 전원 공급 중단 예상기(442)를 포함할 것이다. 전원 공급 중단 예상기(442)는 메모리 시스템(400)의 전원 공급 중단을 예상하도록 구현될 것이다. 전원 공급 중단 예상기(442)로부터 전원 공급 중단이 예상될 때, 메모 리 제어기(400)는 쓰여질 데이터가 제 4 낸드 플래시 메모리(423)에 저장되도록 구현될 것이다. 이는, 싱글 레벨 셀의 프로그램 시간이 멀티 레벨 셀의 프로그램 시간보다 짧기 때문이다.
도 6에 도시된 낸드 플래시 메모리의 개수는 4개이지만, 본 발명의 메모리 시스템(400)의 낸드 플래시 메모리의 개수가 반드시 여기에 국한될 필요가 없다. 본 발명의 메모리 시스템에서는 멀티 레벨 셀로 구성된 복수의 낸드 플래시 메모리들과 싱글 레벨 셀로 구성된 적어도 하나의 낸드 플래시 메모리가 포함되면 될 것이다.
본 발명의 메모리 시스템은 SSD에 적용가능하다.
도 7은 본 발명의 실시 예에 따른 SSD 메모리 시스템(500)을 보여주는 도면이다. 도 7를 참조하면, SSD 메모리 시스템(500)은 SSD 제어기(550)와 플래시 메모리들(560)을 포함할 것이다. SSD 제어기(550)는, 도 1에 도시된 플래시 제어기(130)의 기능을 갖고, 도 1 내지 도 3에 상술된 바와 같이 쓰기 동작시 플래시 변환 계층의 주소 할당 방법을 구현할 것이다.
다시 도 7를 참조하면, 프로세서(510)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 플래시 메모리에 저장할지 혹은 플래시 메모리의 저장 데이터를 읽어 호스트로 전송할 지의 여부를 결정하고 제어할 것이다.
ATA 호스트 인터페이스(520)는 상술한 프로세서(510)의 제어에 따라 호스트 측과 데이터를 교환할 것이다. ATA 호스트 인터페이스(520)는 호스트측으로부터 명령어 및 주소를 패치하여 CPU 버스를 통해서 프로세서(510)로 전달할 것이다. 여기 서 ATA 호스트 인터페이스(520)는 SATA 인터페이스, PATA 인터페이스, 및 ESATA(External SATA) 인터페이스 등 중에서 어느 하나일 것이다.
ATA 호스트 인터페이스(520)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 프로세서(510)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼 램(540)를 통해 전달될 것이다.
램(530)은 플래시 메모리 시스템(500)의 동작에 필요한 데이터를 임시로 저장하는데 이용될 것이다. 이러한 램(530)는 휘발성 메모리 장치로써, DRAM, SRAM 등이 될 수 있다.
캐시 버퍼 램(540)는 호스트와 플래시 메모리들(560) 간의 이동 데이터를 일시 저장할 것이다. 또한, 캐시 버퍼 램(540)는 프로세서(510)에 의해서 운용될 프로그램을 저장하는 데에도 사용될 것이다. 캐시 버퍼 램(540)는 일종의 버퍼 메모리로 간주할 수 있으며, SRAM으로 구현될 수 있다.
SSD 제어기(550)는 저장 장치로 사용되는 플래시 메모리들과 데이터를 주고받을 것이다. SSD 제어기(550)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.
본 발명에 따른 플래시 변환 계층의 주소 할당 방법을 적용하는 메모리 시스템은 전원 공급 중단 시 쓰기 속도를 현저하게 줄일 수 있게 된다. 이로써, 전원 차단시 워킹 램에 있던 데이터를 안전하게 플래시 메모리로 백업할 수 있게 된다. 그 결과로써 메모리 시스템의 전원 차단시 데이터 안정성을 높일 수 있게 된다.
본 발명에 따른 플래시 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명에 따른 메모리 시스템 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 하드웨어에 대한 블록도.
도 2는 본 발명의 실시 예에 따른 메모리 시스템의 소프트웨어에 대한 블록도.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 쓰기 방법에 대한 흐름도.
도 4는 본 발명의 실시 예에 따른 다른 메모리 시스템에 대한 블록도.
도 5는 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도.
도 6은 본 발명의 실시 예에 따른 또 다른 메모리 시스템에 대한 블록도.
도 7은 본 발명의 실시 예에 따른 메모리 시스템이 SSD에 적용된 블록도.
*도면의 주요부분에 대한 부호의 설명*
100,200,400: 메모리 시스템
110,210: 중앙처리장치 120,220: 램
130,230: 메모리 제어기 140,240: 플래시 메모리
132,250,442: 전원 공급 중단 예상기
421~423: 멀티 레벨 셀 낸드 플래시 메모리
424: 싱글 레벨 셀 낸드 플래시 메모리
300: 메모리 카드
320: 플래시 메모리 340: 메모리 제어기

Claims (10)

  1. 플래시 변환 계층의 주소 할당 방법에 있어서:
    전원 공급 중단이 예상되는지를 판별하는 단계; 및
    상기 전원 공급 중단의 예상 결과에 따라 서로 다른 방법으로 주소를 할당하는 단계를 포함하는 주소 할당 방법.
  2. 제 1 항에 있어서,
    상기 전원 공급 중단이 예상될 때, 프로그램 시간이 짧은 주소가 할당되는 주소 할당 방법.
  3. 제 1 항에 있어서,
    상기 전원 공급 중단의 예상은 전원 라인 혹은 데이터 라인의 전압 레벨을 감지함으로써 결정되는 주소 할당 방법.
  4. 제 1 항에 있어서,
    상기 전원 공급 중단의 예상은 외부로부터 전원 차단 명령을 입력받음으로써 결정되는 주소 할당 방법.
  5. 주소에 따라 프로그램 시간이 적어도 두 개 이상 다른 플래시 메모리; 및
    상기 플래시 메모리를 제어하는 메모리 제어기를 포함하되,
    상기 메모리 제어기는 전원 공급 중단이 예상되는 쓰기 동작시 프로그램 시간이 짧은 주소가 할당되는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 전원 공급 차단시 소정의 시간 동안 전원 공급을 유지하기 위하여 보조 전원 장치를 더 포함하는 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 전원 공급 차단시 소정의 시간 동안 전원 공급을 유지하기 위하여 전원 라인의 길이가 데이터 라인의 길이보다 긴 메모리 시스템.
  8. 제 5 항에 있어서,
    상기 플래시 메모리는, 싱글 레벨 셀을 갖는 영역과 멀티 레벨 셀을 갖는 영역을 포함하되,
    상기 전원 공급 중단이 예상될 때, 상기 싱글 레벨 셀을 갖는 영역에 데이터가 저장되는 메모리 시스템.
  9. 제 5 항에 있어서,
    상기 전원 공급 중단을 예상하기 위하여 외부로부터 전원 차단 신호를 입력 받기 위한 별도의 라인이 포함되는 메모리 시스템.
  10. 싱글 레벨 셀을 갖는 적어도 하나의 플래시 메모리;
    멀티 레벨 셀을 갖는 복수의 플래시 메모리들; 및
    상기 적어도 하나의 플래시 메모리 및 상기 복수의 플래시 메모리들을 제어하는 메모리 제어기를 포함하되,
    상기 메모리 제어기는, 전원 공급 중단이 예상될 때 상기 적어도 하나의 플래시 메모리에 데이터를 저장하도록 구현되는 메모리 시스템.
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