JP2005196871A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 読み出しデータが十分なマージンを持っているか否かを判定することができる読み出し方式を採用した不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、前記セルアレイのビット線の電圧変化を検出することによりそのビット線に接続された選択メモリセルのデータを読み出すセンスアンプ回路とを備え、前記センスアンプ回路は、前記選択メモリセルのデータに応じて前記ビット線の電圧が変化する期間内の複数タイミングでデータ読み出しを行い、連続する２回のデータ読み出しによる読み出しデータを比較して前記選択メモリセルのしきい値マージンを判定するように構成されている。
【選択図】 図１

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

ＮＡＮＤ型フラッシュメモリでは通常、１ブロックが消去単位となり、１ページが読み出し及び書き込みの単位となる。ここで、１ブロックは、ワード線を共有するＮＡＮＤセルユニットの集合として定義され、１ページは１ワード線に沿って配列されるメモリセルの集合として定義される。

ＮＡＮＤ型フラッシュメモリにおいて、あるブロックにデータをオーバーライトする場合には、そのブロックを消去した後に、１ページずつデータを書き込む。従ってブロック内の一部のデータのみを書き換えたい場合には、保存したい相当数ページのデータを他の既に消去されているブロック（スペアブロック）に待避させることが必要になる。そのためには、１ページずつデータを読み出してこれを他のブロックに書き込むページコピーを行う（例えば、特許文献１参照）。

一方、ページコピーを繰り返すと、読み出しや書き込み毎に非選択セルにディスターブがかかるために、データが一部反転するおそれがある。その対策のためには、ページコピーの読み出し時に読み出しデータのエラー検出と訂正を行うためのＥＣＣ回路を備えることが必要となる。
特開２００３−２３３９９２公報

具体的に例えば、ＮＡＮＤ型フラッシュメモリの１ページが、２ＫＢｙｔｅのノーマルデータ領域と６４Ｂｙｔｅの冗長領域からなるものとする。冗長領域には、不良セル置換のためやＥＣＣデータを記憶するためのスペアセルが配置されている。ページコピーのためのセルアレイからページバッファへのデータ読み出しは１ページ単位で行われるが、ページバッファからＩ／Ｏ端子への読み出しデータ出力は、例えば１バイトずつシリアルに行われる。従って、１ページのコピー動作のためには、２１１２回の出力動作、エラー検出，訂正の動作及びページバッファへの書き戻し動作が必要になる。エラー出現頻度がそれほど高くないとすれば、ページコピー動作におけるエラーチェックと訂正のための時間が大きな無駄になる。

この発明は、読み出しデータが十分なマージンを持っているか否かを判定することができる読み出し方式を採用した不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、前記セルアレイのビット線の電圧変化を検出することによりそのビット線に接続された選択メモリセルのデータを読み出すセンスアンプ回路とを備え、前記センスアンプ回路は、前記選択メモリセルのデータに応じて前記ビット線の電圧が変化する期間内の複数タイミングでデータ読み出しを行い、連続する２回のデータ読み出しによる読み出しデータを比較して前記選択メモリセルのしきい値マージンを判定するように構成されている。

この発明によれば、読み出しデータが十分なマージンを持っているか否かを判定することができる読み出し方式を採用した不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリチップ１０のブロック構成を示している。セルアレイ１１は、後に説明するように、ＮＡＮＤセルユニットを配列して構成される。ロウデコーダ１５は、セルアレイ１１のワード線を選択駆動するもので、ワード線ドライバを含む。セルアレイ１１のビット線に接続されるセンスアンプ回路１２は、１ページ分の読み出しデータをセンスし、書き込みデータを保持するページバッファを構成している。

ページバッファ１２とデータバス１４の間には、カラムデコーダ１６により制御されるカラム選択ゲート回路１３が設けられている。これにより、ページバッファ１２に読み出された１ページ分のデータは、例えば１バイトずつデータバス１４を介して外部Ｉ／Ｏ端子にシリアル出力される。書き込みデータも同様に、１バイトずつデータバス１４をシリアル転送されて、ページバッファ１２にロードされる。

外部ＣＰＵ２６から供給されるコマンドは、コマンドデコーダ２０によりデコードされる。コントローラ１８は、そのコマンドにより指示されて、書き込み及び消去のシーケンス制御を行い、読み出しの動作制御を行う。外部からアドレスバッファ２１を介して供給されるロウ及びカラムアドレスは、それぞれロウデコーダ１５及びカラムデコーダ１６に転送される。外部システムのＩ／Ｏ線とメモリチップ１０の間には、バッファメモリ２５が配置されている。

この実施の形態では、データの入出力を行うデータバッファ２２とデータバス１４の間に、読み出しデータのエラーチェックと訂正を行うためのＥＣＣ回路２３が配置されている。

更にこの実施の形態では、ページバッファ１２には、後に説明するように、読み出されるデータのしきい値マージンを判定するためのしきい値マージン判定回路がセンスユニット毎に配置され、その各判定回路の出力端を共通接続する共通信号線ＤＥＴが配設されている。モニター回路１７は、この信号線ＤＥＴの信号を監視して、読み出しデータのしきい値マージンが小さいときに警告信号“ＷＡＲＮ”を出力するようになっている。コントローラ１８は、この警告信号ＷＡＲＮを受け取ると、ステータスレジスタ２４をセットして、チップ外部にも警告信号を出力できるようになっている。

図２は、セルアレイ１１の具体的な構成を示している。複数のメモリセル（図の場合１６個のメモリセル）ＭＣ０−ＭＣ１５は直列接続されて、ＮＡＮＤセルユニットＮＵを構成し、複数のＮＡＮＤセルユニットＮＵがマトリクス配列される。各メモリセルＭＣｉは、電荷蓄積層として例えばフローティングゲートを持つ、積層ゲート構造のＭＯＳトランジスタであって、フローティングゲートの電荷蓄積状態で決まるしきい値電圧をデータとして不揮発に記憶する。セルデータは、フローティングゲートへの電子注入動作とその蓄積電荷の放出動作により、電気的書き換えが可能である。

ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣｉの制御ゲートは異なるワード線ＷＬｉに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ、ワード線ＷＬｉと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。

１ワード線に沿って配列されるメモリセルの集合として定義される１ページが、データ読み出し及び書き込みの単位となる。また、ワード線を共有するＮＡＮＤセルユニットの集合として定義されるブロックがデータ消去の単位となる。通常、図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫｊ（ｊ＝０，１，…）が配置される。１ページは、例えば図２に示すように、２ＫＢｙｔｅのノーマルデータ領域１１ａと、６４Ｂｙｔｅの冗長領域１１ｂとからなる。冗長領域１１ｂは、ＥＣＣデータおよびデータ管理情報（論理番地等）の記憶領域を含む。

図３は、ページバッファ１２を構成するセンスユニットの構成を示している。センスノードＮｓｅｎとビット線ＢＬの間に配置されたＮＭＯＳトランジスタＭＮ１は、ビット線ＢＬのプリチャージ電圧をクランプする働きと、ビット線電圧を増幅するプリセンスアンプとしての働きをする。センスノードＮｓｅｎには、プリチャージ用ＰＭＯＳトランジスタＭＰ３が接続され、また必要に応じて電荷保持用のキャパシタＣ１が接続される。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＭＮ３を介してデータラッチ３１の一方のデータノードＮ１に接続されている。データラッチ３１は、データノードＮ１，Ｎ２の間に逆向きに並列接続されたクロックトインバータＣＩ１，ＣＩ２により構成されている。

データノードＮ１とセンスノードＮｓｅｎの間には、読み出しデータを一時記憶するためのデータ記憶回路３２が設けられている。ドレインが電源端子Ｖｄｄに接続されたＮＭＯＳトランジスタＭＮ７のゲートがデータ記憶ノードＮＲである。データ記憶ノードＮＲには好ましくは、電荷保持用キャパシタＣ２が設けられる。この記憶ノードＮＲとデータラッチ３１のデータノードＮ１の間に、データ転送用ＮＭＯＳトランジスタＭＮ９が配置されている。また記憶ノードＮＲが保持するデータに応じて、センスノードＮｓｅｎに電源電圧Ｖｄｄを与えるために、ＮＭＯＳトランジスタＭＮ７とセンスノードＮｓｅｎの間にＮＭＯＳトランジスタＭＮ８が配置されている。

この実施の形態では、後述するように読み出される１ページデータの各ビット対応セルのしきい値マージンが十分にあるか否かを判定して、もししきい値マージンが不十分である場合には、警告を発するという読み出し動作を行う。その様なしきい値マージンの判定のために、この実施の形態では、読み出し時、選択セルによるビット線放電が開始された後のデータセンス動作を複数のタイミングで行い、それらのうち引き続く２回のデータセンスの結果の比較を行う。

データ記憶回路３２は、上述した複数のビット線データセンスの結果の比較のために利用される。データ記憶回路３２はまた、書き込みベリファイの結果に応じて書き込み不十分なセルにのみ書き込みバイアスを与えるデータをデータラッチ３１に書き戻すための書き戻し回路としても用いられる。

データノードＮ２には、上述した複数のビット線データセンス結果に基づきしきい値マージンを判定するマージン判定回路３３が設けられている。データノードＮ２にゲートが接続されたＮＭＯＳトランジスタＭＮ４と、センスノードＮｓｅｎにゲートが接続されたＮＭＯＳトランジスタＭＮ５が、ノードＮＤと接地電位Ｖｓｓの間に直列接続されている。ノードＮＤには、プリチャージ用ＰＭＯＳトランジスタＭＰ１が接続されている。このトランジスタＭＰ１は、しきい値マージン判定時にそのゲートＣＨＧに“Ｌ”が与えられてオンし、ノードＮＤがＶｄｄに設定されるようになっている。更に、ゲートがノードＮＤにより制御されるＰＭＯＳトランジスタＭＰ２のドレインが、１ページ分のセンスユニットに共通の検出信号線ＤＥＴに接続されている。センスノードＮｓｅｎにはリセット用ＮＭＯＳトランジスタＭＮ１０が接続されている。

後に具体的に説明するが、読み出しデータのしきい値マージンの判定は、連続する２回のビット線データセンス結果に応じて、ＮＭＯＳトランジスタＭＮ４，ＭＮ５が同時にオンするか否かを検出することで行われる。検出信号線ＤＥＴには、データマージンが十分でない場合に、警告信号が発生されることになる。

このしきい値マージン判定回路３３は、書き込みや消去時のベリファイ判定回路としても用いられる。即ちベリファイ読み出し終了後、チェック信号ＣＨＧにより、書き込みや消去が完了したか否かをチェックする回路である。

図４は、この実施の形態のＮＡＮＤ型フラッシュメモリが二値記憶を行う場合のデータのしきい値分布を示している。しきい値が負の状態がデータ“１”（消去状態）であり、しきい値が正の状態がデータ“０”（狭義の書き込み状態）である。データ“０”書き込みは、選択されたメモリセルの浮遊ゲートにチャネルからＦＮトンネリングにより電子を注入する動作として行われる。

具体的に１ページ分のデータ書き込みは、ビット線から各ＮＡＮＤセルの選択セルのチャネルに書き込みデータ“０”，“１”に対応して、Ｖｓｓ，Ｖｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタＳＧ１のしきい値）を転送し、選択されたワード線に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）を与えて行われる。このとき、“０”データが与えられたメモリセルでは、浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される（“０”書き込み）。“１”データが与えられたメモリセルでは、チャネルが容量カップリングにより電位上昇して、浮遊ゲートに電子注入が生じない（書き込み禁止）。

データ書き込みは実際には、書き込みパルス電圧印加動作とその書き込み状態を確認する読み出し動作（書き込みベリファイ）を、１ページ分の書き込みデータが全て書き込まれるまで繰り返すことにより、行われる。

データ消去は、選択ブロックの全ワード線に０Ｖを与え、選択ゲート線ＳＧＤ，ＳＧＳ、全ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをフローティングとして、セルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａ（＝２０Ｖ）を与える。これにより、選択ブロックの全メモリセルの浮遊ゲートの電子がチャネルに放出され、しきい値が負の消去状態（データ“１”）が得られる。

次に、この実施の形態のフラッシュメモリの読み出し動作を説明する。図５は、一つのＮＡＮＤセルユニットに着目して、読み出し時のバイアス条件を示している。読み出し時、ビット線ＢＬは、電源電圧Ｖｄｄより低い電圧ＶＢＬにプリチャージされる。その後、選択ワード線（図の場合、ＷＬ１）に０Ｖ、残りのワード線には、セルデータによらずセルがオンする、図４に示すようなパス電圧Ｖｒｅａｄを与え、選択ゲート線ＳＧＤ，ＳＧＳにもパス電圧Ｖｒｅａｄを与える。このバイアス条件で、選択ワード線ＷＬ１に沿ったメモリセルのデータが“１”であれば、ビット線ＢＬが放電され、“０”であれば、ビット線ＢＬは放電されない。このセルデータに応じて異なるビット線放電状態を検出することにより、データを判定することができる。

図６は、読み出し動作のシーケンス制御フローを示し、図７は図３のセンスユニットに着目して読み出し動作タイミングを示している。これらの図に示すように、この実施の形態では、ビット線放電動作の開始（タイミングｔ１）から、ビット線放電動作が続く間に、３回のデータセンスＳＥＮＳＥ１（ステップＳ５）、ＳＥＮＳＥ２（ステップＳ８）、ＳＥＮＳＥ３（ステップＳ１３）が行われる。そしてこれらのセンス結果に基づいて、選択セルのデータ状態が安定しているか否か、言い換えればデータマージン（しきい値マージン）が十分であるか否かの判定が行われる。以下、具体的に説明する。

読み出しのアドレス及びコマンドを受けると、コントローラ１８はまず読み出しセットアップを行う（ステップＳ１）。読み出しセットアップでは、高電圧発生回路１９が駆動されて、必要な内部高電圧が発生される。次にワード線ＷＬやビット線ＢＬの充電動作を開始する（ステップＳ２）。図５に示したように、選択ワード線には０Ｖが、非選択ワード線にはＶｒｅａｄが与えられる。選択ゲート線ＳＧＳ，ＳＧＤには非選択ワード線と同時にＶｒｅａｄが与えられるが、但しビット線側の選択ゲート線ＳＧＤは、ビット線の放電開始までは、０Ｖを保つ。

ビット線プリチャージ動作は、図７に示すように、タイミングｔ０でトランジスタＭＮ１のゲート端子ＣＬＡＭＰにＶＢＬ＋Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタのしきい値電圧）を、トランジスタＭＰ３のゲート端子ＰＲＥに“Ｌ”（＝Ｖｓｓ）を与えることにより、行われる。センスノードＮｓｅｎは、プリチャージ用トランジスタＭＰ３により、Ｖｄｄに、ビット線ＢＬは、プリチャージ用トランジスタＭＰ３及びクランプ用トランジスタＭＮ１により、ＶＢＬ（＜Ｖｄｄ）にそれぞれプリチャージされる。

センスノードＮｓｅｎのプリチャージ動作を継続しながら、タイミングｔ１でビット線プリチャージ動作を停止し、ビット線ＢＬをＶＢＬにプリチャージされたフローティング状態にする（ステップＳ３）。同時に選択ゲート線ＳＧＤにＶｒｅａｄを与えると、ビット線ＢＬは、選択セルのデータに応じて放電される。図７に示すように、ビット線ＢＬは、選択セルデータが“１”のときは、セル電流により放電されてレベル低下し（実線）、“０”のときは、リークによりわずかなレベル低下はあるものの、ほぼプリチャージ電圧ＶＢＬを保つ（破線）。図７では典型的なデータ“０”，“１”のビット線放電カーブを示しているが、実際には選択セルのデータ状態（しきい値状態）に応じて、種々の放電カーブを描く。

ビット線放電開始から一定時間Ｔ１の待機（ステップＳ４）の後、第１回目のビット線データセンスＳＥＮＳＥ１を行う（ステップＳ５）。即ち、図７に示すように、ゲートＰＲＥに“Ｈ”（＝Ｖｄｄ）を与えてプリチャージ用トランジスタＭＰ３をオフにした後、クランプ用トランジスタＭＮ１のゲートＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈ（Ｖｓｅｎ＜ＶＢＬ）を与える（タイミングｔ２−ｔ３）。セルデータが“０”であれば、トランジスタＭＮ１はオフを保ち、センスノードＮｓｅｎは“Ｈ”レベルを保つ。セルデータが“１”でビット線ＢＬが十分低レベルに放電されていれば、トランジスタＮＮ１はオンして、センスノードＮｓｅｎはビット線ＢＬとの電荷分配により電圧が低下する。具体的にセンスノードＮｓｅｎに比べてビット線ＢＬの容量が十分に大きければ、この電荷分配によりセンスノードＮｓｅｎはほぼビット電圧までレベル低下する。これによりビット線電圧は増幅されて、センスノードＮｓｅｎに転送される。

ビット線データセンスの結果は、ゲートＢＬＣに“Ｈ”（＝Ｖｄｄ）を与えて転送トランジスタＭＮ３をオンにすることにより、データラッチ３１に転送されて保持される（タイミングｔ４）。実際にはデータラッチ３１のクロックトインバータＣＩ１，ＣＩ２は順次活性化されて、データ保持を行うが、図７のタイミング図ではその詳細動作は省略している。

データラッチ３１にセンスデータを転送する間に、ビット線ＢＬは再度フローティングにされて放電動作を続ける。またデータ転送後、センスノードＮｓｅｎは改めてトランジスタＭＰ３をオンにしてＶｄｄにプリチャージする（ステップＳ６）。このセンスノードＮｓｅｎのプリチャージ動作の間、ゲートＤＴＧに“Ｈ”（＝Ｖｄｄ）を与えて、転送トランジスタＭＮ９をオンにして、データラッチ３１のセンスデータを記憶ノードＮＲに転送する（タイミングｔ５）。

そして、一定の時間Ｔ２の待機（ステップＳ７）の後、再度クランプ用トランジスタＭＮ１のゲートＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈを与えて（タイミングｔ６−ｔ７）、２回目のビット線データセンスＳＥＮＳＥ２を行う（ステップＳ８）。このビット線データセンスの結果は、転送トランジスタＭＮ３をオンにして、データラッチ３１に転送し保持する（タイミングｔ８）。

データラッチ３１にセンスデータを転送している間、ビット線放電動作を再開し、またセンスノードＮｓｅｎのプリチャージを行う（ステップＳ９）。但し実際にセンスノードＮｓｅｎのプリチャージ動作が開始される前に、１回目のセンスＳＥＮＳＥ１の結果と、２回目のセンスＳＥＮＳＥ２の結果のデータ比較を行う（ステップＳ１０）。これら２回のセンスＳＥＮＳＥ１，ＳＥＮＳＥ２の間でデータが反転している場合（即ち最初のセンス結果が“０”であり、次のセンス結果が“１”の場合）、コントローラはこれを検知してステータスレジスタ２４に警告フラグをセットする（ステップＳ１１）。

具体的に２回のセンス結果の比較は、図３に示すセンスユニット内のしきい値マージン判定回路３３による各ビット線毎のしきい値マージン判定により行われる。即ち、ＤＣＨＧ＝“Ｈ”（＝Ｖｄｄ）によりリセット用トランジスタＭＮ１０をオンにすると同時に、ＣＨＧ＝“Ｌ”（＝Ｖｓｓ）によりチェック用トランジスタＭＰ１をオンにして、センスノードＮｓｅｎをＶｓｓに、ノードＮＤをＶｄｄにそれぞれ設定し（タイミングｔ９）。次いでＲＥＧ＝“Ｈ”（＝Ｖｄｄ）によりトランジスタＭＮ８をオンにして、記憶ノードＮＲのデータをセンスノードＮｓｅｎに転送する（タイミングｔ１０）。

前回のデータセンスＳＥＮＳＥ１により得られた記憶ノードＮＲのデータと、今回のデータセンスＳＥＮＳＥ２の結果によるデータノードＮ２のデータと異同によって、しきい値マージン判定回路３３のトランジスタＭＮ４，ＭＮ５のオンオフが決定され、従ってノードＮＤが放電されるか否かが決定される。このノードＮＤのレベル変化を受けて、検出信号線ＤＥＴに信号が発生する。その詳細な動作説明は、後に行う。

一定の時間Ｔ３の待機（ステップＳ１２）の間にセンスノードＮｓｅｎを再度プリチャージしながら、タイミングｔ１１で転送トランジスタＭＮ９をオンにして、データラッチ３１のセンスデータを記憶ノードＮＲに転送する。そして、センスノードＮｓｅｎのプリチャージ動作を停止した後、クランプ用トランジスタＭＮ１のゲートＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈを与えて（タイミングｔ１２−ｔ１３）、３回目のビット線データセンスＳＥＮＳＥ３を行う（ステップＳ１３）。このビット線データセンスの結果は、転送トランジスタＭＮ３をオンにして、データラッチ３１に転送し保持する（タイミングｔ１４）。

２回目のデータセンスＳＥＮＳＥ２の結果と、３回目のデータセンスＳＥＮＳＥ３の結果の比較を行い（ステップＳ１４）、コントローラはこれらのセンス結果が異なる場合に警告フラグをステータスレジスタ２４にセットする（ステップＳ１５）。

以上の３回のデータセンスＳＥＮＳＥ１，ＳＥＮＳＥ２，ＳＥＮＳＥ３のうち、第２回のデータセンスＳＥＮＳＥ２のタイミングが従来の読み出し法でのそれと同じであるとする。この実施の形態では、この２回目のデータセンスＳＥＮＳＥ２の結果を読み出しデータとしてページバッファ１２に保存する（ステップＳ１６）。具体的には、記憶ノードＮＲのデータをトランジスタＭＮ８，ＭＮ３をオンにして、データラッチ３１に書き戻す。そして、ワード線及びビット線を放電して（ステップＳ１７）、読み出し動作を終了する。この後、外部から読み出しイネーブル信号を入力することにより、ページバッファ１２が保持するページデータは、１バイトずつシリアル出力される。

図８は、以上のデータセンス動作を、ビット線ＢＬとセンスノードＮｓｅｎのみに着目して示している。クランプ用トランジスタＭＮ１に与えられるセンス用電圧Ｖｓｅｎは、図８に示すように、一定のビット線放電動作の後のビット線ＢＬの“Ｈ”レベル（データ“０”）と“Ｌ”レベル（データ“１”）の間に設定される。１回目のデータセンスＳＥＮＳＥ１と２回目のデータセンスＳＥＮＳＥ２を比べると、前者の方が“１”データに対するマージンが小さい読み出し動作となる。つまり、１回目のデータセンスＳＥＮＳＥ１では、“１”データセルのしきい値が十分に低くなければ、センス結果が“０”となる可能性がある。一方、２回目のデータセンスＳＥＮＳＥ２と３回目のデータセンスＳＥＮＳＥ３を比べると、後者の方が０”データに対するマージンが小さい。従って、３回目のデータセンスＳＥＮＳＥ３では、“０”データセルのしきい値が十分に高くなく、リークが大きいと、センス結果が“１”となる可能性がある。

即ち、選択セルのしきい値マージンが十分に大きい場合、言い換えれば“０”データセルのリークが十分に小さくかつ、“１”データセルの放電が十分に大きい場合には、３回のセンス結果は同じになるが、“０”，“１”データのいずれかのマージンが小さいと、３回のデータセンスのどこかで、センス結果が“０”から“１”に変化する。より具体的に言えば、“１”データセルの放電カープが緩い場合には、１回目のセンスＳＥＮＳＥ１で“０”、２回目のセンスＳＥＮＳＥ２で“１”になる可能性がある。一方、“０”データセルのリークが大きい場合には、２回目のセンスＳＥＮＳＥ２では“０”であるが、３回目のセンスＳＥＮＳＥ３で“１”（誤データ）になる可能性がある。

この様な引き続く２回のデータセンスの間でのデータ反転（論理反転）を判定するのが、上述のステップＳ１０及びＳ１４である。このセンスデータの変化によるしきい値マージン判定の動作を、具体的に図９〜図１１を参照して説明する。図９〜図１１は、図３のセンスユニットのしきい値マージン判定動作時の状態を示している。

図９は、先行するデータセンスによるデータが“０”（記憶ノードＮＲ＝“Ｈ”）であり、続くデータセンスによるデータが“０”（データノードＮ１＝“Ｈ”）の場合である。センスノードＮｓｅｎは、トランジスタＭＮ１０をオンにすることにより、予めＶｓｓにリセットされる。この状態で、トランジスタＭＮ８のゲートＲＥＧに“Ｈ”レベルを与えると、記憶ノードＮＲが“Ｈ”であるから、トランジスタＭＮ７，ＭＮ８が共にオンして、破線で示すように、ＶｄｄがセンスノードＮｓｅｎを介して、トランジスタＭＮ５のゲートに与えられる。これにより、トランジスタＭＮ５がオンする。しかしこのとき、データノードＮ２（＝“Ｌ”）により駆動されるトランジスタＭＮ４はオフであり、プリチャージされたノードＮＤは、放電されることなく、“Ｈ”レベルを保つ。

図１０は、先行するデータセンスによるデータが“０”（記憶ノードＮＲ＝“Ｈ”）であり、続くデータセンスによるデータが“１”（データノードＮ１＝“Ｌ”）の場合である。このとき、トランジスタＭＮ８のゲートＲＥＧに“Ｈ”レベルを与えると、トランジスタＭＮ７，ＭＮ８が共にオンして、破線で示すように、ＶｄｄがセンスノードＮｓｅｎを介して、トランジスタＭＮ５のゲートに与えられ、トランジスタＭＮ５がオンする。また、データノードＮ２の“Ｈ”により制御されてトランジスタＭＮ４もオンする。この結果、ノードＮＤは放電されて、“Ｌ”レベルになる。

図１１は、先行するデータセンスによるデータが“１”（記憶ノードＮＲ＝“Ｌ”）であり、続くデータセンスによるデータが“１”（データノードＮ１＝“Ｌ”）の場合である。このとき、トランジスタＭＮ７がオフであるから、トランジスタＭＮ８をオンにしても、ＶｄｄはトランジスタＭＮ５のゲートに転送されない。従って、トランジスタＭＮ４はオンするが、トランジスタＭＮ５はオフを保ち、プリチャージされたノードＮＤは放電されずに“Ｈ”レベルを保つ。

以上のようにして、３回のビット線データセンスの間にセンスデータの“０”から“１”への変化があると、センスユニットのしきい値マージン判定回路３３のノードＮＤはレベル低下する。これにより、トランジスタＭＰ２がオンして、共通信号線ＤＥＴに“Ｈ”レベル信号が発生する。即ち１ページ分の読み出しデータのなかに一つでもしきい値マージンが低いものがあると、共通信号線ＤＥＴに警告信号が出力される。図１のＤＥＴモニター回路１７はこの信号線ＤＥＴをモニターして、データマージンが低いときに警告信号“ＷＡＲＮ”を発生し、コントローラ１８に送る。コントローラ１８はこれを受けて、ステータスレジスタ２４に警告信号をセットする。

なおしきい値マージン判定回路３３は、前述のように書き込み或いは消去時のベリファイ判定回路としても用いられる。例えば書き込み時は、ＣＰＵ２６から書き込みコマンド及びアドレスが入力される。これを受けて内部コントローラ１８の制御により、書き込み電圧印加動作とベリファイ読み出し動作からなる書き込みサイクルが、１ページの全“０”書き込みビットの書き込みが完了するまで繰り返される。書き込みが完了すると、ベリファイ判定回路３３が“Ｐａｓｓ”フラグを出力し、コントローラ１８はこれを受けて、書き込みシーケンスを終了する。

規定回数の書き込みとベリファイを繰り返しても書き込みがパスしないときは、コントローラ１８は、ステータスレジスタ２４に“Ｆａｉｌ”フラグをセットして、書き込みシーケンスを終了する。ＣＰＵ２６は、このステータスレジスタ２４の情報に基づいて、書き込みのフェイル／パスを知ることができる。

以上のようにこの実施の形態の読み出し方式によれば、読み出しデータのマージン判定が可能になる。この様な読み出し方式を適用すれば、ステータスレジスタ２４の情報に基づいて、読み出したデータにビットエラーがある可能性について判断が可能である。即ち、ステータスレジスタ２４に警告信号がセットされているときには、読み出しデータにエラービットがある可能性が高く、その場合にはエラーチェックと訂正を行い、警告信号が出力されていない場合には、エラーチェックと訂正を行わない、という制御が可能になる。

具体的に、上述した読み出し方式をページコピー動作に適用した例を次に説明する。図１２は、コントローラ１８により制御されるページコピーの動作フローを示している。外部からコピー元のページアドレスとコマンドを入力すると、上述した読み出し方式で、コピー元ページのデータをページバッファ１２に読み出す（ステップＳ２１）。この読み出し動作後、内部コントローラ１８は、ステータスレジスタ２４に警告フラグがセットされているかどうかのチェックを行う（ステップＳ２２）。警告フラグが出力されていない場合には、外部からコピー先アドレスを入力することにより、コントローラ１８は、ページバッファ１２に読み出されたデータをそのまま、コピー先ページに書き込む動作を実行する（ステップＳ２７）。

警告フラグがセットされている場合には、ＥＣＣ計算フェーズに移る。即ち、コントローラ１８の制御により、ページバッファ１２の読み出しデータを１バイトずつシリアル転送して、ＥＣＣ回路２３に入力し、エラービットがあるかどうかを検出する（ステップＳ２３）。前述のように、しきい値マージン判定の結果である警告フラグは、しきい値マージンが十分ではないことを示すものであり、必ずしも読み出しデータにエラーがあるとは限らない。エラービットが検出されなければ、ページバッファ１２の読み出しデータをそのまま、コピー先ページに書き込む（ステップＳ２７）。

エラービットが検出されたときは、ＥＣＣ回路２３によるエラー訂正（ステップＳ２５）、訂正されたデータのページバッファ１２への書き戻しが行われる（ステップＳ２６）。このデータ書き戻しは、１ページ全体でもよいが、訂正ビットを含む１バイト分のみをオーバーライトしてもよい。そして、ページバッファ１２に保存された訂正されたページデータがコピー先ページに書き込まれる（ステップＳ２７）。

以上のようにこの実施の形態によると、ページコピー動作において、エラー出現の可能性が高い場合のみ、エラーチェックと訂正を実行するという制御が行われる。前述のように１ページデータのエラーチェック及び訂正のためには、読み出しデータを１バイトずつＥＣＣ回路に入力することが必要であり、長い時間を必要とする。この実施の形態によると、エラー出現の可能性が低いときにはその様なエラーチェック及び訂正の動作を省くことができ、これにより、高速のページコピーが可能になる。

［実施の形態２］
図１に示した実施の形態では、ＥＣＣ回路２３がメモリチップ１０の内部に搭載されている。この場合には、ページコピーの読み出しデータに対するＥＣＣ計算やエラー訂正を行うか否かは、内部コントローラ１８がステータスレジスタ２１の情報を参照して自ら判断する。

これに対して、図１３に示すように、ＥＣＣ回路２３をメモリチップ１０の外に配置する場合もある。この場合のページコピー動作は、次のようになる。

コピー元ページのデータをページバッファ１２に読み出す動作は、上記実施の形態と同様である。ページバッファ１２において、読み出し時のその読み出しデータのしきい値マージンが十分であるか否かの判定がなされる。しきい値マージンが小さい場合には、モニター回路１７から発生される警告フラグ“ＷＡＲＮ”が、コントローラ１８を介することなく、ステータスレジスタ２４に直接セットされる。

外部ＣＰＵ２６は、ＥＣＣ回路２３の活性化に先立って、ステータスレジスタ２４の情報に基づいてＥＣＣ計算が必要か否かを判定する。必要がない場合には、ＣＰＵ２６がコピー先ページアドレスを入力することにより、ページバッファ１２が保持する読み出しデータをそのままコピー先ページに書き込む動作が行われる。その書き込みシーケンス制御は、先の実施の形態と同様、内部コントローラ１８により行われる。

ＥＣＣ計算が必要である場合には、ＣＰＵ２６は読み出しイネーブル信号をメモリチップ１０に供給する。これにより、ページバッファ１２が保持するデータはシリアル出力されて、ＥＣＣ回路２３に入力され、ＥＣＣ計算及びエラー訂正が行われる。そして訂正データをページバッファ１２にロードした後、コピー先ページへの書き込みが行われる。訂正データのロードは、先の実施の形態と同様に、訂正ビットを含む１バイトのみでよい。

この実施の形態によっても、先の実施の形態と同様の効果が得られる。

［実施の形態３］
次に、上記各実施の形態による不揮発性半導体記憶装置或いはメモリシステムを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。

図１４は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。

ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。

電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。

図１５は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。

画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。

ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。

画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。

記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。

なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。

但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。

回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。

以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１６Ａ−１６Ｊに示すような他の各種電子機器に適用することができる。即ち、図１６Ａに示すビデオカメラ、図１６Ｂに示すテレビジョン、図１６Ｃに示すオーディオ機器、図１６Ｄに示すゲーム機器、図１６Ｅに示す電子楽器、図１６Ｆに示す携帯電話、図１６Ｇに示すパーソナルコンピュータ、図１６Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１６Ｉに示すヴォイスレコーダ、図１６Ｊに示すＰＣカード等に、上記電子カードを用いることができる。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示す図である。 同フラッシュメモリのセルアレイ構成を示す図である。 同フラッシュメモリのセンスユニット構成を示す図である。 同フラッシュメモリのデータしきい値分布を示す図である。 同フラッシュメモリの読み出し時のバイアス条件を示す図である。 同フラッシュメモリの読み出し動作フローを示す図である。 同フラッシュメモリの読み出し動作タイミング図である。 同フラッシュメモリの読み出し時のビット線とセンスノードの電圧変化を示す図である。 同フラッシュメモリのセンスユニットによるしきい値判定の動作を説明するための図である。 同フラッシュメモリのセンスユニットによるしきい値判定の動作を説明するための図である。 同フラッシュメモリのセンスユニットによるしきい値判定の動作を説明するための図である。 同フラッシュメモリのページコピー動作フローを示す図である。 他の実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示す図である。 ディジタルスチルカメラに適用した実施の形態を示す図である。 同ディジタルスチルカメラの内部構成を示す図である。 ビデオカメラに適用した実施の形態を示す図である。 テレビジョンに適用した実施の形態を示す図である。 オーディオ機器に適用した実施の形態を示す図である。 ゲーム機器に適用した実施の形態を示す図である。 電子楽器に適用した実施の形態を示す図である。 携帯電話に適用した実施の形態を示す図である。 パーソナルコンピュータに適用した実施の形態を示す図である。 パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。 ヴォイスレコーダに適用した実施の形態を示す図である。 ＰＣカードに適用した実施の形態を示す図である。

符号の説明

１０…メモリチップ、１１…セルアレイ、１１ａ…ノーマルデータ領域、１１ｂ…冗長領域、１２…センスアンプ回路（ページバッファ）、１３…カラム選択ゲート回路、１４…データバス、１５…ロウデコーダ、１６…カラムデコーダ、１７…ＤＥＴモニター回路、１８…コントローラ、１９…高電圧発生回路、２０…コマンドデコーダ、２１…アドレスバッファ、２２…データバッファ、２３…ＥＣＣ回路、２４…ステータスレジスタ、２５…バッファメモリ、２６…ＣＰＵ、３１…データラッチ、３２…データ記憶回路、３３…しきい値マージン判定回路、ＭＣ０−ＭＣ１５…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＷＬ０−ＷＬ１５…ワード線、ＢＬ０−ＢＬｎ−１…ビット線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＣＥＬＳＲＣ…共通ソース線。

Claims (5)

1. 電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、
   前記セルアレイのビット線の電圧変化を検出することによりそのビット線に接続された選択メモリセルのデータを読み出すセンスアンプ回路とを備え、
   前記センスアンプ回路は、前記選択メモリセルのデータに応じて前記ビット線の電圧が変化する期間内の複数タイミングでデータ読み出しを行い、連続する２回のデータ読み出しによる読み出しデータを比較して前記選択メモリセルのしきい値マージンを判定するように構成されている
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記センスアンプ回路は、
   前記セルアレイのビット線とセンスノードの間を選択的に接続して、ビット線電圧のクランプ動作とビット線電圧をセンスノードに転送する動作を行う第１のトランジスタと、
   前記センスノードに接続されてセンスノードとビット線のプリチャージを行う第２のトランジスタと、
   前記センスノードに転送されたビット線電圧を検出して読み出しデータをラッチするデータラッチと、
   前記データラッチから転送された読み出しデータを一時保持するデータ記憶回路と、
   前記データ記憶回路が保持する第１の読み出しデータと、この第１の読み出しデータに遅れて読み出されて前記データラッチが保持する第２の読み出しデータとを比較し、データ反転を検出した場合に警告信号を出力するしきい値マージン判定回路とを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記警告信号が出力された場合のみ読み出しデータについてエラーチェックと訂正を行うように制御されるＥＣＣ回路を有する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記セルアレイのあるページのデータを読み出して、他のページに書き込むページコピー機能を有し、
   コピー元ページの読み出しデータについて前記警告信号が出力された場合のみエラーチェックと訂正を行うように制御されるＥＣＣ回路を有する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
5. 前記セルアレイは、複数のＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットは、制御ゲートがそれぞれ異なるワード線に接続された複数個直列接続されたメモリセルと、その一端をビット線に接続するための第１の選択ゲートトランジスタと、他端を共通ソース線に接続するための第２の選択ゲートトランジスタとを有しかつ、ビット線方向にそれぞれ１ワード線を共有するＮＡＮＤセルユニットの集合として定義される複数のブロックを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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