KR20050072687A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

본 발명은, 판독 데이터가 충분한 마진을 가지고 있는지 여부를 판정할 수 있는 판독 방식을 채용한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다. 이를 위해, 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 셀 어레이와, 상기 셀 어레이의 비트선의 전압 변화를 검출함으로써 그 비트선에 접속된 선택 메모리 셀의 데이터를 판독하는 센스 앰프 회로를 구비하고, 상기 센스 앰프 회로는, 상기 선택 메모리 셀의 데이터에 따라 상기 비트선의 전압이 변화되는 기간 내의 복수 타이밍에서 데이터 판독을 행하고, 연속하는 2회의 데이터 판독에 의한 판독 데이터를 비교하여 상기 선택 메모리 셀의 임계값 마진을 판정하도록 구성되어 있다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.
NAND형 플래시 메모리에서는, 통상적으로 1 블록이 소거 단위로 되고, 1 페이지가 판독 및 기입의 단위로 된다. 여기서, 1 블록은, 워드선을 공유하는 NAND 셀 유닛의 집합으로서 정의되며, 1 페이지는 1 워드선을 따라 배열되는 메모리 셀의 집합으로서 정의된다.
NAND형 플래시 메모리에서, 어떤 블록에 데이터를 오버라이트한 경우에는 그 블록을 소거한 후에, 1 페이지씩 데이터를 기입한다. 따라서, 블록 내의 일부의 데이터만을 재기입하고자 하는 경우에는 보존하고자 하는 상당 수 페이지의 데이터를 다른 이미 소거되어 있는 블록(스페어 블록)에 대피시키는 것이 필요하게 된다. 이를 위해서는, 1 페이지씩 데이터를 판독하여 이것을 다른 블록에 기입하는 페이지 카피를 행한다(예를 들면, 특허 문헌 1 참조).
한편, 페이지 카피를 반복하면, 판독이나 기입마다 비선택 셀에 디스터브가 걸리기 때문에, 데이터가 일부 반전될 우려가 있다. 이를 막기 위해서는, 페이지 카피의 판독 시에 판독 데이터의 에러 검출과 정정을 행하기 위한 ECC 회로를 구비하는 것이 필요해진다.
[특허 문헌 1]
일본 특개 제2003-233992 공보
구체적으로, 예를 들면 NAND형 플래시 메모리의 1 페이지가, 2KByte인 노멀 데이터 영역과 64Byte인 용장 영역으로 되는 것으로 한다. 용장 영역에는, 불량 셀 치환을 위해서나 ECC 데이터를 기억하기 위한 스페어 셀이 배치되어 있다. 페이지 카피를 위한 셀 어레이로부터 페이지 버퍼로의 데이터 판독은 1 페이지 단위로 행해지지만, 페이지 버퍼로부터 I/O 단자로의 판독 데이터 출력은, 예를 들면 1 바이트씩 직렬로 행해진다. 따라서, 1 페이지의 카피 동작를 위해서는, 2112회의 출력 동작, 에러 검출, 정정의 동작 및 페이지 버퍼로의 재기입 동작이 필요하게 된다. 에러 출현 빈도가 그다지 높지 않다고 한다면, 페이지 카피 동작에서의 에러 체크와 정정을 위한 시간이 크게 낭비되게 된다.
본 발명은, 판독 데이터가 충분한 마진을 가지고 있는지 여부를 판정할 수 있는 판독 방식을 채용한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 셀 어레이와, 상기 셀 어레이의 비트선의 전압 변화를 검출함으로써 그 비트선에 접속된 선택 메모리 셀의 데이터를 판독하는 센스 앰프 회로를 구비하고, 상기 센스 앰프 회로는, 상기 선택 메모리 셀의 데이터에 따라 상기 비트선의 전압이 변화되는 기간 내의 복수 타이밍에서 데이터 판독을 행하고, 연속하는 2회의 데이터 판독에 의한 판독 데이터를 비교하여 상기 선택 메모리 셀의 임계값 마진을 판정하도록 구성되어 있다.
〈실시예〉
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
[제1 실시예]
도 1은, 일 실시예에 따른 NAND형 플래시 메모리의 메모리칩(10)의 블록 구성을 도시하고 있다. 셀 어레이(11)는, 후에 설명한 바와 같이, NAND 셀 유닛을 배열하여 구성된다. 로우 디코더(15)는, 셀 어레이(11)의 워드선을 선택 구동하는 것으로, 워드선 드라이버를 포함한다. 셀 어레이(11)의 비트선에 접속되는 센스 앰프 회로(12)는, 1 페이지분의 판독 데이터를 센스하고, 기입 데이터를 보유하는 페이지 버퍼를 구성하고 있다.
페이지 버퍼(12)와 데이터 버스(14) 사이에는, 컬럼 디코더(16)에 의해 제어되는 컬럼 선택 게이트 회로(13)가 설치되어 있다. 이에 따라, 페이지 버퍼(12)에 판독된 1 페이지분의 데이터는, 예를 들면 1 바이트씩 데이터 버스(14)를 통해 외부 I/O 단자로 직렬 출력된다. 기입 데이터도 마찬가지로, 1 바이트씩 데이터 버스(14)에 직렬 전송되어, 페이지 버퍼(12)에 로드된다.
외부 CPU(26)로부터 공급되는 커맨드는, 커맨드 디코더(20)에 의해 디코드된다. 컨트롤러(18)는, 그 커맨드에 의해 지시되며, 기입 및 소거의 시퀀스 제어를 행하여, 판독의 동작 제어를 행한다. 외부로부터 어드레스 버퍼(21)를 통해 공급되는 로우 및 컬럼 어드레스는, 각각 로우 디코더(15) 및 컬럼 디코더(16)로 전송된다. 외부 시스템의 I/O 선과 메모리칩(10) 사이에는 버퍼 메모리(25)가 배치되어 있다.
이 실시예에서는, 데이터의 입출력을 행하는 데이터 버퍼(22)와 데이터 버스(14) 사이에, 판독 데이터의 에러 체크와 정정을 행하기 위한 ECC 회로(23)가 배치되어 있다.
또한, 이 실시예에서는, 페이지 버퍼(12)에는, 후에 설명한 바와 같이, 판독되는 데이터의 임계값 마진을 판정하기 위한 임계값 마진 판정 회로가 센스 유닛마다 배치되며, 그 각 판정 회로의 출력단을 공통 접속하는 공통 신호선 DET가 배치되어 있다. 모니터 회로(17)는, 이 신호선 DET의 신호를 감시하여, 판독 데이터의 임계값 마진이 작을 때에 경고 신호 "WARN"을 출력하도록 되어 있다. 컨트롤러(18)는, 이 경고 신호 WARN을 수취하면, 스테이터스 레지스터(24)를 세트하여, 칩 외부에도 경고 신호를 출력할 수 있게 되어 있다.
도 2는, 셀 어레이(11)의 구체적인 구성을 도시하고 있다. 복수의 메모리 셀(도 2의 경우, 16개의 메모리 셀) MC0-MC15는 직렬 접속되어, NAND 셀 유닛 NU를 구성하며, 복수의 NAND 셀 유닛 NU가 매트릭스 배열된다. 각 메모리 셀 MCi는, 전하 축적층으로서 예를 들면 부유 게이트를 갖는, 적층 게이트 구조의 MOS 트랜지스터로서, 부유 게이트의 전하 축적 상태에서 정해지는 임계값 전압을 데이터로서 불휘발로 기억한다. 셀 데이터는 부유 게이트로의 전자 주입 동작과 그 축적 전하의 방출 동작에 의해, 전기적 재기입이 가능하다.
NAND 셀 유닛 NU의 일단은, 선택 게이트 트랜지스터 SG1을 통해 비트선 BL에 접속되며, 타단은 선택 게이트 트랜지스터 SG2를 통해 공통 소스선 CELSRC에 접속된다. NAND 셀 유닛 NU 내의 각 메모리 셀 MCi의 제어 게이트는 다른 워드선 WLi에 접속된다. 선택 게이트 트랜지스터 SG1, SG2의 게이트는, 각각 워드선 WLi와 병행하는 선택 게이트선 SGD, SGS에 접속된다.
1 워드선을 따라 배열되는 메모리 셀의 집합으로서 정의되는 1 페이지가, 데이터 판독 및 기입의 단위로 된다. 또한, 워드선을 공유하는 NAND 셀 유닛의 집합으로서 정의되는 블록이 데이터 소거의 단위로 된다. 통상적으로, 도시한 바와 같이, 비트선 BL의 방향으로 복수의 블록 BLKj(j=0, 1,…)가 배치된다. 1 페이지는, 예를 들면 도 2에 도시한 바와 같이, 2KByte의 노멀 데이터 영역(11a)과, 64Byte의 용장 영역(11b)으로 이루어진다. 용장 영역(11b)은, ECC 데이터 및 데이터 관리 정보(논리 번지 등)의 기억 영역을 포함한다.
도 3은 페이지 버퍼(12)를 구성하는 센스 유닛의 구성을 도시하고 있다. 센스 노드 Nsen과 비트선 BL 사이에 배치된 NMOS 트랜지스터 MN1은, 비트선 BL의 프리차지 전압을 클램프하는 기능과, 비트선 전압을 증폭하는 전치 센스 앰프로서의 기능을 한다. 센스 노드 Nsen에는, 프리차지용 PMOS 트랜지스터 MP3이 접속되며, 또한 필요에 따라 전하 유지용의 캐패시터 C1이 접속된다.
센스 노드 Nsen은, 전송용 NMOS 트랜지스터 MN3을 통해 데이터 래치(31)의 한쪽 데이터 노드 N1에 접속되어 있다. 데이터 래치(31)는, 데이터 노드 N1, N2 사이에 반대 방향으로 병렬 접속된 클럭드 인버터 CI1, CI2로 구성되어 있다.
데이터 노드 N1과 센스 노드 Nsen 사이에는, 판독 데이터를 일시 기억하기 위한 데이터 기억 회로(32)가 설치되어 있다. 드레인이 전원 단자 Vdd에 접속된 NMOS 트랜지스터 MN7의 게이트가 데이터 기억 노드 NR이다. 데이터 기억 노드 NR에는, 바람직하게는 전하 유지용 캐패시터 C2가 설치된다. 이 기억 노드 NR과 데이터 래치(31)의 데이터 노드 N1 사이에, 데이터 전송용 NMOS 트랜지스터 MN9가 배치되어 있다. 또한, 기억 노드 NR이 보유하는 데이터에 따라, 센스 노드 Nsen에 전원 전압 Vdd를 부여하기 위해, NMOS 트랜지스터 MN7과 센스 노드 Nsen 사이에 NMOS 트랜지스터 MN8이 배치되어 있다.
이 실시예에서는, 후술하는 바와 같이, 판독되는 1 페이지 데이터의 각 비트 대응 셀의 임계값 마진이 충분한지의 여부를 판정하여, 만일 임계값 마진이 불충분한 경우에는, 경고를 발하는 등의 판독 동작을 행한다. 그 같은 임계값 마진의 판정을 위해, 이 실시예에서는, 판독 시, 선택 셀에 의한 비트선 방전이 개시된 후의 데이터 센스 동작을 복수의 타이밍에서 행하고, 이들 중 계속되는 2회의 데이터 센스 결과의 비교를 행한다.
데이터 기억 회로(32)는, 상술한 복수의 비트선 데이터 센스 결과의 비교를 위해 이용된다. 데이터 기억 회로(32)는, 또한 기입 검증 결과에 따라 기입 불충분한 셀에만 기입 바이어스를 부여하는 데이터를 데이터 래치(31)에 재기입하기 위한 재기입 회로로서도 이용된다.
데이터 노드 N2에는, 상술한 복수의 비트선 데이터 센스 결과에 기초하여 임계값 마진을 판정하는 마진 판정 회로(33)가 설치되어 있다. 데이터 노드 N2에 게이트가 접속된 NMOS 트랜지스터 MN4와, 센스 노드 Nsen에 게이트가 접속된 NMOS 트랜지스터 MN5가, 노드 ND와 접지 전위 Vss 사이에 직렬 접속되어 있다. 노드 ND에는, 프리차지용 PMOS 트랜지스터 MP1이 접속되어 있다. 이 트랜지스터 MP1은, 임계값 마진 판정 시에 그 게이트 CHG에 "L"이 공급되어 온되어, 노드 ND가 Vdd로 설정되도록 되어 있다. 또한, 게이트가 노드 ND에 의해 제어되는 PMOS 트랜지스터 MP2의 드레인이 1 페이지분의 센스 유닛에 공통의 검출 신호선 DET에 접속되어 있다. 센스 노드 Nsen에는 리세트용 NMOS 트랜지스터 MN10이 접속되어 있다.
후에 구체적으로 설명하지만, 판독 데이터의 임계값 마진의 판정은, 연속하는 2회의 비트선 데이터 센스 결과에 따라, NMOS 트랜지스터 MN4, MN5가 동시에 온되는지의 여부를 검출함으로써 행해진다. 검출 신호선 DET에는, 데이터 마진이 충분하지 않은 경우에, 경고 신호가 발생되게 된다.
이 임계값 마진 판정 회로(33)는, 기입이나 소거 시의 검증 판정 회로로서도 이용된다. 즉 검증 판독 종료 후, 체크 신호 CHG에 의해, 기입이나 소거가 완료되었는지의 여부를 체크하는 회로이다.
도 4는, 이 실시예의 NAND형 플래시 메모리가 2치 기억을 행한 경우의 데이터의 임계값 분포를 나타내고 있다. 임계값이 마이너스인 상태가 데이터 "1"(소거 상태)이며, 임계값이 플러스인 상태가 데이터 "0"(협의의 기입 상태)이다. 데이터 "0" 기입은, 선택된 메모리 셀의 부유 게이트로, 채널로부터 FN 터널링에 의해 전자를 주입하는 동작으로서 행해진다.
구체적으로, 1 페이지분의 데이터 기입은, 비트선으로부터 각 NAND 셀의 선택 셀의 채널에 기입 데이터 "0", "1"에 대응하여, Vss, Vdd-Vth(Vth는 선택 게이트 트랜지스터 SG1의 임계값)을 전송하고, 선택된 워드선에 기입 전압 Vpgm(예를 들면, 20V)을 부여하여 행해진다. 이 때, "0" 데이터가 공급된 메모리 셀에서는, 부유 게이트와 채널 사이에 큰 전계가 걸려서, 부유 게이트에 전자가 주입된다("0" 기입). "1" 데이터가 공급된 메모리 셀에서는, 채널이 용량 커플링에 의해 전위가 상승하여, 부유 게이트에 전자 주입이 발생하지 않는다(기입 금지).
데이터 기입은, 실제로는 기입 펄스 전압 인가 동작과 그 기입 상태를 확인하는 판독 동작(기입 검증)을, 1 페이지분의 기입 데이터가 모두 기입될 때까지 반복함으로써, 행해진다.
데이터 소거는, 선택 블록의 전체 워드선에 0V를 부여하고, 선택 게이트선 SGD, SGS, 전체 비트선 BL 및 공통 소스선 CELSRC를 부유로 하여, 셀 어레이가 형성된 p형 웰에 소거 전압 Vera(=20V)를 부여한다. 이에 따라, 선택 블록의 전체 메모리 셀의 부유 게이트의 전자가 채널로 방출되어, 임계값이 마이너스인 소거 상태(데이터 "1")가 얻어진다.
계속해서, 이 실시예의 플래시 메모리의 판독 동작을 설명한다. 도 5는, 하나의 NAND 셀 유닛에 주목하여, 판독 시의 바이어스 조건을 나타내고 있다. 판독 시, 비트선 BL은, 전원 전압 Vdd보다 낮은 전압 VBL로 프리차지된다. 그 후, 선택 워드선(도 5의 경우, WL1)에 0V, 나머지 워드선에는 셀 데이터에 상관없이 셀이 온되는, 도 4에 도시한 바와 같은 패스 전압 Vread를 부여하고, 선택 게이트선 SGD, SGS에도 패스 전압 Vread를 부여한다. 이 바이어스 조건에서, 선택 워드선 WL1을 따른 메모리 셀의 데이터가 "1"이면, 비트선 BL이 방전되고, "0"이면, 비트선 BL은 방전되지 않는다. 이 셀 데이터에 따라 상이한 비트선 방전 상태를 검출함으로써, 데이터를 판정할 수 있다.
도 6은, 판독 동작의 시퀀스 제어 흐름을 나타내며, 도 7은 도 3의 센스 유닛에 주목하여 판독 동작 타이밍을 나타내고 있다. 이들 도면에 도시한 바와 같이, 이 실시예에서는, 비트선 방전 동작의 개시(타이밍 t1) 이후, 비트선 방전 동작이 계속되는 동안, 3회의 데이터 센스 SENSE1(단계 S5), SENSE2(단계 S8), SENSE3(단계 S13)이 행해진다. 그리고, 이들 센스 결과에 기초하여, 선택 셀의 데이터 상태가 안정되어 있는지의 여부, 바꿔 말하면 데이터 마진(임계값 마진)이 충분한지 여부의 판정이 행해진다. 이하, 구체적으로 설명한다.
판독 어드레스 및 커맨드를 받으면, 컨트롤러(18)는 먼저 판독 셋업을 행한다(단계 S1). 판독 셋업에서는, 고전압 발생 회로(19)가 구동되어, 필요한 내부 고전압이 발생된다. 계속해서, 워드선 WL이나 비트선 BL의 충전 동작을 개시한다(단계 S2). 도 5에 도시한 바와 같이, 선택 워드선에는 0V가, 비선택 워드선에는 Vread가 부여된다. 선택 게이트선 SGS, SGD에는, 비선택 워드선과 동시에 Vread가 부여되지만, 단지 비트선측의 선택 게이트선 SGD는, 비트선의 방전 개시까지는 0V를 유지한다.
비트선 프리차지 동작은, 도 7에 도시한 바와 같이, 타이밍 t0에서 트랜지스터 MN1의 게이트 단자 CLAMP에 VBL+Vth(Vth는 NMOS 트랜지스터의 임계값 전압)를, 트랜지스터 MP3의 게이트 단자 PRE에 "L"(=Vss)을 부여함으로써, 행해진다. 센스 노드 Nsen은, 프리차지용 트랜지스터 MP3에 의해, Vdd로, 비트선 BL은, 프리차지용 트랜지스터 MP3 및 클램프용 트랜지스터 MN1에 의해, VBL(<Vdd)로 각각 프리차지된다.
센스 노드 Nsen의 프리차지 동작을 계속하면서, 타이밍 t1에서 비트선 프리차지 동작을 정지하고, 비트선 BL을 VBL로 프리차지된 부유 상태로 한다(단계 S3). 동시에 선택 게이트선 SGD에 Vread를 부여하면, 비트선 BL은, 선택 셀의 데이터에 따라 방전된다. 도 7에 도시한 바와 같이, 비트선 BL은, 선택 셀 데이터가 "1"일 때에는, 셀 전류에 의해 방전되어 레벨 저하되며(실선), "0"일 때에는 누설에 의해 근소한 레벨 저하는 있지만, 거의 프리차지 전압 VBL을 유지한다(파선). 도 7에서는, 전형적인 데이터 "0", "1"의 비트선 방전 커브를 나타내고 있지만, 실제로는 선택 셀의 데이터 상태(임계값 상태)에 따라, 여러가지 방전 커브를 그린다.
비트선 방전 개시 이후 일정 시간 동안 T1의 대기(단계 S4) 후, 제1회째의 비트선 데이터 센스 SENSE1을 행한다(단계 S5). 즉, 도 7에 도시한 바와 같이, 게이트 PRE에 "H"(=Vdd)를 부여하여 프리차지용 트랜지스터 MP3을 오프로 한 후, 클램프용 트랜지스터 MN1의 게이트 CLAMP에 센스용 전압 Vsen+Vth(Vsen<VBL)를 부여한다(타이밍 t2-t3). 셀 데이터가 "0"이면, 트랜지스터 MN1은 오프를 유지하여, 센스 노드 Nsen은 "H" 레벨을 유지한다. 셀 데이터가 "1"이고 비트선 BL이 충분히 로우 레벨로 방전되어 있으면, 트랜지스터 NN1은 온되어, 센스 노드 Nsen은 비트선 BL과의 전하 분배에 의해 전압이 저하된다. 구체적으로, 센스 노드 Nsen에 비해 비트선 BL의 용량이 충분히 크면, 이 전하 분배에 의해 센스 노드 Nsen은 거의 비트 전압까지 레벨 저하된다. 이에 따라 비트선 전압은 증폭되어, 센스 노드 Nsen으로 전송된다.
비트선 데이터 센스 결과는, 게이트 BLC에 "H"(=Vdd)를 부여하여 전송 트랜지스터 MN3을 온으로 함으로써, 데이터 래치(31)로 전송되어 보유된다(타이밍 t4). 실제로는, 데이터 래치(31)의 클럭드 인버터 CI1, CI2는 순차 활성화되어, 데이터 보유를 행하지만, 도 7의 타이밍도에서는 그 상세 동작은 생략되어 있다.
데이터 래치(31)에 센스 데이터를 전송하는 동안, 비트선 BL은 재차 부유되어 방전 동작을 계속한다. 또한, 데이터 전송 후, 센스 노드 Nsen은 바뀌어 트랜지스터 MP3을 온으로 하여 Vdd로 프리차지한다(단계 S6). 이 센스 노드 Nsen의 프리차지 동작 기간 동안, 게이트 DTG에 "H"(=Vdd)를 부여하여, 전송 트랜지스터 MN9를 온으로 하여, 데이터 래치(31)의 센스 데이터를 기억 노드 NR로 전송한다(타이밍 t5).
그리고, 일정한 시간 T2의 대기(단계 S7) 후, 재차 클램프용 트랜지스터 MN1의 게이트 CLAMP에 센스용 전압 Vsen+Vth를 부여하여(타이밍 t6-t7), 2회째의 비트선 데이터 센스 SENSE2를 행한다(단계 S8). 이 비트선 데이터 센스 결과는, 전송 트랜지스터 MN3을 온으로 하여, 데이터 래치(31)로 전송하여 보유한다(타이밍 t8).
데이터 래치(31)에 센스 데이터를 전송하고 있는 동안, 비트선 방전 동작을 재개하고, 또한 센스 노드 Nsen의 프리차지를 행한다(단계 S9). 단지 실제로 센스 노드 Nsen의 프리차지 동작이 개시되기 전에, 1회째의 센스 SENSE1의 결과와, 2회째의 센스 SENSE2의 결과의 데이터 비교를 행한다(단계 S10). 이들 2회의 센스 SENSE1, SENSE2 사이에서 데이터가 반전되어 있는 경우(즉, 최초의 센스 결과가 "0"이고, 다음 센스 결과가 "1"인 경우), 컨트롤러는 이것을 검지하여 스테이터스 레지스터(24)에 경고 플래그를 세트한다(단계 S11).
구체적으로, 2회의 센스 결과의 비교는, 도 3에 도시하는 센스 유닛 내의 임계값 마진 판정 회로(33)에 의한 각 비트선마다의 임계값 마진 판정에 의해 행해진다. 즉, DCHG="H"(=Vdd)에 의해 리세트용 트랜지스터 MN10을 온으로 함과 동시에, CHG="L"(=Vss)에 의해 체크용 트랜지스터 MP1을 온으로 하여, 센스 노드 Nsen을 Vss로, 노드 ND를 Vdd로 각각 설정하고 (타이밍 t9). 계속해서 REG="H"(=Vdd)에 의해 트랜지스터 MN8을 온으로 하여, 기억 노드 NR의 데이터를 센스 노드 Nsen으로 전송한다(타이밍 t10).
전(前)회의 데이터 센스 SENSE1에 의해 얻어진 기억 노드 NR의 데이터와, 금회의 데이터 센스 SENSE2의 결과에 의한 데이터 노드 N2의 데이터의 차이에 의해, 임계값 마진 판정 회로(33)의 트랜지스터 MN4, MN5의 온 오프가 결정되며, 따라서 노드 ND가 방전되는지 여부가 결정된다. 이 노드 ND의 레벨 변화를 받아서, 검출 신호선 DET에 신호가 발생된다. 그 상세한 동작 설명은 후에 행한다.
일정한 시간 T3의 대기(단계 S12) 동안에 센스 노드 Nsen을 재차 프리차지하면서, 타이밍 t11에서 전송 트랜지스터 MN9를 온으로 하여, 데이터 래치(31)의 센스 데이터를 기억 노드 NR로 전송한다. 그리고, 센스 노드 Nsen의 프리차지 동작을 정지한 후, 클램프용 트랜지스터 MN1의 게이트 CLAMP에 센스용 전압 Vsen+Vth를 부여하여(타이밍 t12-t13), 3회째의 비트선 데이터 센스 SENSE3을 행한다(단계 S13). 이 비트선 데이터 센스 결과는, 전송 트랜지스터 MN3을 온으로 하여, 데이터 래치(31)로 전송하여 보유한다(타이밍 t14).
2회째의 데이터 센스 SENSE2의 결과와, 3회째의 데이터 센스 SENSE3의 결과의 비교를 행하여(단계 S14), 컨트롤러는 이들 센스 결과가 상이한 경우에 경고 플래그를 스테이터스 레지스터(24)에 세트한다(단계 S15).
이상의 3회의 데이터 센스 SENSE1, SENSE2, SENSE3 중, 제2회의 데이터 센스 SENSE2의 타이밍이 종래의 판독법에서의 타이밍과 동일한 것으로 한다. 이 실시예에서는, 이 2회째의 데이터 센스 SENSE2의 결과를 판독 데이터로 하여 페이지 버퍼(12)에 보존한다(단계 S16). 구체적으로 설명하면, 기억 노드 NR의 데이터를 트랜지스터 MN8, MN3을 온으로 하여, 데이터 래치(31)에 재기입한다. 그리고, 워드선 및 비트선을 방전하여(단계 S17), 판독 동작을 종료한다. 이 후, 외부로부터 판독 인에이블 신호를 입력함으로써, 페이지 버퍼(12)가 보유하는 페이지 데이터는, 1 바이트씩 직렬 출력된다.
도 8은, 이상의 데이터 센스 동작을 비트선 BL과 센스 노드 Nsen에만 주목하여 나타내고 있다. 클램프용 트랜지스터 MN1에 공급되는 센스용 전압 Vsen은, 도 8에 도시한 바와 같이, 일정한 비트선 방전 동작 후의 비트선 BL의 "H" 레벨(데이터 "0")과 "L" 레벨(데이터 "1") 사이로 설정된다. 1회째의 데이터 센스 SENSE1과 2회째의 데이터 센스 SENSE2를 비교하면, 전자쪽이 "1" 데이터에 대한 마진이 작은 판독 동작으로 된다. 즉, 1회째의 데이터 센스 SENSE1에서는, "1" 데이터 셀의 임계값이 충분히 낮지 않으면, 센스 결과가 "0"으로 될 가능성이 있다. 한편, 2회째의 데이터 센스 SENSE2와 3회째의 데이터 센스 SENSE3을 비교하면, 후자쪽이 0" 데이터에 대한 마진이 작다. 따라서, 3회째의 데이터 센스 SENSE3에서는, "0" 데이터 셀의 임계값이 충분히 높지 않아서, 누설이 크면, 센스 결과가 "1"로 될 가능성이 있다.
즉, 선택 셀의 임계값 마진이 충분히 큰 경우, 바꿔 말하면 "0" 데이터 셀의 누설이 충분히 작고 또한, "1" 데이터 셀의 방전이 충분히 큰 경우에는, 3회의 센스 결과는 동일하게 되지만, "0", "1" 데이터 중 어느 하나의 마진이 작으면, 3회의 데이터 센스 중 어딘가에서, 센스 결과가 "0"으로부터 "1"로 변화한다. 보다 구체적으로 말하면, "1" 데이터 셀의 방전 커브가 완만한 경우에는, 1회째의 센스 SENSE1에서 "0", 2회째의 센스 SENSE2에서 "1"이 될 가능성이 있다. 한편, "0" 데이터 셀의 누설이 큰 경우에는, 2회째의 센스 SENSE2에서는 "0"이지만, 3회째의 센스 SENSE3에서 "1"(오(誤)데이터)이 될 가능성이 있다.
이와 같은 계속되는 2회의 데이터 센스 동안의 데이터 반전(논리 반전)을 판정하는 것이 전술한 단계 S10 및 S14이다. 이 센스 데이터의 변화에 의한 임계값 마진 판정의 동작을, 구체적으로 도 9∼도 11을 참조하여 설명한다. 도 9∼도 11은, 도 3의 센스 유닛의 임계값 마진 판정 동작 시의 상태를 나타내고 있다.
도 9는, 선행하는 데이터 센스에 의한 데이터가 "0"(기억 노드 NR="H")이고, 계속되는 데이터 센스에 의한 데이터가 "0"(데이터 노드 N1="H")인 경우이다. 센스 노드 Nsen은, 트랜지스터 MN10을 온으로 함으로써, 미리 Vss로 리세트된다. 이 상태에서, 트랜지스터 MN8의 게이트 REG에 "H" 레벨을 부여하면, 기억 노드 NR이 "H"이므로, 트랜지스터 MN7, MN8이 모두 온되어, 파선으로 나타낸 바와 같이, Vdd가 센스 노드 Nsen을 통해, 트랜지스터 MN5의 게이트에 공급된다. 이에 따라, 트랜지스터 MN5가 온된다. 그러나, 이 때, 데이터 노드 N2(="L")에 의해 구동되는 트랜지스터 MN4는 오프이어서, 프리차지된 노드 ND는 방전되지 않아, "H" 레벨을 유지한다.
도 10은, 선행하는 데이터 센스에 의한 데이터가 "0"(기억 노드 NR="H")이고, 계속되는 데이터 센스에 의한 데이터가 "1"(데이터 노드 N1="L")인 경우이다. 이 때, 트랜지스터 MN8의 게이트 REG에 "H" 레벨을 부여하면, 트랜지스터 MN7, MN8이 모두 온되어, 파선으로 나타낸 바와 같이, Vdd가 센스 노드 Nsen을 통해, 트랜지스터 MN5의 게이트에 공급되어, 트랜지스터 MN5가 온된다. 또한, 데이터 노드 N2의 "H"에 의해 제어되어 트랜지스터 MN4도 온된다. 이 결과, 노드 ND는 방전되어, "L" 레벨로 된다.
도 11은, 선행하는 데이터 센스에 의한 데이터가 "1"(기억 노드 NR="L")이고, 계속되는 데이터 센스에 의한 데이터가 "1"(데이터 노드 N1="L")인 경우이다. 이 때, 트랜지스터 MN7이 오프이기 때문에, 트랜지스터 MN8을 온으로 하여도, Vdd는 트랜지스터 MN5의 게이트로 전송되지 않는다. 따라서, 트랜지스터 MN4는 온되지만, 트랜지스터 MN5는 오프를 유지하여, 프리차지된 노드 ND는 방전되지 않아 "H" 레벨을 유지한다.
이상과 같이 하여, 3회의 비트선 데이터 센스 사이에 센스 데이터의 "0"으로부터 "1"로의 변화가 있으면, 센스 유닛의 임계값 마진 판정 회로(33)의 노드 ND는 레벨 저하된다. 이에 따라, 트랜지스터 MP2가 온되어, 공통 신호선 DET에 "H" 레벨 신호가 발생된다. 즉, 1 페이지분의 판독 데이터 중 하나라도 임계값 마진이 낮은 것이 있으면, 공통 신호선 DET에 경고 신호가 출력된다. 도 1의 DET 모니터 회로(17)는, 이 신호선 DET를 모니터하여, 데이터 마진이 낮을 때에 경고 신호 "WARN"을 발생하고, 컨트롤러(18)로 보낸다. 컨트롤러(18)는 이것을 받아, 스테이터스 레지스터(24)에 경고 신호를 세트한다.
덧붙여서, 임계값 마진 판정 회로(33)는, 상술한 바와 같이, 기입 혹은 소거 시의 검증 판정 회로로서도 이용된다. 예를 들면, 기입 시에는, CPU(26)로부터 기입 커맨드 및 어드레스가 입력된다. 이것을 받아 내부 컨트롤러(18)의 제어에 의해, 기입 전압 인가 동작과 검증 판독 동작으로 이루어지는 기입 사이클이 1 페이지의 전체 "0" 기입 비트의 기입이 완료될 때까지 반복된다. 기입이 완료되면, 검증 판정 회로(33)가 "Pass" 플래그를 출력하고, 컨트롤러(18)는 이것을 받아, 기입 시퀀스를 종료한다.
규정 횟수의 기입과 검증을 반복하더라도 기입이 패스하지 않을 때에는, 컨트롤러(18)는, 스테이터스 레지스터(24)에 "Fail" 플래그를 세트하고, 기입 시퀀스를 종료한다. CPU(26)는 이 스테이터스 레지스터(24)의 정보에 기초하여, 기입의 페일/패스를 알 수 있다.
이상과 같이, 이 실시예의 판독 방식에 따르면, 판독 데이터의 마진 판정이 가능해진다. 이와 같은 판독 방식을 적용하면, 스테이터스 레지스터(24)의 정보에 기초하여, 판독한 데이터에 비트 에러가 있을 가능성에 대하여 판단이 가능하다. 즉, 스테이터스 레지스터(24)에 경고 신호가 세트되어 있을 때에는, 판독 데이터에 에러 비트가 있을 가능성이 높으며, 그 경우에는 에러 체크와 정정을 행하고, 경고 신호가 출력되어 있지 않은 경우에는, 에러 체크와 정정을 행하지 않는다는 등의 제어가 가능하게 된다.
구체적으로, 상술한 판독 방식을 페이지 카피 동작에 적용한 예를 계속해서 설명한다. 도 12는, 컨트롤러(18)에 의해 제어되는 페이지 카피의 동작 순서를 나타내고 있다. 외부로부터 카피원의 페이지 어드레스와 커맨드를 입력하면, 상술한 판독 방식에 의해, 카피원 페이지의 데이터를 페이지 버퍼(12)에 판독해낸다(단계 S21). 이 판독 동작 후, 내부 컨트롤러(18)는 스테이터스 레지스터(24)에 경고 플래그가 세트되어 있는지 여부의 체크를 행한다(단계 S22). 경고 플래그가 출력되어 있지 않은 경우에는, 외부로부터 카피처 어드레스를 입력함으로써, 컨트롤러(18)는 페이지 버퍼(12)에 판독된 데이터를 그대로, 카피처 페이지에 기입하는 동작을 실행한다(단계 S27).
경고 플래그가 세트되어 있는 경우에는, ECC 계산 페이즈로 옮긴다. 즉, 컨트롤러(18)의 제어에 의해, 페이지 버퍼(12)의 판독 데이터를 1 바이트씩 직렬 전송하여, ECC 회로(23)에 입력하고, 에러 비트가 있는지의 여부를 검출한다(단계 S23). 상술한 바와 같이, 임계값 마진 판정의 결과인 경고 플래그는, 임계값 마진이 충분하지 않은 것을 나타내는 것이며, 반드시 판독 데이터에 에러가 있다고는 할 수 없다. 에러 비트가 검출되지 않으면, 페이지 버퍼(12)의 판독 데이터를 그대로, 카피처 페이지에 기입한다(단계 S27).
에러 비트가 검출되었을 때에는, ECC 회로(23)에 의한 에러 정정이 행해지며(단계 S25), 정정된 데이터의 페이지 버퍼(12)로의 재기입이 행해진다(단계 S26). 이 데이터 재기입은, 1 페이지 전체이어도 되지만, 정정 비트를 포함한 1 바이트분만을 오버라이트하여도 된다. 그리고, 페이지 버퍼(12)에 보존된 정정된 페이지 데이터가 카피처 페이지에 기입된다(단계 S27).
이상과 같이, 이 실시예에 따르면, 페이지 카피 동작에서, 에러 출현의 가능성이 높은 경우에만, 에러 체크와 정정을 실행하는 등의 제어가 행해진다. 상술한 바와 같이, 1 페이지 데이터의 에러 체크 및 정정을 위해서는, 판독 데이터를 1 바이트씩 ECC 회로에 입력하는 것이 필요하므로, 긴 시간을 필요로 한다. 이 실시예에 따르면, 에러 출현의 가능성이 낮을 때에는, 그와 같은 에러 체크 및 정정의 동작을 생략할 수 있으며, 이에 의해, 고속 페이지 카피가 가능해진다.
[제2 실시예]
도 1에 도시한 실시예에서는, ECC 회로(23)가 메모리칩(10)의 내부에 탑재되어 있다. 이 경우에는, 페이지 카피의 판독 데이터에 대한 ECC 계산이나 에러 정정을 행하는지 여부는, 내부 컨트롤러(18)가 스테이터스 레지스터(21)의 정보를 참조하여 스스로 판단한다.
이에 대하여, 도 13에 도시한 바와 같이, ECC 회로(23)를 메모리칩(10) 밖에 배치한 경우도 있다. 이 경우의 페이지 카피 동작은 다음과 같이 된다.
카피원 페이지의 데이터를 페이지 버퍼(12)에 판독해내는 동작은, 상기 실시예와 마찬가지이다. 페이지 버퍼(12)에서, 판독 시의 그 판독 데이터의 임계값 마진이 충분한지 여부의 판정이 이루어진다. 임계값 마진이 작은 경우에는, 모니터 회로(17)로부터 발생되는 경고 플래그 "WARN"이 컨트롤러(18)를 통하지 않고, 스테이터스 레지스터(24)에 직접 세트된다.
외부 CPU(26)는, ECC 회로(23)의 활성화에 앞서, 스테이터스 레지스터(24)의 정보에 기초하여 ECC 계산이 필요한지의 여부를 판정한다. 필요가 없는 경우에는, CPU(26)가 카피처 페이지 어드레스를 입력함으로써, 페이지 버퍼(12)가 보유하는 판독 데이터를 그대로 카피처 페이지에 기입하는 동작이 행해진다. 그 기입 시퀀스 제어는, 앞의 실시예와 마찬가지로, 내부 컨트롤러(18)에 의해 행해진다.
ECC 계산이 필요한 경우에는, CPU(26)는 판독 인에이블 신호를 메모리칩(10)에 공급한다. 이에 따라, 페이지 버퍼(12)가 보유하는 데이터는 직렬 출력되어, ECC 회로(23)에 입력되고, ECC 계산 및 에러 정정이 행해진다. 그리고, 정정 데이터를 페이지 버퍼(12)에 로드한 후, 카피처 페이지로의 기입이 행해진다. 정정 데이터의 로드는, 앞의 실시예와 마찬가지로, 정정 비트를 포함하는 1 바이트만이어도 된다.
이 실시예에 의해서도, 앞의 실시예와 마찬가지의 효과가 얻어진다.
[제3 실시예]
계속해서, 상기 각 실시예에 따른 불휘발성 반도체 기억 장치 혹은 메모리 시스템을 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시예를 설명한다.
도 14는, 이 실시예에 따른 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 도시한다. 여기서는, 전자 장치는, 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 도시한다. 전자 카드는, 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는 앞의 각 실시예에서 설명한 불휘발성 반도체 장치 혹은 메모리 시스템이 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.
디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 회로 기판(도시 생략)이 수납되어 있다. 메모리 카드(61)는, 카드 슬롯(102)에 제거 가능하게 장착된다. 메모리 카드(61)는, 카드 슬롯(102)에 장착되면, 회로 기판 위의 전기 회로에 전기적으로 접속된다.
전자 카드를, 예를 들면 비접촉형 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 혹은 가까이 함으로써, 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.
도 15는, 디지털 스틸 카메라의 기본적인 구성을 도시한다. 피사체로부터의 광은, 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는, 예를 들면 CMOS 이미지 센서이며, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는, 카메라 신호 처리 회로(105)에 입력되며, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.
화상을 모니터한 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는, 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 예로 들 수 있다. 비디오 신호는, 표시 신호 처리 회로(107)를 통해, 디지털 스틸 카메라(101)에 부착된 표시부(108)로 출력된다. 표시부(108)는, 예를 들면 액정 모니터이다.
비디오 신호는, 비디오 드라이버(109)를 통해 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 통해, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 따라, 촬상한 화상을 표시부(108) 이외에서도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는, 마이크로컴퓨터(111)에 의해 제어된다.
화상을 캡쳐한 경우, 조작 버튼, 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 따라, 마이크로컴퓨터(111)가 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되어, 카드 인터페이스(116)를 통해 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.
기록한 화상을 재생한 경우, 메모리 카드(61)에 기록되어 있는 화상을 카드 인터페이스(116)를 통해 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은, 비디오 신호 처리 회로(106)에 입력되고, 화상을 모니터한 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영된다.
덧붙여서, 이 구성에서는, 회로 기판(100) 상에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.
단, 카드 슬롯(102)에 대해서는, 회로 기판(100) 상에 실장될 필요는 없으며, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 해도 된다.
회로 기판(100) 상에는, 또한, 전원 회로(117)가 실장된다. 전원 회로(117)는, 외부 전원, 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용하여도 된다. 내부 전원 전압은, 상술한 각 회로에 공급되는 외에, 스트로브(118), 표시부(108)에도 공급된다.
이상과 같이, 이 실시예의 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한, 이 전자 카드는, 휴대 전자 기기뿐만 아니라, 도 16a-도 16j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 16a에 도시하는 비디오 카메라, 도 16b에 도시하는 텔레비전, 도 16c에 도시하는 오디오 기기, 도 16d에 도시하는 게임 기기, 도 16e에 도시하는 전자 악기, 도 16f에 도시하는 휴대 전화, 도 16g에 도시하는 퍼스널 컴퓨터, 도 16h에 도시하는 퍼스널 디지털 어시스턴트(PDA), 도 16i에 도시하는 보이스 레코더, 도 16j에 도시하는 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.
본 발명에 따르면, 판독 데이터가 충분한 마진을 가지고 있는지 여부를 판정할 수 있는 판독 방식을 채용한 불휘발성 반도체 기억 장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 블록 구성을 도시하는 도면.
도 2는 도 1의 플래시 메모리의 셀 어레이 구성을 도시하는 도면.
도 3은 도 1의 플래시 메모리의 센스 유닛 구성을 도시하는 도면.
도 4는 도 1의 플래시 메모리의 데이터 임계값 분포를 나타내는 도면.
도 5는 도 1의 플래시 메모리의 판독 시의 바이어스 조건을 나타내는 도면.
도 6은 도 1의 플래시 메모리의 판독 동작 순서를 나타내는 도면.
도 7은 도 1의 플래시 메모리의 판독 동작 타이밍도.
도 8은 도 1의 플래시 메모리의 판독 시의 비트선과 센스 노드의 전압 변화를 나타내는 도면이다.
도 9는 도 1의 플래시 메모리의 센스 유닛에 의한 임계값 판정의 동작을 설명하기 위한 도면.
도 10은 도 1의 플래시 메모리의 센스 유닛에 의한 임계값 판정의 동작을 설명하기 위한 도면.
도 11은 도 1의 플래시 메모리의 센스 유닛에 의한 임계값 판정의 동작을 설명하기 위한 도면.
도 12는 도 1의 플래시 메모리의 페이지 카피 동작 순서를 나타내는 도면.
도 13은 다른 실시예에 따른 NAND형 플래시 메모리의 블록 구성을 도시하는 도면.
도 14는 디지털 스틸 카메라에 적용한 실시예를 나타내는 도면.
도 15는 도 14의 디지털 스틸 카메라의 내부 구성을 도시하는 도면.
도 16a는 비디오 카메라에 적용한 실시예를 나타내는 도면.
도 16b는 텔레비전에 적용한 실시예를 나타내는 도면.
도 16c는 오디오 기기에 적용한 실시예를 나타내는 도면.
도 16d는 게임 기기에 적용한 실시예를 나타내는 도면.
도 16e는 전자 악기에 적용한 실시예를 나타내는 도면.
도 16f는 휴대 전화에 적용한 실시예를 나타내는 도면.
도 16g는 퍼스널 컴퓨터에 적용한 실시예를 나타내는 도면.
도 16h는 퍼스널 디지털 어시스턴트(PDA)에 적용한 실시예를 나타내는 도면.
도 16i는 보이스 레코더에 적용한 실시예를 나타내는 도면.
도 16j는 PC 카드에 적용한 실시예를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리칩
11 : 셀 어레이
11a : 노멀 데이터 영역
11b : 용장 영역
12 : 센스 앰프 회로(페이지 버퍼)
13 : 컬럼 선택 게이트 회로
14 : 데이터 버스
15 : 로우 디코더
16 : 컬럼 디코더
17 : DET 모니터 회로
18 : 컨트롤러
19 : 고전압 발생 회로
20 : 커맨드 디코더
21 : 어드레스 버퍼
22 : 데이터 버퍼
23 : ECC 회로
24 : 스테이터스 레지스터
25 : 버퍼 메모리
26 : CPU
31 : 데이터 래치
32 : 데이터 기억 회로
33 : 임계값 마진 판정 회로
MC0-MC15 : 메모리 셀
SG1, SG2 : 선택 게이트 트랜지스터
WL0-WL15 : 워드선
BL0-BLn-1 : 비트선
SGD, SGS : 선택 게이트선
CELSRC : 공통 소스선

Claims (5)

  1. 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 셀 어레이와,
    상기 셀 어레이의 비트선의 전압 변화를 검출함으로써 그 비트선에 접속된 선택 메모리 셀의 데이터를 판독하는 센스 앰프 회로를 구비하고,
    상기 센스 앰프 회로는, 상기 선택 메모리 셀의 데이터에 따라 상기 비트선의 전압이 변화되는 기간 내의 복수 타이밍에서 데이터 판독을 행하고, 연속하는 2회의 데이터 판독에 의한 판독 데이터를 비교하여 상기 선택 메모리 셀의 임계값 마진을 판정하도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 센스 앰프 회로는,
    상기 셀 어레이의 비트선과 센스 노드 간을 선택적으로 접속하여, 비트선 전압의 클램프 동작과 비트선 전압을 센스 노드로 전송하는 동작을 행하는 제1 트랜지스터와,
    상기 센스 노드에 접속되어 센스 노드와 비트선의 프리차지를 행하는 제2 트랜지스터와,
    상기 센스 노드로 전송된 비트선 전압을 검출하여 판독 데이터를 래치하는 데이터 래치와,
    상기 데이터 래치로부터 전송된 판독 데이터를 일시 보유하는 데이터 기억 회로와,
    상기 데이터 기억 회로가 보유하는 제1 판독 데이터와, 상기 제1 판독 데이터보다 지연되어 판독되어 상기 데이터 래치가 보유하는 제2 판독 데이터를 비교하여, 데이터 반전을 검출한 경우에 경고 신호를 출력하는 임계값 마진 판정 회로
    를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 경고 신호가 출력된 경우에만 판독 데이터에 대하여 에러 체크와 정정을 행하도록 제어되는 ECC 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 셀 어레이 중 임의의 페이지의 데이터를 판독하여, 다른 페이지에 기입하는 페이지 카피 기능을 가지며,
    카피원 페이지의 판독 데이터에 대하여 상기 경고 신호가 출력된 경우에만 에러 체크와 정정을 행하도록 제어되는 ECC 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 셀 어레이는, 복수의 NAND 셀 유닛을 배열하여 구성되며, 각 NAND 셀 유닛은, 제어 게이트가 각각 상이한 워드선에 접속된 복수개 직렬 접속된 메모리 셀과, 그 일단을 비트선에 접속하기 위한 제1 선택 게이트 트랜지스터와, 타단을 공통 소스선에 접속하기 위한 제2 선택 게이트 트랜지스터를 가지며, 또한 비트선 방향으로 각각 1 워드선을 공유하는 NAND 셀 유닛의 집합으로서 정의되는 복수의 블록을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100871700B1 (ko) * 2007-02-13 2008-12-08 삼성전자주식회사 불휘발성 메모리 장치에서 전하 손실에 기인한 오류 데이터정정 방법
US7535775B2 (en) 2005-11-10 2009-05-19 Samsung Electronics Co., Ltd. Page buffer and a method for driving the same in a nonvolatile memory device
KR100933255B1 (ko) * 2007-01-31 2009-12-22 후지쯔 마이크로일렉트로닉스 가부시키가이샤 전하 손실 수복 방법 및 반도체 기억 장치
KR101005632B1 (ko) * 2006-03-01 2011-01-05 마이크론 테크놀로지, 인크. Ｎａｎｄ 메모리 장치 열 충전
US8203881B2 (en) 2009-02-17 2012-06-19 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of operating nonvolatile memory device and memory system including nonvolatile memory device
KR20170004322A (ko) * 2015-07-02 2017-01-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR20180138148A (ko) * 2017-06-20 2018-12-28 윈본드 일렉트로닉스 코포레이션 반도체 기억장치

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
JP3977799B2 (ja) * 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
US7453840B1 (en) 2003-06-30 2008-11-18 Cisco Systems, Inc. Containment of rogue systems in wireless network environments
JP2005092969A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性半導体記憶装置
JP2006048783A (ja) * 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリおよびメモリカード
JP4271168B2 (ja) * 2004-08-13 2009-06-03 株式会社東芝 半導体記憶装置
US7805140B2 (en) * 2005-02-18 2010-09-28 Cisco Technology, Inc. Pre-emptive roaming mechanism allowing for enhanced QoS in wireless network environments
KR100618051B1 (ko) * 2005-09-08 2006-08-30 삼성전자주식회사 전압 글리치를 검출하기 위한 장치와 검출방법
US7489546B2 (en) 2005-12-20 2009-02-10 Micron Technology, Inc. NAND architecture memory devices and operation
KR100724339B1 (ko) * 2006-01-25 2007-06-04 삼성전자주식회사 고속의 제1 페이지 독출속도를 가지는 3-레벨 불휘발성반도체 메모리 장치 및 이에 대한 구동방법
US7450422B2 (en) 2006-05-11 2008-11-11 Micron Technology, Inc. NAND architecture memory devices and operation
KR100735758B1 (ko) 2006-06-29 2007-07-06 삼성전자주식회사 다수 판정 회로, 데이터 버스 반전 회로 및 반도체 장치.
US7688102B2 (en) 2006-06-29 2010-03-30 Samsung Electronics Co., Ltd. Majority voter circuits and semiconductor devices including the same
US7551467B2 (en) * 2006-08-04 2009-06-23 Micron Technology, Inc. Memory device architectures and operation
KR100794664B1 (ko) * 2006-09-01 2008-01-14 삼성전자주식회사 플래시 메모리 장치 및 그것의 리프레쉬 방법
JP4791943B2 (ja) * 2006-11-30 2011-10-12 東芝マイクロエレクトロニクス株式会社 半導体装置
US8391061B2 (en) 2006-12-29 2013-03-05 Intel Corporation Flash memory and associated methods
US20080158986A1 (en) * 2006-12-29 2008-07-03 Daniel Elmhurst Flash memory and associated methods
JP5283845B2 (ja) 2007-02-07 2013-09-04 株式会社メガチップス ビットエラーの予防方法、情報処理装置
US7719901B2 (en) * 2007-06-05 2010-05-18 Micron Technology, Inc. Solid state memory utilizing analog communication of data values
US7545678B2 (en) * 2007-06-29 2009-06-09 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
US9582417B2 (en) * 2007-08-30 2017-02-28 Virident Systems, Llc Memory apparatus and methods thereof for preventing read errors on weak pages in a non-volatile memory system
KR101248942B1 (ko) * 2007-10-17 2013-03-29 삼성전자주식회사 비휘발성 메모리 장치
US7701761B2 (en) * 2007-12-20 2010-04-20 Sandisk Corporation Read, verify word line reference voltage to track source level
KR101466698B1 (ko) * 2008-02-19 2014-11-28 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
US7957197B2 (en) * 2008-05-28 2011-06-07 Sandisk Corporation Nonvolatile memory with a current sense amplifier having a precharge circuit and a transfer gate coupled to a sense node
US8406048B2 (en) * 2008-08-08 2013-03-26 Marvell World Trade Ltd. Accessing memory using fractional reference voltages
JP5193830B2 (ja) 2008-12-03 2013-05-08 株式会社東芝 不揮発性半導体メモリ
JP2011258289A (ja) 2010-06-10 2011-12-22 Toshiba Corp メモリセルの閾値検出方法
US8599609B2 (en) * 2010-12-22 2013-12-03 HGST Netherlands B.V. Data management in flash memory using probability of charge disturbances
US9147454B2 (en) 2013-01-14 2015-09-29 Qualcomm Incorporated Magnetic tunneling junction non-volatile register with feedback for robust read and write operations
JP2014157650A (ja) * 2013-02-18 2014-08-28 Toshiba Corp 半導体記憶装置
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
JP6904141B2 (ja) 2017-07-28 2021-07-14 カシオ計算機株式会社 楽音発生装置、方法、プログラム、及び電子楽器
JP6922614B2 (ja) * 2017-09-27 2021-08-18 カシオ計算機株式会社 電子楽器、楽音発生方法、及びプログラム
US10535397B1 (en) * 2018-08-21 2020-01-14 Micron Technology, Inc. Sensing techniques for multi-level cells
CN111524543B (zh) * 2019-08-13 2022-04-19 南京博芯电子技术有限公司 一种宽电压sram时序推测快速检错电路及方法
US11017866B2 (en) * 2019-09-03 2021-05-25 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory using final bake in predetermined program state
US11475954B2 (en) * 2020-11-15 2022-10-18 Macronix International Co., Ltd. Fast interval read setup for 3D NAND flash
US11488657B1 (en) 2021-04-19 2022-11-01 Macronix International Co., Ltd. Fast interval read setup for 3D memory
US11803326B2 (en) 2021-04-23 2023-10-31 Macronix International Co., Ltd. Implementing a read setup burst command in 3D NAND flash memory to reduce voltage threshold deviation over time
US11385839B1 (en) 2021-04-27 2022-07-12 Macronix International Co., Ltd. Implementing a read setup in 3D NAND flash memory to reduce voltage threshold deviation over time

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091639A (en) * 1993-08-27 2000-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and data programming method
JP3176019B2 (ja) 1995-04-05 2001-06-11 株式会社東芝 不揮発性半導体記憶部を含む記憶システム
KR100423894B1 (ko) * 2002-05-09 2004-03-22 삼성전자주식회사 저전압 반도체 메모리 장치
KR20050010546A (ko) * 2003-07-21 2005-01-28 예지시스템주식회사 보안모드 설정 기능을 가진 무선 아이디 인식 디지털도어록 장치 및 그 제어방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7535775B2 (en) 2005-11-10 2009-05-19 Samsung Electronics Co., Ltd. Page buffer and a method for driving the same in a nonvolatile memory device
KR101005632B1 (ko) * 2006-03-01 2011-01-05 마이크론 테크놀로지, 인크. Ｎａｎｄ 메모리 장치 열 충전
US8040732B2 (en) 2006-03-01 2011-10-18 Micron Technology, Inc. NAND memory device column charging
KR100933255B1 (ko) * 2007-01-31 2009-12-22 후지쯔 마이크로일렉트로닉스 가부시키가이샤 전하 손실 수복 방법 및 반도체 기억 장치
KR100871700B1 (ko) * 2007-02-13 2008-12-08 삼성전자주식회사 불휘발성 메모리 장치에서 전하 손실에 기인한 오류 데이터정정 방법
US8203881B2 (en) 2009-02-17 2012-06-19 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of operating nonvolatile memory device and memory system including nonvolatile memory device
KR20170004322A (ko) * 2015-07-02 2017-01-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR20180138148A (ko) * 2017-06-20 2018-12-28 윈본드 일렉트로닉스 코포레이션 반도체 기억장치

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