KR20170004322A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20170004322A
KR20170004322A KR1020150094512A KR20150094512A KR20170004322A KR 20170004322 A KR20170004322 A KR 20170004322A KR 1020150094512 A KR1020150094512 A KR 1020150094512A KR 20150094512 A KR20150094512 A KR 20150094512A KR 20170004322 A KR20170004322 A KR 20170004322A
Authority
KR
South Korea
Prior art keywords
address
cell
memory cell
latch
fail
Prior art date
Application number
KR1020150094512A
Other languages
English (en)
Other versions
KR102258905B1 (ko
Inventor
최준기
김태균
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150094512A priority Critical patent/KR102258905B1/ko
Priority to US15/056,390 priority patent/US9589676B2/en
Priority to CN201610248696.9A priority patent/CN106328208B/zh
Publication of KR20170004322A publication Critical patent/KR20170004322A/ko
Application granted granted Critical
Publication of KR102258905B1 publication Critical patent/KR102258905B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 기술에 의한 반도체 장치는 제 1 동작 시 메모리 셀에서 출력되는 데이터를 저장하는 제 1 래치; 및 제 1 동작 후 일정 시간 이후 수행되는 제 2 동작에 의해 메모리 셀에서 출력되는 데이터와 래치에 저장된 데이터를 비교하여 페일을 탐지하는 페일 탐지부를 포함한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 셀에서 발생하는 간헐적 페일을 동작 중에 탐지 및 정정하는 반도체 장치 및 그 동작 방법에 관한 것이다.
디램에 있어서 집적도가 증가하고 선폭이 감소함에 따라 비트라인 커패시터에 비하여 셀 커패시터의 용량이 작아지는 등의 이유로 셀의 논리 레벨을 구분하는 전압차가 작아지고 있다.
이와 같이 용량이 작은 셀이 센스앰프와 연결되어 동작하는 경우 동작 도중에 1 비트 페일을 일으킬 가능성이 커진다. 이러한 1 비트 페일을 간헐적 tWR 페일(intermittent tWR fail, 이하에서는 간헐적 페일로 지칭한다.)이라고 한다.
간헐적 페일은 특정 셀에서 지속적으로 발생하는 것이 아니라 불규칙한 형태로 발생하므로 이를 구제하는데 있어서 다음과 같은 문제가 있다.
먼저 디램의 경우 일정한 주기로 리프레시를 수행하지만 리프레시 주기 사이에 간헐적 페일이 발생할 수 있으며 이에 따라 통상의 리프레시 동작을 통해서는 이를 해결할 수 없다.
또한 디램의 생산 단계에서 테스트 및 구제 동작을 수행하지만 간헐적 페일은 정상적인 셀에서도 동작 도중에 발생할 수 있으므로 종래의 테스트 및 구제 동작을 통해서는 해결할 수 없다.
이에 따라 메모리 셀의 신뢰성을 높이기 위하여 메모리 셀의 동작 도중에 간헐적 페일을 해결하기 위한 반도체 장치 및 그 동작 방법이 요구되고 있다.
본 발명은 메모리 셀의 동작 도중에 간헐적 페일을 탐지하고 정정하는 기술을 제공한다. 본 발명은 메모리 셀의 동작 도중에 간헐적 페일이 발생한 셀을 구제하는 기술을 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 제 1 동작 시 메모리 셀에서 출력되는 데이터를 저장하는 제 1 래치; 및 제 1 동작 후 일정 시간 이후 수행되는 제 2 동작에 의해 메모리 셀에서 출력되는 데이터와 래치에 저장된 데이터를 비교하여 페일을 탐지하는 페일 탐지부를 포함한다.
본 발명의 일 실시예에 의한 반도체 장치는 메모리 셀에서 페일이 탐지되는 경우 제 1 래치에 저장된 데이터를 메모리 셀에 저장하는 쓰기 구동부를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 장치의 동작 방법은 제 1 동작을 수행하여 메모리 셀로부터 출력되는 제 1 데이터를 래치하는 제 1 단계; 및 제 1 동작 이후 일정 시간이 경과되면 제 2 동작을 수행하여 메모리 셀로부터 출력되는 제 2 데이터와 상기 제 1 데이터를 비교하여 페일을 탐지하는 제 2 단계를 포함한다.
본 발명의 일 실시예에 의한 반도체 장치의 동작 방법은 제 2 단계에서 페일을 탐지하는 경우 제 1 데이터를 메모리 셀에 저장하는 제 3 단계를 더 포함할 수 있다.
본 기술을 통해 메모리 셀의 동작 도중에 간헐적 페일을 탐지하고 정정하여 신뢰성을 향상시킬 수 있다.
본 기술을 통해 메모리 셀의 동작 도중에 간헐적 페일이 발생한 셀을 소프트 리페어 방식으로 구제하여 메모리 셀의 신뢰성을 향상시킬 수 있다.
본 기술을 통해 메모리 셀의 동작 도중에 간헐적 페일이 발생한 셀을 대체 메모리 셀을 이용하여 구제하여 메모리 셀의 신뢰성을 향상시킬 수 있다.
본 기술을 통해 메모리 셀의 동작 도중에 간헐적 페일이 발생한 셀을 하드 리페어 방식으로 구제하여 메모리 셀의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 타이밍도.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 데이터 패스를 나타낸 회로도.
도 3은 도 2의 입출력 센스앰프의 회로도.
도 4는 도 3의 뱅크 페일 탐지부의 회로도.
도 5는 도 2의 쓰기 구동부의 회로도.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 타이밍도.
도 7은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 타이밍도.
도 8은 본 발명의 일 실시예에 의한 반도체 장치의 주소 비교부의 회로도.
도 9는 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 순서도.
도 10은 주소 비교부의 다른 실시예를 나타낸 회로도.
도 11은 도 10의 제어를 위한 제어 신호 생성 회로를 나타낸 회로도.
도 12는 도 10 및 도 11의 동작을 나타낸 타이밍도.
도 13 및 도 14는 본 발명의 일 실시예에 의한 리페어 동작을 수행하는 회로도.
도 15는 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 순서도.
이하에서는 도면을 참조하여 본 발명의 실시예를 구체적으로 개시한다.
본 발명에서는 메모리 셀에서의 간헐적 페일을 탐지하고자 일정한 주기마다 동일한 셀을 적어도 두 번 읽고 그 결과를 비교하여 메모리 셀에서 간헐적 페일이 발생하였는지 탐지한다.
이하에서는 간헐적 페일을 발생하기 위하여 일정한 주기마다 셀 데이터를 읽는 동작을 패트롤 스크러빙(Patrol Scrubbing, PS)으로 지칭한다.
하나의 셀에 대해서 간헐적 페일 여부를 결정하기 위해서는 적어도 2회 해당 셀을 읽어야 하는데 이하의 개시에서는 셀의 데이터를 2회 읽는 것으로 가정한다.
아울러 하나의 셀에 대한 첫 번째 읽기 동작을 제 1 패트롤 스크러빙 동작, 두 번째 읽기 동작을 제 2 패트롤 스크러빙 동작으로 지칭하며 제 1 패트롤 스크러빙 동작을 제 1 동작으로 제 2 패트롤 스크러빙 동작을 제 2 동작으로 약칭할 수 있다.
아울러 이하의 개시에서는 메모리 셀이 디램 셀인 것으로 가정한다. 또한 일정한 주기를 결정하기 위하여 디램의 리프레시 주기를 참조하는 것으로 가정한다.
이하에서는 디램을 예로 들었으나 간헐적 페일이 발생하는 다른 종류의 메모리 셀에 대해서도 본 발명의 기술적 사상이 적용될 수 있다.
이하에서 반도체 장치는 메모리 셀과 동일한 칩 또는 다이 내에 존재할 수도 있고 별개의 칩 또는 다이에 존재할 수도 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치에서 디램의 리프레시 주기를 참조하여 패트롤 스크러빙 동작을 수행하는 예를 나타낸 타이밍도이다.
디램은 리프레시 주기(tREF)마다 전체 로우(row)에 대해서 리프레시를 수행한다.
각 로우에서 수행하는 단위 리프레시 주기(tREFi)는 리프레시 주기(tREF)를 로우 개수로 나누어 결정할 수 있다.
예를 들어 로우의 개수가 8K(=8192)개인 경우 리프레시 주기(tREF)는 64ms이므로 단위 리프레시 주기(tREFi)는 약 7.8 us가 된다.
도 1에서 REF는 단위 리프레시 동작이 수행되는 시점을 나타내고 PS는 패트롤 스크러빙 동작이 수행되는 시점을 나타낸다.
본 실시예에서 패트롤 스크러빙 동작의 주기(α)는 도 1에 도시된 바와 같이 N 번의 단위 리프레시 동작 시간(N x tREFi)에 대응한다.
하나의 셀에 대해서 간헐적 페일을 탐지하기 위해서는 두 번의 패트롤 스크러빙 동작이 필요하다.
따라서 패트롤 스크러빙 동작은 동일한 주소(M, L)에 대해서 2 회의 패트롤 스크러빙 동작을 주행하고 그 다음 주소(M, L+1)에 대해서 패트롤 스크러빙 동작을 진행한다.
도 1에서는 그 다음 주소를 정함에 있어서 로우 주소에 앞서 칼럼 주소를 1 증가시켰으나 다른 실시예에서는 칼럼 주소에 앞서 로우 주소를 1 증가시키는 방법을 사용할 수도 있다.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 데이터 패스를 나타낸 회로도이다.
셀(1)은 비트라인(BL)과 워드라인(WL)에 의해 선택되고 셀(1)의 데이터는 센스앰프(2)에 의해 증폭되어 비트라인(BL, /BL) 전압을 형성한다.
비트라인(BL, /BL) 신호는 칼럼 선택 신호(YI)에 의해 센스앰프 입출력 라인(SIO, /SIO)라인으로 인가되고 로컬 센스앰프(LSA, 3)는 이를 증폭한다.
센스앰프 입출력 라인(SIO, /SIO)의 전압은 입출력 스위치 신호(IOSW)에 의해 로컬 입출력 라인(LIO)으로 인가된다.
입출력 센스앰프(IOSA, 100)는 읽기 펄스 신호(READPULSE), 병렬 테스트 신호(TPARA), 제 1 패트롤 스크러빙 신호(PS1), LIO 활성화 신호(LIOEN)에 따라 로컬 입출력 라인(LIO, /LIO)의 신호를 증폭하여 글로벌 입출력 라인(GIO), 테스트 글로벌 입출력 라인(TGIO)에 제공한다.
또한 입출력 센스앰프(100)는 비트 페일 신호(DIRTY)와 뱅크 페일 신호(DBx)를 생성하여 쓰기 구동부(200)에 제공한다. 비트 페일 신호(DIRTY)와 뱅크 페일 신호(DBx)는 간헐적 페일의 탐지 여부를 표시한다.
쓰기 구동부(200)는 쓰기 펄스(WRITEPULSE), 제 2 패트롤 스크러빙 신호(PS2), 비트 페일 신호(DIRTY), 뱅크 페일 신호(DBx)를 참조하여 간헐적 페일이 발생한 셀의 데이터를 정정한다.
입출력 센스앰프(100)와 쓰기 구동부(200)의 동작과 각 신호들의 의미에 대해서는 이하에서 보다 구체적으로 개시한다.
도 3은 도 2의 입출력 센스앰프의 회로도를 나타낸다.
입출력 센스앰프(100)는 증폭부(110), 제 1 래치(10), 제 2 래치(20), 패트롤 스크러빙 제어부(120), 제 1 구동 제어부(130), 제 2 구동 제어부(140), 제 1 구동부(150), 제 2 구동부(160) 및 페일 탐지부(170)를 포함한다.
증폭부(110)는 로컬 입출력 라인 활성화 신호(LIOEN)에 따라 로컬 입출력 라인(LIO, /LIO)의 신호를 수신하고 이를 증폭하여 프리 글로벌 신호(GIOPRE, /GIOPRE)를 출력한다.
제 1 구동부(150)는 제 1 구동 제어부(130)의 제어에 따라 테스트 글로벌 입출력 신호(TGIO)를 생성한다.
제 1 래치(10)는 테스트 글로벌 입출력 라인(TGIO) 신호를 래치한다.
제 1 구동 제어부(130)는 증폭기(110)와 패트롤 스크러빙 제어부(120)의 출력에 따라 제 1 구동부(150)를 제어한다.
제 2 구동부(160)는 제 2 구동 제어부(140)의 제어에 따라 글로벌 입출력 신호(GIO)를 생성한다.
제 2 래치(20)는 글로벌 입출력 라인(GIO) 신호를 래치한다.
제 2 구동 제어부(140)는 증폭기(110)와 패트롤 스크러빙 제어부(120)의 출력에 따라 제 2 구동부(160)를 제어한다.
패트롤 스크러빙 제어부(120)는 제 1 패트롤 스크러빙 동작 시 증폭기(110)의 출력이 제 1 래치(10)에 저장되도록 제 1 구동 제어부(130)와 제 2 구동 제어부(140)를 제어하고, 제 1 패트롤 스크러빙 동작이 아닌 경우 증폭기(110)의 출력이 제 2 래치(20)에 저장되도록 제 1 구동 제어부(130)와 제 2 구동 제어부(140)를 제어한다.
본 실시예에서 패트롤 스크러빙 제어부(120)는 병렬 테스트 동작 시 증폭기(110)의 출력으로부터 얻어진 테스트 값이 제 1 래치(10)에 저장되도록 하고 일반적인 읽기 동작 시 증폭기(110)의 출력이 제 2 래치(20)에 저장되도록 제 1 구동 제어부(130)와 제 2 구동 제어부(140)를 제어할 수 있다.
병렬 테스트 동작은 종래에 잘 알려진 기술이므로 병렬 테스트 동작 자체에 대해서는 설명을 생략한다.
제 1 패트롤 스크러빙 동작 시 제 1 패트롤 스크러빙 신호(PS1)가 하이가 되고 이에 따라 노어 게이트(101)의 출력이 로우가 되어 낸드 게이트(103)의 출력은 읽기 펄스 신호(READPULSE)에 따라 제어되고, 낸드 게이트(102)의 출력은 로우가 된다.
이에 따라 제 2 구동 제어부(140)의 낸드 게이트(104)는 하이, 낸드 게이트(105)의 출력은 로우가 되어 제 2 구동부(160)의 출력은 플로팅 상태가 된다.
또한 읽기 펄스 신호(READDPULSE)가 로우인 경우 제 1 구동부(150)의 출력은 플로팅 상태가 되나, 읽기 펄스 신호(READPULSE)가 하이인 경우 제 1 구동부(150)의 출력은 증폭기(110)의 출력(GIOPRE)과 동일한 논리 레벨을 가지고 이에 따라 증폭기(110)의 출력(GIOPRE)이 제 1 래치(10)에 저장된다.
페일 탐지부(170)는 제 1 패트롤 스크러빙 동작 시 읽은 데이터, 즉 제 1 래치(10)에 저장된 데이터와 제 2 패트롤 스크러빙 동작 시 읽은 데이터, 즉 제 2 패트롤 스크러빙 동작 시 증폭기(110)에서 출력된 데이터(GIOPRE)를 비교한다.
XOR 게이트(108)는 비트 페일 신호를 출력한다. 비트 페일 신호는 두 비트 데이터가 동일한 경우 즉 간헐적 페일이 발생하지 않은 것으로 간주되는 경우 로우 레벨이고 두 비트 데이터가 상이한 경우 즉 간헐적 페일이 발생한 것으로 간주되는 경우 하이 레벨이다.
페일 탐지부(170)의 오어 게이트(109)는 뱅크 내의 모든 XOR 게이트(108) 중 적어도 하나에서 하이가 출력되는 경우 뱅크 페일 신호(DBx, x는 뱅크 번호)를 하이로 출력하여 해당 뱅크에서 간헐적 페일이 발생하였음을 나타낸다.
XOR 게이트(108)는 비트 페일 탐지부, OR 게이트(109)는 뱅크 페일 탐지부로 지칭할 수 있다.
도 4는 뱅크 페일 탐지부(109)의 동작을 설명하는 회로도이다.
도 4에서 각 비트에 대한 비트 페일 신호는 DIRTY00 ~ DIRTY07, DIRTY10 ~ DIRTY77로 표시된다.
DIRTY 뒤의 두 번째 숫자는 비트 번호, DIRTY 뒤의 첫 번째 숫자는 오어 게이트(1091)에 의해 같이 연산되는 비트들의 그룹 번호로서 이는 하나의 칼럼 선택 신호에 의해 동시에 출력되는 칼럼 신호들과 연관된다.
도 4는 뱅크에 포함된 총 비트 수는 64개이고 하나의 그룹에는 8개의 비트가 포함되어 뱅크 내에 총 8개의 그룹이 포함되는 경우를 예시한 것이다.
오어 게이트(1091)는 그룹 페일 신호(DGx)를 출력하고, 오어 게이트(1092)는 각 그룹들에서 출력된 그룹 페일 신호(DGx)들을 연산하여 뱅크 페일 신호(DBx)를 출력한다.
도 5는 도 2의 쓰기 구동부(200)의 회로도이다.
쓰기 구동부(200)는 신호 선택부(210), 재저장 제어부(220), 제 3 구동 제어부(230), 제 3 구동부(240)를 포함한다.
비트 페일 신호(DIRTY)는 제 2 패트롤 스크러빙 동작 시 페일이 탐지되는 경우에 활성화되고, 제 2 패트롤 스크러빙 동작 시 페일이 탐지되지 않는 경우 및 일반적인 쓰기 동작에서는 비활성화된다.
일반적인 쓰기 동작은 종래의 기술이므로 이에 대해서는 구체적인 개시를 생략한다.
본 발명에서는 페일이 탐지되는 경우 제 1 패트롤 스크러빙 동작 시 제 1 래치(10)에 저장된 신호(TGIO)를 페일이 발생한 셀에 저장하여 간헐적 페일을 정정한다.
이에 따라 신호 선택부(210)는 비트 페일 신호(DIRTY)가 활성화된 경우 제 1 래치(10)의 출력(TGIO)을 선택하고 그렇지 않은 경우 제 2 래치(20)의 출력(GIO)을 선택한다.
재저장 제어부(220)에서 낸드 게이트(201)는 뱅크 페일 신호(DBx)와 제 2 패트롤 스크러빙 신호(PS2)가 활성화되면 로우를 출력하여 쓰기 동작을 준비한다.
낸드 게이트(202)는 쓰기 명령(WRITECMD)과 비트 페일 신호(DIRTY)가 활성화되면 로우를 출력하여 쓰기 펄스 신호(WRITEPULSE)를 하이로 한다.
낸드 게이트(203)는 낸드 게이트(201)와 낸드 게이트(202)가 모두 로우를 출력하면 로우를 출력하여 제 3 구동 제어부(230)의 쓰기 동작을 준비한다.
제 3 구동 제어부(230)는 재저장 제어부(220)의 출력이 로우인 경우 제 3 구동부(240)에서 로우 레벨의 신호를 로컬 입출력 라인(LIO)에 제공하고, 재저장 제어부(220)의 출력이 하이인 경우 신호 선택부(210)의 출력(GIOWRITE)이 로컬 입출력 라인(LIO)에서 출력되도록 제어한다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 타이밍도이다.
본 실시예는 로우 주소 M, 칼럼 주소 L인 셀에 대해서 제 1 패트롤 스크러빙 동작과 제 2 패트롤 스크러빙 동작을 수행하는 실시예이다.
제 1 패트롤 스크러빙 동작의 개시 시점과 제 2 패트롤 스크러빙 동작 개시 시점 사이에는 도 1과 같이 α의 시간차가 존재한다.
도면에서 제 1 패트롤 스크러빙 동작과 제 2 패트롤 스크러빙 동작 사이의 액티브 동작(ACT)과 쓰기 동작(WRITE)은 로우 주소 X1, 칼럼 주소 Y1인 셀에 대한 쓰기 동작을 나타낸다.
이때 로우 주소 X1, 칼럼 주소 Y1은 패트롤 스크러빙 동작이 수행되는 셀의 로우 주소 M, 칼럼 주소 L과 상이한 것으로 가정한다.
도면에서 빗금으로 표시한 부분은 임의의 데이터라도 무방함을 나타낸다(Dont' Care).
제 1 패트롤 스크러빙 동작 시에는 제 1 패트롤 스크러빙 신호(PS1)가 활성화되고, 제 2 패트롤 스크러빙 동작 시에는 제 2 패트롤 스크러빙 신호(PS2)가 활성화된다.
도면에서 d1은 셈스앰프 마진을 나타낸다. 본 실시예에서는 제 1 패트롤 스크러빙 동작의 경우에 일반적인 읽기 동작의 경우보다 칼럼 선택 신호(YI)를 d2 만큼 늦게 활성화할 수 있다. 이를 통해 패트롤 스크러빙 대상이 되는 셀의 데이터를 더욱 안전하게 읽을 수 있다.
이후 로컬 입출력 라인 활성화 신호(LIOEN), 입출력 스위치 신호(IOSW), 읽기 펄스 신호(READPULSE)가 활성화되어 제 1 구동 제어부 활성화 신호(TPARAPS)가 활성화되어 제 1 구동 제어부(130)를 활성화한다.
이에 따라 제 1 패트롤 스크러빙 동작을 통해 출력된 데이터(DATAREF)가 제 1 래치(10)에 저장된다.
쓰기 동작이 수행되는 로우 주소(EXTXA) X1, 칼럼 주소(EXTYA) Y1이 패트롤 스크러빙이 수행되는 셀의 로우 주소 M, 칼럼 주소 L과 상이하므로 다음 수행되는 패트롤 스크러빙 동작은 제 2 패트롤 스크러빙 동작이 된다.
쓰기 동작이 수행되는 로우 주소 X1, 칼럼 주소 Y1이 패트롤 스크러빙이 수행되는 셀의 로우 주소 M, 칼럼 주소 L과 동일한 경우에는 다음 수행되는 패트롤 스크러빙 동작은 제 1 패트롤 스크러빙 동작이 되며 이에 대해서는 도 7을 참조하여 설명한다.
제 2 패트롤 스크러빙 동작 시 칼럼 선택 신호(Y1)는 제 1 패트롤 스크러빙 동작 시와는 달리 추가 마진(d2) 없이 수행된다.
도면에서 'a'는 제 2 패트롤 스크러빙 동작 시 데이터를 읽기 위해 칼럼 선택 신호를 활성화하는 구간을 나타내고 'b'는 비트 페일 탐지 시 데이터 재저장을 위해 칼럼 선택 신호를 활성화하는 구간을 나타낸다.
로컬 입출력 라인 활성화 신호(LIOEN), 입출력 스위치 신호(IOSW)가 활성화되고 이에 따라 증폭기(110)의 출력(GIOPRE)이 제공된다.
도 3에서 페일 탐지부(170)는 증폭기(110)의 출력(GIOPRE)과 제 1 래치(10)의 출력을 비교하여 간헐적 페일 발생 여부를 탐지한다.
본 실시예에서는 간헐적 페일이 발생하여 비트 페일 신호(DIRTY)가 활성화되는 것으로 가정한다.
이때 도 4의 쓰기 구동부(200)의 동작에 따라 제 1 래치(10)에 저장된 신호가 신호 선택부(210)에서 선택되고 신호 선택부(210)에서 출력된 신호(GIOWRITE)는 로컬 입출력 라인(LIO)에 제공된다.
즉 제 1 패트롤 스크러빙 시 읽은 데이터와 제 2 패트롤 스크러빙 시 읽은 데이터가 상이하면 해당 셀에 대해서 간헐적 페일이 발생한 것으로 간주하고 제 1 패트롤 스크러빙 시 읽었던 데이터를 이용하여 해당 셀의 데이터를 정정한다.
제 1 패트롤 스크러빙 동작 및 제 2 패트롤 스크러빙 동작이 종료되면 일정 시간(α) 후 다음 셀에 대해서 제 1 패트롤 스크러빙 동작을 진행한다.
본 실시예에서는 칼럼 주소를 1 증가시켜 다음 셀을 선택한다.
도 7은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 타이밍도이다.
전술한 바와 같이 도 6의 실시예는 제 1 패트롤 스크러빙 동작 이후 쓰기 요청된 주소가 제 1 패트롤 스크러빙 동작의 대상이 되는 셀의 주소와 상이한 경우이다.
도 7의 실시예는 제 1 패트롤 스크러빙 동작 이후 쓰기 요청된 주소가 제 1 패트롤 스크러빙 동작이 수행되는 셀의 주소와 동일한 경우이다.
본 실시예에서는 제 1 패트롤 스크러빙 동작 이후 해당 셀의 데이터가 갱신되므로 동일한 셀에 대해서 제 1 패트롤 스크러빙 동작을 다시 수행한다.
도 7에서 XAHIT는 패트롤 스크러빙 동작이 수행되는 셀의 로우 주소(PSXA, M)와 쓰기 요청된 셀의 로우 주소(EXTXA)가 동일한지 여부를 나타내고, YAHIT는 패트롤 스크러빙 동작이 수행되는 셀의 칼럼 주소(PSYA, L)와 쓰기 요청된 셀의 칼럼 주소(EXTYA)가 동일한지 여부를 나타낸다.
도 8은 본 발명의 일 실시예에 의한 반도체 장치의 주소 비교부(300)의 회로도이다.
주소 비교부(300)는 패트롤 스크러빙 동작이 수행되는 셀의 주소와 쓰기 요청된 셀의 주소를 비교하는 동작을 수행한다.
주소 비교부(300)는 패트롤 스크러빙 동작이 수행되는 셀의 로우 주소를 래치하는 로우 주소 래치부(310)와 패트롤 스크러빙 동작이 수행되는 셀의 칼럼 주소를 래치하는 칼럼 주소 래치부(320)를 포함한다.
주소 비교부(300)는 로우 주소 래치부(310)의 출력과 쓰기 요청된 셀의 로우 주소를 비교하고 칼럼 주소 래치부(320)의 출력과 쓰기 요청된 셀의 칼럼 주소를 비교하여 전체 주소의 일치 여부를 판단하는 판정부(330)를 포함한다.
판정부(330)는 로우 주소를 비교하는 XOR 게이트(331)와 칼럼 주소를 비교하는 XOR 게이트(332), XOR 게이트(331, 332)의 출력을 AND 연산하는 앤드 게이트(333)를 포함한다.
도 9는 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타낸 순서도이다.
도 9의 순서도는 도 6 및 도 7에 도시된 파형도에 대응한다.
먼저 로우 주소 M, 칼럼 주소 L인 셀에 대해서 제 1 패트롤 스크러빙 동작을 개시한다(S110). 이때 플래그는 0으로 설정된다.
제 1 패트롤 스크러빙 동작을 통해 읽은 데이터를 제 1 래치(10)에 저장한다(S120).
이후 일정 시간(α)이 경과했는지 판단한다(S130).
판단 결과 시간이 경과했으면 플래그가 1인지 판단한다(S150). 플래그는 제 1 패트롤 스크러빙 동작 이후 패트롤 스크러빙이 수행되는 주소와 동일한 주소 대해서 쓰기 요청이 있었는지를 나타낸다.
플래그가 1이면 해당 셀에 대해서 제 1 패트롤 스크러빙 동작을 다시 수행하고(S110), 플래그가 0이면 동일 셀에 대해서 제 2 패트롤 스크러빙 동작을 수행한다(S160).
이후 제 2 패트롤 스크러빙 동작을 통해 읽은 데이터가 제 1 래치(10)에 저장된 데이터와 동일한지 판단한다(S161).
두 데이터가 상이하면 간헐적 페일이 발생한 것으로 판단하고 제 1 래치(10)에 저장된 데이터로 패트롤 스크러빙이 수행된 셀의 데이터를 갱신한다(S162).
이후 패트롤 스크러빙을 수행할 다음 셀의 주소로 M, L을 갱신하고(S163) 다음 셀에 대해서 제 1 패트롤 스크러빙 동작을 수행한다(S110).
단계(S140) ~ 단계(S142)는 제 1 패트롤 스크러빙 동작 이후 제 2 패트롤 스크러빙 동작을 수행하기 전에 패트롤 스크러빙 동작이 수행되는 셀에 대해서 쓰기 요청이 있었는지를 판정한다.
먼저 쓰기 요청이 있었는지 판단한다(S140).
판단 결과 쓰기 요청이 없었으면 단계(S130)로 진행하고, 쓰기 요청이 있으면 쓰기 요청된 주소(X1, Y1)와 패트롤 스크러빙이 수행되는 셀의 주소(M, L)가 동일한지 판단한다(S141).
판단 결과 주소가 동일하면 플래그를 1로 설정하고 주소가 동일하지 않으면 플래그를 변경하지 않는다. 이후 요청된 주소(X1, Y1)에 대해서 쓰기 요청을 처리하고(S143) 단계(S130)로 이동한다.
도 10은 주소 비교부(300)의 다른 실시예를 나타낸 회로도이다.
도 10의 실시예에서 로우 주소 래치부(310)와 칼럼 주소 래치부(320)는 래치 활성화 신호(ENLATCH)의 제어에 따라 패트롤 스크러빙 주소를 래치하는 점에서 도 8의 실시예와 상이하다.
또한 도 10의 실시예에서 앤드 게이트(333)는 XOR 게이트(331, 332)의 출력 및 패트롤 스크러빙 리페어 신호(PSREPAIRED)를 AND 연산하고 그 결과에 따라 패트롤 스크러빙 주소와 쓰기 요청된 주소의 동일 여부를 확인한다.
도 11은 도 10의 주소 비교부를 제어하는 회로이고, 도 12는 도 10 및 도 11의 동작을 나타낸 타이밍도이다.
먼저 리셋 신호에 의해 낸드 게이트(401)의 출력은 하이로 초기화되며 이에 따라 패트롤 스크러빙 리페어 신호(PSREPAIRED)는 로우로 초기화된다. 이후 리셋 신호(RESET)는 로우 레벨로 천이한다.
이후 패트롤 스크러빙 동작에 의해 뱅크 페일 신호(DBx)가 로우 상태에서 하이 상태로 활성화되면 낸드 게이트(404)의 출력은 로우로 천이하여 래치 활성화 신호(ENLATCH)는 하이 레벨로 천이한다.
제 1 지연부(410)는 뱅크 페일 신호(DBx)를 제 1 지연 시간(D1) 동안 지연하므로 낸드 게이트(403)의 입력(DBxD1)은 제 1 지연 시간(D1)이 경과한 이후 로우에서 하이로 천이한다.
제 2 지연부(420)는 제 1 지연부(410)의 출력을 제 2 지연 시간(D2) 동안 지연하고 이를 반전하여 출력하므로 낸드 게이트(403)의 다른 입력(DBxD2)는 제 1 지연 시간(D1) 및 제 2 지연 시간(D2)이 경과한 이후에 하이에서 로우로 천이한다.
이에 따라 낸드 게이트(403)의 출력은 제 1 지연 시간(D1) 동안만 로우 레벨을 유지하고 나머지 구간에서는 하이 레벨을 유지한다.
낸드 게이트(403)의 출력은 초기화 이후 하이 상태를 유지하고 있는데 낸드 게이트(403)의 출력이 로우로 천이하면서 낸드 게이트(402)의 출력은 하이로 천이하고 낸드 게이트(401)의 출력은 로우로 천이한다.
이와 같이 래치 활성화 신호(ENLATCH)는 뱅크 페일 신호(DBx)가 활성화된 이후 제 1 지연 시간(D1) 동안 활성화되고, 패트롤 스크러빙 리페어 신호(PSREPARIED)는 뱅크 페일 신호(DBx)가 활성화되고 제 1 지연 시간(D1) 이후에 활성화된다.
도 10의 주소 비교부(300)는 래치 활성화 신호(ENLATLCH)에 의해 패트롤 스크러빙 주소를 래치한 이후에 패트롤 스크러빙 리페어 신호(PSREPAIRED) 신호를 활성화하여 래치된 주소(PSRXA, PSRYA)와 쓰기 요청된 주소(EXTX, EXTY)의 비교 결과를 생성함으로써 정확한 비교를 위한 마진을 확보할 수 있다.
이상에서는 간헐적 페일이 발생한 경우 동일한 셀에 본래의 데이터를 재저장하는 페일 정정 방법에 대해서 개시하였다.
본 발명의 기술적 사상은 간헐적 페일이 발생한 경우 본래의 셀이 아닌 별도의 메모리 공간을 확보하여 페일이 발생한 셀을 동적으로 구제하는 실시예로 확장될 수 있다.
일 실시예에서는 간헐적 페일이 발생한 셀을 구제하기 위한 리던던시 셀을 이용하여 간헐적 페일이 발생한 셀을 구제하는 방법을 고려할 수 있다.
이때 리던던시 셀로서 종래에 구비된 리던던시 셀 중 일부를 이용할 수도 있고 간헐적 페일을 위해 별도로 리던던시 셀을 구비하여 이용할 수도 있다.
다른 실시예에서는 SRAM과 같이 독립적인 저장 공간을 형성하고 이를 이용하여 간헐적 페일이 발생한 셀을 구제하는 방법을 고려할 수도 있다.
이러한 소프트한 구제 방식 외에도 간헐적 페일이 발생한 셀에 대해서 전기적으로 프로그램 가능한 이퓨즈(eFuse)를 이용하여 물리적으로 주소 경로를 변경하는 방법도 고려할 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 의한 리페어 동작을 수행하는 회로도이다.
도 13 및 도 14에서 비트 페일 신호(DIRTY)는 제 2 패트를 스크러빙 동작에 의해 간헐적 페일을 탐지했는지 여부를 나타내고, 간헐적 페일 주소 히트 신호(IFAHIT)는 읽기 또는 쓰기 요청된 주소가 간헐적 페일이 발생했던 주소와 일치하는지 여부를 나타낸다.
제 1 디코더(510)는 읽기 또는 쓰기 요청된 주소가 간헐적 페일이 발생한 주소와 다른 경우 통상의 디코딩 동작을 수행하여 칼럼 선택 신호(YI)와 종래의 리던던시 기술에 의하여 결정되는 제 1 리던던시 칼럼 선택 신호(RYI)를 나타낸다.
제 2 디코더(520)는 간헐적 페일을 탐지한 경우 및 읽기 또는 쓰기 요청된 주소가 간헐적 페일이 발생한 주소와 동일한 경우 간헐적 페일이 발생한 셀을 대체하기 위하여 패트롤 스크러빙에 의한 제 2 리던던시 칼럼 선택 신호(PSRYI)를 제공한다.
간헐적 페일이 발생한 주소와 제 2 리던던시 칼럼 선택 신호의 대응 관계는 제 2 디코더(520)에 의해 소프트적으로 설정될 수도 있고 이퓨즈를 이용하여 물리적으로 고정될 수도 있다.
도 14는 간헐적 페일이 발생한 셀을 대체하기 위하여 SRAM(600)을 사용하는 실시예이다.
읽기 요청된 주소 또는 쓰기 요청된 주소가 간헐적 페일이 발생한 주소와 일치하지 않는 경우에는 종래와 같이 입출력 센스앰프(100), 쓰기 구동부(200)를 사용하여 셀에 데이터를 기록하거나 셀의 데이터를 읽는다.
읽기 요청된 주소 또는 쓰기 요청된 주소가 간헐적 페일이 발생한 주소와 일치하는 경우에는 해당 셀 대신 SRAM(600)을 활성화고 SRAM(600)에 대해서 읽기 또는 쓰기 동작을 수행한다.
제 2 패트롤 스크러빙 동작 시 간헐적 페일이 탐지된 셀에 대해서도 본래의 셀 대신 SRAM(600)에 정정된 데이터를 저장한다.
이와 같이 본 실시예는 패트롤 스크러빙에 의해 간헐적 페일이 발생한 것으로 판정된 셀을 별도의 SRAM(600)로 구제하는 점에 특징이 있다.
이상의 개시에서 페일이 발생한 셀의 주소를 리던던시 셀의 주소와 연관시키거나 입력된 주소에 대하여 SRAM(600)의 어느 주소를 대응시키고 이에 따라 에스램에 읽기 또는 쓰기 동작을 수행하는 기술 자체는 통상의 기술자가 용이하게 설계변경할 수 있는 것이므로 이에 대한 구체적인 설명은 생략한다.
도 15는 도 13 및 도 14에 설명한 반도체 장치의 동작을 나타낸 순서도이다.
이하에서는 도 15에서 패트롤 스크러빙 동작이 진행되는 셀이 이전에 간헐적 페일을 경험하지 않은 셀인 것으로 가정한다.
먼저 로우 주소 M, 칼럼 주소 L인 셀에 대해서 제 1 패트롤 스크러빙 동작을 개시한다(S210). 이때 플래그는 0으로 설정된다.
제 1 패트롤 스크러빙 동작을 통해 읽은 데이터를 제 1 래치(10)에 저장한다(S220).
이후 일정 시간(α)이 경과했는지 판단한다(S230).
판단 결과 시간이 경과했으면 플래그가 1인지 판단한다(S250). 플래그는 제 1 패트롤 스크러빙 동작 이후 패트롤 스크러빙이 수행되는 주소와 동일한 주소 대해서 쓰기 요청이 있는지를 나타낸다.
플래그가 1이면 해당 셀에 대해서 제 1 패트롤 스크러빙 동작을 다시 수행하고(S210), 플래그가 0이면 동일 셀에 대해서 제 2 패트롤 스크러빙 동작을 수행한다(S260).
이후 제 2 패트롤 스크러빙 동작을 통해 읽은 데이터가 제 1 래치(10)에 저장된 데이터와 동일한지 판단한다(S261).
두 데이터가 상이하면 간헐적 페일이 발생한 것으로 판단하고 패트롤 스크러빙이 수행된 셀을 리던던시 셀로 대체한다(S264). 이후 제 1 래치(10)에 저장된 데이터를 리던던시 셀에 저장한다(S262).
이후 패트롤 스크러빙을 수행할 다음 셀의 주소로 M, L을 갱신하고(S263) 다음 셀에 대해서 제 1 패트롤 스크러빙 동작을 수행한다(S210).
단계(S240) ~ 단계(S242)는 제 1 패트롤 스크러빙 동작 이후 제 2 패트롤 스크러빙 동작을 수행하기 전에 패트롤 스크러빙 동작이 수행되는 셀에 대해서 쓰기 요청이 있는지를 판정한다.
먼저 쓰기 요청이 있는지 판단한다(S240).
판단 결과 쓰기 요청이 있으면 쓰기 요청된 주소(X1, Y1)와 패트롤 스크러빙이 수행되는 셀의 주소(M, L)가 동일한지 판단한다(S241).
판단 결과 주소가 동일하면 플래그를 1로 설정하고(S242) 주소가 동일하지 않으면 플래그를 변경하지 않은 후 단계(S271)로 진행한다.
단계(S240)에서 쓰기 요청이 없으면 읽기 요청이 있는지 판단한다(S270).
읽기 요청이 없으면 단계(S230)로 진행하고 읽기 요청이 있으면 단계(S271)로 진행한다.
단계(S271)에서는 읽기 또는 쓰기 요청된 주소(X1, Y1)에서 간헐적 페일이 발생한 적이 있는지 판단한다.
요청된 주소에서 간헐적 페일이 발생한 적이 있다면 해당 셀은 리던던시 셀로 대체된 상태이므로 리던던시 셀에 대해서 읽기 또는 쓰기 요청을 처리하고(S273), 요청된 주소에서 간헐적 페일이 발생한 적이 없다면 요청된 셀에 대해서 읽기 또는 쓰기 요청을 처리한다(S273).
이후 단계(S230)로 이동하여 전술한 단계들을 반복하여 진행한다.
이상에서는 패트롤 스크러빙이 수행되는 셀(M, L)이 이전에 간헐적 페일을 경험한 적이 없는 셀인 것으로 가정하였다.
통상의 기술자라면 패트롤 스크러빙이 수행되는 셀이 이전에 간헐적 페일이 발생한 경우에 대해서도 본 발명의 기술적 사상을 적용할 수 있다.
이 경우 통상의 기술자라면 간헐적 페일이 발생한 셀을 구제한 리던던시 셀에 대해서도 간헐적 페일이 발생하였는지를 판단하여 이를 또 다른 리던던시 셀로 구제하는 경우에 대해서도 본 발명의 기술적 사상을 적용할 수 있다.
이상에서는 도면을 참조하여 본 발명의 실시예를 구체적으로 개시하였다. 본 발명의 권리범위는 이상의 설명과 도면에 한정되지 않으며 이하의 특허청구범위에 기재된 문언적 범위와 그 균등범위에 의해 정해진다.
100: 입출력 센스앰프
110: 증폭부
120: 패트롤 스크러빙 제어부
130: 제 1 구동 제어부
140: 제 2 구동 제어부
150: 제 1 구동부
160: 제 2 구동부
10: 제 1 래치
20: 제 2 래치
200: 쓰기 구동부
210: 신호 선택부
220: 재저장 제어부
230: 제 3 구동 제어부
240: 제 3 구동부
300: 주소 비교부
310: 로우 주소 래치부
320: 칼럼 주소 래치부
330: 판정부
410: 제 1 지연부
420: 제 2 지연부
510: 제 1 디코더
520: 제 2 디코더
600: SRAM

Claims (20)

  1. 제 1 동작 시 메모리 셀에서 출력되는 데이터를 저장하는 제 1 래치; 및
    상기 제 1 동작 후 일정 시간 이후 수행되는 제 2 동작에 의해 상기 메모리 셀에서 출력되는 데이터와 상기 래치에 저장된 데이터를 비교하여 페일을 탐지하는 페일 탐지부
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 반도체 장치는
    상기 메모리 셀에서 출력되는 데이터를 증폭하는 증폭기;
    상기 제 1 래치를 구동하는 제 1 구동부; 및
    상기 제 1 동작시 상기 증폭기의 출력이 상기 제 1 래치에 저장되도록 상기 제 1 구동부를 제어하는 제 1 구동 제어부
    를 더 포함하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 반도체 장치는
    제 2 래치;
    상기 제 2 래치를 구동하는 제 2 구동부; 및
    상기 제 1 동작을 수행하지 않는 경우 상기 증폭기의 출력이 상기 제 2 래치에 저장되도록 상기 제 2 구동부를 제어하는 제 2 구동 제어부
    를 더 포함하는 반도체 장치.
  4. 청구항 1에 있어서, 상기 메모리 셀에서 페일이 탐지되는 경우 상기 제 1 래치에 저장된 데이터를 상기 메모리 셀에 저장하는 쓰기 구동부를 더 포함하는 반도체 장치.
  5. 청구항 4에 있어서, 상기 쓰기 구동부는
    상기 페일이 탐지되는 경우 상기 제 1 래치의 출력을 선택하는 신호 선택부;
    상기 메모리 셀에 제공되는 신호를 생성하는 제 3 구동부; 및
    상기 신호 선택부에서 선택된 신호에 따라 상기 제 3 구동부를 제어하는 제 3 구동 제어부
    를 더 포함하는 반도체 장치.
  6. 청구항 1에 있어서, 상기 제 1 동작과 상기 제 2 동작 사이에 쓰기 요청이 있는 경우 쓰기 요청된 주소와 상기 메모리 셀의 주소가 동일한지 판단하는 주소 비교부를 더 포함하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 주소 비교부의 출력이 활성화되는 경우 상기 메모리 셀에 대해서 상기 제 1 동작을 다시 수행하는 반도체 장치.
  8. 청구항 6에 있어서, 상기 주소 비교부는
    상기 메모리 셀의 주소를 래치하는 주소 래치부 및
    상기 주소 래치부의 출력과 상기 쓰기 요청된 주소를 연산하여 동일 여부를 판정하는 판정부
    를 포함하는 반도체 장치.
  9. 청구항 8에 있어서, 상기 주소 래치부는 상기 페일이 탐지된 이후 제 1 시간 동안 상기 메모리 셀의 주소를 래치하고, 상기 판정부는 상기 제 1 시간 이후 판정 결과를 생성하는 반도체 장치.
  10. 청구항 1에 있어서, 상기 메모리 셀에서 페일이 탐지되는 경우 상기 메모리 셀의 주소를 리던던시 셀의 주소로 대체하는 리페어부; 및
    상기 래치에 저장된 데이터를 상기 리던던시 셀에 저장하는 쓰기 구동부를 더 포함하는 반도체 장치.
  11. 청구항 10에 있어서, 상기 리던던시 셀은 상기 메모리 셀과 동일한 종류의 셀 또는 SRAM 셀인 반도체 장치.
  12. 청구항 10에 있어서, 상기 리페어부는
    읽기 또는 쓰기 요청된 주소가 상기 페일이 탐지된 셀인지 판단하는 주소 비교부;
    상기 주소 비교부의 제어에 따라 상기 읽기 또는 쓰기 요청된 주소를 통상의 셀의 주소로 디코딩하는 제 1 디코더; 및
    상기 주소 비교부의 제어에 따라 상기 읽기 또는 쓰기 요청된 주소를 리던던시 셀의 주소로 디코딩하는 제 2 디코더
    를 포함하는 반도체 장치.
  13. 청구항 10에 있어서, 상기 리페어부는
    상기 페일이 발생한 셀에 대한 접근 경로를 상기 리던던시 셀에 대한 접근 경로로 대체하는 퓨즈 어레이 및
    상기 퓨즈 어레이를 프로그램하는 퓨즈 제어부
    를 포함하는 반도체 장치.
  14. 제 1 동작을 수행하여 메모리 셀로부터 출력되는 제 1 데이터를 래치하는 제 1 단계; 및
    상기 제 1 동작 이후 일정 시간이 경과되면 제 2 동작을 수행하여 상기 메모리 셀로부터 출력되는 제 2 데이터와 상기 제 1 데이터를 비교하여 페일을 탐지하는 제 2 단계
    를 포함하는 반도체 장치의 동작 방법.
  15. 청구항 14에 있어서, 상기 제 2 단계에서 페일을 탐지하면 상기 제 1 데이터를 상기 메모리 셀에 저장하는 제 3 단계를 더 포함하는 반도체 장치의 동작 방법.
  16. 청구항 14에 있어서 상기 제 1 동작 이후 상기 제 2 동작 이전에 상기 메모리 셀에 대하여 쓰기 동작이 있는지 판단하는 단계 및 상기 쓰기 동작이 있는 경우 상기 제 2 동작을 수행하기 전에 상기 제 1 동작을 다시 수행하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  17. 청구항 14에 있어서, 상기 제 2 단계에서 페일을 탐지하면 상기 메모리 셀을 리던던시 셀로 대체하는 리페어 단계; 및 상기 제 1 데이터를 상기 리던던시 셀에 저장하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  18. 청구항 17에 있어서, 상기 리페어 단계는 상기 메모리 셀의 주소를 상기 리던던시 셀의 주소로 변환하는 디코딩 단계를 포함하는 반도체 장치의 동작 방법.
  19. 청구항 17에 있어서, 상기 리페어 단계는 상기 메모리 셀에 대한 접근 경로를 상기 리던던시 셀에 대한 접근 경로로 설정하도록 퓨즈 어레이를 프로그램하는 단계를 포함하는 반도체 장치의 동작 방법.
  20. 청구항 17에 있어서, 페일이 탐지된 상기 메모리 셀에 대해서 읽기 또는 쓰기 요청이 입력되는 경우 상기 리던던시 셀에 대해서 상기 읽기 또는 쓰기 요청을 처리하는 단계를 포함하는 반도체 장치의 동작 방법.
KR1020150094512A 2015-07-02 2015-07-02 반도체 장치 및 그 동작 방법 KR102258905B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150094512A KR102258905B1 (ko) 2015-07-02 2015-07-02 반도체 장치 및 그 동작 방법
US15/056,390 US9589676B2 (en) 2015-07-02 2016-02-29 Semiconductor device and operating method thereof
CN201610248696.9A CN106328208B (zh) 2015-07-02 2016-04-20 半导体器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150094512A KR102258905B1 (ko) 2015-07-02 2015-07-02 반도체 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20170004322A true KR20170004322A (ko) 2017-01-11
KR102258905B1 KR102258905B1 (ko) 2021-05-31

Family

ID=57684029

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150094512A KR102258905B1 (ko) 2015-07-02 2015-07-02 반도체 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US9589676B2 (ko)
KR (1) KR102258905B1 (ko)
CN (1) CN106328208B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210011610A (ko) * 2019-07-23 2021-02-02 삼성전자주식회사 휘발성 메모리 장치의 리페어 제어 방법 및 이를 수행하는 스토리지 장치
KR20220009653A (ko) * 2020-07-16 2022-01-25 윈본드 일렉트로닉스 코포레이션 메모리 디바이스 및 그 동작 방법
US11417390B2 (en) 2020-07-07 2022-08-16 Winbond Electronics Corp. Memory device and operation method thereof

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102405054B1 (ko) 2015-11-27 2022-06-08 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
CN109215724B (zh) * 2017-07-05 2021-01-15 北京兆易创新科技股份有限公司 存储器自动检测和修复的方法及装置
KR102485487B1 (ko) * 2018-07-18 2023-01-06 에스케이하이닉스 주식회사 반도체장치
KR102468811B1 (ko) * 2018-09-07 2022-11-18 에스케이하이닉스 주식회사 Bist 회로를 포함하는 메모리 장치 및 이의 동작 방법
KR20210026201A (ko) 2019-08-29 2021-03-10 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 리페어 제어 방법
US11301343B2 (en) * 2020-06-12 2022-04-12 Taiwan Semiconductor Manufacturing Company Limited Memory block age detection

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050072687A (ko) * 2004-01-07 2005-07-12 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
KR20080114359A (ko) * 2007-06-27 2008-12-31 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 불량 경로 검출 방법
KR20120136674A (ko) * 2011-06-09 2012-12-20 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838425B2 (ja) * 1990-01-08 1998-12-16 三菱電機株式会社 半導体記憶装置
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
US5724366A (en) * 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US6904552B2 (en) * 2001-03-15 2005-06-07 Micron Technolgy, Inc. Circuit and method for test and repair
KR101519491B1 (ko) * 2008-09-12 2015-05-12 삼성전자주식회사 누적 테스트를 위한 반도체 메모리 장치 및 이를 포함하는 시스템
JP2010176761A (ja) * 2009-01-30 2010-08-12 Toshiba Corp 半導体記憶装置
US8363487B2 (en) * 2009-06-04 2013-01-29 International Business Machines Corporation Method, system, computer program product, and data processing device for monitoring memory circuits and corresponding integrated circuit
US8456926B2 (en) * 2010-11-18 2013-06-04 Grandis, Inc. Memory write error correction circuit
CN101853702B (zh) * 2010-05-28 2015-06-17 上海华虹宏力半导体制造有限公司 一种利用内建自测提高读取速度的闪存及其方法
JP5095802B2 (ja) * 2010-11-04 2012-12-12 株式会社東芝 半導体メモリ
US8713383B2 (en) * 2010-12-30 2014-04-29 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
KR20140013695A (ko) * 2012-07-26 2014-02-05 에스케이하이닉스 주식회사 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법
KR101998815B1 (ko) * 2012-11-14 2019-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 테스트 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050072687A (ko) * 2004-01-07 2005-07-12 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
KR20080114359A (ko) * 2007-06-27 2008-12-31 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 불량 경로 검출 방법
KR20120136674A (ko) * 2011-06-09 2012-12-20 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210011610A (ko) * 2019-07-23 2021-02-02 삼성전자주식회사 휘발성 메모리 장치의 리페어 제어 방법 및 이를 수행하는 스토리지 장치
US11417390B2 (en) 2020-07-07 2022-08-16 Winbond Electronics Corp. Memory device and operation method thereof
KR20220009653A (ko) * 2020-07-16 2022-01-25 윈본드 일렉트로닉스 코포레이션 메모리 디바이스 및 그 동작 방법

Also Published As

Publication number Publication date
KR102258905B1 (ko) 2021-05-31
US20170004890A1 (en) 2017-01-05
US9589676B2 (en) 2017-03-07
CN106328208B (zh) 2020-12-15
CN106328208A (zh) 2017-01-11

Similar Documents

Publication Publication Date Title
KR102258905B1 (ko) 반도체 장치 및 그 동작 방법
US9990251B2 (en) Semiconductor system with a column control circuit
US11481279B2 (en) Apparatus including refresh controller controlling refresh operation responsive to data error
US7861138B2 (en) Error correction in memory devices
KR102083266B1 (ko) 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템
CN106816180B (zh) 存储器件及其操作方法
US9959164B2 (en) Semiconductor device and driving method thereof
US20180314595A1 (en) Memory apparatus with redundancy array
US7894270B2 (en) Data restoration method for a non-volatile memory
US20170052840A1 (en) Memory device and operating method thereof
US8913451B2 (en) Memory device and test method thereof
US8868991B2 (en) Memory devices, testing systems and methods
US8867288B2 (en) Memory device and test method thereof
US20170040066A1 (en) Semiconductor apparatus and repair method thereof
KR20180079495A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20180061445A (ko) 메모리 장치
US10535418B2 (en) Memory device including repair circuit and operation method thereof
US20230185473A1 (en) Memory device and memory system performing error check and scrub operation
US11501844B2 (en) Memory device and test method thereof
US20240021260A1 (en) Memory, memory system and operation method of memory
US12032439B2 (en) Memory including error correction circuit and operation method of memory
US20240143438A1 (en) Memory including error correction circuit and operation method of memory
JP2013161509A (ja) 半導体装置の冗長救済方法
US20240168845A1 (en) Memory including error correction circuit and operating method thereof
KR20180004936A (ko) 반도체 장치, 메모리 시스템 및 그 리페어 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant