JP2010176761A

JP2010176761A - 半導体記憶装置

Info

Publication number: JP2010176761A
Application number: JP2009019680A
Authority: JP
Inventors: Takafumi Abiko; 尚文安彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-01-30
Filing date: 2009-01-30
Publication date: 2010-08-12
Also published as: US20100195411A1

Abstract

【課題】NAND型フラッシュメモリにおいて、メモリセルアレイ中のフェイルビット箇所を高速に同定し、フェイルビット検知時間を短縮する。
【解決手段】メモリセルアレイ内のページを複数のセグメントに分割し、各セグメント毎にフェイルビットの存否を一括検知する機能を具備する。
【選択図】図２

Description

本発明は、半導体記憶装置に係り、特に半導体メモリのフェイルビット(Fail bit)検知動作を行う回路に関するもので、例えばNAND型フラッシュメモリに使用される。

モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共にNAND型フラッシュメモリの需要が急増している。特に、１つのメモリセルに２ビットまたは３ビットの情報を記憶することのできる多値技術を用いた多値NAND型フラッシュメモリは、小さなチップ面積で、より多くの情報を記憶することを可能としている。

NAND型フラッシュメモリは、基本的に、メモリセルアレイに対して例えば８KByteを単位とするページ毎に書き込みや読み出し動作を行う。微細化が進むにつれて、書き込み特性が悪化し、閾値分布を狭くすることが非常に難しくなってきている。さらに、１つのメモリセル当たりに書き込むビット数の増加に伴い、より狭いプログラム電圧幅で少しずつ書き込む必要があり、書き込み時間がますます長くなる傾向にある。

なお、特許文献１には、不揮発性メモリにおいて、ページを所定の長さのセグメントに分割し、セグメント毎に一括検知をアナログ的に行う点が開示されている。

特開２００８−４１７８号公報

本発明は前記した従来の問題点を解決すべくなされたもので、メモリセルアレイ中のフェイルビット箇所を高速に同定し、フェイルビット検知時間を短縮し得る半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、メモリセルアレイ内のページを複数のセグメントに分割し、セグメント毎にフェイルビットの存否を一括検知する機能を具備することを特徴とする。

本発明の半導体記憶装置によれば、メモリセルアレイ中のフェイルビット箇所を高速に同定し、フェイルビット検知時間を短縮することができる。

本発明の第１の実施形態に係るNAND型フラッシュメモリの全体構成の一例を概略的に示すブロック図。図１中の主要部を取り出して一例を示すブロック図。図２中の一部を取り出して一例を示すブロック図。図２中に示した各サブカラムデコーダに設けられたFBUS検知回路の一例を示す回路図。本実施形態のNAND型フラッシュメモリにおけるプログラム時におけるフェイルビット検知動作の一例を示すフローチャート。図５中のセグメント・ビット・スキャン動作の一例を示すフローチャート。図５中に示したフェイルビット検知動作の一例を示すタイミングチャート。本発明の第２の実施形態に係るNAND型フラッシュメモリの主要部を取り出して一例を示すブロック図。図８中に示したメインカラムデコーダから駆動されるYCOM選択信号線がセンスアンプ・データラッチ・サブカラムデコーダにおけるFail bit検知信号線を兼用している部分を取り出して示す回路図。第２の実施形態のNAND型フラッシュメモリにおけるプログラム時におけるフェイルビット検知動作の一例を示すフローチャート。図１０中に示したフェイルビット検知動作の一例を示すタイミングチャート。

以下、図面を参照して本発明を実施形態により説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNAND型フラッシュメモリの全体構成の一例を概略的に示すブロック図である。本実施形態のNAND型フラッシュメモリのメモリチップ１は、メモリセルアレイ２、ワード線・セレクトゲート線ドライバ３、ウェル・ソース線電位制御回路４、データラッチ（Data Latch）５、カラムデコーダ（Column decoder）６、センスアンプ７、データ入出力バッファ８、アドレスバッファ９、電位生成回路１０、書き込み制御回路１１、一括検知回路１２、コマンドインターフェイス回路１３およびステートマシーン１４を有する。

メモリセルアレイ２は、直列接続される複数のメモリセルとその両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成されるセルユニットのアレイを有する。メモリセルアレイ２は、ページ単位で読み出しと書き込みが行われ、複数のページで構成されるブロック単位で消去が可能である。ワード線・セレクトゲート線ドライバ３は、メモリセルアレイの各ブロック毎に設けられ、ロウアドレス信号に基づいてメモリセルアレイ２のロウを選択するロウデコーダ（Row decoder）を含み、動作モードに基づいてメモリセルアレイ２内のワード線及びセレクトゲート線の電位を制御する。ウェル・ソース線電位制御回路４は、動作モードに基づいて、メモリセルアレイ２内のウェル領域の電位及びソース線の電位を制御する。

データラッチ５は、プログラム時には１ページ分のプログラムデータを記憶し、読み出し時には１ページ分のリードデータを記憶する。カラムデコーダ６は、カラムアドレス信号に基づいてメモリセルアレイ２のカラムを選択するものであり、本例では、メインカラムデコーダ（Main column decoder）と、ローカルな複数のサブカラムデコーダ（sub-column decoder、以下、YCOMと称する）を有する。ここで、メインカラムデコーダは、カラムアドレス信号の一部に基づいてYCOMの選択およびYCOM内のバイト選択を行い、YCOMはカラムアドレス信号の一部に基づいてメモリセルアレイ２のカラムを選択する。センスアンプ７は、メモリセルアレイ２からの読み出しデータをセンス増幅する。

データ入出力バッファ８は、データ入出力のインターフェイスであり、アドレスバッファ９はロウ／カラムアドレス信号の入力バッファである。電位生成回路１０は、例えば、プログラム時には書き込み電位（Ｖprogram）及び転送電位（Ｖpass）を生成し、書き込み制御回路１１に入力する。書き込み制御回路１１は、書き込み条件を変える制御を行う。

一括検知回路１２は、プログラム時に選択されたメモリセルアレイ２のメモリセルに正確にデータが書き込まれたか否かを一括検知する。

コマンドインターフェイス回路１３は、メモリチップ１とは別のチップ（例えばホストマイコン）により生成される制御信号に基づいて、データ入出力バッファ８に入力されるデータがコマンドデータであるか否かを判断し、コマンドデータである場合はコマンドデータをステートマシーン１４に転送する。ステートマシーン１４は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。

図２は、図１中の主要部を取り出して一例を示すブロック図である。ここで、センスアンプ・データラッチ・サブカラムデコーダ（S/A Data Latch sub-column decoder）２１は、図１中のデータラッチ５と、センスアンプ７と、カラムデコーダ６中のYCOMとを纏めて示したものである。また、メインカラムデコーダ（Main column decoder）２２は、図１中のカラムデコーダ６の一部を示しており、さらに一括検知回路１２を含めて示している。フェイルビットカウンタ（Fail bit counter）２３は、メモリセルアレイ２の周辺回路に設けられている。

図３は、図２中の一部を取り出して一例を示すブロック図である。本例のNAND型フラッシュメモリは、メモリセルアレイが例えば4KByteを単位とする複数のページに分割され、各ページが例えば512Byteを単位とする８個のセグメント（Segment）に分割されている。各セグメントは例えば16Byteを単位とする32個のYCOMで構成されている（ページ全体は256個のYCOMで構成されている）。ページ内のカラムをアクセスするためには、12ビットのカラムアドレス信号が必要となる。

アクセスするカラムに対しては、12ビットのカラムアドレス信号のうち、８ビットの相補的なYCOMセグメント選択アドレス信号YCOM&Segment address signal;Y0<7:0>とY1<7:0> でページ内の８個のセグメントのうちの１つと当該セグメント内の32個のYCOMのうちの１つを選択する。なお、信号Y0、Y1および後述する信号の末尾に付されている<7:0>は、信号Y0およびY1のそれぞれが<0>〜<7>からなる８ビットの信号であることを意味する。この場合、Y0<7:0> とY1<7:0> のうち、Y0<7:5>,Y1<7:5> のそれぞれ３ビットで１つのセグメントを選択し、Y0<4:0>,Y1<4:0> のそれぞれ４ビットで１つのYCOMを選択する。そして、12ビットのカラムアドレス信号のうち、残りの４ビットのアドレス信号をデコードした16ビットのバイトアドレス選択信号Byte address signal<15:0> が全YCOMに共通に接続されており、この信号でYCOM内の16Byteのうちの１Byteを選択する。

選択された１Byte中のどのbitがFail bitであるかを検知して結果を転送するために用いる信号線として、１Byte中の各bitに対応して１本のFBUS、計８本のFBUS<7:0> が設けられている。このFBUS<7:0> は、セグメント内の全てのYCOMに設けられているFBUS検知回路（FBUS detect）（後述する図４中の符号４０）に共通に配線されている。

Fail bitカウンタ回路（Fail bit counter）３は、上記FBUS<7:0> から転送されたFail bit信号をカウントし、後述するようにセグメント・ビット・スキャン動作（Segment bit scan operation）をリセットするためのBit scan reset信号を発生する。

さらに、各セグメント毎に32個のYCOMにおけるFail bitの存否を検知するために、各セグメント毎に１ビットのFail bit検知信号（FLAG信号）を出力する１本のFail bit検知信号線２４が配線されている。このようにページ全体で８本のFail bit検知信号線２４から取り出される８ビットのFLAG信号FLAG<7:0> がメインカラムデコーダ２２に入力される。

メインカラムデコーダ２２は、８bitのFLAG<7:0> 入力に基づいて、プログラム時に選択されたページのメモリセルに正確にデータが書き込まれたか否かを一括検知し、また、どのセグメントにFail bitが存在するかを特定する回路を含む。すなわち、メインカラムデコーダ２２は、例えば図２中に示すように、センスアンプ・データラッチ・サブカラムデコーダ２１からFail bit検知信号線２４を介して出力されたFLAG<7:0> が入力するFLAG検知回路（FLAG detect）２５およびフェイルセグメントアドレスラッチ（Fail Segment address Latch）２６と、カラムアドレス駆動回路＆フェイルバイト探索回路（Address driver & Fail byte searching）２７を有する。

FLAG検知回路２５は、FLAG<7:0> 入力を例えばオア（ＯＲ）回路により処理し、ページ全体におけるFail bitの有無を一括検知し、一括検知結果（Fail bitの有無信号）を出力する。フェイルセグメントアドレスラッチ２６は、Fail Bit検知FLAG入力に基づいてFail bitが存在するセグメントアドレス（Segment address）を記憶し、実行Segment選択信号（Segment select signal）を出力する。

カラムアドレス駆動回路＆フェイルバイト探索回路２７は、Fail bitの有無信号と実行セグメント選択信号に基づいて、Fail bitを検知したセグメントに対してのみ実行セグメントを選択制御し、Fail bitが存在するフェイルバイトを探索（bit scan operation）するようにカラムアドレス(Column address)を駆動する。これにより、余分なセグメントの Fail Bit検知動作を省略することが可能である。この場合、bit scan operationをリセットするために、Fail bitカウンタ２３からBit scan reset信号が転送される。

図４は、図２中に示した各YCOMに設けられたFBUS検知回路４０を取り出して一例を示す回路図である。このFBUS検知回路４０において、第１のNMOSトランジスタn1<7:0> のドレインにはFBUS<7:0> が接続されており、上記NMOSトランジスタのゲートにはFail bit情報 <7:0> （Failしたbitは“Ｈ”、Passしたbitは“Ｌ”）が与えられる。上記第１のNMOSトランジスタn1<7:0> には対応して第２のNMOSトランジスタn2<7:0> が直列接続されており、この第２のNMOSトランジスタn2<7:0> のゲートにFBUS検知イネーブル信号（FBUS enable signal）が入力する。このFBUS enable signalを、選択されたYCOMに対してのみ“Ｈ”にして第２のNMOSトランジスタn2<7:0> をオンさせることによって、Fail bit情報“Ｈ”が入力する第１のNMOSトランジスタn1<7:0> はオンし、それに接続されているFBUS<7:0>が放電される。

次に、本実施形態のNAND型フラッシュメモリにおけるプログラム時の動作とFail bit検知動作について概略的に説明する。NAND型フラッシュメモリのプログラム方式は、メモリセルアレイに誤書き込みされたFail bitに対してECC 技術を用いることでエラー訂正を行っており、数ビットの誤書き込みを許容している。ECC 技術を用いる場合には、エラー訂正可能なFail bit数が決まっているので、プログラム時に書き込むことができなかった Fail bit数を数える必要がある。Fail bit数が許容数以上であれば再プログラムを行い、許容数以下であればプログラムを終了してECC によるエラー訂正を行うことができる。

プログラム動作を行う際、あるプログラム電圧で書き込みを行うたびに、ベリファイ（verify）動作を行い、メモリセルの書き込み状態をチェックする。この時、書き込み終了の場合は“１”、未書き込みの場合は“0”がデータラッチ回路に格納される。続いて、プログラムが完了したかどうかを判別するために、Fail bit検知動作が行われる。

Fail bit検知動作は、通常は、一括検知動作が行われる。これは全てのデータラッチ回路のデータに対して一括でFail判定を行うものである。この際、１つでもFail bitがあれば、プログラムが未完了であることが判別され、次のプログラムを開始する。ここで、一括検知でFail判定が出力された場合でも、Fail bit数がECC によるエラー訂正可能な許容 Fail bit数内であれば、プログラムが完了となる。上記一括検知動作後に、Fail bitが存在する箇所を調べ、Fail Bit数の計数動作を行う。

図５は、本実施形態のNAND型フラッシュメモリにおけるプログラム時におけるFail bit検知動作の一例を示すフローチャートであり、図６は図５中のセグメント・ビット・スキャン動作の一例を示すフローチャートである。

図５に示すように、Fail bit検知動作は、まず、ページ一括検知動作が行われる。この一括検知動作は、全てのYCOMを選択し、一括検知enable信号を“Ｈ”（活性レベル）にし、データラッチ５の全てのデータに対して一括でFail判定を行う。この際、Fail bitが無ければプログラムが完了（end）となる。

これに対して、Fail bitが１つでも有ると判定されれば、プログラムが未完了であると判別される。このように一括検知でFail bitが有ると判定された場合でも、Fail bit数をカウントし、Fail bit数がECC によるエラー訂正可能な許容Fail bit数内であれば、プログラムが完了となる。

上記一括検知動作に際して、８本のFLAG<7:0> は、それぞれ対応するセグメント内に Fail bitが存在すれば“０”、Fail bitが存在しなければ“１”を出力する。メインカラムデコーダ２２内では、８本のFLAG<7:0> のオア論理をとり、少なくとも１本のFLAG信号が“０”ならば、そのページはまだ未書き込みのBitが存在することを検知する。それと同時に、８本のFLAG<7:0> を、Fail bitが存在するセグメントのアドレスとしてフェイルセグメントアドレスラッチ（図２中の符号２６）に記憶する。

プログラムの進行中にセグメントFail bit検知動作のフェーズに入った時、フェイルセグメントアドレスラッチ２６のデータを読み出し、Fail bitが存在するセグメントを選択してセグメント・ビット・スキャン（Segment bit scan）動作を行う。この場合、フェイルセグメントアドレスラッチ２６のデータに基づいてBit検知すべきセグメントを予め決定することができ、余分なセグメントのBit検知を省略することができる。例えば、一括検知によりFLAG<0> とFLAG<2> のみが“０”を出力した場合、Bit検知を行う時には、（Y0<7:5>=111、Y1<7:5>=000）のYCOMと（Y0<7:5>=101、Y1<7:5>=010）のYCOMに決まる。したがって、それ以外のYCOMに対する探索動作が不要となり、Bit検知時間が短縮される。

セグメント・ビット・スキャン動作においては、例えば図６に示すフローチャートのように、セグメント内のどのYCOMのどの１ByteにFail bitが存在するか（Fail bitの存在箇所）を調べ、Fail Bit数の検知動作を行う。まず、例えば２分探索法を用いてFail byteが存在するYCOMを探索し、１つのYCOMを決定し、選択する。次に、Fail bit enable信号を“Ｈ”（活性レベル）にし、上記YCOM内のFail byte（８bit）のうちでどのbitがFail bitであるかを検知した結果をFBUS<7:0> へ出力する。FBUS<7:0> の検知出力はフェイルビットカウンタ２３に入力し、Fail bit数がカウントされる。Fail bit数のカウント結果が許容Fail bit数よりも大きい場合には、セグメント・ビット・スキャン動作を終了（finish）し、再びプログラム動作が行われる。Fail bit数のカウント結果が許容Fail bit数よりも小さい場合には、選択されていたYCOMのFail bit情報がresetされる。次に、現在探索中のセグメント内でFail bitが未だ存在するかどうかの一括検知を行う。この結果、Fail bitが未だ存在する場合には、再度YCOMを探索する処理に戻る。このような動作を繰り返し、セグメント内でFail bitが無い場合にはセグメント・ビット・スキャン動作を終了する。そして、探索対象となるセグメントが未だ残っている場合には、次のセグメントに対するセグメント・ビット・スキャン動作を開始（start）する。

図７は、図５中に示したFail bit検知動作の一例を示すタイミングチャートである。 Fail bit検知動作はクロック信号CLKに同期して行われる。まず、FSET信号に基づいてFail bit情報をYCOMにセットする。この際、Fail bitデータ信号FTAG<7:0> は、Fail bitが存在する場合に“Ｈ”（活性レベル）になる。この後、一括検知enable信号SIMENが“Ｈ”（活性レベル）になり、Fail bitをFLAG<7:0> に転送する。これにより、セグメント選択信号 SEGEN <7:0> をセットし、探索対象となるセグメントを確定する。

本例では、Segment<0>のみにFail bitが存在する場合を想定すると、FSET信号に基づいてFTAG<0> が“Ｈ”（活性レベル）になり、SIMEN信号に基づいてFail bitをFLAG<0> に転送し、FLAG<0> を“Ｌ”（活性レベル）に放電する。FLAG<7:0> はメインカラムデコーダ２２内の検知用ラッチ２６で保持され、SEGEN <7:0> のうちでSEGEN<0>のみが“Ｈ”（活性レベル）になり、Fail bitが存在するSegment<0>のみが選択される。

上記したように本実施形態のNAND型フラッシュメモリによれば、ページに対して一括で Fail bitの有無を検知するFail bit検知動作中にFail bitが存在するセグメント（分割ページ）を探索する動作を盛り込むことができる。したがって、１回のFail bit検知動作で Fail bitが存在するセグメントを効率的に検知して高速に同定し、Fail bitが存在しない分割ページのFail bit検知動作を省略でき、ページに対するFail bit検知時間を短縮することができる。この場合、Fail bitの箇所をデジタル的に探索するので、誤検出のおそれがない。

また、ページ内で、Fail bit検知信号線は８セグメントに対応して８本に分割されているので、各Fail bit検知信号線の負荷容量が少なくなり、検知信号の転送速度が向上するという利点もある。

なお、上記実施形態においては、YCOMが16Byte分のサブカラムデコーダとしての役割を担っているが、YCOMが８Byte、32Byteなどの様々なパターンが考えられる。YCOMが存在することにより、Data-in/out の経路やアドレス選択、検知回路を多数のセンスアンプで共有することにより、高速化ができ、素子数を削減でき、全体として回路が小さくなるので、今後のNAND型フラッシュでは有効である。

＜第２の実施形態＞
図８は、本発明の半導体記憶装置の第２の実施形態に係るNAND型フラッシュメモリの主要部を取り出して一例を示すブロック図である。第２の実施形態は、図２を参照して前述した第１の実施形態と比べて、センスアンプ・データラッチ・サブカラムデコーダ（S/A Data Latch sub-column decoder）２１ａのサブカラム（sub-Column）アドレス信号線２８を双方向に用い、サブカラムデコーダ（sub-column decoder）から駆動されたカラムアドレス信号をメインカラムデコーダ２２ａのフェイルセグメントアドレスラッチ２６へ入力するように変更している。つまり、サブカラムアドレス信号線２８をFail bit検知信号線２４と兼用している。

本例のNAND型フラッシュメモリの１ページが4KByteの場合、YCOM選択アドレスは８ビットの相補信号Y0<7:0> とY1<7:0> で指定され、YCOMを選択するためのデコード信号は16本存在している。１本の信号にYCOMを16個ずつ接続することにより、256個のYCOMを16個のセグメントとして分割することができる。

図９は、図８中に示したメインカラムデコーダ２２から駆動されるサブカラムアドレス信号線（YCOM選択信号線）２８が、センスアンプ・データラッチ・サブカラムデコーダ（ S/A Data Latch sub-column decoder）２１におけるFail bit検知信号線２４を兼用している部分を取り出して示す回路図である。メインカラムデコーダ２２ａ内のYCOM選択駆動回路は、例えばトライステートバッファ回路９０が用いられており、YCOM選択時にはenable状態に制御されてYCOM選択信号をYCOM選択信号線２８に出力し、一括検知動作の時には disable状態に制御される。

これに対して、YCOMのFail bit検知回路は、一括検知動作の時にはenable状態に制御され、Fail bitの有無に応じてFBUS信号Y0<7:0>,Y1<7:0> をFail bit検知信号出力段（例えばNMOSトランジスタ）からFail bit検知信号線２４に出力する。そして、メインカラムデコーダ２２ａ内のフェイルセグメントアドレスラッチ２６の入力段回路９１は、一括検知動作の時にはenable状態に制御されてFail bit検知信号線２４のFLAG Y0<7:0>,Y1<7:0>を取り込み、フェイルセグメントアドレスラッチ２６にセグメント選択アドレスとしてラッチする。なお、YCOMのFail bit検知回路は、一括検知enable信号あるいはBit検知enable信号によりenable状態に制御され、Fail bit検知信号をFLAG信号出力段（例えばNMOSトランジスタ）からFLAG<7:0> 信号を出力する。

このような動作により、一括検知動作を行うと同時に、Fail bitが存在するセグメントを約256Byte単位で特定する動作(Segment一括検知)を行うことができる。したがって、実際のFail bit検知時に、Fail bitが存在しないYCOMに対しての探索を行う必要が無くなる。また、既存のカラムアドレス信号線を用いているので、新たに信号線を増やす必要が無い。

図１０は、本実施形態のNAND型フラッシュメモリにおけるプログラム時におけるFail bit検知動作の一例を示すフローチャートである。このフローチャートは、第１の実施形態における図５に示したフローチャートと比べて、16個のセグメントに対してFail bit検知動作を行う点が異なる。

図１１は図１０中に示したFail bit検知動作の一例を示すタイミングチャートである。このタイミングチャートは、第１の実施形態における図７に示したタイミングチャートと比べて、YCOM選択アドレス信号Y0<7:0> とY1<7:0> をFail bitが存在するセグメントの検知信号として用いている点が異なる。

上記した第２の実施形態によれば、一括検知動作と同時に、Fail bitが存在するセグメントを詳細に特定することができ、かつ、信号線も増えることがなく、レイアウト面積に対しても有効である。

NAND型フラッシュメモリの世代とともにページ長が長くなっており、ページの分割数も多く必要になり、ページを分割指定するカラムデコーダのアドレス信号線も多く必要になる。したがって、既存のカラムアドレス信号線をFail bitが存在するセグメントを指定するために兼用することにより、信号線を余分に増やす必要がなくなる。

なお、上記各実施形態は、NAND型フラッシュメモリを例に挙げて説明したが、本発明は NOR型フラッシュメモリ等の不揮発性半導体メモリにも適用でき、本発明の主旨を逸脱しない範囲で適宜変更して実施することができる。

２１…センスアンプ・データラッチ・サブカラムデコーダ、２２…メインカラムデコーダ、２３…Fail bitカウンタ回路。

Claims

メモリセルアレイ内のページを複数のセグメントに分割し、各セグメント毎にフェイルビットの存否を一括検知する機能を具備することを特徴とする半導体記憶装置。
前記ページに対してフェイルビットの存否を検知するページフェイル一括検知とページのセグメント毎にフェイルビットの存否を検知するセグメントフェイル一括検知を同時に行う機能を具備することを特徴とする請求項１記載の半導体記憶装置。
前記セグメントフェイル一括検知の結果を転送するフェイル検知信号線をセグメント毎に有し、前記フェイル検知信号線からの信号を受けてフェイルビットが存在するセグメントのアドレスを記憶する記憶回路を有することを特徴とする請求項１または２に記載の半導体記憶装置。
前記記憶回路の記憶内容に基づいてフェイルビットが存在するセグメントのみ選択し、フェイルビットが存在するバイト中のフェイルビット存在位置を検知するように制御する回路を有することを特徴とする請求項３に記載の半導体記憶装置。
前記セグメント内のカラムを選択するアドレス信号線を双方向に用いることにより、前記アドレス信号線をフェイル検知信号線として兼用することを特徴とする請求項３に記載の半導体記憶装置。