CN107146639B - 半导体存储装置及存储器系统 - Google Patents

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Abstract

本发明的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置(10)具备：第1存储器单元，能够存储n比特的数据；第2存储器单元，能够存储m比特(m＞n)的数据；以及读出放大器(12)，对第1及第2存储器单元进行数据的读取及写入。在半导体存储装置(10)从控制器(20)接收到第1命令时，读出放大器(12)将第1数据写入至第1存储器单元。然后，读出放大器(12)在写入后从第1存储器单元读取第1数据，将第1数据与所读取出的第1数据进行比较。在半导体存储装置(10)从控制器(20)接收到第2命令的情况下，读出放大器(12)将从第1存储器单元读取的第1数据或从控制器(20)接收的第2数据写入至第2存储器单元。

Description

半导体存储装置及存储器系统
[相关申请]
本申请享有以日本专利申请2016-38942号(申请日：2016年3月1日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及存储器系统。
背景技术
已知有如下存储器系统：具备半导体存储装置及控制器，所述半导体存储装置具有使用存储1比特的数据的存储器单元的高速缓存区域与使用存储2比特以上的存储器单元的存储区域。
发明内容
本发明的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。
实施方式的半导体存储装置具备：第1存储器单元，能够存储n比特(n为1以上的自然数)的数据；第2存储器单元，能够存储m比特(m为2以上的自然数，m＞n)的数据；以及读出放大器，对第1及第2存储器单元进行数据的读取及写入。在半导体存储装置从控制器接收到第1命令时，读出放大器将第1数据写入至第1存储器单元。然后，读出放大器在写入后从第1存储器单元读取第1数据，并将第1数据与所读取出的第1数据进行比较。在半导体存储装置从控制器接收到第2命令的情况下，读出放大器将从第1存储器单元读取出的第1数据或从控制器接收到的第2数据写入至第2存储器单元。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是第1实施方式的存储器系统所具备的半导体存储装置的框图。
图3是第1实施方式的存储器系统所具备的半导体存储装置所包含的存储器单元阵列及读出放大器模块的电路图。
图4是第1实施方式的存储器系统中的写入动作的流程图。
图5是第1实施方式的存储器系统中的第1写入动作的流程图。
图6是第1实施方式的存储器系统中的第1写入动作时的状态读取结果。
图7是存储在第1实施方式的存储器系统所具备的控制器中的错误订正标记信息的数据表。
图8是第1实施方式的存储器系统中的第1写入动作的时序图。
图9是第1实施方式的存储器系统中的第1写入动作的指令顺序。
图10是第1实施方式的存储器系统中的第2写入动作的流程图。
图11是第1实施方式的存储器系统中的第2写入动作的指令顺序。
图12是第1实施方式的存储器系统中的第2写入动作的说明图。
图13是第1实施方式的存储器系统中的第2写入动作的说明图。
图14是说明第2实施方式的存储器系统所具备的半导体存储装置所包含的存储器单元晶体管的阈值分布的图。
图15是第2实施方式的存储器系统中的第1写入动作的流程图。
图16是第2实施方式的存储器系统中的第1写入动作时的状态读取结果。
图17是第2实施方式的存储器系统中的第2写入动作的流程图。
图18是第1实施方式的存储器系统中的第2写入动作的指令顺序。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，对于具有相同功能及构成的要素标注共通的参照符号。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置及存储器系统进行说明。
[1-1]存储器系统1的构成
首先，使用图1对存储器系统的构成进行说明。在图1中示出存储器系统的框图。如图1所示，存储器系统1具备半导体存储装置10及控制器20。
半导体存储装置10是非易失地存储数据的NAND(NOT AND，与非)型闪存。在下文中对半导体存储装置10的构成的详细内容进行叙述。
控制器20响应来自外部的主机机器的命令而命令半导体存储装置10执行读取、写入及删除等。另外，控制器20对半导体存储装置10中的存储器空间进行管理。如图1所示，控制器20具备处理器(CPU)21、内置存储器(RAM)22、寄存器23、ECC(Error Checking andCorrecting，错误检查与订正)电路24、NAND接口电路25、缓冲存储器26及主机接口电路27。
处理器21对控制器20整体的动作进行控制。例如，处理器21响应从主机机器接收的写入命令，发布基于NAND接口的写入命令。该动作在读取及删除的情况下也同样。
内置存储器22及寄存器23例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，且被用作处理器21的作业区域。内置存储器22保存用来管理半导体存储装置10的固件或各种管理表等。寄存器23保存在高速缓存写入动作时从半导体存储装置10接收的错误订正标记。
ECC电路24进行数据的错误订正(ECC：Error Checking and Correcting)处理。具体来说，ECC电路24在写入数据时基于写入数据而产生奇偶校验(parity)。然后，ECC电路24在读取数据时根据奇偶校验产生校验子来检测错误，并对所检测出的错误进行订正。
NAND接口电路25与半导体存储装置10连接，并负责与半导体存储装置10的通信。例如，NAND接口电路25根据处理器21的指示将指令CMD、地址信息ADD及数据DAT发送至半导体存储装置10。另外，NAND接口电路25从半导体存储装置10接收状态信息STS及数据DAT。该状态信息STS例如包含错误订正标记或待命/忙碌信息。错误订正标记及待命/忙碌信息的详细内容在下文中进行叙述。
缓冲存储器26暂时保存控制器20从半导体存储装置10及主机机器接收的数据等。
主机接口电路27经由未图示的主机总线与主机机器连接，并负责与主机机器的通信。例如，主机接口电路27将从主机机器接收的命令及数据分别传输至处理器21及缓冲存储器26。
此外，也可为在所述构成中未设置ECC电路24，处理器21具有ECC电路24的功能。另外，内置存储器22及寄存器23也可由1个半导体存储器构成。另外，NAND总线所含之信号线DQ的条数并不限定于此，可以进行各种变更。
[1-1-1]半导体存储装置10的构成
接下来，使用图2对半导体存储装置10的构成进行说明。在图2中示出半导体存储装置10的框图。如图2所示，半导体存储装置10具备存储器单元阵列11、读出放大器模块12、行解码器13、输入输出电路14、寄存器15、逻辑控制电路16、定序器17、待命/忙碌控制电路18及电压产生电路19。
存储器单元阵列11具备多个区块BLK，在图2中例示多个区块BLK中的区块BLK0～BLK3。区块BLK是与比特线及字线建立关联的多个非易失性存储器单元的集合，例如成为数据的删除单位。在半导体存储装置10中，例如区块BLK0被用作高速缓存区域，区块BLK1～BLK3被用作存储区域。
高速缓存区域是暂时保存写入数据的存储区域。该高速缓存区域应用使存储器单元存储1比特的数据的SLC(Single-Level Cell，单级单元)方式。相对于此，存储区域是每单位面积的存储容量大于高速缓存区域的存储区域，是数据的保存区域。该存储区域应用使存储器单元存储2比特以上的数据的MLC(Multi-Level Cell，多级单元)方式。因此，关于高速地写入数据，高速缓存区域比存储区域更优异。相对于此，就保存大容量的数据的方面来说，存储区域比高速缓存区域更优异。
因此，在从控制器20接收数据的写入命令时，数据首先被暂时写入至高速缓存区域。其后，在任意时间点(例如空白时间)将写入至高速缓存区域的数据传输至存储区域。由此，能够兼顾数据的高速写入与大容量化。
本实施方式是以应用使存储区域的存储器单元存储3比特的数据的TLC(Triple-Level Cell，三级单元)方式的情况为例进行说明。
读出放大器模块12从存储器单元阵列11读取数据DAT，并视需要经由输入输出电路14将所读取出的数据DAT输出至控制器20。另外，读出放大器模块12将从控制器20经由输入输出电路14接收的写入数据DAT传输至存储器单元阵列11。
行解码器13选择与进行读取及写入的对象的存储器单元对应的字线。然后，行解码器13对所选择的字线及非选择的字线分别施加所需的电压。
输入输出电路14从控制器20接收指令CMD、地址信息ADD及写入数据DAT，并分别传输至指令寄存器15C、地址寄存器15B及读出放大器模块12。另外，输入输出电路14将从状态寄存器15A及读出放大器模块12传输的状态信息STS及读出数据DAT发送至控制器20。所述多个输入输出信号例如经由8比特宽的输入输出端子I/O1～I/O8而被收发。以下，将收发该8比特的数据的各条信号线称为信号线DQ0～DQ7。
寄存器15包含状态寄存器15A、地址寄存器15B、指令寄存器15C。状态寄存器15A保存状态信息STS。另外，状态寄存器15A根据定序器17的指示而将该状态信息STS传输至输入输出电路14。地址寄存器15B保存地址信息ADD。并且，地址寄存器15B将地址信息ADD所包含之列地址信号CA及行地址信号RA分别传输至读出放大器模块12及行解码器13。指令寄存器15C保存指令CMD。并且，指令寄存器15C将指令CMD传输至定序器17。
逻辑控制电路16从控制器20接收各种控制信号以控制输入输出电路14及定序器17。作为该控制信号，例如使用芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号/RE及写入保护信号/WP。信号/CE是用来使半导体存储装置10使能的信号。信号CLE及ALE分别是将输入信号为指令及地址信号通知给输入输出电路14的信号。信号/WE及/RE分别是例如对输入输出电路14指示经由输入输出端子I/O1～I/O8输入及输出信号的信号。信号/WP例如是用来在接通/断开电源时使半导体存储装置10为保护状态的信号。
定序器17控制半导体存储装置10整体的动作。具体来说，定序器17基于从指令寄存器15C传输的指令CMD来控制读出放大器模块12、行解码器13、电压产生电路19等，而执行数据的写入、读取动作等。
待命/忙碌控制电路18基于定序器17的动作状态产生待命/忙碌信号RY/(/BY)，并将该信号发送至控制器20。信号RY/(/BY)是将半导体存储装置10为待命状态(受理来自控制器20的命令的状态)抑或是忙碌状态(未受理来自控制器20的命令的状态)通知给控制器20的信号。另外，信号RY/(/BY)是通过由待命/忙碌控制电路18控制连接在其输出的晶体管Tr的接通断开而产生。例如，信号RY/(/BY)在半导体存储装置10读取数据等的动作中被设为“L”电平(忙碌状态)，当这些动作结束时被设为“H”电平(待命状态)。
电压产生电路19产生适合于存储器单元阵列11、读出放大器模块12及行解码器13的电压。
此外，存储器单元阵列11所具备的区块BLK数并不限定于此，可以设为任意的数量。另外，在多个区块BLK中，被分配至高速缓存区域的区块BLK的个数与被分配至存储区域的区块BLK的个数也并不限定于此，可以分别设为任意的数量。
另外，作为控制器20获知半导体存储装置10的动作状态的机构，也可以不使用待命/忙碌控制电路18。在该情况下，定序器17将与待命/忙碌信号对应的待命/忙碌信息存储至状态寄存器15A。因此，如果控制器20发布状态读取指令，那么该信息从状态寄存器15A被读出，并从输入输出电路14被输出。由此，控制器20能够获知半导体存储装置10的动作状态。
[1-1-2]区块BLK的构成
接下来，使用图3对区块BLK的构成进行说明。在图3中示出区块BLK及读出放大器模块12的电路图。如图3所示，区块BLK具备多个NAND串NS。
各NAND串NS与比特线BL0～BL(L－1)((L－1)为1以上的自然数)对应地设置，例如包含8个存储器单元晶体管MT(MT0～MT7)及选择晶体管ST1、ST2。
存储器单元晶体管MT具备控制栅极及电荷储存层，且非易失地保存数据。另外，存储器单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。同一区块内的选择晶体管ST1及ST2的栅极分别共通地连接在选择栅极线SGD及SGS。同样地，同一区块内的存储器单元晶体管MT0～MT7的控制栅极分别共通地连接在字线WL0～WL7。
另外，在存储器单元阵列11内位于同一列的NAND串NS的选择晶体管ST1的漏极共通地连接在比特线BL。也就是说，比特线BL将多个区块BLK间位于同一列的NAND串NS共通地连接。进而，多个选择晶体管ST2的源极共通地连接在源极线SL。
在以上构成中，将连接在共通的字线WL的多个存储器单元所保存的1比特数据的集合称为“页”。因此，在应用SLC方式的情况下，在连接在1条字线WL的多个存储器单元的集合中存储1页量的数据。另一方面，在应用TLC方式的情况下，各存储器单元能够保存3比特数据，因此在连接在1条字线WL的多个存储器单元的集合中存储了3页量的数据(作为3比特中的上位比特数据的集合的上位页、作为中位比特数据的集合的中位页、及作为下位比特数据的集合的下位页这3页)。
换句话说，所谓“页”，也可以定义为由连接在同一字线的存储器单元所形成的存储器空间的一部分。数据的写入及读取可以针对每一该页进行(将该方式称为page-by-page reading/writing(逐页读取/写入))。在该情况下，每次写入或读取1页数据时，控制器20均对半导体存储装置10发布指令。
或者，数据的写入及读取也可以针对每条字线WL进行。在该情况下，应用SLC方式时的动作与针对每页进行的情况相同，但在应用TLC方式的情况下，通过1次指令输入而统括地写入或读取被分配至1条字线WL的3页量的数据(将该方式称为sequential reading/writing(顺序读取/写入))。
以下，以page-by-page reading/writing的情况为例进行说明，但在sequentialreading/writing的情况下也可以应用。
此外，在所述构成中，1个NAND串NS所包含的存储器单元晶体管MT的数量并不限定于此，可以设为任意的数量。
[1-1-3]读出放大器模块12的构成
接下来，接着使用图3对读出放大器模块12的构成进行说明。如图3所示，读出放大器模块12具备设置在每条比特线BL的读出放大器单元SAU(SAU0～SAU(L－1))。并且，各读出放大器单元SAU具备读出放大器部SA、锁存电路SDL、DL1、DL2及XDL、以及运算部OP。这些读出放大器部SA、锁存电路SDL、DL1、DL2及XDL、以及运算部OP是以能够相互收发数据的方式连接。
读出放大器部SA在读取时读出已被读取至对应的比特线BL的数据，并判断读取数据是“0”还是“1”。另外，在写入时，基于写入数据对比特线BL施加电压。
锁存电路SDL、DL1及DL2暂时保存读取数据及写入数据。读取时读出放大器部SA所确定的读取数据、及写入时被传输至锁存电路XDL的写入数据例如被传输至锁存电路SDL、DL1及DL2的任一个。
锁存电路XDL用于读出放大器单元SAU与控制器20之间的数据的输入输出。也就是说，从控制器20接收的数据经由锁存电路XDL传输至锁存电路SDL、DL1或者DL2、或读出放大器部SA。另外，锁存电路SDL、DL1或者DL2、或读出放大器部SA的数据经由锁存电路XDL传输至控制器20。
运算部OP基于保存在锁存电路SDL、DL1及DL2的数据进行与门(AND)运算、与非门(NAND)运算、或门(OR)运算、或非门(NOR)运算、及异或非门(XNOR)运算等各种逻辑运算。
此外，读出放大器单元SAU所具备的锁存电路的个数并不限定于此。例如，基于1个存储器单元所存储的比特数进行设定。另外，也可以不在读出放大器单元SAU设置运算部OP。在该情况下，运算部OP的功能是通过锁存电路SDL、DL1及DL2间的数据传输而实现。
[1-2]写入动作
[1-2-1]写入动作的概略
接下来，使用图4对存储器系统1的写入动作的概略进行说明。在图4中示出存储器系统1中的写入动作的流程图。
首先，半导体存储装置10将从控制器20传输的输入数据以SLC方式写入至高速缓存区域(步骤S10)。接下来，半导体存储装置10将在步骤S10中写入至高速缓存区域的3页量的数据从该高速缓存区域读取出(步骤S11)。此处从高速缓存区域读取出的页数是基于应用于存储区域的写入方式而设定，且与在存储区域中1个存储器单元能够存储的数据的比特数对应。在本例的情况下，存储区域应用TLC方式，因此从高速缓存区域读取3页量的数据。
接下来，半导体存储装置10将从高速缓存区域读取出的3页量的数据以TLC方式写入至存储区域(步骤S12)。
接下来，半导体存储装置10确认从控制器20传输的全部输入数据是否被写入至存储区域(步骤S13)。在全部输入数据未被写入至存储区域的情况下(步骤S13、No(否))，返回至步骤S11，半导体存储装置10进行剩余输入数据的写入处理。此处，在剩余输入数据量小于3页的情况下，将剩余的1页或2页量的数据从高速缓存区域读出，并将读出的数据的1比特或2比特量以TLC方式写入至存储区域。另一方面，在全部输入数据已被写入至存储区域的情况下(步骤S13、Yes(是))，存储器系统1结束写入动作。
如上所述，在存储器系统1的写入动作中，半导体存储装置10将从控制器20输入的数据首先写入至高速缓存区域。接下来，半导体存储装置10在结束对高速缓存区域的写入后，将写入的数据从高速缓存区域读取并写回至存储区域。
在以上的动作中，将步骤S10中的数据的写入称作第1写入动作，将步骤S11及S12称作第2写入动作，以下对这些动作的详细内容进行说明。
[1-2-2]第1写入动作
[1-2-2-1]第1写入动作的详细内容
首先，使用图5对第1写入动作的详细内容进行说明。在图5中示出第1写入动作的流程图。
如图5所示，首先，控制器20将写入指令、地址及1页量的数据发送至半导体存储装置10(步骤S30)。那么，在接收了这些信号的半导体存储装置10中，定序器17控制读出放大器模块12及行解码器13等，并将所接收的1页量的数据以SLC方式写入至高速缓存区域的存储器单元(步骤S20)。该SLC方式的写入动作也包含写入数据后的错误确认动作。所谓错误确认动作是指通过读取所写入的数据并将其与保存在读出放大器内的写入数据进行比较而判断是否产生写入错误的动作。错误确认动作的详细内容在下文中进行叙述。
在步骤S20之后，如果半导体存储装置从忙碌状态转变成待命状态，那么控制器发布状态读取指令“xxh”(步骤S31)，并将其保存在半导体存储装置10的指令寄存器15C。指令“xxh”是命令包含错误订正标记的状态信息的读取的指令。当指令“xxh”被储存至寄存器15C时，定序器17从状态寄存器15A读取包含错误订正标记的状态信息(步骤S21)。
使用图6对在所述步骤S21中读取的状态信息进行说明。如图示那样，状态信息例如为8比特的数据，且包含错误订正标记及待命/忙碌信息。也就是说，错误订正标记保存在8比特数据的最上位比特，待命/忙碌信息保存在最下位比特。在本例中，未使用第2比特至第7比特，但这些比特中也可以包含其它信息。
错误订正标记例如在不需要进行对象页的错误订正的情况下变成“0”，在需要进行对象页的错误订正的情况下变成“1”。待命/忙碌信息表示半导体存储装置10能否从控制器20接收指令，例如在半导体存储装置10为忙碌状态的情况下变成“0”，在待命状态的情况下变成“1”。
并且，所述8比特数据从最上位比特依序与信号线DQ0～DQ7配对，并使用这些信号线将其输出至控制器20(步骤S22)。然后，控制器20将所接收的状态信息所含的错误订正标记以表的形式保存在寄存器23(步骤S32)。
使用图7对所述步骤S32中由错误订正标记而产生的表进行说明。图7是表的概念图，存储器单元阵列11的高速缓存区域具备分别包含n(n为1以上的自然数)页PG的m个(m为1以上的自然数)区块BLK，并将该高速缓存区域的错误订正标记制成表。
如图示那样，表是(n×m)的矩阵，列表示字线WL的位置(页PG0～PG(n－1))，行表示区块BLK的位置(区块BLK0～BLK(m－1))。
例如，在区块BLK0中不包含需要错误订正的页的情况下，如图7所示，与区块BLK0对应的列中全部保存“0”。另一方面，在区块BLK1中第(n－2)页PG(n－2)中需要错误订正的情况下，如图7所示，与区块BLK1的页PG(n－2)对应的单元中保存“1”，与其它不需要错误订正的页PG对应的单元中保存“0”。以下的区块BLK也同样。
该表例如是通过处理器21的处理而制作。具体来说，首先，NAND接口电路25将从半导体存储装置10接收的状态信息传输至缓冲存储器26。接下来，处理器21从存储在缓冲存储器26中的状态信息中提取错误订正标记。接下来，处理器21将所提取的错误订正标记与对应的字线WL及区块BLK建立关联而制成表，并将其保存在寄存器23。
并且，通过参照该表，处理器21能够获得哪一区块的哪一页中需要错误订正的信息。
在步骤S22之后，在已写入的数据并非为最后1页量的情况下(步骤S23、否)，返回至步骤S20，半导体存储装置10进行剩余输入数据的写入处理。另一方面，在已写入的数据为最后1页量的情况下(步骤S23、是)，存储器系统1结束第1写入动作。
[1-2-2-2]错误确认动作
接下来，使用图8对错误确认动作的详细内容进行说明。在图8中示出第1写入动作的时序图，且示出各动作的处理状态与保存在锁存电路SDL、DL1及XDL的数据。
如图8所示，第1写入动作大体包含写入动作与错误确认动作。以下，为了与包含第1写入动作及第2写入动作的“广义的写入动作”进行区分，将第1写入动作所含的写入动作称为“狭义的写入动作”。
首先，在时刻t0，开始进行基于SLC方式的狭义的写入动作。该写入例如包含3次编程循环操作及在3次编程循环操作后进行的检测动作。编程循环操作是编程动作与编程验证动作的组合，所述编程动作是将电子注入至电荷储存层而使阈值电压变动(如果是非写入对象单元，那么例如通过自升压技术等而抑制阈值电压的变动)，所述编程验证动作判断通过该编程动作而变动后的阈值电压是否处于适当的电平。另外，检测动作是如下动作：对第3次编程循环操作中的验证动作结果进行确认，并判断验证失败的比特数(失败比特数)是否变成某阈值以上。
如图示那样，在重复进行编程循环操作的期间，锁存电路SDL保存验证结果，锁存电路DL1保存对所选择的页的写入数据，锁存电路XDL保存写入至下一页的数据。
接下来，在时刻t1，定序器17参照读出放大器模块的锁存电路SDL确认失败比特数。此处，在失败比特数变成阈值以上的情况下，返回至时刻t0，并再次进行编程循环操作。另一方面，在失败比特数小于阈值的情况下，移行至时刻t2的动作。此外，确认该失败比特数的动作可以在每次编程循环操作中执行，也可以在规定次数的编程循环操作后执行。另外，在执行了规定次数的该确认动作后失败比特数小于阈值的情况下，定序器17将对象页的写入设为失败，并将表示该页的写入失败的信息保存在状态寄存器15A。
接下来，在时刻t2，定序器17开始进行错误确认动作。错误确认动作大体包含读取动作、数据运算动作及检测动作这3个步骤。以下，对它们的详细内容进行说明。
如图示那样，首先，在时刻t2，定序器17开始进行读取动作。也就是说，各读出放大器单元SAU将写入数据保存在锁存电路DL1，并直接将刚写入的数据(在时刻t0～t1写入的数据)从存储器单元阵列11读出。从存储器单元阵列11读出的数据被保存在锁存电路SDL。
接下来，在时刻t3，开始进行数据运算动作。也就是说，各读出放大器单元SAU的运算部OP进行保存在锁存电路SDL的数据与保存在锁存电路DL1的数据的XNOR运算。也就是说，运算部OP判定写入数据与来自写入对象页的读取数据是否一致。该运算结果被保存在锁存电路DL1，此处，表示运算结果不一致的比特表示在读取时被作为错误而检测出的可能性高。
接下来，在时刻t4，开始进行检测动作。也就是说，定序器17对表示XNOR运算结果不一致的读出放大器单元SAU的数量(错误比特数)进行确认。具体来说，定序器17在该错误比特数小于阈值的情况下，将错误订正标记设为“0”(无需对象页的错误订正)，在错误比特数超过阈值的情况下，将错误订正标记设为“1”(必需对象页的错误订正)。该错误订正标记如上所述那样存储在状态寄存器15A。
此外，在所述动作中保存各数据的锁存电路并不限定于此，可以进行各种变更。例如，也可以使XNOR运算结果保存在未图示的锁存电路DL2。
[1-2-2-3]第1写入动作的指令顺序
接下来，使用图9对第1写入动作的指令顺序进行说明。在图9中示出第1写入动作的指令顺序的一例。以下，以将3页量的数据写入至高速缓存区域的情况为例进行说明。此外，在以下的说明中，由控制器20发布的地址及指令分别被存储在地址寄存器15B及指令寄存器15C。
如图9所示，首先控制器20发布指令“A2h”，并发送至半导体存储装置10。指令“A2h”是对半导体存储装置10命令以SLC方式进行处理的指令。接下来，控制器20发布写入指令“80h”，并发送至半导体存储装置10。指令“80h”是命令写入的指令。
接下来，控制器20例如跨及5个循环发布地址信息ADD，并发送至半导体存储装置10。该地址信息ADD是指定高速缓存区域的地址的信息。接下来，控制器20跨及多个循环将写入数据Din输出至半导体存储装置10(图5、步骤S30)。此处所输出的数据Din合计相当于1页量的数据，例如被保存在读出放大器模块12的锁存电路XDL。
接下来，控制器20发布指令“10h”，并发送至半导体存储装置10。指令“10h”是基于刚发送来的地址信息及数据Din而用来使半导体存储装置10执行数据写入的指令。如果指令“10h”被保存至寄存器15C，那么定序器17控制读出放大器模块12及行解码器13等，并开始进行包含错误确认动作的SLC方式的写入动作(图5、步骤S20)。此时，读出放大器模块12对寄存器内的地址信息中的列地址信号CA进行解码，并将保存在锁存电路XDL的数据Din传输至各比特线BL。另外，行解码器13对寄存器内的地址信息中的行地址信息RA进行解码，并对选择字线及非选择字线施加所需的电压。此时，待命/忙碌控制电路18将待命/忙碌信号设为“L”电平，并将半导体存储装置10为忙碌状态通知给控制器20。接下来，如果半导体存储装置10结束写入动作，那么待命/忙碌控制电路18将待命/忙碌信号设为“H”电平，并将半导体存储装置10为待命状态通知给控制器20。图示的tProg(SLC)表示进行该SLC方式的写入动作的期间。
接下来，控制器20发布指令“xxh”，并将其发送至半导体存储装置10(图5、步骤S31)。指令“xxh”是用来从状态寄存器15A读取状态信息的指令。如果指令“xxh”被保存至寄存器15C，那么定序器17读取存储在寄存器15A的包含错误订正标记的状态信息(图5、步骤S21)，并将包含状态信息的数据Dout输出至控制器20(图5、步骤S22)。当控制器20接收数据Dout时，从数据Dout提取错误订正标记并将其存储在寄存器23(图5、步骤S32)。
以上的动作与将1页量的数据写入至高速缓存区域相对应。关于以下的第2页及第3页的数据的写入，仅地址信息ADD及数据Din、Dout的内容不同，指令顺序相同，因此省略说明。
[1-2-3]第2写入动作
[1-2-3-1]第2写入动作的详细内容
接下来，使用图10对第2写入动作的详细内容进行说明。在图10中示出第2写入动作的流程图。
如图10所示，首先控制器20发布读取指令，并将其发送至半导体存储装置10(步骤S40)。该读取指令是命令半导体存储装置10从存储器单元阵列11向读出放大器模块读取1页量的指令。接下来，控制器20发送成为读取对象的区域的地址。该地址相当于存储器单元阵列11的高速缓存区域的任一页。
定序器17基于所接收的读取指令，从存储器单元阵列11的高速缓存区域读取1页量的数据(步骤S41)。具体来说，行解码器13对寄存器15内的地址信息中的行地址信息RA进行解码，并对选择字线及非选择字线施加所需的电压。然后，读出放大器模块12读出已被读取至比特线的数据。此时所读出的数据例如保存在各读出放大器单元SAU的锁存电路SDL。
接下来，控制器20的例如处理器21参照存储在寄存器23的表，对与刚将数据读出后的页对应的错误订正标记进行确认(步骤S42)。
此处，在所参照的错误订正标记为“1”的情况下(步骤S43、是)、也就是对象数据为必需错误订正的数据的情况下，控制器20发布数据输出指令，并将其发送至半导体存储装置10(步骤S44)。该数据输出指令是命令从读出放大器模块12向控制器20输出数据的指令。接下来，控制器20发送成为读取对象的读出放大器单元的地址。
定序器17基于所接收的数据输出指令，从由地址指定的读出放大器单元SAU的锁存电路SDL经由锁存电路XDL传输至控制器20(步骤S45)。该数据例如保存在缓冲存储器26。
接下来，控制器20的ECC电路24执行所接收到的读取数据的错误订正处理(步骤S46)。
接下来，控制器20发布指令“80h”并将其发送至半导体存储装置10，接着将作为写入数据的错误订正后的读取数据传输至半导体存储装置10(步骤S47)。
另一方面，在步骤S43中所参照的错误订正标记为“0”的情况下(步骤S43、否)、也就是对象数据为无需错误订正的数据的情况下，控制器20发布指令“80h”并将其发送至半导体存储装置10(步骤S48)。此时，未从控制器20向半导体存储装置10发送写入数据。
在步骤S47或S48之后，控制器20判定从高速缓存区域读取出的数据是否达到以TLC方式写入至在存储区域中连接在同一字线的存储器单元的3页量(步骤S49)。
在从高速缓存区域读取出的数据未达到3页量的情况下(步骤S49、否)，控制器20以将读取数据传输至并未保存从高速缓存区域读取出的数据的锁存电路DL1或DL2的方式对半导体存储装置10进行命令(步骤S50)，并返回至步骤S40的动作。
另一方面，在从高速缓存区域读出的数据达到3页量的情况下(步骤S49、是)，控制器20发布写入指令并将其发送至半导体存储装置10(步骤S51)。该写入指令是用来使半导体存储装置10开始实际地对存储器单元写入数据的指令。
于是，定序器17根据步骤S51中所接收到的写入指令，将保存在各读出放大器单元SAU的锁存电路SDL、DL1及DL2的3比特量的数据以TLC方式写入至在存储区域连接在同一字线WL的存储器单元(步骤S52)。具体来说，行解码器13对寄存器15内的地址信息中的行地址信息RA进行解码，并对选择字线及非选择字线施加所需的电压。另外，读出放大器模块12将保存在锁存电路SDL、DL1及DL2的数据传输至各比特线BL。更具体来说，将与这些数据对应的电压施加至比特线BL。以此方式，当3比特量的数据写入结束时，存储器系统1结束第2写入动作。
在以上的说明中，步骤S40至步骤S50的动作与图4所示的步骤S11的动作对应，步骤S51及步骤S52的动作与图4所示的步骤S12的动作对应。
此外，在进行对存储区域的数据写入之前，保存在各读出放大器单元SAU的数据的页数基于存储区域所应用的写入方式而变化。也就是说，基于存储区域的存储器单元所存储的数据的比特数，各读出放大器单元所必需的锁存电路DL的个数也会发生变化。
[1-2-3-2]第2写入动作的指令顺序
接下来，使用图11～图13对第2写入动作的指令顺序进行说明。在图11中示出第2写入动作的指令顺序的一例，在图12及图13中分别示出错误订正标记为“1”及“0”的情况下的数据的传输路径的一例。以下，以在从高速缓存区域读出的3页量的数据中第1页的错误订正标记为“1”、第2页及第3页的错误订正标记为“0”的情况为例进行说明。
如图11所示，首先，控制器20持续发布指令“A2h”及“00h”，并分别发送至半导体存储装置10(图10、步骤S40)。指令“00h”相当于步骤S40中所说明的用于读取的地址输入受理指令，是命令半导体存储装置10读取数据的指令。接下来，控制器20例如跨及5个循环发布地址信息ADD，并将其发送至半导体存储装置10。该地址信息ADD是指定高速缓存区域的地址的信息。接下来，控制器20发布指令“30h”，并将其发送至半导体存储装置10。指令“30h”是基于刚发送来的地址信息而用来使半导体存储装置10执行数据读取的指令。如果指令“30h”被储存至寄存器15C，那么定序器17控制读出放大器模块12及行解码器13等，并开始进行读取动作(图10、步骤S41)。此时，待命/忙碌控制电路18将待命/忙碌信号设为“L”电平，并将半导体存储装置10为忙碌状态通知给控制器20。并且，当半导体存储装置10结束读出动作时，待命/忙碌控制电路18将待命/忙碌信号设为“H”电平，并将半导体存储装置10为待命状态通知给控制器20。图示的tRead表示进行该读取动作的期间。
在数据订正标记为“1”的情况下(图10、步骤S43、是)，控制器20在结束读取动作后发布指令“05h”，并将其发送至半导体存储装置10(图10、步骤S44)。指令“5h”相当于步骤S44中说明的数据输出指令，是命令从半导体存储装置10向控制器20输出数据的指令。并且，控制器20例如跨及5个循环发布地址信息ADD后发布指令“E0h”，并分别发送至半导体存储装置10。该地址信息ADD与刚进行读取的数据的地址对应。指令“E0h”是基于刚发送来的地址信息而用来使半导体存储装置10执行向控制器20输出数据的指令。如果指令“E0h”被储存至寄存器15C，那么储存在读出放大器模块12的包含错误的读出数据Dout被输出至控制器20(图10、步骤S45)。然后，控制器20使用ECC电路24对所输出的读取数据Dout的错误进行订正(图10、步骤S46)。
接下来，控制器20持续发布指令“01h”及“80h”，并分别发送至半导体存储装置10(图10、步骤S47)。指令“01h”表示为第1页的写入数据，是命令向对应的锁存电路传输数据的指令。然后，控制器20例如跨及5个循环发布地址信息ADD，并将其发送至半导体存储装置10。该地址信息ADD是指定存储区域的地址的信息。进而，控制器20将对错误进行了订正后的读取数据Din输出至半导体存储装置10，接着发布指令“1Ah”并将其发送至半导体存储装置10。如果指令“1Ah”被储存至寄存器15C，那么定序器17将所输入的读取数据Din传输至对应的读出放大器单元SAU的锁存电路DL1(图10、步骤S50)。此时，待命/忙碌控制电路18将待命/忙碌信号设为“L”电平，并将半导体存储装置10为忙碌状态通知给控制器20。接下来，当数据传输结束时，待命/忙碌控制电路18将待命/忙碌信号设为“H”电平，并将半导体存储装置10为待命状态通知给控制器20。图示的tDLtrans表示进行数据传输的期间。
以上的说明与在第1页的数据读取中错误订正标记为“1”的情况下的指令顺序对应。图12图示了该动作中的读取数据的传输路径。
在第2页以后的数据读取中错误订正标记为“0”的情况下的指令顺序相对于错误订正标记为“1”的情况的不同点是未发布与错误订正处理相关的指令。以下，关于第2页以后的数据读取及数据写入，对与错误订正标记为“1”的情况的不同点详细地进行说明。
如图11所示，在第2页数据读取中，首先控制器20发布指令“A2h”至结束数据读取(直至tRead的期间结束)与错误订正标记为“1”的情况同样。
接下来，控制器20持续发布指令“02h”及“80h”，并分别发送至半导体存储装置10(图10、步骤S48)。指令“02h”表示为第2页的写入数据，是命令向对应的锁存电路传输数据的指令。然后，控制器20例如跨及5个循环发布地址信息ADD，并将其发送至半导体存储装置10。进而，控制器20发布指令“1Ah”，并将其发送至半导体存储装置10。如果半导体存储装置10接收到指令“1Ah”，那么将读取数据传输至锁存电路DL2。
图13图示了在该第2页的数据读取中错误订正标记为“0”的情况下的读取数据的传输路径。如图13所示，错误订正标记为“0”的情况下的动作并不经由读出放大器单元SAU与控制器20之间的数据传输。
第3页的数据读取与相对于如图11所示在第2页的数据读取中发布指令“02h”及“1Ah”而发布指令“03h”及“10h”的情况相同。指令“03h”是表示为第3页的写入数据的指令，指令“10h”是命令TLC方式的写入的指令。
如果指令“10h”被储存至寄存器15C，那么定序器17控制读出放大器模块12及行解码器13等，并进行TLC方式的写入动作(图10、步骤S44)。此时，待命/忙碌控制电路18将待命/忙碌信号设为“L”电平，并将半导体存储装置10为忙碌状态通知给控制器20。然后，当半导体存储装置10结束写入动作时，待命/忙碌控制电路18将待命/忙碌信号设为“H”电平，并将半导体存储装置10为待命状态通知给控制器20。图示的tProg(TLC)表示进行该TLC方式的写入动作的期间。
通过以上的动作，从高速缓存区域读出的3页量的数据被写入至在存储区域连接在同一字线WL的存储器单元。
[1-3]第1实施方式的效果
接下来，对第1实施方式的效果进行说明。根据第1实施方式的半导体存储装置10，能够一边维持数据的可靠性，一边使写入动作高速化。以下，对该效果的详细内容进行说明。
在具备使用存储1比特的数据的存储器单元的高速缓存区域与使用存储2比特以上的存储器单元的存储区域的半导体存储装置中，首先将写入数据写入至高速缓存区域后写回至存储区域，由此比直接将数据写入至存储区域的情况更能使写入速度高速化。
然而，如果因微细化等的影响而导致从高速缓存区域读出的数据所包含的错误比特数增加，那么必需错误订正处理。并且，在进行错误订正处理的情况下，会在半导体存储装置与控制器之间产生数据的交换，进而错误订正处理本身耗费时间，因此写入速度减慢。
因此，第1实施方式的半导体存储装置10在进行对高速缓存区域的写入时进行错误确认动作，并根据该确认结果判断是否需要写回时的错误订正处理。
具体来说，在错误确认动作中，半导体存储装置10在刚对高速缓存区域写入后，确认所写入的数据是否被正确地读取。然后，半导体存储装置10在错误比特数达到指定值以上的情况下确立错误订正标记，并将该标记信息发送至控制器20。控制器20根据所接收的标记信息制作表，并将其保存在控制器20内的寄存器23。由此控制器20能够获知存储器单元阵列11内必需错误订正的页的地址。
进而，控制器20在写回数据时，基于错误订正标记进行错误订正。具体来说，当在错误订正标记为“1”的页写回时，控制器20将数据从半导体存储装置10读出，并通过ECC电路24对错误进行订正。接下来，将经订正后的数据发送至半导体存储装置10，且半导体存储装置10将该数据写回至存储器单元阵列11。另一方面，当在错误订正标记为“0”的页写回时，控制器20并不特别读取数据，而由半导体存储装置10将已读取至读出放大器模块12的数据直接写回至存储器单元阵列11。
由此，第1实施方式的半导体存储装置10在为了写回至存储区域而从高速缓存区域读出的数据的错误比特数多的情况下进行错误订正，因此能够提高数据的可靠性。另外，在写回至存储区域时，仅在必需的情况下进行错误订正处理，因此能够使写入动作高速化。
[2]第2实施方式
接下来，对第2实施方式的存储器系统1进行说明。第2实施方式将所述第1实施方式中说明的错误订正标记变更为移位读取(shift read)标记。并且，在第2写入动作中的从高速缓存区域读取数据时，基于移位读取标记进行移位读取。以下，对与第1实施方式的不同点进行说明。
[2-1]关于移位读取
首先，使用图14对移位读取进行说明。在图14中示出存储1比特的数据的存储器单元的阈值分布，图14的纵轴及横轴分别与存储器单元的数量及阈值电压Vth对应。
如图14所示，存储1比特的数据的存储器单元能够获取2个阈值的任一个。图14所示的低阈值分布“ER”为删除状态，例如被分配数据“1”。另一方面，高阈值分布“A”为写入状态，例如被分配数据“0”。在读取这种存储在存储器单元的数据的情况下，通过将读取电压VR设定在阈值分布“ER”与阈值分布“A”之间，而判定存储在存储器单元的数据。
然而，在存储器单元劣化的情况下或具有不良的情况下，如图14的虚线所示，存在阈值分布扩大的情况。例如，如图14所示，如果扩大后的阈值分布“ER”的下摆超过读取电压VR，那么存在在预先设定的读取电压VR下读取数据的错误比特数增加的情况。
因此，对错误比特数增加后的页进行变更用于数据读取的电压的移位读取。具体来说，在移位读取中，例如，如图14所示，用于读取数据的电压从读取电压VR变更为向增高的方向移位后的读取电压VR'。该读取电压VR的移位量被最佳化为扩大后的阈值分布。
使用如所述那样最佳化后的读取电压VR'的移位读取在读取劣化或具有不良的存储器单元的数据的情况下，能够降低读取数据的错误比特数。
在第2实施方式的存储器系统1中，进行基于移位读取标记的移位读取。移位读取标记是基于第1实施方式中说明的错误确认动作的结果而设定，例如在错误确认动作中，在错误比特数小于阈值的情况下将移位读取标记设为“0”，在错误比特数超过阈值的情况下将移位读取标记设为“1”。在该情况下，移位读取标记“0”表示无需对象页的移位读取，移位读取标记“1”表示必需对象页的移位读取。
此外，使读取电压VR'从读取电压VR移位的量及方向能够适当进行变更。例如，在扩大后的阈值分布“A”的下摆小于读取电压VR的情况下，读取电压VR向降低的方向移位。
[2-2]写入动作
接下来，对第2实施方式的存储器系统1的写入动作进行说明。写入动作的概略与第1实施方式相同，第1及第2写入动作的详细内容的一部分与第1实施方式不同。以下，对第2实施方式的存储器系统1的第1及第2写入动作与第1实施方式的不同点进行说明。
[2-2-1]第1写入动作的详细内容
首先，使用图15及图16对第1写入动作进行说明。在图15中示出高速缓存区域写入动作的流程图，在图16中示出高速缓存写入动作时的状态读取结果。第2实施方式的存储器系统1的第1写入动作是在第1实施方式中说明的图5中，将与错误订正标记相关的动作替换成与移位读取标记相关的动作。
如图15所示，首先，半导体存储装置10及控制器20分别进行所述步骤S20及步骤S30的动作。此外，在步骤S20中的错误确认动作中，基于错误确认结果的移位读取标记被储存在状态寄存器15A。
接下来，半导体存储装置10接收控制器20所发布的状态读取指令“yyh”(步骤S70)，并将所接收到的指令“yyh”存储至指令寄存器15C。指令“yyh”是命令读取包含移位读取标记的状态信息的指令。如果指令“yyh”储存至指令寄存器15C，那么定序器17将包含移位读取标记的状态信息从状态寄存器15A读出(步骤S60)。
然后，所读出的状态信息经由信号线DQ0～DQ7被输出至控制器20(步骤S61)，控制器20将所接收到的状态信息所包含的移位读取标记以表的形式保存至寄存器23(步骤S71)。以下的动作与第1实施方式中说明的图5相同，因此省略说明。
此外，在所述步骤S61中从半导体存储装置10输出的状态信息成为例如图16所示的信息。如图16所示，包含移位读取标记的状态信息与相对于图6中说明的包含错误订正标记的状态信息而将错误订正标记替换成移位读取标记的情况相同。
另外，保存在寄存器23的移位读取标记的表的构成及制作方法与例如图7中说明的错误订正标记的表相同。
[2-2-2]第2写入动作
[2-2-2-1]第2写入动作的详细内容
接下来，使用图17对第2写入动作进行说明。在图17中示出第2写入动作的流程图。第2实施方式的存储器系统1的第2写入动作是在第1实施方式中说明的图10中，将与错误订正标记相关的动作替换成与移位读取标记相关的动作。
如图17所示，首先，控制器20的例如处理器21参照存储在寄存器23的表，对与此后读取的页对应的移位读取标记进行确认(步骤S80)。
此处，在所参照的移位读取标记为“1”的情况下(步骤S81、是)、也就是此后读取对象的页中必需移位读取的情况下，控制器20发布移位读取指令，并将其发送至半导体存储装置10(步骤S82)。该移位读取指令是命令半导体存储装置10从存储器单元阵列11向读出放大器模块12利用移位读取来读取1页量的指令。
另一方面，在步骤S81中所参照的移位读取标记为“0”的情况下(步骤S81、否)、也就是在读取对象的页中无需移位读取的情况下，控制器20发布通常的读取指令并将其发送至半导体存储装置10(步骤S83)。
在步骤S82或S83之后，控制器20发送成为读取对象的区域的地址。该地址相当于存储器单元阵列11的高速缓存区域的任一页。
定序器17基于所接收到的移位读取指令或读取指令，将1页量的数据从存储器单元阵列11的高速缓存区域读出(步骤S84)。也就是说，在步骤S84中，在经由步骤S82的情况下进行移位读取，在经由步骤S83的情况下进行通常读取。在该移位读取与通常读取中，读取动作时施加至字线WL的电压不同。
在步骤S84之后，存储器系统1的动作移行至所述步骤S48。以下的动作与第1实施方式中说明的图10相同，仅图17中从步骤S50移行至步骤S80的方面不同。
[2-2-2-2]第2写入动作的指令顺序
接下来，使用图18对第2写入动作的指令顺序进行说明。在图18中示出第2写入动作的指令顺序的一例。以下，以在从高速缓存区域读取的3页量的数据中第1页的移位读取标记为“1”、第2页及第3页的移位读取标记为“0”的情况为例进行说明。
如图18所示，首先，控制器20持续发布指令“A2h”及移位读取指令“zzh”，并分别发送至半导体存储装置10(图17、步骤S82)。指令“zzh”相当于步骤S82中说明的移位读取指令。
接下来，控制器20例如跨及5个循环发布地址信息ADD，并将其发送至半导体存储装置10。该地址信息ADD是指定高速缓存区域的地址的信息。接下来，控制器20发布指令“30h”，并将其发送至半导体存储装置10。如果指令“30h”被储存至寄存器15C，那么定序器17控制读出放大器模块12及行解码器13等，并开始进行移位读取。当进行移位读取时，数据被读取至各读出放大器单元SAU的读出放大器部SA，且所读出的数据从读出放大器部SA被传输至锁存电路SDL。
接下来，控制器20持续发布指令“01h”及“80h”，并分别发送至半导体存储装置10。然后，控制器20例如跨及5个循环发布地址信息ADD，并将其发送至半导体存储装置10。接下来，控制器20发布指令“1Ah”，并将其发送至半导体存储装置10。当半导体存储装置10接收到指令“1Ah”时，将读取数据传输至锁存电路DL1(图17、步骤S50)。
以下的动作与第1实施方式中说明的图11相同，因此省略说明。也就是说，移位读取标记为“0”的情况下的指令顺序与在第1实施方式中说明的图11中错误订正标记为“0”的情况下的指令顺序相同。
[2-3]第2实施方式的效果
接下来，对第2实施方式的效果进行说明。根据第2实施方式的半导体存储装置10，能够比第1实施方式更提高写入速度。以下，对该详细内容进行说明。
在半导体存储装置中，存在能够通过进行移位读取而降低从高速缓存区域读取数据时所产生的错误比特数的情况。
因此，第2实施方式的半导体存储装置10是在第1实施方式中的错误确认动作中，在错误比特数成为特定值以上的情况下确立移位读取标记，并基于该移位读取标记制作表。该表是表示在存储器单元阵列11内哪一页中必需移位读取的信息。然后，通过将该表发送至控制器20，控制器20能够获得必需移位读取的地址。
进而，控制器20在写回数据时，当从高速缓存区域读取数据时，基于移位读取标记发布移位读取指令。具体来说，当在移位读取标记为“1”的页写回时发布移位读取指令，接收到移位读取指令的半导体存储装置10通过移位读取从高速缓存区域读取数据。另一方面，当在移位读取标记为“0”的页写回时发布通常的读取指令，接收到通常的读取指令的半导体存储装置10通过通常的读取动作从高速缓存区域读取数据。然后，所读出的数据被写入至存储区域。
由此，第2实施方式的半导体存储装置10与第1实施方式同样地能够提高数据的可靠性。另外，移位读取不会像进行错误订正处理的情况那样在半导体存储装置10与控制器20之间产生数据的交换，因此比第1实施方式更能使写入动作高速化。
[3]变化例等
所述实施方式的半导体存储装置《10、图1》具备：第1存储器单元《高速缓存区域、图2》，能够存储n比特(n为1以上的自然数)的数据；第2存储器单元《存储区域、图2》，能够存储m比特(m为2以上的自然数，m＞n)的数据；以及读出放大器《12、图2》，对第1及第2存储器单元进行数据的读取及写入。当半导体存储装置从外部的控制器《20、图1》接收到第1命令《80h、图9》时，读出放大器将第1数据写入至所述第1存储器单元《Program、图8》。然后，读出放大器在写入后从第1存储器单元读取第1数据《Read、图8》，并将第1数据与所读出的第1数据进行比较《XNOR、图8》。当半导体存储装置接收第1命令后接收到与第1命令不同的第2命令《80h、图11》时，基于所述比较结果，读出放大器将从第1存储器单元读出的第1数据写入至第2存储器单元或将从控制器接收的第2数据写入至第2存储器单元。
另外，所述实施方式的存储器系统具备所述半导体存储装置、及能够输出第1及第2命令的控制器。
由此，能够提供一种能使动作高速化的半导体存储装置及存储器系统。
此外，实施方式并不限定于所述第1及第2实施方式，可以进行各种变化。例如关于所述实施方式，使用具备1个平面的半导体存储装置10进行了说明，所述1个平面设置着1个存储器单元阵列11及与其对应的读出放大器模块12及行解码器13，但并不限定于此。也就是说，半导体存储装置10也可以具备由1个定序器17控制的2个以上的平面。在该情况下，错误订正标记及移位读取标记针对各平面分别设定，状态信息所包含的各平面的各标记根据状态读取指令而经由不同的信号线DQ输出。
另外，所述第1及第2实施方式通过将在错误确认动作中确立标记的错误比特数的阈值在错误订正标记与移位读取标记中设为不同的值而能够同时地应用。例如关于确立标记的阈值，将错误订正标记设定为比移位读取标记高。在该情况下，在错误确认动作中检测出的错误比特数少而期待由移位读取改善的情况下能够应用移位读取，在错误确认动作中检测出的错误比特数多而必需错误订正的情况下能够应用错误订正。由此，能够一边维持数据的可靠性，一边比第1实施方式更提高写入速度。此外，在进行此种处理的情况下，半导体存储装置10也可以根据1次状态读取指令将错误订正标记与移位读取标记同时地输出至控制器20。
另外，控制器20分别在图5所示的步骤S31中发布状态读取指令“xxh”，在图15所示的步骤S70中发布状态读取指令“yyh”，相对于此，也可以发布状态读取指令“70h”。也就是说，半导体存储装置10也可以将在接收到状态读取指令“70h”的情况下读取的写入通过/失败信息与错误订正标记及移位读取标记一起读取。
另外，表示了在所述实施方式中分别对高速缓存区域及存储区域的存储器单元应用SLC方式及TLC方式的写入的例，但并不限定于此，只要存储在高速缓存区域的存储器单元的比特数比存储在存储区域的存储器单元的比特数少即可。
另外，在所述实施方式中输出各状态信息的信号线DQ的分配并不限定于此，可以进行各种变更。另外，在所述实施方式中错误订正标记及移位读取标记的数字的分配并不限定于此，可以进行各种变更。
另外，在所述说明中，所谓“连接”表示电连接，不仅包含直接连接的情况，也包含经由任意的元件连接的情况。
此外，存储器单元阵列11也可为存储器单元晶体管MT三维积层在半导体衬底的上方而成的构成。关于此种构成，例如记载在名为“三次元积层非易失性半导体存储器”且在2009年3月19日申请的美国专利申请12/407,403号。另外，记载在名为“三次元积层非易失性半导体存储器”且在2009年3月18日申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法”且在2010年3月25日申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法”且在2009年3月23日申请的美国专利申请12/532,030号。这些专利申请的整体通过参照而引用在本说明书中。
另外，在所述实施方式中，区块BLK也可以不成为数据的删除单位。例如其它删除动作记载在名为“非易失性半导体存储装置”且在2011年9月18日申请的美国专利申请13/235,389号、名为“非易失性半导体存储装置”且在2010年1月27日申请的美国专利申请12/694,690号。这些专利申请的整体通过参照而引用在本说明书中。
此外，对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。
[符号的说明]
1 存储器系统
10 半导体存储装置
11 存储器单元阵列
12 读出放大器模块
13 行解码器
14 输入输出电路
15 寄存器
16 逻辑控制电路
17 定序器
18 待命/忙碌控制电路
19 电压产生电路
20 控制器
21 处理器
22 内置存储器
23 寄存器
24 ECC电路
25 NAND接口电路
26 缓冲存储器
27 主机接口电路

Claims (10)

1.一种半导体存储装置，其特征在于具备：
第1存储器单元，能够存储n比特(n为1以上的自然数)的数据；
第2存储器单元，能够存储m比特(m为2以上的自然数，m＞n)的数据；以及
读出放大器，对所述第1及第2存储器单元进行数据的读取及写入；
在从外部的控制器接收到第1命令时，所述读出放大器将第1数据写入至所述第1存储器单元，在所述写入之后从所述第1存储器单元读取所述第1数据，并将所述第1数据与所述读取出的第1数据进行比较，
在接收所述第1命令后接收到与该第1命令不同的第2命令时，基于所述比较结果，所述读出放大器将从所述第1存储器单元读取出的所述第1数据或从所述控制器接收到的第2数据写入至所述第2存储器单元，
基于所述比较结果，设定表示是否需要对写入至所述第1存储器单元的所述第1数据进行错误订正处理的标记，
所述标记与待命/忙碌信息一起被存储于状态寄存器。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2数据是对从所述第1存储器单元读取的所述第1数据进行错误订正处理后的数据。
3.根据权利要求2所述的半导体存储装置，其特征在于：
所述错误订正处理是通过所述控制器而进行。
4.根据权利要求1所述的半导体存储装置，其特征在于：
在所述标记尚未确立的情况下，在所述第2命令中，所述读出放大器将从所述第1存储器单元读取的所述第1数据直接写入至所述第2存储器单元，
在所述标记已确立的情况下，所述控制器对从所述第1存储器单元读取的所述第1数据进行错误订正处理，并将错误订正结果作为所述第2数据发送至所述半导体存储装置，且所述读出放大器将所述第2数据写入至所述第2存储器单元。
5.一种半导体存储装置，其特征在于具备：
第1存储器单元，能够存储n比特(n为1以上的自然数)的数据；
第2存储器单元，能够存储m比特(m为2以上的自然数，m＞n)的数据；以及
读出放大器，对所述第1及第2存储器单元进行数据的读取及写入；
在从外部的控制器接收到第1命令时，所述读出放大器将第1数据写入至所述第1存储器单元，在所述写入之后从所述第1存储器单元读取所述第1数据，并将所述第1数据与所述读取出的第1数据进行比较，
在接收所述第1命令后接收到与该第1命令不同的第2命令时，基于所述比较结果，所述读出放大器将通过第1电压从所述第1存储器单元读取出的所述第1数据或通过与所述第1电压不同的第2电压从所述第1存储器单元读取出的所述第1数据写入至所述第2存储器单元，
根据所述比较结果设定与移位读取相关的标记，
所述标记与待命/忙碌信息一起被存储于状态寄存器。
6.根据权利要求5所述的半导体存储装置，其特征在于：
在所述标记尚未确立的情况下，在所述第1及第2命令中通过第1电压而读取所述第1存储器单元，
在所述标记已确立的情况下，在所述第1命令中通过所述第1电压而读取所述第1存储器单元，在所述第2命令中通过所述第2电压而读取所述第1存储器单元。
7.根据权利要求1或5所述的半导体存储装置，其特征在于：
所述半导体存储装置根据在所述比较结束后从所述控制器接收到的第3命令，将所述比较结果输出至所述控制器。
8.根据权利要求1或5所述的半导体存储装置，其特征在于：
还具备第3存储器单元，该第3存储器单元能够存储n比特(n为1以上的自然数)的数据，且通过所述读出放大器进行数据的读取及写入；
在接收所述第1命令获得所述第1及第2数据的比较结果后，所述读出放大器将第3数据写入至所述第3存储器单元，在写入所述第3数据后从所述第3存储器单元读取所述第3数据，并将所述第3数据与所述读取出的第3数据进行比较，
在接收所述第1命令后接收到与该第1命令不同的第2命令时，所述读出放大器将从所述第1及第3存储器单元读取出的2比特的数据写入至所述第2存储器单元。
9.根据权利要求1或5所述的半导体存储装置，其特征在于：
所述读出放大器包含第1及第2锁存电路，
在接收了所述第1命令的情况下的动作中，所述第1数据从所述控制器被传输至所述第1锁存电路，从所述第1存储器单元读取的所述第1数据被传输至所述第2锁存电路。
10.一种存储器系统，其特征在于：
具备根据权利要求1或5所述的半导体存储装置、以及能够输出所述第1及第2命令的控制器。
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