JP2020047352A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルを複数備える記憶領域と、記憶領域に、第１書込データの書込を行う場合、メモリセルに記憶されている読出データを読出し、読出データと第１書込データと、を比較し、書込を行う際に第１データへの書換えが必要な第１数を算出し、読出データから第１書込データの反転データである第２書込データに上書きする場合、読出データと第１書込データの反転データである第２書込データと、を比較し、書込を行う際に第１データへの書換えが必要な第２数を算出し、第１数と第２数とを比較し、第１数が第２数未満である場合、第１書込データを記憶領域に書き込み、第１数が第２数以上である場合、第２書き込みデータを記憶領域に書き込む、コントローラと、を備える。【選択図】 図９

Description

本発明の実施形態は、半導体記憶装置に関する。
ＭＲＡＭ（Magnetoresistive Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果（magnetoresistance effect）を持つ磁気素子を用いたメモリデバイスであり、高速動作、大容量、不揮発性を特徴とする次世代メモリデバイスとして注目されている。また、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリの置き換えとして研究及び開発が進められている。この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様によりＭＲＡＭを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。
特開２０１３−１４５６２２号公報
高品質な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、データを記憶可能なメモリセルと、前記メモリセルを複数備える記憶領域と、前記記憶領域に、第１書き込みデータの書き込みを行う場合、書き込みが行われる複数の前記メモリセルに記憶されている読み出しデータを読み出し、前記読み出しデータと前記第１書き込みデータと、を比較し、書き込みを行う際に第１データへの書き換えが必要な第１ビット数を算出し、読み出しデータから前記第１書き込みデータの反転データである第２書き込みデータに上書きする場合、前記読み出しデータと前記第１書き込みデータの反転データである第２書き込みデータと、を比較し、書き込みを行う際に前記第１データへの書き換えが必要な第２ビット数を算出し、前記第１ビット数と、前記第２ビット数と、を比較し、前記第１ビット数が前記第２ビット数未満である場合、前記第１書き込みデータを前記記憶領域に書き込み、前記第１ビット数が前記第２ビット数以上である場合、前記第２書き込みデータを前記記憶領域に書き込む、コントローラと、を備える。
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の基本的な構成を示すブロック図である。 図３は、第１実施形態に係る半導体記憶装置のコアの基本的な構成を示すブロック図である。 図４は、１ページ分のデータの構造を示す図である。 図５は、非反転書き込みデータと、反転書き込みデータとの関係を示す図である。 図６は、第１実施形態に係る半導体記憶装置のメモリセルアレイの基本的な構成を示すブロック図である。 図７は、第１実施形態に係る半導体記憶装置のメモリセルの構成の第１例を示すブロック図である。 図８は、第１実施形態に係る半導体記憶装置のメモリセルの構成の第２例を示すブロック図である。 図９は、第１実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。 図１０は、第１実施形態に係る半導体記憶装置の書き込み動作の具体例を示す図である。 図１１は、第２実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。 図１２は、第３実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。 図１３は、第４実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。 図１４は、第５実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。
以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞メモリシステムの構成
図１を用いて、第１実施形態に係る半導体記憶装置を含むメモリシステムの基本的な構成を概略的に説明する。メモリシステム４は、半導体記憶装置１、及びメモリコントローラ２を備えている。
＜１−１−２＞メモリコントローラの構成
メモリコントローラ２は、パーソナルコンピュータ等のホスト(外部機器)３から命令を受けて、半導体記憶装置１からデータを読み出したり、半導体記憶装置１にデータを書き込んだりする。
メモリコントローラ２は、ホストインタフェース（Host interface(I/F)）２１と、データバッファ２２と、レジスタ２３と、ＣＰＵ２４と、デバイスインタフェース（Device Interface(I/F)）２５と、ＥＣＣ回路２６と、を備えている。
ホストインタフェース２１は、ホスト３と接続されている。このホストインタフェース２１を介して、ホスト３とメモリシステム４との間でデータの送受信等が行われる。
データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト３からメモリシステム４に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム４からホストインタフェース２１を介してホスト３へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでも良い。
レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでも良い。
ＣＰＵ２４は、メモリシステム４の全体の動作を司る。ＣＰＵ２４は、例えばホスト３から受けたコマンドに従って半導体記憶装置１に対する所定の処理を実行する。
デバイスインタフェース２５は、メモリコントローラ２と、半導体記憶装置１との間で各種信号などの送受信を行う。
ＥＣＣ回路２６は、データバッファ２２を介して、ホスト３から受信した書き込みデータを受信する。そして、ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。
また、ＥＣＣ回路２６は、デバイスインタフェース２５を介して半導体記憶装置１から供給されたデータを受信する。ＥＣＣ回路２６は、半導体記憶装置１から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。
＜１−１−３＞半導体記憶装置
図２を用いて、第１実施形態に係る半導体記憶装置の基本的な構成を概略的に説明する。
第１実施形態に係る半導体記憶装置１は、周辺回路１０、及びコア１１を備えている。
コア１１は、データを記憶するためのメモリセルアレイ等を備える。コア１１の詳細については後述する。
周辺回路１０は、カラムデコーダ１２と、ワード線ドライバ１３と、ロウデコーダ１４と、コマンドアドレス入力回路１５と、コントローラ１６と、ＩＯ回路１７と、を備えている。
カラムデコーダ１２は、外部制御信号に基づいて、コマンドアドレス信号ＣＡによるコマンドまたはアドレスを認識して、ビット線ＢＬ及びソース線ＳＬの選択を制御する。
ワード線ドライバ１３は、少なくとも後述するメモリセルアレイの一辺に沿って配置される。また、ワード線ドライバ１３は、データ読出しまたはデータ書込みの際に、メインワード線ＭＷＬを介して選択ワード線ＷＬに電圧を印加するように構成されている。
ロウデコーダ１４は、コマンドアドレス入力回路１５から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１４はデコードしたロウアドレスを、ワード線ドライバ１３に供給する。それにより、ワード線ドライバ１３は、選択ワード線ＷＬに電圧を印加することができる。
コマンドアドレス入力回路１５には、メモリコントローラ（ホストデバイスとも記載する）２から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１５は、コマンドアドレス信号ＣＡをコントローラ１６に転送する。
コントローラ１６は、コマンドとアドレスとを識別する。コントローラ１６は、半導体記憶装置１を制御する。
ＩＯ回路１７は、データ線ＤＱを介してメモリコントローラ２から入力された入力データ、又はコア１１から読み出された出力データを一時的に格納する。入力データは、コア１１のメモリセル内に書き込まれる。
＜１−１−４＞コア
図３を用いて、コア１１について説明する。コア１１は、メモリセルアレイ１１１と、書き込み回路１１２と、第１データ反転回路１１３と、ページバッファ１１４と、読み出し回路１１５と、第２データ反転回路１１６と、比較回路１１７と、を備えている。
メモリセルアレイ１１１は、複数の磁気抵抗効果素子（メモリセル）のアレイを備える。メモリセルアレイ１１１の詳細については後述する。
ページバッファ１１４には、ＩＯ回路１７を介して入力された書き込みデータを記憶したり、メモリセルアレイ１１１から読み出された読み出しデータを記憶したりする。なお、データの書き込み及び読み出しは、複数のメモリセル単位（ページ単位）で行われる。このように、一括して書込まれる単位を「ページ」と呼ぶ。なお、以下では、ＩＯ回路１７を介して供給される書き込み用の書き込みデータを非反転書き込みデータと記載する。
ここで、図４を用いて、メモリセルアレイ１１１に書き込まれる１ページ分のデータの構造を説明する。１ページ分のデータ構造は、ヘッダと、実データを含む。実データは、メモリコントローラ２から供給された複数ビットのデータである。ヘッダとは、例えば１ビットのデータからなり、実データが、書き込みデータそのもの（非反転書き込みデータ）か、書き込みデータの反転書き込みデータかを示すビットである。例えばヘッダが“０”データである場合、実データが非反転書き込みデータであるという意味になる。また、ヘッダが“１”データである場合、実データが反転書き込みデータであるという意味になる。
図３に戻って、コア１１の続きを説明する。第１データ反転回路１１３は、ページバッファ１１４に記憶された非反転書き込みデータをそのまま書き込み回路１１２に転送する機能と、ページバッファ１１４に記憶された非反転書き込みデータの各ビットの値を反転（例えば、“０”データを反転させると“１”データになり、“１”データを反転させると“０”データになる）させた反転書き込みデータを生成し、書き込み回路１１２に転送する機能と、を有する。図５に示すように、第１データ反転回路１１３は、非反転書き込みデータ（例えば００１０ ０１１０）をそのまま転送する場合に、データのヘッダのビットを“０”データにする。第１データ反転回路１１３は、非反転書き込みデータを反転した反転書き込みデータ（例えば１１０１ １００１）を転送する場合に、書き込みデータのヘッダのビットを“１”にする。
書き込み回路１１２は、書き込みデータをメモリセルアレイ１１１内の選択されたメモリセルに書き込む機能を有する。
読み出し回路１１５は、読み出しデータをメモリセルアレイ１１１内の選択されたメモリセルから読み出す機能を有する。
第２データ反転回路１１６は、読み出しデータのヘッダのビットが“０”データである場合、読み出しデータをそのままページバッファ１１４に転送する機能と、読み出しデータのヘッダのビットが“１”である場合、読み出しデータの各ビットの値を反転させた反転読み出しデータを生成し、ページバッファ１１４に転送する機能と、を有する。
つまり、第２データ反転回路１１６は、読み出し回路１１５から読み出されたデータのヘッダが“０”である場合、「非反転」とし、読み出したデータをそのまま、ページバッファ１１４に供給する。これに対して、第２データ反転回路１１６は、読み出し回路１１５から読み出されたデータのヘッダが“１”である場合、「反転」とし、読み出したデータの各ビットを反転し、ページバッファ１１４に供給する。このように、本実施形ではヘッダに基づいて、データを非反転すべきか、反転すべきかがわかる。
比較回路１１７は、具体的には、
・ 非反転書き込みデータと、読み出しデータとを比較して１データの書き換えビット数Ｌ１を算出する機能
・ 反転書き込みデータと、読み出しデータとを比較して１データの書き換えビット数Ｌ２を算出する機能
・ 書き換えビット数Ｌ２が書き換えビット数Ｌ１以上か否かを判定する機能
・ 書き込みデータのヘッダを決定する機能
・ 実際にメモリセルアレイ１１１に書き込むデータを決定する機能
・ 実際に書き込まれる書き込みデータと、読み出しデータとを比較し、異なるデータを書き込み時のみ、書き込み回路１１２を有効にし、同じデータを書き込み時は、書き込み回路１１２を無効にする機能
以上の機能のうち少なくとも１つを有する。
＜１−１−５＞メモリセルアレイ
図６を用いて、第１実施形態に係る半導体記憶装置のメモリセルアレイ１１１の基本的な構成を概略的に説明する。
メモリセルアレイ１１１は、複数のメモリセルＭＣがマトリクス状に配列されて構成される。メモリセルアレイ１１１には、複数のワード線ＷＬ０〜ＷＬｉ−１（ｉは２以上の整数）、複数のビット線ＢＬ０〜ＢＬｊ−１（ｊは２以上の整数）、及び複数のソース線ＳＬ０〜ＳＬｊ−１が配設される。１本のワード線ＷＬには、メモリセルアレイ１１１の一行が接続され、１本のビット線ＢＬ及び１本のソース線ＳＬからなる１対には、メモリセルアレイ１１１の一列が接続される。
メモリセルＭＣは、磁気抵抗効果素子（ＭＴＪ（Magnetic Tunnel Junction）素子）３０、及び選択トランジスタ３１から構成される。選択トランジスタ３１は、例えばＮチャネルＭＯＳＦＥＴから構成される。
ＭＴＪ素子３０の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ３１のドレイン（ソース）に接続される。選択トランジスタ３１のゲートは、ワード線ＷＬに接続され、ソース（ドレイン）はソース線ＳＬに接続される。
＜１−１−６＞メモリセルＭＣ
＜１−１−６−１＞第１例
続いて、図７を用いて、第１実施形態に係る半導体記憶装置のメモリセルＭＣの構成の第１例について概略的に説明する。図７に示すように、第１実施形態に係るメモリセルＭＣのＭＴＪ素子３０の一端はビット線ＢＬに接続されており、他端は選択トランジスタ３１の一端に接続されている。そして選択トランジスタ３１の他端はソース線ＳＬに接続されている。ＴＭＲ（tunneling magnetoresistance）効果を利用したＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子３０に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
例えば、ＭＴＪ素子３０は、記憶層（フリー層、記録層）Ｆ、非磁性層Ｂ、参照層（ピン層、固定層）Ｐ、を順次積層して構成される。参照層Ｐおよび記憶層Ｆは、強磁性体で構成されており、非磁性層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。参照層Ｐは、磁化方向が固定されている層であり、記憶層Ｆは、磁化方向が可変であり、その磁化の向きによってデータを記憶する。
書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。上述の「磁化方向が可変」とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、「磁化方向が固定」とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。
＜１−１−６−２＞第２例
続いて、図８用いて、第１実施形態に係る半導体記憶装置のメモリセルＭＣの構成の第２例について概略的に説明する。以下では、第１例と異なる点のみ説明する。図８に示すように、第２例においては、ＭＴＪ素子３０は、参照層（ピン層、固定層）Ｐ、非磁性層Ｂ、記憶層（フリー層、記録層）Ｆを順次積層して構成される。
書込み時に矢印Ａ３の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれが反平行状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ４の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きが平行状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。
なお、以下ではメモリセルＭＣの構成は、第１例に基づいて半導体記憶装置について説明する。また、“１”データへの書き込み時の消費電力が、“０”データへの書き込み時の消費電力よりも大きいものとする。
＜１−２＞動作
＜１−２−１＞動作フロー
以下に、図９を用いて、第１実施形態に係る半導体記憶装置の書き込み動作に説明する。
［ステップＳ１０１］
コントローラ１６は、メモリセルアレイ１１１にデータの書き込みを行う場合、まずデータが上書きされるページのデータを読み出す。具体的には、読み出し回路１１５が選択されたメモリセルからデータを読み出す。そして、読み出された読み出しデータは比較回路１１７に記憶される。
［ステップＳ１０２］
ＩＯ回路１７を介して供給される非反転書き込みデータは、ページバッファ１１４に一時的に記憶される。
そして、第１データ反転回路１１３は、ページバッファ１１４に記憶されている非反転書き込みデータの各ビットを反転させた反転書き込みデータを生成する。
そして、非反転書き込みデータ及び反転書き込みデータは比較回路１１７に供給される。
［ステップＳ１０３］
比較回路１１７は、非反転書き込みデータと、非反転書き込みデータが上書きされるアドレスに対応する読み出しデータと、を比較して、“１”データへの書き換えが必要なビット数Ｌ１を算出する。
［ステップＳ１０４］
比較回路１１７は、反転書き込みデータと、反転書き込みデータが上書きされるアドレスに対応する読み出しデータと、を比較して、“１”データへの書き換えが必要なビット数Ｌ２を算出する。
［ステップＳ１０５］
比較回路１１７は、ビット数Ｌ１≦ビット数Ｌ２か否かを判定する。上述したように、本実施形態では“１”データの書き込み時の消費電力が、“０”データの書き込み時の消費電力よりも大きい。そのため、“１”データの書き込み回数を減らすことが、消費電力の観点から望ましい。そこで、比較回路１１７は、ビット数Ｌ１とビット数Ｌ２とを比較することで、非反転書き込みデータと、反転書き込みデータと、どちらを選択した方が“１”データの書き込み回数が少ないかを判定できる。
［ステップＳ１０６］
比較回路１１７は、ビット数Ｌ１≦ビット数Ｌ２であると判定する場合（ステップＳ１０５、ＹＥＳ）、書き込みデータのヘッダを、非反転を意味する“０”データにし、非反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
［ステップＳ１０７］
比較回路１１７は、数Ｌ１≦数Ｌ２でないと判定する場合（ステップＳ１０５、ＮＯ）、書き込みデータのヘッダを、反転を意味する“１”データにし、反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
［ステップＳ１０８］
比較回路１１７は、実際に書き込まれる書き込みデータと、読み出しデータと、が異なるか否かをビット毎に確認する。
［ステップＳ１０９］
比較回路１１７は、実際に書き込まれる書き込みデータと、読み出しデータと、が異なると判定するビットの書き込みを行う場合、書き込み回路１１２を有効にし、書き込み動作を行わせる。
［ステップＳ１１０］
比較回路１１７は、実際に書き込まれる書き込みデータと、読み出しデータと、が同じであると判定するビットの書き込みを行う場合、書き込み回路１１２を無効にし、書き込み動作を行わせない。これにより、書き込み時の消費電力を抑制することができる。
［ステップＳ１１１］
コントローラ１６は、書き込みが完了したか否かを判定する。書き込みが完了していないと判定する場合（ステップＳ１１１、ＮＯ）、ステップＳ１０８を繰り返す。また、コントローラ１６は、書き込みが完了したと判定する場合（ステップＳ１１１、ＹＥＳ）、書き込み動作を終了する。
＜１−２−２＞具体例
以下に、図１０を用いて、第１実施形態に係る半導体記憶装置の書き込み動作の具体例について説明する。ここでは、簡単のため、読み出しデータ、非反転書き込みデータ、及び反転書き込みデータ、はヘッダの表記を省略し実データのみを示すものとする。
図１０に示すように、ステップＳ１０１にて読み出される読み出しデータは、「０１０１ ００１０」とする。
ステップＳ１０２における非反転書き込みデータを「００１０ ０１１０」とする。反転書き込みデータは、非反転書き込みデータ「００１０ ０１１０」を反転させた「１１０１ １００１」となる。
ステップＳ１０３において、比較回路１１７は、読み出しデータ「０１０１ ００１０」と、非反転書き込みデータ「００１０ ０１１０」と、を比較し、読み出しデータにおいて“１”データへの書き換えが必要なビット数を算出する。この場合、図の破線で囲ったように、２箇所の“１”データが書き換え対象となる。そのため、ビット数Ｌ１は、“２”となる。
ステップＳ１０４において、比較回路１１７は、読み出しデータ「０１０１ ００１０」と、反転書き込みデータ「１１０１ １００１」と、を比較し、読み出しデータにおいて“１”データへの書き換えが必要なビット数を算出する。この場合、図の破線で囲ったように、３箇所の“１”データが書き換え対象となる。そのため、ビット数Ｌ２は、“３”となる。
以上により、比較回路１１７は、ビット数Ｌ１＜ビット数Ｌ２と判定する。そのため、比較回路１１７は、ステップＳ１０６を実行する。
その後、半導体記憶装置１は、ステップＳ１０８〜Ｓ１１１を実行する。
＜１−３＞効果
上述した実施形態によれば、半導体記憶装置は、コントローラから供給された非反転書き込みデータと、読み出しデータとを比較し、“１”データに書き換えが必要なビット数Ｌ１と、非反転書き込みデータの反転データである反転書き込みデータと、読み出しデータとを比較し、“１”データに書き換えが必要なビット数Ｌ２と、を比較し、ビット数Ｌ１≦ビット数Ｌ２の場合は、非反転書き込みデータを、実際にメモリセルアレイ１１１に書き込まれるデータとして取り扱い、ビット数Ｌ１≦ビット数Ｌ２ではない場合は、反転書き込みデータを、実際にメモリセルアレイ１１１に書き込まれるデータとして取り扱う。
“１”データ、または“０”データを書くために、電流もしくは電圧印加方向が逆になるメモリセルがある。このようなメモリセルの場合、第１方向の電流もしくは電圧印加による消費電力と、または第２方向の電流もしくは電圧印加による消費電力と、に差がある場合がある。または、第１方向の電流もしくは電圧印加による書き込み限度回数と、または第２方向の電流もしくは電圧印加による書き込み限度回数と、に差がある場合がある。このような場合、消費電力が大きい、または書き込み限度回数が少ない方向の書き込みを抑制することが望ましい。
本実施形態では、一例として“１”データへの書き込み動作は消費電力が大きいと想定している。そのため、本例では、“１”データへの書き込み回数を抑制することが望まれる。本実施形態では、２種類の書き込みデータを用意し、“１”データへの書き換え回数が少ない方を、書き込みデータとして採用している。そのため、“１”データへの書き込み回数を抑制することができ、結果として消費電力を抑制した半導体記憶装置を提供することができる。
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、第１実施形態と異なる書き込み動作について説明する。尚、第２実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜２−１＞構成
第２実施形態に係る比較回路１１７について説明する。比較回路１１７は、具体的には、
・ 非反転書き込みデータの“０”データのビット数Ｍ０と、非反転書き込みデータの“１”データのビット数Ｍ１と、を生成する機能
・ ビット数Ｍ１がビット数Ｍ０以上か否かを判定する機能
・ 書き込みデータのヘッダを決定する機能
・ 実際にメモリセルアレイ１１１に書き込むデータを決定する機能
・ 実際に書き込まれる書き込みデータと、読み出しデータとを比較し、異なるデータを書き込み時のみ、書き込み回路１１２を有効にし、同じデータを書き込み時は、書き込み回路１１２を無効にする機能
以上の機能のうち少なくとも１つを有する。
＜２−２＞動作
以下に、図１１を用いて、第２実施形態に係る半導体記憶装置の書き込み動作に説明する。なお、図８のフローで説明した動作については省略する。
第２実施形態に係る半導体記憶装置の書き込み動作として、まず、ステップＳ１０１を実行する。
［ステップＳ２０２］
ステップＳ１０１を行った後、メモリセルアレイ１１１に書き込まれる書き込みデータは、ページバッファ１１４に一時的に記憶される。
比較回路１１７は、ページバッファ１１４から非反転書き込みデータを読み出し、非反転書き込みデータの“０”データのビット数Ｍ０と、非反転書き込みデータの“１”データのビット数Ｍ１と、を生成する。
［ステップＳ２０３］
比較回路１１７は、ビット数Ｍ０≦ビット数Ｍ１か否かを判定する。比較回路１１７は、ビット数Ｍ０とビット数Ｍ１とを比較することで、非反転書き込みデータと、反転書き込みデータと、どちらを選択した方が“１”データの書き込み回数が少ないかを推定できる。例えば、ビット数Ｍ０≦ビット数Ｍ１でない場合、非反転書き込みデータには“１”データが少ないことがわかり、“１”データへの書き込み回数が少ないと推定できる。そのため、非反転書き込みデータを利用することで、“１”データへの書き込み回数を抑制できる。また、ビット数Ｍ０≦ビット数Ｍ１である場合、非反転書き込みデータには“１”データが多いことがわかり、“１”データへの書き込み回数が多いと推定できる。そのため、反転書き込みデータを利用することで、“１”データへの書き込み回数を抑制できる。
［ステップＳ２０４］
比較回路１１７は、ビット数Ｍ０≦ビット数Ｍ１でないと判定する場合（ステップＳ２０３、ＮＯ）、書き込みデータのヘッダを、非反転を意味する“０”データにし、非反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
［ステップＳ２０５］
比較回路１１７は、ビット数Ｍ０≦ビット数Ｍ１であると判定する場合（ステップＳ２０３、ＮＯ）、書き込みデータのヘッダを、反転を意味する“１”データにし、反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
［ステップＳ２０６］
ステップＳ１０８〜Ｓ１１１と同様の動作をする。
＜２−３＞効果
上述した実施形態によれば、半導体記憶装置は、コントローラから供給された非反転書き込みデータの“０”データのビット数Ｍ０と、“１”データのビット数Ｍ１と、を比較し、ビット数Ｍ０がビット数Ｍ１よりも大きい場合は、非反転書き込みデータを実際に書き込まれるデータとして取り扱い、ビット数Ｍ１がビット数Ｍ０以上である場合は、反転書き込みデータを実際に書き込まれるデータとして取り扱う。このようにすることにより、第１実施形態の効果と同様の効果をえることが可能となる。
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、上述した各実施形態と異なる書き込み動作について説明する。尚、第３実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜３−１＞構成
第３実施形態に係る比較回路１１７について説明する。比較回路１１７は、具体的には、
・ 読み出しデータと非反転書き込みデータとを比較し、“０”データへの書き換えビット数Ｎ０と、 “１”データへの書き換えビット数Ｎ１と、を生成する機能
・ ビット数Ｎ１がビット数Ｎ０以上か否かを判定する機能
・ 書き込みデータのヘッダを決定する機能
・ 実際にメモリセルアレイ１１１に書き込むデータを決定する機能
・ 実際に書き込まれる書き込みデータと、読み出しデータとを比較し、異なるデータを書き込み時のみ、書き込み回路１１２を有効にし、同じデータを書き込み時は、書き込み回路１１２を無効にする機能
以上の機能のうち少なくとも１つを有する。
＜３−２＞動作
以下に、図１２を用いて、第３実施形態に係る半導体記憶装置の書き込み動作に説明する。なお、図８、図１１のフローで説明した動作については省略する。
第３実施形態に係る半導体記憶装置の書き込み動作として、まず、ステップＳ１０１を実行する。
［ステップＳ３０２］
ステップＳ１０１を行った後、メモリセルアレイ１１１に書き込まれる書き込みデータは、ページバッファ１１４に一時的に記憶される。
比較回路１１７は、ページバッファ１１４から非反転書き込みデータを読み出す。そして、比較回路１１７は、非反転書き込みデータと、非反転書き込みデータが上書きされるアドレスに対応する読み出しデータと、を比較し、“０”データへの書き換えが必要なビット数Ｎ０と、“１”データへの書き換えが必要なビット数Ｎ１と、を生成する。
［ステップＳ３０３］
比較回路１１７は、ビット数Ｎ０≦ビット数Ｎ１か否かを判定する。比較回路１１７は、ビット数Ｎ０とビット数Ｎ１とを比較することで、非反転書き込みデータと、反転書き込みデータと、どちらを選択した方が“１”データの書き込み回数が少ないかを推定できる。例えば、ビット数Ｎ０≦ビット数Ｎ１でない場合、非反転書き込みデータには“１”データへの書き換えが少ないことがわかる。そのため、非反転書き込みデータを利用することで、“１”データへの書き込み回数を抑制できる。また、ビット数Ｎ０≦ビット数Ｎ１である場合、非反転書き込みデータには“１”データへの書き換えが多いことがわかり、“１”データへの書き込み回数が多いと推定できる。そのため、反転書き込みデータを利用することで、“１”データへの書き込み回数を抑制できる。
［ステップＳ３０４］
比較回路１１７は、ビット数Ｎ０≦ビット数Ｎ１でないと判定する場合（ステップＳ３０３、ＮＯ）、書き込みデータのヘッダを、非反転を意味する“０”データにし、非反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
［ステップＳ３０５］
比較回路１１７は、ビット数Ｎ０≦ビット数Ｎ１であると判定する場合（ステップＳ３０３、ＮＯ）、書き込みデータのヘッダを、反転を意味する“１”データにし、反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
ステップＳ３０４、またはＳ３０５の後、ステップＳ２０６と同様の動作を実行する。
＜３−３＞効果
上述した実施形態によれば、半導体記憶装置は、コントローラから供給された非反転書き込みデータと、読み出しデータとを比較し、“０”データへの書き換えビット数Ｎ０と、“１”データへの書き換えビット数Ｎ１と、を比較し、ビット数Ｎ０がビット数Ｎ１よりも大きい場合は、非反転書き込みデータを実際に書き込まれるデータとして取り扱い、ビット数Ｎ１がビット数Ｎ０以上である場合は、反転書き込みデータを実際に書き込まれるデータとして取り扱う。このようにすることにより、第１実施形態の効果と同様の効果をえることが可能となる。
＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、上述した各実施形態と異なる書き込み動作について説明する。尚、第４実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜４−１＞構成
第４実施形態に係る比較回路１１７について説明する。比較回路１１７は、具体的には、
・ 読み出しデータと非反転書き込みデータとを比較し、書き換えビット数Ｎ２を生成する機能
・ ビット数Ｎ２が、予め設定された閾ビット数Ｎ３以上か否かを判定する機能
・ 読み出しデータと非反転書き込みデータとを比較し、“０”データへの書き換えビット数Ｎ０と、“１”データへの書き換えビット数Ｎ１と、を生成する機能
・ ビット数Ｎ１がビット数Ｎ０以上か否かを判定する機能
・ 書き込みデータのヘッダを決定する機能
・ 実際にメモリセルアレイ１１１に書き込むデータを決定する機能
・ 実際に書き込まれる書き込みデータと、読み出しデータとを比較し、異なるデータを書き込み時のみ、書き込み回路１１２を有効にし、同じデータを書き込み時は、書き込み回路１１２を無効にする機能
以上の機能のうち少なくとも１つを有する。
＜４−２＞動作
以下に、図１３を用いて、第４実施形態に係る半導体記憶装置の書き込み動作に説明する。なお、図８、図１１、図１２のフローで説明した動作については省略する。
第４実施形態に係る半導体記憶装置の書き込み動作として、まず、ステップＳ１０１を実行する。
［ステップＳ４０２］
ステップＳ１０１を行った後、メモリセルアレイ１１１に書き込まれる書き込みデータは、ページバッファ１１４に一時的に記憶される。
比較回路１１７は、ページバッファ１１４から非反転書き込みデータを読み出す。そして、比較回路１１７は、非反転書き込みデータと、非反転書き込みデータが上書きされるアドレスに対応する読み出しデータと、を比較し、書き換えが必要なビット数Ｎ２を生成する。
［ステップＳ４０３］
比較回路１１７は、ビット数Ｎ３≦ビット数Ｎ２か否かを判定する。ビット数Ｎ３は、予め決められた値である。このビット数Ｎ３は、比較回路１１７に記憶されているが、例えばメモリセルアレイ１１１に記憶されていても良い。比較回路１１７は、ビット数Ｎ３≦ビット数Ｎ２であると判定する場合（ステップＳ４０３、ＹＥＳ）、少なくともステップＳ３０２、及びＳ３０３を実行する。比較回路１１７は、ビット数Ｎ２とビット数Ｎ３とを比較することで、非反転書き込みデータと、反転書き込みデータと、どちらを選択した方が“１”データの書き込み回数が少ないかを推定できる。例えば、ビット数Ｎ３≦ビット数Ｎ２でない場合、非反転書き込みデータにはデータの書き換えが少ないことがわかる。そのため、非反転書き込みデータを利用することで、“１”データへの書き込み回数を抑制できる。
［ステップＳ４０４］
比較回路１１７は、ビット数Ｎ３≦ビット数Ｎ２でないと判定する場合（ステップＳ４０３、ＮＯ）、またはビット数Ｎ０≦ビット数Ｎ１でないと判定する場合（ステップＳ３０３、ＮＯ）、書き込みデータのヘッダを、非反転を意味する“０”データにし、非反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
比較回路１１７は、ビット数Ｎ０≦ビット数Ｎ１であると判定する場合（ステップＳ３０３、ＹＥＳ）、ステップＳ３０５を実行する。
また、ステップＳ４０４、またはＳ３０５の後、ステップＳ２０６と同様の動作を実行する。
＜４−３＞効果
上述した実施形態によれば、半導体記憶装置は、コントローラから供給された非反転書き込みデータと、読み出しデータとに基づき、書き換えビット数Ｎ２を生成し、ビット数Ｎ２が、予め設定された閾ビット数Ｎ３以上か否かを判定し、ビット数Ｎ２がビット数Ｎ３よりも大きい場合は、非反転書き込みデータと、読み出しデータとに基づき、“０”データへの書き換えビット数Ｎ０と、“１”データへの書き換えビット数Ｎ１と、を生成し、ビット数Ｎ０がビット数Ｎ１よりも大きい場合、またはビット数Ｎ３がビット数Ｎ２よりも大きい場合は、非反転書き込みデータを実際に書き込まれるデータとして取り扱い、ビット数Ｎ１がビット数Ｎ０以上である場合は、反転書き込みデータを実際に書き込まれるデータとして取り扱う。このようにすることにより、第１実施形態の効果と同様の効果をえることが可能となる。
＜５＞第５実施形態
第５実施形態について説明する。第５実施形態では、上述した各実施形態と異なる書き込み動作について説明する。尚、第５実施形態に係る装置の基本的な構成及び基本的な動作は、上述した実施形態に係る装置と同様である。従って、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
＜５−１＞構成
第５実施形態に係る比較回路１１７について説明する。比較回路１１７は、具体的には、
・ 読み出しデータと非反転書き込みデータとを比較し、“１”データへの書き換えビット数Ｎ１を生成する機能
・ ビット数Ｎ１が、予め設定された閾ビット数Ｎ３以上か否かを判定する機能
・ 書き込みデータのヘッダを決定する機能
・ 実際にメモリセルアレイ１１１に書き込むデータを決定する機能
・ 実際に書き込まれる書き込みデータと、読み出しデータとを比較し、異なるデータを書き込み時のみ、書き込み回路１１２を有効にし、同じデータを書き込み時は、書き込み回路１１２を無効にする機能
以上の機能のうち少なくとも１つを有する。
＜５−２＞動作
以下に、図１４を用いて、第４実施形態に係る半導体記憶装置の書き込み動作に説明する。なお、図８、図１１、図１２、図１３のフローで説明した動作については省略する。
第５実施形態に係る半導体記憶装置の書き込み動作として、まず、ステップＳ１０１を実行する。
［ステップＳ５０２］
ステップＳ１０１を行った後、メモリセルアレイ１１１に書き込まれる書き込みデータは、ページバッファ１１４に一時的に記憶される。
比較回路１１７は、ページバッファ１１４から非反転書き込みデータを読み出す。そして、比較回路１１７は、非反転書き込みデータと、非反転書き込みデータが上書きされるアドレスに対応する読み出しデータと、を比較し、“１”データへの書き換えが必要なビット数Ｎ２を生成する。
［ステップＳ５０３］
比較回路１１７は、ビット数Ｎ３≦ビット数Ｎ１か否かを判定する。比較回路１１７は、ビット数Ｎ３とビット数Ｎ１とを比較することで、非反転書き込みデータと、反転書き込みデータと、どちらを選択した方が“１”データの書き込み回数が少ないかを推定できる。例えば、ビット数Ｎ３≦ビット数Ｎ１でない場合、非反転書き込みデータには“１”データへの書き換えが少ないことがわかる。そのため、非反転書き込みデータを利用することで、“１”データへの書き込み回数を抑制できる。また、ビット数Ｎ３≦ビット数Ｎ１である場合、非反転書き込みデータには“１”データへの書き換えが多いことがわかり、“１”データへの書き込み回数が多いと推定できる。そのため、反転書き込みデータを利用することで、“１”データへの書き込み回数を抑制できる。
［ステップＳ５０４］
比較回路１１７は、ビット数Ｎ３≦ビット数Ｎ１でないと判定する場合（ステップＳ５０３、ＮＯ）、書き込みデータのヘッダを、非反転を意味する“０”データにし、非反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
［ステップＳ５０５］
比較回路１１７は、ビット数Ｎ３≦ビット数Ｎ１で１６と判定する場合（ステップＳ５０３、ＹＥＳ）、書き込みデータのヘッダを、反転を意味する“１”データにし、反転書き込みデータを、実際にメモリセルアレイ１１１に書き込む書き込みデータとして利用する。
＜５−３＞効果
上述した実施形態によれば、半導体記憶装置は、コントローラから供給された非反転書き込みデータと、読み出しデータとに基づき、“１”データへの書き換えビット数Ｎ１を生成し、ビット数Ｎ１が、予め設定された閾ビット数Ｎ３以上か否かを判定し、
ビット数Ｎ３がビット数Ｎ１よりも大きい場合は、非反転書き込みデータを実際に書き込まれるデータとして取り扱い、ビット数Ｎ１がビット数Ｎ３以上である場合は、反転書き込みデータを実際に書き込まれるデータとして取り扱う。このようにすることにより、第１実施形態の効果と同様の効果をえることが可能となる。
＜６＞その他
上述の実施形態において、メモリセルのセレクタ（スイッチ素子）として、電界効果トランジスタが設けられている例に説明がされている。セレクタは、例えば、２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。また、スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、SeおよびSからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は、他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。
このような２端子間スイッチ素子は、上述の実施形態のように、２つのコンタクトプラグを介して、磁気抵抗効果素子に接続される。２つのコンタクトプラグのうち、磁気抵抗効果素子側のコンタクトプラグは、銅を含む。磁気抵抗効果素子と銅を含むコンタクトプラグとの間に、導電層（例えば、タンタルを含む層）が設けられてもよい。
なお、上述した各実施形態において、コア１１を、ＭＴＪ素子の体積に応じて領域を分け、領域毎に使い分ける事について説明した。上述した、各領域の面積や配置などは一例であり、適宜変更可能である。
また、上述した各実施形態では、メモリセルＭＣの構成として、第１例を適用する場合について説明した。しかし、上述した各実施形態では、メモリセルＭＣの構成として、第２例を適用しても良く、第１例を適用した場合と同様な効果を得ることができる。
また、上述した各実施形態において、メモリシステム、または半導体記憶装置はそれぞれパッケージでも良い。
また、上記各実施形態における接続なるタームは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
ここでは、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。
例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。
また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
１…半導体記憶装置
２…メモリコントローラ
３…ホスト
４…メモリシステム
１０…周辺回路
１１…コア
１２…カラムデコーダ
１３…ワード線ドライバ
１４…ロウデコーダ
１５…コマンドアドレス入力回路
１６…コントローラ
１７…ＩＯ回路
２１…ホストインタフェース
２２…データバッファ
２３…レジスタ
２４…ＣＰＵ
２５…デバイスインタフェース
２６…ＥＣＣ回路
３０…ＭＴＪ素子
３１…選択トランジスタ
１１１…メモリセルアレイ
１１２…書き込み回路
１１３…第１データ反転回路
１１４…ページバッファ
１１５…読み出し回路
１１６…第２データ反転回路
１１７…比較回路

Claims (6)

  1. データを記憶可能なメモリセルと、
    前記メモリセルを複数備える記憶領域と、
    前記記憶領域に、第１書き込みデータの書き込みを行う場合、
    書き込みが行われる複数の前記メモリセルに記憶されている読み出しデータを読み出し、
    前記読み出しデータと前記第１書き込みデータと、を比較し、書き込みを行う際に第１データへの書き換えが必要な第１ビット数を算出し、
    読み出しデータから前記第１書き込みデータの反転データである第２書き込みデータに上書きする場合、前記読み出しデータと前記第１書き込みデータの反転データである第２書き込みデータと、を比較し、書き込みを行う際に前記第１データへの書き換えが必要な第２ビット数を算出し、
    前記第１ビット数と、前記第２ビット数と、を比較し、
    前記第１ビット数が前記第２ビット数未満である場合、前記第１書き込みデータを前記記憶領域に書き込み、
    前記第１ビット数が前記第２ビット数以上である場合、前記第２書き込みデータを前記記憶領域に書き込む、
    コントローラ
    と、
    を備える
    半導体記憶装置。
  2. データを記憶可能なメモリセルと、
    前記メモリセルを複数備える記憶領域と、
    前記記憶領域に、第１書き込みデータの書き込みを行う場合、
    書き込みが行われる複数の前記メモリセルに記憶されている読み出しデータを読み出し、
    前記第１書き込みデータの中の、第１データの第１ビット数、及び第２データの第２ビット数を算出し、
    前記第１ビット数と、前記第２ビット数と、を比較し、
    前記第２ビット数が前記第１ビット数以上である場合、前記第１書き込みデータを前記記憶領域に書き込み、
    前記第２ビット数が前記第１ビット数未満である場合、前記第１書き込みデータの反転データである第２書き込みデータを前記記憶領域に書き込む、
    コントローラ
    と、
    を備える
    半導体記憶装置。
  3. データを記憶可能なメモリセルと、
    前記メモリセルを複数備える記憶領域と、
    前記記憶領域に、第１書き込みデータの書き込みを行う場合、
    書き込みが行われる複数の前記メモリセルに記憶されている読み出しデータを読み出し、
    前記第１書き込みデータと、読み出しデータと、を比較し、書き込みを行う際に第１データの書き換えが必要な第１ビット数、及び第２データの書き換えが必要な第２ビット数を算出し、
    前記第１ビット数と、前記第２ビット数と、を比較し、
    前記第２ビット数が前記第１ビット数以上である場合、前記第１書き込みデータを前記記憶領域に書き込み、
    前記第２ビット数が前記第１ビット数未満である場合、前記第１書き込みデータの反転データである第２書き込みデータを前記記憶領域に書き込む、
    コントローラ
    と、
    を備える
    半導体記憶装置。
  4. データを記憶可能なメモリセルと、
    前記メモリセルを複数備える記憶領域と、
    前記記憶領域に、第１書き込みデータの書き込みを行う場合、
    書き込みが行われる複数の前記メモリセルに記憶されている読み出しデータを読み出し、
    前記第１書き込みデータと、読み出しデータと、を比較し、書き込みを行う際に書き換えが必要な第１ビット数を算出し、
    前記第１ビット数と、前記記憶領域に記憶される第２ビット数と、を比較し、
    前記第２ビット数が前記第１ビット数以上である場合、前記第１書き込みデータを前記記憶領域に書き込み、
    前記第２ビット数が前記第１ビット数未満である場合、
    前記第１書き込みデータと、読み出しデータと、を比較し、書き込みを行う際に第１データの書き換えが必要な第３ビット数、及び第２データの書き換えが必要な第４ビット数を算出し、
    前記第３ビット数と、前記第４ビット数と、を比較し、
    前記第４ビット数が前記第３ビット数以上である場合、前記第１書き込みデータを前記記憶領域に書き込み、
    前記第４ビット数が前記第３ビット数未満である場合、前記第１書き込みデータの反転データである第２書き込みデータを前記記憶領域に書き込む、
    コントローラ
    と、
    を備える
    半導体記憶装置。
  5. データを記憶可能なメモリセルと、
    前記メモリセルを複数備える記憶領域と、
    前記記憶領域に、第１書き込みデータの書き込みを行う場合、
    書き込みが行われる複数の前記メモリセルに記憶されている読み出しデータを読み出し、
    前記第１書き込みデータと、読み出しデータと、を比較し、書き込みの際第１データの書き換えが必要な第１ビット数を算出し、
    前記第１ビット数と、前記記憶領域に記憶される第２ビット数と、を比較し、
    前記第２ビット数が前記第１ビット数以上である場合、前記第１書き込みデータを前記記憶領域に書き込み、
    前記第２ビット数が前記第１ビット数未満である場合、前記第１書き込みデータの反転データである第２書き込みデータを前記記憶領域に書き込む、
    コントローラ
    と、
    を備える
    半導体記憶装置。
  6. 前記コントローラは、
    前記第１書き込みデータを前記記憶領域に書き込む際、前記第１書き込みデータを前記記憶領域に書き込むという第１情報も前記記憶領域に書き込み、
    前記第２書き込みデータを前記記憶領域に書き込む際、前記第２書き込みデータを前記記憶領域に書き込むという第２情報も前記記憶領域に書き込む
    請求項１乃至５の何れか１項に記載の半導体記憶装置。
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