CN111724838B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备：第1存储层，具备互相电连接的多个存储部；第1存储区域，具备所述多个存储部中的用于写入数据的第1存储部；第2存储区域，具备所述多个存储部中的用于读出数据的多个存储部；以及控制部，向所述第1存储部写入数据，使被写入到所述第1存储部的数据向所述用于读出数据的多个存储部转移，读出被写入到所述用于读出数据的多个存储部的数据。

Description

半导体存储装置
关联申请
本申请享有以日本专利申请2019-052908号(申请日：2019年3月20日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及半导体存储装置。
背景技术
MRAM(Magnetic Random Access Memory：磁随机存取存储器)作为对存储信息的存储单元使用了具有磁阻效应(magnetoresistive effect)的磁元件的、以高速动作、大容量、非易失性为特征的新一代存储设备而被关注。另外，MRAM作为DRAM、SRAM等易失性存储器的置换而被进行了研究以及开发。在该情况下，通过与DRAM以及SRAM相同规格来使MRAM动作，这在抑制开发成本且顺利地进行置换时是优选的。
发明内容
本发明所要解决的课题是提供一种高品质的半导体存储装置。
实施方式的半导体存储装置具备：第1存储层，具备互相电连接的多个存储部；第1存储区域，具备所述多个存储部中的用于写入数据的第1存储部；第2存储区域，具备所述多个存储部中的用于读出数据的多个存储部；以及控制部，向所述第1存储部写入数据，使被写入到所述第1存储部的数据向所述用于读出数据的多个存储部转移，读出被写入到所述用于读出数据的多个存储部的数据。
附图说明
图1是示出包括实施方式涉及的半导体存储装置的存储系统的基本构成的框图。
图2是示出实施方式涉及的半导体存储装置的芯(core)电路的基本构成的框图。
图3是示出实施方式涉及的半导体存储装置的存储单元阵列的基本构成的电路图。
图4是示出实施方式涉及的半导体存储装置的存储单元的基本构成的图。
图5是示出实施方式涉及的半导体存储装置的与行方向有关的存储单元阵列的构成的立体图。
图6是示出实施方式涉及的半导体存储装置的磁壁存储器的构成的俯视图。
图7是示出实施方式涉及的半导体存储装置的磁壁存储器的构成的俯视图。
图8是示出实施方式涉及的半导体存储装置的磁壁存储器的构成的俯视图。
图9是示出实施方式涉及的半导体存储装置的磁壁存储器的构成的俯视图。
图10是示出实施方式涉及的半导体存储装置的写入动作的流程图。
图11是示出实施方式涉及的半导体存储装置的写入动作例的框图。
图12是示出实施方式涉及的半导体存储装置的写入动作例的框图。
图13是示出实施方式涉及的半导体存储装置的写入动作例的框图。
图14是示出实施方式涉及的半导体存储装置的写入动作例的框图。
图15是示出实施方式涉及的半导体存储装置的读出动作的流程图。
图16是示出实施方式涉及的半导体存储装置的读出动作例的框图。
图17是示出实施方式涉及的半导体存储装置的读出动作例的框图。
图18是示出实施方式涉及的半导体存储装置的读出动作例的框图。
图19是示出实施方式涉及的半导体存储装置的读出动作例的框图。
图20是示出实施方式涉及的半导体存储装置的读出动作例的框图。
图21是示出实施方式涉及的半导体存储装置的效果的电路图。
图22是示出实施方式涉及的半导体存储装置的变形例的框图。
图23是示出实施方式涉及的半导体存储装置的变形例的框图。
图24是示出实施方式涉及的半导体存储装置的变形例的框图。
图25是示出实施方式的变形例涉及的半导体存储装置的与行方向有关的存储单元阵列的构成的立体图。
附图标记说明
1…存储系统；2…主机；10…半导体存储装置；11…芯电路；12…周边电路；20…存储器控制器；21…主机接口；22…数据缓冲器；23…寄存器；24…CPU；25…设备接口；26…ECC电路；100…存储单元阵列；101…感测放大器；102…写入驱动器；103…字线驱动器；104…字线驱动器；105…转移驱动器；121…IO电路；122…控制器；123…指令地址输入电路。
具体实施方式
以下，参照附图对构成的实施方式进行说明。此外，在以下的说明中，对具有大致相同的功能以及构成的构成要素标注同一标号。
附图是示意性的，应该留意，厚度与平面尺寸的关系、各层的厚度的比率等与现实的不同。因此，具体的厚度、尺寸应参酌以下的说明来判断。另外，当然在附图彼此之间也包括彼此的尺寸的关系、比率不同的部分。
<1>实施方式
<1-1>构成
<1-1-1>存储系统的构成
使用图1对包括实施方式涉及的半导体存储装置的存储系统的基本构成概略地进行说明。存储系统1具备半导体存储装置10以及存储器控制器20。
<1-1-2>存储器控制器的构成
存储器控制器20从个人计算机等的主机(外部设备)2接受命令，从半导体存储装置10读出数据，向半导体存储装置10写入数据。
存储器控制器20具备主机接口(Host interface(I/F))21、数据缓冲器22、寄存器23、CPU24、设备接口(Device Interface(I/F))25以及ECC电路26。
主机接口21与主机2连接。经由该主机接口21，在主机2与存储系统1之间进行数据的收发等。
数据缓冲器22连接于主机接口21。数据缓冲器22经由主机接口21而接受从主机2发送到存储系统1的数据，暂时存储该数据。另外，数据缓冲器22暂时存储被从存储系统1经由主机接口21向主机2发送的数据。数据缓冲器22可以是易失性的存储器，也可以是非易失性的存储器。
寄存器23例如是易失性的存储器，存储由CPU24执行的设定信息、指令以及状态等。寄存器23可以是易失性的存储器，也可以是非易失性的存储器。
CPU24掌管存储系统1的整体的动作。CPU24例如按照从主机2接受到的指令来执行针对半导体存储装置10的预定的处理。
设备接口25在存储器控制器20与半导体存储装置10之间进行各种信号等的收发。
ECC电路26经由数据缓冲器22接收从主机2接收到的写入数据。然后，ECC电路26向写入数据附加错误订正码。ECC电路26将附加有错误订正码的写入数据向例如数据缓冲器22或设备接口25供给。
另外，ECC电路26经由设备接口25接收被从半导体存储装置10供给的数据。ECC电路26进行在从半导体存储装置10接收到的数据中是否存在错误的判定。ECC电路26在判定为接收到的数据中存在错误的情况下，对接收到的数据使用错误订正码而进行错误订正处理。然后，ECC电路26将错误订正处理后的数据向例如数据缓冲器22、设备接口25等供给。
<1-1-3>半导体存储装置
使用图1对实施方式涉及的半导体存储装置的基本构成概略地进行说明。
如图1所示，实施方式涉及的半导体存储装置10具备芯电路11以及周边电路12。
周边电路12具备IO电路121、控制器122以及指令地址输入电路123。
IO电路121暂时保存经由数据线DQ从存储器控制器20输入的输入数据、或被从芯电路11读出的输出数据。输入数据被向存储单元内写入。
控制器122识别指令和地址。控制器122控制半导体存储装置10。
向指令地址输入电路123，从存储器控制器20输入各种外部控制信号，例如芯片选择信号CS、时钟信号CK、时钟使能信号CKE以及指令地址信号CA等。指令地址输入电路123将指令地址信号CA向控制器122传送。
<1-1-4>芯电路
<1-1-4-1>芯电路的概要
接着，对实施方式涉及的半导体存储装置的芯电路11的基本构成概略地进行说明。
如图2所示，芯电路11具备存储单元阵列100、感测放大器(S/A)101、写入驱动器(W/D)102、第1字线驱动器(1st WLD)103、第2字线驱动器(2nd WLD)104以及转移驱动器105。
<1-1-4-2>存储单元阵列
<1-1-4-2-1>概要
以下，对使用了包括由磁壁划分出的多个磁畴(存储部)的磁壁存储器(存储层)的存储单元阵列100进行说明。如图3所示，在存储单元阵列100中，沿行方向延伸的多个磁壁存储器(存储层)RTM(在图3中为RTM(0)～RTM(m-1))和包括磁壁存储器RTM的多个存储单元MC呈矩阵状排列。
磁壁存储器RTM具备由磁壁划分出的多个磁畴RT。并且，在设置于磁壁存储器RTM的端部的两个磁畴RT分别连接有不同的源线SL。另外，设置于磁壁存储器RTM的端部的两个磁畴RT(RT(0_wa)～RT(m-1_wa)和RT(0_na)～RT(m-1_na))被作为冗余区域而使用。
存储单元MC具备包括磁畴RT和参照层RL的磁阻效应元件(MTJ(Magnetic TunnelJunction)元件)和选择晶体管ST。
存储单元MC每隔一个磁畴RT而设置。
存储单元MC大致区分存在2种。第一种是写入用的存储单元MCW，第二种是读出用的存储单元MCR。
<1-1-4-2-2>写入用的存储单元
写入用的存储单元MCW设置于写入用的位线BLW所延伸的1列。
在写入用的存储单元MCW的选择晶体管ST的一端连接MTJ元件的一端，在选择晶体管ST的另一端连接写入用的位线BLW。
在写入用的存储单元MCW的选择晶体管ST的栅极连接写入用的字线WLW(WLW(0)～WLW(m-1))，从第1字线驱动器103输入控制信号。
写入用的存储单元MCW没有连接于感测放大器101。因而，在本半导体存储装置10中，无法从写入用的存储单元MCW直接读出数据。
<1-1-4-2-3>读出用的存储单元
接着，对读出用的存储单元MCR进行说明。读出用的存储单元MCR设置于读出用的位线BLR(BLR(0)～BLR(n-1))所延伸的列。读出用的位线BLR存在多个。因而，读出用的存储单元MCR设置于多列。
在读出用的存储单元MCR的选择晶体管ST的一端连接MTJ元件的一端，在选择晶体管ST的另一端连接读出用的位线BLR。
在读出用的存储单元MCR的选择晶体管ST的栅极连接读出用的字线WLR(WLR(0)～WLR(m-1))，从第2字线驱动器104输入控制信号。此外，该读出用的字线沿行方向延伸，与设置于同一行的多个选择晶体管ST的栅极连接。
读出用的存储单元MCR没有连接于写入驱动器102。因而，在本半导体存储装置10中，无法向读出用的存储单元MCR直接写入数据。
如上述那样，数据向写入用的存储单元MCW写入。并且，通过转移驱动器105，使被写入到与写入用的存储单元MCW对应的磁畴RT的数据转移(移动)至与读出用的存储单元MCR对应的磁畴RT。关于该转移后述。这样一来，向与读出用的存储单元MCR对应的磁畴RT转移数据从而能够进行读出。
此外，写入用的字线WLW与读出用的字线WLR未电连接。详情后述，由此，能够在不同的磁壁存储器RM中同时执行写入动作和读出动作。
另外，在本实施方式中，一次能够读出的数据的位数比一次能够写入的数据的位数多。
另外，在不对写入用的字线WLW和读出用的字线WLR进行区别的情况下仅记载为“字线WL”。同样，在不对写入用的位线BLW和读出用的位线BLR进行区别的情况下仅记载为“位线BL”。
<1-1-4-2-4>存储单元
接着，使用图4对实施方式涉及的半导体存储装置的存储单元MC的构成概略地进行说明。在此为了简单而提取一个磁畴RT进行说明。
如图4所示，存储单元MC具备MTJ元件和选择晶体管。MTJ元件的一端(磁畴RT)连接于源线SL，另一端(参照层RL)连接于选择晶体管ST的一端。并且，选择晶体管ST的另一端连接于位线BL。选择晶体管ST根据连接于栅极的、字线WL的电位而成为ON(导通)状态或OFF(截止)状态。
MTJ元件具有由2个铁磁性层(磁畴RT以及参照层RL)和被这2个铁磁性层夹着的非磁性层(隧道绝缘膜)B构成的层叠构造。并且，MTJ元件通过基于TMR(tunnelingmagnetoresistive：隧道型磁阻)效应的磁阻的变化来存储数字数据。MTJ元件能够根据2个铁磁性层(磁畴RT以及参照层RL)的磁化排列而取得低电阻状态和高电阻状态。例如，若将低电阻状态定义为数据“0”、将高电阻状态定义为数据“1”，则能够向MTJ元件存储1位数据。当然也可以将低电阻状态定义为数据“1”、将高电阻状态定义为数据“0”。
例如，MTJ元件通过将参照层(pin层、固定层)RL、非磁性层B以及作为存储层(自由层)发挥功能的磁畴RT依次层叠而构成。参照层RL以及磁畴RT由铁磁体构成，非磁性层B由绝缘膜(例如，Al2O3、MgO)形成。参照层RL是磁化方向固定的层，磁畴RT的磁化方向可变，磁畴RT根据其磁化的方向来存储数据。
若在写入时向箭头A1的方向流动电流，则相对于参照层RL的磁化的方向而磁畴RT的磁化的方向成为反向平行状态(AP状态)，成为高电阻状态(数据“1”)。若在写入时向箭头A2的方向流动电流，则参照层RL和磁畴RT各自的磁化的方向成为平行状态(P状态)，成为低电阻状态(数据“0”)。这样，MTJ元件能够根据电流流动的方向而写入不同的数据。上述的“磁化方向可变”表示对于预定的写入电流而磁化方向变化。另外，“磁化方向固定”表示对于预定的写入电流而磁化方向不变。
<1-1-4-2-5>磁壁存储器和存储单元的构成
接着，使用图5以及图6对行方向上的存储单元的具体构成进行说明。
图5以及图6中，将行方向标记为D1，将列方向标记为D2，将相对于半导体存储装置10的基板垂直的方向标记为D3。D1～D3分别彼此正交。
图5以及图6中，着眼于一个磁壁存储器RTM(0)进行说明。
如图5所示，沿着D3方向，将位线BL、接触器C1、选择晶体管ST、接触器C2、非磁性层B及参照层RL、磁壁存储器RTM、接触器C3、源线SL依次层叠。
更具体而言，由导电材料构成的多个位线BL(BLW、BLR(0)～BLR(n-1))沿D2方向延伸而设置。在各位线BL上设置由导电材料构成的柱状的接触器C1。在接触器C1上设置柱状的选择晶体管ST。作为选择晶体管ST的栅极电极发挥功能的字线WL(WLW(0)、WLR(0))设置成覆盖选择晶体管ST的侧面的一部分。字线WL由导电材料构成。在选择晶体管ST上设置由导电材料等构成的柱状的接触器C2。在接触器C1上设置柱状的非磁性层B以及参照层RL。在柱状的非磁性层B以及参照层RL上设置沿D1方向延伸的磁壁存储器RTM(0)。磁壁存储器RTM(0)设置成每隔一个磁畴RT存在非磁性层B以及参照层RL。在磁壁存储器RTM的端部的磁畴RT(RT(0_wa)、RT(0_na))上设置导电材料的接触器C3。在接触器C3上设置由导电材料构成的源线SL(SL(0_0)、SL(0_1))。
<1-1-4-2-6>磁壁存储器RTM
如图5以及图6所示，磁壁存储器RTM是沿D1方向延伸的铁磁体。并且，磁壁存储器RTM所含的各磁畴的D1方向以及D2方向的宽度(F)例如为相同程度。在此，示出了各磁畴RT为六边形的情况，但也可以是其他形状。本实施方式中，为了容易理解，在磁壁存储器RTM中将多个磁畴RT分开而进行图示。但是，各磁畴RT电连接。
如图7所示，各磁畴RT各自的磁化方向可变。因而，在各磁畴RT中存储不同的数据(D(0)～D(k))。
在对磁壁存储器RTM的端部施加预定的脉冲(转移脉冲)时，成为磁畴的磁化反转依次推进的磁畴形成磁壁移动模式下的磁化反转(磁壁移动反转)。在磁畴形成磁壁移动模式下，在磁化的方向不同的磁畴之间形成的磁壁与磁畴的磁化反转一起移动。
具体而言，如图8所示，在经由源线SL而例如对磁畴RT(0_wa)施加任意的脉冲时，全部数据从磁畴RT(0_wa)向磁畴RT(0_na)转移1个磁畴RT。
同样，如图9所示，在经由源线SL而例如向磁畴RT(0_na)施加转移脉冲时，全部数据从磁畴RT(0_na)向磁畴RT(0_wa)转移1个磁畴RT。
<1-1-4-3>除去存储单元阵列的芯电路
返回到图2，对芯电路11的后续进行说明。
感测放大器101以及转移驱动器105在从存储单元MC读出数据时使用。具体而言，感测放大器101通过经由读出用的位线BLR向读出用的存储单元MCR流动电流来检测流动于存储单元MCR的电流。并且，基于检测到的电流而能够判定数据。在该情况下，转移驱动器105使经由感测放大器101、读出用位线BLR、存储单元MCR以及源线SL而流来的电流流向地线(ground)。
另外，转移驱动器105也可以经由源线SL向存储单元MCR流动电流。由此，感测放大器101也可以检测流动于存储单元MCR的电流来判定数据。在该情况下，感测放大器101使经由转移驱动器105、源线SL、存储单元MCR以及读出用位线BLR而流来的电流流向地线。
写入驱动器102以及转移驱动器105在向存储单元MC写入数据时使用。具体而言，写入驱动器102通过经由写入用的位线BLW向写入用的存储单元MCW流动电流来向存储单元MCW写入数据。在该情况下，转移驱动器105使经由写入驱动器102、写入用位线BLW、存储单元MC以及源线SL而流来的电流流向地线。
另外，转移驱动器105也可以通过经由源线SL向写入用的存储单元MCW流动电流来向存储单元MCW写入数据。在该情况下，写入驱动器102使经由转移驱动器105、源线SL、存储单元MC以及写入用位线BLW而流来的电流流向地线。
第1字线驱动器103控制写入用的存储单元MCW的选择。具体而言，第1字线驱动器103经由写入用的字线WLW来控制写入用的存储单元MCW的选择晶体管ST的ON(导通)以及OFF(截止)。
第2字线驱动器104控制读出用的存储单元MCR的选择。具体而言，第2字线驱动器104经由读出用的字线WLR来控制读出用的存储单元MCR的选择晶体管ST的ON以及OFF。
磁壁存储器RTM通过被施加脉冲，从而数据在磁畴RT移动。因此，转移驱动器105除了上述的动作以外，还具备经由源线SL而对磁壁存储器RTM的端部施加转移脉冲的构成。
<1-2>动作
如上述那样，实施方式涉及的半导体存储装置的MTJ元件使用电阻值的变化来存储数据。半导体存储装置在对这样的MTJ元件存储的信息进行读出的情况下，向MTJ元件流动读出电流(也记载为单元电流)。并且，半导体存储装置通过将MTJ元件的电阻值变换为电流值或电压值并与参照值进行比较，能够判断电阻状态。
然而，若MTJ元件的电阻偏差增加，则“0”状态以及“1”状态的电阻值分布的间隔有可能变窄。因而，在电阻值分布之间设定参照值、基于相对于参照值的大小来判别MTJ元件的状态的读出方式下，读出余裕(margin)显著减少。
因此，在实施方式中，向MTJ元件的“0”状态以及“1”状态中的、单方的电阻状态的信号信息(电流值或电压值)施加偏置信号信息而设为参照信号。并且，对基于参照信号来判别MTJ元件的初始状态的自身参照读出方式进行说明。
此外，在本实施方式的半导体存储装置中，在进行自身参照读出方式的情况下，需要预先向存储单元所涉及的磁畴写入与写入命令相应的数据(也记载为目的数据等)，预先向与其相邻的磁畴写入用于判定目的数据的判定用的数据。
因此，接着，对实施方式涉及的半导体存储装置的写入动作进行说明。
<1-2-1>写入动作的概要
<1-2-1-1>概要
使用图10对实施方式涉及的半导体存储装置的写入动作的概要进行说明。
[步骤S1001]
首先，控制器122写入目的数据。具体而言，存储器控制器20当从主机2接收到写入命令(主机指令)时，对半导体存储装置10发出有效指令(active command)以及写入指令。
半导体存储装置10当从存储器控制器20接收到有效指令以及写入指令时，对与写入对象的存储单元MCW的选择晶体管ST连接的写入用的字线WLW施加H电平的电压。由此，选择晶体管成为ON状态(导通状态)，成为在存储单元MCW流动电流的状态。并且，半导体存储装置10经由写入用的位线BLW或源线SL，对存储单元MCW供给电流，进行第1写入。由此，半导体存储装置10能够向存储单元MCW的磁畴RT写入数据。此外，在该步骤S1001中被写入的数据是与写入命令相应的数据(也记载为目的数据等)。
[步骤S1002]
接着，控制器122为了写入判定用数据而使磁壁存储器RTM的数据转移。具体而言，半导体存储装置10经由源线SL而对磁壁存储器RTM的靠近写入存储单元MCW的一端(磁畴)施加转移脉冲。由此，磁壁存储器RTM的数据转移1个磁畴RT。这是用于向存储有目的数据的磁畴的旁边的磁畴写入用于判定目的数据的判定用的数据的动作。
[步骤S1003]
接着，控制器122写入判定用的数据。具体而言，半导体存储装置10在步骤S1002之后，对与写入对象的存储单元MCW的选择晶体管连接的写入用的字线WLW施加H电平的电压。由此，选择晶体管成为ON状态(导通状态)，成为在存储单元MCW流动电流的状态。半导体存储装置10进行对存储单元MCW写入第1数据的第2写入(例如，“0”写入动作(WRITE“0”))。
如以上那样，在将数据写入存储单元MCW的情况下，需要向与存储有成为目的的数据的磁畴相邻的磁畴写入第1数据(在此为”0”数据)。关于为什么需要写入两个数据的理由后述。
[步骤S1004]
接着，控制器122以能够以读出用的存储单元MCR读出写入了的数据的方式使磁壁存储器RTM的数据转移。具体而言，半导体存储装置10经由源线SL而对磁壁存储器RTM的靠近写入存储单元MCW的一端施加脉冲。由此，磁壁存储器RTM的数据转移1个磁畴。这样一来，将写入到写入用的存储单元MCW的数据向读出用的存储单元MCR供给。
如以上那样，在本实施方式中，将两个磁畴作为1组而使用。
<1-2-1-2>具体例
在此，使用图11～图14对实施方式涉及的半导体存储装置的写入动作的具体例进行说明。在此，作为一例，对向磁壁存储器RTM(0)写入数据的情况进行说明。
如图11所示，控制器122使用第1字线驱动器103使与磁壁存储器RTM(0)对应的写入用字线WLW(0)的电位升压。由此，磁壁存储器RTM(0)的写入用存储单元MCW的选择晶体管ST成为ON状态。并且，控制器122使用写入驱动器102经由写入用的位线BLW向写入用存储单元MCW的参照层RL以及磁畴RT(0_wb)流动写入电流。或者，控制器122使用转移驱动器105经由靠近写入用的存储单元MCW的源线SL(0_0)向写入用存储单元MCW的磁畴RT(0_wb)以及参照层RL流动写入电流。由此，向磁畴RT(0_wb)写入数据D(X)。流动于写入用的存储单元MCW的电流的方向根据应写入的目的数据而决定。在本实施方式中，在写入目的数据时，需要也一并写入用于判定目的数据的判定用的数据。因此，接着图11，进行下述记载的动作。
接着，如图12所示，控制器122使用转移驱动器105经由靠近写入用的存储单元MCW的源线SL(0_0)对作为磁壁存储器RTM的端部的磁畴RT(0_wa)施加转移用的脉冲。由此，存储于各磁畴RT的数据向作为磁壁存储器RTM的另一端的磁畴RT(0_na)方向转移1个磁畴RT。具体而言，存储于磁畴RT(0_wb)的数据D(X)向与磁畴RT(0_wb)相邻的磁畴RT(0_0a)转移。
接着，如图13所示，控制器122使用第1字线驱动器103使与磁壁存储器RTM(0)对应的写入用字线WLW(0)的电位升压。由此，磁壁存储器RTM(0)的写入用存储单元MCW的选择晶体管ST成为ON状态。并且，控制器122使用写入驱动器102经由写入用的位线BLW向写入用存储单元MCW的参照层RL以及磁畴RT(0_wb)流动写入电流。由此，向磁畴RT(0_wb)写入数据D(Y)＝0。该数据D(Y)是如后述那样在读出数据D(X)时使用的判定用的数据。
接着，如图14所示，控制器122使用转移驱动器105经由靠近写入用的存储单元MCW的源线SL(0_0)对作为磁壁存储器RTM的端部的磁畴RT(0_wa)施加转移用的脉冲。由此，存储于各磁畴RT的数据向作为磁壁存储器RTM的另一端的磁畴RT(0_na)方向转移1个磁畴RT。具体而言，存储于磁畴RT(0_0a)的数据D(X)向与磁畴RT(0_0a)相邻的磁畴RT(0_0b)转移。另外，存储于磁畴RT(0_wb)的数据D(Y)向与磁畴RT(0_wb)相邻的磁畴RT(0_0a)转移。
如以上那样，半导体存储装置10以能够使用两个磁畴读出一个数据的方式进行写入。
接着，对实施方式涉及的半导体存储装置的读出动作进行说明。
<1-2-2>读出动作的概要
<1-2-2-1>概要
使用图15对实施方式涉及的半导体存储装置的读出动作的概要进行说明。
[步骤S2001]
首先，控制器122对存储目的数据的存储单元MCR进行第1读出动作(1st READ)。
具体而言，存储器控制器20当从主机2接收到读出命令(主机指令)时，对半导体存储装置10发出有效指令以及读出指令。
半导体存储装置10当从存储器控制器20接收到有效指令以及读出指令时，对存储目的数据的读出对象的存储单元MCR进行第1读出动作。此外，在进行第1读出动作前，需要使存储于磁壁存储器RTM的数据向合适的位置、也就是说与读出用的存储单元MCR对应的磁畴RT转移。
更具体而言，半导体存储装置10对与存储目的数据的读出对象的存储单元MCR的选择晶体管ST连接的读出用的字线WLR施加H电平的电压。然后，半导体存储装置10经由读出用的位线BLR或源线SL对存储单元MCR供给电流。这样一来，半导体存储装置10对选择存储单元MC进行第1读出动作(1st READ)。感测放大器101通过该第1读出动作，将读出对象的存储单元MC的电阻状态作为电压信息(信号电压)V1st而存储。
[步骤S2002]
接着，为了以后述的第2读出动作(2nd READ)读出判定用的数据涉及的电流，进行转移。
具体而言，半导体存储装置10经由源线SL对磁壁存储器RTM的靠近写入存储单元的一端施加脉冲。由此，磁壁存储器RTM的数据转移1个磁畴。
[步骤S2003]
接着，控制器122对存储判定用的数据的存储单元MCR进行第2读出动作。
具体而言，半导体存储装置10对与读出对象的存储单元MCR的选择晶体管ST连接的读出用的字线WLR施加H电平的电压。然后，半导体存储装置10经由读出用的位线BLR或源线SL对存储单元MCR供给电流。这样一来，半导体存储装置10对选择存储单元MC进行第2读出动作。感测放大器101通过该第2读出动作，将读出对象的存储单元MC的电阻状态作为电压信息(信号电压)V2nd而存储。该V2nd成为用于判定V1st的电压信息。
[步骤S2004]
接着，控制器122使目的数据的位置向与读出用的存储单元MCR对应的磁畴RT转移。
具体而言，半导体存储装置10经由源线SL对磁壁存储器RTM的远离写入存储单元MCW的一端施加脉冲。由此，磁壁存储器RTM的数据转移1个磁畴。由此，通过步骤S2002而被转移了的数据的位置复原。由此，数据成为非破坏。
[步骤S2005]
感测放大器101基于通过步骤S2003而生成的V2nd来判定通过步骤S2001而生成的V1st的结果。具体而言，感测放大器101例如通过对将基于V1st的电流I1st和参照电流Ishift1相加而得到的电流、与基于V2nd的电流I2nd进行比较，来判定存储于存储单元MC的数据。此外，V1st的结果的判定方法也可以是其他方法。
<1-2-2-2>具体例
在此，使用图16～图20对实施方式涉及的半导体存储装置的读出动作的具体例进行说明。在此，作为一例，对从磁壁存储器RTM(0)读出数据的情况进行说明。
使用图16对存储于各磁畴的数据进行说明。如图16所示，在读出用的存储单元MCR的磁畴RT存储成为读出对象的数据。并且，在读出用的存储单元MCR的磁畴RT的磁畴RT(0_wa)侧的旁边的磁畴RT存储判定用的数据。
具体而言，在读出用的存储单元MCR的磁畴RT(0_0b)存储成为读出对象的数据D(0)A。并且，在磁畴RT(0_0b)的磁畴RT(0_wa)侧的旁边的磁畴RT(0_0a)存储判定用的数据D(0)B。在本例中，数据D(0)B是0数据。这样，磁畴RT(0_0b)和磁畴RT(0_0a)作为一组的磁畴组S(0_0)而被使用。
另外，在读出用的存储单元MCR的磁畴RT(0_1b)存储成为读出对象的数据D(1)A。并且，在磁畴RT(0_1b)的磁畴RT(0_wa)侧的旁边的磁畴RT(0_1a)存储判定用的数据D(1)B。在本例中，数据D(1)B是0数据。这样，磁畴RT(0_1b)和磁畴RT(0_1a)作为一组的磁畴组S(0_1)而被使用。
此外，在组S(0_2)～S(0_n-1)中也与上述的组S(0_0)以及S(0_1)同样。
如图17所示，控制器122使用第2字线驱动器104使与磁壁存储器RTM(0)对应的读出用字线WLR(0)的电位升压。由此，磁壁存储器RTM(0)的读出用存储单元MCR的选择晶体管ST成为ON状态。并且，控制器122使用感测放大器101经由读出用的位线BLR向读出用存储单元MCR的参照层RL和磁畴RT(0_0b)、(0_1b)…(0_n-2b)及(0_n-1b)流动读出电流。由此，感测放大器101从读出用的位线BLR(0)生成与流动于参照层RL以及磁畴RT(0_0b)的电流有关的V1st。感测放大器101同样生成与流动于参照层RL和磁畴RT(0_1b)…(0_n-2b)及(0_n-1b)的各电流有关的V1st。
接着，如图18所示，控制器122使用转移驱动器105经由靠近写入用的存储单元MCR的源线SL(0_0)对作为磁壁存储器RTM的端部的磁畴RT(0_wa)施加转移用的脉冲。由此，存储于各磁畴RT的数据向作为磁壁存储器RTM的另一端的磁畴RT(0_na)方向转移1个磁畴RT。具体而言，存储于磁畴RT(0_n-1b)的数据D(n-1)A向与磁畴RT(0_n-1b)相邻的磁畴RT(0_na)转移。同样，存储于磁畴RT(0_n-1a)的数据D(n-1)B向与磁畴RT(0_n-1a)相邻的磁畴RT(0_n-1b)转移。同样，存储于各磁畴RT的数据向磁畴RT(0_na)方向转移。由此，做好用于读出各数据D(1)A～D(n-1)A的基准电压信息的读出的准备。
如图19所示，控制器122使用第2字线驱动器104使与磁壁存储器RTM(0)对应的读出用字线WLR(0)的电位升压。由此，磁壁存储器RTM(0)的读出用存储单元MCR的选择晶体管ST成为ON状态。并且，控制器122使用感测放大器101经由读出用的位线BLR向读出用存储单元MCR的参照层RL和磁畴RT(0_0b)、(0_1b)…(0_n-2b)及(0_n-1b)流动读出电流。由此，感测放大器101从读出用的位线BLR(0)生成与流动于参照层RL以及磁畴RT(0_0b)的电流有关的V2nd。感测放大器101同样生成与流动于参照层RL和磁畴RT(0_1b)…(0_n-2b)及(0_n-1b)的各电流有关的V2nd。
接着，如图20所示，控制器122使用转移驱动器105经由远离写入用的存储单元的源线SL(0_1)对作为磁壁存储器RTM的端部的磁畴RT(0_na)施加转移用的脉冲。由此，存储于各磁畴RT的数据向作为磁壁存储器RTM的另一端的磁畴RT(0_wa)方向转移1个磁畴RT。具体而言，存储于磁畴RT(0_0b)的数据D(0)B向与磁畴RT(0_0b)相邻的磁畴RT(0_0a)转移。同样，存储于磁畴RT(0_1a)的数据D(0)A向与磁畴RT(0_1a)相邻的磁畴RT(0_0b)转移。同样，存储于各磁畴RT的数据向磁畴RT(0_wa)方向转移。由此，各数据的位置回到在图16中进行说明的位置。由此，数据不被破坏而复原。这在磁壁存储器RTM的端部作为冗余区域而设置有磁畴RT(0_na)。因而，在进行第2读出动作之前进行的转移动作中，能够使存储到磁畴RT(0_n-1b)的目的数据向冗余区域进行避难，从而数据不被破坏。
<1-3>效果
根据上述的实施方式，半导体存储装置具备沿字线方向延伸的磁壁存储器(存储层)和共享磁壁存储器的多个存储单元。并且，在数据的读出涉及的磁畴(磁壁存储器的一部分)存储读出对象的数据，在该磁畴的旁边的磁畴存储用于读出读出对象的数据的基准数据。并且，半导体存储装置在读出数据的情况下，向读出对象的存储单元(包括磁畴)流动读出电流，生成电压信息V1st。并且，半导体存储装置对磁壁存储器的一端施加使数据转移一个磁畴的脉冲。由此，基准数据被向读出用的存储单元的磁畴转移。并且，半导体存储装置通过进行数据的读出，生成与基准数据有关的电压信息V2nd。并且，之后，半导体存储装置对磁壁存储器的另一端施加使数据转移一个磁畴的脉冲。该磁壁存储器的另一端是指，与为了使基准数据向读出用的存储单元的磁畴转移而施加了转移用的脉冲的一端不同的端部。
上述的实施方式涉及的半导体存储装置像这样进行数据的读出。由此，能够不破坏存储到存储单元(磁畴)的数据而进行自身参照方式的读出。另外，也不需要数据的回写等。另外，由于为了使存储到各磁畴的数据转移所需的时间为1ns(纳秒)左右，因此高速地进行。
另外，关于实施方式涉及的半导体存储装置，存储单元被分类为写入用的存储单元和读出用的存储单元。因而，能够同时进行写入动作和读出动作。
具体而言，如图21所示，能够对磁壁存储器RTM(0)进行写入动作，对磁壁存储器RTM(1)进行读出动作。
更具体而言，控制器122当关于字线WL(0)接收到写入动作的指令且关于字线WL(1)接收到读出动作的指令时，使用第1字线驱动器103使写入用的字线WLW(0)为H电平，使用第2字线驱动器104使读出用的字线WLR(1)为H电平。由此，能够在磁壁存储器RTM(0)涉及的写入用的存储单元MCW进行写入，同时，能够在磁壁存储器RTM(1)涉及的读出用的存储单元MCW进行读出。换言之，实施方式涉及的半导体存储装置能够同时进行对第一行地址的读出动作和对第二行地址的写入动作。
<2>变形例等
此外，根据上述的实施方式，通过在第1读出动作中生成电压信息V1st，在第2读出动作中生成电压信息V2nd，来进行自身参照方式的读出。但是，也可以通过在第1读出动作中生成电流信息I1st，在第2读出动作中生成电流信息I2nd，来进行自身参照方式的读出。
另外，根据上述的实施方式，对作为判定用的数据而采用“0”数据的例子进行了说明。但是，作为判定用的数据，也能够采用目的数据的反转数据。在该情况下，如图22所示，在存储有目的数据的磁畴的旁边存储目的数据的反转数据。具体而言，在磁畴RT(0_0b)中存储目的数据D(0)A的情况下，在磁畴RT(0_0a)中存储数据D(0)A的反转数据BD(0)A作为判定用的数据D(0)B。在其他磁畴中，也可以同样存储有目的数据和使目的数据反转而得到的判定用的数据。
另外，根据上述的实施方式，在第1读出动作以及第2读出动作中，对从感测放大器101向转移驱动器105流动电流的例子进行了说明。
但是，也可以如图23以及图24所示，通过从转移驱动器105向感测放大器101流动电流来进行第1读出动作以及第2读出动作。
另外，存储单元阵列100不限于图5所示的构成，也可以如图25所示那样为2层构造。例如，也可以在第1层设置与磁壁存储器RTM(1)有关的存储单元群，在第1层上设置与磁壁存储器RTM(0)有关的存储单元群。在该情况下，能够共享各位线。
另外，在上述的实施方式中，使用转移驱动器105对磁壁存储器RTM的数据进行了转移动作、读出动作、或写入动作。但是，也可以是，以其他驱动器进行读出动作、或写入动作，转移驱动器105是仅进行读出动作那样的构成。
另外，在上述的实施方式中，经由源线SL进行了转移动作、读出动作、或写入动作。但是，也可以将转移动作、读出动作、或写入动作各自专用的配线设置于磁壁存储器RTM的端部。
另外，在上述的实施方式中，虽然源线SL设置于磁壁存储器RTM的端部，但不限于此，也可以配置任意数量的源线SL。
另外，在上述的各实施方式中，存储系统或半导体存储装置也可以分别是封装件(package)。
另外，上述各实施方式中的连接这一术语(term)，也包括在使例如晶体管或电阻等其他要素介于之间而间接连接的状态。
在此，以使用磁阻效应元件(Magnetic Tunnel junction(MTJ)元件)作为电阻变化元件来存储数据的MRAM为例进行了说明，但不限于此。
例如，也能够适用于具有与MRAM同样的电阻变化型存储器、例如ReRAM、PCRAM等那样利用电阻变化来存储数据的元件的半导体存储装置。
另外，不管易失性存储器、非易失性存储器，能够适用于具有能够通过与电流或电压的施加相伴的电阻变化来存储数据、或者通过将伴随于电阻变化的电阻差变换为电流差或电压差来进行对所存储的数据的读出的元件的半导体存储装置。
以上，对本发明的实施方式进行了说明，但本发明不限定于上述实施方式，能够在不脱离其主旨的范围内进行各种变形来实施。而且，在上述实施方式中包含各种阶段的发明，通过将公开的构成要件适当组合而提取各种发明。例如，若即使从公开的构成要件中删除几个构成要件也能够得到预定的效果，则能够作为发明而提取。

Claims (6)

1.一种半导体存储装置，具备：
第1存储层，具备互相电连接的多个存储部；
第1存储区域，具备所述多个存储部中的用于写入数据的第1存储部；
第2存储区域，具备所述多个存储部中的用于读出数据的多个存储部；以及
控制部，向所述第1存储部写入数据，使被写入到所述第1存储部的数据向所述用于读出数据的多个存储部转移，读出被写入到所述用于读出数据的多个存储部的数据。
2.根据权利要求1所述的半导体存储装置，
所述控制部，在向所述第1存储部写入第1数据的情况下，
向所述第1存储部写入第1数据，
使所述第1数据向与所述第1存储部相邻的第3存储部转移，
向所述第1存储部写入用于判定所述第1数据的第2数据。
3.根据权利要求2所述的半导体存储装置，
所述控制部，在读出被转移到所述用于读出数据的多个存储部中的第2存储部的所述第1数据的情况下，
取得与被写入到所述第2存储部的所述第1数据有关的第1信息，
使存储于与所述第2存储部相邻的所述第3存储部的所述第2数据向所述第2存储部转移，且使所述第1数据向与所述第2存储部相邻的第4存储部转移，
取得与被写入到所述第2存储部的所述第2数据有关的第2信息，
使存储于所述第4存储部的所述第1数据向所述第2存储部转移，
基于所述第1信息以及所述第2信息来判定所述第1数据。
4.根据权利要求3所述的半导体存储装置，
所述第1信息以及所述第2信息是电压或电流。
5.根据权利要求2至4中任一项所述的半导体存储装置，
所述第2数据是所述第1数据的反转数据。
6.根据权利要求1至4中任一项所述的半导体存储装置，
还具备第2存储层，该第2存储层具备互相电连接的多个存储部，
所述控制部，在关于所述第1存储层接收到读出指令且关于所述第2存储层接收到写入指令的情况下，同时执行针对所述第1存储层的读出动作和针对所述第2存储层的写入动作。
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