CN106158001B - 用于嵌入式flash应用的stt-mram位格 - Google Patents

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Abstract

所揭示乃是一种自旋转移力矩磁性随机存取存储器装置、以及一种进行嵌入式快闪装置操作的方法。该自旋转移力矩磁性随机存取存储器装置组配成包括自旋转移力矩磁性随机存取存储器位格阵列。该数组包含复数个位线和复数个字符线，其中该位线形成多行自旋转移力矩磁性随机存取存储器位格且该字符线形成多列自旋转移力矩磁性随机存取存储器位格。各个自旋转移力矩磁性随机存取存储器位格包含串联耦合至存取晶体管的磁穿隧接面组件，该存取晶体管具有栅极端点以及源极和漏极端点。该数组包含耦合至该存取晶体管的该源极端点的复数个源极线。该自旋转移力矩磁性随机存取存储器位格的操作组配成包括：初始化操作、编程操作和扇区抹除操作。

Description

用于嵌入式FLASH应用的STT-MRAM位格
技术领域
相关申请案交互参照
本申请案主张2015年4月10日提出申请的美国临时专利申请案第62/146,220号的利益及优先权，其全文并入本文作为参考。
背景技术
自旋转移力矩磁性随机存取存储器(STT-MRAM)装置有可能取代非挥发性存储器应用中广受使用的以CMOS为主的记忆胞装置。STT-MRAM装置典型为包括STT-MRAM记忆胞阵列。各STT-MRAM记忆胞典型为包括磁穿隧接面(MTJ)存储器组件及存取(或选择)晶体管。
嵌入式非挥发性存储器应用中普遍实际使用的是嵌入式快闪(eFlash)存储器。虽然STT-MRAM相较于eFlash装置可减少写入能量，仍然希望可以在不降低读取能量和速度的情况下减少STT-MRAM胞元尺寸。
经由前述论述，希望在诸如嵌入式Flash(eFlash)取代等存储器应用中提供具有成本效益、尺寸更小且高效节能的STT-MRAM装置。
发明内容
本揭露中的具体实施例关于磁性装置，尤其是低成本、低电量、eFlash取代应用中所使用的STT-MRAM存储器装置。于40nm及之前的节点技术，eFlash在包括微控制器到智能卡中安全金钥储存等许多应用中很普遍。然而，于先进技术节点中，要找出可行的eFlash解决方案一直有挑战性，因为大部分基于浮动闸极/电荷捕捉技术的eFlash产品可能无法比例缩小到28nm以下。
在一项具体实施例中，所揭示乃是一种自旋转移力矩磁性随机存取存储器(STT-MRAM)装置、以及一种用以建造STT-MRAM位格数组的方法，以实现低成本且省电的eFlash取代装置。该数组包含具有M个自旋转移力矩磁性随机存取存储器胞元的复数N个位线，该位线形成N行自旋转移力矩磁性随机存取存储器胞元。各个自旋转移力矩磁性随机存取存储器胞元包括具有第一及第二磁穿隧接面(MTJ)端点的磁穿隧接面组件，以及具有栅极、源极和漏极端点的存取晶体管，其中该漏极端点耦合至该第一磁穿隧接面端点，以提供该存取晶体管和该磁穿隧接面组件之间的串联耦合。该数组包含复数M个字符线(WLs)，其耦合至该数组的该自旋转移力矩磁性随机存取存储器胞元的该存取晶体管的该栅极端点。字符线耦合至该N个位线的每一个中的一个自旋转移力矩磁性随机存取存储器胞元以形成一列自旋转移力矩磁性随机存取存储器胞元，其中该复数M个字符线形成M列自旋转移力矩磁性随机存取存储器胞元。该数组还包括复数S个源极线(SL)，其耦合至该存取晶体管的源极端点。该复数S个源极线的源极线耦合至该N行自旋转移力矩磁性随机存取存储器胞元的两个或更多相邻行的存取晶体管的源极端点。共享的该源极线平行于该N个位线。
在另一具体实施例中，所揭示乃是一种自旋转移力矩磁性随机存取存储器(STT-MRAM)装置。该STT-MRAM装置包含具有M个自旋转移力矩磁性随机存取存储器胞元的第一位线和具有M个自旋转移力矩磁性随机存取存储器胞元的第二位线。该第一及第二位线形成第一及第二行自旋转移力矩磁性随机存取存储器胞元。磁性随机存取存储器胞元包括具有第一及第二磁穿隧接面(MTJ)端点的磁穿隧接面组件，以及具有栅极、源极和漏极端点的存取晶体管，其中该漏极端点耦合至该第一磁穿隧接面端点，以提供该存取晶体管和该磁穿隧接面组件之间的串联耦合。该STT-MRAM装置包括复数M个字符线(WLs)，其耦合至该自旋转移力矩磁性随机存取存储器胞元的该存取晶体管的该栅极端。字符线耦合至该第一及第二位线中的一个自旋转移力矩磁性随机存取存储器胞元以形成一列自旋转移力矩磁性随机存取存储器胞元，其中该复数M个字符线形成M列自旋转移力矩磁性随机存取存储器胞元。该STT-MRAM装置还包括源极线(SL)，其耦合至该第一及第二行自旋转移力矩磁性随机存取存储器胞元的该自旋转移力矩磁性随机存取存储器胞元的该存取晶体管的该源极端点，其中该源极线由该第一及第二行自旋转移力矩磁性随机存取存储器胞元共享。共享的该源极线平行于该第一及第二位线。
在又一个具体实施例中，所揭露的是一种形成自旋转移力矩磁性随机存取存储器(STT-MRAM)装置的方法。该STT-MRAM装置的位格数组是借由使用平行源极线、位线(SL//BL)结构来组配，其中各位格组配成包括串联耦合至存取晶体管的磁穿隧接面(MTJ)胞元，且字符线(WL)耦合至该存取晶体管的栅极。该SL//BL结构组配成包括共享于相邻位线的位之间的源极线(SL)，其中源极线接地并允许在eFlash的编程操作中选择性写入逻辑H值。驱动源极线并使所有的位线接地可进行eFlash的抹除操作。共享公用源极线的位被抹除并重设为逻辑L值。借由依序进行遍及一个扇区的抹除操作，可进行eFlash的抹除操作。共享的该源极线使得该抹除操作更有效率。读取操作不受影响，且少量的读取偏压施加在所选择的位在线以及源极线接地。
本文中所揭示的具体实施例的这些及其它优点及特征，透过参考以下说明及附图会变为显而易见。再者，要了解的是，本文中所述的各项具体实施例的特征并不互斥，并且可用各种组合及排列呈现。
附图说明
图式不必然有依照比例绘示，而是在绘示本发明的原理时，大体上可能会出现重点描述的情况。附图并入本说明书并形成本说明书的部分，其中相似的组件符号指定相似的零件，此等附图绘示本揭露的较佳具体实施例，还连同本说明书，作用在于阐释本揭露各项具体实施例的原理。
图1A绘示组配成用来进行作为eFlash取代装置的操作的STT-MRAM装置的一部分的具体实施例的简化电路图。
图1B绘示组配成包括复数个扇区的STT-MRAM装置的一部分的具体实施例的简化电路图。
图1C绘示组配成用来进行作为eFlash取代装置的初始化操作的STT-MRAM装置的一部分的具体实施例的简化电路图。
图1D绘示组配成用来进行作为eFlash取代装置的编程操作的STT-MRAM装置的一部分的具体实施例的简化电路图。
图1E绘示组配成用来进行作为eFlash取代装置扇区抹除操作的STT-MRAM装置的一部分的具体实施例的简化电路图。
图2A绘示参照图1A、1B、1C、1D及1E等所述STT-MRAM装置的简化布局图。
图2B绘示参照图2A所述1T1MTJ位格及参照图1A所述位格(0,0)的简化截面层表征。
图3乃是说明程序的流程图，该程序进行图1A、1B、1C、1D、1E、2A及2B等所述STT-MRAM装置中的eFlash操作。
符号说明
100 STT-MRAM
102 位格
104 位格
110 磁穿隧接面胞元
112 磁穿隧接面胞元
120 存取晶体管
122 存取晶体管
130 源极线
132 源极线
140 位线
142 位线
144 位线
146 源极线
150 字符线
152 字符线
160 低位准电压基准
162 高位准电压供应源
170 扇区
172 扇区
180 公用金属线
182 贯孔接点
186 贯孔接点
190 读写电路
192 读写电路
194 感测放大器
196 感测放大器
198 电压基准
200 布局图
210 2T1MTJ位格
220 图例
230 双多晶结构
310 模拟图
320 模拟图
330 模拟图
340 基准电流间隔
400 表格
410 表状形式
500 程序
502 操作步骤
504 操作步骤
506 操作步骤
508 操作步骤
510 操作步骤。
具体实施方式
本揭露的具体实施例大体上关于自旋转移力矩磁性随机存取存储器(STT-MRAM)装置。STT-MRAM装置可实现为芯片或可嵌入在各种电子装置中。STT-MRAM装置乃是用电流来编程，而不须外在磁场来编程。本文中所述乃是适用于嵌入式Flash(eFlash)取代的低成本且高效节能的STT-MRAM位格架构。本揭露所描述的STT-MRAM装置举例而言，可并入汽车微控制器、智能卡、及各种消费性与工业用微控制器应用或与其配合使用。此等装置举例而言，亦可并入消费性电子产品，例如：电脑、智能型手机、类似手表的无线电子装置、相机与打印机、GPS、以及数种类型的平板运算装置。将此等装置并入其它应用也可有作用。
书面说明中诸如顶端、底端、左、右、上游、下游及类似的其它词汇等描述性及指向性用语在图式中是指称为卧置于图纸上，而且非指称为本揭露的物理限制，除非另有具体注记。附图可能未按照比例绘示，而且本文中所示及所述的具体实施例有一些特征可能为了绘示本揭露的原理、特征及优点而简化或夸大。
在一具体实施例中，本揭露的STT-MRAM装置组配为包含具有复数N个位线(BL)以及M个STT-MRAM胞元的STT-MRAM位格(或胞元)数组，其中该位线形成N行STT-MRAM胞元。各个STT-MRAM胞元包含具有第一及第二磁穿隧接面(MTJ)端点的磁穿隧接面组件，以及具有栅极、源极和漏极端点的存取晶体管，其中该漏极端点耦合至该第一磁穿隧接面端点，以提供该存取晶体管和该磁穿隧接面组件之间的串联耦合。该数组包含复数M个字符线(WLs)，其耦合至该数组的该STT-MRAM胞元的该存取晶体管的该栅极端点。字符线耦合至该N个位线的每一个中的一个STT-MRAM胞元以形成一列STT-MRAM胞元，其中该复数M个字符线形成M列STT-MRAM胞元。该数组还包括复数S个源极线(SL)，其耦合至该存取晶体管的源极端点。该复数S个源极线的源极线耦合至该N行STT-MRAM胞元的两个或更多相邻行的存取晶体管的源极端点。共享的该源极线平行于该N个位线。该STT-MRAM装置的细节和操作将在以下段落中配合图1A-1E和图2A-2B说明。
图1A绘示组配成用来进行eFlash装置操作的STT-MRAM装置100的一部分的具体实施例的简化电路图。在图1A所示的具体实施例中，STT-MRAM装置100组配成具有共享一个源极线(例如，SL0 130)的两个相邻位线(例如，BL0 140和BL1 142)的位或位格的eFlash取代装置，其中该源极线平行于该位线。
STT-MRAM装置100组配成具有包含复数个位格(或胞元)的数组。该数组包含复数N个位线(BLs)，其中该位线形成N行位格，该数组并包含复数M个字符线(WLs)，其中该字符线形成M列位格。因此，该位格可借由位格(行,列)来个别识别。在一具体实施例中，所有位格全都可组配成彼此等同。举例而言，位格(0,0)102组配成包括：耦合至存取晶体管(T00)120的漏极端点的磁穿隧接面(MTJ00)组件110，其提供MTJ组件和存取晶体管之间的串联连接、耦合至存取晶体管T00 120的源极端点的源极线(SL0)130、耦合至MTJ00组件110的位线(BL0)140；以及耦合至存取晶体管T00 120的栅极的字符线(WL0)150。类似的是，相邻于位格(0,0)的位格(1,0)104乃是等同位格，其组配成包括：耦合至存取晶体管(T10)122的漏极端点的磁穿隧接面(MTJ10)组件112，其提供MJT组件和存取晶体管之间的串联连接、耦合至存取晶体管T10 122的源极端点的源极线(SL0)130、耦合至MTJ10组件112的位线(BL1)142；以及耦合至存取晶体管T10 122的字符线(WL0)150。
在一具体实施例中，数组的各源极线(例如：SL0 130)可共享于多个位格或位之间，例如：共享于BL0 140的位格与至少一条相邻位线(例如：BL1 142)之间。BL0140与该至少一条相邻位线(例如：BL1142)布置于SL0 130的任一侧。BL0 140、SL0 130与此至少一条相邻位线BL1 142组配成彼此平行。因此，该STT-MRAM装置100说明成使用SL//BL结构。存取晶体管(例如：T00 120、T10 122及其它存取晶体管)切换(或判定)成用于进行读取及写入操作，用以让电流可以流经对应的MTJ组件(例如：MTJ00 110、MTJ10 112及其它MTJ)，以致此MTJ组件的逻辑状态可由读写电路(未图示)及感测放大器(未图示)来读取或写入。
各该N条位线(例如：行BL0至BL31)耦合至M(例如：WL0 150及WL1 152)个MTJ组件，各MTJ组配成用来借由控制对应的源极线、位线及字符线的电压位准以储存逻辑高(H)或低(L)值(例如：控制SL0 130、BL0 140及WL0 150以将逻辑H或L写入到MTJ00 110)。MTJ位格中所储存的记忆状态可使用NxM阵列的周边电路系统，诸如各源极线与位线对的读写驱动器电路及感测放大器(SA)(例如：与BL0 140、BL1 142及SL0 130相关联的电路)，借由测量MTJ电阻(例如：RAP与RP)的差异来侦检。RAP指自由层的磁化经编程而和MTJ组件的基准层呈反平行方向时对应的MTJ电阻，而RP指自由层的磁化经编程而和MTJ组件的基准层呈平行方向时对应的MTJ电阻。感测放大器(SA)可用来感测MTJ状态和基准信号之间的电阻差异。参考信号可借由将个别对应于RP和RAP的读取电流取平均而产生。
位格(或胞元)的两个或更多个相邻行可组配为共享1条源极线。在所示具体实施例中，源极线的数目等于N/2(例如：行SL0 130至SL15 146)。相较于SL专用于BL的位格结构，在至少两条相邻位线(例如：BL0 140与BL1 142)的位格之间共享SL0 130有助于导致芯片面积缩减。据了解，位线的行取向和字符线的列取向乃是为了方便起见，且位线及字符线的行与列取向是可以调换的。
在一个实施例中，相同位线的相邻存取晶体管的源极端点是公用的源极端点，以形成如图1A所示的位线的STT-MRAM胞元对。在其他实施例中，相同位线的相邻存取内存的源极端点可组配为分离的源极端点。此外，如图所示，数组包含偶数个位线。在数组中设置奇数个位线也是有可能的。在这样的情况中，该位线的其中一个是它自己的源极线。其他用于数组的适当组构也是可以使用的。
为了使位格尺寸极小，依照逻辑设计规则来说，此SL共享架构(其中SL相对于BL垂直取向)可优于专用SL架构(其中SL及BL乃是平行取向)。此SL共享架构典型为在习知的eFlash中使用。然而，遍及一个扇区地共享SL不适用于STT-MRAM装置，因为STT-MRAM技术乃是基于电流诱发式磁化切换，而且分页抹除可能需要过量电流。
对于可用于且较适合SRAM的专用SL架构(其中SL及BL的取向为平行，而且SL专用于各BL)，当一位远离SA并且使读取路径的总电阻具有位置相依性时，出自窄SL(M1)的互连电阻可变为相当显着。为了以专用SL架构组配最小尺寸位格，此选项(其中SL及BL的取向为平行，而且SL专用于各BL)会显着降低中点基准的读写裕度，因为对于感测放大器来说，读取路径中的所有寄生电阻组件会降低两状态之间的有效电阻差异。
对于具有平行的SL与BL、及共享于两个或更多相邻BL的多个位之间的SL的STT-MRAM 100装置，和一个SL共享的位数的值可组配成一些诸如读写裕度、写入驱动器容量、位格尺寸/布局限制条件、技术节点及其它因素等因素的函数。在所示具体实施例中，2条位线在选择方面可基于应用需要、及/或基于读写驱动器电路的容量额定值而能够提供足以令BL0 140与BL1 142共享相同SL0 130的电流。与一个SL共享的位数的值亦可基于模拟建模资料来决定。举例来说，电流可足以令MTJ00 110及至少一条相邻者(例如：MTJ10)112回应于进行存储器操作以变更操作状态。
在一具体实施例中，此存储器操作组配成包括：编程操作、扇区抹除操作、及初始化操作。写入到NxM阵列的可随机存取位格位置典型只有在eFlash的编程操作中才获得许可。此eFlash存储器在扇区抹除或初始化操作中典型为不容许写入到可随机存取位格位置。
STT-MRAM装置100作为eFlash取代装置下操作的补充细节乃是参照图1B、1C、1D及1E等作说明。
图1B绘示组配成包括复数个扇区170的STT-MRAM装置的一部分的具体实施例的简化电路图。可形成NxM阵列的一部分以组配扇区172(亦可称为节段或区块)。具有复数个扇区170的好处在于STT-MRAM装置100为可扇区抹除以运行eFlash存储器。亦即，STT-MRAM装置100支撑一次抹除一个扇区而非一次抹除各位格的抹除操作而大幅改善效能。在一具体实施例中，此抹除操作可包括抹除或重设扇区172中的各位格为逻辑L值。例如，此抹除操作可包括写入逻辑L值到扇区172中的各位格。
图1C绘示组配成用来进行eFlash装置初始化操作的STT-MRAM装置100的一部分的具体实施例的简化电路图。在初始化操作中，阵列的各位格可组配成用来储存逻辑H值(例如：逻辑1)。举例来说，当自由层及基准层中的磁化为反平行(AP)且MTJ电阻RAP的值为高时，MTJ00 110可组配成用来储存逻辑H值。相反地，当自由层及基准层中的磁化为平行(P)且MTJ电阻RP的值为低时，MTJ00 110可组配成用来储存逻辑L值。MTJ00 110其它用于储存逻辑值的组态也可有作用。
STT-MRAM装置100可借由将N条位线(例如：BL0 140至BL31 144)耦合至低位准电压基准160(例如：接地GND)、将N/2条源极线(例如：SL0 130及SL1(图未示))耦合至高位准电压供应源162(例如：VDD)、以及依序判定各该M条字符线(例如：WL0 150至WL1 152)来初始化。从SL0 130经由MTJ00 110及至少一个相邻MTJ10 112流动至BL0及BL1的电流造成MTJ的自由层与基准层中的磁化为反平行(AP)，藉以将逻辑H值写入到MTJ00 110及至少一个相邻MTJ10 112。同时，耦合至其余位线(例如：BL(N-1)及BL(N))的其它MTJ组件亦切换至AP状态。此操作以循序方式借由判定NxM阵列的WL1 152及其它M条WL来重复进行。
扇区抹除与初始化操作类似，差别在于一个命令中写入到此等扇区的一选定者、及写入到所有扇区的不同。亦即，抹除eFlash装置典型为包括将位格的整个扇区一次抹除并重设至逻辑L值(例如：逻辑0)，而初始化eFlash装置典型为包括将逻辑H值(例如：逻辑1)写入到整个存储器阵列。
图1D绘示组配成用来进行eFlash装置编程操作的STT-MRAM装置100的一部分的具体实施例的简化电路图。eFlash装置典型为经编程用以将逻辑L值(例如：逻辑0)写入到存储器装置的可随机存取位格位置。在进行编程操作前，先如参照图1C所述将阵列初始化。阵列的各个位格储存逻辑H值。在编程操作中，阵列中的任何可随机存取位格位置组配成用来储存逻辑L值(例如：逻辑0)。因此，编程操作在STT-MRAM 100的正常可位组写入的写入操作期间，进行单向写入操作(逻辑1至逻辑0)。
在一具体实施例中，为了说明，可随机存取位格位置选择为耦合至BL0 140的MTJ00 110。编程操作借由将BL0 140耦合至高位准电压基准162(例如：VDD)、将SL0 130耦合至低位准电压供应源基准160(例如：接地GND)、以及判定WL0 150来进行。从BL0 140经由MTJ00110流动至SL0 130的电流造成MTJ00 110的自由层及基准层中的磁化为平行(P)，藉以将逻辑L值写入到MTJ00 110。在编程操作期间，只有可随机存取位格(0,0)102及MTJ00110受到影响，阵列的MTJ不受影响。
图1E绘示组配成用来进行eFlash装置扇区抹除操作的STT-MRAM装置100的一部分的具体实施例的简化电路图。请参阅图1B及图1E，在扇区抹除操作中，复数个扇区170中所选择扇区(例如：扇区172)的各位格组配成抹除并重设至逻辑L值(例如：逻辑0)。此扇区抹除操作由于将所选择扇区(例如：扇区172)中的每一个位重设至逻辑L值，因此不需要随机存取。举例来说，在eFlash抹除操作中，驱动SL并使N个BL接地可抹除所有共享该SL的位。
扇区172可借由将N条位线(例如：BL0 140至B31 144)耦合至低位准电压基准160(例如：接地GND)、将N/2条源极线(例如：SL0 130及SL1)耦合至高位准电压供应源162(例如：VDD)、以及依序判定扇区172中所包括的P条字符线的各者(例如：WL0 150至WL1 152)来初始化，P乃是不大于M的整数。从SL0 130经由MTJ00 110及至少一个相邻MTJ10 112流动至BL0及BL1的电流造成MTJ组件的自由层与基准层中的磁化为平行(P)，藉以将逻辑L值写入到MTJ00 110及至少一个相邻MTJ10 112。同时，耦合至其余位线(例如：BL(N-1)及BL(N))的其它MTJ亦切换至平行状态。此操作以循序方式借由判定扇区172的WL1及其它P条WL来重复进行。因此，如上述，进行扇区抹除操作与进行初始化操作类似，差别在于遭受写入的扇区数不同。
图2A绘示参照图1A、1B、1C、1D及1E等所述STT-MRAM装置100的简化布局图200。STT-MRAM装置的不同阶中所布置的各个层借由索引键或图例220来说明。在所示具体实施例中，数组中的每一个位格可被组配为具有共享SL//BL结构的1T1MTJ位格210。在只作为说明用途的范例中，位格的相邻行的存取晶体管的源极端点透过预金属介电质(PMD)或CA阶中的贯孔接点，耦合至M1阶中的公用金属线。举例而言，金属线M1顺着相对BL及SL的垂直方向而置。M1中的公用金属线耦合至穿过置于V1阶中的贯孔接点充当置于上金属阶M2中的SL的金属线。因此，此种组态容许在相邻位线的位格之间共享SL。
举例来说且不限于此例，置于金属阶M2中的SL0 130共享于位格的相邻行之间(例如，位格102与104以及其他等)。如图2A所示，位格的相邻行(例如，位格102与104)的存取晶体管的源极区耦合至M1阶中穿过PMD或CA阶中的贯孔接点182的公用金属线180。如图所示，M1阶中的公用金属线举例而言，是顺着相对BL(例如：BL0 140、BL1 142)及SL(例如：SL0130)的垂直方向而置。M1中的公用金属线180耦合至穿过置于V1阶中的贯孔接点186充当置于上金属阶M2中的SL(SL0 130)的金属线。因此，此种组态容许在位格的相邻行(例如，位格102与104以及其他)之间共享SL0 130。也可使用其他能够使SL共享于位格的两个或更多相邻行之间的适当组态。
请参阅图2A，M2阶用于各SL，而不是用于容许各SL宽度增加的M1阶。借由使SL置于M2阶中，得以避免M1岛设计规则限制、主动区(RX)间距、及CA中的贯孔接点齐平闸极间距等问题。这样的组态可允许各SL(例如，SL0 130、SL1 132和其他等)的宽度(W)借由位格或位与各SL的共享数而有效倍增。如此一来，SL的有效电阻相对于使用专用SL组态的传统位格结构可下降大约50％。应了解到，取决于所需要的SL宽度，也可使用用于SL的M2以上其他合适金属阶层。
STT-MRAM 100组态中的一项因素为存取晶体管(例如：T00 120、T10 122及其它存取晶体管)的宽度。宽度增加可改善写入裕度。另外，多个突指可用于缩减存取晶体管宽度，并因此缩减芯片尺寸。举例而言，使用2个突指可将宽度要求缩减一半，而使用3个突指可将宽度要求缩减大约66％。在一具体实施例中，双多晶结构230可用于建构2个突指。
1T1MTJ位格210布局尺寸X 240、Y 250及W260可使用SPICE模型及一般布局设计规则来估计。在一个实施例中，已发现模拟结果显示借由使用基于在位格的相邻行之间共享SL的结构，SL宽度W 260得以增加，但总体位格尺寸却缩减约10％，而且SL电阻缩减约50％。
图2B绘示参照图2A所述的1T1MTJ位格210及参照图1A所述的位格(0,0)的简化截面层表征。所示为MTJ00 110、存取晶体管T00 120、BL0 140、WL0 150以及SL 130。读写电路(未图示)在BL0 140与SL0 130之间(例如，于M2阶)产生写入电压。取决于BL0 140与SL0130之间的电压值，可变更MTJ00 110的自由层的磁性方向，并且可对应地将逻辑状态H或L写入到MTJ00 110。同样地，在读取操作期间，产生穿过MTJ00 110在BL0 140与SL0 130之间流动的读取电流。当电流获许流经存取晶体管T00 120时，MTJ00 110的电阻(RAP或RP)可基于BL0 140与SL0 130之间的电压差来决定，此电压差是相较于基准，并且接着由感测放大器(SA)来放大。
具有低读取能量存储器装置典型为需要中点基准感测形态，藉此还需要更紧密的MTJ电阻分布。对于中点感测，可能希望组配小于6％的sigma(R_MTJ)。然而，对于给定程序，sigma(R_MTJ)倾向于随着减少的MTJ面积而增加。STT-MRAM 100的优化位格面积及缩减的SL电阻可允许MTJ临界尺寸(CD)缩减到低于70nm，并且符合sigma(R_MTJ)要求。
举一替代方案来说，具有2T2MTJ位格架构的差动感测形态可考虑用来将给定sigma(R_MTJ)的读取裕度加倍。然而，此替代方案也将位格尺寸加倍，从而增加成本。因此，此替代方案可能不被视为eFlash取代的可行成本效益选项，尤其是当存储器容量较大时。
在可能是想要的情况中，STT-MRAM 100组配成在高(RAP)与低(RP)电阻状态之间提供大间隔，此大间隔改善SA的读取特性。假如RAP与RP状态之间发生重叠时，该重叠可能会造成读取错误。由于与一个SL所共享的位于数目增加，SL宽度W 260也些微增加，然而SL电阻会显着减少。在一实施例中，可进行使用SPICE的模拟来比较具有专用SL结构的位格和具有共享SL//BL结构的1T1MTJ210位格的表现。使用SPICE的模拟结果意味着共享SL//BL结构的SL电阻可以显着地高，且相较于具有专用SL结构的位格的MTJ电阻来说可能是无法忽略的。该模拟结果同样意味着，对于在位格的相邻行之间共享有SL的1T1MJT210位格结构来说，电阻得以减少超过50％，此电阻减少改善读取裕度并降低感测错误。
图3乃是说明程序的流程图，该程序进行图1A、1B、1C、1D、1E、2A及2B等所述STT-MRAM装置100中的eFlash操作。程序300始于操作步骤302，其中STT-MRAM 100装置的NxM位格阵列借由使用平行源极线、位线(SL//BL)结构来组配，其中各位格组配成包括串联耦合至存取晶体管的漏极端点的磁穿隧接面(MTJ)胞元，且字符线(WL)耦合至该存取晶体管的栅极。于操作步骤304，该SL//BL结构组配成包括共享于位格的相邻行之间。
于操作步骤306，该阵列的初始化操作借由将逻辑H值写入到该阵列中的各位格来进行。于操作步骤308，编程操作借由将逻辑L值写入到该阵列的可随机存取位格位置来进行。于操作步骤310，扇区抹除操作借由将该阵列的扇区中所包括的各该位抹除并重设至逻辑L值来进行。该阵列组配成包括复数个扇区，其中该逻辑H值及该逻辑L值乃是二元对立。
本文中所述任何程序或方法的顺序不意味着视为限制，而且任意数目的所述程序块可依任何顺序组合以便实施本程序、方法或替代方法。另外，可从此程序删除个别程序块而不会脱离本文中所述专利标的的精神及范畴。再者，可用任何合适的硬体、软体、韧体、或以上组合来实施程序而不会脱离本发明的范畴。
上述具体实施例导出优点。于40nm及之前的技术节点，eFlash在包括窗控制器中符码储存到智能卡中安全金钥储存等许多应用中很普遍。然而，于先进的技术节点中，寻找可行的eFlash解决方案一直都有挑战性，因为传统在eFlash中使用的浮动闸极/电荷捕捉技术可能无法比例缩小到28nm以下。本揭露所呈现的STT-MRAM 100装置可组配成为了先进技术节点作为eFlash取代应用而缩减面积并改善读取裕度。
STT-MRAM 100装置提供更小的胞元尺寸、用于所提升的读写比(R/W)的更低SL寄生电阻，并为了在包括eFlash存储器的产品/程序中使用而进行eFlash操作。STT-MRAM 100装置亦提供更有效率的扇区/分页抹除形态。另外，STT-MRAM 100装置可利用目前的逻辑/MRAM技术、利用已知的程序及设备来实施。在一些应用中，STT-MRAM可组配成操作在由先进逻辑技术平台所给定的额定电压VDD范围内。因此，相较于需要附加电荷泵电路以供应用于编程/抹除操作的高内部电压的eFlash装置，此装置可利用大幅降低的能耗操作。
本揭露可体现成其它特定形式而不会脱离其精神或主要特性。因此，前述具体实施例在所有层面都要视为说明性，而不是限制本文中所述的发明。本发明的范畴从而由随附权利要求书指出，而不是由前述说明指出，而且均等于权利要求的意义及范围内的所有变更全都意欲囊括于其中。

Claims (20)

1.一种自旋转移力矩磁性随机存取存储器装置，其包含：
具有M个自旋转移力矩磁性随机存取存储器胞元的第一位线；
具有M个自旋转移力矩磁性随机存取存储器胞元的第二位线，其中该第一及第二位线形成第一及第二行自旋转移力矩磁性随机存取存储器胞元，且磁性随机存取存储器胞元包括
具有第一磁穿隧接面端点及第二磁穿隧接面端点的磁穿隧接面组件，以及
具有栅极、源极和漏极端点的存取晶体管，其中该漏极端点耦合至该第一磁穿隧接面端点，以提供该存取晶体管和该磁穿隧接面组件之间的串联耦合；
复数M个字符线(WLs)，其耦合至该自旋转移力矩磁性随机存取存储器胞元的该存取晶体管的该栅极端点，其中字符线耦合至该第一及第二位线中的一个自旋转移力矩磁性随机存取存储器胞元以形成一列自旋转移力矩磁性随机存取存储器胞元，该复数M个字符线形成M列自旋转移力矩磁性随机存取存储器胞元；以及
源极线(SL)，其耦合至该第一及第二行自旋转移力矩磁性随机存取存储器胞元的该自旋转移力矩磁性随机存取存储器胞元的该存取晶体管的该源极端点，其中该源极线由该第一及第二行自旋转移力矩磁性随机存取存储器胞元共享，及组配成金属阶层大于设置于预金属介电质(PMD)上的M1金属阶层，以适应该源极线宽度上的增加。
2.如权利要求1所述的自旋转移力矩磁性随机存取存储器装置，其中该源极线组配成平行于该第一及第二位线。
3.如权利要求2所述的自旋转移力矩磁性随机存取存储器装置，其中该第一及第二行自旋转移力矩磁性随机存取存储器胞元形成一对具有共享的源极线的自旋转移力矩磁性随机存取存储器胞元行。
4.如权利要求2所述的自旋转移力矩磁性随机存取存储器装置，其中在扇区抹除操作期间，共享的该源极线由先进逻辑技术平台所给定的额定电压(VDD)范围内的电压所驱动，而该第一及第二位线接地以在嵌入式快闪(eFlash)抹除操作中抹除所有共享该源极线的该自旋转移力矩磁性随机存取存储器胞元。
5.如权利要求2所述的自旋转移力矩磁性随机存取存储器装置，其中在编程操作期间，该第一及第二位线的一个由先进逻辑技术平台所给定的额定电压(VDD)范围内的电压所驱动，而共享的该源极线接地以允许在嵌入式快闪编程操作中选择性写入逻辑H值到随机可存取的自旋转移力矩磁性随机存取存储器胞元。
6.如权利要求2所述的自旋转移力矩磁性随机存取存储器装置，其中在初始化操作期间，该源极线由先进逻辑技术平台所给定的额定电压(VDD)范围内的电压所驱动，而该第一及第二位线接地以允许写入逻辑H值到每一个自旋转移力矩磁性随机存取存储器胞元。
7.一种具有组配成嵌入式快闪(eFlash)取代装置的自旋转移力矩磁性随机存取存储器(STT-MRAM)胞元数组的自旋转移力矩磁性随机存取存储器装置，该数组包含：
具有M个自旋转移力矩磁性随机存取存储器胞元的复数N个位线，该位线形成N行磁性随机存取存储器胞元，其中各个磁性随机存取存储器胞元包括
具有第一磁穿隧接面端点及第二磁穿隧接面端点的磁穿隧接面组件，以及
具有栅极、源极和漏极端点的存取晶体管，其中该漏极端点耦合至该第一磁穿隧接面端点，以提供该存取晶体管和该磁穿隧接面组件之间的串联耦合；
复数M个字符线(WLs)，其耦合至该数组的该自旋转移力矩磁性随机存取存储器胞元的该存取晶体管的该栅极端点，其中字符线耦合至该N个位线的每一个中的一个自旋转移力矩磁性随机存取存储器胞元以形成一列自旋转移力矩磁性随机存取存储器胞元，该复数M个字符线形成M列自旋转移力矩磁性随机存取存储器胞元；以及
复数S个源极线(SL)，其耦合至该存取晶体管的源极端点，其中该复数S个源极线的源极线耦合至该N行自旋转移力矩磁性随机存取存储器胞元的两个或更多相邻行的存取晶体管的源极端点或由其所共享，及组配成金属阶层大于设置于预金属介电质(PMD)上的M1金属阶层，以适应该源极线宽度上的增加。
8.如权利要求7所述的自旋转移力矩磁性随机存取存储器装置，其中该源极线组配成平行于该位线。
9.如权利要求7所述的自旋转移力矩磁性随机存取存储器装置，其中N为偶数且S等于N/2。
10.如权利要求7所述的自旋转移力矩磁性随机存取存储器装置，其中在编程操作期间，N个位线的位线由先进逻辑技术平台所给定的额定电压(VDD)范围内的电压所驱动，而共享的该源极线接地以允许在嵌入式快闪编程操作中选择性写入逻辑L值到随机可存取的该数组的自旋转移力矩磁性随机存取存储器胞元。
11.如权利要求10所述的自旋转移力矩磁性随机存取存储器装置，其中单向电流被用来进行该编程操作。
12.如权利要求7所述的自旋转移力矩磁性随机存取存储器装置，其中在扇区抹除操作期间，共享的该源极线由先进逻辑技术平台所给定的额定电压(VDD)范围内的电压所驱动，而该位线接地以在嵌入式快闪抹除操作中抹除所有共享该源极线的该自旋转移力矩磁性随机存取存储器胞元。
13.如权利要求12所述的自旋转移力矩磁性随机存取存储器装置，其中共享该源极线的该自旋转移力矩磁性随机存取存储器胞元在该扇区抹除操作期间被抹除并重设至逻辑L值。
14.如权利要求13所述的自旋转移力矩磁性随机存取存储器装置，其中对于该扇区中所包括的各字符线，该扇区抹除操作是借由依序判定该字符线来启用。
15.如权利要求7所述的自旋转移力矩磁性随机存取存储器装置，其中在初始化操作期间，该S个源极线由先进逻辑技术平台所给定的额定电压(VDD)范围内的电压所驱动，而该N个位线接地以允许写入逻辑H值到该数组中的每一个自旋转移力矩磁性随机存取存储器胞元。
16.如权利要求7所述的自旋转移力矩磁性随机存取存储器装置，其中该源极线的宽度借由与各个源极线的自旋转移力矩磁性随机存取存储器共享个数而有效倍增。
17.一种具有组配成嵌入式快闪(eFlash)取代装置的自旋转移力矩磁性随机存取存储器(STT-MRAM)胞元数组的自旋转移力矩磁性随机存取存储器装置，该数组包含：
具有M个自旋转移力矩磁性随机存取存储器胞元的复数N个位线，该位线形成N行磁性随机存取存储器胞元，其中各个磁性随机存取存储器胞元包括:
具有第一磁穿隧接面端点及第二磁穿隧接面端点的磁穿隧接面组件，以及
具有栅极、源极和漏极端点的存取晶体管，其中该漏极端点耦合至该第一磁穿隧接面端点，以提供该存取晶体管和该磁穿隧接面组件之间的串联耦合；
复数M个字符线(WLs)，其耦合至该数组的该自旋转移力矩磁性随机存取存储器胞元的该存取晶体管的该栅极端点，其中字符线耦合至该N个位线的每一个中的一个自旋转移力矩磁性随机存取存储器胞元以形成一列自旋转移力矩磁性随机存取存储器胞元，该复数M个字符线形成M列自旋转移力矩磁性随机存取存储器胞元；
复数S个源极线(SL)，其耦合至该存取晶体管的源极端点，其中该复数S个源极线的源极线耦合至该N行自旋转移力矩磁性随机存取存储器胞元的两个或更多相邻行的存取晶体管的源极端点或由其所共享，及组配成金属阶层大于设置于预金属介电质(PMD)上的M1金属阶层，以适应该源极线宽度上的增加；以及
相同位线的相邻存取晶体管的该源极端点为共享的源极端点，以形成一对位线的自旋转移力矩磁性随机存取存储器胞元。
18.如权利要求17所述的自旋转移力矩磁性随机存取存储器装置，其中M为偶数且位线具有M/2个自旋转移力矩磁性随机存取存储器胞元对。
19.一种形成自旋转移力矩磁性随机存取存储器(STT-MRAM)装置的方法，其包含：
形成组配为嵌入式快闪(eFlash)取代装置的自旋转移力矩磁性随机存取存储器胞元数组，其中形成该数组包含形成具有M个磁性随机存取存储器胞元的复数N个位线，该位线形成N行磁性随机存取存储器胞元，其中各个磁性随机存取存储器胞元包括
具有第一磁穿隧接面端点及第二磁穿隧接面端点的磁穿隧接面组件，以及
具有栅极、源极和漏极端点的存取晶体管，其中该漏极端点耦合至该第一磁穿隧接面端点，以提供该存取晶体管和该磁穿隧接面组件之间的串联耦合；
形成复数M个字符线(WLs)，其耦合至该数组的该自旋转移力矩磁性随机存取存储器胞元的该存取晶体管的该栅极端点，其中字符线耦合至该N个位线中的每一个中的一个自旋转移力矩磁性随机存取存储器胞元以形成一列自旋转移力矩磁性随机存取存储器胞元，该复数M个字符线形成M列自旋转移力矩磁性随机存取存储器胞元；以及
形成复数S个源极线(SL)，其耦合至该存取晶体管的源极端点，其中该S个源极线的源极线耦合至该N行自旋转移力矩磁性随机存取存储器胞元的两个或更多相邻行的存取晶体管的源极端点或由其所共享，及组配成金属阶层大于设置于预金属介电质(PMD)上的M1金属阶层，以适应该源极线宽度上的增加。
20.如权利要求19所述的方法，其中该S个源极线组配成平行于该N个位线。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807452A (zh) * 2017-05-02 2018-11-13 上海磁宇信息科技有限公司 一种超高密度随机存储器架构
US10446213B1 (en) * 2018-05-16 2019-10-15 Everspin Technologies, Inc. Bitline control in differential magnetic memory
US10726896B1 (en) 2019-01-30 2020-07-28 Globalfoundries Inc. Resistive nonvolatile memory structure employing a statistical sensing scheme and method
JP2020155179A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
US11475933B2 (en) 2019-08-21 2022-10-18 Samsung Electronics Co., Ltd Variation mitigation scheme for semi-digital mac array with a 2T-2 resistive memory element bitcell
CN113497082A (zh) * 2020-03-18 2021-10-12 上海磁宇信息科技有限公司 磁性随机存储器架构
CN113782077A (zh) * 2020-06-09 2021-12-10 上海磁宇信息科技有限公司 磁性随机存储器
EP3923289A1 (en) * 2020-06-12 2021-12-15 Imec VZW A memory device and a method for operating a vcma mtj device
US11488662B2 (en) 2020-11-16 2022-11-01 Sandisk Technologies Llc Concurrent multi-bit access in cross-point array
CN116234322B (zh) * 2022-08-18 2024-02-23 北京超弦存储器研究院 存储器及其制造方法、读写控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040017706A1 (en) * 2001-01-25 2004-01-29 Martin Freitag MRAM configuration
US20080164547A1 (en) * 2005-12-01 2008-07-10 Yutaka Higo Storage element and memory
US20100328993A1 (en) * 2009-06-25 2010-12-30 Sony Corporation Recording method of nonvolatile memory and nonvolatile memory
US20110260224A1 (en) * 2001-04-26 2011-10-27 Renesas Electronics Corporation Thin film magnetic memory device capable of conducting stable data read and write operations
US20140071732A1 (en) * 2012-09-11 2014-03-13 The Regents Of The University Of California Nonvolatile magneto-electric random access memory circuit with burst writing and back-to-back reads

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9183910B2 (en) * 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
KR20130139066A (ko) * 2012-06-12 2013-12-20 삼성전자주식회사 소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치
KR101996265B1 (ko) * 2012-12-14 2019-07-04 삼성전자주식회사 공통소스 반도체 메모리 장치
JP2015026998A (ja) * 2013-07-26 2015-02-05 株式会社東芝 マルチコンテキストコンフィグレーションメモリ
US10176868B2 (en) * 2013-12-20 2019-01-08 Micron Technology, Inc. Memory systems and memory programming methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040017706A1 (en) * 2001-01-25 2004-01-29 Martin Freitag MRAM configuration
US20110260224A1 (en) * 2001-04-26 2011-10-27 Renesas Electronics Corporation Thin film magnetic memory device capable of conducting stable data read and write operations
US20080164547A1 (en) * 2005-12-01 2008-07-10 Yutaka Higo Storage element and memory
US20100328993A1 (en) * 2009-06-25 2010-12-30 Sony Corporation Recording method of nonvolatile memory and nonvolatile memory
US20140071732A1 (en) * 2012-09-11 2014-03-13 The Regents Of The University Of California Nonvolatile magneto-electric random access memory circuit with burst writing and back-to-back reads

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