JP2015026998A - マルチコンテキストコンフィグレーションメモリ - Google Patents

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Abstract

【課題】セル面積の小さいマルチコンテキストコンフィグレーションメモリを提案する。【解決手段】実施形態に係わるマルチコンテキストコンフィグレーションメモリは、第１および第２のデータ線(BL1,BL2)と、第１のソース線(SL)と、第１および第２のデータ線(BL1,BL2)間に直列接続される第１および第２のメモリ素子(RS)、および、第１および第２のメモリ素子(RS)間の接続ノードにドレインが接続され、第１のソース線(SL)にソースが接続される第１の選択トランジスタ(ST)、を備える第１のメモリセル(MC)と、第１および第２のデータ線(BL1,BL2)間に接続され、第１の出力端子を有する第１のセンスアンプ(SA1)と、を備える。【選択図】図１

Description

実施形態は、マルチコンテキストコンフィグレーションメモリに関する。
フィールドプログラマブルゲートアレイ（Field Programmable Gate Array:ＦＰＧＡ）に代表される再構成可能な論理回路（Reconfigurable logic circuit）は、コンフィギュレーションメモリ(Configuration memory)に記憶されたデータに基づき、所定の論理（回路構成）を実現する。
マルチコンテキストコンフィグレーションメモリ(Multi-context Configuration Memory: MCM)は、複数のメモリセルと1つの出力端子を具備し、複数のメモリセルのうち選択された1つに保持されたデータを出力端子から出力する。MCMを備える再構成可能な論理回路は、しばしマルチコンテキストデバイス(Multi-context device)と呼ばれ、複数の回路構成情報を格納し、コンテキスト切り替え信号に従い回路構成を切り替えることができる。マルチコンテキストデバイスは、格納可能なコンテキスト数が増大するほど、論理回路部の利用効率が高くなる。
メモリセルをＳＲＡＭ（Static Random Access Memory）で構成するMCMが知られている。ＳＲＡＭは、6つのトランジスタから構成され、セル面積が比較的大きい。コンテキスト数の増大とともにMCM部の面積が急激に増大するので、コンテキスト数の増大が難しい。また、ＳＲＡＭは、揮発性であるため、電源遮断時にコンフィギュレーションメモリ内に格納したデータが失われる。このため、低消費電力化のため待機時に電源を遮断する技術を適応できない。
このため、セル面積が小さく且つ不揮発なメモリセルから構成されるMCMに関する技術が求められている。
米国特許第7,193,437号明細書 米国特許第7,804,730号明細書
H.-S. P. Wong, H.-Y. Lee, S. Yu, Y.-S. Chen, Y. Wu, P.-S. Chen, B. Lee, F.T. Chen, M.-J. Tsai, "Metal Oxide ReRAM," Proceedings of the IEEE, vol. 100, pp. 1951-1970 (2012)
実施形態は、セル面積の小さい不揮発メモリセルから構成されるマルチコンテキストコンフィグレーションメモリを提案する。
実施形態によれば、マルチコンテキストコンフィグレーションメモリは、第１および第２のデータ線と、前記第１および第２のデータ線の間に直列接続される第１および第２の抵抗変化素子、および、前記第１および第２の抵抗変化素子の間の接続ノードにドレインが接続される第１の選択トランジスタ、を備える第１のメモリセルと、前記第１および第２のデータ線の間に直列接続される第３および第４の抵抗変化素子、および、前記第３および第４の抵抗変化素子の間の接続ノードにドレインが接続される第２の選択トランジスタ、を備える第２のメモリセルと、前記第１および第２のデータ線に接続され、第１の出力端子を有する第１のセンスアンプと、を備える。
MCM-Iの構成を示す図。 メモリセルの構成例を示す図。 MCM-Iのセンスアンプの例を示す図。 図３の回路の動作波形を示す図。 MCM-IIの構成を示す図。 MCM-IIのセンスアンプの例を示す図。 NANDゲートの構成例を示す図。 図６の回路の動作波形を示す図。 MCM-IIIの構成を示す図。 MCM-IIIのセンスアンプの例を示す図。 図１０の回路の動作波形を示す図。 MCM-IVの構成を示す図。 MCM-IVのセンスアンプの例を示す図。 図１３の回路の動作波形を示す図。 MCM-Vの構成を示す図。 メモリセルの変形例を示す図。 メモリセルの構成例を示す図。 閾値スイッチ素子の電圧−電流特性を示す図。 読み出しディスターブの発生を示す図。 読み出しディスターブの防止を示す図。 2端子素子の書き込み動作を示す図。 2端子素子の消去動作を示す図。 3端子素子の書き込み動作を示す図。 3端子素子の消去動作を示す図。 3端子素子の読み出し動作を示す図。 冗長ビットを示す図。
以下、図面を参照しながら実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態のマルチコンテキストコンフィグレーションメモリ(MCM-I)の回路図を示す。
MCM-Iは、第１および第２のビット線(BL1、BL2)間に接続される複数のメモリセル(MC)と2つのセンスアンプ(SA1、SA2)を備える。各メモリセルは、1ビットのコンフィグレーションデータを格納し、異なるワード線(WL1,WL2)に接続される。センスアンプは、1つの出力端子を備え、ワード線によって選択されたメモリセルが保持するデータを読み出し、その後、保持し、同時に出力端子から継続的に出力する。MCM-Iは、さらに2入力1出力のマルチプレクサ(MUX)を備える。2つセンスアンプの出力端子は、マルチプレクサの入力端子に接続され、マルチプレクサの出力端子は、MCM-Iのコンフィグレーションデータ出力端子(OUT)となる。
再構成可能な論理回路においては、コンフィグレーションデータ出力端子(OUT)は、例えば、パストランジスタの制御端子（例えば、ＦＥＴのゲート端子）に接続される。パストランジスタは、所定の論理（回路構成）を実現するためのロジックエレメントを選択的に相互接続する役割を有する。尚、1つの出力ノード(OUT)が、複数のパストランジスタのゲート端子に接続される場合もある。
図１に示すように、列方向（ロウ方向）に配置された複数のMCM-Iは、ワード線(WL1,WL2)を共有することができる。
メモリセル(MC)は、第１および第２のビット線(BL1、BL2)との間に直列接続される第１および第２の抵抗変化素子(Resistive Switching Devices: RS)と、第１の抵抗変化素子と第２の抵抗変化素子との間の接続ノード（Q）にドレインが接続される選択トランジスタ(ST)と、を備える。
メモリセルが”0”データを保持するときは、第１の抵抗変化素子の抵抗は、第２の抵抗変化素子の抵抗よりも低い。メモリセルが”1”データを保持するときは、第１の抵抗変化素子の抵抗は、第２の抵抗変化素子の抵抗よりも高い。即ち、2つの抵抗変化素子の抵抗の大小を相補的にプログラムすることで、メモリセルは、1ビットのデータを記録する。
複数のメモリセル内の複数の選択トランジスタのソースは、それぞれ、ソース線(SL)に接続される。
図２は、メモリセルの構成例を示す。
同図(a)は、図１の1つのメモリセル(MC)を取り出したものである。
同図(b)は、メモリセル内の第１および第２の抵抗変化素子が、いずれも2端子の不揮発抵抗変化素子である実施例を示す。2端子の不揮発抵抗変化素子としては、例えば、ReRAM(Resistive switching random access memory)を使用することができる。
2端子の不揮発抵抗変化素子としては、相変化メモリ(Phase Change Memory: PCM)、磁気抵抗メモリ(Magnetoresistive Random Access Memory: MRAM)など、を使うこともできる。また、2端子の不揮発抵抗変化素子としては、不可逆性破壊現象に基づくワンタイム書き込みのメモリ素子(One-Time-Progmmable memory: OTP)、例えば、ヒューズ(fuse)、アンチヒューズ(anti-fuse)、Metal-Insulator-Metal(MIM)型キャパシタ、Metal-Insulator-Semiconductor(MIS)型キャパシタなど、を使うこともできる。また、ヒューズ(fuse)素子としては、書込の電流密度が閾値を超えた場合にビア配線とシリサイド間のコンタクトが破壊される現象に基づくfuse素子である、コンタクトヒューズを使用することも出来る。
2端子の不揮発抵抗変化素子は、Si基板の表面上ではなく、配線層中に形成することも可能であるため、Si基板の表面上の実効的な占有面積を小さくすることができる、という利点を持つ。例えば、2つの2端子の不揮発抵抗変化素子と1つの選択トランジスタとを備えるメモリセルは、6つのトランジスタを備えるSRAMセルよりもSi基板の表面上の占有面積を小さくすることができる。
同図(c)は、メモリセル内の第１および第２の抵抗変化素子が、いずれも3端子の不揮発抵抗変化素子である実施例を示す。
3端子の不揮発抵抗変化素子としては、例えば、floating-gate(FG)型またはmetal-oxide-nitride-oxide-silicon (MONOS)型の不揮発メモリトランジスタを使用することができる。
メモリセルが”0”データを保持するときは、第１の不揮発メモリトランジスタの閾値電圧を低い値(Vth_low)に設定し、第２の不揮発メモリトランジスタの閾値電圧を高い値(Vth_high)に設定する。一方、メモリセルが”1”データを保持するときは、第１の不揮発メモリトランジスタの閾値電圧を高い値(Vth_high)に設定し、第２の不揮発メモリトランジスタの閾値電圧を低い値(Vth_low)に設定する。
データを読み出すときは、第１および第２の不揮発メモリトランジスタのゲートに、Vth_lowとVth_highの間の読み出し電圧(Vread)を印加する。その結果、メモリセルが”0”データを保持するときは、第１の不揮発メモリトランジスタのチャネル抵抗は、第２の不揮発メモリトランジスタのそれよりも低くなる。また、メモリセルが”1”データを保持するときは、第１の不揮発メモリトランジスタのチャネル抵抗は、第２の不揮発メモリトランジスタのそれよりも高くなる。
このように、図２の(b)に示す2端子素子を使う場合と、図２の(c)に示す3端子素子を使う場合とでは、同じ機能を実現できる。
3端子の不揮発抵抗変化素子としては、Metal-Oxide-Silicon Field Effect Transistor (MOSFET)を使用することもできる。
MOSFETの閾値電圧（Vth）は、NOR型フラッシュメモリで使用されるチャネルホットエレクトロン(Channel Hot Electron：CHE)注入法を用いて変調することが出来る。n型MOSFETに対してCHE注入法を適応するとCHEの一部がゲート絶縁膜中に捕獲され閾値電圧(Vth)が上昇する。
メモリセルが”0”データを保持するときは、第２のMOSFETの閾値電圧をCHE注入法を用い高い値(Vth_high)に設定する。一方、メモリセルが”1”データを保持するときは、第１のMOSFETの閾値電圧を高い値(Vth_high)に設定する。
データを読み出すときは、第１および第２のMOSFETのゲートに、MOSFETの元の閾値(Vth)とVth_highの間の読み出し電圧(Vread)を印加する。その結果、メモリセルが”0”データを保持するときは、第１のMOSFETのチャネル抵抗は、第２のMOSFETのそれよりも低くなる。また、メモリセルが”1”データを保持するときは、第１のMOSFETのチャネル抵抗は、第２のMOSFETのそれよりも高くなる。
次の選択的破壊手法を用いた場合も、MOSFET は3端子の不揮発抵抗変化素子として使用することが出来る。
MOSFETのボディを浮遊状態、ソース/ドレインを接地電位とした上で、ゲートに負の大きな電位を印加すると、ソース/ドレインの接合が不可逆的に破壊され、ソース/ドレインが短絡する。なお、この選択的破壊手法は、FG型およびMONOS型の不揮発メモリトランジスタにも使用することができる。
この選択的破壊手法を用い、メモリセルが”0”データを保持するときは、第１のMOSFETのソース/ドレインを不可逆的に短絡させ、メモリセルが”1”データを保持するときは、第２のMOSFETのソース/ドレインを不可逆的に短絡させる。
データを読み出すときは、第１および第２のMOSFETのゲートに、MOSFETの閾値電圧よりも低いオフ電位(Voff)を印加する。その結果、メモリセルが”0”データを保持するときは、第１のMOSFETのチャネル抵抗は、第２のMOSFETのそれよりも低くなる。また、メモリセルが”1”データを保持するときは、第１のMOSFETのチャネル抵抗は、第２のMOSFETのそれよりも高くなる。
2つの3端子の不揮発抵抗変化素子と1つの選択トランジスタとを備えるメモリセルは、6つのトランジスタを備えるSRAMセルよりもSi基板の表面上の占有面積が小さくすることができる。
図３は、MCM-Iの第１および第２のセンスアンプ(SA1、SA2)の構成例を示す。
SA1は、cross-coupled inverter(CCI)型センスアンプ回路(CCI-SA)とプリチャージ回路(PC)を備える。プリチャージ回路は、電源線と両ビット線(BL1、BL2)間に接続されたp-channel FETを備える。
CCI型センスアンプ回路は、第１および第２のデータ端子(D1L、D1R)を有し、それらの間にcross-coupled inverterが接続される。cross-coupled inverterの2つのn-channel FETは、センスイネーブル信号(EN1/EN2)にゲートが接続されるn-channel FETを介して接地線に接続される。
第１および第２のデータ端子(D1L、D1R)は、p-channel FETのトランスファーゲートを介して、それぞれ第１および第２のビット線(BL1、BL2)に接続される。ここで、トランスファーゲートは、センスアンプ回路のセンス感度を高くするために、n-channel FETであるよりも、p-channel FETであるほうが望ましい。
なぜなら、トランスファーゲートをp-channel FETとしたときは、プリチャージフェーズにおいて、ビット線のHigh電位を電圧降下を伴わずにデータ端子に転送できるからである。
第２のデータ端子(D1R)は、出力インバータを介して、第１の出力端子に接続される。
ここで、第１のデータ端子(D1L)には、出力端子が接続されないが、これに代えて、出力インバータを介して第２の出力端子に接続しても良い。この場合、第２の出力端子からは、第１の出力端子から得られるデータを反転したデータが得られる。
SA2は、SA1と同様に、CCI型センスアンプ(CCI-SA)とプリチャージ回路(PC)とを備える。本例においては、SA1とSA2は、1つのプリチャージ回路を共有する。
図４は、図３の回路(MCM-I)の動作波形図を示す。
同図では、3サイクル分の動作を示す。
第１のサイクル(t0〜t2)では、MCM-Iは、SA2内に保持されたデータを出力すると同時に、メモリセル1 (MC1)のデータをSA1によって読み出す。第２のサイクル(t2〜t4)では、SA1内に保持されたMC1のデータを出力すると同時に、メモリセル2(MC2)のデータをSA2によって読み出す。第３のサイクル(t4〜t6)では、SA2内に保持されたMC2のデータを出力すると同時に、メモリセル3(MC3)のデータをSA1によって読み出す。
このように、MCM-Iは、サイクル毎に、異なったメモリセルのデータを出力することができる。
第１および第２のサイクル(t0〜t4)を例に、MCM-Iの動作を詳しく説明する。
MCM-Iの動作時において、SLは、常に、接地電位(0V)に保持される。
第１のサイクル(t0〜t2)では、SA1は、選択メモリセルであるメモリセル１(MC1)のデータを読み出す。第１サイクルでは、SA1のセンスアンプ選択ワード線(SWL1)は、”L”であり、SA1のトランスファーゲート(p-channel FET)は、オンし、ビット線とSA1のデータ端子は、互いに接続される。また、SA1のEN線(EN1)はLであり、SA1は不活性化される。
第１のサイクルの前半(t0〜t1)は、プリチャージフェーズである。全てのワード線(WL1〜WL3)は、”L”であり、全てのメモリセル(MC1〜MC3)内の全ての選択トランジスタは、オフである。この結果、ソース線とビット線は、互いに分離される。
一方、プリチャージ信号(PC)は、”L”であり、プリチャージ回路内のp-channel FETは、オンし、ビット線と電源線は、互いに接続される。この結果、ビット線は、”H”にプリチャージされる。さらに、SA1の第１および第２のデータ端子(D1L、D1R)も、トランスファーゲートを介して”H”にプリチャージされる。
第１のサイクルの後半(t1〜t2)は、読み出しフェーズである。プリチャージ信号(PC)が”H”となり、ビット線と電源線は、互いに分離される。一方、メモリセル１(MC1)に対応するワード線(WL1)は”H”となり、MC1のQノードはソース線(SL)に接続される。
ここで、MC1は、”0”データを保持している。即ち、第１の抵抗変化素子の抵抗は、第２の抵抗変化素子の抵抗よりも低い。ビット線(BL1)とビット線(BL2)の蓄積電荷は、それぞれ、第１および第２の抵抗変化素子を介して、ソース線(SL)に放電される。第１の抵抗変化素子の抵抗は、第２の抵抗変化素子の抵抗よりも低いために、BL1の電位は、より早く低下する。この結果、第１のデータ端子(D1L)の電位は、第２のデータ端子(D1R)の電位よりも小さくなる。
第２のサイクル(t2〜t4)では、SA1は、MC1のデータを保持し、かつ、出力する。
第２のサイクルの開始(t2)において、センスアンプ選択ワード線(SWL1)は、”H”となり、ビット線とSA1のデータ端子とは、互いに分離される。また、EN1が”L”から”H”に変化するため、SA1は、活性化される。その結果、第１のデータ端子(D1L)の電位は、急速に”L”に固定化され、同時に、第２のデータ端子(D1R)の電位は、”H”に固定化される。
以後、第２のサイクル(t2〜t4)に渡って、SA1は、MC1のデータを保持し、同時に、第１の出力ノードから、その保持データを出力する。第２のサイクルでは、マルチプレクサ(MUX)は、SA1からのデータを出力(OUT)として出力する。
SA1が活性化された時点においては、第１のデータ端子(D1L)の電位と第２のデータ端子(D1R)の電位との間には差があれば良く、第１のデータ端子(D1L)が特定の電位以下に到達している必要、若しくは、第２のデータ端子(D1R)が特定の電位以上に留まっている必要は、それぞれない。
従って、低抵抗状態(Low Resistance State: LRS)にある抵抗変化素子の抵抗(RLRS)が比較的高くても、高速な読み出しが可能である。また、高抵抗状態(High Resistance State: HRS)にある抵抗変化素子の抵抗(RHRS)が比較的低くとも、誤読み出しが起こらない。このように、本例のMCM-Iによれば、広い範囲のRHRSとRLRSを持つ抵抗変化素子を採用することができる。
一方、第１のサイクル(t0〜t2)では、SA2は、内部のデータを保持し、かつ、出力する。第１のサイクルに渡って、SWL2は、”H”であり、ビット線とSA2のデータ端子とは、互いに分離される。従って、SA1によるMC1の読み出しによって、ビット線の電位が変動しても、SA2のデータ端子は、影響を受けない。
第２のサイクル(t2〜t4)では、SA2は、第１のサイクル内のSA1と同じ動作により、選択メモリセルであるメモリセル2(MC2)のデータを読み出す。第２のサイクルに渡って、SWL1は、”H”であり、ビット線とSA1のデータ端子とは、互いに分離される。従って、SA2によるメモリセル(MC2)の読み出しによって、ビット線の電位が変動しても、SA1のデータ端子は、影響を受けない。
（第２の実施形態）
図５は、第２の実施形態のマルチコンテキストコンフィグレーションメモリ(MCM-II)の回路図を示す。
MCM-IIは、第１および第２のビット線(BL1,BL2)間に接続される複数のメモリセル(MC1,MC3)と１つセンスアンプ(SA1)を備える第１カラムと、第３および第４のビット線(BL3,BL4)間に接続される複数のメモリセル(MC2,MC4)と１つセンスアンプ(SA2)を備える第２カラムを備える。
各メモリセルは、1ビットのコンフィグレーションデータを格納し、異なるワード線(WL1〜WL4)に接続される。センスアンプ(SA1,SA2)は、1つの出力端子を備え、ワードラインによって選択されたメモリセルが保持するデータを読み出し、その後保持し、これと同時に、そのデータを出力端子から継続的に出力する。
MCM-IIは、2入力1出力のマルチプレクサ(MUX)を備える。2つセンスアンプ(SA1,SA2)の出力端子は、マルチプレクサ(MUX)の入力端子に接続される。マルチプレクサ(MUX)の出力端子は、MCM-IIのコンフィグレーションデータ出力端子(OUT)となる。
図５に示すように、列方向(ロウ方向)に配置された複数のMCM-IIは、ワード線(WL1〜WL4)を共有することができる。
メモリセル(MC1〜MC4)は、第１の実施形態と同様のものを使用することができる。これらメモリセルの選択トランジスタのソースは、ソース線(SL1,SL2)に接続される。
図６は、MCM-IIの第１および第２のセンスアンプ(SA1,SA2)の構成例を示す。
SA1は、RSフリップフロップ回路(RS-FF)とプリチャージ回路(PC)を備える。
第１のセンスアンプ(SA1)において、プリチャージ回路は、電源線と両ビット線(BL1,BL2)間に接続されたp-channel FETを備える。RS-FFは、2つの2入力NANDゲートを備える。図７にNANDゲートの構成例を示す。RS-FFにおいては、一方のNANDゲートの出力端子が他方のNANDゲートの入力端子に接続される(cross-coupled NAND)。NANDゲートの出力端子は、第１および第２のデータ端子(D1L、D1R)に接続される。NANDゲートの2つの入力端子のうちの1つは、BL1およびBL2のうちの1つに接続される。第２のデータ端子(D1R)は、第１の出力端子に接続される。
SA2は、SA1と同じ構成を有する。SA2のRSフリップフロップ回路(RS-FF)は第３および第４のデータ端子(D2L、D2R)を有し、第４のデータ端子(D2R)は第２の出力端子に接続される。
図８は、図６の回路(MCM-II)の動作波形図を示す。
同図では、3サイクル分の動作を示す。
第１のサイクル(t0〜t1)では、MCM-IIは、SA2内に保持されたデータを出力すると同時に、メモリセル１(MC1)のデータをSA1によって読み出す。第２のサイクル(t1〜t2)では、SA1内に保持されたMC1のデータを出力すると同時に、メモリセル2(MC2)のデータをSA2によって読み出す。第３のサイクル(t2〜t3)では、SA2内に保持されたMC2のデータを出力すると同時に、メモリセル(MC3)のデータをSA1によって読み出す。
このように、MCM-IIは、サイクル毎に、異なったメモリセルのデータを出力することができる。
第１および第２のサイクル(t0〜t2)を例に、MCM-IIの動作を詳しく説明する。
MCM-IIの動作時において、ソース線(SL)は、常に、接地電位(0V)に保持される。
第１のサイクル(t0〜t1)では、SA1は、選択メモリセルであるメモリセル１(MC1)のデータを読み出す。第１のサイクルよりも前のサイクルにおいて、両ビット線は、予め、”H”にプリチャージされている。第１のサイクルの開始(t0)において、SA1のプリチャージ信号(PC1)は、”H”となり、プリチャージ回路内のp-channel FETは、オフし、ビット線と電源線は、互いに切断される。
選択メモリセル(MC1)に対応する選択ワード線(WL1)は、”H”となり、選択メモリセル(MC1)のQノードは、ソース線(SL)に接続される。一方、非選択メモリセル(MC2〜MC4)に対応する非選択ワード線(WL2〜WL4)は、第１のサイクル(t0〜t1)に渡って”L”である。
ここで、選択メモリセル(MC1)は、”0”データを保持している。即ち、第１の抵抗変化素子の抵抗は、第２の抵抗変化素子の抵抗よりも低い。ビット線(BL1)とビット線(BL2)の蓄積電荷は、それぞれ、第１および第２の抵抗変化素子を介して、ソース線(SL)に放電される。第１の抵抗変化素子の抵抗は、第２の抵抗変化素子の抵抗よりも低いため、BL1の電位は、より早く低下する。
第１のビット線(BL1)の電位がおよそVDD/2以下になると、第１のビット線が接続されるNANDゲートの出力、すなわち、D1Lは、”H”になる。この結果、第２のビット線(BL2)に接続されるNANDゲートの2つの入力端子は、共に”H”となるので、D1Rは、”L”になる。
第２のサイクル(t1〜t2)では、SA1は、MC1のデータを保持し、かつ、出力する。
第２のサイクルの開始(t1)において、SA1のプリチャージ信号(PC1)は、”L”となり、プリチャージ回路内のp-channel FETは、オンし、両ビット線は、”H”にプリチャージされる。この結果、RS-FFは、ホールドモードとなり、D1LとD1Rは、それぞれ”H”と”L”を保持する。
以後、第２のサイクル(t1〜t2)に渡って、SA1は、MC1のデータを保持し、同時に、第１の出力ノードから、その保持データを出力する。第２のサイクルでは、マルチプレクサ(MUX)は、SA1からのデータを出力OUTとして出力する。
ここで、図６に示すように、電源線とBL1との間にソースとドレインがそれぞれ接続され、ゲートがBL2に接続される第１のp-channel FETと、電源線とBL2との間にソースとドレインがそれぞれ接続され、ゲートがBL1に接続される第２のp-channel FETと、を備えるKeeper回路をさらに備えても良い。
高抵抗状態(High Resistance State: HRS)にある抵抗変化素子の抵抗(RHRS)の、低抵抗状態(Low Resistance State: LRS)にある抵抗変化素子の抵抗(RLRS)に対する比(RHRS/RLRS)が小さい場合は、第１のサイクル(t0〜t1)の期間において、2つのビット線が共に約VDD/2以下になり、読み出しに失敗する可能性がある。Keeper回路は、これら2つのビット線のうち、先に電位が低下したビット線を検知し、もう一方のビット線の充電を開始する。
従って、2つのビット線の双方が”L”になることを防ぐことができる。Keeper回路を備えると、センスアンプの感度が高くなる。すなわち、RHRS/RLRSが比較的小さいメモリセルであっても、そのメモリセルからデータを読み出すことができる。
SA2は、第１のサイクルでは、SA2に保持されたデータを出力し、第２のサイクルでは、選択メモリセルであるメモリセル２(MC2)のデータを読み出す。SA2の読み出しと保持の動作は、SA1と同じである。
MCM-IIによれば、図８に示すように、プリチャージフェーズ(PC)とホールドフェーズ(Hold)とを共通化することができる。従って、上述の動作を制御する制御信号の生成回路を、単純化、すなわち、小面積化することができる。また、MCM-IIは、制御信号線がPC1とPC2の2つのみであるから、制御信号に関わる配線を単純化できる。このことは、MCM-IIの小面積化に繋がる。
（第３の実施形態）
図９は、第３の実施形態のマルチコンテキストコンフィグレーションメモリ(MCM-III)の回路図を示す。
MCM-IIIは、第１および第２のビット線(BL1、BL2)間に接続される複数のメモリセル(MC)を備える。各メモリセルの選択トランジスタのソースは、ローカル出力線(LO)に接続される。LOは、センスアンプ(SA)に接続される。各メモリセルは、1ビットのコンフィグレーションデータを格納し、異なるワード線(WL1〜WL4)に接続される。センスアンプ(SA)は、1つの出力端子を備え、選択メモリセルのデータを読み出し、これと同時に、そのデータを出力端子(OUT)から継続的に出力する。
図９に示すように、列方向（ロウ方向）に配置された複数のMCM-IIIは、ワード線(WL1〜WL4)を共有することができる。
メモリセル(MC)は、第１の実施形態と同様のものを使用することができる。
図１０は、MCM-IIIのセンスアンプ(SA)の構成例を示す。
本例では、SAは、インバータ回路である。
図１１は、図１０の回路の動作波形図を示す。
同図では、3サイクル分の動作を示す。
第１のサイクル(t0〜t1)では、MCM-IIIは、メモリセル１(MC1)のデータをSAによって読み出すと同時に、そのデータを出力端子から継続的に出力する。第２のサイクル(t1〜t2)では、メモリセル2(MC2)のデータをSAによって読み出すと同時に、そのデータを出力端子から継続的に出力する。第３のサイクル(t2〜t3)では、メモリセル3(MC3)のデータをSAによって読み出すと同時に、そのデータを出力端子から継続的に出力する。
このように、MCM-IIIでは、サイクル毎に、異なったメモリセルのデータを出力することができる。
第１および第２のサイクル(t0〜t2)を例に、MCM-IIIの動作を詳しく説明する。
MCM-IIIの動作時において、例えば、BL1は、常に、電源電位(VDD)に保持され、BL2は、常に、接地電位(Vss)に保持される。
例えば、選択メモリセル(MCx)のQノードの電位をVQxとし、第１および第２の抵抗変化素子の抵抗を、それぞれ、R1およびR2とすると、VQx = R2/(R1+R2) x VDDとなる。
選択メモリセルMCxが”0”データを保持している場合、すなわち、第１の抵抗変化素子の抵抗が第２の抵抗変化素子の抵抗よりも低い場合は、VQxはVDD/2よりも大きい値(”H”レベル)となる。一方、メモリセルが”1”データを保持している場合、即ち、第１の抵抗変化素子の抵抗が第２の抵抗変化素子の抵抗よりも高い場合は、VQxは、VDD/2よりも小さい値(”L”レベル)となる。
図１０に示すように、第１のサイクル(t0〜t1)では、メモリセル1(MC1)に対応するワード線1(WL1)は、”H”となり、 MC1のQノードは、LOに接続される。一方、残りの非選択メモリセルに対応するワード線(WL2,WL3)は、第１のサイクル(t0〜t1)に渡って、”L”である。このため、非選択メモリセルのQノードは、LOとは分離される。
この結果、LOには、メモリセル1(MC1)のQノードの電位(VQ1)が転送される。
本例では、メモリセル1(MC1)は、”0”データを保持する。従って、LOは、”H”レベルとなり、MCM-IIIのコンフィグレーションデータ出力端子(OUT)は、”L”レベルとなる。
第２のサイクル(t1〜t2)では、メモリセル2(MC2)に対応するワード線2(WL2)は、”H”となり、MC2のQノードはLOに接続される。一方、残りの非選択メモリセルに対応するワード線(WL1,WL3)は、第２のサイクル(t1〜t2)に渡って、”L”である。このため、非選択メモリセルのQノードは、LOとは分離される。
この結果、LOには、選択メモリセル(MC2)のQノードの電位(VQ2)が転送される。
本例では、メモリセル2(MC2)は、”1”データを保持する。従って、LOは、”L”レベルとなり、MCM-IIIのコンフィグレーションデータ出力端子(OUT)は、”H”レベルとなる。
なお、MCM-IIIによれば、ワード線以外の制御信号線がなく、制御信号の生成回路およびその配線を小面積で実現することができる。
（第４の実施形態）
図１２は、第４の実施形態のマルチコンテキストコンフィグレーションメモリ(MCM-IV)の回路図を示す。
MCM-IVは、第１および第２のビット線(BL1,BL2)間に接続される複数のメモリセル(MC1,MC3)と第１のセンスアンプ(SA1)を備える第１カラムと、第３および第４のビット線(BL3,BL4)間に接続される複数のメモリセル(MC2,MC4)と第２のセンスアンプ(SA2)を備える第２カラムを備える。
各メモリセルの選択トランジスタのソースは、ローカル出力線(LO1,LO2)に接続される。LO1は、第１のセンスアンプ(SA1)に接続され、LO2は、第２のセンスアンプ(SA2)に接続される。
各メモリセルは、1ビットのコンフィグレーションデータを格納し、異なるワード線(WL1〜WL4)に接続される。センスアンプ(SA1,SA2)は、1つの出力端子(D1,D2)を備え、選択メモリセルのデータを読み出し、これと同時に、そのデータを出力端子から継続的に出力する。
MCM-IVは、2入力1出力のマルチプレクサ(MUX)を備える。2つセンスアンプ(SA1,SA2)の出力端子(D1,D2)は、マルチプレクサ(MUX)の入力端子に接続される。マルチプレクサ(MUX)の出力端子は、MCM-IVのコンフィグレーションデータ出力端子(OUT)となる。
図１２に示すように、列方向(ロウ方向)に配置された複数のMCM-IVは、ワード線(WL1〜WL4)を共有する。
メモリセル(MC1〜MC4)は、第１の実施形態と同様のものを使用することができる。
図１３は、MCM-IVの第１および第２のセンスアンプ(SA1,SA2)の構成例を示す。
本例では、SA1およびSA2は、インバータ回路とP-channel FETからなる。
P-channel FETのゲート、ソース、ドレインはそれぞれインバータ回路の出力端子、電源線、インバータ回路の入力端子に接続される。P-channel FETは、選択メモリセルのQノードが論理的に”H”、即ちVDD/2以上となったときに、ローカル出力線(LO1,LO2)の電位を電源電圧VDDに固定する。
図１４は、図１２の回路(MCM-IV)の動作波形図を示す。
同図では、3サイクル分の動作を示す。
第１のサイクル(t0〜t1)では、MCM- IVは、メモリセル1(MC1)のデータをSA1によって読み出すと同時に、そのデータを出力端子(OUT)から継続的に出力する。
第２のサイクル(t1〜t2)では、メモリセル2(MC2) のデータをSA2によって読み出すと同時に、そのデータを出力端子(OUT)から継続的に出力する。第３のサイクル(t2〜t3)では、メモリセル3(MC3) のデータをSA1にデータによって読み出すと同時に、そのデータを出力端子(OUT)から継続的に出力する。
このように、MCM-IVでは、サイクル毎に、異なったメモリセルのデータを出力することができる。
第１および第２のサイクル(t0〜t2)を例に、MCM-IVの動作を詳しく説明する。
MCM-IVの動作時において、例えば、BL1およびBL3は、常に、電源電位(VDD)に保持され、BL2およびBL4は、常に、接地電位(Vss)に保持される。
例えば、図１４に示すように、第１のサイクル(t0〜t1)では、選択メモリセルであるメモリセル1 (MC1)に対応するワード線1(WL1)は”H”であり、MC1のQノードは、LO1に接続される。また、第１のサイクル(t0〜t1)では、第２のサイクル(t１〜t２)の選択メモリセルであるメモリセル2(MC2)に対応するワード線2(WL2)は”H”となり、MC2のQノードは、LO2に接続される。一方、残りのメモリセルに対応するワード線(WL3,WL4)は、第１のサイクル(t0〜t1)に渡って、”L”である。このため、残りのメモリセルのQノードは、ローカル出力線(LO1,LO2)とは分離される。
この結果、LO1には、選択メモリセル(MC1)のQノードの電位(VQ1)が転送される。
本例では、図１３に示すように、選択メモリセル(MC1)は、”0”データを保持する。従って、LO1は、”H”レベルとなり、SA1の出力端子(D1)は、”L”となり、MCM-IVのコンフィグレーションデータ出力端子(OUT)は、”L”レベルとなる。
第２のサイクル(t1〜t2)では、選択メモリセルであるメモリセル2(MC2)に対応するワード線2(WL2)は”H”であり、MC2のQノードはLO2に接続される。また、第２のサイクル(t1〜t2)では、第３のサイクル(t2〜t3)の選択メモリセルであるメモリセル3(MC3)に対応するワード線3(WL3)は”H”となり、MC3のQノードは、LO1に接続される。一方、残りのメモリセルに対応するワード線(WL1,WL4)は、第２のサイクル(t1〜t2)に渡って、”L”である。このため、残りのメモリセルのQノードは、ローカル出力線(LO1,LO2)とは分離される。
この結果、LO2には、選択メモリセル(MC2)のQノードの電位(VQ2)が転送される。
本例では、図１３に示すように、選択メモリセル(MC2)は、”1”データを保持する。従って、LO2は、”L”レベルとなり、SA2の出力端子(D2)は、”H”となり、MCM-IVのコンフィグレーションデータ出力端子(OUT)は、”H”レベルとなる。
なお、MCM-IVによれば、ワード線以外の制御信号線がなく、制御信号の生成回路およびその配線を小面積で実現することができる。
（第５の実施形態）
図１５は、第５の実施形態のマルチコンテキストコンフィグレーションメモリ(MCM-V)の回路図を示す。
MCM-Vは、第１および第２のビット線(BL1、BL2)間に接続される複数のメモリセル(MC)と2つのセンスアンプ(SA1、SA2)を備える。各メモリセルは、1ビットのコンフィグレーションデータを格納し、異なるワード線(WL1,WL2)に接続される。センスアンプは、1つの出力端子を備え、ワード線によって選択されたメモリセルが保持するデータを読み出し、その後、保持し、同時に出力端子から継続的に出力する。MCM-Vは、さらに2入力1出力のマルチプレクサ(MUX)を備える。2つセンスアンプの出力端子は、マルチプレクサの入力端子に接続され、マルチプレクサの出力端子は、MCM-Vのコンフィグレーションデータ出力端子(OUT)となる。
メモリセル(MC)は、第１のビット線(BL1)とローカルソース線(LSL)の間に直列接続される第１の抵抗変化素子(RS)と第１の選択素子(select device: SD)、第２のビット線(BL2)とローカルソース線(LSL)の間に直列接続される第２のRSと第２のSD、LSLにドレインが接続される共有選択トランジスタ(Shared ST)とを備える。
ローカルソース線(LSL)と共有選択トランジスタ(Shared ST)は、複数のMCM-Vに属する複数のメモリセルで共有される。
図１５のメモリセルに変わって、図１６に示すようなメモリセルを用いても良い。メモリセル(MC)は、第１および第２のビット線(BL1、BL2)との間に直列接続される第１および第２の抵抗変化素子(RS)と、第１の抵抗変化素子と第２の抵抗変化素子との間の接続ノード（Q）とローカルソース線(LSL)の間に配置される選択素子(select device: SD)と、ローカルソース線(LSL)にドレインが接続される共有選択トランジスタ(Shared ST)とを備える。
抵抗変化素子(RS)としては、第１の実施形態で記載した、2端子の不揮発抵抗変化素子、または、3端子の不揮発抵抗変化素子を使用することができる。
ここで、選択素子(SD)という表現は、選択されたメモリセルMC（コンテキスト）を選択する、即ち、読み出し時に、選択されたメモリセルMC（コンテキスト）のローカルソース線の放電又は充電を行い、非選択メモリセルMC（コンテキスト）のローカルソース線と第１および第２のビット線(BL1,BL2)との間に通電が行われないようにする、といった意味を有する（図20参照）。
選択素子(SD)としては、例えば、整流素子(ダイオード)として良い。この場合、図１７に示すように、整流素子のアノードはビット線側に配置され、そのカソードはローカルソース線側に配置される。言い換えると、整流素子の順方向がビット線からローカルソース線に向かう方向となるように整流素子を配置する。
整流素子としては、p型半導体とn型半導体の接合からなるPN型ダイオードや、Metal-Insulator-Metal(MIM)型ダイオードを使用できる。PN型ダイオードとしては、n型Si/p型Siダイオードや、n型Ge/p型Geダイオードを使用できる。MIM型ダイオードは、絶縁膜(Insulator)と、2種の金属(Metal)で挟んだ構造としてよい。2種の金属は絶縁膜との電子障壁高さ(ΔEc)が異なり、ΔEcが小さい方がカソード、大きい方がアノードとなる。MIM型ダイオードとしては、例えば、Ti/TiOx/M、Ti/TaOx/M、Ti/TaOx:Ti/M、Ti/HfOx:Ti/Mを使用して良い。ここで、Mとは、例えば、TiN、TaC、TaN、WなどのTiよりも仕事関数が大きい(深い)金属とする。また、TaOx:TiとHfOx:Tiは、Ti添加Ta酸化物とTi添加Hf酸化物とする。
また、選択素子(SD)としては、閾値スイッチ素子(Threshold Switch Device:TSw)を使用して良い。閾値スイッチ素子は、図１８に示すように、印加電圧を0Vから増大させたとき、オン電圧(Von)までは高抵抗状態を保ち、Vonにおいて低抵抗状態に変化し、さらに高い電圧でも低抵抗状態を維持する。
一方、印加電圧をVon以上の値から0Vへ低下させるとき、ホールド電圧(Vhold)までは低抵抗状態を保ち、Vholdにおいて高抵抗状態に変化し、さらに低い電圧では高抵抗状態を維持する。そして、VholdはVonよりも小さいことを特徴とする。閾値スイッチ素子は、図１８に示すように、両極性動作が可能である。
閾値スイッチ素子（TSw）としては、金属-絶縁体相変化(Metal-Insulator phase transition: MIT)材料を2つの金属電極で挟んだ構造としてよい。金属-絶縁体相変化材料とは、閾値（電圧または電流等）を境にして、金属と絶縁体との間で可逆変化する材料のことである。MIT材料としては、バナジュウム酸化物（VOx）、特にバナジュウム二価酸化物(VO2)を使用して良い。また、金属電極としては、TiN、TaC、TaN、Wなどの安定な金属電極材料を使用して良い。
メモリセルが”0”データを保持するときは、第１の抵抗変化素子の抵抗は、第２の抵抗変化素子の抵抗よりも低い。メモリセルが”1”データを保持するときは、第１の抵抗変化素子の抵抗は、第２の抵抗変化素子の抵抗よりも高い。即ち、2つの抵抗変化素子の抵抗の大小を相補的にプログラムすることで、メモリセルは、1ビットのデータを記録する。
MCM-Vの動作については、第１の実施形態に係わるMCM-Iと同じであるため、ここでの説明を省略する。
本例においては、複数のメモリセルに対して1つの共通選択トランジスタを設ける。このため、選択トランジスタの数を大幅に減らすことができ、Si基板の表面上の実効的な面積を小さくすることができる。
図１９と図２０を用い、共通選択トランジスタ構成を可能とするために必要となる選択素子(SD)の役割を説明する。
まず、図１９を用い、選択素子(SD)が無い場合に発生する周り込み電流(Sneak Current)による読み出しエラーについて説明する。
図１９(a)のプリチャージフェーズにおいては、全てのビット線(BL11,BL12,BL21,BL22,BL31,BL32)がプリチャージ電位Vpreにプリチャージされる。この時、低抵抗(Rlow)の抵抗変化素子を介して、全てのローカルソース線(LSL1,LSL2,LSL3)がVpreに充電される。
図１９(b)の読み出しフェーズにおいては、ワード線3(WL3)が選択され(“H”となる)、LSL3が接続されるメモリセル(選択メモリセル)の読み出しが行われる。
WL3が接続されるShared STはONとなり、LSL3は接地電位(Vss)となる。そして、ビット線対(BL11/BL12, BL21/BL22, BL31/BL32)のうち一方の蓄積電荷が、選択メモリ素子の低抵抗(Rlow)のRSを通じて放電される。この結果、ビット線対の一方の電位はVpreから低下する。図１９(b)の例では、BL12,BL22,BL32の電位が低下する。
図１９(b)の例では、ビット線の電位の低下とともに、周り込み電流(Sneak Current)が発生する。例えば、BL12の電位低下とともに、P2とP1で示される経路で周り込み電流が発生し、本来Vpreを維持すべきBL21の電位低下(放電)ならびに、本来Vssに電位低下すべきBL12の電位上昇(充電)が引き起こされる。このことが、読み出しエラーに繋がる。
周り込み電流を抑制するためには、ローカルソース線(LSL)からビット線に向かう方向の電流を抑制する必要がある。
図２０を用い、選択素子(SD)による周り込み電流の抑制について説明する。
図２０(a)のプリチャージフェーズにおいては、全てのビット線(BL11,BL12,BL21,BL22,BL31,BL32)がプリチャージ電位Vpreにプリチャージされる。この時、低抵抗(Rlow)の抵抗変化素子を介して、全てのローカルソース線(LSL1,LSL2,LSL3)がVpre-αにまで充電される。ここでαは、整流素子の順方向閾値電圧(Vtdio)か、閾値スイッチ素子のVholdに対応する。
図２０(b)の読み出しフェーズにおいては、図１９(b)と同様に、LSL3が接続されるメモリセル(選択メモリセル)の読み出しが行われる。図２０(b)の例では、BL12,BL22,BL32の電位が低下する。
図２０(b)では、ビット線の電位の低下が起こっても、選択素子(SD)があるために周りこみ電流は発生しない。
選択素子が整流素子である場合は、ローカルソース線からビット線に向かう方向の電流は、それが整流素子の逆方向電流ととなるため、阻止される。
選択素子が閾値スイッチ素子である場合は、ローカルソース線からビット線に向かう方向の電流は、ローカルソース線とビット線の電圧差がVon以下となるために、阻止される。
ここで、(Vpre-2xVhold)<Von<Vpreの関係が成立することが望ましい。この理由は次の通りである。選択メモリセルによるビットラインの放電を可能とするためには、Von<Vpreである必要がある。選択メモリセルによるビットラインの放電の結果、ビット線の電位は最低でVholdまで低下する。ローカルソース線とビット線の最大の電圧差はVpre-2xVholdとなるから、これがVon以下であればローカルソース線からビット線への回りこみ電流を抑制することが出来る。
（書き込み／消去手法）
上述のマルチコンテキストコンフィグレーションメモリ（MCM-I, MCM-II, MCM-III, MCM-IV, MCM-V）の書き込み／消去手法は、共通であるので、ここでまとめて説明する。
まず、抵抗変化素子(RS)が2端子の不揮発抵抗変化素子である場合の例を、図２１および図２２を用い、説明する。本例では、4つのメモリセル(MC11, MC12, MC21, MC22)が2行×2列に配置される場合を示す。
ここでは、選択トランジスタのソースが接続される導電線を、ソース線(SL1,SL2)と称する。また、メモリセル(MC11)内の第１の抵抗変化素子(111)と、メモリセル(MC21)内の第２の抵抗変化素子(212)とを、書き込み／消去の対象となる選択素子とする。
・ 書き込み（セット）動作
書き込み動作においては、図２１に示すような電圧を印加する。
すなわち、選択ビット線(BL11,BL22)には、プログラム電圧(Vprg)パルスを印加する。非選択ビット線(BL12,BL21)は、フローティング状態とするか、若しくは、Vprg/2を印加する。選択ワード線(WL1) には、選択トランジスタ(ST11,ST21)の閾値電圧以上のVpass電圧を印加する。非選択ワード線(WL2) には、選択トランジスタ(ST12,ST22)の閾値電圧以下のVoff電圧を印加する。全てのソース線(SL1,SL2)は、接地電圧(Vss)を印加する。
その結果、選択素子である抵抗変化素子(111,212)に、選択的にVprgパルスが印加され、これらの抵抗変化素子(111,212)は、低抵抗状態となる。
・ 消去（リセット）動作
2端子の不揮発抵抗変化素子がバイポーラ型である場合、消去動作においては、図２２に示すような電圧を印加する。
すなわち、全てのソース線(SL1,SL2) には、消去電圧(Vera)パルスを印加する。選択ビット線(BL11,BL22)には、接地電圧(Vss)を印加する。非選択ビット線(BL12,BL21)は、フローティング状態とするか、若しくは、Vera/2を印加する。選択ワード線(WL1)には、Vpass電圧を印加し、非選択ワード線(WL2)には、Voff電圧を印加する。
その結果、選択素子である抵抗変化素子(111,212)に、選択的にVeraパルスが印加され、これらの抵抗変化素子(111,212)は、高抵抗状態となる。
なお、MCM-Vで整流素子を使用している場合、整流素子は互いに逆方向となるVprgのパルスとVeraパルスの双方を転送する必要がある。整流素子は、プリチャージ電圧(Vpre)程度の電圧では整流特性を示す必要があるが、Vpreよりも大きなVprg、もしくはVeraにおいては、整流性を失っている必要がある(降伏:breakdown)。
2端子の不揮発抵抗変化素子がユニポーラ型である場合、消去動作は、図２１に示す書き込み動作と、VprgパルスをVeraパルスに変更することを除いて、同じである。Veraパルスは、Vprgパルスと、電圧値、パルス幅、立ち上がり時間、立下り時間のいずれかが異なる。
また、ユニポーラ型である場合、消去動作を図２２と同じとしても良い。その場合、書き込み動作は、図２２に示す消去動作と、VeraパルスをVprgパルスに変更することを除いて、同じである。
次に、抵抗変化素子(RS)が3端子の不揮発抵抗変化素子である場合の書き込み／消去／読み出し手法を、図２３、図２４、および、図２５を用い、説明する。本例では、読み出し動作についても説明する。
また、本例では、4つのメモリセル(MC11, MC12, MC21, MC22)が2行×2列に配置される場合を示す。
ここでは、3端子の不揮発抵抗変化素子は、不揮発メモリトランジスタとする。また、選択トランジスタのソースが接続される導電線を、ソース線(SL1,SL2)と称する。1つのメモリセル内の2つの不揮発メモリトランジスタのゲートは、メモリ選択ワード線(MWL1,MWL2)に共通に接続される。また、列方向(ロウ方向)に配置された複数のメモリセルは、メモリ選択ワード線(MWL1,MWL2)を共有する。
・ 書き込み動作
書き込み動作においては、例えば、図２３に示すような電圧を印加する。
ただし、メモリセル(MC11)内の第１の抵抗変化素子(111)と、メモリセル(MC21)内の第２の抵抗変化素子(212)とを、書き込みの対象となる選択素子とする。
この場合、選択ビット線(BL11,BL22)には、書き込みドレイン電圧(Vd_prg)パルスを印加する。非選択ビット線(BL12,BL21)には、接地電圧(Vss)を印加する。選択rowに対応するメモリ選択ワード線(MWL1)には、書き込みゲート電圧(Vg_prg)を印加する。非選択ロウに対応するメモリ選択ワード線(MWL2)には、接地電圧(Vss)を印加する。
その結果、選択素子である抵抗変化素子(111,212)の閾値電圧は、チャネルホットエレクトロン注入(Channel Hot Electron Injection)により上昇し、Vth_highとなる。
この時、ワード線(WL1,WL2)には、選択トランジスタ(ST11,ST12,ST21,ST22)の閾値電圧以上の電圧(Vpass)を印加し、ソース線(SL1,SL2)には、接地電圧(Vss)を印加するのが望ましい。また、これに代えて、ワード線(WL1,WL2)およびソース線(SL1,SL2)は、フローティング状態としても良い。
・ 消去動作
消去動作においては、例えば、図２４に示すような電圧を印加する。
ここでは、全てのメモリセル(MC11,MC12,MC21,MC22)内の第１の抵抗変化素子(111,121,211,221)および第２の抵抗変化素子(112,122,212,222)を、消去の対象となる選択素子とする（一括消去）。
この場合、全てのビット線(BL11,BL12,BL21,BL22)には、接地電圧(Vss)を印加し、全てのメモリ選択ワード線(MWL1,MWL2)には、消去電圧(Vera)パルスを印加する。
その結果、全ての第１および第２の抵抗変化素子(111,121,211,221,112,122,212,222)の閾値電圧が、FNトンネル電流(Fowler-Nordheim Tunneling)により低下し、Vth_lowとなる。
この時、ワード線(WL1,WL2)には、選択トランジスタ(ST11,ST12,ST21,ST22)の閾値電圧以上の電圧(Vpass)を印加し、ソース線(SL1,SL2)には、接地電圧(Vss)を印加するのが望ましい。また、これに代えて、ワード線(WL1,WL2)およびソース線(SL1,SL2)は、フローティング状態としても良い。
・ 読み出し動作
読み出し動作においては、図２５に示すような電圧を印加する。
ここでは、ワード線(WL1)に接続されるメモリセル(MC11,MC21)を、読み出しの対象となる選択素子とする。
この場合、全てのメモリ選択ワード線(MWL1,MWL2)には、Vth_lowとVth_highの間の読み出し電圧(Vread)を印加する。選択ワード線(WL1)には、Vpass電圧を印加する。非選択ワード線(WL2)には、接地電圧(Vss)を印加する。
（リダンダンシイビット）
マルチコンテキストコンフィグレーションメモリ(MCM)の配列を構成するに当たっては、複数のMCMの内に不良ビットが発生する可能性がある。図２６は、冗長ビットを備えるMCM配列の構成例を示す。１つの冗長ビットを備えるMCM配列は、1つの不良ビットが存在してもMCM配列として正常な機能を維持することが出来る。
図２６の冗長ビットを備えるMCM配列は、8ビットのコンフィグレーションデータ出力ノード（M1〜M8）、9ビットのMCM(MCM0〜MCM8)、8つの2入力1出力MUX(MUX1〜MUX8)、８つの制御メモリ(CM1〜CM8)を備える。MCMとしては、上述のマルチコンテキストコンフィグレーションメモリ（MCM-I, MCM-II, MCM-III, MCM-IV, MCM-V）の内1つを使用できる。
コンフィグレーションデータ出力ノードの数に対して、冗長ビットの分だけMCMの数が多い。本例ではMCM0が冗長ビットである。MUX(MUX1〜MUX8)の出力ノードがコンフィグレーションデータ出力ノード（M1〜M8）となる。n番目のMUX(MUXn)の左の入力端子にはn-1番目のMCMの出力端子(OUTn-1)が接続され、右の入力端子にはn番目のMCMの出力端子(OUTn)が接続される。MUX(MUX)の制御端子には制御メモリ(CM)の出力端子が接続される。MUXnは、CMnから”0”が入力されるとき、左の入力端子への入力データを出力端子(Mn)から出力する。一方、MUXnは、CMnから”1”が入力されるときき、右の入力端子への入力データを、出力端子(Mn)から出力する。
不良ビットが存在しないとき、制御メモリ(CM1〜CM8)には全て”1”を格納する。この結果、n番目のコンフィグレーションデータ出力ノード(Mn)からは、n番目のMCMの出力(MCMn)が出力される。冗長ビットであるMCM0は使用されない。
不良ビットが存在する場合、不良ビットは使用されずに、冗長ビットであるMCM0が代わりに使用される。m番目のビットが不良ビットのとき、CM0〜CMmには”0”を格納し、CMm+1以降には”1”を格納する。この結果、k番目(k=<m)のコンフィグレーションデータ出力ノード(Mk)からは、k-1番目のMCMの出力(MCMk-1)が出力される。一方、l番目(l>m)のコンフィグレーションデータ出力ノード(Ml)からは、l番目のMCMの出力(MCMl)が出力される。不良ビットであるMCMmは使用されない。
（むすび）
以上、実施形態によれば、セル面積の小さい不揮発メモリセルから構成されるマルチコンテキストコンフィグレーションメモリを実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせ、を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
MCM-I, MCM-II, MCM-III, MCM-IV, MCM-V： マルチコンテキストコンフィグレーションメモリ、 RS： 抵抗変化素子(Resistive Switching Device)、 WL1, WL2： ワード線、 BL1, BL2： ビット線、 SWL1, SWL2： センスアンプ選択ワード線、 SA1, SA2： センスアンプ、 MUX： マルチプレクサ。

Claims (19)

  1. 第１および第２のデータ線と、
    前記第１および第２のデータ線の間に直列接続される第１および第２の抵抗変化素子、および、前記第１および第２の抵抗変化素子の間の接続ノードにドレインが接続される第１の選択トランジスタ、を備える第１のメモリセルと、
    前記第１および第２のデータ線の間に直列接続される第３および第４の抵抗変化素子、および、前記第３および第４の抵抗変化素子の間の接続ノードにドレインが接続される第２の選択トランジスタ、を備える第２のメモリセルと、
    前記第１および第２のデータ線に接続され、第１の出力端子を有する第１のセンスアンプと、
    を具備するマルチコンテキストコンフィグレーションメモリ。
  2. 前記第１のメモリセルが第１のデータを有するとき、前記第１の抵抗変化素子の抵抗は、前記第２の抵抗変化素子の抵抗よりも低く、
    前記第１のメモリセルが第２のデータを有するとき、前記第１の抵抗変化素子の抵抗は、前記第２の抵抗変化素子の抵抗よりも高い、
    請求項１に記載のマルチコンテキストコンフィグレーションメモリ。
  3. 前記第１のメモリセルのデータは、
    前記第１および第２のデータ線を第１の電位に設定し、前記第１の選択トランジスタのソースを前記第１の電位と異なる第２の電位に設定した後に、
    前記第１の選択トランジスタをオンすることによって生じた前記第１および第２のデータ線の電位の差を前記第１のセンスアンプで検出することで読み出される、
    請求項１に記載のマルチコンテキストコンフィグレーションメモリ。
  4. 前記第１および第２のデータ線に接続され、第２の出力端子を有する第２のセンスアンプと、
    前記第１および第２の出力端子に接続され、第３の出力端子を有するマルチプレクサと、
    をさらに具備する請求項１に記載のマルチコンテキストコンフィグレーションメモリ。
  5. 前記第１のメモリセルの第１のデータは、第１のサイクルにおいて、前記第１のセンスアンプに保持され、
    前記第２のメモリセルの第２のデータは、前記第１のサイクル後の第２のサイクルにおいて、前記第２のセンスアンプに保持され、前記第１のセンスアンプに保持された前記第１のデータは、前記第２のサイクルにおいて、前記第３の出力端子から出力され、
    前記第２のセンスアンプに保持された前記第２のデータは、前記第２のサイクル後の第３のサイクルにおいて、前記第３の出力端子から出力される、
    請求項４に記載のマルチコンテキストコンフィグレーションメモリ。
  6. 第３および第４のデータ線と、
    前記第３および第４のデータ線の間に直列接続される第５および第６の抵抗変化素子、および、前記第５および第６の抵抗変化素子の間の接続ノードにドレインが接続される第３の選択トランジスタ、を備える第３のメモリセルと、
    前記第３および第４のデータ線の間に直列接続される第７および第８の抵抗変化素子、および、前記第７および第８の抵抗変化素子の間の接続ノードにドレインが接続される第４の選択トランジスタ、を備える第４のメモリセルと、
    前記第３および第４のデータ線に接続され、第２の出力端子を有する第２のセンスアンプと、
    前記第１および第２の出力端子に接続され、第３の出力端子を有するマルチプレクサと、
    をさらに具備する請求項１に記載のマルチコンテキストコンフィグレーションメモリ。
  7. 前記第１のメモリセルの第１のデータは、第１のサイクルにおいて、前記第１のセンスアンプに保持され、
    前記第３のメモリセルの第２のデータは、前記第１のサイクル後の第２のサイクルにおいて、前記第２のセンスアンプに保持され、前記第１のセンスアンプに保持された前記第１のデータは、前記第２のサイクルにおいて、前記第３の出力端子から出力され、
    前記第２のセンスアンプに保持された前記第２のデータは、前記第２のサイクル後の第３のサイクルにおいて、前記第３の出力端子から出力される、
    請求項６に記載のマルチコンテキストコンフィグレーションメモリ。
  8. 第１および第２の抵抗変化素子は、それぞれ、2端子の不揮発抵抗変化素子である、
    請求項１に記載のマルチコンテキストコンフィグレーションメモリ。
  9. 第１および第２の抵抗変化素子は、それぞれ、３端子の不揮発メモリトランジスタである、
    請求項１に記載のマルチコンテキストコンフィグレーションメモリ。
  10. 第１、第２、第３、および、第４のデータ線と、
    第１および第２のソース線と、
    前記第１のデータ線および前記第１のソース線に直列接続される第１の抵抗変化素子と第１の選択素子、および、前記第２のデータ線および前記第１のソース線に直列接続される第２の抵抗変化素子と第２の選択素子、を備える第１のメモリセルと、
    前記第１のデータ線および前記第２のソース線に直列接続される第３の抵抗変化素子と第３の選択素子、および、前記第２のデータ線および前記第２のソース線に直列接続される第４の抵抗変化素子と第４の選択素子、を備える第２のメモリセルと、
    前記第３のデータ線および前記第１のソース線に直列接続される第５の抵抗変化素子と第５の選択素子、および、前記第４のデータ線および前記第１のソース線に直列接続される第６の抵抗変化素子と第６の選択素子、を備える第３のメモリセルと、
    前記第３のデータ線および前記第２のソース線に直列接続される第７の抵抗変化素子と第７の選択素子、および、前記第４のデータ線および前記第２のソース線に直列接続される第８の抵抗変化素子と第８の選択素子、を備える第４のメモリセルと、
    前記第１のソース線にドレインが接続される第１の選択トランジスタと、
    前記第２のソース線にドレインが接続される第２の選択トランジスタと、
    前記第１および第２のデータ線間に接続され、第１の出力端子を有する第１のセンスアンプと、
    前記第３および第４のデータ線間に接続され、第２の出力端子を有する第２のセンスアンプと、
    を具備するマルチコンテキストコンフィグレーションメモリ。
  11. 第１、第２、第３、および、第４のデータ線と、
    第１および第２のソース線と、
    前記第１および第２のデータ線の間に直列接続される第１および第２の抵抗変化素子、および、前記第１および第２の抵抗変化素子の間の接続ノードと前記第１のソース線の間に接続される第１の選択素子、を備える第１のメモリセルと、
    前記第１および第２のデータ線の間に直列接続される第３および第４の抵抗変化素子、および、前記第３および第４の抵抗変化素子の間の接続ノードと前記第２のソース線の間に接続される第２の選択素子、を備える第２のメモリセルと、
    前記第３および第４のデータ線の間に直列接続される第５および第６の抵抗変化素子、および、前記第５および第６の抵抗変化素子の間の接続ノードと前記第１のソース線の間に接続される第３の選択素子、を備える第３のメモリセルと、
    前記第３および第４のデータ線の間に直列接続される第７および第８の抵抗変化素子、および、前記第７および第８の抵抗変化素子の間の接続ノードと前記第２のソース線の間に接続される第４の選択素子、を備える第４のメモリセルと、
    前記第１のソース線にドレインが接続される第１の選択トランジスタと、
    前記第２のソース線にドレインが接続される第２の選択トランジスタと、
    前記第１および第２のデータ線間に接続され、第１の出力端子を有する第１のセンスアンプと、
    前記第３および第４のデータ線間に接続され、第２の出力端子を有する第２のセンスアンプと、
    を具備するマルチコンテキストコンフィグレーションメモリ。
  12. 前記第１の選択素子は、相変化材料を2つの金属電極で挟んだ構造の閾値スイッチ素子であり、前記相変化材料は、閾値を境にして金属と絶縁体との間で可逆変化する、
    請求項１０または請求項１１に記載のマルチコンテキストコンフィグレーションメモリ。
  13. 前記第１の選択素子は第１の整流素子であり、
    前記第１の整流素子のアノードは前記第１のデータ線側に配置され、前記第１の整流素子のカソードは前記第１のソース線側に配置される、
    請求項１０または請求項１１に記載のマルチコンテキストコンフィグレーションメモリ。
  14. 第１、第２、および、第３のマルチコンテキストコンフィグレーションメモリと、
    第１および第２の制御メモリと、
    前記第１および第２のマルチコンテキストコンフィグレーションメモリの出力端子と前記第１の制御メモリの出力端子とに接続され、第１の出力端子を有する第１のマルチプレクサと、
    前記第２および第３のマルチコンテキストコンフィグレーションメモリの出力端子と前記第２の制御メモリの出力端子とに接続され、第２の出力端子を有する第２のマルチプレクサと、
    を具備するマルチコンテキストコンフィグレーションメモリ。
  15. 前記第１のセンスアンプは、
    第１および第２のデータノードと、
    入力が前記第２のデータノードと前記第１のデータ線とに接続され、出力が第１のデータノードに接続される第１のNANDゲートと、
    入力が前記第１のデータノードと前記第２のデータ線とに接続され、出力が第２のデータノードに接続される第２のNANDゲートと、
    を備え、
    前記第１の出力端子は、前記第１および第２のデータノードのうちの1つに接続される、
    請求項１に記載のマルチコンテキストコンフィグレーションメモリ。
  16. 前記第１のセンスアンプは、
    第１および第２のデータノードと、
    入力が前記第１のデータノードに接続され、出力が前記第２のデータノードに接続される第１のインバータと、
    入力が前記第２のデータノードに接続され、出力が前記第１のデータノードに接続される第２のインバータと、
    前記第１のデータ線と前記第１のデータノードの間に接続される第１のトランスファートランジスタと、
    前記第２のデータ線と前記第２のデータノードの間に接続される第２のトランスファートランジスタと、
    を備え、
    前記第１の出力端子は、前記第１および第２のデータノードのうちの1つに接続される、
    請求項１に記載のマルチコンテキストコンフィグレーションメモリ。
  17. 第１および第２のデータ線と、
    第１のローカル出力線と、
    前記第１および第２のデータ線の間に直列接続される第１および第２の抵抗変化素子、および、前記第１および第２の抵抗変化素子の間の接続ノードにドレインが接続され、前記第１のローカル出力線にソースが接続される第１の選択トランジスタ、を備える第１のメモリセルと、
    前記第１および第２のデータ線の間に直列接続される第３および第４の抵抗変化素子、および、前記第３および第４の抵抗変化素子の間の接続ノードにドレインが接続され、前記第１のローカル出力線にソースが接続される第２の選択トランジスタ、を備える第２のメモリセルと、
    前記第１のローカル出力線に接続され、第１の出力端子を有する第１のセンスアンプと、
    を具備するマルチコンテキストコンフィグレーションメモリ。
  18. 前記第１のメモリセルが第１のデータを有するとき、前記第１の抵抗変化素子の抵抗は、前記第２の抵抗変化素子の抵抗よりも低く、
    前記第１のメモリセルが第２のデータを有するとき、前記第１の抵抗変化素子の抵抗は、前記第２の抵抗変化素子の抵抗よりも高い、
    請求項１７に記載のマルチコンテキストコンフィグレーションメモリ。
  19. 前記第１のメモリセルのデータは、
    前記第１のデータ線を第１の電位に設定し、前記第２のデータ線を前記第１の電位とは異なる第２の電位に設定した後に、前記第１の選択トランジスタをオンすることによって生じた前記第１のローカル出力線の電位を前記第１のセンスアンプで検出することで読み出される、
    請求項１７に記載のマルチコンテキストコンフィグレーションメモリ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016139926A1 (ja) * 2015-03-03 2016-09-09 日本電気株式会社 クロスバースイッチ型メモリ回路、ルックアップテーブル回路、及び、プログラム方法
US9530502B2 (en) 2014-03-20 2016-12-27 Kabushiki Kaisha Toshiba Configuration memory storing data by injecting carriers in gate insulating layer of MISFET

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8194451B2 (en) * 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
TWI608476B (zh) * 2015-04-10 2017-12-11 格羅方德半導體私人有限公司 用於嵌入式快閃應用之自旋轉移力矩磁性隨機存取記憶體（ｓｔｔ－ｍｒａｍ）位元格
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
US11615859B2 (en) * 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11444124B2 (en) * 2017-07-26 2022-09-13 The Hong Kong University Of Science And Technology Hybrid memristor/field-effect transistor memory cell and its information encoding scheme
US10979053B2 (en) * 2018-01-25 2021-04-13 Nanobridge Semiconductor, Inc. Logic integrated circuit
JP2019160930A (ja) * 2018-03-09 2019-09-19 株式会社東芝 コンフィグレーションメモリ回路
JP2020047316A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 不揮発性記憶装置
FR3091018B1 (fr) * 2018-12-21 2023-01-20 St Microelectronics Sa Mémoire de puce électronique
FR3091017A1 (fr) 2018-12-21 2020-06-26 Stmicroelectronics Sa Mémoire de puce électronique
FR3091019B1 (fr) 2018-12-21 2021-05-07 St Microelectronics Sa Mémoire de puce électronique
JP6829733B2 (ja) * 2019-01-16 2021-02-10 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3743487B2 (ja) * 1999-07-14 2006-02-08 富士ゼロックス株式会社 プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路の再構成方法、プログラマブル論理回路装置用の回路情報の圧縮方法
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP2002170374A (ja) * 2000-11-28 2002-06-14 Canon Inc 強磁性体不揮発性記憶素子およびその情報再生方法ならびにそれを用いたメモリチップおよび携帯型情報処理装置
ITMI20030276A1 (it) 2003-02-14 2004-08-15 St Microelectronics Srl Architettura ottimizzata per un blocco di connessione in gate
JP4499740B2 (ja) 2003-12-26 2010-07-07 パナソニック株式会社 記憶素子、メモリ回路、半導体集積回路
US20050190597A1 (en) * 2004-02-27 2005-09-01 Yoshihisa Kato Semiconductor device
US7230869B1 (en) 2005-03-15 2007-06-12 Jason Redgrave Method and apparatus for accessing contents of memory cells
US7289356B2 (en) 2005-06-08 2007-10-30 Grandis, Inc. Fast magnetic memory devices utilizing spin transfer and magnetic elements used therein
WO2007023569A1 (ja) 2005-08-26 2007-03-01 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
JP4157582B1 (ja) 2007-03-26 2008-10-01 シャープ株式会社 半導体記憶装置
US8045361B2 (en) 2008-10-09 2011-10-25 Seagate Technology Llc Non-volatile memory cell with complementary resistive memory elements
US9099181B2 (en) * 2009-08-19 2015-08-04 Grandis, Inc. Non-volatile static ram cell circuit and timing method
JP5530207B2 (ja) * 2010-02-04 2014-06-25 ローム株式会社 プログラマブルロジックデバイスおよびそれを用いた電子機器
JP5092001B2 (ja) * 2010-09-29 2012-12-05 株式会社東芝 半導体集積回路
JP2012191455A (ja) 2011-03-10 2012-10-04 Toshiba Corp 半導体集積回路
KR20130006942A (ko) 2011-06-27 2013-01-18 삼성전자주식회사 재구성 가능한 논리 장치
JP2013190893A (ja) * 2012-03-13 2013-09-26 Rohm Co Ltd マルチタスク処理装置
JP5665789B2 (ja) 2012-03-28 2015-02-04 株式会社東芝 コンフィギュレーションメモリ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530502B2 (en) 2014-03-20 2016-12-27 Kabushiki Kaisha Toshiba Configuration memory storing data by injecting carriers in gate insulating layer of MISFET
WO2016139926A1 (ja) * 2015-03-03 2016-09-09 日本電気株式会社 クロスバースイッチ型メモリ回路、ルックアップテーブル回路、及び、プログラム方法
JPWO2016139926A1 (ja) * 2015-03-03 2018-02-22 日本電気株式会社 クロスバースイッチ型メモリ回路、ルックアップテーブル回路、及び、プログラム方法
US10074421B2 (en) 2015-03-03 2018-09-11 Nec Corporation Crossbar switch type memory circuit, look-up table circuit, and programming method

Also Published As

Publication number Publication date
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WO2015012406A1 (ja) 2015-01-29
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