KR100885365B1 - 메모리회로 - Google Patents

메모리회로 Download PDF

Info

Publication number
KR100885365B1
KR100885365B1 KR1020077025668A KR20077025668A KR100885365B1 KR 100885365 B1 KR100885365 B1 KR 100885365B1 KR 1020077025668 A KR1020077025668 A KR 1020077025668A KR 20077025668 A KR20077025668 A KR 20077025668A KR 100885365 B1 KR100885365 B1 KR 100885365B1
Authority
KR
South Korea
Prior art keywords
terminal
variable resistor
memory
potential
pulse voltage
Prior art date
Application number
KR1020077025668A
Other languages
English (en)
Other versions
KR20070121819A (ko
Inventor
šœ사쿠 무라오카
고이치 오사노
겐 다카하시
마사후미 시모타시로
Original Assignee
파나소닉 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파나소닉 주식회사 filed Critical 파나소닉 주식회사
Publication of KR20070121819A publication Critical patent/KR20070121819A/ko
Application granted granted Critical
Publication of KR100885365B1 publication Critical patent/KR100885365B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

제 1 가변저항(5)은 제 1 단자(7)와 제 3 단자(9) 사이에 접속되고, 제 1 단자(7)와 제 3 단자(9) 사이에 인가되는 펄스전압의 극성에 따라서 그 저항값이 증가/감소하도록 한다. 제 2 가변저항(6)은 제 3 단자(9)와 제 2 단자(8) 사이에 접속되고, 제 3 단자(9)와 제 2 단자(8) 사이에 인가되는 펄스전압의 극성에 따라서 그 저항값이 증가/감소하도록 한다. 제 1 단자(7)와 제 3 단자(9) 사이 및 제 3 단자(9)와 제 2 단자(8) 사이에 소정의 펄스전압을 인가하여 제 1, 2 가변저항(5, 6)의 저항값을 가역적으로 변화시킴으로써 1비트 혹은 다 비트의 정보를 기록한다.
가변저항, 단자, 펄스전압, 극성, 저항값, 가역적, 변화

Description

메모리회로{MEMORY CIRCUIT}
본 발명은 인가되는 전기적 펄스에 따라서 그 저항값이 변화하는 재료를 이용한 메모리회로에 관한 것이다.
최근, 전자기기에서의 디지털 기술의 발전에 따라, 화상 등의 데이터를 저장하기 위해, 불휘발성 메모리소자에 대한 요구가 커지고 있다. 특히, 메모리소자의 대용량화, 기록전력의 절감, 기록/판독속도의 고속화, 기록수명의 증대 등에 대한 요구가 점차 높아지고 있다. 현재, 불휘발성 메모리소자로는 반도체 트랜지스터의 게이트 부분에 부유 게이트(floating gate)를 설치하고, 그 부유 게이트 내에 전자를 주입하는 메커니즘을 이용하여 불휘발성 메모리를 구현한 플래시메모리(flash memory)가 실용화되어, 디지털 카메라나 퍼스널 컴퓨터의 외부 메모리소자로 널리 이용되고 있다.
그러나 플래시메모리는 기록전력이 크고, 기록시간이 길며, 재기록 수명(rewritable life)이 짧고, 대용량화(소자의 미세화)가 어려운 등의 많은 과제가 있다. 그러므로 현재 이들 플래시메모리의 과제를 해결하기 위해, 강유전체를 이용한 반도체 메모리(FeRAM), TMR(터널 MR) 재료를 이용한 반도체 메모리(MRAM), 상 변화재료(phase-change material)를 이용한 반도체 메모리(OUM) 등, 새로운 불휘발성 메모리소자의 개발이 활발하게 진행되고 있다. 그러나 이들 메모리소자도, FeRAM은 소자의 미세화가 곤란하고, MRAM은 기록전압이 높으며, OUM은 재기록 수명이 짧은 등의 과제가 있으므로, 불휘발성 메모리소자에 대한 모든 요구를 만족하는 메모리소자가 없는 것이 현재 실정이다. 또한, 이들 과제를 극복하기 위한 새로운 기록방법으로, 펄스전압에 의해 페로브스카이트 구조 산화물(oxide with perovskite structure)의 저항값을 변화시키는 방법이 휴스턴 대학에서 개발되었다(미국 특허 6,204,139호 공보). 그러나 이 기술은 메모리소자로서의 안정된 동작 및 제조 수율에 큰 과제가 있는 것이 현실이다.
본 발명에 의하면, 메모리회로는, 2개의 가변저항소자를 하나의 기억소자로서 사용하는 메모리회로로, 기억소자와, 전압인가수단을 구비하며, 상기 기억소자는 제 1 단자와 제 2 단자 사이에 직렬로 접속된 제 1 및 제 2 가변저항을 포함하고, 상기 제 1 가변저항은 상기 제 1 단자와 제 3 단자 사이에 접속되고, 상기 제 1 단자와 상기 제 3 단자 사이에 인가되는 펄스전압의 극성에 따라서 그 저항값이 증가 또는 감소하며, 상기 제 2 가변저항은 상기 제 3 단자와 상기 제 2 단자 사이에 접속되고, 상기 제 3 단자와 상기 제 2 단자 사이에 인가되는 펄스전압의 극성에 따라서 저항값이 증가 또는 감소하며, 상기 전압인가수단은, 상기 기억소자에 데이터를 기록할 때에는, 상기 제 1 가변저항의 저항값을 증가시키는 극성을 갖는 펄스전압을 상기 제 1 단자와 상기 제 3 단자 사이에 인가하고, 또한, 상기 제 2 가변저항의 저항값을 감소시키는 극성을 갖는 펄스전압을 상기 제 3 단자와 상기 제 2 단자 사이에 인가하며, 상기 기억소자로부터 데이터를 판독할 때에는, 상기 제 1 및 제 2 가변저항의 저항값을 증감시키지 않는 소정 레벨 이하의 전압을 상기 제 1 단자와 상기 제 2 단자 사이에 인가하는 것을 특징으로 한다.
삭제
삭제
삭제
상기 메모리회로에 의하면, 반도체의 미세화가 진전되어도 크로스 포인트 구조의 메모리소자에 비해 기록 및 재생 에러가 적은 메모리회로를 구현할 수 있다.
이하, 본 발명의 실시 예를 도면을 참조하여 상세하게 설명한다. 도면에서 동일 또는 대응되는 부분에는 동일한 참조부호를 부여하고 그 설명은 반복하지 않는다.
<가변저항의 기본 구조 및 특성>
먼저, 본 발명의 실시 예에서 사용되는 가변저항의 기본 구조 및 특성에 대해서 설명한다.
본 실시 예에서 사용하는 가변저항은, 인가되는 전기적 펄스의 극성에 따라서 그 저항값이 증가/감소하는 특성을 갖는 것이다. 그 기본 구조를 도 1에 도시한다. 이 가변저항에서는, 기판(4)상에 전극 3이 설치되고, 전극 3 상에 저항변화재료(2)가 퇴적되며, 저항변화재료(2) 상에 전극 1이 설치되어 있다. 여기에서는 기판(4)으로 Si를 사용한다. 전극 3으로 Pt를 사용하고, 저항변화재료(2)로 Pr0.7Ca0.3MnO3(PCMO)로 이루어지는 CMR 재료를 사용하며, 전극 1로 Ag를 사용하였다. PCMO 재료는 인가되는 펄스전압(여기에서는 전극 1, 3 사이에 인가되는 펄스전압)의 펄스 수에 의존하여 저항값이 변화(증가/감소)하고, 그 변화의 방향이 인가전압의 극성(여기에서는 전극 1, 3 사이에 인가되는 펄스전압의 극성)에 따라서 달라지는 특성이 있다는 사실이 미국 특허 6,204,139호에 보고되어 있다. 그러나 그 초기상태에 관해서는 언급되어 있지 않다. 그래서 우리는 기판 온도 700℃에서 스퍼터링에 의해 형성한 PCMO 재료(2)에 다른 극성의 펄스전압을 인가한 때의 저항 변화의 펄스 수 의존성을 조사하였다. 그 결과를 도 2에 나타낸다.
도 2 (a)는 막 형성 후의 PCMO 재료(2)의 표면에 부 극성의 펄스 전압(negative pulse voltage, 전압: -4V, 펄스 폭: 10㎱)을 인가(전극 1이 - 극성, 전극 3이 + 극성이 되도록 펄스전압을 인가)한 때의 저항의 변화를 나타낸다. PCMO 재료(2) 중 전극 1의 바로 아래에 존재하는 영역(가변저항부) 2a는 막 형성 후(인가된 펄스전압의 수가 0인 상태)에는 약 30㏀의 높은 저항값 R을 나타내고 있다. 펄스 수의 증가에 따라서 저항값 R은 감소하며, 약 29 펄스 후에 약 100Ω까지 감소했다. 그 후, 극성을 반전시켜서 정 극성의 펄스전압(positive pulse voltage, 전압: +4V, 펄스 폭: 10㎱)을 인가(전극 1이 + 극성, 전극 3이 - 극성이 되도록 펄스전압을 인가) 하면 저항값 R은 증가하며, 39 펄스에서 9㏀까지 증가하였다. 그 후, 다시 극성을 반전시켜서, 부 극성의 펄스전압(전압: -4V, 펄스 폭 10㎱)을 인가(전극 1이 - 극성, 전극 3이 + 극성이 되도록 펄스전압을 인가) 하면 저항값 R은 다시 감소하는 경향을 나타낸다. 따라서 도 2 (a)에 도시한 것과 같은 프로세스에 의해, 저항값 R의 초기치가 100Ω 또는 9㏀으로 설정된 가변저항 α는, 도 3 (a)에 도시된 바와 같이, 막 표면(전극 1)에 정 극성의 펄스전압을 인가함으로써 저항값 R이 증가하고, 부 극성의 펄스전압을 인가함으로써 저항값 R이 감소하는 특성이 있다. 또한, 저항값 R이 9㏀인 상태에서 정 극성의 펄스전압이 막 표면(전극 1)에 인가된 때에는 저항값 R은 그 이상은 증가하지 않는다. 저항값 R이 100Ω인 상태에서 부 극성의 펄스전압이 막 표면(전극 1)에 인가된 때에는 저항값 R은 그 이상은 감소하지 않는다.
도 2 (b)는 막 형성 후의 PCMO 재료(2)의 표면에 정 극성의 펄스 전압(전압: +4V, 펄스 폭: 10㎱)을 인가(전극 1이 + 극성, 전극 3이 - 극성이 되도록 펄스전압을 인가)한 때의 저항의 변화를 나타낸다. PCMO 재료(2) 중 전극 1의 바로 아래에 존재하는 영역(가변저항부) 2a는 막 형성 후(인가된 펄스전압의 수가 0인 상태)에는 약 30㏀의 높은 저항값 R을 나타내고 있다. 펄스 수의 증가에 따라서 저항값 R은 감소하며, 약 29 펄스 후에 약 100Ω까지 감소했다. 그 후, 극성을 반전시켜서 부 극성의 펄스전압(전압: -4V, 펄스 폭: 10㎱)을 인가(전극 1이 - 극성, 전극 3이 + 극성이 되도록 펄스전압을 인가) 하면 저항값 R은 증가하며, 39 펄스에서 9㏀까지 증가하였다. 그 후, 다시 극성을 반전시켜서, 정 극성의 펄스전압(전압: +4V, 펄스 폭 10㎱)을 인가(전극 1이 + 극성, 전극 3이 - 극성이 되도록 펄스전압을 인가) 하면 저항값 R은 다시 감소하는 경향을 나타낸다. 따라서 도 2 (b)에 도시한 바와 같은 프로세스에 의해, 저항값 R의 초기치가 100Ω 또는 9㏀으로 설정된 가변저항 β는, 도 3 (b)에 도시된 바와 같이, 막 표면(전극 1)에 부 극성의 펄스전압을 인가함으로써 저항값 R이 증가하고, 정 극성의 펄스전압을 인가함으로써 저항값 R이 감소하는 특성이 있다. 또한, 저항값 R이 9㏀인 상태에서 부 극성의 펄스전압이 막 표면(전극 1)에 인가된 때에는 저항값 R은 그 이상은 증가하지 않는다. 저항값 R이 100Ω인 상태에서 정 극성의 펄스전압이 막 표면(전극 1)에 인가된 때에는 저항값 R은 그 이상은 감소하지 않는다.
본 실시 예에서는 펄스전압의 극성을 편의상 PCMO 재료(2)의 막 표면(전극 1)에 인가되는 전압의 극성으로 정의하여 설명하였다. 그러나 회로도에서 설명하는 경우에는 재료의 표면 또는 이면의 정의는 의미가 없다. 이와 같은 이유에서, 여기에서 사용한 가변저항을 도 3에 도시한 것과 같은 회로 심벌(circuit symbol)로 표시하면, 가변저항 α, β의 특성을 동시에 설명할 수 있게 된다. 즉, 가변저항을 나타내는 회로 심벌을, 화살표의 선단에 정 극성의 펄스전압이 인가되면 저항값이 증가하고, 화살표의 선단에 부 극성의 펄스전압이 인가되면 저항값이 감소하는 특성을 갖는 것으로 정의한다. 이와 같이 정의하면, 가변저항 α, β 모두 동일한 심벌에 의해 설명할 수 있다. 따라서 본 명세서에서는 도 3에 도시된 심벌에 의해 가변저항을 표시하는 것으로 한다.
(제 1 실시 예)
<메모리소자의 구성>
본 발명의 제 1 실시 예에 의한 메모리소자의 구성을 도 4(a)에 도시한다. 이 메모리소자에서는 인가되는 전기적 펄스의 극성에 따라서 저항값이 변화하는 가변저항 5 및 6이 전원단자 7 및 전원단자 8 사이에 직렬로 접속되어 있다. 가변저항 5 및 6의 상호 접속 노드에 입출력단자(9)가 접속되어 있다. 가변저항 5는 도 2 및 도 3을 참조하여 설명한 초기화 프로세스에 의해 초기 저항값이 100Ω으로 설정되어 있다. 가변저항 5의 저항값은, 입출력단자(9)와 전원단자 7 사이에 입출력단자(9)가 정 극성이 되는 펄스전압이 인가되면 저항값이 증가하고, 입출력단자(9)가 부 극성이 되는 펄스전압이 인가되면 저항값이 감소한다. 가변저항 6은 도 2 및 도 3을 참조하여 설명한 초기화 프로세스에 의해 초기 저항값이 9㏀으로 설정되어 있다. 가변저항 6의 저항값은, 입출력단자(9)와 전원단자 8 사이에 전원단자 8이 정 극성이 되는 펄스전압이 인가되면 저항값이 증가하고, 전원단자 8이 부 극성이 되는 펄스전압이 인가되면 저항값이 감소한다.
<메모리소자에 정보 기록>
상기 메모리소자에 정보를 기록할 때에는, 도 4 (a)에 도시한 바와 같이, 전원단자 7 및 8에 접지전압(GND)을 인가한 상태에서 입출력단자(9)에 기록펄스전압(전압: +4V, 펄스 폭: 10㎱)을 인가한다. 이 경우, 가변저항 5의 화살표의 선단(입출력단자(9))에는 정 극성의 펄스전압이 인가되고, 가변저항 6의 화살표의 선단(전원단자 8)에는 부 극성의 펄스전압이 인가된다. 그 결과, 도 4 (b)에 도시한 바와 같이, 인가되는 펄스 수의 증가에 따라서 가변저항 5의 저항값 R은 증가하고, 가변저항 6의 저항값 R은 감소한다. 이와 같은 펄스전압의 인가에 의해 2개의 가변저항 5, 6의 저항값을 초기치와는 역의 방향으로 변화시킴으로써 정보를 기록할 수 있다. 이 경우, 인가되는 펄스 수가 0인 때를 (0, 0), 펄스 수가 1인 때를 (0, 1), 펄스 수가 2인 때를 (1, 0), 펄스 수가 3인 때를 (1, 1)인 상태로 하면, 펄스 수에 따라서 저항값 R이 4개의 상태로 변화하므로 2비트의 다치 정보(multi-valued information)를 기록할 수 있게 된다.
<메모리소자로부터 정보 재생>
저항변화재료(2)(도 1)는 인가되는 전압의 절대치(진폭)가 소정 레벨 이하인 때에는 가변저항부(2a)의 저항값이 변화하지 않는다고 하는 특성이 있다. 따라서 소정 레벨 이하의 전압을 가변저항부(2a)에 인가함으로써 가변저항부(2a)의 저항값을 측정할 수 있다. 이 점을 이용해서 도 4에 도시한 메모리소자에서 정보를 재생한다.
도 5 (a)는 도 4에 도시한 메모리소자에 기록된 정보를 재생할 때의 모습을 나타낸다. 재생시에는, 전원단자 7에 접지전압(GND)을 인가하고, 기록펄스전압보다 낮은 재생전압(예를 들어 +1V)을 전원단자 8에 인가한다. 그리고 입출력단자(9)에서 출력전압을 인출한다. 그 출력전압을 도 5 (b)에 도시한다. 출력전압은 기록시의 펄스 수에 따라서 다른 값이 되므로, 2비트의 다치 정보를 재생할 수 있게 된다.
<기록상태의 리셋>
본 메모리소자의 기록상태를 리셋할 때의 모습을 도 6 (a)에 도시한다. 리셋시에는, 전원단자 7 및 8에 접지전압(GND)을 인가하고, 기록시와는 반대인 부 극성의 리셋 펄스전압(전압: -4V, 펄스 폭: 10㎱)을 입출력단자(9)에 인가한다. 이 경우, 가변저항 5의 화살표의 선단(입출력단자(9))에는 부 극성의 펄스전압이 인가되고, 가변저항 6의 화살표의 선단(전원단자 8)에는 정 극성의 펄스전압이 인가된다. 그 결과, 도 6 (b)에 도시한 바와 같이, 펄스 수의 증가에 따라서 가변저항 5의 저 항값 R은 감소하고 가변저항 6의 저항값 R은 증가한다. 기록시와 동일한 수의 펄스를 인가함으로써 가변저항 5, 6의 저항값을 초기상태로 리셋할 수 있다.
<변형 예>
도 4 (a)에 도시한 메모리소자에서 기록시 및 리셋시에 인가하는 펄스전압을 다음과 같이 해도 된다.
메모리소자에 정보를 기록할 때에는, 입출력단자(9)에 기록펄스전압(전압: +2V, 펄스 폭: 10㎱)을 인가하고, 이 기록펄스전압과는 역 극성의 펄스전압(전압 -2V, 펄스 폭: 10㎱)을 기록펄스에 동기시켜서 전원단자 7 및 8에 인가한다. 이 경우, 가변저항 5의 화살표의 선단(입출력단자(9))에는 정 극성의 펄스전압(+4V)이 인가되고, 가변저항 6의 화살표의 선단(전원단자 8)에는 부 극성의 펄스전압(-4V)이 인가된다. 그 결과, 도 4 (b)에 도시한 것과 동일한 저항변화가 발생한다.
리셋시에는, 기록시와는 반대의 부 극성의 리셋 펄스전압(전압: -2V, 펄스 폭 10㎱)을 입출력단자(9)에 인가하고, 이 리셋 펄스와는 역 극성의 펄스전압(전압: +2V, 펄스 폭 10㎱)을 리셋 펄스에 동기시켜서 전원단자 7 및 8에 인가한다. 이 경우, 가변저항 5의 화살표의 선단(입출력단자(9))에는 부 극성의 펄스전압(-4V)이 인가되고, 가변저항 6의 화살표의 선단(전원단자 8)에는 정 극성의 펄스전압(+4V)이 인가된다. 그 결과, 도 6 (b)에 도시한 것과 동일한 저항변화가 발생한다.
(제 2 실시 예)
<메모리소자의 구성>
본 발명의 제 2 실시 예의 메모리소자의 구성을 도 7 (a)에 도시한다. 이 메모리소자에서의 가변저항 6은 도 2 및 3을 참조하여 설명한 초기화 프로세스에 의해 초기 저항값이 9㏀으로 설정되어 있다. 가변저항 6의 저항값은, 전원단자 8과 입출력단자(9) 사이에 전원단자 8이 정 극성이 되는 펄스전압이 인가되면 저항값이 감소하고, 전원단자 8이 부 극성이 되는 펄스전압이 인가되면 저항값이 증가한다. 그 외의 구성은 도 4 (a)에 도시한 것과 동일하다.
<메모리소자에 정보 기록>
상기 메모리소자에 정보를 기록할 때에는, 도 7 (a)에 도시한 바와 같이, 정 극성의 하나의 펄스(전압: +2V, 펄스 폭: 10㎱)와 부 극성의 하나의 펄스(전압: -2V, 펄스 폭: 10㎱)로 이루어지는 기록펄스전압을 입출력단자(9)에 인가하고, 부 극성의 2개의 펄스(각 전압: -2V, 각 펄스 폭: 10㎱)로 이루어지는 펄스전압을 기록펄스에 동기시켜서 전원단자 7에 인가하며, 정 극성의 2개의 펄스(각 전압: +2V, 각 펄스 폭: 10㎱)로 이루어지는 펄스전압을 기록펄스에 동기시켜서 전원단자 8에 인가한다. 이에 의해, 가변저항 5의 화살표의 선단(입출력단자(9))에는 정 극성의 펄스전압(+4V)이 인가되고, 가변저항 6의 화살표의 선단(전원단자 8)에는 부 극성의 펄스전압(-4V)이 인가된다. 그 결과, 도 7 (b)에 도시한 바와 같이, 인가되는 펄스 수의 증가에 따라서 가변저항 5의 저항값 R은 증가하고, 가변저항 6의 저항값 R은 감소한다. 이와 같은 펄스전압의 인가에 의해 2개의 가변저항 5, 6의 저항값을 초기치와 역방향으로 변화시킴으로써 정보를 기록할 수 있다.
<메모리소자로부터 정보 재생>
제 1 실시 예와 마찬가지로, 재생시에는, 전원단자 7에 접지전압(GND)을 인가하고, 기록펄스전압보다 낮은 재생전압(예를 들어 +1V)을 전원단자 8에 인가한다. 그리고 입출력단자(9)에서 출력전압을 인출한다. 그 출력전압은 도 5 (b)에 도시한 것과 동일하다.
<기록상태의 리셋>
메모리소자의 기록상태를 리셋할 때에는, 정 극성의 하나의 펄스(전압: +2V, 펄스 폭: 10㎱)와 부 극성의 하나의 펄스(전압: -2V, 펄스 폭: 10㎱)로 이루어지는 리셋 펄스전압을 입출력단자(9)에 인가하고, 정 극성의 2개의 펄스(각 전압: +2V, 각 펄스 폭: 10㎱)로 이루어지는 펄스전압을 리셋 펄스에 동기시켜서 전원단자 7에 인가하며, 부 극성의 2개의 펄스(각 전압: -2V, 각 펄스 폭: 10㎱)로 이루어지는 펄스전압을 리셋 펄스에 동기시켜서 전원단자 8에 인가한다. 이에 의해, 가변저항 5의 화살표의 선단(입출력단자(9))에는 부 극성의 펄스전압(-4V)이 인가되고, 가변저항 6의 화살표의 선단(전원단자 8)에는 정 극성의 펄스전압(+4V)이 인가된다. 그 결과, 도 6 (b)에 도시한 것과 마찬가지로, 펄스 수의 증가에 따라서 가변저항 5의 저항값 R은 감소하고 가변저항 6의 저항값 R은 증가한다. 기록시와 동일한 수의 펄스를 인가함으로써 가변저항 5, 6의 저항값을 초기상태로 리셋할 수 있다.
(제 3 실시 예)
<메모리 어레이 회로의 회로 구성>
제 3 실시 예에 의한 메모리 어레이 회로의 회로 구성을 도 8에 도시한다. 이 메모리 어레이 회로는 제 2 실시 예(도 7)에서 설명한 메모리소자를 트랜지스터 회로에 포함시켜서 구성한 예이다. 이 메모리 어레이 회로에서는 복수의 메모리 셀(MC100)이 행 방향 및 열 방향으로 매트릭스 형상으로 배치되어 있다. 복수의 워드 선(W1, W2, … )이 행 방향으로 배치되어 있다. 복수의 비트 선(B1, … )은 열 방향으로 배치되어 있다. 또, 복수의 플레이트 선(P1a, P1b, …)이 열 방향으로 배치되어 있다. 도 8에서는 메모리 어레이 회로에 포함되어 있는 복수의 메모리 셀(MC100) 중 워드 선 W1, W2, 비트 선 B1, 플레이트 선 P1a, P1b에 대응하는 2개의 메모리 셀(MC100)에 관한 부분을 도시하고 있다.
메모리 셀(MC100)은 가변저항 5, 6 및 트랜지스터(T100)를 포함한다. 트랜지스터(T100) 및 가변저항 5는 대응하는 비트 선 B1과 대응하는 플레이트 선 P1a 사이에 직렬로 접속되어 있다. 트랜지스터(T100)의 게이트는 대응하는 워드 선 W1 또는 W2에 접속되어 있다. 가변저항 6은 트랜지스터(T100)와 가변저항 5의 상호 접속 노드와 대응하는 플레이트 선 P1b 사이에 접속되어 있다. 도 7 (a)에 도시한 메모리소자와 대응시켜서 설명하면, 입출력단자(9)는 트랜지스터(T100)의 드레인(혹은 소스) 측에 접속되고, 전원단자 7은 플레이트 선 P1a에 접속되며, 단자 8은 플레이트 선 P1b에 접속되어 있다. 또, 가변저항 5는 도 2, 3을 참조하여 설명한 초기화 프로세스에 의해서 초기 저항값이 100Ω으로 설정되어 있다. 가변저항 5의 저항값은, 입출력단자(9)와 전원단자 7 사이에 입출력단자(9)가 정 극성이 되는 펄스전압이 인가되면 저항값이 증가하고, 입출력단자(9)가 부 극성이 되는 펄스전압이 인가되면 저항값이 감소한다. 가변저항 6은 도 2, 3을 참조하여 설명한 초기화 프로세스에 의해서 초기 저항값이 9㏀으로 설정되어 있다. 가변저항 6의 저항값은, 입출 력단자(9)와 전원단자 8 사이에 입출력단자(9)가 정 극성이 되는 펄스전압이 인가되면 저항값이 증가하고, 입출력단자(9)가 부 극성이 되는 펄스전압이 인가되면 저항값이 감소한다.
<메모리 어레이 회로의 단면 구조>
도 8에 도시한 메모리 어레이 회로의 단면 구조를 도 9에 도시한다. 이 메모리 어레이 회로에서는 다음과 같은 방법에 의해 하나의 메모리 셀(MC100)이 구성되어 있다. 먼저, 반도체 기판(1001) 상에 드레인(1002a) 및 소스(1002b)가 형성되고, 게이트 산화 막(1003)을 통해서 게이트(1004)가 형성되어 있다. 이에 의해 트랜지스터(T100)가 형성되어 있다. 이 트랜지스터(T100)는 보호절연막(1005)으로 피복되어 있다. 보호절연막(1005) 상에 도전 막(1007)이 형성되어 있다. 도전 막(1007) 상에는 스퍼터링에 의해 가변저항 막(1008)이 형성되어 있다. 도전 막(1007)과 소스(1002b)는 콘택트 플러그(1006)에 의해 접속되어 있다. 가변저항 막(1008)의 상부에는 2개의 전극 1009a 및 1009b가 형성되어 있다. 이와 같이 하여 하나의 메모리 셀(MC100)이 구성된다.
전극 1009a와 도전 막(1007) 사이에 소정의 펄스전압이 인가되면 가변저항 막(1008) 중 전극 1009a의 바로 아래에 존재하는 영역(가변저항부 1008a)의 저항값이 증가/감소한다. 또, 전극 1009b와 도전 막(1007) 사이에 소정의 펄스전압이 인가되면 가변저항 막(1008) 중 전극 1009b의 바로 아래에 존재하는 영역(가변저항부 1008b)의 저항값이 증가/감소한다. 이 메모리 셀(MC100)에서는, 가변저항부 1008a및 1008b를 하나의 메모리소자로 이용하며, 가변저항부 1008a및 1008b의 저항 변화 를 이용하여 1비트 혹은 그 이상의 비트의 정보(비트 데이터)를 기억한다.
도 8과의 대응관계는, 드레인(1002a)은 비트 선 B1에 접속되어 있다. 게이트(1004)는 워드 선 W1 또는 W2에 접속되어 있다. 콘택트 플러그(1006)는 입출력단자(9)에 상당한다. 가변저항 막(1008) 중 전극 1009a의 바로 아래에 존재하는 영역(가변저항부 1008a)은 가변저항 5에 상당한다. 가변저항 막(1008) 중 전극 1009b의 바로 아래에 존재하는 영역(가변저항부 1008b)은 가변저항 6에 상당한다.
<사이즈>
보호절연막(1005)의 막 두께는 게이트(1004)와 도전 막(1007)이 전기적으로 접속되지 않을 정도의 두께이면 충분하다. 도전 막(1007)의 폭은 적어도 콘택트 플러그(1006)와 가변저항부(1008a, 1008b)를 전기적으로 접속할 수 있을 정도의 폭이면 충분하다. 전극 1009a, 1009b는 도전 막(1007)의 폭에 포함되는 영역에 형성되면 된다. 이와 같이 하면, 도전 막(1007)과 전극 1009a, 1009b 사이에 전계를 발생시킬 수 있다. 또, 전극 1009a와 전극 1009b의 거리는 전극 1009a와 도전 막(1007) 사이에서 발생하는 전계가 전극 1009b에 영향을 미치지 않을 정도의 거리이면 충분하다. 이렇게 하면, 가변저항부(1008a, 1008b) 각각에 개별적으로 펄스전압을 인가할 수 있다.
본 실시 예에서는, 도 9에 도시한 메모리 셀(MC100) 하나당의 폭을 0.28㎛로 하고, 가변저항 막(1008)의 막 두께를 0.05㎛로 하며, 보호절연막(1005)의 막 두께를 0.4㎛로 하고, 전극 1009a, 1009b의 폭을 0.09㎛로 하였다. 또, 도전 막(1007)의 폭을 메모리 셀(MC100)의 폭과 동일하게 0.28㎛로 하고, 전극 1009a와 전극 1009b의 거리를 0.1㎛로 하였다.
<사용 재료>
본 실시 예에서는 가변저항 막(1008)으로 Pr0 .7Ca0 .3MnO3(PCMO)로 이루어진 CMR 재료를 사용한다. 도전 막(1007)에는 Pt를, 전극 1009a, 1009b에는 Ag를 사용하였다. 기판(1001)에는 Si를 사용하고, 게이트 산화 막(1003)에는 SiO2를, 게이트(1004)에는 폴리 Si를, 콘택트 플러그(1006)에는 W(텅스텐)를 사용하였다.
<메모리 어레이 회로의 동작>
본 메모리 어레이 회로는 기록 모드, 리셋 모드, 재생 모드를 가지며, 메모리 셀(MC100)에 2치(binary) 또는 다치 정보(비트 데이터)를 기록한다. 이하에 구체적으로 설명한다.
<기록 모드>
도 8 및 9에 도시한 메모리 셀(MC100)에 정보(비트 데이터)를 기록하는 기록 모드에 대해서 도 10 (a), (b)를 참조하여 설명한다. 가변저항부 1008a(가변저항 5)는 도 2 및 3을 참조하여 설명한 초기화 프로세스에 의해서 초기 저항값이 100Ω으로 설정되어 있다. 이들 저항값은, 도전 막(1007)과 전극 1009a 사이에 도전 막(1007)이 정 극성이 되는 펄스가 인가되면 저항값이 증가하고, 도전 막(1007)이 부 극성이 되는 펄스가 인가되면 저항값이 감소한다. 가변저항부 1008b(가변저항 6)는 도 2 및 3을 참조하여 설명한 초기화 프로세스에 의해서 초기 저항값이 9㏀으로 설정되어 있다. 이들 저항값은, 도전 막(1007)과 전극 1009b 사이에 도전 막(1007)이 정 극성이 되는 펄스가 인가되면 저항값이 증가하고, 도전 막(1007)이 부 극성이 되는 펄스가 인가되면 저항값이 감소한다.
먼저, 정보를 기록할 메모리 셀(MC100)에 대응하는 2개의 플레이트 선에 상호 동기한 펄스전압을 인가한다. 2개의 플레이트 선의 일 측(여기에서는 P1a)에는 부 극성의 2개의 펄스(각 펄스의 전압: -2V, 각 펄스의 폭: 10㎱)로 이루어지는 펄스전압을 인가하고, 타 측(여기에서는 P1b)에는 정 극성의 2개의 펄스(각 펄스의 전압: +2V, 각 펄스의 폭: 10㎱)로 이루어지는 펄스전압을 인가한다.
이어서, 정보를 기록할 메모리 셀(MC100)에 대응하는 워드 선(여기에서는 W1)에 소정의 전압을 인가함으로써 트랜지스터(T100)를 도통으로 한다.
이어서, 정보를 기록해야 할 메모리 셀(MC100)에 대응하는 비트 선(여기에서는 B1)에 정 극성의 하나의 펄스(전압: +2V, 펄스 폭: 10㎱)와 부 극성의 하나의 펄스(전압: -2V, 펄스 폭: 10㎱)로 이루어지는 펄스전압을 2개의 플레이트 선(P1a, P1b)에 인가되는 펄스전압에 동기하여 인가한다.
비트 선 B1에 인가되는 펄스전압은 트랜지스터(T100)를 통해서 가변저항부(1008a, 1008b)에 인가된다. 가변저항부 1008a의 저항값 R은 인가된 펄스전압에 따라서 100Ω에서 9㏀으로 증가하고, 가변저항부 1008b의 저항값 R은 인가되는 펄스전압에 따라서 9㏀에서 100Ω으로 감소한다(도 10 (b)의 1 내지 10 펄스).
이와 같이, 비트 선 B1에 인가되는 펄스전압의 회수(펄스 수)에 따라서 가변저항부(1008a, 1008b)의 저항값 R이 단계적으로 증가/감소함으로써 메모리 셀(MC100)에 정보가 기록된다. 즉, 가변저항부(1008a, 1008b)의 저항값 R에 따라서 기억상태를 설정할 수 있다. 예를 들어, 가변저항부 1008a의 저항값 R이 100Ω일 때를 「0」으로 하고 가변저항부 1008a의 저항값 R이 9㏀일 때를 「1」로 하면 2치 정보를 기억할 수 있다.
<리셋 모드>
도 8 및 9에 도시한 메모리 셀(MC100)에 기록된 정보를 소거하는 리셋 모드에 대해서 도 10 (a), (b)를 참조하여 설명한다. 상기 기록 모드에 의해서 가변저항부 1008a의 저항값 R은 9㏀이 되어 있는 것으로 하고, 가변저항부 1008b의 저항값 R은 100Ω이 되어 있는 것으로 한다(도 10 (b)의 10 펄스째).
먼저, 정보를 소거할 메모리 셀(MC100)에 대응하는 2개의 플레이트 선에 상호 동기한 펄스전압을 인가한다. 2개의 플레이트 선의 일 측(여기에서는 P1a)에는 정 극성의 2개의 펄스(각 펄스의 전압: +2V, 펄스 폭 10㎱)로 이루어지는 펄스전압을 인가하고, 타 측(여기에서는 P1b)에는 부 극성의 2개의 펄스(각 펄스의 전압: -2V, 펄스 폭 10㎱)로 이루어지는 펄스전압을 인가한다.
이어서, 정보를 소거할 메모리 셀(MC100)에 대응하는 워드 선(여기에서는 W1)에 소정의 전압을 인가함으로써 트랜지스터(T100)를 도통으로 한다.
이어서, 정보를 소거할 메모리 셀(MC100)에 대응하는 비트 선(여기에서는 B1)에 정 극성의 하나의 펄스(전압: +2V, 펄스 폭: 10㎱)와 부 극성의 하나의 펄스(전압: -2V, 펄스 폭: 10㎱)로 이루어지는 펄스전압을 2개의 플레이트 선(P1a, P1b)에 인가되는 펄스전압에 동기하여 인가한다.
비트 선 B1에 인가되는 펄스전압은 트랜지스터(T100)를 통해서 가변저항 부(1008a, 1008b)에 인가된다. 가변저항부 1008a의 저항값 R은 인가된 펄스전압에 따라서 9㏀에서 100Ω으로 감소하고, 가변저항부 1008b의 저항값 R은 인가되는 펄스전압에 따라서 100Ω에서 9㏀으로 증가한다(도 10 (b)의 11 내지 20 펄스).
이와 같이, 가변저항부(1008a, 1008b) 각각에 대해, 기록 모드일 때에 인가된 펄스전압과는 역의 극성을 갖는 펄스전압을, 기록 모드일 때에 인가한 회수와 동일한 회수만큼 인가하면 메모리 셀(MC100)에 기록된 정보를 리셋할 수 있다. 즉, 가변저항부(1008a, 1008b)의 기억상태를 초기상태로 리셋할 수 있다.
상기와 같은 기록 모드 및 리셋 모드를 교대로 10 펄스씩 반복하면 가변저항부(1008a, 1008b)의 저항값 R은 규칙적으로 변화한다.
<재생 모드>
도 8 및 9에 도시한 메모리 셀(MC100)에 기록된 정보(비트 데이터)를 판독하는 재생 모드에 대해서 설명한다.
먼저, 정보를 재생해야 할 메모리 셀(MC100)에 대응하는 2개의 플레이트 선의 일 측(여기에서는 P1a)에 접지전압(GND)을 인가한다.
이어서, 정보를 판독할 메모리 셀(MC100)에 대응하는 워드 선(여기에서는 W1)에 소정의 전압을 인가함으로써 트랜지스터(T100)를 도통으로 한다.
이어서, 상기 2개의 플레이트 선의 타 측(여기에서는 P1b)에 재생전압(V0)을 인가한다. 가변저항부(1008a, 1008b)의 저항값의 상태(기억상태)를 유지해야 하므로, 인가하는 재생전압(V0)의 절대치(진폭)는 기록 모드 및 리셋 모드 시에 비트 선 B1에 인가되는 펄스전압(정 극성 펄스 및 부 극성 펄스)의 절대치(진폭)보다 작 은 것으로 한다.
이어서, 플레이트 선 P1b에 인가된 재생전압(V0)이 가변저항부 1008b에 인가되므로, 비트 선 B1에는 가변저항부 1008b의 저항값 R과 가변저항부 1008a의 저항값 R의 비율에 따른 출력전압(Vout)이 출력된다. 가변저항부 1008b의 저항값 R을 「Rb」라고 하고 가변저항부 1008a의 저항값 R을 「Ra」라고 하면, 비트 선 B1에 출력되는 출력전압(Vout)은 Vout=Ra/(Ra+Rb)×V0가 된다.
여기서, 기록 모드에서 펄스를 10회 인가하고, 리셋 모드에서 펄스를 10회 인가하면, 가변저항부(1008a, 1008b)의 저항값 R은 도 11 (a)와 같이 변화하였다. 또, 펄스전압이 1회 인가될 때마다 재생 모드를 행하는 비트 선 B1에 출력되는 출력전압(Vout)을 측정하면 도 11 (b)와 같다. 도 11 (b)와 같이, 가변저항부(1008a, 1008b)의 저항값 R에 따라서 비트 선 B1에 출력되는 출력전압(Vout)이 다르다.
이와 같이, 본 실시 예의 메모리 어레이 회로에 의하면, 다른 기록상태를 분해능(resolving power) 좋게 재생할 수 있고, 1비트의 정보만이 아니라 다 비트(multi-bit)의 정보를 기록/재생할 수 있다. 예를 들어, 가변저항부(1008a, 1008b)의 저항값 R이 (100Ω, 9㏀)인 때의 출력전압(Vout)을 「0」으로 하고, 가변저항부(1008a, 1008b)의 저항값 R이 (9㏀, 100Ω)인 때의 출력전압(Vout)을 「1」로 함으로써 1비트의 정보를 판독할 수 있다. 또, 가변저항부(1008a, 1008b)의 저항값 R이 (100Ω, 9㏀)과 (9㏀, 100Ω) 사이에서 펄스 수에 따라서 얻을 수 있는 복수의 상태를 복수 비트에 대응시킴으로써 다 비트 정보를 기록/재생할 수 있다.
<가변저항부의 저항 변화가 작은 경우>
다음에, 가변저항부(1008a, 1008b)에서의 저항값의 변화가 작은 경우에 대해서 도 12 (a), (b)를 참조하면서 설명한다.
일반적으로, 메모리소자의 특성은 다른 메모리 어레이 사이 및 동일한 메모리 어레이 내에 존재하는 메모리소자 사이에서 다르다. 이 차이에 의해, 각각의 메모리소자의 저항값의 변화가 일정하지 않고, 어떤 소자에서는 저항값의 상한이 원하는 저항값보다 높아지고, 어떤 메모리소자에서는 저항값의 하한이 원하는 저항값보다 낮아지는 경우가 있다. 이와 같이, 메모리 셀(MC100)이 생성되는 장소 등의 요인에 의해 그 메모리 셀(MC100)을 구성하는 가변저항부(1008a, 1008b)의 저항 변화가 작아지는 경우가 있다. 이 경우에, 하나의 가변저항부에 의해서 정보를 기억하는 구성으로 하면, 그 저항 변화가 작은 경우에는 분해능이 작아져서 기록정보를 판독할 수 없게 될 가능성이 있다. 한편, 본 실시 예의 메모리 셀(MC100)은 2개의 가변저항부(1008a, 1008b) 각각의 저항값이 상보적(complementary)으로 변화하며, 이들 저항값의 비를 출력전압(Vout)으로 하고 있다. 따라서 예를 들어, 도 12 (a)와 같이, 가변저항부(1008a, 1008b)의 저항값 R이 도 11 (a)의 절반이라도, 도 12 (b)와 같이, 출력전압(Vout)은 도 11 (b)에 도시된 것과 거의 동일해진다. 이와 같이, 저항 변화가 장소에 따라서 달라도 다른 기록상태를 분해능이 양호하게 재생할 수 있다. 이 특징을 이용하면, 기록시에 인가하는 전기적 펄스의 전압을 더 작게 할 수 있다.
<효과>
이상과 같이, 본 실시 예에 의한 메모리 어레이 회로에서는, 기록에 요하는 시간이 10㎱로 매우 짧고, 기록에 요하는 전압도 4V로 작으므로, 종래에 과제로 되어 있던 기록전압 및 기록속도의 감소, 수명의 장기화를 실현할 수 있다.
또, 2개의 가변저항 5(1008a), 6(1008b)을 직렬로 접속하고, 이들 저항값을 상보적으로 변화시키는 구성으로 하였으므로, 메모리소자로서의 안정적인 동작 및 제조 수율을 대폭 향상시킬 수 있다.
또, 기억영역인 가변저항 막(1008) 그 자체는 베타 막(as-deposited film) 상태로 이용할 수 있으며, 미세 가공을 할 필요가 없는 구성으로 하고 있으므로, 종래의 메모리소자에 비해 양산화에도 적합하다.
또, 전극(1009a, 1009b)은 도전 막(1007)의 폭 내에 포함되는 구역에 형성되면 된다. 따라서 도전 막(1007)을 크게 형성하면 전극(1009a, 1009b)을 형성할 수 있는 영역이 넓어진다. 이에 의해, 전극을 용이하게 형성할 수 있다.
또, 정보를 기록하는 방법으로 저항 변화를 이용하고 있으므로, 고밀도화를 위해서 미세화를 해도 그다지 큰 문제가 없다는 장점이 있다.
<변형 예>
앞의 예에서는, 기록시와는 역의 극성의 동일 전압을 리셋 시에 인가하는 예를 설명하였다. 그러나 기록시보다 높은 전압을 리셋시에 인가해도 된다. 이에 의해, 리셋 펄스 수를 적게 할 수 있다.
또, 가변저항 막(1008)으로는 Pr0 .7Ca0 .3MnO3(PCMO) 페로부스카이트 구조(erovskite structure)의 산화물을 이용하였다. 그러나 거대 자기저항재료(giant magnetoresistance material) 혹은 고온 초전도재료(high temperature super-conducting material, 예를 들어, Pr1 - xCaxMnO3(PCMO), LaSrMnO3, GdBaCoxOy 등)나 이르머나이트 구조(ilmenite structure)를 갖는 비선형 광학재료(nonlinear optical material, 예를 들어, LiNbO3 등)를 이용해도 동일한 효과를 얻을 수 있다.
또, 페로부스카이트 구조의 PCMO 재료를 이용한 가변저항 막(1008)을 스퍼터링에 의해 형성하였다. 그러나 다른 박막형성방법(예를 들어, CVD, MOCVD, 스핀 코팅, 레이저 업레이션(laser ablation) 등)을 이용해도 된다.
또, 도전 막(1007)의 재료로 Pt를 이용하였다. 그러나 도전 막(1007)의 재료는 이에 한정되는 것은 아니며, Ag, Au, Ir, Ru, Ti, Ta, Al, Cu, RuO3, RuO2, SrRuO3, LaCoO3, SrCoO3, LaSrCoO3, TiN, TiOx, YBa2Cu3Ox, IrO2, TaSiN, MoN 중 어느 하나, 또는 이들의 혼합물로 이루어진 재료를 이용해도 된다.
또, 전극(1009a, 1009b)의 재료로는 Ag를 이용하는 것으로 하였다. 그러나 전극의 재료는 이에 한정되는 것은 아니며, Cu, Al, Ag, Pt, Au, Ir, Ru Os, Ti, Ta 중 어느 하나 또는 이들의 혼합물로 이루어진 재료를 이용해도 된다.
(제 4 실시 예)
제 4 실시 예의 메모리 어레이 회로의 단면 구조를 도 13에 도시한다. 이 메모리 어레이 회로에서는 도 9에 도시한 가변저항 막(1008) 중 가변저항부 1008a와 가변저항부 1008b 사이에 존재하는 영역이 삭제되어 있다. 그 외의 구조는 도 9와 동일하다.
도 13에 도시한 메모리 어레이 회로는 메모리 셀(MC100) 하나당의 폭을 0.25㎛로 하고, 가변저항 막(1008)의 막 두께를 0.1㎛로 하며, 보호절연막(1005)의 막 두께를 0.4㎛로 하고, 전극(1009a, 1009b)의 폭을 0.09㎛로 하고 있다. 또, 도전 막(1007)의 폭을 메모리 셀(MC100)의 폭과 마찬가지로 0.25㎛로 하고, 전극 1009a와 전극 1009b의 거리를 0.07㎛로 하고 있다.
이 메모리 어레이 회로에서는 가변저항부 1008a와 가변저항부 1008b 사이에 가변저항 막(1008)이 존재하고 있지 않으므로, 전극 1009a와 도전 막(1007) 사이에서 발생하는 전계가 전극 1009b에 영향을 미치지 않는다. 따라서 제 3 실시 예에 비해 전극 1009a와 전극 1009b의 거리를 줄일 수 있어서, 메모리 셀(MC100)의 사이즈를 작게 할 수 있다.
(제 5 실시 예)
<메모리 어레이 회로의 회로구성>
제 5 실시 예의 메모리 어레이 회로는 도 8에 도시한 메모리 셀 MC100 대신 도 14에 도시한 메모리 셀 MC200을 구비한다. 그 외의 구성은 도 8의 메모리 어레이 회로와 동일하다.
메모리 셀(MC200)은 가변저항 5, 6 및 트랜지스터(T100)를 포함한다. 메모리 셀(MC200)에서의 가변저항 6은 도 2 및 3을 참조하여 설명한 초기화 프로세스에 의해서 초기 저항값이 9㏀으로 설정되어 있다. 가변저항 6의 저항값은, 전원단자 8과 입출력단자(9) 사이에 전원단자가 정 극성이 되는 펄스전압이 인가되면 저항값이 증가하고, 전원단자 8이 부 극성이 되는 펄스전압이 인가되면 저항값이 감소한다. 메모리 셀 MC200에서 그 외의 부분은 도 8에 도시한 메모리 셀 MC100과 동일하다.
<메모리 어레이 회로의 단면 구조>
도 14에 도시한 메모리 어레이 회로의 단면 구조는 도 13에 도시한 구조와 동일하다. 가변저항부 1008a(가변저항 5)는 도 2 및 3을 참조하여 설명한 초기화 프로세스에 의해서 초기 저항값이 100Ω으로 설정되어 있다. 도전 막(1007)과 전극 1009a 사이에 도전 막(1007)이 정 극성이 되는 펄스전압이 인가되면 저항값이 증가하고, 도전 막(1007)이 부 극성이 되는 펄스 전압이 인가되면 저항값이 감소한다. 가변저항부 1008b(가변저항 6)는 도 2 및 3을 참조하여 설명한 초기화 프로세스에 의해서 초기 저항값이 9㏀으로 설정되어 있다. 도전 막(1007)과 전극 1009b 사이에 도전 막(1007)이 부 극성이 되는 펄스전압이 인가되면 저항값이 증가하고, 도전 막(1007)이 정 극성이 되는 펄스 전압이 인가되면 저항값이 감소한다.
<메모리 어레이 회로의 동작>
이 메모리 어레이 회로는 기록 모드, 리셋 모드, 재생 모드를 가지며, 메모리 셀(MC200)에 2치 혹은 다치 정보(비트 데이터)를 기록한다. 이하에 구체적으로 설명한다.
<기록 모드>
도 14(및 도 13)에 도시한 메모리 셀(MC200)에 정보(비트 정보)를 기록하는 기록 모드에 대해서 도 15 (a), (b)를 참조하여 설명한다.
먼저, 정보를 기록할 메모리 셀(MC200)에 대응하는 2개의 플레이트 선(여기에서는 P1a, P1b)에 접지전압(GND)을 인가한다.
이어서, 정보를 기록할 메모리 셀(MC200)에 대응하는 워드 선(여기에서는 W1)에 소정의 전압을 인가함으로써 트랜지스터(T100)를 도통으로 한다.
이어서, 정보를 기록할 메모리 셀(MC200)에 대응하는 비트 선(여기에서는 B1)에 정 극성의 펄스전압(전압: +4V, 펄스 폭: 10㎱)을 인가한다.
비트 선 B1에 인가된 펄스전압은 트랜지스터(T100)를 통해서 가변저항부(1008a, 1008b)에 인가된다. 가변저항부 1008a의 저항값 R은 인가되는 펄스전압에 따라서 100Ω에서 9㏀으로 증가하고, 가변저항부 1008b의 저항값 R은 인가되는 펄스전압에 따라서 9㏀에서 100Ω으로 감소한다(도 15 (b)의 1 내지 10 펄스에서).
이와 같이, 비트 선 B1에 인가되는 펄스전압의 회수(펄스 수)에 따라서 가변저항부(1008a, 1008b)의 저항값 R이 단계적으로 증가/감소함으로써 메모리 셀(MC200)에 정보가 기록된다. 즉, 가변저항부(1008a, 1008b)의 저항값에 따라서 기억상태를 설정할 수 있다.
<리셋 모드>
도 14(및 도 13)에 도시한 메모리 셀(MC200)에 기록된 정보를 소거하는 리셋 모드에 대해서 도 15 (a), (b)를 참조하여 설명한다. 상기 기록 모드에 의해서 가변저항부 1008a의 저항값 R은 9㏀이 되어 있는 것으로 하고, 가변저항부 1008b의 저항값 R은 100Ω이 되어 있는 것으로 한다(도 15 (b)의 10 펄스째).
먼저, 정보를 소거할 메모리 셀(MC200)에 대응하는 2개의 플레이트 선(여기에서는 P1a, P1b)에 접지전압(GND)을 인가한다.
이어서, 정보를 소거할 메모리 셀(MC100)에 대응하는 워드 선(여기에서는 W1)에 소정의 전압을 인가함으로써 트랜지스터(T100)를 도통으로 한다.
이어서, 정보를 소거할 메모리 셀(MC100)에 대응하는 비트 선(여기에서는 B1)에 부 극성의 펄스전압(전압: -4V, 펄스 폭: 10㎱)을 인가한다.
비트 선 B1에 인가되는 펄스전압은 트랜지스터(T100)를 통해서 가변저항부(1008a, 1008b)에 인가된다. 가변저항부 1008a의 저항값 R은 인가된 펄스전압에 따라서 9㏀에서 100Ω으로 감소하고, 가변저항부 1008b의 저항값 R은 인가되는 펄스전압에 따라서 100Ω에서 9㏀으로 증가한다(도 15 (b)의 11 내지 20 펄스).
이와 같이, 가변저항부(1008a, 1008b) 각각에 대해 기록 모드일 때에 인가된 펄스전압과는 역의 극성을 갖는 펄스전압을, 기록 모드일 때에 인가한 회수와 동일한 회수만큼 인가하면 메모리 셀(MC200)에 기록된 정보를 리셋할 수 있다. 즉, 가변저항부(1008a, 1008b)의 기억상태를 초기상태로 리셋할 수 있다.
상기와 같은 기록 모드 및 리셋 모드를 교대로 10 펄스씩 반복하면 가변저항부(1008a, 1008b)의 저항값 R은 도 15 (b)와 같이 규칙적으로 변화한다.
<재생 모드>
도 14(및 도 13)에 도시한 메모리 셀(MC200)에 기록된 정보(비트 데이터)를 판독하는 처리의 흐름은 제 3 실시 예와 동일하다.
<변형 예>
도 14(및 도 13)에 도시한 메모리 어레이 회로에서 기록시 및 리셋시에 인가하는 펄스전압을 다음과 같이 해도 된다.
메모리 셀(MC200)에 정보를 기록할 때에는, 비트 선 B1에 기록펄스전압(전 압: +2V, 펄스 폭: 10㎱)을 인가하고, 이 기록펄스와는 역의 극성의 펄스전압(전압: -2V, 펄스 폭: 10㎱)을 기록펄스에 동기하여 플레이트 선 P1a 및 P1b에 인가한다. 이에 의해, 도전 막(1007)과 전극 1009a 사이에 도전 막(1007)이 정 극성이 되는 펄스전압(+4V)이 인가되어, 가변저항부 1008a의 저항값이 증가하고, 도전 막(1007)과 전극 1009b 사이에 도전 막(1007)이 부 극성이 되는 펄스전압(-4V)이 인가되어, 가변저항부 1008b의 저항값이 감소한다. 그 결과, 도 15 (b)에 도시한 것과 동일한 저항 변화가 발생한다.
리셋시에는, 기록시와는 역의 극성의 리셋 펄스전압(전압: -2V, 펄스 폭: 10㎱)을 비트 선 B1에 인가하고, 이 리셋 펄스와는 역의 극성의 펄스전압(전압: +2V, 펄스 폭: 10㎱)을 리셋 펄스에 동기하여 플레이트 선 P1a 및 P1b에 인가한다. 이에 의해, 도전 막(1007)과 전극 1009a 사이에 도전 막(1007)이 부 극성이 되는 펄스전압(-4V)이 인가되어, 가변저항부 1008a의 저항값이 감소하고, 도전 막(1007)과 전극 1009b 사이에 도전 막(1007)이 정 극성이 되는 펄스전압(+4V)이 인가되어, 가변저항부 1008b의 저항값이 증가한다. 그 결과, 도 15 (b)에 도시한 것과 동일한 저항 변화가 발생한다.
(제 6 실시 예)
<배경>
도 1 내지 도 3을 참조하여 설명한 가변저항을 이용한 대용량 메모리 LSI로 도 16에 도시한 크로스 포인트구조(cross-point structure)의 메모리 LSI가 제안되었다. 도 16의 메모리 LSI에서는 복수의 비트 선(BL)과 이에 직교하는 복수의 플레 이트 선(PL)이 설치되어 있다. 각 비트 선(BL)에는 비트 선 선택용 트랜지스터(111)가, 각 플레이트 선(PL)에는 플레이트 선 선택용 트랜지스터(112)가 설치되어 있다. 각 비트 선(BL) 및 각 플레이트 선(PL)의 교차지점에 메모리 셀(MC)이 설치되어 있다. 메모리 셀(MC)에서는 가변저항(100)에 2개의 전극(101, 102)이 접속되어 있다. 이 메모리 셀(MC)에서는 가변저항(100)의 저항값이 낮은 상태에서, 전극 101에 대해서 전극 102가 정 극성이 되는 전기적 펄스가 전극(101, 102)에 인가되면, 가변저항(100)의 저항값이 증가한다. 한편, 가변저항(100)의 저항값이 높은 상태에서, 전극 101에 대해서 전극 102가 부 극성이 되는 전기적 펄스가 전극(101, 102)에 인가되면, 가변저항(100)의 저항값이 감소한다.
그러나 도 16에 도시한 크로스 포인트구조의 메모리 LSI는, 기록시에 인가되는 전기적 펄스가 선택된 비트 선(BL)과 선택된 플레이트 선(PL)이 교차하는 위치의 메모리 셀 이외의 메모리 셀에도 영향을 미치며, 재생시에는 선택된 메모리 셀 이외의 메모리 셀 내의 가변저항의 저항값에 의해서 재생신호가 영향을 받으므로 S/N의 열화가 발생한다. 이 점은 반도체의 사이즈의 미세화에 따라서 기록/재생의 에러를 증가시킨다.
<메모리 LSI의 전체 구성>
본 발명의 제 6 실시 예에 의한 메모리 LSI의 전체 구성을 도 17에 도시한다. 이 메모리 LSI(600)는, 메모리 블록(BK11, BK12, BK21, BK22)과, 행 디코더(10)와, 열 디코더(20)와, 트랜지스터(T11, T12, T21, T22)와, 워드 선(WL11-WL14, WL21-WL24)과, 비트 선(BL1, BL2)과, 블록선택 신호 선(BS11, BS12, BS21, BS22)과, 플레이트 선(PL1, PL2)을 구비한다.
메모리 블록(BK11, BK12, BK21, BK22)은 행 및 열로 매트릭스 형상으로 배치되어 있다.
워드 선(WL11-WL14, WL21-WL24)은 행 방향으로 배치되어 있다. 워드 선 WL11-WL14는 메모리 블록 BK11 및 BK12에 대응하고 있다. 워드 선 WL21-WL24는 메모리 블록 BK21 및 BK22에 대응하고 있다.
비트 선(BL1, BL2)은 열 방향으로 배치되어 있다. 비트 선 BL1은 메모리 블록 BK11 및 BK21에 대응하고 있다. 비트 선 BL2는 메모리 블록 BK12 및 BK22에 대응하고 있다.
플레이트 선 PL1은 메모리 블록 BK11 및 BK12에 대응하여 배치되어 있다. 플레이트 선 PL2는 메모리 블록 BK21 및 BK22에 대응하여 배치되어 있다.
트랜지스터 T11 및 메모리 블록 BK11은 비트 선 BL1 상의 노드 N1과 플레이트 선 PL1 상의 노드 N5 사이에 직렬로 접속되어 있다. 트랜지스터 T12의 게이트는 블록선택 신호 선 BS11에 접속되어 있다. 트랜지스터 T11 및 메모리 블록 BK12는 비트 선 BL2 상의 노드 N2와 플레이트 선 PL2 상의 노드 N6 사이에 직렬로 접속되어 있다. 트랜지스터 T12의 게이트는 블록선택 신호 선 BS12에 접속되어 있다. 트랜지스터 T21 및 메모리 블록 BK21은 비트 선 BL1 상의 노드 N3과 플레이트 선 PL2 상의 노드 N7 사이에 직렬로 접속되어 있다. 트랜지스터 T21의 게이트는 블록선택 신호 선 BS21에 접속되어 있다. 트랜지스터 T22 및 메모리 블록 BK22는 비트 선 BL2 상의 노드 N4와 플레이트 선 PL2 상의 노드 N8 사이에 직렬로 접속되어 있다. 트랜지스터 T22의 게이트는 블록선택 신호 선 BS22에 접속되어 있다.
행 디코더(10)는 외부로부터의 어드레스 신호를 수신하고, 이에 대응하는 블록선택 신호 선 및 워드 선을 활성화한다.
열 디코더(20)는, 기록시에는, 외부로부터의 어드레스 신호를 수신하고, 이에 대응하는 비트 선과 플레이트 선 사이에 기록할 데이터에 따른 전기적 펄스를 인가한다. 한편, 판독시에는, 외부로부터의 어드레스 신호에 대응하는 비트 선과 플레이트 선 사이에 소정의 전압을 인가하고, 이에 의해 흐르는 전류의 값을 검출하여, 검출한 전류 값에 따른 데이터를 외부에 출력한다.
<메모리 블록 BK11의 내부 구성>
도 17에 도시한 메모리 블록 BK11의 내부 구성을 도 18에 도시한다. 메모리 블록 BK11은 메모리 셀 MC1-MC4를 포함한다. 메모리 셀 MC1-MC4는 트랜지스터 T11과 플레이트 선 PL1 상의 노드 5 사이에 직렬로 접속되어 있다. 메모리 셀 MC1-MC4는 워드 선 WL11-WL14에 대응하고 있다. 메모리 셀 MC1-MC4 각각은, 가변저항(100)과, 전극(101, 102)과, 트랜지스터 T1을 포함한다. 가변저항(100)은 전극 101과 전극 102 사이에 접속되어 있다. 가변저항(100)은 전극 101과 전극 102 사이에 인가되는 전기적 펄스에 응답하여 그 저항값이 변화(증가/감소)하는 재료로 구성되어 있다. 트랜지스터 T1은 전극 101과 전극 102 사이에 가변저항(100)과 병렬로 접속되어 있다. 트랜지스터 T1의 게이트는 대응하는 워드 선에 접속되어 있다.
메모리 블록 BK12, BK21, BK22의 구성도 도 18에 도시한 메모리 블록 BK11의 내부 구성과 동일하다.
<가변저항(100)의 특성>
각 메모리 셀 MC1-MC4에 포함되어 있는 가변저항(100)의 특성에 대해서 설명한다.
도 19 (a)에 도시한 바와 같이, 가변저항(100)의 저항값 R이 저 저항값(small resistance value) r1인 상태에서 전극 101에 대해서 전극 102가 정 극성이 되는 전기적 펄스(예를 들어 펄스 폭 100㎱, 진폭 V0=4V)를 전극 101 및 102 사이에 인가하면, 가변저항(100)의 저항값 R이 r1에서 r2로 증가한다. 가변저항(100)의 저항값 R이 고 저항값(large resistance value) r2인 상태에서 전극 101에 대해서 전극 102가 정 극성이 되는 전기적 펄스가 전극 101 및 102 사이에 인가되면 고 저항값 r2의 상태가 유지된다.
한편, 도 19 (b)에 도시한 바와 같이, 가변저항(100)의 저항값 R이 고 저항값 r2인 상태에서 전극 101에 대해서 전극 102가 부 극성이 되는 전기적 펄스(예를 들어 펄스 폭 100㎱, 진폭(-V0)=-4V)를 전극 101 및 102 사이에 인가하면 가변저항(100)의 저항값 R이 r2에서 r1으로 감소한다. 가변저항(100)의 저항값 R이 저 저항값 r1인 상태에서 전극 101에 대해서 전극 102가 부 극성이 되는 전기적 펄스가 전극 101 및 102 사이에 인가되면 고 저항값 r1의 상태가 유지된다.
도 19에서 가변저항(100)을 나타내는 회로 심벌은, 화살표의 선단 쪽이 정 극성이 되는(즉, 전극 101에 대해서 전극 102가 정 극성이 되는) 전기적 펄스를 전극 101 및 102 사이에 인가하면 가변저항(100)의 저항값 R이 증가하고, 화살표의 선단 쪽이 부 극성이 되는(즉, 전극 101에 대해서 전극 102가 부 극성이 되는) 전 기적 펄스를 전극 101 및 102 사이에 인가하면 가변저항(100)의 저항값 R이 감소하는 것을 나타내고 있다.
가변저항(100)의 저항값은 다음에 전기적 펄스가 인가될 때까지 현재의 값이 유지되므로, 저 저항값 r1 및 고 저항값 r2 중 어느 하나를 「0」, 다른 하나를 「1」에 대응시킴으로써 디지털 정보를 기억하는 불휘발성 메모리소자로 동작하도록 할 수 있다.
<메모리 셀에 정보 기록>
이어서, 도 17에 도시한 메모리 LSI(600)의 기록동작에 대해서 설명한다. 여기에서는 메모리 블록 BK11 내의 메모리 셀 MC1에 데이터를 기록하는 경우의 예에 대해서 설명한다.
메모리 블록 BK11 내의 메모리 셀 MC1을 가리키는 어드레스와, 이 메모리 셀 MC1에 기록할 데이터가 외부로부터 인가된다.
인가되는 어드레스에 응답하여, 행 디코더(10)는 블록선택 신호 선 BS11을 활성화(activate)하고, 블록선택 신호 선 BS12, BS21, BS22를 비 활성화(deactivate)한다. 또, 행 디코더(10)는 워드 선 WL11을 비 활성화하고, 워드 선 WL12-14 및 WL21-24를 활성화한다. 이에 의해, 트랜지스터 T11이 온(on)이 되고, 트랜지스터 T12, T21, T22가 오프(off)가 된다. 메모리 블록 BK11 내의 메모리 셀 MC1 내의 트랜지스터 T1이 오프가 되고, 메모리 블록 BK11 내의 메모리 셀 MC2-MC4 내의 트랜지스터 T1이 온이 된다. 트랜지스터 T1이 온 상태인 메모리 셀 MC2-MC4에서의 전극 101 및 102 사이의 저항값은 병렬로 접속되어 있는 가변저항(100)에 비 해 저항값이 낮은 트랜지스터 T1의 내부 저항에 의해서 지배되고 있으므로 저항값이 낮고, 트랜지스터 T1이 오프 상태인 메모리 셀 MC1에서의 전극 101 및 102 사이의 저항값은 가변저항(100)에 지배되어 저항값이 높아진다.
이 상태에서, 열 디코더(20)는 인가된 어드레스에 응답하여 비트 선 BL1과 플레이트 선 PL1 사이에 전기적 펄스를 인가한다. 열 디코더(20)는 기록할 데이터에 따른 극성의 전기적 펄스를 인가한다. 예를 들어, 가변저항(100)의 저항값 R에 대해서, 저 저항값 r1을 「0」에, 고 저항값 r2를 「1」에 대응시키고 있는 경우에는 다음과 같은 극성의 전기적 펄스가 인가된다.
메모리 블록 BK11의 메모리 셀 MC1에 데이터 「1」을 기록하는 경우에는, 플레이트 선 PL1에 대해서 비트 선 BL1이 정 극성이 되는 전기적 펄스(예를 들어, 펄스 폭 100㎱, 진폭 V0=4V)를 비트 선 BL1 및 플레이트 선 PL1 사이에 인가한다. 이에 의해, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)에는, 도 19 (a)에 도시한 바와 같이, 전극 101에 대해서 전극 102가 정 극성이 되는 전기적 펄스가 인가된다. 그 결과, 가변저항(100)의 저항값 R이 r2가 되어, 메모리 블록 BK11의 메모리 셀 MC1에 데이터 「1」이 기록된다. 메모리 블록 BK11의 메모리 셀 MC2-4에 대해서는 트랜지스터 T1이 온이 되어 있으므로 가변저항(100)의 저항값을 변화시킬 수 있을 만큼의 전기적 펄스가 가변저항(100)에 인가되지 않는다.
한편, 메모리 블록 BK11의 메모리 셀 MC1에 데이터 「0」을 기록하는 경우에는, 플레이트 선 PL1에 대해서 비트 선 BL1이 부 극성이 되는 전기적 펄스(예를 들어, 펄스 폭 100㎱, 진폭(-V0)=-4V)를 비트 선 BL1 및 플레이트 선 PL1 사이에 인 가한다. 이에 의해, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)에는, 도 19 (b)에 도시한 바와 같이, 전극 101에 대해서 전극 102가 부 극성이 되는 전기적 펄스가 인가된다. 그 결과, 가변저항(100)의 저항값 R이 r1이 되어, 메모리 블록 BK11의 메모리 셀 MC1에 데이터 「0」이 기록된다. 메모리 블록 BK11의 메모리 셀 MC2-4에 대해서는 트랜지스터 T1이 온이 되어 있으므로 가변저항(100)의 저항값을 변화시킬 수 있을 만큼의 전기적 펄스가 가변저항(100)에 인가되지 않는다.
<메모리 셀에서 정보 판독>
이어서, 도 17에 도시한 메모리 LSI(600)의 판독 동작에 대해서 설명한다. 여기에서는 메모리 블록 BK11 내의 메모리 셀 MC1에서 데이터를 판독하는 경우를 예로 하여 설명한다.
메모리 블록 BK11 내의 메모리 셀 MC1을 가리키는 어드레스가 외부에서 인가된다.
인가된 어드레스에 응답하여, 행 디코더(10)는 블록선택 신호 선 BS11을 활성화하고, 블록선택 신호 선 BS12, BS21, BS22를 비 활성화한다. 행 디코더(10)는 워드 선 WL11을 비 활성화하고 워드 선 WL12-WL14, WL21-WL24를 활성화한다. 이에 의해, 트랜지스터 T11이 온이 되고 트랜지스터 T12, T21, T22가 오프가 된다. 또, 메모리 블록 BK11의 메모리 셀 MC1 내의 트랜지스터 T1이 오프 되고, 메모리 블록 BK11 내의 메모리 셀 MC2-MC4 내의 트랜지스터 T1이 온이 된다.
이 상태에서, 열 디코더(20)는 인가된 어드레스에 응답하여 비트 선 BL1과 플레이트 선 PL1 사이에 소정의 전압 V1(예를 들어 V1=1V)을 인가한다. 이에 의해, (비트 선 BL1)-(트랜지스터 T11)-(메모리 블록 BK11 내의 메모리 셀 MC1 내의 가변저항(100))-(메모리 블록 BK11 내의 메모리 셀 MC2 내의 트랜지스터 T1)-(메모리 블록 BK11 내의 메모리 셀 MC3 내의 트랜지스터 T1)-(메모리 블록 BK11 내의 메모리 셀 MC4 내의 트랜지스터 T1)-(플레이트 선 PL1)의 경로로 전류가 흐른다. 트랜지스터 T11 및 메모리 블록 BK11 내의 메모리 셀 MC2 내지 MC4 내의 트랜지스터 T1의 온 저항은 거의 일정하므로, 상기 경로에 흐르는 전류의 값은 메모리 블록 BK11 내의 메모리 셀 MC1 내의 가변저항(100)의 저항값 R에 따라서 다른 값이 된다. 예를 들어, 메모리 블록 BK11 내의 메모리 셀 MC1 내의 가변저항(100)의 저항값 R이 저 저항 r1일 때에 상기 경로에 흐르는 전류 값 I1은 가변저항(100)의 저항값이 고 저항 r2일 때에 상기 경로에 흐르는 전류 값 I2보다 크다.
열 디코더(20)는 상기 경로에 흐르는 전류 값을 검출하고, 이것을 소정의 임계값 Th(예를 들어, I2<Th<I1)와 비교하여, 비교 결과에 따라서 데이터 「0」 또는 「1」을 판독 데이터로 외부에 출력한다. 가변저항(100)의 저항값에 대해서 저 저항값 r1을 「0」에, 고 저항값 r2를 「1」에 대응시키고 있는 경우에는, 검출된 전류 값이 임계값 Th보다 큰 때에는 데이터 「0」이 판독 데이터로 외부에 출력되고, 임계값 Th보다 작은 때에는 데이터 「1」이 판독 데이터로 외부에 출력된다.
<효과>
이상과 같이, 제 6 실시 예에 의한 메모리 LSI(600)에서는, 메모리 블록(BK11, BK12, BK21, BK22)에 대응시켜서 트랜지스터(T11, T12, T21, T22)를 설치하고, 이 트랜지스터(T11, T12, T21, T22) 중에서 액세스할 메모리 셀을 포함하는 메모리 블록에 대응하는 트랜지스터를 온으로 하며, 그 이외의 트랜지스터를 오프로 한다. 또, 액세스할 메모리 셀 내의 트랜지스터 T1을 오프로 하고, 액세스할 메모리 셀 이외의 메모리 셀 내의 트랜지스터 T1을 온으로 한다. 이에 의해, 기록시에는 액세스할 메모리 셀에 대응하는 비트 선과 플레이트 선 사이에 인가되는 전압이 그 이외의 메모리 셀(가변저항(100))에 미치는 영향을 감소시킬 수 있고, 재생시에는 액세스할 메모리 셀 이외의 메모리 셀 내의 가변저항에 의해 재생신호에 미치는 영향을 감소시킬 수 있다. 그 결과, 반도체의 소형화가 이루어져도 종래의 크로스 포인트 구조의 메모리소자에 비해 기록 및 재생 에러를 적게 할 수 있다.
또, 각 메모리 셀에 대해서 셀 선택용 트랜지스터를 하나 설치하고 있는 종래의 메모리소자에 비해 메모리 셀의 사이즈를 줄일 수 있어서, 고밀도화에 의한 대용량화가 실현된다.
<변형 예>
본 실시 예에서는 4개의 메모리 블록(BK11, BK12, BK21, BK22)을 행 및 열로 매트릭스 형상으로 배치한 예를 제시하였다. 그러나 메모리 블록의 수가 4개로 한정되는 것은 아니다. 더 많은 메모리 블록을 매트릭스 형상으로 배치하여 메모리 어레이를 구성하면, 예를 들어 플래시 메모리나 강유전체 메모리 등의 종래의 메모리에 비해 고속 및/또는 대용량의 메모리 LSI를 구현할 수 있다.
또, 본 실시 예에서는 메모리 블록(BK11, BK12, BK21, BK22) 각각에 포함되는 메모리 셀의 개수를 4개(MC1-MC4)로 하였다. 그러나 이 개수가 4개로 제한되는 것이 아님은 물론이다.
또, 본 실시 예에서는 도 19에 도시한 전기적 펄스에 의해 메모리 셀 내의 가변저항(100)의 저항값 R을 저 저항상태 r1 또는 고 저항상태 r2로 변화시켜서, 어느 한 상태를 「0」에, 다른 하나의 상태를 「1」에 대응시킴으로써 각 메모리 셀에 1비트의 디지털 데이터를 기록하도록 하는 예를 설명하였다. 그러나 인가되는 전기적 펄스의 펄스 폭 및 펄스의 진폭(펄스 전압)을 조정하면, 메모리 셀 내의 가변저항(100)의 저항값 R을 고 저항상태에서의 최대 저항값과 저 저항상태에서의 최소 저항값의 중간의 값으로 변화시킬 수 있다. 예를 들어, 2n개(n=2, 3, 4, …) 의 다른 저항값을 이용하여 하나의 메모리 셀에/메모리 셀로부터 n비트의 정보를 기록/재생하면 훨씬 더 대용량의 메모리소자를 얻을 수 있다.
(제 7 실시 예)
<메모리 LSI의 전체 구성>
본 발명의 제 7 실시 예의 메모리 LSI의 전체 구성을 도 20에 도시한다. 이 메모리 LSI(700)는 메모리 블록(BK11, BK12, BK21, BK22)과, 행 디코더(10)와, 열 디코더(20)와, 트랜지스터(T11, T21)와, 워드 선(WL11-WL14, WL21-WL24)과, 비트 선(BL1)과, 블록선택 신호 선(BS11, BS21)과, 플레이트 선(PL11, PL12, PL21, PL22)을 구비하고 있다.
비트 선(BL1)은 메모리 블록(BK11, BK12, BK21, BK22)에 대응하고 있다.
플레이트 선 PL11은 메모리 블록 BK11에 대응하여 배치되어 있다. 플레이트 선 PL12는 메모리 블록 BK12에 대응하여 배치되어 있다. 플레이트 선 PL21은 메모 리 블록 BK21에 대응하여 배치되어 있다. 플레이트 선 PL22는 메모리 블록 BK22에 대응하여 배치되어 있다.
트랜지스터 T11 및 메모리 블록 BK11은 비트 선(BL1) 상의 노드 N1과 플레이트 선 PL11 상의 노드 N9 사이에 접속되어 있다. 메모리 블록 BK12는 트랜지스터 T11과 메모리 블록 BK11의 상호접속 노드 N11과 플레이트 선 PL12 상의 노드 N10 사이에 접속되어 있다. 트랜지스터 T21 및 메모리 블록 BK21은 비트 선(BL1) 상의 노드 N3과 플레이트 선 PL21 상의 노드 N12 사이에 직렬로 접속되어 있다. 메모리 블록 BK22는 트랜지스터 T21과 메모리 블록 BK21의 상호접속 노드 N21과 플레이트 선 PL22 상의 노드 N13 사이에 접속되어 있다.
<메모리 블록 BK11, BK12의 내부 구성>
도 20에 도시한 메모리 블록 BK11, BK12의 내부 구성을 도 21에 도시한다. 메모리 블록 BK11, BK12는 메모리 셀(MC1-MC4)을 포함한다. 메모리 블록 BK11의 메모리 셀(MC1-MC4)은 노드 N11과 플레이트 선 PL11 상의 노드 N9 사이에 직렬로 접속되어 있다. 메모리 블록 BK11의 메모리 셀(MC1-MC4)은 전극 101이 플레이트 선 PL11 측, 전극 102가 노드 N11 측이 되도록 접속되어 있다. 메모리 블록 BK12의 메모리 셀(MC1-MC4)은 노드 N11과 플레이트 선 PL12 상의 노드 N10 사이에 직렬로 접속되어 있다. 메모리 블록 BK12의 메모리 셀(MC1-MC4)은 전극 102가 플레이트 선 PL12 측, 전극 101이 노드 N11 측이 되도록 접속되어 있다.
메모리 블록 BK21의 내부 구성은 메모리 블록 BK11과 동일하고, 메모리 블록 BK22의 내부 구성은 메모리 블록 BK12와 동일하다.
<메모리 셀에 정보 기록>
도 20에 도시한 메모리 LSI(700)의 기록동작에 대해서 설명한다. 이 메모리 LSI(700)에서는 메모리 블록 BK11, BK12 내의 메모리 셀 중 동일 워드 선에 대응하는 한 쌍의 메모리 셀(예를 들어, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1과의 한 쌍의 메모리 셀, 이들은 모두 워드 선 WL11에 대응하고 있다)에 대해 1비트의 정보가 기억된다. 마찬가지로, 메모리 블록 BK21, BK22 내의 메모리 셀 중 동일한 워드 선에 대응하는 한 쌍의 메모리 셀(예를 들어, 메모리 블록 BK21 내의 메모리 셀 MC1과 메모리 블록 BK22 내의 메모리 셀 MC1과의 한 쌍의 메모리 셀, 이들은 모두 워드 선 WL21에 대응하고 있다)에 대해 1비트의 정보가 기억된다. 구체적으로는, 한 쌍의 메모리 셀 중 일 측의 가변저항(100)이 저 저항 r1이고 타 측의 가변저항(100)이 고 저항 r2인 상태를 「0」에, 일 측의 가변저항(100)이 고 저항 r2이고 타 측의 가변저항(100)이 저 저항 r1인 상태를 「1」에 대응시킴으로써, 한 쌍의 메모리 셀에 대해 1비트의 정보가 기억된다. 여기에서는, 메모리 블록 BK11, BK21의 메모리 셀 내의 가변저항(100)이 저 저항 r1이고 메모리 블록 BK12, BK22의 메모리 셀 내의 가변저항(100)이 고 저항 r2인 상태를 「0」에, 메모리 블록 BK11, BK21의 메모리 셀 내의 가변저항(100)이 고 저항 r2이고 메모리 블록 BK12, BK22의 메모리 셀 내의 가변저항(100)이 저 저항 r1인 상태를 「1」에 대응하도록 하는 것으로 하고, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 정보를 기록하는 경우를 예로 하여 설명한다.
메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀을 지시하는 어드레스와, 당해 한 쌍의 메모리 셀에 기록할 데이터가 외부에서 인가된다.
인가된 어드레스에 응답하여 행 디코더(10)는, 블록선택 신호 선 BS11을 활성화하고, 블록선택 신호 선 BS21을 비 활성화한다. 행 디코더(10)는 워드 선 WL11을 비 활성화하고, 워드 선 WL12-WL14, WL21-WL24를 활성화한다. 이에 의해, 트랜지스터 T11이 온이 되고 트랜지스터 T21이 오프가 된다. 또, 메모리 블록 BK11, BK12의 메모리 셀 MC1 내의 트랜지스터 T1이 오프가 되고 메모리 블록 BK11, BK12의 메모리 셀 MC2-MC4 내의 트랜지스터 T1이 온이 된다.
이 상태에서 열 디코더(20)는 인가된 어드레스에 응답하여 비트 선(BL1)과 플레이트 선 PL11과 PL12 사이에 전기적 펄스를 인가한다. 열 디코더(20)는 기록할 데이터에 따른 극성의 전기적 펄스를 인가한다.
메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 데이터 「1」을 기록하는 경우에는, 도 22에 도시한 바와 같이, 플레이트 선 PL11, PL12에 대해 비트 선(BL1)이 정 극성이 되는 전기적 펄스(예를 들어 펄스 폭 100㎱, 진폭 V0=4V)를 비트 선(BL1)과 플레이트 선 PL11 및 PL12 사이에 인가한다. 이에 의해, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)에는, 도 22 (a)에 도시한 바와 같이, 전극 101에 대해서 전극 102가 정 극성이 되는 전기적 펄스가 인가되어, 가변저항(100)의 저항값 R이 r2가 된다. 한편, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)에는, 도 22 (b)에 도 시한 바와 같이, 전극 101에 대해서 전극 102가 부 극성이 되는 전기적 펄스가 인가되어, 가변저항(100)의 저항값 R이 r1이 된다. 그 결과, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)이 고 저항 r2인 상태가 되고, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)이 저 저항 r1인 상태가 되며, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 데이터 「1」이 기록된다.
한편, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 데이터 「0」을 기록하는 경우에는, 플레이트 선 PL11, PL12에 대해 비트 선(BL1)이 부 극성이 되는 전기적 펄스(예를 들어 펄스 폭 100㎱, 진폭(-V0)=-4V)를 비트 선(BL1)과 플레이트 선 PL11 및 PL12 사이에 인가한다. 이에 의해, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)에는 전극 101에 대해서 전극 102가 부 극성이 되는 전기적 펄스가 인가되어, 가변저항(100)의 저항값 R이 r1이 된다. 한편, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)에는 전극 101에 대해서 전극 102가 정 극성이 되는 전기적 펄스가 인가되어, 가변저항(100)의 저항값 R이 r2가 된다. 그 결과, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)이 저 저항 r1인 상태가 되고, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)이 고 저항 r2인 상태가 되며, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 데이터 「0」이 기록된다.
<메모리 셀에서 정보 판독>
도 20에 도시한 메모리 LSI(700)의 판독 동작에 대해서 설명한다. 여기에서는, 메모리 블록 BK11, BK21의 메모리 셀 내의 가변저항(100)이 저 저항 r1이고 메모리 블록 BK12, BK22의 메모리 셀 내의 가변저항(100)이 고 저항 r2인 상태를 「0」, 메모리 블록 BK11, BK21의 메모리 셀 내의 가변저항(100)이 고 저항 r2이고 메모리 블록 BK12, BK22의 메모리 셀 내의 가변저항(100)이 저 저항 r1인 상태를 「1」에 대응시키는 것으로 하고, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에서 데이터를 판독하는 경우를 예로 하여 설명한다.
메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀을 가리키는 어드레스가 외부에서 인가된다.
인가된 어드레스에 응답하여 행 디코더(10)는 블록선택 신호 선 BS11을 활성화하고, 블록선택 신호 선 BS21을 비 활성화한다. 행 디코더(10)는 워드 선 WL11을 비 활성화하고, 워드 선 WL12-WL14 및 WL21-WL24를 활성화한다. 이에 의해, 트랜지스터 T11이 온이 되고, 트랜지스터 T21이 오프가 된다. 또, 메모리 블록 BK11 및 BK12의 메모리 셀 MC1 내의 트랜지스터 T1이 오프가 되고, 메모리 블록 BK11 및 BK12의 메모리 셀 MC2-MC4 내의 트랜지스터 T1이 온이 된다.
이 상태에서 열 디코더(20)는, 도 23에 도시한 바와 같이, 인가된 어드레스에 응답하여 플레이트 선 PL11과 플레이트 선 PL12 사이에 소정의 전압 V1을 인가한다. 그리고 열 디코더(20)는 비트 선(BL1)의 전압(Vout)을 검출하여, 이것을 소정의 임계값과 비교하고, 비교 결과에 따라서 데이터 「0」 또는 「1」을 판독 데 이터로 외부에 출력한다. 트랜지스터 T11, 메모리 블록 BK11, BK12의 메모리 셀 MC2-MC4 내의 트랜지스터 T1의 온 저항은 거의 일정하므로, 비트 선(BL1)의 전압(Vout)은 메모리 블록 BK11, BK12의 메모리 셀 MC1 내의 가변저항(100)의 저항값 R에 따라 다른 값이 된다. 도 24 (a)에 도시한 바와 같이, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)이 저 저항 r1이고, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)이 고 저항 r2 상태인 경우, 비트 선(BL1)의 전압 Vout1이 검출된다. 이 전압 Vout1은 임계값 Th 보다 크므로, 열 디코더(20)는 데이터 「0」을 판독 데이터로 외부에 출력한다. 한편, 도 24 (b)에 도시한 바와 같이, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)이 고 저항 r2이고, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)이 저 저항 r1 상태인 경우, 비트 선(BL1)의 전압 Vout2가 검출된다. 이 전압 Vout2는 임계값 Th 보다 작으므로, 열 디코더(20)는 데이터 「1」을 판독 데이터로 외부에 출력한다.
<효과>
이상과 같이, 제 7 실시 예에 의한 메모리 LSI(700)에서는, 한 쌍의 메모리 셀에 대해서 1비트의 정보가 기억되므로, 제 6 실시 예에서 설명한 메모리 LSI(600)에 비해 기록 및 재생시의 에러를 더 줄일 수 있다.
<변형 예>
본 실시 예에서는 4개의 메모리 블록(BK11, BK12, BK21, BK22)을 행 및 열로 매트릭스 형상으로 배치하였다. 그러나 메모리 블록 수는 4개로 제한되는 것은 아니다.
또, 본 실시 예에서는 메모리 블록(BK11, BK12, BK21, BK22) 각각에 포함되는 메모리 셀의 개수를 4개(MC1-MC4)로 하였다. 그러나 이 개수가 4개로 제한되는 것이 아님은 물론이다.
또, 본 실시 예에서는 한 쌍의 메모리 셀 중 일 측의 가변저항(100)이 저 저항 r1이고 타 측의 가변저항(100)이 고 저항 r2인 상태를 「0」에, 일 측의 가변저항(100)이 고 저항 r2이고 타 측의 가변저항(100)이 저 저항 r1인 상태를 「1」에 대응시킴으로써 한 쌍의 메모리 셀에 대해 1비트의 정보를 기록하도록 하는 예를 설명하였다. 그러나 인가되는 전기적 펄스의 펄스 폭 및 펄스의 진폭(펄스 전압)을 조정하면, 메모리 셀 내의 가변저항(100)의 저항값 R을 고 저항상태에서의 최대 저항값과 저 저항상태에서의 최소 저항값의 중간의 값으로 변화시킬 수 있다. 예를 들어, 2n개(n=2, 3, 4, …) 의 다른 저항값을 이용하여 한 쌍의 메모리 셀에/메모리 셀로부터 n비트의 정보를 기록/재생하면 훨씬 더 대용량의 메모리소자를 얻을 수 있다.
(제 8 실시 예)
<메모리 LSI의 전체 구성>
본 발명의 제 8 실시 예의 메모리 LSI의 전체 구성을 도 25에 도시한다. 이 메모리 LSI(800)는 메모리 블록(BK11, BK12, BK21, BK22)과, 행 디코더(10)와, 열 디코더(20)와, 트랜지스터(T11, T12, T21, T22)와, 워드 선(WL11-WL14, WL21-WL24)과, 비트 선(BL1, BL2)과, 블록선택 신호 선(BS11, BS21)과, 플레이트 선(PL1, PL2)을 구비하고 있다.
트랜지스터 T11 및 메모리 블록 BK11은 비트 선 BL1 상의 노드 N1과 플레이트 선 PL1 상의 노드 N5 사이에 직렬로 접속되어 있다. 트랜지스터 T12 및 메모리 블록 BK12는 비트 선 BL2 상의 노드 N2과 플레이트 선 PL1 상의 노드 N6 사이에 직렬로 접속되어 있다. 트랜지스터 T11 및 트랜지스터 T12의 게이트는 모두 블록선택 신호 선 BS11에 접속되어 있다. 트랜지스터 T21 및 메모리 블록 BK21은 비트 선 BL1 상의 노드 N3과 플레이트 선 PL2 상의 노드 N7 사이에 직렬로 접속되어 있다. 트랜지스터 T22 및 메모리 블록 BK22는 비트 선 BL2 상의 노드 N4와 플레이트 선 PL2 상의 노드 N8 사이에 직렬로 접속되어 있다. 트랜지스터 T21 및 트랜지스터 T22의 게이트는 모두 블록선택 신호 선 BS21에 접속되어 있다.
<메모리 블록 BK11, BK12의 내부 구성>
도 25에 도시한 메모리 블록 BK11, BK12의 내부 구성을 도 26에 도시한다. 메모리 블록 BK11, BK12는 메모리 셀(MC1-MC4)을 포함한다. 메모리 블록 BK11의 메모리 셀(MC1-MC4)은 트랜지스터 T11과 플레이트 선 PL1 상의 노드 N5 사이에 직렬로 접속되어 있다. 메모리 블록 BK11의 메모리 셀(MC1-MC4)은 전극 101이 플레이트 선 PL1 측, 전극 102가 트랜지스터 T11 측이 되도록 접속되어 있다. 메모리 블록 BK12의 메모리 셀(MC1-MC4)은 트랜지스터 T12와 플레이트 선 PL1 상의 노드 N6 사이에 직렬로 접속되어 있다. 메모리 블록 BK12의 메모리 셀(MC1-MC4)은 전극 101이 플레이트 선 PL1 측, 전극 102가 트랜지스터 T12 측이 되도록 접속되어 있다.
메모리 블록 BK21의 내부 구성은 메모리 블록 BK11과 동일하고, 메모리 블록 BK22의 내부 구성은 메모리 블록 BK12와 동일하다.
<메모리 셀에 정보 기록>
도 25에 도시한 메모리 LSI(800)의 기록동작에 대해서 설명한다. 이 메모리 LSI(800)에서는, 제 7 실시 예와 마찬가지로, 메모리 블록 BK11, BK12 내의 메모리 셀 중 동일 워드 선에 대응하는 한 쌍의 메모리 셀(예를 들어, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1과의 한 쌍의 메모리 셀, 이들은 모두 워드 선 WL11에 대응하고 있다)에 대해 1비트의 정보가 기억된다. 마찬가지로, 메모리 블록 BK21, BK22 내의 메모리 셀 중 동일한 워드 선에 대응하는 한 쌍의 메모리 셀(예를 들어, 메모리 블록 BK21 내의 메모리 셀 MC1과 메모리 블록 BK22 내의 메모리 셀 MC1과의 한 쌍의 메모리 셀, 이들은 모두 워드 선 WL21에 대응하고 있다)에 대해 1비트의 정보가 기억된다. 구체적으로는, 한 쌍의 메모리 셀 중 일 측의 가변저항(100)이 저 저항 r1이고 타 측의 가변저항(100)이 고 저항 r2인 상태를 「0」, 일 측의 가변저항(100)이 고 저항 r2이고 타 측의 가변저항(100)이 저 저항 r1인 상태를 「1」에 대응시킴으로써, 한 쌍의 메모리 셀에 대해 1비트의 정보가 기억된다. 여기에서는, 메모리 블록 BK11, BK21의 메모리 셀 내의 가변저항(100)이 저 저항 r1이고 메모리 블록 BK12, BK22의 메모리 셀 내의 가변저항(100)이 고 저항 r2인 상태를 「0」, 메모리 블록 BK11, BK21의 메모리 셀 내의 가변저항(100)이 고 저항 r2이고 메모리 블록 BK12, BK22의 메모리 셀 내의 가변저항(100)이 저 저항 r1인 상태를 「1」에 대응하도록 하는 것으로 하고, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍 의 메모리 셀에 정보를 기록하는 경우를 예로 하여 설명한다.
메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀을 가리키는 어드레스와, 당해 한 쌍의 메모리 셀에 기록할 데이터가 외부에서 인가된다.
인가된 어드레스에 응답하여 행 디코더(10)는, 블록선택 신호 선 BS11을 활성화하고, 블록선택 신호 선 BS21을 비 활성화한다. 행 디코더(10)는 워드 선 WL11을 비 활성화하고, 워드 선 WL12-WL14, WL21-WL24를 활성화한다. 이에 의해, 트랜지스터 T11, T12가 온이 되고 트랜지스터 T21, T22가 오프가 된다. 또, 메모리 블록 BK11, BK12의 메모리 셀 MC1 내의 트랜지스터 T1이 오프가 되고 메모리 블록 BK11, BK12의 메모리 셀 MC2-MC4 내의 트랜지스터 T1이 온이 된다.
이 상태에서 열 디코더(20)는 인가된 어드레스에 응답하여 비트 선 BL1, BL2 및 플레이트 선 PL1 각각에 기록 데이터에 따른 극성의 전기적 펄스를 인가한다. 열 디코더(20)는 기록할 데이터에 따른 전기적 펄스를 인가한다.
메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 데이터 「1」을 기록하는 경우에는, 도 27에 도시한 것과 같은 전기적 펄스가 비트 선 BL1, BL2 및 플레이트 선 PL1 각각에 인가된다. 이에 의해, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)에는 전극 101에 대해서 전극 102가 정 극성이 되는 전기적 펄스가 인가되어, 도 28 (a)에 도시한 바와 같이, 가변저항(100)의 저항값 R이 r2가 된다. 한편, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)에는 전극 101에 대해서 전극 102가 부 극성이 되 는 전기적 펄스가 인가되어, 도 28 (b)에 도시한 바와 같이,가변저항(100)의 저항값 R이 r1이 된다. 그 결과, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)이 고 저항 r2인 상태가 되고, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)이 저 저항 r1인 상태가 되며, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 데이터 「1」이 기록된다.
한편, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 데이터 「0」을 기록하는 경우에는, 도 27에 도시한 전기적 펄스 중 비트 선 BL1에 인가되는 펄스와 비트 선 BL2에 인가되는 펄스를 바꾼다. 이에 의해, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)에는 전극 101에 대해서 전극 102가 부 극성이 되는 전기적 펄스가 인가되어, 가변저항(100)의 저항값 R이 r1이 된다. 한편, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)에는 전극 101에 대해서 전극 102가 정 극성이 되는 전기적 펄스가 인가되어, 가변저항(100)의 저항값 R이 r2가 된다. 그 결과, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)이 저 저항 r1인 상태가 되고, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)이 고 저항 r2인 상태가 되며, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에 데이터 「0」이 기록된다.
<메모리 셀에서 정보 판독>
도 25에 도시한 메모리 LSI(800)의 판독 동작에 대해서 설명한다. 여기에서 는, 메모리 블록 BK11, BK21의 메모리 셀 내의 가변저항(100)이 저 저항 r1이고 메모리 블록 BK12, BK22의 메모리 셀 내의 가변저항(100)이 고 저항 r2인 상태를 「0」, 메모리 블록 BK11, BK21의 메모리 셀 내의 가변저항(100)이 고 저항 r2이고 메모리 블록 BK12, BK22의 메모리 셀 내의 가변저항(100)이 저 저항 r1인 상태를 「1」에 대응시키는 것으로 하고, 메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀에서 데이터를 판독하는 경우를 예로 하여 설명한다.
메모리 블록 BK11 내의 메모리 셀 MC1과 메모리 블록 BK12 내의 메모리 셀 MC1의 한 쌍의 메모리 셀을 가리키는 어드레스가 외부에서 인가된다.
인가된 어드레스에 응답하여 행 디코더(10)는 블록선택 신호 선 BS11을 활성화하고, 블록선택 신호 선 BS21을 비 활성화한다. 행 디코더(10)는 워드 선 WL11을 비 활성화하고, 워드 선 WL12-WL14 및 WL21-WL24를 활성화한다. 이에 의해, 트랜지스터 T11, T12가 온이 되고, 트랜지스터 T21, T22가 오프가 된다. 또, 메모리 블록 BK11 및 BK12의 메모리 셀 MC1 내의 트랜지스터 T1이 오프가 되고, 메모리 블록 BK11 및 BK12의 메모리 셀 MC2-MC4 내의 트랜지스터 T1이 온이 된다.
이 상태에서 열 디코더(20)는 인가된 어드레스에 응답하여 비트 선 BL1과 비트 선 BL2 사이에 소정의 전압 V1을 인가한다. 그리고 열 디코더(20)는 플레이트 선 PL1의 전압(Vout)을 검출하여, 이것을 소정의 임계값과 비교하고, 비교 결과에 따라서 데이터 「0」 또는 「1」을 판독 데이터로 외부에 출력한다. 트랜지스터 T11, 메모리 블록 BK11, BK12의 메모리 셀 MC2-MC4 내의 트랜지스터 T1의 온 저항 은 거의 일정하므로, 플레이트 선 PL1의 전압(Vout)은 메모리 블록 BK11, BK12의 메모리 셀 MC1 내의 가변저항(100)의 저항값 R에 따라 다른 값이 된다. 도 29 (a)에 도시한 바와 같이, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)이 저 저항 r1이고, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)이 고 저항 r2 상태인 경우, 플레이트 선 PL1의 전압 Vout1이 검출된다. 이 전압 Vout1은 임계값 Th 보다 크므로, 열 디코더(20)는 데이터 「0」을 판독 데이터로 외부에 출력한다. 한편, 도 29 (b)에 도시한 바와 같이, 메모리 블록 BK11의 메모리 셀 MC1 내의 가변저항(100)이 고 저항 r2이고, 메모리 블록 BK12의 메모리 셀 MC1 내의 가변저항(100)이 저 저항 r1 상태인 경우, 플레이트 선 PL1의 전압 Vout2가 검출된다. 이 전압 Vout2는 임계값 Th 보다 작으므로, 열 디코더(20)는 데이터 「1」을 판독 데이터로 외부에 출력한다.
<효과>
이상과 같이, 제 8 실시 예에 의한 메모리 LSI(800)에서는, 한 쌍의 메모리 셀에 대해서 1비트의 정보가 기억되므로, 제 6 실시 예에서 설명한 메모리 LSI(600)에 비해 기록 및 재생시의 에러를 더 줄일 수 있다.
<변형 예>
본 실시 예에서는 4개의 메모리 블록(BK11, BK12, BK21, BK22)을 행 및 열로 매트릭스 형상으로 배치하였다. 그러나 메모리 블록 수는 4개로 제한되는 것은 아니다.
또, 본 실시 예에서는 메모리 블록(BK11, BK12, BK21, BK22) 각각에 포함되 는 메모리 셀의 개수를 4개(MC1-MC4)로 하였다. 그러나 이 개수가 4개로 제한되는 것이 아님은 물론이다.
또, 본 실시 예에서는 한 쌍의 메모리 셀 중 일 측의 가변저항(100)이 저 저항 r1이고 타 측의 가변저항(100)이 고 저항 r2인 상태를 「0」에, 일 측의 가변저항(100)이 고 저항 r2이고 타 측의 가변저항(100)이 저 저항 r1인 상태를 「1」에 대응시킴으로써 한 쌍의 메모리 셀에 대해 1비트의 정보를 기록하도록 하는 예를 설명하였다. 그러나 인가되는 전기적 펄스의 펄스 폭 및 펄스의 진폭(펄스 전압)을 조정하면, 메모리 셀 내의 가변저항(100)의 저항값 R을 고 저항상태에서의 최대 저항값과 저 저항상태에서의 최소 저항값의 중간의 값으로 변화시킬 수 있다. 예를 들어, 2n개(n=2, 3, 4, …) 의 다른 저항값을 이용하여 한 쌍의 메모리 셀에/메모리 셀로부터 n비트의 정보를 기록/재생하면 훨씬 더 대용량의 메모리소자를 얻을 수 있다.
(제 9 실시 예)
본 발명의 제 9 실시 예의 시스템 LSI(Embedded-RAM, 400)의 구성을 도 30에 도시한다. 본 시스템 LSI(400)에서는 메모리 회로(30)와 로직 회로(40)가 1 칩 상에 구성되어 있다. 이 시스템 LSI(400)는 메모리 회로(30)를 데이터 RAM으로 사용하는 것으로 한다. 메모리 회로(30)는 제 6 내지 제 8 실시 예에서 설명한 메모리 LSI(600, 700, 800) 중 어느 하나와 동일한 구성 및 동작을 한다.
메모리 회로(30)에 데이터를 기록하는 경우, 로직 회로(40)는 메모리 회 로(30)의 동작 모드를 기억 모드로 한다. 이어서, 로직 회로(40)는 데이터를 기억할 메모리 셀의 어드레스를 나타내는 신호를 메모리 회로(30)에 출력한다. 이어서, 로직 회로(40)는 기록할 데이터를 메모리 회로(30)에 출력한다. 이어서, 메모리 회로(30)에서 제 6 내지 제 8 실시 예 중 어느 하나에서 설명한 것과 동일한 동작이 이루어져서, 로직 회로(40)가 출력한 데이터가 메모리 회로(30)의 메모리 셀에 기록된다.
한편, 메모리 회로(30)의 메모리 셀에 기록된 데이터를 판독하는 경우, 로직 회로(40)는 메모리 회로(30)의 동작 모드를 재생 모드로 한다. 이어서, 로직 회로(40)는 데이터를 판독하고자 하는 메모리 셀의 어드레스를 나타내는 신호를 메모리 회로(30)에 출력한다. 이어서, 메모리 회로(30)에서 제 6 내지 제 8 실시 예에서 설명한 것과 동일한 동작이 이루어져서, 선택한 메모리 셀에 기억되어 있는 데이터가 판독되어서 로직 회로(40)에 출력된다.
(제 10 실시 예)
본 발명의 제 10 실시 예의 시스템 LSI(re-configurable LSI, 500)의 구성을 도 31에 도시한다. 본 시스템 LSI(500)는 메모리 회로(50)와 프로세서(60) 및 인터페이스(70)를 구비한다. 이 시스템 LSI(500)에서는 메모리 회로(50)를 프로그램 ROM으로 사용한다. 메모리 회로(50)는 제 6 내지 제 8 실시 예에서 설명한 메모리 LSI(600, 700, 800) 중 어느 하나와 동일한 구성 및 동작을 한다. 메모리 회로(50)에는 프로세서(60)의 동작에 필요한 프로그램이 기억된다. 프로세서(60)는, 메모리 회로(50) 및 인터페이스(70)를 제어하는 동시에, 메모리 회로(50)에 기억되어 있는 프로그램(Pm)을 판독하고, 이에 따른 처리를 한다. 인터페이스(70)는 외부에서 입력된 프로그램(Pin)을 메모리 회로(50)에 출력한다.
메모리 회로(50)에 외부로부터의 프로그램(Pin)을 기록하는 경우, 프로세서(60)는 메모리 회로(50)의 동작 모드를 기억 모드로 하는 동시에 프로그램(Pin)을 기록할 메모리 셀의 어드레스를 나타내는 신호를 메모리 회로(50)에 출력한다. 이어서, 인터페이스(70)는 외부로부터 입력된 프로그램(Pin)을 입력하고, 입력한 프로그램(Pin)을 메모리 회로(50)에 출력한다. 이어서, 메모리 회로(50)에서 제 6 내지 제 8 실시 예 중 어느 하나에서 설명한 것과 동일한 동작이 이루어져서, 인터페이스(70)로부터의 프로그램(Pin)이 메모리 셀에 기록된다.
한편, 메모리 회로(50)에 기록된 프로그램(Pm)을 판독하는 경우, 프로세서(60)는 메모리 회로(50)의 동작 모드를 재생 모드로 하는 동시에 프로그램(Pm)을 판독하고자 하는 메모리 셀의 어드레스를 나타내는 신호를 메모리 회로(50)에 출력한다. 이어서, 메모리 회로(50)에서 제 6 내지 제 8 실시 예 중 어느 하나에서 설명한 것과 동일한 동작이 이루어져서, 선택한 메모리 셀이 기억하고 있는 프로그램(Om)이 프로세서(60)에 출력된다. 프로세서(60)는 입력한 프로그램(Pm)에 의해 동작을 한다.
메모리 회로(50)는 재기록이 가능한 불휘발성 메모리(re-writable nonvolatile memory)이므로 기억하는 프로그램의 내용을 재기록할 수 있다. 이에 의해, 프로세서(60)에서 실현되는 기능을 대체할 수 있다. 또, 복수의 프로그램을 메모리 회로(50)에 기억해 두고, 판독 프로그램에 따라서 프로세서(60)에서 실현되 는 기능을 대체할 수 있다.
이상과 같이, 제 10 실시 예에 의하면 하나의 LSI로 다른 기능을 실현할 수 있게 된다(소위, re-configurable).
본 발명의 메모리소자는 저전력, 고속 기록/소저, 대용량화가요구되는 불휘발성 메모리로 유용하다.
도 1은 본 발명의 실시 예에서 사용되는 가변저항의 기본적인 구성을 나타낸다.
도 2는 도 2의 가변저항에 펄스전압을 인가한 때의 저항값의 변화를 나타낸다.
도 3은 가변저항의 저항 특성 및 회로 심벌을 나타낸다.
도 4는 제 1 실시 예에 의한 메모리소자의 구성, 기록시의 전압의 인가방법 및 가변저항의 저항 변화를 나타낸다.
도 5는 제 1 실시 예에 의한 메모리소자의 재생시의 전압의 인가방법 및 재생출력의 변화를 나타낸다.
도 6은 제 1 실시 예에 의한 메모리소자의 리셋시의 전압의 인가방법 및 가변저항의 저항 변화를 나타낸다.
도 7은 제 2 실시 예에 의한 메모리소자의 구성, 기록시의 전압의 인가방법 및 가변저항의 저항 변화를 나타낸다.
도 8은 제 3 실시 에에 의한 메모리 어레이 회로의 구성을 나타내는 도면이다.
도 9는 도 8의 메모리 어레이 회로의 단면 구조를 나타낸다.
도 10은 기록시 및 리셋시의 가변저항의 저항값의 변화를 나타낸다.
도 11은 재생 모드에서의 가변저항의 저항값과 출력전압의 관계를 나타낸다.
도 12는 가변저항의 저항값이 1/2인 경우의 가변저항의 저항값과 출력전압의 관계를 나타낸다.
도 13은 제 4 실시 예에 의한 메모리 어레이 회로의 단면 구조를 나타낸다.
도 14는 제 5 실시 예에 의한 메모리 셀의 구성을 나타내는 회로도이다.
도 15는 기록시 및 리셋시의 가변저항의 저항 변화를 나타낸다.
도 16은 크로스 포인트 구조의 메모리 LSI의 일례를 나타낸다.
도 17은 제 6 실시 예에 의한 메모리 LSI의 전체 구성을 나타내는 블록 도이다.
도 18은 도 17의 메모리 블록의 내부 구성을 나타낸다.
도 19는 각 메모리 셀에 포함되어 있는 가변저항의 특성을 나타낸다.
도 20은 제 7 실시 예에 의한 메모리 LSI의 전체 구성을 나타내는 블록 도이다.
도 21은 도 20의 메모리 블록의 내부 구성을 나타낸다.
도 22는 도 20의 메모리 LSI의 기록동작을 설명하기 위한 도면이다.
도 23 및 도 24는 도 20의 메모리 LSI의 판독동작을 설명하기 위한 도면이다.
도 25는 제 8 실시 예에 의한 메모리 LSI의 전체 구성을 나타내는 블록 도이다.
도 26은 도 25의 메모리 블록의 내부 구성을 나타낸다.
도 27 및 도 28은 도 25의 메모리 LSI의 기록동작을 설명하기 위한 도면이다.
도 29는 도 25의 메모리 LSI의 판독동작을 설명하기 위한 도면이다.
도 30은 제 9 실시 예에 의한 시스템 LSI의 구성을 나타내는 블록 도이다.
도 31은 제 10 실시 예에 의한 시스템 LSI의 구성을 나타내는 블록 도이다.

Claims (32)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 2개의 가변저항소자를 하나의 기억소자로서 사용하는 메모리회로로,
    기억소자와,
    전압인가수단을 구비하며,
    상기 기억소자는 제 1 단자와 제 2 단자 사이에 직렬로 접속된 제 1 및 제 2 가변저항을 포함하고,
    상기 제 1 가변저항은 상기 제 1 단자와 제 3 단자 사이에 접속되고, 상기 제 1 단자와 상기 제 3 단자 사이에 인가되는 펄스전압의 극성에 따라서 그 저항값이 증가 또는 감소하며,
    상기 제 2 가변저항은 상기 제 3 단자와 상기 제 2 단자 사이에 접속되고, 상기 제 3 단자와 상기 제 2 단자 사이에 인가되는 펄스전압의 극성에 따라서 저항값이 증가 또는 감소하며,
    상기 전압인가수단은,
    상기 기억소자에 데이터를 기록할 때에는, 상기 제 1 가변저항의 저항값을 증가시키는 극성을 갖는 펄스전압을 상기 제 1 단자와 상기 제 3 단자 사이에 인가하고, 또한, 상기 제 2 가변저항의 저항값을 감소시키는 극성을 갖는 펄스전압을 상기 제 3 단자와 상기 제 2 단자 사이에 인가하며,
    상기 기억소자로부터 데이터를 판독할 때에는, 상기 제 1 및 제 2 가변저항의 저항값을 증감시키지 않는 소정 레벨 이하의 전압을 상기 제 1 단자와 상기 제 2 단자 사이에 인가하는 것을 특징으로 하는 메모리회로.
  11. 청구항 10에 있어서,
    상기 제 1 가변저항은,
    상기 제 3 단자의 전위가 상기 제 1 단자의 전위보다도 높은 극성의 펄스전압이 상기 제 1 단자와 상기 제 3 단자 사이에 인가되면 그 저항값이 증가하고,
    상기 제 3 단자의 전위가 상기 제 1 단자의 전위보다도 낮은 극성의 펄스전압이 상기 제 1 단자와 상기 제 3 단자 사이에 인가되면 그 저항값이 감소하며,
    상기 제 2 가변저항은,
    상기 제 3 단자의 전위가 상기 제 2 단자의 전위보다도 높은 극성의 펄스전압이 상기 제 3 단자와 상기 제 2 단자 사이에 인가되면 그 저항값이 감소하고,
    상기 제 3 단자의 전위가 상기 제 2 단자의 전위보다도 낮은 극성의 펄스전압이 상기 제 3 단자와 상기 제 2 단자 사이에 인가되면 그 저항값이 증가하며,
    상기 전압인가수단은,
    상기 기억소자에 데이터를 기록할 때에는 상기 제 1 단자 및 상기 제 2 단자에 제 1 전위를 인가하고, 또한, 상기 제 1 전위보다도 높은 전위의 펄스전압을 상기 제 3 단자에 인가하는 것을 특징으로 하는 메모리회로.
  12. 청구항 10에 있어서,
    상기 제 1 가변저항은,
    상기 제 3 단자의 전위가 상기 제 1 단자의 전위보다도 높은 극성의 펄스전압이 상기 제 1 단자와 상기 제 3 단자 사이에 인가되면 그 저항값이 증가하고,
    상기 제 3 단자의 전위가 상기 제 1 단자의 전위보다도 낮은 극성의 펄스전압이 상기 제 1 단자와 상기 제 3 단자 사이에 인가되면 그 저항값이 감소하며,
    상기 제 2 가변저항은,
    상기 제 3 단자의 전위가 상기 제 2 단자의 전위보다도 높은 극성의 펄스전압이 상기 제 3 단자와 상기 제 2 단자 사이에 인가되면 그 저항값이 증가하고,
    상기 제 3 단자의 전위가 상기 제 2 단자의 전위보다도 낮은 극성의 펄스전압이 상기 제 3 단자와 상기 제 2 단자 사이에 인가되면 그 저항값이 감소하며,
    상기 전압인가수단은,
    상기 기억소자에 데이터를 기록할 때에는,
    제 1 전위의 하나의 펄스전압과 상기 제 1 전위보다도 높은 제 2 전위의 하나의 펄스전압의 2개의 펄스전압을 상기 제 3 단자에 인가하고,
    또한, 상기 제 1 전위의 2개의 펄스전압을 상기 제 3 단자에 인가되는 2개의 펄스전압에 동기 시켜서 상기 제 1 단자에 인가하며,
    또한, 상기 제 2 전위의 2개의 펄스전압을 상기 제 3 단자에 인가되는 2개의 펄스전압에 동기 시켜서 상기 제 2 단자에 인가하는 것을 특징으로 하는 메모리회로.
  13. 청구항 10에 있어서,
    상기 전압인가수단은,
    상기 기억소자의 기록상태를 리셋할 때에는, 상기 제 1 가변저항의 저항값을 감소시키는 극성을 갖는 펄스전압을 상기 제 1 단자와 상기 제 3 단자 사이에 인가하고,
    또한, 상기 제 2 가변저항의 저항값을 증가시키는 극성을 갖는 펄스전압을 상기 제 3 단자와 상기 제 2 단자 사이에 인가하는 것을 특징으로 하는 메모리회로.
  14. 청구항 10에 있어서,
    상기 제 2 가변저항의 저항값은 상기 제 1 가변저항의 저항값보다도 높은 값으로 초기화되어 있는 것을 특징으로 하는 메모리회로.
  15. 2개의 가변저항소자를 하나의 기억소자로서 사용하는 방법으로,
    상기 기억소자는 제 1 단자와 제 2 단자 사이에 직렬로 접속된 제 1 및 제 2 가변저항을 포함하고,
    상기 제 1 가변저항은, 상기 제 1 단자와 제 3 단자 사이에 접속되고, 상기 제 1 단자와 상기 제 3 단자 사이에 인가되는 펄스전압의 극성에 따라서 그 저항값이 증가 또는 감소하며,
    상기 제 2 가변저항은, 상기 제 3 단자와 상기 제 2 단자 사이에 접속되고, 상기 제 3 단자와 상기 제 2 단자 사이에 인가되는 펄스전압의 극성에 따라서 저항값이 증가 또는 감소하며,
    상기 방법은,
    상기 기억소자에 데이터를 기록할 때에는, 상기 제 1 가변저항의 저항값을 증가시키는 극성을 갖는 펄스전압을 상기 제 1 단자와 상기 제 3 단자 사이에 인가하고, 또한, 상기 제 2 가변저항의 저항값을 감소시키는 극성을 갖는 펄스전압을 상기 제 3 단자와 상기 제 2 단자 사이에 인가하며,
    상기 기억소자로부터 데이터를 판독할 때에는, 상기 제 1 및 제 2 가변저항의 저항값을 감소시키지 않는 소정 레벨 이하의 전압을 상기 제 1 단자와 상기 제 2 단자 사이에 인가한 상태에서 상기 제 3 단자의 전압을 검출하는 것을 특징으로 하는 방법.
  16. 청구항 15에 있어서,
    상기 제 1 가변저항은,
    상기 제 3 단자의 전위가 상기 제 1 단자의 전위보다도 높은 극성의 펄스전압이 상기 제 1 단자와 상기 제 3 단자 사이에 인가되면 그 저항값이 증가하고,
    상기 제 3 단자의 전위가 상기 제 1 단자의 전위보다도 낮은 극성의 펄스전압이 상기 제 1 단자와 상기 제 3 단자 사이에 인가되면 그 저항값이 감소하며,
    상기 제 2 가변저항은,
    상기 제 3 단자의 전위가 상기 제 2 단자의 전위보다도 높은 극성의 펄스전압이 상기 제 3 단자와 상기 제 2 단자 사이에 인가되면 그 저항값이 감소하고,
    상기 제 3 단자의 전위가 상기 제 2 단자의 전위보다도 낮은 극성의 펄스전압이 상기 제 3 단자와 상기 제 2 단자 사이에 인가되면 그 저항값이 증가하며,
    상기 방법은,
    상기 기억소자에 데이터를 기록할 때에는 상기 제 1 단자 및 상기 제 2 단자에 제 1 전위를 인가하고, 또한, 상기 제 1 전위보다도 높은 전위의 펄스전압을 상기 제 3 단자에 인가하는 것을 특징으로 하는 방법.
  17. 청구항 15에 있어서,
    상기 제 1 가변저항은,
    상기 제 3 단자의 전위가 상기 제 1 단자의 전위보다도 높은 극성의 펄스전압이 상기 제 1 단자와 상기 제 3 단자 사이에 인가되면 그 저항값이 증가하고,
    상기 제 3 단자의 전위가 상기 제 1 단자의 전위보다도 낮은 극성의 펄스전압이 상기 제 1 단자와 상기 제 3 단자 사이에 인가되면 그 저항값이 감소하며,
    상기 제 2 가변저항은,
    상기 제 3 단자의 전위가 상기 제 2 단자의 전위보다도 높은 극성의 펄스전압이 상기 제 3 단자와 상기 제 2 단자 사이에 인가되면 그 저항값이 증가하고,
    상기 제 3 단자의 전위가 상기 제 2 단자의 전위보다도 낮은 극성의 펄스전압이 상기 제 3 단자와 상기 제 2 단자 사이에 인가되면 그 저항값이 감소하며,
    상기 방법은,
    상기 기억소자에 데이터를 기록할 때에는,
    제 1 전위의 하나의 펄스전압과 상기 제 1 전위보다도 높은 제 2 전위의 하나의 펄스전압의 2개의 펄스전압을 상기 제 3 단자에 인가하고,
    또한, 상기 제 1 전위의 2개의 펄스전압을 상기 제 3 단자에 인가되는 2개의 펄스전압에 동기 시켜서 상기 제 1 단자에 인가하며,
    또한, 상기 제 2 전위의 2개의 펄스전압을 상기 제 3 단자에 인가되는 2개의 펄스전압에 동기 시켜서 상기 제 2 단자에 인가하는 것을 특징으로 하는 방법.
  18. 청구항 15에 있어서,
    상기 방법은,
    상기 기억소자의 기록상태를 리셋할 때에는, 상기 제 1 가변저항의 저항값을 감소시키는 극성을 갖는 펄스전압을 상기 제 1 단자와 상기 제 3 단자 사이에 인가하고,
    또한, 상기 제 2 가변저항의 저항값을 증가시키는 극성을 갖는 펄스전압을 상기 제 3 단자와 상기 제 2 단자 사이에 인가하는 것을 특징으로 하는 방법.
  19. 청구항 15에 있어서,
    상기 제 2 가변저항의 저항값은 상기 제 1 가변저항의 저항값보다도 높은 값으로 초기화되어 있는 것을 특징으로 하는 방법.
  20. 행 및 열 방향으로 매트릭스 형상으로 배치된 복수의 메모리 셀과,
    행 방향으로 배치된 복수의 워드 선과,
    열 방향으로 배치된 복수의 비트 선과,
    열 방향으로 배치된 복수의 제 1 및 제 2 플레이트 선과,
    전압인가수단을 구비하고,
    상기 복수의 메모리 셀 각각은,
    제 1 가변저항과,
    제 2 가변저항과,
    트랜지스터를 포함하며,
    상기 트랜지스터 및 상기 제 1 가변저항은 대응하는 비트 선과 대응하는 제 1 플레이트 선 사이에 직렬로 접속되어 있고,
    상기 트랜지스터의 게이트는 대응하는 워드 선에 접속되어 있으며,
    상기 제 2 가변저항은 상기 트랜지스터와 상기 제 1 가변저항의 상호 접속 노드와, 대응하는 제 2 플레이트 선 사이에 접속되어 있고,
    상기 제 1 가변저항은 상기 대응하는 비트 선과 상기 대응하는 제 1 플레이트 선 사이에 인가되는 펄스전압의 극성에 따라서 그 저항값이 증가 또는 감소하며,
    상기 제 2 가변저항은 상기 상호 접속 노드와 상기 대응하는 제 2 플레이트 선 사이에 인가되는 펄스전압의 극성에 따라서 그 저항값이 증가 또는 감소하고,
    상기 전압인가수단은,
    데이터 기록시에는,
    상기 복수의 메모리 셀 중 데이터를 기록할 메모리 셀에 대응하는 워드 선에 소정의 전압을 인가함으로써 당해 메모리 셀의 트랜지스터를 도통키고,
    상기 데이터를 기록할 메모리 셀의 제 1 가변저항의 저항값을 증가시키는 극성을 갖는 펄스전압을 당해 메모리 셀에 대응하는 제 1 플레이트 선과 비트 선 사이에 인가하고, 또한, 상기 데이터를 기록할 메모리 셀의 제 2 가변저항의 저항값을 감소시키는 극성을 갖는 펄스전압을 당해 메모리 셀에 대응하는 비트 선과 제 2 플레이트 선 사이에 인가하며,
    데이터 판독시에는,
    상기 복수의 메모리 셀 중 데이터를 판독할 메모리 셀에 대응하는 제 1 플레이트 선과 제 2 플레이트 선 사이에 상기 제 1 및 제 2 가변저항의 저항값을 증감시키지 않는 소정 레벨 이하의 전압을 인가하고,
    상기 데이터를 판독할 메모리 셀에 대응하는 워드 선에 소정의 전압을 인가함으로써 당해 메모리 셀의 트랜지스터를 도통을 시키는 것을 특징으로 하는 메모리회로.
  21. 청구항 20에 있어서,
    상기 제 1 가변저항은,
    상기 대응하는 비트 선의 전위가 상기 대응하는 제 1 플레이트 선의 전위보다도 높은 극성의 펄스전압이 상기 대응하는 비트 선과 상기 대응하는 제 1 플레이트 선 사이에 인가되면 그 저항값이 증가하고,
    상기 대응하는 비트 선의 전위가 상기 대응하는 제 1 플레이트 선의 전위보다도 낮은 극성의 펄스전압이 상기 대응하는 비트 선과 상기 대응하는 제 1 플레이트 선 사이에 인가되면 그 저항값이 감소하며,
    상기 제 2 가변저항은,
    상기 상호 접속 노드의 전위가 상기 대응하는 제 2 플레이트 선의 전위보다도 높은 극성의 펄스전압이 상기 상호 접속 노드와 상기 대응하는 제 2 플레이트 선 사이에 인가되면 그 저항값이 증가하고,
    상기 상호 접속 노드의 전위가 상기 대응하는 제 2 플레이트 선의 전위보다도 낮은 극성의 펄스전압이 상기 상호 접속 노드와 상기 대응하는 제 2 플레이트 선의 사이에 인가되면 그 저항값이 감소하며,
    상기 전압인가수단은,
    상기 데이터를 기록할 때에는,
    상기 복수의 메모리 셀 중 데이터를 기록할 메모리 셀에 대응하는 워드 선에 소정의 전압을 인가함으로써 당해 셀의 트랜지스터를 도통 시키고,
    상기 데이터를 기록할 메모리 셀에 대응하는 비트 선에 제 1 전위의 하나의 펄스전압과 상기 제 1 전위보다도 높은 제 2 전위의 하나의 펄스 전압의 2개의 펄스전압을 인가하며,
    또한, 상기 제 1 전위의 2개의 펄스전압을 상기 데이터를 기록할 메모리 셀에 대응하는 비트 선에 인가되는 상기 2개의 펄스전압에 동기 시켜서 상기 데이터를 기록할 메모리 셀에 대응하는 제 1 플레이트 선에 인가하고,
    또한, 상기 제 2 전위의 2개의 펄스전압을 상기 데이터를 기록할 메모리 셀에 대응하는 비트 선에 인가되는 상기 2개의 펄스전압에 동기 시켜서 상기 데이터를 기록할 메모리 셀에 대응하는 제 2 플레이트 선에 인가하는 것을 특징으로 하는 메모리회로.
  22. 청구항 20에 있어서,
    상기 제 1 가변저항은,
    상기 대응하는 비트 선의 전위가 상기 대응하는 제 1 플레이트 선의 전위보다도 높은 극성의 펄스전압이 상기 대응하는 비트 선과 상기 대응하는 제 1 플레이트 선 사이에 인가되면 그 저항값이 증가하고,
    상기 대응하는 비트 선의 전위가 상기 대응하는 제 1 플레이트 선의 전위보다도 낮은 극성의 펄스전압이 상기 대응하는 비트 선과 상기 대응하는 제 1 플레이트 선 사이에 인가되면 그 저항값이 감소하며,
    상기 제 2 가변저항은,
    상기 상호 접속 노드의 전위가 상기 대응하는 제 2 플레이트 선의 전위보다도 높은 극성의 펄스전압이 상기 상호 접속 노드와 상기 대응하는 제 2 플레이트 선 사이에 인가되면 그 저항값이 감소하고,
    상기 상호 접속 노드의 전위가 상기 대응하는 제 2 플레이트 선의 전위보다도 낮은 극성의 펄스전압이 상기 상호 접속 노드와 상기 대응하는 제 2 플레이트 선의 사이에 인가되면 그 저항값이 증가하며,
    상기 전압인가수단은,
    상기 데이터를 기록할 때에는,
    상기 복수의 메모리 셀 중 데이터를 기록할 메모리 셀에 대응하는 워드 선에 소정의 전압을 인가함으로써 당해 셀의 트랜지스터를 도통 시키고,
    상기 데이터를 기록할 메모리 셀에 대응하는 제 1 플레이트 선 및 제 2 플레이트 선에 제 1 전위를 인가하고, 또한, 상기 데이터를 기록할 메모리 셀에 대응하는 비트 선에 상기 제 1 전위보다도 높은 전위의 펄스전압을 인가하는 것을 특징으로 하는 메모리회로.
  23. 청구항 20에 있어서,
    상기 전압인가수단은,
    상기 메모리 셀의 기록상태를 리셋할 때에는,
    상기 복수의 메모리 셀 중 기록상태를 리셋할 메모리 셀에 대응하는 워드 선에 소정의 전압을 인가함으로써 당해 메모리 셀의 트랜지스터를 도통 시키고,
    상기 기록상태를 리셋할 메모리 셀의 제 1 가변저항의 저항값을 감소시키는 극성을 갖는 펄스전압을 당해 메모리 셀에 대응하는 제 1 플레이트 선과 비트 선 사이에 인가하고, 또한, 상기 기록상태를 리셋할 메모리 셀의 제 2 가변저항의 저항값을 감소시키는 극성을 갖는 펄스전압을 당해 메모리 셀에 대응하는 비트 선과 제 2 플레이트 선 사이에 인가하는 것을 특징으로 하는 메모리회로.
  24. 청구항 20에 있어서,
    상기 제 2 가변저항의 저항값은 상기 제 1 가변저항의 저항값보다 높은 값으로 초기화되어 있는 것을 특징으로 하는 메모리회로.
  25. 청구항 20에 있어서,
    상기 복수의 메모리 셀 각각은,
    반도체 기판상에 형성된 드레인, 소스 및 게이트를 갖는 트랜지스터와,
    상기 트랜지스터 상에 형성되는 절연 층과,
    상기 절연 층 상에 형성되는 도전 층과,
    상기 도전 층 상에 형성되는 가변저항 층과,
    상기 가변저항 층 상에 형성되는 2개의 전극과,
    상기 트랜지스터의 드레인 및 소스 중 어느 일방과 상기 도전 층을 전기적으로 접속하는 콘택트 플러그를 포함하는 것을 특징으로 하는 메모리회로.
  26. 청구항 25에 있어서,
    상기 가변저항 층은 페로부스카이트 구조(perovskite structure)의 산화물인 것을 특징으로 하는 메모리회로.
  27. 청구항 26에 있어서,
    상기 페로부스카이트 구조의 산화물은 거대 자기저항재료(giant magneto-resistance material)인 것을 특징으로 하는 메모리회로.
  28. 청구항 26에 있어서,
    상기 페로부스카이트 재료의 산화물은 고온 초전도재료(high temperature super-conducting material)인 것을 특징으로 하는 메모리회로.
  29. 청구항 25에 있어서,
    상기 가변저항 층은 이르머나이트 구조(ilmenite structure)의 산화물인 것을 특징으로 하는 메모리회로.
  30. 청구항 29에 있어서,
    상기 이르머나이트 구조의 산화물은 비선형 광학재료(nonlinear optical material)인 특징으로 하는 메모리회로.
  31. 청구항 25에 있어서,
    상기 도전 층은, Pt, Ag, Au, Ir, Ru, Ti, Ta, Al, Cu, RuO3, RuO2, SrRuO3, LaCoO3, SrCoO3, LaSrCoO3, TiN, TiOx, YBa2Cu3Ox, IrO2, TaSiN, MoN 중 어느 하나, 또는 이들의 혼합물로 구성되어 있는 것을 특징으로 하는 메모리회로.
  32. 청구항 25에 있어서,
    상기 2개의 전극 각각은, Cu, Al, Ag, Pt, Au, Ir, Ru, Os, Ti, Ta 중 어느 하나 또는 이들의 혼합물로 구성되어 있는 것을 특징으로 하는 메모리회로.
KR1020077025668A 2003-12-26 2004-10-22 메모리회로 KR100885365B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00435269 2003-12-26
JP2003435269 2003-12-26
JPJP-P-2004-00131542 2004-04-27
JP2004131542 2004-04-27
JP2004167223 2004-06-04
JPJP-P-2004-00167223 2004-06-04

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020067013643A Division KR20060109507A (ko) 2003-12-26 2004-10-22 메모리소자, 메모리회로 및 가변저항을 갖는 반도체집적회로

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020087005801A Division KR100924402B1 (ko) 2003-12-26 2004-10-22 메모리회로

Publications (2)

Publication Number Publication Date
KR20070121819A KR20070121819A (ko) 2007-12-27
KR100885365B1 true KR100885365B1 (ko) 2009-02-26

Family

ID=34753490

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020077025668A KR100885365B1 (ko) 2003-12-26 2004-10-22 메모리회로
KR1020067013643A KR20060109507A (ko) 2003-12-26 2004-10-22 메모리소자, 메모리회로 및 가변저항을 갖는 반도체집적회로
KR1020087005801A KR100924402B1 (ko) 2003-12-26 2004-10-22 메모리회로

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020067013643A KR20060109507A (ko) 2003-12-26 2004-10-22 메모리소자, 메모리회로 및 가변저항을 갖는 반도체집적회로
KR1020087005801A KR100924402B1 (ko) 2003-12-26 2004-10-22 메모리회로

Country Status (7)

Country Link
US (3) US7463506B2 (ko)
EP (1) EP1726017A1 (ko)
JP (2) JP4499740B2 (ko)
KR (3) KR100885365B1 (ko)
CN (1) CN1898749B (ko)
TW (1) TWI363375B (ko)
WO (1) WO2005066969A1 (ko)

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800932B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
US7339813B2 (en) * 2004-09-30 2008-03-04 Sharp Laboratories Of America, Inc. Complementary output resistive memory cell
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
US8270193B2 (en) * 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
JP4552745B2 (ja) * 2005-05-10 2010-09-29 ソニー株式会社 記憶素子及びその製造方法
JP4662990B2 (ja) * 2005-06-20 2011-03-30 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
CN101322195B (zh) 2005-12-07 2012-02-22 Nxp股份有限公司 具有存储矩阵的电子电路
KR100818271B1 (ko) * 2006-06-27 2008-03-31 삼성전자주식회사 펄스전압을 인가하는 비휘발성 메모리 소자의 문턱 스위칭동작 방법
US7486537B2 (en) 2006-07-31 2009-02-03 Sandisk 3D Llc Method for using a mixed-use memory array with different data states
US7450414B2 (en) 2006-07-31 2008-11-11 Sandisk 3D Llc Method for using a mixed-use memory array
WO2008016419A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Mixed-use memory array and method for use therewith
WO2008016420A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Multi-use memory cell and memory array and method for use therewith
JP4105760B2 (ja) * 2006-08-25 2008-06-25 松下電器産業株式会社 記憶素子およびメモリ装置並びに半導体集積回路
US20080073751A1 (en) * 2006-09-21 2008-03-27 Rainer Bruchhaus Memory cell and method of manufacturing thereof
US20080078983A1 (en) * 2006-09-28 2008-04-03 Wolfgang Raberg Layer structures comprising chalcogenide materials
KR100819099B1 (ko) * 2006-10-02 2008-04-03 삼성전자주식회사 가변저항 반도체 메모리 장치
JP5056847B2 (ja) * 2007-03-09 2012-10-24 富士通株式会社 不揮発性半導体記憶装置及びその読み出し方法
TW200839956A (en) * 2007-03-30 2008-10-01 Toshiba Kk Information recording/reproducing apparatus
WO2008153124A1 (ja) * 2007-06-15 2008-12-18 Nec Corporation 半導体装置及びその駆動方法
JP5172269B2 (ja) * 2007-10-17 2013-03-27 株式会社東芝 不揮発性半導体記憶装置
US7961506B2 (en) * 2008-02-05 2011-06-14 Micron Technology, Inc. Multiple memory cells with rectifying device
US7826248B2 (en) 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
CN101878507B (zh) * 2008-09-30 2013-10-23 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法及非易失性存储装置
US8270199B2 (en) * 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
US8139391B2 (en) * 2009-04-03 2012-03-20 Sandisk 3D Llc Multi-bit resistance-switching memory cell
JP4642942B2 (ja) 2009-04-27 2011-03-02 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置
KR101097435B1 (ko) * 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
KR101043384B1 (ko) * 2009-06-24 2011-06-21 주식회사 하이닉스반도체 고온 초전도체를 이용한 자기저항 램
US8494430B2 (en) * 2009-09-10 2013-07-23 Xerox Corporation Apparatus and method for the registration and de-skew of substrate media
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
JP2011146111A (ja) * 2010-01-18 2011-07-28 Toshiba Corp 不揮発性記憶装置及びその製造方法
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
JP5121864B2 (ja) * 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
JP5023177B2 (ja) * 2010-03-24 2012-09-12 株式会社東芝 半導体記憶装置
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
JP5783174B2 (ja) * 2010-06-16 2015-09-24 日本電気株式会社 半導体装置及びその動作方法
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
JP5092001B2 (ja) 2010-09-29 2012-12-05 株式会社東芝 半導体集積回路
US8315079B2 (en) * 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8426306B1 (en) 2010-12-31 2013-04-23 Crossbar, Inc. Three dimension programmable resistive random accessed memory array with shared bitline and method
US8427203B2 (en) * 2011-02-25 2013-04-23 The United States Of America As Represented By The Secretary Of The Air Force Reconfigurable memristor-based computing logic
US8320160B2 (en) 2011-03-18 2012-11-27 Crossbar, Inc. NAND architecture having a resistive memory cell connected to a control gate of a field-effect transistor
JP5606390B2 (ja) 2011-05-16 2014-10-15 株式会社東芝 不揮発性抵抗変化素子
JP2012243359A (ja) * 2011-05-20 2012-12-10 Sony Corp 抵抗変化型メモリデバイスおよびその動作方法
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8958233B2 (en) * 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
CN102368536A (zh) * 2011-11-25 2012-03-07 北京大学 一种阻变式存储器单元
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9029829B1 (en) * 2012-05-02 2015-05-12 Adesto Technologies Corporation Resistive switching memories
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US10340451B2 (en) 2013-01-18 2019-07-02 Nec Corporation Switching element having overlapped wiring connections and method for fabricating semiconductor switching device
KR102033974B1 (ko) * 2013-02-28 2019-10-18 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9007810B2 (en) 2013-02-28 2015-04-14 Sandisk 3D Llc ReRAM forming with reset and iload compensation
US9230641B2 (en) * 2013-03-15 2016-01-05 Rambus Inc. Fast read speed memory device
US11984163B2 (en) 2013-03-15 2024-05-14 Hefei Reliance Memory Limited Processing unit with fast read speed memory device
EP2979269A4 (en) * 2013-03-27 2016-11-16 Hewlett Packard Entpr Dev Lp NON-VOLATILE MEMORY BASED SYNCHRONOUS LOGIC
JP2015018591A (ja) * 2013-07-12 2015-01-29 株式会社東芝 不揮発性半導体記憶装置
JP2015026998A (ja) 2013-07-26 2015-02-05 株式会社東芝 マルチコンテキストコンフィグレーションメモリ
JP6073495B2 (ja) * 2013-10-25 2017-02-01 株式会社日立製作所 半導体装置
US20150213884A1 (en) * 2014-01-30 2015-07-30 University Of Dayton Partitioned resistive memory array
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9343133B1 (en) 2014-10-27 2016-05-17 Micron Technology, Inc. Apparatuses and methods for setting a signal in variable resistance memory
US10665282B2 (en) * 2015-05-15 2020-05-26 Tohoku University Memory circuit provided with variable-resistance element
US10157962B2 (en) * 2015-06-01 2018-12-18 Winbond Electronics Corp. Resistive random access memory
US9412445B1 (en) * 2015-08-12 2016-08-09 Winbond Electronics Corp. Resistive memory apparatus and reading method thereof
CN105702287A (zh) * 2016-01-05 2016-06-22 哈尔滨工业大学深圳研究生院 基于多比特阻态阻变器件的rram阵列读写方法及系统
US20190013811A1 (en) * 2016-01-20 2019-01-10 Nec Corporation Reconfigurable circuit, reconfigurable circuit system, and method for operating reconfigurable circuit
JP6753104B2 (ja) * 2016-03-28 2020-09-09 日本電気株式会社 相補型スイッチユニットのプログラム方法、および半導体装置
US20170365643A1 (en) * 2016-06-17 2017-12-21 Altera Corporation Parallel configured resistive memory elements
TWI785299B (zh) * 2016-09-09 2022-12-01 日商鎧俠股份有限公司 記憶裝置
KR20180095978A (ko) * 2017-02-20 2018-08-29 에스케이하이닉스 주식회사 병렬 연결된 가변 저항기 및 트랜지스터를 가진 시냅스를 포함하는 뉴로모픽 소자
US10090840B1 (en) * 2017-06-29 2018-10-02 Intel Corporation Integrated circuits with programmable non-volatile resistive switch elements
CN110998731B (zh) 2017-07-26 2023-04-14 香港科技大学 混合忆阻器/场效应晶体管存储器单元及其信息编码方法
JP6829733B2 (ja) 2019-01-16 2021-02-10 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
US10636842B1 (en) 2019-02-21 2020-04-28 Winbond Electronics Corp. Resistive random access memory and method for forming the same
US11295810B2 (en) * 2019-06-07 2022-04-05 Nantero, Inc. Combinational resistive change elements
US11244720B2 (en) * 2020-01-09 2022-02-08 Kookmin University Industry Academy Cooperation Foundation Electronic device and operating method of electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030038301A1 (en) * 2001-08-27 2003-02-27 John Moore Apparatus and method for dual cell common electrode PCRAM memory device
US6583003B1 (en) * 2002-09-26 2003-06-24 Sharp Laboratories Of America, Inc. Method of fabricating 1T1R resistive memory array

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3831538C2 (de) * 1987-09-18 1996-03-28 Toshiba Kawasaki Kk Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
US6278138B1 (en) * 1998-08-28 2001-08-21 Sony Corporation Silicon-based functional matrix substrate and optical integrated oxide device
JP2000132961A (ja) * 1998-10-23 2000-05-12 Canon Inc 磁気薄膜メモリ、磁気薄膜メモリの読出し方法、及び磁気薄膜メモリの書込み方法
DE19942447C2 (de) * 1999-09-06 2003-06-05 Infineon Technologies Ag Speicherzellenanordnung und Verfahren zu deren Betrieb
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP3913971B2 (ja) * 1999-12-16 2007-05-09 株式会社東芝 磁気メモリ装置
JP2002043538A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6331943B1 (en) * 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
US6653193B2 (en) * 2000-12-08 2003-11-25 Micron Technology, Inc. Resistance variable device
US6490194B2 (en) * 2001-01-24 2002-12-03 Infineon Technologies Ag Serial MRAM device
JP2002298572A (ja) * 2001-03-28 2002-10-11 Toshiba Corp 半導体記憶装置
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6693821B2 (en) * 2001-06-28 2004-02-17 Sharp Laboratories Of America, Inc. Low cross-talk electrically programmable resistance cross point memory
JP2003142661A (ja) * 2001-11-05 2003-05-16 Sony Corp 強誘電体型不揮発性半導体メモリ
US6856536B2 (en) * 2002-08-02 2005-02-15 Unity Semiconductor Corporation Non-volatile memory with a single transistor and resistive memory element
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4167513B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
WO2005106955A1 (ja) * 2004-04-27 2005-11-10 Matsushita Electric Industrial Co., Ltd. 記憶素子
DE102004041907B3 (de) * 2004-08-30 2006-03-23 Infineon Technologies Ag Resistive Speicheranordnung, insbesondere CBRAM-Speicher
US7272040B2 (en) * 2005-04-29 2007-09-18 Infineon Technologies Ag Multi-bit virtual-ground NAND memory device
US7982252B2 (en) * 2006-01-27 2011-07-19 Hynix Semiconductor Inc. Dual-gate non-volatile ferroelectric memory
WO2008004662A1 (fr) * 2006-07-06 2008-01-10 Asahi Glass Co., Ltd. Appareil de moulage d'un élément optique et procédé de moulage d'un élément optique
TWI336128B (en) * 2007-05-31 2011-01-11 Ind Tech Res Inst Phase change memory devices and fabrication methods thereof
US8331127B2 (en) * 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030038301A1 (en) * 2001-08-27 2003-02-27 John Moore Apparatus and method for dual cell common electrode PCRAM memory device
US6583003B1 (en) * 2002-09-26 2003-06-24 Sharp Laboratories Of America, Inc. Method of fabricating 1T1R resistive memory array

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
W. W. Zhuang, Et. Al., "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)", 2002. IEDM, Dec. 8~11, 2002

Also Published As

Publication number Publication date
JP2007514265A (ja) 2007-05-31
TWI363375B (en) 2012-05-01
US7714311B2 (en) 2010-05-11
US20100182821A1 (en) 2010-07-22
US20090079009A1 (en) 2009-03-26
JP2010108595A (ja) 2010-05-13
CN1898749B (zh) 2012-01-18
TW200531153A (en) 2005-09-16
CN1898749A (zh) 2007-01-17
KR20070121819A (ko) 2007-12-27
KR20080037705A (ko) 2008-04-30
JP4499740B2 (ja) 2010-07-07
KR100924402B1 (ko) 2009-10-29
EP1726017A1 (en) 2006-11-29
US7463506B2 (en) 2008-12-09
US20070159867A1 (en) 2007-07-12
WO2005066969A1 (en) 2005-07-21
KR20060109507A (ko) 2006-10-20

Similar Documents

Publication Publication Date Title
KR100885365B1 (ko) 메모리회로
US7298640B2 (en) 1T1R resistive memory array with chained structure
JP4684297B2 (ja) 不揮発性半導体記憶装置の書き込み方法
US7274587B2 (en) Semiconductor memory element and semiconductor memory device
US8331127B2 (en) Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
US8467229B2 (en) Variable resistance nonvolatile memory device
US8263961B2 (en) Thin film memory device having a variable resistance
JP4662990B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
KR101001304B1 (ko) 저항변화기록소자, 상전이기록소자, 저항변화 랜덤 액세스메모리와 그 정보판독방법 및 상전이 랜덤 액세스 메모리와그 정보판독방법
WO2007023569A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JPWO2006137111A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
US20110080770A1 (en) Method of programming variable resistance element and nonvolatile storage device
US7964869B2 (en) Memory element, memory apparatus, and semiconductor integrated circuit
KR20190064524A (ko) 저항성 랜덤 액세스 메모리 디바이스
US10255953B2 (en) Bi-directional RRAM decoder-driver
US7855910B2 (en) Electric element, memory device, and semiconductor integrated circuit
WO2005106955A1 (ja) 記憶素子
JP2006351061A (ja) メモリ回路
US8149610B2 (en) Nonvolatile memory device

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130117

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee