KR20190064524A - 저항성 랜덤 액세스 메모리 디바이스 - Google Patents

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Abstract

메모리 아키텍처는, 각각이 복수의 비트 셀들을 포함하는 복수의 셀 어레이들 - 복수의 셀 어레이들의 비트 셀들 각각은 제 1 논리 상태와 제 2 논리 상태 사이에서 전이하도록 개개의 가변 저항 유전체 층을 사용함 - ; 및 복수의 셀 어레이들에 결합되고, 한 쌍의 셀 어레이들의 개개의 비트 셀들에 제 1 정보 비트를 제 1 정보 비트의 원래의 논리 상태 및 제 1 정보 비트의 논리적으로 상보적인 논리 상태로 기록하도록 구성된 제어 논리 회로를 포함하고, 개개의 가변 저항 유전체 층은 증착 장비의 동일한 레시피를 사용하여 형성되고 상이한 직경을 갖는다.

Description

저항성 랜덤 액세스 메모리 디바이스 {RESISTIVE RANDOM ACCESS MEMORY DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2017년 11월 30일자에 출원된 미국 가특허 출원 제62/592,574호의 우선권을 주장하며, 이 가특허 출원은 그 전체가 참조에 의해 본 명세서에 포함된다.
메모리 디바이스의 역할을 하거나 메모리 부분을 포함하는 집적 회로는 전자 장치 분야에서 매우 보편적이고 다양한 기능을 제공한다. 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 디바이스는 반도체 제조 방법을 사용하여 형성된 비휘발성 메모리 유형의 디바이스이다. RRAM 디바이스는 전도성 브리징 RAM(conductive-bridging RAM; CBRAM) 및 상 변화 메모리 디바이스와 몇 가지 유사점이 있다.
일반적으로, RRAM 디바이스는 보통 때는 절연성인 유전체가 충분히 높은 전압의 인가 후에 형성된 필라멘트 또는 전도 경로를 통해 전도되도록 만들어질 수 있다는 원리하에 동작한다. 전도 경로 형성은 결함, 금속 이동, 산소 결핍 등을 포함하지만 이에 한정되는 것은 아닌 상이한 메커니즘으로부터 발생할 수 있다. 다양한 상이한 유전체 물질들이 RRAM 디바이스에 사용될 수 있다. 일단 필라멘트 또는 전도 경로가 형성되면, 그것은 적절히 인가된 전압에 의해 각각 리셋(reset), 즉 끊어져서 고 저항 상태(high resistance state; HRS)를 초래하거나, 셋(set), 즉 재형성되어 저 저항 상태(lower resistance state; LRS)를 초래할 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 다양한 피처들은 반드시 실척도로 도시되는 것은 아님을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 저항성 랜덤 액세스 메모리(RRAM) 아키텍처의 예시적인 블록도를 도시한다.
도 2는 일부 실시예들에 따른, 도 1의 RRAM 아키텍처의 RRAM 매크로의 예시적인 블록도를 도시한다.
도 3은 일부 실시예들에 따른, 도 2의 RRAM 매크로(108)의 RRAM 셀 어레이 중 하나의 RRAM 셀의 예시적인 개략도를 도시한다.
도 4는 일부 실시예들에 따른, 도 1의 RRAM 아키텍처의 예시적인 개략도를 도시한다.
도 5a는 일부 실시예들에 따른, 도 1의 RRAM 아키텍처의 워드 라인(word line; WL) 신호 소스 회로의 예시적인 개략도를 도시한다.
도 5b는 일부 실시예들에 따른, 도 1의 RRAM 아키텍처의 비트 라인(bit line; BL) 신호 소스 회로의 예시적인 개략도를 도시한다.
도 5c는 일부 실시예들에 따른, 도 1의 RRAM 아키텍처의 감지 증폭기 및 입출력(I/O) 회로의 일부분의 예시적인 개략도를 도시한다.
도 5d는 일부 실시예들에 따른, 2가지 유형의 감지 증폭기 회로들 간의 예시적인 동작 비교를 도시한다.
도 6은 일부 실시예들에 따른, 도 1의 RRAM 아키텍처를 동작시키는 예시적인 방법의 흐름도를 도시한다.
도 7은 일부 실시예들에 따른, 도 2의 RRAM 매크로를 제조하는 예시적인 방법의 흐름도를 도시한다.
다음의 발명개시는 주제의 상이한 피처들을 구현하기 위한 다수의 예시적인 실시예들을 설명한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 또한, 요소가 다른 요소에 "연결"되거나, "결합"되는 것으로 언급될 때, 요소는 다른 요소에 직접적으로 연결되거나 결합될 수 있거나, 하나 이상의 개재 요소들이 존재할 수 있음을 이해할 것이다.
최근에 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FRAM) 디바이스, 자성 랜덤 액세스 메모리(magnetic random access memory; MRAM) 디바이스, 상 변화 랜덤 액세스 메모리(phase-change random access memory; PRAM) 디바이스 및 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 디바이스와 같은 비전통적인 비휘발성 메모리(nonvolatile memory; NVM) 디바이스가 출현하고 있다. 특히, 고 저항 상태와 저 저항 상태 사이의 스위칭 동작을 나타내는 RRAM 디바이스는 종래의 NVM 디바이스에 비해 다양한 장점을 갖는다. 이러한 장점에는, 예를 들어, 현재의 상보형 금속 산화물 반도체(complementary-metal-oxide-semiconductor; CMOS) 기술과의 호환 가능한 제조 단계, 저렴한 비용의 제조, 소형 구조물, 유연한 확장성, 빠른 스위칭, 높은 집적 밀도 등이 포함된다.
일반적으로, RRAM 디바이스, 특히 RRAM 셀은 상부 (양극) 전극 및 하부 (음극) 전극을 포함하고, 상부 전극과 하부 전극 사이에 개재된 가변 저항 유전체 층을 갖는다. 일부 예들에서, RRAM 셀은 상부 전극과 가변 저항 유전체 층 사이에 개재된 캡핑 층을 더 포함하고, 이에 의해 RRAM 셀이 바이폴라 스위칭 동작을 하게 할 수 있다. 본 명세서에 사용되는 용어 "바이폴라"는 상부 전극과 하부 전극 양단에 인가된 제 1 극성의 전압을 갖는 제 1 전도성 동작 및 상부 전극과 하부 전극 양단에 인가된 제 2 극성(제 1 극성과는 반대의 극성)의 전압을 갖는 제 2 전도성 동작을 나타내는 RRAM 셀의 2개의 전압 극성을 나타낸다.
앞서 설명한 바와 같이, RRAM 셀에 대한 기록 동작 동안, 상부 전극과 하부 전극 양단에 '셋' 전압이 인가되어 가변 저항 유전체 층을 제 1 저항률(예를 들어, 고 저항 상태(HRS))로부터 제 2 저항률(예를 들어, 저 저항 상태(LRS))로 변화시킨다. 유사하게, 상부 전극과 하부 전극 양단에 '리셋' 전압이 인가되어 가변 저항 유전체 층을 제 2 저항률로부터 다시 제 1 저항률로, 예를 들어, LRS로부터 HRS로 변화시킨다. 따라서, LRS 및 HRS가 각각 논리 "1" 상태 및 논리 "0" 상태(또는 그 반대)에 해당하는 경우, '셋' 전압 및 '리셋' 전압이 사용되어 RRAM 셀에 디지털 정보 비트를 저장할 수 있다.
다양한 성능 지수(figures-of-merit)가 RRAM 셀의 성능을 평가하는 데 사용된다. 특히, 다양한 성능 지수 중에서, RRAM 셀이 어느 애플리케이션에 적합한지 평가하기 위해 RRAM 셀의 내구성이 일반적으로 사용된다. RRAM 셀의 내구성은 RRAM 셀의 HRS 및 LRS가 구별할 수 없게 되기 전에 RRAM 셀이 견딜 수 있는 사이클 수(HRS로부터 LRS로 또는 그 반대)를 나타낸다. RRAM 셀이 사용될 애플리케이션 유형에 따라, 특정한 내구성 레벨 또는 범위를 갖는 RRAM 셀이 특정 애플리케이션에 대해 선택될 수 있다. 예를 들어, RRAM 셀이 전기 퓨즈(eFuse)에 사용될 때, eFuse RRAM 셀의 내구성은 통상적으로 약 10 사이클 미만이다. 다른 예에서, RRAM 셀이 멀티-타임 프로그래머블(multi-time programmable; MTP) 메모리 디바이스로서 사용될 때, MTP RRAM 디바이스의 내구성은 통상적으로 약 10 내지 1,000 사이클 사이이다. 또 다른 예에서, RRAM 셀이 데이터를 저장하는 데 사용될 때(예를 들어, 플래시 메모리 디바이스), 이러한 RRAM 셀의 내구성은 통상적으로 약 10,000 내지 100,000 사이클 사이이다. 아래에서 더욱 상세하게 설명되는 바와 같이, RRAM 셀의 성능 지수(예를 들어, 내구성, 보유 시간 등)는 RRAM 셀 내의 가변 저항 유전체 층의 특정 두께 및/또는 결정 구조를 선택함으로써 결정될 수 있다.
다수의 애플리케이션에서 사용될 수 있고 각각이 개개의 상이한 내구성을 필요로 하는 복수의 RRAM 셀들을 갖는 RRAM 디바이스를 단일 칩/다이 상에 제조하기 위해, 종래에는 각각이 상이한 두께 및/또는 결정 구조를 갖는 다수의 가변 저항 유전체 층들을 형성하기 위해 다수의 레시피가 통상적으로 사용된다. 이와 같이, 2개 이상의 애플리케이션에서 사용될 수 있는 RRAM 디바이스를 생산하기 위해 추가 시간/비용/제조 단계가 사용될 수 있다. 따라서, 종래의 RRAM 디바이스는 모든 면에서 완전히 만족스럽지 못했다.
본 발명개시의 실시예들은 RRAM 매크로로서 집적된 복수의 RRAM 셀 어레이들을 포함하는 신규한 RRAM 아키텍처를 제공하며, 각각의 RRAM 셀 어레이는 복수의 RRAM 셀들을 포함한다. 일부 실시예들에서, 복수의 RRAM 셀 어레이들 중 적어도 한 쌍이 기록 동작을 통해 개개의 RRAM 셀들에서 2개의 상보적인 논리 상태로서 하나의 정보 비트를 나타내도록 구성된다. 즉, 한 쌍의 RRAM 셀 어레이들 중 하나의 RRAM 셀은 원래의 논리 상태로서 정보 비트를 나타내도록 구성되고; 한 쌍의 RRAM 셀 어레이들 중 다른 하나의 RRAM 셀은 상보적인 논리 상태로서 정보 비트를 나타내도록 구성된다. 이와 같이, 개개의 논리 상태를 판독하기 위해 고정된 기준 전류 신호에 의존하는 종래의 RRAM 디바이스와 비교할 때, 개시된 RRAM 아키텍처의 한 쌍의 RRAM 셀 어레이들은 판독되는 동안 개개의 판독 전류 신호들 간에 더 큰 차이를 나타낼 수 있고, 이는 결국 기록 전압 신호들(예를 들어, 앞서 언급한 바와 같은 셋 전압/리셋 전압)의 크기를 낮출 수 있다. 따라서, 이러한 한 쌍의 RRAM 셀 어레이들은 높은 내구성을 필요로 하는 애플리케이션에 사용될 수 있다.
또한, 일부 실시예들에서, RRAM 매크로는 상기 한 쌍의 RRAM 셀 어레이들과는 상이한, 개개의 논리 상태로 정보 비트를 나타내도록 구성되는 적어도 하나의 RRAM 셀 어레이를 포함할 수 있다. 일부 실시예들에 따라, 이러한 RRAM 셀 어레이는 낮은 내구성을 필요로 하는 애플리케이션에 사용될 수 있다. 일부 실시예들에서, RRAM 매크로의 각각의 RRAM 셀 어레이는 그 개개의 RRAM 셀들 내에 동일한 단일 레시피를 사용함으로써 형성된 특정 두께 및/또는 결정 구조를 갖는 범용 가변 저항 유전체 층을 사용한다. 따라서, 개개의 가변 저항 유전체 층들을 형성하기 위해 오직 단일 레시피만 사용되는 경우에도, 개시된 RRAM 아키텍처는 종래의 RRAM 디바이스에서 볼 수 있는 바와 같은 추가 시간/비용/제조 단계를 요구하지 않고 단일 레시피를 사용함으로써 단일 칩 상에 다수의 애플리케이션(예를 들어, eFuse, MTP, 데이터 저장 등)에 적합한 다수의 RRAM 셀 어레이들을 통합할 수 있다. 이것은 단일 칩 상의 상이한 RRAM 셀 어레이들이 상이한 동작 내구성을 만족시키기 위해 상이한 메모리 요소들, 예를 들어, 상이한 직경의 가변 저항 유전체 층들을 가질 수 있기 때문이다.
도 1은 다양한 실시예들에 따른, 개시된 RRAM 아키텍처(100)의 예시적인 블록도를 도시한다. 도시된 바와 같이, RRAM 아키텍처(100)는 단일 칩/다이(102) 상에 형성되고, RRAM 아키텍처(100)는 제어 논리 회로(104), 제어 논리 회로(104)에 결합된 신호 소스 회로(106), 및 제어 논리 회로(104)와 신호 소스 회로(106)에 각각 결합된 적어도 하나의 RRAM 매크로(108)를 포함한다. 임의의 수의 RRAM 매크로들이 RRAM 아키텍처(100)에 통합될 수 있고 본 발명개시의 범위 내에 있지만, 설명의 명료함을 위해, 하나의 RRAM 매크로(예를 들어, 108)가 도 1의 도시된 실시예에 도시된다.
일부 실시예들에서, RRAM 매크로(108)는 복수의 RRAM 셀 어레이들을 포함하며, 그 각각은 복수의 RRAM 셀들을 포함하고, 이는 도 2 및 도 3을 참조하여 설명될 것이다. 일부 실시예들에서, 제어 논리 회로(104)는 복수의 RRAM 셀 어레이들 중 적어도 한 쌍이 단일 정보 비트를 원래의 논리 상태와 상보적인 논리 상태로서 나타내어 이러한 한 쌍의 RRAM 셀 어레이들이 높은 내구성 애플리케이션에 적합하게 하고; 복수의 RRAM 셀 어레이들 중 적어도 다른 하나가 단일 정보 비트를 원래의 논리 상태로서 나타내어 이러한 RRAM 셀 어레이가 낮은 내구성 애플리케이션에 적합하게 한다. 일부 실시예들에서, 전압 변환기(예를 들어, 전하 펌프)에 의해 제공될 수 있는 신호 소스 회로(106)는 개개의 판독 동작/기록 동작을 위해 RRAM 매크로(108)의 RRAM 셀들에 하나 이상의 전압 신호들을 제공하도록 구성된다. 신호 소스 회로(106)의 세부 사항은 도 5a 및 도 5b를 참조하여 설명될 것이다.
도 2는 일부 실시예들에 따른, 도 1의 RRAM 아키텍처(100)의 RRAM 매크로(108)의 예시적인 블록도의 평면도를 도시한다. 도 1에 도시되지 않은 RRAM 아키텍처(100)의 다른 RRAM 매크로들은 각각 도 2의 RRAM 매크로(108)의 도시된 실시예와 실질적으로 유사할 수 있다. 도 2에 도시된 바와 같이, RRAM 매크로(108)는 RRAM 셀 어레이들(202, 204 및 206), 워드 라인(WL) 드라이버들(208, 210 및 212), 상단 싱크(214), 하단 싱크(216) 및 입출력(I/O) 회로(218)를 포함한다. 도 2의 도시된 실시예에서는 RRAM 매크로(108)가 3개의 RRAM 셀 어레이들을 포함하지만, RRAM 매크로(108)는 본 발명개시의 범위 내에 있으면서 임의의 복수의 RRAM 셀 어레이들을 포함할 수 있음을 이해한다.
일부 실시예들에서, RRAM 매크로(108)의 각각의 RRAM 셀 어레이는 개개의 WL 드라이버와 결합된다. 예를 들어, RRAM 셀 어레이(202)는 WL 드라이버(208)와 결합되고; RRAM 셀 어레이(204)는 WL 드라이버(210)와 결합되며; RRAM 셀 어레이(206)는 WL 드라이버(212)와 결합된다. 다른 한편으로, 본 발명개시의 일부 실시예들에 따라, 상단 싱크(214) 및 하단 싱크(216) 및 I/O 회로(218)(아래에서 설명될 바와 같이 감지 증폭기(들), 멀티플렉서(들), 비트 라인(BL) 드라이버(들) 등을 포함함)는 RRAM 셀 어레이들(202-206)에 의해 공유될 수 있다. 달리 말하면, 상단 싱크(214) 및 하단 싱크(216) 및 I/O 회로(218)는 RRAM 매크로(108)를 동작시키는 동안 RRAM 셀 어레이들(202-206)에 의해 전역적으로 사용될 수 있다.
일부 실시예들에서, RRAM 셀 어레이(202)는 RRAM 셀 어레이들(204 및 206)의 것과는 상이한 메모리 요소 크기 또는 직경을 갖는다. 예를 들어, RRAM 셀 어레이(202)의 각각의 셀은 RRAM 셀 어레이들(204 및 206)의 셀과 비교하여 더 큰 동작 전압 레벨 및 더 낮은 내구성을 의미하는 더 작은 직경을 가질 수 있다. 이는 모든 RRAM 셀 어레이들(202, 204, 206)이 동일한 유형의 회로(예를 들어, 모두 1개의 비트를 나타내기 위해 1개의 셀을 사용하는 1c1b 회로)일 때 적용될 수 있다. 상이한 직경을 갖지만 동일한 두께 및 결정 구조를 달성하는 상이한 셀들에 대해, 동일한 레시피가 사용되어 셀들의 레이아웃 크기를 제어함으로써 셀들을 제조할 수 있다. 예를 들어, 예를 들어 1 내지 10 사이클의 내구성을 갖는 RRAM 셀 어레이(202) 및 예를 들어, 10,000 및 100,000 사이클의 내구성을 갖는 RRAM 셀 어레이들(204 및 206)은 동일한 레시피를 사용하여 하나의 RRAM 매크로에서 제조될 수 있다.
도 3은 일부 실시예들에 따른, 도 2의 RRAM 매크로(108)의 RRAM 셀 어레이들(202/204/206) 중 하나의 RRAM 셀(300)의 예시적인 개략도를 도시한다. 도 3의 예시된 실시예에서, 예시적인 RRAM 셀(300)은 저항기(302) 및 저항기(302)에 직렬로 결합된 트랜지스터(304)를 포함하고, 이는 RRAM 셀 어레이들(202/204/206)의 다른 RRAM 셀들 각각의 개개의 저항기 및 트랜지스터를 각각 제공하는 데 사용될 수 있다. 이러한 RRAM 셀(300)은 전형적으로 1 트랜지스터-1 저항기(1T1R) 구성으로 지칭된다. 도 3에서, RRAM 셀 어레이들(202/204/206)의 RRAM 셀(예를 들어, 300)은 1T1R 구성으로 구현되지만, 본 발명개시의 범위 내에 있으면서, 예를 들어, 1 다이오드-1 저항기(1D1R) 구성, 1 셀렉터-1 저항기(1S1R) 구성, 1 트랜지스터-많은 저항기(1T-manyR) 구성 등과 같은 가변 저항의 특성을 나타내는 다양한 구조물 중 임의의 구조물이 RRAM 셀 어레이들(202/204/206)의 RRAM 셀들에 의해 사용될 수 있다.
도 3에 도시된 바와 같이, 저항기(302)는 상단 전극(312), 캡핑 층(322), 가변 저항 유전체 층(332) 및 하단 전극(342)을 포함하는 다층 스택으로 형성된다. 일부 실시예들에서, 상단 전극(312)은 Pt, TiN/Ti, TiN, Ru, Ni 및 이들의 조합으로부터 선택된 물질들 중 적어도 하나로 형성될 수 있고; 캡핑 층(322)은 Ti, Ni, Hf, Nb, Co, Fe, Cu, V, Ta, W, Cr 및 이들의 조합과 같은 전이 금속 물질들 중 적어도 하나로 형성될 수 있고; 가변 저항 유전체 층(332)은 TiOx, NiOx, HfOx, NbOx, CoOx, FeOx, CuOx, VOx, TaOx, WOx, CrOx 및 이들의 조합과 같은 전이 금속 산화물 물질들 중 적어도 하나로 형성될 수 있으며; 하단 전극(342)은 TiN, TaN, W, Pt 및 이들의 조합으로부터 선택된 물질들 중 적어도 하나로 형성될 수 있다. 일부 실시예들에서, 가변 저항 유전체 층(332)은 하이-k 유전체 층을 포함할 수 있다.
일반적으로, 1T1R 구성으로 형성된 RRAM 셀(300)을 동작시키기기 위해(예를 들어, 논리 상태를 기록), 트랜지스터(304)는 먼저 트랜지스터(304)의 게이트에 연결된 워드 라인(WL)을 통해 인에이블/선택 신호에 의해 활성화되고(즉, 턴 온 됨), 그런 다음 저항기(302)의 상단 전극(312)에 연결된 비트 라인(BL) 및 트랜지스터(304)의 소스에 연결된 소스 라인(SL)을 통해 RRAM 셀(300) 양단에 전압 신호(예를 들어, 셋 전압 또는 리셋 전압)가 인가된다. 예를 들어, 논리 1을 RRAM 셀(300)에 기록하기 위해, RRAM 셀(300) 양단에 셋 전압이 인가되어(예를 들어, SL이 접지에 연결되어 있는 동안 BL은 셋 전압이 인가되거나, BL이 접지에 연결되어 있는 동안 SL은 셋 전압이 인가됨) 가변 저항 유전체 층(332)이 LRS(저 저항 상태)로 스위칭하게 하고; 논리 0을 RRAM 셀(300)에 기록하기 위해, RRAM 셀(300) 양단에 셋 전압보다 낮은 크기의 리셋 전압이 인가되어(예를 들어, SL이 접지에 연결되어 있는 동안 BL은 리셋 전압이 인가되거나, BL이 접지에 연결되어 있는 동안 SL은 리셋 전압이 인가됨) 가변 저항 유전체 층(332)이 HRS(고 저항 상태)로 스위칭하게 한다. 유사하게, RRAM 셀(300)로부터 기록된 논리 상태를 판독하기 위해, 트랜지스터(304)가 활성화된 후, 일반적으로 셋 전압 및 리셋 전압의 크기보다 작은 크기의 판독 전압이 RRAM 셀(300) 양단에 인가되고, RRAM 셀을 통해 전도되는 전류 신호(가변 저항 유전체 층(332)의 저항 상태로 인해 변화함)의 크기에 기초하여, RRAM 셀(300)에 기록된 논리 상태를 결정할 수 있다.
일부 실시예들에서, RRAM 셀에 기록하기 위한 셋 전압 및 리셋 전압의 개개의 극성은 반드시 동일할 필요는 없다. 구체적으로, 극성이 동일할 때(예를 들어, 모두 포지티브 또는 모두 네거티브), RRAM 셀은 통상적으로 유니폴라 RRAM 셀로서 지칭되고; 극성이 서로 상이할 때(예를 들어, 하나는 포지티브이고 다른 하나는 네거티브인 경우), RRAM 셀은 통상적으로 바이폴라 RRAM 셀로서 지칭된다. 일부 실시예들에 따라, RRAM 매크로(108)의 RRAM 셀 어레이들(202/204/206)의 각각의 RRAM 셀은 바이폴라 RRAM 셀 또는 유니폴라 RRAM 셀 중 어느 하나일 수 있다.
일반적으로, 가변 저항 유전체 층(예를 들어, 전이 금속 산화물 층)(332)은 특정 레시피를 사용하여 특정 두께 및 결정 구조를 갖도록 원자 층 증착(atomic layer deposition; ALD), 화학 기상 증착(chemical vapor deposition; CVD), 금속 유기 화학 기상 증착(metal-organic chemical vapor deposition; MOCVD) 등과 같은 증착에 의해 형성된다. 레시피는 증착 장비를 제어하는 다양한 제어 파라미터, 예를 들어, 가스 유량, 챔버 압력, 가스 라인의 부분 압력, 온도 등을 포함할 수 있다. 특정 두께 및 결정 구조를 갖는 가변 저항 유전체 층을 형성하기 위해, 다양한 제어 파라미터 각각에 대한 특정 값이 선택될 수 있다. 일부 실시예들에서, RRAM 매크로(108)의 RRAM 셀 어레이들(202/204/206)의 RRAM 셀들은 각각 단일 레시피에 의해 형성된다.
도 4는 일부 실시예들에 따른, 도 1의 RRAM 아키텍처(100)의 예시적인 회로 개략도(400)를 도시한다. 도 4의 예시적인 회로 개략도(400)에서, RRAM 셀 어레이들(202, 204 및 206) 각각은 하나의 RRAM 셀을 포함하지만, 일부 실시예들에서, RRAM 셀 어레이들(202, 204 및 206) 각각은 행렬 구성으로 배열된 복수의 RRAM 셀들을 포함하며, 각각의 행은 개개의 WL을 포함하고, 각각의 열은 개개의 BL 및 SL을 포함하고, 복수의 RRAM 셀들 각각은 열(BL/SL)과 행(WL)의 개개의 교차점에 배치됨을 이해한다.
예를 들어, RRAM 셀 어레이(202)의 복수의 RRAM 셀들 중 RRAM 셀(402)은 RRAM 셀 어레이(202)의 복수 행 중 제 1 행(예를 들어, WL(410)을 포함하는 행)과 복수 열 중 제 1 열(예를 들어, BL(408-1) 및 SL(412-1)을 포함하는 열)의 교차점에 배치되고; RRAM 셀 어레이(204)의 복수의 RRAM 셀들 중 RRAM 셀(404)은 RRAM 셀 어레이(204)의 복수 행 중 제 1 행(예를 들어, WL(414)을 포함하는 행)과 복수 열 중 제 1 열(예를 들어, BL(408-2) 및 SL(412-2)을 포함하는 열)의 교차점에 배치되며; RRAM 셀 어레이(206)의 복수의 RRAM 셀들 중 RRAM 셀(406)은 RRAM 셀 어레이(206)의 복수 행 중 제 1 행(예를 들어, WL(416)을 포함하는 행)과 복수 열 중 제 1 열(예를 들어, BL(408-3) 및 SL(412-3)을 포함하는 열)의 교차점에 배치된다.
또한, 일부 실시예들에서, RRAM 셀 어레이들(202, 204 및 206)의 RRAM 셀들은 각각 직렬로 결합된 저항기 및 트랜지스터에 의해 형성된 1T1R RRAM 셀로 구현될 수 있다(도 3). 이러한 1T1R RRAM 셀은 3 단자 디바이스로서 형성되며, 3 단자는 대응하는 BL, WL 및 SL에 각각 결합된다.
도 4의 예에 도시된 바와 같이, RRAM 셀 어레이(202)는 직렬로 결합된 저항기(402R) 및 트랜지스터(402T)에 의해 형성된 RRAM 셀(402)을 포함하고; RRAM 셀 어레이(204)는 직렬로 결합된 저항기(404R) 및 트랜지스터(404T)에 의해 형성된 RRAM 셀(404)을 포함하며; RRAM 셀 어레이(206)는 직렬로 결합된 저항기(406R) 및 트랜지스터(406T)에 의해 형성된 RRAM 셀(406)을 포함한다. 또한, RRAM 셀(402)은 BL(408-1)(트랜지스터(402T)에 연결되지 않은 저항기(402R)의 단부를 통해), WL(410)(트랜지스터(402T)의 게이트를 통해) 및 SL(412-1)(트랜지스터(402T)의 소스를 통해)에 결합되고; RRAM 셀(404)은 BL(408-2)(트랜지스터(404T)에 연결되지 않은 저항기(404R)의 단부를 통해), WL(414)(트랜지스터(404T)의 게이트를 통해) 및 SL(412-2)(트랜지스터(404T)의 소스를 통해)에 결합되며; RRAM 셀(406)은 BL(408-3)(트랜지스터(406T)에 연결되지 않은 저항기(406R)의 단부를 통해), WL(416)(트랜지스터(406T)의 게이트를 통해) 및 SL(412-3)(트랜지스터(406T)의 소스를 통해)에 결합된다.
일부 실시예들에서, RRAM 셀 어레이(202)의 BL(408-1)은 RRAM 셀 어레이(204)의 BL(408-2)에 결합될 수 있지만, I/O 회로(218)의 측면 상의 2개의 RRAM 셀들(예를 들어, RRAM 셀들(404 및 406))이 동시에 액세스될 때 신호의 누화를 피하기 위해 RRAM 셀 어레이(206)의 BL(408-3)로부터 격리될 수 있음을 이해한다. 유사하게, RRAM 셀 어레이(202)의 SL(412-1)은 RRAM 셀 어레이(204)의 SL(412-2)에 결합될 수 있지만, 동일한 목적을 위해 RRAM 셀 어레이(206)의 SL(412-3)로부터 격리될 수 있다.
일부 실시예들에서, 앞서 언급한 바와 같이, RRAM 셀 어레이들(202, 204 및 206)은 개개의 WL 드라이버들(208/210/212)을 통해 신호 소스 회로(106)에 각각 결합된다. 보다 구체적으로, RRAM 셀 어레이들(202, 204 및 206)은 대응하는 WL들(410, 414 및 416)을 거쳐 개개의 WL 드라이버들(208, 210 및 212)을 통해 신호 소스 회로(106) 중 WL 신호 소스 회로(106W)에 결합된다. 일부 실시예들에서, WL 드라이버들(208/210/212) 각각은 서로 직렬로 결합되는 풀업 트랜지스터(예를 들어, p 형 MOSFET) 및 풀다운 트랜지스터(예컨대, n 형 MOSFET)를 포함한다. 풀업 트랜지스터 및 풀다운 트랜지스터는 각각 본 발명개시의 범위 내에 있으면서 다양한 다른 유형의 트랜지스터들 중 임의의 트랜지스터로 구현될 수 있음을 이해한다.
예를 들어, WL 드라이버(208)는 풀업 트랜지스터(418U) 및 풀다운 트랜지스터(418D)를 포함하고; WL 드라이버(210)는 풀업 트랜지스터(420U) 및 풀다운 트랜지스터(420D)를 포함하며; WL 드라이버(212)는 풀업 트랜지스터(422U) 및 풀다운 트랜지스터(422D)를 포함한다. 아래에서 설명되는 바와 같이, WL 드라이버들(208, 210 및 212) 각각의 풀업 트랜지스터들 및 풀다운 트랜지스터들 모두는 이들 개개의 게이트에서 제어 논리 회로(104)에 결합되고, 제어 논리 회로(104)에 의해 제어되어 선택적으로 턴 온/턴 오프 되며, WL 드라이버들(208, 210 및 212) 각각의 풀업 트랜지스터들은 이들 개개의 소스에서 WL 신호 소스 회로(106W)에 결합되어 WL 전압 신호(423)를 수신한다. WL 신호 소스 회로(106W)의 세부 사항은 도 5a를 참조하여 설명될 것이다.
일부 실시예들에서, 상단 싱크(214) 및 하단 싱크(216)는 각각 하나 이상의 트랜지스터들(426, 428 및 430) 및 하나 이상의 트랜지스터들(432, 434 및 436)을 포함할 수 있고, 그 각각은 제어 논리 회로(104)에 의해 제어되어 선택적으로 턴 온/턴 오프 될 수 있다. 트랜지스터들(426, 428, 430, 432, 434 및 436)은 각각 n 형 MOSFET로서 구현될 수 있거나, 본 발명개시의 범위 내에 있으면서 다양한 다른 유형의 트랜지스터들 중 임의의 트랜지스터로 구현될 수 있다. 일부 실시예들에서, I/O 회로(218)는 트랜지스터들(438, 440, 442, 444, 446 및 448), 복수의 전송 게이트들(450, 452, 454 및 456) 및 감지 증폭기(sensing amplifier; SA)(458)를 포함할 수 있다.
일부 실시예들에서, I/O 회로(218)는 대응하는 BL 및 SL을 통해 하나 이상의 RRAM 셀 어레이들(202, 204 및 206)의 RRAM 셀에 선택적으로 결합된다. 특히, 액세스될 수 있도록(예를 들어, 기록 또는 판독 중 어느 하나), RRAM 셀 어레이(202)의 RRAM 셀(402)은 제어 논리 회로(104)에 의해 선택되어 전송 게이트들(450 및 452)을 활성화시킴으로써 I/O 회로(218)에 의해 결합되고; RRAM 셀 어레이(204)의 RRAM 셀(404)은 제어 논리 회로(104)에 의해 선택되어 전송 게이트들(450 및 452)을 활성화시킴으로써 I/O 회로(218)에 의해 결합되며; RRAM 셀 어레이(206)의 RRAM 셀(406)은 제어 논리 회로(104)에 의해 선택되어 전송 게이트들(454 및 456)을 활성화시킴으로써 I/O 회로(218)에 의해 결합된다.
일부 실시예들에서, 기록되는 동안(즉, 대응하는 전송 게이트들은 활성화되었음), RRAM 셀 어레이들(202, 204, 및 206)의 각각의 RRAM 셀은 I/O 회로(218)를 통해, 그리고 나서 대응하는 BL 또는 SL을 통해 신호 소스 회로 중 BL 신호 소스 회로(106B)로부터 BL 전압 신호(예를 들어, 셋 전압 또는 리셋 전압)(453)를 수신하도록 구성된다. 보다 구체적으로, 트랜지스터들(442, 444, 446 및 448)은 선택적으로 턴 온/턴 오프 되도록 제어 논리 회로(104)에 의해 제어되어 BL 전압 신호(453)가 원하는 BL 또는 SL을 통해 원하는 RRAM 셀에 전달되게 할 수 있다. 트랜지스터들(442, 444, 446 및 448)은 각각 n 형 MOSFET로서 구현될 수 있거나, 본 발명개시의 범위 내에 있으면서 다양한 다른 유형의 트랜지스터들 중 임의의 트랜지스터로 구현될 수 있다.
일부 실시예들에서, 판독되는 동안(즉, 대응하는 전송 게이트들은 활성화되었음), SA(458)는 제어 논리 회로(104)에 의해 선택적으로 턴 온/턴 오프 되는 트랜지스터들(438 및 440)을 통해 RRAM 셀 어레이들(202, 204 및 206) 중 하나의 RRAM 셀에 결합되거나, 또한 선택적 온/오프 트랜지스터들(438 및 440)을 통해 I/O 회로(218)의 반대 측에 배치된 2개의 RRAM 셀 어레이들의 개개의 RRAM 셀들에 결합된다. 패싱 게이트의 역할을 하는 트랜지스터들(438 및 440)은 각각 n 형 MOSFET로서 구현될 수 있거나, 본 발명개시의 범위 내에 있으면서 다양한 다른 유형의 트랜지스터들 중 임의의 트랜지스터로 구현될 수 있다. BL 신호 소스 회로(106B) 및 SA(458)의 세부 사항은 각각 도 5a 및 도 5c를 참조하여 설명될 것이다.
도 5a는 다양한 실시예들에 따른, 도 4의 WL 신호 소스 회로(106W)의 예시적인 블록도를 도시한다. 도 5a의 도시된 실시예에서, WL 신호 소스 회로(106W)는 전압 변환기(502)(예를 들어, 전하 펌프), 트랜지스터(504)(예를 들어, p 형 MOSFET), 비교기(506)(예를 들어, 증폭기), 제 1 전송 게이트(508) 및 제 2 전송 게이트(510)를 포함한다. 일부 실시예들에서, 비교기(506)는 2개의 입력 단자 및 1개의 출력 단자를 가지며, 입력 단자 중 하나(예를 들어, 반전 입력 단자)는 제 1 기준 전압(511)을 수신하도록 구성된다. 비교기(506)의 출력 단자는 트랜지스터(504)의 게이트에 결합되고, 트랜지스터(504)는 제 2 기준 전압(513)(예를 들어, 입력/출력 Vdd)에 결합된 소스, 및 비교기(506)의 입력 단자 중 다른 하나(예를 들어, 비반전 입력 단자) 및 제 1 전송 게이트(508)에 결합된 드레인을 포함한다. 일부 실시예들에서, 비교기(506) 및 트랜지스터(504)는 신호 레벨이 제 2 기준 전압(513)에 실질적으로 가까운 전압 신호(515)를 제공하도록 구성된 저 드롭 아웃(low-dropout; LDO) 레귤레이터를 형성한다.
도 5a를 계속 참조하면, 일부 실시예들에서, 제 1 전송 게이트(508)는 실질적으로 제 2 기준 전압(513)에 가까운 전압 신호(515)에 기초하여 WL 전압 신호(423)를 제공하도록 구성된다. 일부 다른 실시예들에서, 전하 펌프(502)는 WL 전압 신호(423)의 원하는 신호 레벨이 제 2 기준 전압(513)보다 클 때 제 2 전송 게이트(510)를 통해 WL 전압 신호(423)를 제공하도록 구성된다. 일부 실시예들에서, WL 전압 신호(423)의 원하는 신호 레벨이 제 2 기준 전압(513)보다 크지 않을 때, WL 전압 신호(423)의 신호 레벨이 제 2 기준 전압(513)과 동일할 수 있도록 비교기(506) 및 트랜지스터(504)에 의해 형성된 LDO 레귤레이터에 의한 WL 전압 신호(423)는 제 1 전송 게이트(508)를 통해 제공된다.
도 5b는 다양한 실시예들에 따른, 도 4의 BL 신호 소스 회로(106B)의 예시적인 블록도를 도시한다. 도 5b의 도시된 실시예에서, BL 신호 소스 회로(106B)는 전압 변환기(522)(예를 들어, 전하 펌프), 트랜지스터(524)(예를 들어, p 형 MOSFET), 비교기(526)(예를 들어, 증폭기), 제 1 전송 게이트(528) 및 제 2 전송 게이트(530)를 포함한다. 일부 실시예들에서, 비교기(526)는 2개의 입력 단자 및 1개의 출력 단자를 가지며, 입력 단자 중 하나(예를 들어, 반전 입력 단자)는 제 1 기준 전압(523)을 수신하도록 구성된다. 비교기(526)의 출력 단자는 트랜지스터(524)의 게이트에 결합되고, 트랜지스터(524)는 제 2 기준 전압(527)(예를 들어, 입력/출력 Vdd)에 결합된 소스 및 비교기(526)의 입력 단자 중 다른 하나(예를 들어, 비반전 입력 단자) 및 제 1 전송 게이트(528)에 결합된 드레인을 포함한다. 도 5a에 도시된 바와 같은 WL 신호 소스 회로(106W)의 트랜지스터(504) 및 비교기(506)와 유사하게, 비교기(526) 및 트랜지스터(524)는 신호 레벨이 제 2 기준 전압(527)에 실질적으로 가까운 전압 신호(525)를 제공하도록 구성된 다른 저 드롭 아웃(LDO) 레귤레이터를 형성한다.
도 5b를 계속 참조하면, 일부 실시예들에서, 제 1 전송 게이트(528)는 실질적으로 제 2 기준 전압(527)에 가까운 전압 신호(525)에 기초하여 BL 전압 신호(453)를 제공하도록 구성된다. 일부 다른 실시예들에서, 전하 펌프(522)는 BL 전압 신호(453)의 원하는 신호 레벨이 제 2 기준 전압(527)보다 클 때 제 2 전송 게이트(530)를 통해 BL 전압 신호(453)를 제공하도록 구성된다. 일부 실시예들에서, BL 전압 신호(453)의 원하는 신호 레벨이 제 2 기준 전압(527)보다 크지 않을 때, BL 전압 신호(453)의 신호 레벨이 제 2 기준 전압(527)과 동일할 수 있도록 비교기(526) 및 트랜지스터(524)에 의해 형성된 LDO 레귤레이터에 의한 BL 전압 신호(453)는 제 1 전송 게이트(528)를 통해 제공된다. 일부 실시예들에서, WL 전압 신호(423)의 신호 레벨은 BL 전압 신호(453)의 신호 레벨에 대응할 수 있다. 예를 들어, BL 전압 신호(453)가 각각 셋 전압 및 리셋 전압과 동일할 때, WL 전압 신호(423)의 개개의 신호 레벨은 상이할 수 있다.
도 5c는 다양한 실시예들에 따른, 도 4의 SA(458)의 예시적인 회로도를 도시한다. 도 5c의 도시된 실시예에 도시된 바와 같이, SA(458)는 또한 본 명세서에서 "판독 회로(544R)"로 지칭되는 I/O 회로(218)(도 4)의 일부를 통해 2개의 RRAM 셀들(540 및 542)에 결합되고 바이어스 발생기 회로(548B)에 결합된다. 일부 실시예들에서, RRAM 셀들(540 및 542)은 RRAM 셀 어레이들(202, 204 및 206) 중 I/O 회로(218)의 대향 측에 배치된 2개의 상이한 RRAM 셀 어레이들의 개개의 "판독 중"인 RRAM 셀들, 예를 들어, RRAM 셀들(402 및 406), RRAM 셀들(404 및 406) 등을 나타낸다. 따라서, 일부 실시예들에 따라, RRAM 셀들(540 및 542) 각각은 저항기 및 직렬로 결합된 트랜지스터에 의해 형성된다. 예를 들어, RRAM 셀(540)은 저항기(540R) 및 트랜지스터(540T)에 의해 형성되고; RRAM 셀(542)은 저항기(542R) 및 트랜지스터(542T)에 의해 형성된다.
일부 실시예들에서, SA(458)는 제 1 인버터(544), 제 2 인버터(546), 제 1 전송 게이트(548), 제 2 전송 게이트(550), 트랜지스터들(552, 554, 556 및 558)을 포함한다. 제 1 인버터(544) 및 제 2 인버터(546)는 교차 결합되어 래치(즉, 제 1 인버터(544)의 입력 단자는 제 2 인버터(546)의 출력 단자에 결합되고, 제 2 인버터(546)의 입력 단자는 제 1 인버터(544)의 출력 단자에 결합됨)를 형성하고; 제 1 전송 게이트(548)는 제 1 인버터(544)의 입력 단자/제 2 인버터(546)의 출력 단자와 노드 X 사이에 결합되고; 제 2 전송 게이트(550)는 제 1 인버터(544)의 출력 단자/제 2 인버터(546)의 입력 단자와 노드 Y 사이에 결합되고; 트랜지스터(552)(예를 들어, p 형 MOSFET)는 기준 전압(555)(예를 들어, Vdd)과 노드 X 사이에 결합되며; 트랜지스터(554)(예를 들어, p 형 MOSFET)는 기준 전압(555)과 노드 Y 사이에 결합된다. 일부 실시예들에서, 제 1 인버터(544) 및 제 2 인버터(546), 제 1 전송 게이트(548) 및 제 2 전송 게이트(550) 및 트랜지스터들(552 및 554)은 RRAM 셀들(540 및 542)의 논리 상태를 결정(예를 들어, 판독)하기 위해서 감지/증폭 기능을 수행하도록 구성되고, 이는 아래에서 설명될 것이다. 트랜지스터들(556 및 558)은 노드 X 및 노드 Y에 각각 결합되고, RRAM 셀들(540 및 542)에 대한 판독 전압을 제어하기 위해 판독 회로(544R) 및 바이어스 발생기 회로(548B)에 모두 결합되며, 이는 아래에서 설명될 것이다.
일부 실시예들에서, 판독 회로(544R)는 트랜지스터들(560, 562, 564 및 566), 전송 게이트들(568 및 570) 및 기준 전류 소스(572)를 포함한다. 트랜지스터들(560, 562, 564 및 566)은 각각 n 형 MOSFET로서 구현될 수 있거나, 본 발명개시의 범위 내에 있으면서 다양한 다른 유형의 트랜지스터들 중 임의의 트랜지스터로 구현될 수 있다. RRAM 셀(540)은 트랜지스터(560) 및 전송 게이트(568)를 통해 SA(458)에 결합되고; RRAM 셀(542)은 트랜지스터(562) 및 전송 게이트(570)를 통해 SA(458)에 결합된다. 일부 실시예들에서, RRAM 셀들(540 및 542)이 각각 RRAM 셀(402)(또는 404) 및 RRAM 셀(406)(도 4)을 나타낼 때, 트랜지스터들(560 및 562)은 각각 트랜지스터들(438 및 440)(도 4)을 나타낼 수 있고, 전송 게이트들(568 및 570)은 각각 전송 게이트들(450 및 454)(도 4)을 나타낼 수 있다. RRAM 아키텍처(100)의 동작들이 설명될 때, 판독 회로(544R)는 아래에서 더욱 상세히 설명될 것이다.
일부 실시예들에서, 바이어스 발생기 회로(548B)는 비교기(573), 트랜지스터들(574, 576, 및 578), 및 가변 저항기(580)를 포함한다. 트랜지스터(574)는 p 형 MOSFET로 구현되고, 트랜지스터들(576 및 578)은 각각 n 형 MOSFET로 구현된다. 트랜지스터들(574 내지 578)은 본 발명개시의 범위 내에 있으면서 다양한 다른 유형의 트랜지스터들 중 임의의 트랜지스터로 구현될 수 있음을 이해한다. 비교기(573)는 2개의 입력 단자 및 1개의 출력 단자를 가지며, 입력 단자 중 하나(예를 들어, 반전 입력 단자)는 판독 전압(581)을 수신하도록 구성된다. 비교기(573)의 출력 단자는 트랜지스터(576)의 게이트 및 SA(458)의 트랜지스터들(556 및 558)의 개개의 게이트들에 결합된다. 트랜지스터(576)는 비교기(573)의 입력 단자 중 다른 하나(예를 들어, 비반전 입력 단자) 및 트랜지스터(578)의 드레인에 결합된 소스, 및 트랜지스터(574)를 통해 기준 전압(555)에 결합된 드레인을 포함한다. 일부 실시예들에서, 트랜지스터(578)는 가변 저항기(580)를 통해 접지에 결합되며, 가변 저항기(580)는 폴리 저항기일 수 있다. 또한, 일부 실시예들에서, 바이어스 발생기 회로(548B)는 판독 전압(581)에 기초하여 전압 신호(583)를 제공하도록 구성된다. 전압 신호(583)는 트랜지스터들(556 및 558)의 게이트들에 결합된다. 판독 전압(581)에서 제어되는 이러한 전압 신호(583)는 개개의 판독 동작을 위해 RRAM 셀들(540 및/또는 542)에 의해 사용될 수 있다.
도 4 내지 도 5c는 RRAM 아키텍처(100)의 동작을 도시하기 위해 RRAM 아키텍처(100)의 적어도 일부를 각각 도시하고 있기 때문에, 도 4 내지 도 5c에 도시된 참조 번호가 다시 다음의 설명에서 사용된다. 일부 실시예들에서, RRAM 매크로(108) 내의 상이한 RRAM 셀 어레이들이 상이한 RRAM 요소 크기 및/또는 상이한 동작 전압 레벨을 가질 때, 상이한 내구성을 갖는 다수의 애플리케이션에 RRAM 아키텍처(100)가 사용될 수 있다. 고 내구성 애플리케이션의 경우, 정보 비트가 I/O 회로(218)의 대향 측에 배치된 RRAM 어레이들의 적어도 2개의 RRAM 셀들에 원래의 논리 상태 및 상보적인 논리 상태로 각각 기록될 수 있고; 저 내구성 애플리케이션의 경우, 정보 비트가 I/O 회로(218)의 양측 중 어느 하나에 배치된 RRAM 어레이들 중 하나의 RRAM 셀에 원래의 논리 상태로 기록될 수 있다. 고 내구성 애플리케이션 및 저 내구성 애플리케이션에 사용될 RRAM 아키텍처(100)의 동작들이 각각 아래에서 설명될 것이다.
일부 실시예들에서, 고 내구성 애플리케이션을 위해 RRAM 아키텍처(100)를 동작시키기 위해, 제어 논리 회로(104)는 먼저 한 쌍의 RRAM 셀 어레이들(예를 들어, 204 및 206)을 선택할 수 있다. 일부 실시 예에서, 한 쌍의 RRAM 셀 어레이들(204 및 206)은 I/O 회로(218)의 대향 측에 배치된다. 고 내구성 애플리케이션에 사용될 RRAM 셀 어레이들(204 및 206)을 결정하면, 제어 논리 회로(104)는 RRAM 셀 어레이(204)로부터 하나의 RRAM 셀(예를 들어, RRAM 셀(404))이 정보 비트의 원래 논리 상태로 기록되도록 선택하고, RRAM 셀 어레이(206)로부터의 하나의 RRAM 셀(예를 들어, RRAM 셀(406))이 정보 비트의 상보적인 논리 상태로 기록되도록 선택한다. 즉, RRAM 셀들(404 및 406) 중 하나는 셋되고(따라서, 논리 1을 나타냄), RRAM 셀들(404 및 406) 중 다른 하나는 리셋된다(따라서, 논리 0을 나타냄).
RRAM 셀(404)에 액세스하기 위해, 제어 논리 회로(104)는 WL 드라이버(210)의 트랜지스터들(420U 및 420D)을 상보적으로 턴 온/턴 오프 하여 (예를 들어, 트랜지스터(420U)를 턴 온 하고 트랜지스터(420D)를 턴 오프 함) RRAM 셀(404)의 개개의 WL(414)을 어서트하고, I/O 회로(218)의 전송 게이트들(450 및 452)을 활성화시킴으로써 BL(408-2) 및 SL(412-2)을 어서트한다. 따라서, 제어 논리 회로(104)는 WL 신호 소스 회로(106W)가 어서트된 WL(414)을 통해 선택된 RRAM 셀(404)에 WL 전압 신호(423)를 제공하여 RRAM 셀(404)의 트랜지스터(404T)를 활성화(턴 온)시킬 수 있다. 동시에 또는 이후에, 제어 논리 회로(104)는 BL 신호 소스 회로(106B)가 BL(408-2) 또는 SL(412-2)을 통해 RRAM 셀(404)에 셋 전압의 신호 레벨로 BL 전압 신호(453)를 제공하여 RRAM 셀(404)에 논리 1을 기록하게 할 수 있다. 보다 구체적으로, 이러한 기록 동작 동안, 제어 논리 회로(104)는 SA(458)가 RRAM 셀(404)에 액세스하는 것을 격리시키도록 트랜지스터(438)를 턴 오프 할 수 있고, BL 전압 신호(453)가 SL(412-2)을 통해 RRAM 셀(404)로 전달되게 하도록 (트랜지스터(444)를 턴 오프 하면서) 트랜지스터(442)를 턴 온 하거나, BL 전압 신호(453)가 BL(408-2)을 통해 RRAM 셀(404)로 전달되게 하도록 (트랜지스터(442)를 턴 오프 하면서) 트랜지스터(444)를 턴 온 할 수 있다.
일부 실시예들에서, RRAM 셀(406)에 액세스하기 위해, 제어 논리 회로(104)는 WL 드라이버(212)의 트랜지스터들(422U 및 422D)을 상보적으로 턴 온/턴 오프 하여 (예를 들어, 트랜지스터(422U)를 턴 온 하고 트랜지스터(422D)를 턴 오프 함) RRAM 셀(406)의 개개의 WL(416)을 어서트하고, I/O 회로(218)의 전송 게이트들(454 및 456)을 활성화시킴으로써 BL(408-3) 및 SL(412-3)을 어서트한다. 따라서, 제어 논리 회로(104)는 WL 신호 소스 회로(106W)가 어서트된 WL(416)을 통해 선택된 RRAM 셀(406)에 WL 전압 신호(423)를 제공하여 RRAM 셀(406)의 트랜지스터(406T)를 활성화(턴 온)시킬 수 있다. 동시에 또는 이후에, 제어 논리 회로(104)는 BL 신호 소스 회로(106B)가 BL(408-3) 또는 SL(412-3)을 통해 RRAM 셀(406)에 리셋 전압의 신호 레벨로 BL 전압 신호(453)를 제공하여 RRAM 셀(406)에 논리 1을 기록하게 할 수 있다. 보다 구체적으로, 이러한 기록 동작 동안, 제어 논리 회로(104)는 SA(458)가 RRAM 셀(406)에 액세스하는 것을 격리시키도록 트랜지스터(438)를 턴 오프 할 수 있고, BL 전압 신호(453)가 SL(412-3)을 통해 RRAM 셀(406)로 전달되게 하도록 (트랜지스터(448)를 턴 오프 하면서) 트랜지스터(446)를 턴 온 하거나, BL 전압 신호(453)가 BL(408-3)을 통해 RRAM 셀(406)로 전달되게 하도록 (트랜지스터(446)를 턴 오프 하면서) 트랜지스터(448)를 턴 온 할 수 있다. 본 발명개시의 일부 실시예들에 따라, RRAM 셀들(404 및 406)에 대해 수행된 기록 동작들은 반드시 동시에 발생하는 것은 아님을 유념한다.
다양한 실시예들에 따라, RRAM 셀들(404 및 406)이 각각 정보 비트의 원래의 논리 상태(논리 1) 및 상보적인 논리 상태(논리 0)로 기록된 후에, 제어 논리 회로(104)는 RRAM 셀들(404 및 406)로부터 개개의 논리 상태들을 동시에 판독할 수 있다. 앞서 설명한 기록 동작과 유사하게, RRAM 셀들(404 및 406)은 (트랜지스터들(420U/420D 및 422U/422D)을 상보적으로 턴 온/턴 오프 하여) 개개의 WL들(414 및 416)을 어서트하고 (전송 게이트들(450, 452, 454, 및 456)을 활성화시켜) BL들(408-2 및 480-3) 및 SL들(412-2 및 412-3)을 어서트함으로써 판독되도록 허용된다. RRAM 셀들(404 및 406)에 의해 나타나는 논리 상태를 판독하기 위해, 일부 실시예들에서, 제어 논리 회로(104)는 트랜지스터들(442, 444, 446 및 448)을 턴 오프 하여 BL 전압 신호(453)를 RRAM 셀들(404 및 406)로부터 격리시킬 수 있고, 트랜지스터들(438 및 440)을 턴 온 하여 SA(458)가 RRAM 셀들(404 및 406)에 액세스하게 할 수 있다.
도 5c를 다시 참조하면, 앞서 언급한 바와 같이, 2개의 RRAM 셀들(540 및 542)은 판독 중인 RRAM 셀들(즉, 현재의 예에서 RRAM 셀들(404 및 406))을 나타내고, 트랜지스터들(560 및 562)은 각각 판독 중인 RRAM 셀들의 대응하는 패스 게이트 트랜지스터들(438 및 440)(도 4)을 나타내며, 전송 게이트들(568 및 570)은 각각 판독 중인 RRAM 셀들의 대응하는 전송 게이트들(450 및 454)(도 4)을 나타낸다. 일부 실시예들에서, 상이한 어레이들에 배치된 2개의 RRAM 셀(540)(예를 들어, 404) 및 RRAM 셀(542)(예를 들어, 406)로부터 개개의 논리 상태를 판독하기 위해, 제어 논리 회로(104)는 먼저 트랜지스터들(564 및 566)을 턴 오프 하여 RRAM 셀들(540 및 542)로부터 기준 전류 소스(572)를 격리시킨다. 그러나 일부 실시예들에서, 제어 논리 회로(104)는 RRAM 셀들(540 및 542) 중 단지 하나만 판독될 때 트랜지스터들(564 및 566)을 상보적으로 턴 온 할 수 있고, 이는 아래에서 설명될 것이다.
도 5c를 여전히 참조하면, 일부 실시예들에서, 제어 논리 회로(104)는 트랜지스터(574)를 턴 온 하여 바이어스 발생기 회로(548B)를 활성화시킬 수 있다. 활성화되면, 비교기(573) 및 트랜지스터(576)에 의해 형성된 LDO 회로는 판독 전압(581)에 실질적으로 가까운 신호 레벨을 갖는 전압 신호(583)를 제공하도록 구성된다. 또한, 이러한 LDO 회로는 RRAM 셀들(540 및 542)에 보다 신뢰성 있는 판독 전압을 제공하기 위해 판독 RRAM 셀들(540/542)의 로딩을 시뮬레이트할 수 있는 트랜지스터(578) 및 가변 저항기(580)에 의존할 수 있다. 앞서 언급한 바와 같이, 트랜지스터들(556 및 558)은 바이어스 발생기 회로(548B)에 의해 제공되는 바와 같은 판독 전압으로 전압 신호(583)를 수신하도록 구성된다. 일부 실시예들에서, 이러한 판독 전압은 SL(412-2)을 통해 RRAM 셀(540)(예를 들어, 404)에 인가되고 SL(412-3)을 통해 RRAM 셀(542)(예를 들어, 406)에 인가되며, 개개의 BL들(408-2 및 408-3)은 접지에 결합될 수 있다. RRAM 셀(540)(예를 들어, 404) 및 RRAM 셀(542)(예를 들어, 406)의 개개의 트랜지스터들(404T 및 406T)이 턴 온 되기 때문에(즉, 둘 다 실질적으로 유사한 ON 저항을 나타냄), LRS로 셋된 RRAM 셀(540)의 저항기(404R) 및 HRS로 리셋된 RRAM 셀(542)의 저항기(406R)를 통해 전도되는 전류 신호들(591 및 593)(도 5c)은 개개의 상이한 신호 레벨을 가질 수 있다. 일부 실시예들에서, 전류 신호들(591 및 593)은 RRAM 셀들(540 및 542)을 통해 각각 전도되도록 동시에 발생될 수 있다. 보다 구체적으로, RRAM 셀들(540 및 542)이 각각 RRAM 셀들(404 및 406)(도 4)을 나타내는 현재의 예에서, 전류 신호(591)는 SL(412-2), 트랜지스터(404T), 저항기(404R), BL(408-2), 선택적으로 BL(408-1), 트랜지스터들(428 및 426)을 통해 접지로 흐를 수 있고; 전류 신호(593)는 SL(412-3), 트랜지스터(406T), 저항기(406R), BL(408-3), 트랜지스터들(432 및 434)을 통해 접지로 흐를 수 있다. 일부 실시예들에서, 트랜지스터들(426, 428, 430, 432, 434 및 436)은 제어 논리 회로(104)에 의해 선택적으로 턴 온 또는 턴 오프 될 수 있다. 일부 실시예들에서, 전류 신호들(591 및 593)은 각각 정보 비트의 대응하는 LRS 전류 신호 및 HRS 전류 신호로 지칭된다.
일부 실시예들에서, 이러한 2개의 전류 신호들(591 및 593)은 노드 X 및 노드 Y에서의 개개의 전압 레벨(즉, 논리 상태)이 교차 결합된 인버터들(544 및 546)에 의해 래치(즉, 고정)될 때까지 노드 X 및 노드 Y에서의 전압 레벨을 변화시킬 수 있다. 일부 실시예들에서, 전류 신호들(591 및 593)이 노드 X 및 노드 Y에서 전압 레벨을 변화시키기 전에, 제어 논리 회로(104)는 트랜지스터들(552 및 554)을 턴 온 하여 전송 게이트들(548 및 550)을 통해 인버터들(544 및 546)을 프리 차지할 수 있고, 이는 선택 사항이다. 노드 X 및 노드 Y에서의 전압 레벨(즉, 논리 상태)이 SA(458)에 의해 래치(또는 결정)된 후에, 제어 논리 회로(104)는 그에 따라 RRAM 셀(540)(예를 들어, 404) 및 RRAM 셀(542)(예를 들어, 406)에 의해 나타나는 개개의 논리 상태를 결정할 수 있다. 현재의 예에서, 제어 논리 회로(104)에 의해 결정된 RRAM 셀들(404 및 406)의 논리 상태는 각각 논리 1 및 논리 0일 수 있다.
개시된 RRAM 아키텍처(100)의 제어 논리 회로(104)는 정보 비트의 원래의 논리 상태 및 상보적인 논리 상태로 각각 기록된 2개의 RRAM 셀들을 통해 전도되는 2개의 상이한 전류 신호들을 비교함으로써 정보 비트의 논리 상태를 결정한다. 그렇게 함으로써, SA(458)는 정보 비트의 원래의 논리 상태를 보다 효율적으로 결정할 수 있다. 기존의 RRAM 디바이스에서는 미리 정의된 기준 전류와 그 내부에서 전도되는 전류 신호의 비교에 의해서만 RRAM의 논리 상태가 결정될 수 있기 때문이다. 그리고 미리 정의된 기준 전류의 전류 레벨은 통상적으로 2개의 통계 전류 신호들의 전류 레벨의 중간에 있도록 선택되어 (하나는 기존 RRAM 디바이스의 통계적으로 결정된 HRS 전류 신호이고, 다른 하나는 기존 RRAM 디바이스의 통계적으로 결정된 LRS 전류 신호임) 대응하는 SA가 RRAM 셀에 의해 나타나는 논리 상태가 논리 1 또는 0인지를 정확하게 결정할 수 있게 한다. 이와 같이, 기준 전류와 임의의 RRAM 셀을 통해 전도되는 결정될 전류 신호(LRS 전류 신호 또는 HRS 전류 신호 중 어느 하나) 사이의 전류 레벨 차이는 비교적 작다. 이와는 아주 대조적으로, 개시된 RRAM 아키텍처(100)의 SA(458)는 정보 비트의 원래의 논리 상태를 결정하기 위해 하나의 정보 비트의 대응하는 HRS 전류 신호 및 LRS 전류 신호로서 의도적으로 전도된 2개의 상이한 전류 신호들에 의존하며, 이들은 그 사이에 실질적으로 더 큰 전류 레벨 차이를 가질 수 있다. 결과적으로, 한 쌍의 RRAM 셀들에 기록할 때, 한 쌍의 RRAM 셀들이 정보 비트의 대응하는 HRS 전류 신호 및 LRS 전류 신호를 각각 전도하게 하면, 결국 개개의 셋 전압 및 리셋 전압(즉, 기록 전압)의 전압 레벨은 실질적으로 낮아질 수 있고, 이는 RRAM 셀이 더 높은 내구성을 가질 수 있게 한다.
일부 실시예들에서, RRAM 아키텍처(100)를 저 내구성 애플리케이션에 사용되도록 동작시키는 것은, 제어 논리 회로(104)가 RRAM 아키텍처(100)의 하나의 RRAM 셀 어레이의 RRAM 셀(들)(예를 들어, RRAM 셀 어레이(202)의 RRAM 셀(402))에 정보 비트를 원래의 논리 상태로서 기록하는 것을 제외하고는, 앞서 설명된 바와 같은 고 내구성 애플리케이션과 실질적으로 유사하다. 앞서 설명한 바와 같이, RRAM 셀(402)에 정보 비트를 원래의 논리 상태로서 기록하는 것은 RRAM 셀(404)에 기록하는 것과 실질적으로 유사하므로, 여기서 설명을 반복하지 않는다. 일부 실시예들에서, RRAM 셀(402)에 기록된 논리 상태를 판독할 때, 기준 전류 소스가 사용될 수 있다. 다시 도 4 및 도 5c를 동시에 참조하면, RRAM 셀(402)(도 5c에서 판독 중인 RRAM 셀(540)에 대응함)을 판독할 때, 제어 논리 회로(104)는 트랜지스터(438)(도 5c의 트랜지스터(560)에 대응함)를 턴 온 하고, 트랜지스터(440)(도 5c의 트랜지스터(562)에 대응함)를 턴 오프 하고, 트랜지스터(566)를 턴온 하며, 트랜지스터(564)를 턴 오프 한다. 이와 같이, SA(458)는 RRAM 셀(540)(예를 들어, 402)에 기록된 정보 비트의 논리 상태를 결정(판독)하기 위해 RRAM 셀(540)(예를 들어, 402)을 통해 전도되는 전류 신호(591)를 기준 전류 소스(572)에 의해 제공된 기준 전류와 비교할 수 있다. 결과적으로, RRAM 셀에 기록할 때, 정보 비트의 대응하는 HRS 전류 신호 또는 LRS 전류 신호(정보 비트의 원래의 논리 상태에 의존함)를 전도하면, 결국 RRAM 셀은 더 낮은 내구성을 가질 수 있다.
RRAM 아키텍쳐(100)의 상기 설명된 동작들에 기초하여, 제어 논리 회로(104)는 정보 비트의 원래의 논리 상태 및 상보적인 논리 상태를 나타내기 위해 고 내구성 애플리케이션에서 사용되는 한 쌍의 RRAM 셀 어레이들(예를 들어, 204 및 206)을 선택하고 정보 비트의 원래의 논리 상태를 나타내기 위해 저 내구성 애플리케이션에서 사용되는 단일 RRAM 셀(예를 들어, 202)을 선택함으로써, 개개의 상이한 내구성을 갖는 다수의 애플리케이션에서 사용될 수 있음을 이해한다. 또한, 상이한 애플리케이션에 사용되는 이러한 RRAM 셀 어레이들의 RRAM 셀들은 단일 레시피에 의해 동일한 칩(예를 들어, 도 1의 102) 상에 형성될 수 있다.
도 5d는 일부 실시예들에 따른, 2가지 유형의 감지 증폭기 회로들 간의 예시적인 동작 비교를 도시한다. 제 1 감지 증폭기(SA) 회로(585)는 1개의 비트를 나타내기 위해 1개의 셀을 사용하고(1c1b); 제 2 감지 증폭기(SA) 회로(595)는 1개의 비트를 나타내기 위해 2개의 셀을 사용한다(2c1b).
1c1b 회로(585)의 경우, 논리 비트는 타겟 셀 전류(Icell_T)를 기준 전류(Iref)와 비교함으로써 결정된다. 2개의 논리 비트(0 및 1)에 각각 대응하는 2개의 전류 분포가 1c1b 회로(585)의 동작 플롯(586)에 도시되어 있다. 1c1b 회로(585)의 내구성에 대한 핵심 파라미터는 테일 투 테일(tail-to-tail) 윈도우, 즉 2개의 테일 사이의 거리, 즉 동작 플롯(586)에서 2개의 분포 중 논리 0(IR0) 및 논리 1(IR1)에 대응하는 테일 전류 사이의 거리이다. 논리 비트 0과 논리 비트 1을 구별하기 위해, 기준 전류(Iref)는 IR0 및 IR1의 2개의 테일 전류의 중간에 놓인다. 예를 들어, 5 uA의 내구성 마진을 갖기 위해서, Iref와 IR0 사이의 거리와 Iref와 IR1 사이의 거리가 모두 5 uA가 되어야 한다. 이와 같이, 5 uA의 내구성을 달성하기 위해 1c1b 회로(585)의 경우 10 uA 테일 투 테일 윈도우가 필요하다.
2c1b 회로(595)의 경우, 논리 비트는 타겟 셀 전류(Icell_T)를 Icell_T에 의해 나타나는 논리 비트의 상보적인 논리 비트를 항상 나타내는 상보적인 전류(Icell_C)와 비교함으로써 결정된다. 2개의 논리 비트(0 및 1)에 각각 대응하는 2개의 전류 분포가 2c1b 회로(595)의 동작 플롯(596)에 도시되어 있다. 2c1b 회로(595)의 내구성에 대한 핵심 파라미터는 또한 테일 투 테일 윈도우, 즉 Icell_T 및 Icell_C의 2개의 분포의 2개의 테일 사이의 거리이다. 예를 들어, 5 uA의 내구성 마진을 갖기 위해, Icell_T와 Icell_C의 테일 사이의 거리는 5 uA (또는 Icell_T 및 Icell_C 모두가 동시에 2개의 테일에서 최악의 경우에 빠지는 것은 매우 가능성이 없기 때문에 더 작은 거리) 가 될 수 있다. 이와 같이, 5 uA의 내구성을 달성하기 위해 2c1b 회로(595)의 경우 단지 5 uA 테일 투 테일 윈도우가 필요하다.
즉, 동일한 내구성을 달성하기 위해, 2c1b 회로(595)는 1c1b 회로(585)보다 작은 테일 투 테일 윈도우가 필요하다. 대안적으로, 동일한 테일 투 테일 윈도우를 가짐으로써, 2c1b 회로(595)는 1c1b 회로(585)보다 높은 내구성을 가질 것이다. 앞서 논의된 바와 같이, 비용을 절감하고 동시에 상이한 내구성 애플리케이션을 만족시키기 위해, 동일한 레시피가 동일한 RRAM 매크로에서 이러한 2가지 유형의 SA 회로들을 제조하는 데 사용될 수 있다. 동일한 레시피에 의해 생성된 2가지 유형의 SA 회로들은 동일한 두께와 결정 구조를 갖지만 상이한 직경과 내구성 레벨을 가질 것이다.
도 6은 일부 실시예들에 따른, RRAM 아키텍처(100)를 동작시키는 예시적인 방법(600)의 흐름도를 도시한다. 다양한 실시예들에서, 방법(600)의 동작은 도 1 내지 도 5c에 도시된 개개의 컴포넌트들에 의해 수행된다. 설명을 위해, 방법(600)의 다음 실시예는 도 1 내지 도 5c와 관련하여 설명될 것이다. 방법(600)의 도시된 실시예는 단지 예일 뿐이다. 따라서, 본 발명개시의 범위 내에 있으면서 다양한 동작들 중 임의의 동작이 생략, 재배열 및/또는 추가될 수 있음을 이해해야 한다.
방법(600)은 동작(602)에서 시작하고, 이 동작에서, 범용 가변 저항 유전체 층을 공유하는 복수의 RRAM 셀 어레이들을 포함하는 RRAM 아키텍처가 제공된다. 일부 실시예들에서, 복수의 RRAM 셀 어레이들은 동일한 I/O 회로를 공유할 수 있지만, RRAM 셀 어레이들 각각은 개개의 WL 드라이버에 대응한다. 일 예에서, 이러한 RRAM 아키텍처는 RRAM 아키텍처(100)를 포함할 수 있다. 도 1 및 도 2를 참조하여 설명된 바와 같이, RRAM 아키텍처(100)는 단일 칩(102) 상에 배치된 적어도 3개의 RRAM 셀 어레이들(202, 204 및 206)을 갖는 RRAM 매크로(108)를 포함하고, 각각의 RRAM 셀 어레이 내의 RRAM 셀들은 단일 레시피에 의해 형성되는 범용 가변 저항 유전체 층(예를 들어, 도 3을 참조하면 332)을 포함한다.
방법(600)은 동작(604)으로 계속되고, 이 동작에서, 제 1 애플리케이션에서 사용될 제 1 RRAM 셀 어레이 및 제 2 RRAM 셀 어레이가 선택된다. 다음으로, 방법(600)은 동작(606)으로 계속되고, 이 동작에서, 제 2 애플리케이션에서 사용될 제 3 RRAM 셀 어레이가 선택된다. 일부 실시예들에서, 이러한 제 1 애플리케이션 및 제 2 애플리케이션은 개개의 상이한 내구성을 필요로 하는데, 예를 들어, 제 1 애플리케이션은 높은 내구성(예를 들어, 데이터 저장)을 필요로 할 수 있고, 제 2 애플리케이션은 낮은 내구성(예를 들어, eFuse)을 필요로 할 수 있다. 일부 실시예들에서, 이러한 선택은 제어 논리 회로(104)에 의해 수행될 수 있다. 일부 실시예들에서, 제 1 RRAM 셀 어레이 및 제 2 RRAM 셀 어레이는 공유 I/O 회로(218)의 대향 측에 배치된다.
방법(600)은 동작(608)으로 계속되고, 이 동작에서, 제 1 RRAM 셀 어레이 및 제 2 RRAM 셀 어레이의 개개의 RRAM 셀들에 제 1 정보 비트의 원래의 논리 상태 및 상보적인 논리 상태가 기록된다. 일부 실시예들에서, 제 1 정보 비트는 높은 내구성을 필요로 하는 제 1 애플리케이션에서 사용되는 데이터의 일부를 나타낸다. 일부 실시예들에서, 제 1 RRAM 셀 어레이의 RRAM 셀은 정보 비트의 원래의 논리 상태로 기록되고, 제 2 RRAM 셀 어레이의 RRAM 셀은 정보 비트의 상보적인 논리 상태로 기록된다.
다음으로, 방법(600)은 단계(610)로 계속되고, 이 단계에서, 제 3 RRAM 셀 어레이의 RRAM 셀에 제 2 정보 비트의 원래의 논리 상태가 기록된다. 일부 실시예들에서, 제 2 정보 비트는 낮은 내구성을 필요로 하는 제 2 애플리케이션에서 사용되는 데이터의 일부를 나타낸다. 일부 실시예들에서, 제 3 RRAM 셀 어레이의 RRAM 셀은 정보 비트의 원래의 논리 상태로 기록된다.
방법(600)은 동작(612)으로 계속되고, 이 동작에서, 제 1 정보 비트의 원래의 논리 상태는 제 1 RRAM 셀 어레이 및 제 2 RRAM 셀 어레이의 개개의 RRAM 셀들을 통해 전도되는 전류 신호들에 기초하여 결정된다. 일부 실시예들에서, 제 1 정보 비트의 원래의 논리 상태 및 상보적인 논리 상태가 제 1 RRAM 셀 어레이 및 제 2 RRAM 셀 어레이의 RRAM 셀들에 각각 기록되기 때문에, 전류 신호들은 제 1 정보 비트의 대응하는 HRS(고 저항 상태) 전류 신호 및 LRS(저 저항 상태) 전류 신호에 대응할 수 있다. 일부 실시예들에서, 제 1 정보 비트의 원래의 논리 상태 및 상보적인 논리 상태는 공유 I/O 회로(218)의 SA(458)에 의해 결정될 수 있다. 방법(600)은 동작(614)으로 계속되고, 이 동작에서, 제 2 정보 비트의 원래의 논리 상태는 제 3 RRAM 셀 어레이의 RRAM 셀을 통해 전도되는 전류 신호에 기초하여 결정된다. 일부 실시예들에서, 제 2 정보 비트의 원래의 논리 상태가 제 3 RRAM 셀 어레이의 RRAM 셀에 기록되기 때문에, 전류 신호는 (제 2 정보의 원래의 논리 상태에 기초하여) 제 2 정보 비트의 대응하는 HRS(고 저항 상태) 전류 신호 또는 LRS(저 저항 상태) 전류 신호에 대응할 수 있다. 일부 실시예들에서, 제 2 정보 비트의 원래의 상태는 공유 I/O 회로(218)의 SA(458)에 의해 결정될 수 있다.
도 7은 일부 실시예들에 따른, 도 2의 RRAM 매크로(108)를 제조하는 예시적인 방법(700)의 흐름도를 도시한다. 앞서 설명한 바와 같이, RRAM 매크로(108)는 상이한 RRAM 셀 어레이들(202, 204, 206)을 포함한다. RRAM 셀 어레이들(202, 204, 206) 각각은 소스 라인과 비트 라인 사이에 저항기를 포함할 수 있다. 저항기는 상단부 전극, 캡핑 노드, 저항 유전체 및 하단 전극을 포함하는 다층 스택으로서 형성될 수 있다.
도 7에 도시된 바와 같이, 단계(710)에서, 소스 라인 층이 형성된다. 동작(720)에서, 소스 라인 층 상에 복수의 하단 전극들을 포함하는 하단 전극 층이 형성된다. 복수의 하단 전극들 각각은 상이한 RRAM 셀에 대해 형성된다. 하단 전극들은 동일한 단일 레시피를 사용하지만 상이한 셀 어레이들에 대해 상이한 레이아웃 크기를 사용하여 형성된다. 이와 같이, 상이한 셀 어레이들(202, 204, 206) 내의 하단 전극들은 동일한 두께 및 결정 구조를 가질 수 있지만, 상이한 직경을 가질 수 있다. 동작(730)에서, 하단 전극 층 상에 복수의 저항 유전체들을 포함하는 가변 저항 유전체 층이 형성된다. 복수의 저항 유전체들 각각은 상이한 RRAM 셀에 대해 형성된다. 저항 유전체들은 동일한 단일 레시피를 사용하지만 상이한 셀 어레이들에 대해 상이한 레이아웃 크기를 사용하여 형성된다. 이와 같이, 상이한 셀 어레이들(202, 204, 206) 내의 저항 유전체들은 동일한 두께 및 결정 구조를 가질 수 있지만, 상이한 직경을 가질 수 있다. 동작(740)에서, 가변 저항 유전체 층 상에 복수의 캡핑 노드들을 포함하는 캡핑 층이 형성된다. 복수의 캡핑 노드들 각각은 상이한 RRAM 셀에 대해 형성된다. 캡핑 노드들은 동일한 단일 레시피를 사용하지만 상이한 셀 어레이들에 대해 상이한 레이아웃 크기를 사용하여 형성된다. 이와 같이, 상이한 셀 어레이들(202, 204, 206) 내의 캡핑 노드들은 동일한 두께 및 결정 구조를 가질 수 있지만, 상이한 직경을 가질 수 있다. 동작(750)에서, 캡핑 층 상에 복수의 상단 전극들을 포함하는 상단 전극 층이 형성된다. 복수의 상단 전극들 각각은 상이한 RRAM 셀에 대해 형성된다. 상단 전극들은 동일한 단일 레시피를 사용하지만 상이한 셀 어레이들에 대해 상이한 레이아웃 크기를 사용하여 형성된다. 이와 같이, 상이한 셀 어레이들(202, 204, 206) 내의 상단 전극들은 동일한 두께 및 결정 구조를 가질 수 있지만, 상이한 직경을 가질 수 있다. 동작(760)에서, 상단 전극 층 상에 비트 라인 층이 형성된다.
일 실시예에서, 메모리 아키텍처는, 각각이 복수의 비트 셀들을 포함하는 복수의 셀 어레이들 - 복수의 셀 어레이들의 비트 셀들 각각은 제 1 논리 상태와 제 2 논리 상태 사이에서 전이하도록 개개의 가변 저항 유전체 층을 사용함 - ; 및 복수의 셀 어레이들에 결합되고, 한 쌍의 셀 어레이들의 개개의 비트 셀들에 제 1 정보 비트를 제 1 정보 비트의 원래의 논리 상태 및 제 1 정보 비트의 논리적으로 상보적인 논리 상태로 기록하도록 구성된 제어 논리 회로를 포함하고, 개개의 가변 저항 유전체 층은 증착 장비의 동일한 레시피를 사용하여 형성되고 상이한 직경을 갖는다.
다른 실시예에서, 메모리 아키텍처는, 제 1 복수의 비트 셀들을 포함하는 제 1 셀 어레이; 제 2 복수의 비트 셀들을 포함하는 제 2 셀 어레이; 제 3 복수의 비트 셀들을 포함하는 제 3 셀 어레이; 및 제 1 셀 어레이, 제 2 셀 어레이 및 제 3 셀 어레이에 결합되고, 제 1 셀 어레이 및 제 2 셀 어레이의 개개의 비트 셀들에 제 1 정보 비트를 제 1 정보 비트의 원래의 논리 상태 및 제 1 정보 비트의 논리적으로 상보적인 논리 상태로 기록하고, 제 3 셀 어레이의 비트 셀에 제 2 정보 비트를 제 2 정보 비트의 원래의 논리 상태로 기록하도록 구성된 제어 논리 회로를 포함하고, 제 1 셀 어레이 및 제 2 셀 어레이의 개개의 비트 셀들은 제 1 내구성을 갖고, 제 3 셀 어레이의 비트 셀은 제 2 내구성을 가지며, 제 1 내구성은 제 1 셀 어레이 및 제 2 셀 어레이의 개개의 비트 셀들이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하며, 제 2 내구성은 제 3 셀 어레이의 비트 셀이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함한다.
또 다른 실시예에서, 방법은 복수의 메모리 셀 어레이들을 포함하는 메모리 아키텍처를 제공하는 단계 - 복수의 메모리 셀 어레이들의 개개의 메모리 셀들은 범용 가변 저항 유전체 층을 공유함 -; 복수의 메모리 셀 어레이들 중 제 1 내구성을 갖는 제 1 애플리케이션에서 사용될 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이를 선택하는 단계; 복수의 메모리 셀 어레이들 중 제 2 내구성을 갖는 제 2 애플리케이션에서 사용될 제 3 메모리 셀 어레이를 선택하는 단계; 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이의 개개의 메모리 셀들에 제 1 정보 비트를 제 1 정보 비트의 원래의 논리 상태 및 상보적인 논리 상태로서 기록하는 단계; 및 제 3 메모리 셀 어레이의 메모리 셀에 제 2 정보 비트를 제 2 정보 비트의 원래의 논리 상태로서 기록하는 단계를 포함하고, 제 1 내구성은 제 1 셀 어레이 및 제 2 셀 어레이의 개개의 메모리 셀들이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하며, 제 2 내구성은 제 3 셀 어레이의 메모리 셀이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 메모리 아키텍처에 있어서,
각각이 복수의 비트 셀들을 포함하는 복수의 셀 어레이들 - 상기 복수의 셀 어레이들의 비트 셀들 각각은 제 1 논리 상태와 제 2 논리 상태 사이에서 전이(transition)하도록 개개의 가변 저항 유전체 층을 사용함 - ; 및
상기 복수의 셀 어레이들에 결합되고, 한 쌍의 셀 어레이들의 개개의 비트 셀들에 제 1 정보 비트가 상기 제 1 정보 비트의 원래의 논리 상태 및 상기 제 1 정보 비트의 논리적으로 상보적인 논리 상태로 기록되게 하도록 구성된 제어 논리 회로
를 포함하고,
상기 개개의 가변 저항 유전체 층은 증착 장비의 동일한 레시피를 사용함으로써 형성되고 상이한 직경들을 갖는 것인, 메모리 아키텍처.
실시예 2. 실시예 1에 있어서,
상기 개개의 가변 저항 유전체 층들은 실질적으로 동일한 두께 및/또는 결정 구조를 공유하는 것인, 메모리 아키텍처.
실시예 3. 실시예 1에 있어서,
상기 제어 논리 회로는 또한, 상기 한 쌍의 셀 어레이들과는 상이한, 단일 셀 어레이의 적어도 하나의 비트 셀에 제 2 정보 비트가 상기 제 2 정보 비트의 원래의 논리 상태로 기록되게 하도록 구성되는 것인, 메모리 아키텍처.
실시예 4. 실시예 3에 있어서,
상기 복수의 셀 어레이들의 상기 비트 셀들에 결합되고, 상기 한 쌍의 셀 어레이들의 개개의 비트 셀들을 통해 전도되는 개개의 전류 신호들을 비교함으로써 상기 한 쌍의 셀 어레이들의 개개의 비트 셀들에 의해 나타나는 상기 제 1 정보 비트의 원래의 논리 상태를 결정하도록 구성된 감지 회로를 더 포함하는, 메모리 아키텍처.
실시예 5. 실시예 4에 있어서,
상기 한 쌍의 셀 어레이들은 상기 감지 회로의 개개의 대향 측들에 배치되는 것인, 메모리 아키텍처.
실시예 6. 실시예 4에 있어서,
상기 감지 회로는 또한, 상기 단일 셀 어레이의 적어도 하나의 비트 셀을 통해 전도되는 전류 신호를 기준 전류 신호와 비교함으로써 상기 단일 셀 어레이의 적어도 하나의 비트 셀에 의해 나타나는 상기 제 2 정보 비트의 원래의 논리 상태를 결정하도록 구성되는 것인, 메모리 아키텍처.
실시예 7. 실시예 1에 있어서,
상기 복수의 셀 어레이들의 상기 비트 셀들 각각은 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 비트 셀을 포함하는 것인, 메모리 아키텍처.
실시예 8. 실시예 1에 있어서,
상기 복수의 셀 어레이들은 단일 칩 상에 배치된 메모리 매크로로서 형성되는 것인, 메모리 아키텍처.
실시예 9. 메모리 아키텍처에 있어서,
제 1 복수의 비트 셀들을 포함하는 제 1 셀 어레이;
제 2 복수의 비트 셀들을 포함하는 제 2 셀 어레이;
제 3 복수의 비트 셀들을 포함하는 제 3 셀 어레이; 및
상기 제 1 셀 어레이, 상기 제 2 셀 어레이, 및 상기 제 3 셀 어레이에 결합되는 제어 논리 회로 - 상기 제어 논리 회로는, 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 비트 셀들이 제 1 내구성(endurance)을 갖고 상기 제 3 셀 어레이의 비트 셀은 제 2 내구성을 갖도록, 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 비트 셀들에 제 1 정보 비트가 상기 제 1 정보 비트의 원래의 논리 상태 및 상기 제 1 정보 비트의 논리적으로 상보적인 논리 상태로 기록되게 하고, 상기 제 3 셀 어레이의 비트 셀에 제 2 정보 비트가 상기 제 2 정보 비트의 원래의 논리 상태로 기록되게 하도록 구성됨 -
를 포함하며,
상기 제 1 내구성은 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 비트 셀들이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하고, 상기 제 2 내구성은 상기 제 3 셀 어레이의 비트 셀이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하는 것인, 메모리 아키텍처.
실시예 10. 실시예 9에 있어서,
상기 제 1 내구성은 상기 제 2 내구성보다 실질적으로 높은 것인, 메모리 아키텍처.
실시예 11. 실시예 9에 있어서,
상기 제 1 복수의 비트 셀들, 상기 제 2 복수의 비트 셀들, 및 상기 제 3 복수의 비트 셀들은 실질적으로 동일한 가변 저항 유전체 층을 갖는 것인, 메모리 아키텍처.
실시예 12. 실시예 11에 있어서,
상기 가변 저항 유전체 층은 증착 장비의 동일한 레시피를 사용함으로써 형성되는 두께 및 결정 구조를 포함하는 것인, 메모리 아키텍처.
실시예 13. 실시예 11에 있어서,
상기 제 1 셀 어레이, 상기 제 2 셀 어레이, 및 상기 제 3 셀 어레이에 결합되고, 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 비트 셀들을 통해 전도되는 개개의 전류 신호들을 비교함으로써 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 비트 셀들에 의해 나타나는 상기 제 1 정보 비트의 원래의 논리 상태를 판독하도록 구성된 감지 회로를 더 포함하는, 메모리 아키텍처.
실시예 14. 실시예 13에 있어서,
상기 제 1 셀 어레이 및 상기 제 2 셀 어레이는 상기 감지 회로의 개개의 대향 측들에 배치되는 것인, 메모리 아키텍처.
실시예 15. 실시예 13에 있어서,
상기 감지 회로는 또한, 상기 제 3 셀 어레이의 비트 셀을 통해 전도되는 전류 신호를 기준 전류 신호와 비교함으로써 상기 제 3 셀 어레이의 비트 셀에 의해 나타나는 상기 제 2 정보 비트의 원래의 논리 상태를 판독하도록 구성되는 것인, 메모리 아키텍처.
실시예 16. 실시예 9에 있어서,
상기 제 1 복수의 비트 셀들, 상기 제 2 복수의 비트 셀들, 및 상기 제 3 복수의 비트 셀들 각각은 저항성 랜덤 액세스 메모리(RRAM) 비트 셀을 포함하는 것인, 메모리 아키텍처.
실시예 17. 실시예 9에 있어서,
상기 제 1 셀 어레이, 상기 제 2 셀 어레이, 및 상기 제 3 셀 어레이는 단일 칩 상에 배치된 메모리 매크로로서 형성되고;
상기 제 1 복수의 비트 셀들, 상기 제 2 복수의 비트 셀들, 및 상기 제 3 복수의 비트 셀들은 증착 장비의 동일한 레시피에 의해 형성되지만 상이한 직경을 갖는 개개의 가변 저항 유전체 층을 갖는 것인, 메모리 아키텍처.
실시예 18. 방법에 있어서,
복수의 메모리 셀 어레이들을 포함하는 메모리 아키텍처를 제공하는 단계 - 상기 복수의 메모리 셀 어레이들의 개개의 메모리 셀들은 범용 가변 저항 유전체 층을 공유함 -;
상기 복수의 메모리 셀 어레이들 중 제 1 내구성을 갖는 제 1 애플리케이션에서 사용될 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이를 선택하는 단계;
상기 복수의 메모리 셀 어레이들 중 제 2 내구성을 갖는 제 2 애플리케이션에서 사용될 제 3 메모리 셀 어레이를 선택하는 단계;
상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 개개의 메모리 셀들에 제 1 정보 비트를 상기 제 1 정보 비트의 원래의 논리 상태 및 상보적인 논리 상태로서 기록하는 단계; 및
상기 제 3 메모리 셀 어레이의 메모리 셀에 제 2 정보 비트를 상기 제 2 정보 비트의 원래의 논리 상태로서 기록하는 단계
를 포함하며,
상기 제 1 내구성은 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 메모리 셀들이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하고, 상기 제 2 내구성은 상기 제 3 셀 어레이의 메모리 셀이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 제 1 내구성은 상기 제 2 내구성보다 실질적으로 높은 것인, 방법.
실시예 20. 실시예 18에 있어서,
상기 범용 가변 저항 유전체 층은 증착 장비의 동일한 레시피를 사용함으로써 형성되는 두께 및 결정 구조를 포함하는 것인, 방법.

Claims (10)

  1. 메모리 아키텍처에 있어서,
    각각이 복수의 비트 셀들을 포함하는 복수의 셀 어레이들 - 상기 복수의 셀 어레이들의 비트 셀들 각각은 제 1 논리 상태와 제 2 논리 상태 사이에서 전이(transition)하도록 개개의 가변 저항 유전체 층을 사용함 - ; 및
    상기 복수의 셀 어레이들에 결합되고, 한 쌍의 셀 어레이들의 개개의 비트 셀들에 제 1 정보 비트가 상기 제 1 정보 비트의 원래의 논리 상태 및 상기 제 1 정보 비트의 논리적으로 상보적인 논리 상태로 기록되게 하도록 구성된 제어 논리 회로
    를 포함하고,
    상기 개개의 가변 저항 유전체 층은 증착 장비의 동일한 레시피를 사용함으로써 형성되고 상이한 직경들을 갖는 것인, 메모리 아키텍처.
  2. 제 1 항에 있어서,
    상기 개개의 가변 저항 유전체 층들은 동일한 두께 또는 결정 구조 중 적어도 하나를 공유하는 것인, 메모리 아키텍처.
  3. 제 1 항에 있어서,
    상기 제어 논리 회로는 또한, 상기 한 쌍의 셀 어레이들과는 상이한, 단일 셀 어레이의 적어도 하나의 비트 셀에 제 2 정보 비트가 상기 제 2 정보 비트의 원래의 논리 상태로 기록되게 하도록 구성되는 것인, 메모리 아키텍처.
  4. 제 3 항에 있어서,
    상기 복수의 셀 어레이들의 상기 비트 셀들에 결합되고, 상기 한 쌍의 셀 어레이들의 개개의 비트 셀들을 통해 전도되는 개개의 전류 신호들을 비교함으로써 상기 한 쌍의 셀 어레이들의 개개의 비트 셀들에 의해 나타나는 상기 제 1 정보 비트의 원래의 논리 상태를 결정하도록 구성된 감지 회로를 더 포함하는, 메모리 아키텍처.
  5. 제 4 항에 있어서,
    상기 한 쌍의 셀 어레이들은 상기 감지 회로의 개개의 대향 측들에 배치되는 것인, 메모리 아키텍처.
  6. 제 4 항에 있어서,
    상기 감지 회로는 또한, 상기 단일 셀 어레이의 적어도 하나의 비트 셀을 통해 전도되는 전류 신호를 기준 전류 신호와 비교함으로써 상기 단일 셀 어레이의 적어도 하나의 비트 셀에 의해 나타나는 상기 제 2 정보 비트의 원래의 논리 상태를 결정하도록 구성되는 것인, 메모리 아키텍처.
  7. 제 1 항에 있어서,
    상기 복수의 셀 어레이들의 상기 비트 셀들 각각은 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 비트 셀을 포함하는 것인, 메모리 아키텍처.
  8. 제 1 항에 있어서,
    상기 복수의 셀 어레이들은 단일 칩 상에 배치된 메모리 매크로로서 형성되는 것인, 메모리 아키텍처.
  9. 메모리 아키텍처에 있어서,
    제 1 복수의 비트 셀들을 포함하는 제 1 셀 어레이;
    제 2 복수의 비트 셀들을 포함하는 제 2 셀 어레이;
    제 3 복수의 비트 셀들을 포함하는 제 3 셀 어레이; 및
    상기 제 1 셀 어레이, 상기 제 2 셀 어레이, 및 상기 제 3 셀 어레이에 결합되는 제어 논리 회로 - 상기 제어 논리 회로는, 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 비트 셀들이 제 1 내구성(endurance)을 갖고 상기 제 3 셀 어레이의 비트 셀은 제 2 내구성을 갖도록, 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 비트 셀들에 제 1 정보 비트가 상기 제 1 정보 비트의 원래의 논리 상태 및 상기 제 1 정보 비트의 논리적으로 상보적인 논리 상태로 기록되게 하고, 상기 제 3 셀 어레이의 비트 셀에 제 2 정보 비트가 상기 제 2 정보 비트의 원래의 논리 상태로 기록되게 하도록 구성됨 -
    를 포함하며,
    상기 제 1 내구성은 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 비트 셀들이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하고, 상기 제 2 내구성은 상기 제 3 셀 어레이의 비트 셀이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하는 것인, 메모리 아키텍처.
  10. 방법에 있어서,
    복수의 메모리 셀 어레이들을 포함하는 메모리 아키텍처를 제공하는 단계 - 상기 복수의 메모리 셀 어레이들의 개개의 메모리 셀들은 범용 가변 저항 유전체 층을 공유함 -;
    상기 복수의 메모리 셀 어레이들 중 제 1 내구성을 갖는 제 1 애플리케이션에서 사용될 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이를 선택하는 단계;
    상기 복수의 메모리 셀 어레이들 중 제 2 내구성을 갖는 제 2 애플리케이션에서 사용될 제 3 메모리 셀 어레이를 선택하는 단계;
    상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 개개의 메모리 셀들에 제 1 정보 비트를 상기 제 1 정보 비트의 원래의 논리 상태 및 상보적인 논리 상태로서 기록하는 단계; 및
    상기 제 3 메모리 셀 어레이의 메모리 셀에 제 2 정보 비트를 상기 제 2 정보 비트의 원래의 논리 상태로서 기록하는 단계
    를 포함하며,
    상기 제 1 내구성은 상기 제 1 셀 어레이 및 상기 제 2 셀 어레이의 개개의 메모리 셀들이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하고, 상기 제 2 내구성은 상기 제 3 셀 어레이의 메모리 셀이 개개의 상이한 저항 상태들 사이에서 전이할 수 있는 최대 사이클 수를 포함하는 것인, 방법.
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