DE102019133737A1

DE102019133737A1 - Multiplexer für einen Speicher

Info

Publication number: DE102019133737A1
Application number: DE102019133737.2A
Authority: DE
Inventors: David Müller; Wolf Allers; Christian Peters
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2019-12-10
Filing date: 2019-12-10
Publication date: 2021-06-10
Also published as: US11562789B2; US20210174868A1

Abstract

Es wird ein Multiplexer vorgeschlagen, umfassend eine erste Kette, die den Zugang zu Sourceleitungen des Speichers steuert, wobei die erste Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst; und eine zweite Kette, die den Zugang zu den Bitleitungen des Speichers steuert, wobei die zweite Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst. Außerdem wird ein Verfahren zum Betreiben eines derartigen Multiplexers bereitgestellt.

Description

Hierin beschriebene Lösungen beziehen sich insbesondere auf einen flächenoptimierten Bitleitungs-/Sourceleitungs-Multiplexer für Speicher, z. B. RRAMs. Ein RRAM ist ein resistiver Direktzugriffsspeicher, z. B. ein NV (Non-Volatile - nichtflüchtiger) RAM, der funktioniert, indem der Widerstandswert über ein dielektrisches Festkörpermaterial verändert wird, oftmals als ein Memristor bezeichnet.
Ein Bitleitungs(BL)- und Sourceleitungs(SL)-Multiplexer (MUX) wird verwendet, um adressierte Speicherelemente an Signalpfade anzuschließen, die für einen Speicherbetrieb erforderlich sind, wie etwa Setzen/Formen oder Rücksetzen. Außerdem wird ein Signalpfad zu einem Leseverstärker (SA - Sense-Amplifier) verwendet, um Lese-Operationen durchzuführen. Die Speicherelemente können Teil des RRAM sein.
Ein derartiger Multiplexer umfasst sich wiederholende Strukturen, die von der Anzahl von BLs abhängen können, z. B. mehrere Tausende sich wiederholende Strukturen für eingebettete Speicher. Aufgrund dieser riesigen Menge an sich wiederholenden Teilen ist eine Flächenoptimierung eine der Hauptaufgaben in Richtung flächeneffizienter Speichermodule.
Für Setz-/Form-Operationen und Lese-Operationen sind höhere Spannungen als eine Kernspannung erforderlich. Dies führt zu dedizierten Hochspannungs(HS)-Bauelementen für die sich wiederholenden Strukturen. Die HV-Bauelemente sind jedoch signifikant größer als das Kernspannungsbauelement, was zu einer signifikanten Menge an zusätzlichem Raum (Fläche) führt.
Es wird angemerkt, dass sich Hochspannung in dieser Hinsicht auf einen positiven Hochspannungsbereich von 1,5 V bis 3,5 V bezieht, und Kernspannung (auch „Niederspannung“, LV), kann sich auf einen positiven Versorgungsspannungsbereich von 0,8 V bis 1,3 V beziehen.
Auf Basis der allgemeinen Aufgabe für eine effiziente Flächennutzung liegt somit eine Aufgabe darin, die Anzahl von HV-Bauelementen zu reduzieren.
Die wird gemäß den Merkmalen der unabhängigen Ansprüche gelöst. Weitere Ausführungsformen ergeben sich aus den abhängigen Ansprüchen.
Die hierin vorgeschlagenen Beispiele können insbesondere auf mindestens einer der folgenden Lösungen basieren. Kombinationen aus den folgenden Merkmalen können genutzt werden, um ein gewünschtes Ergebnis zu erreichen. Die Merkmale des Verfahrens könnten mit einem oder mehreren beliebigen Merkmalen des Bauelements, einer Vorrichtung oder eines Systems oder umgekehrt kombiniert werden.
Ein Multiplexer wird vorgeschlagen zum Steuern des Zugangs zu Speicherzellen eines Speichers, umfassend:

- eine erste Kette, die den Zugang zu Sourceleitungen des Speichers steuert, wobei die erste Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst;
- eine zweite Kette, die den Zugang zu den Bitleitungen des Speichers steuert, wobei die zweite Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst.

Es wird angemerkt, dass auf den Speicher zusätzlich durch Nutzen von Wortleitungen zugegriffen werden kann.
Vorteilhafterweise gestattet der Ansatz das Verwenden von nur zwei Hochspannungs(HS)-Transistoren für jede Kette. Dies führt zu einer signifikanten Reduktion der auf einem Chip erforderlichen Fläche. Somit erfordert der Multiplexer für den Speicher weniger Fläche auf dem Chip als in vorausgegangenen Lösungen.
Es wird angemerkt, dass die HV-Transistoren in der Lage sind, einer Spannung von bis zu 2,5 V standzuhalten, wohingegen die LV-Transistoren auf Spannungen von unter z. B. 1,3 V begrenzt sind.
Es wird angemerkt, dass die Transistoren PMOS- oder NMOS-Transistoren sein können.
Gemäß einer Ausführungsform wird eine Hochspannungssteuereinheit zum Ansteuern der Hochspannungstransistoren und eine Niederspannungssteuereinheit zum Ansteuern der Niederspannungstransistoren bereitgestellt.
Gemäß einer Ausführungsform sind die beiden Hochspannungstransistoren der ersten Kette und/oder der zweiten Kette derart angeordnet, dass pro Kette ein erster Hochspannungstransistor angeordnet ist, um die hohe Spannung an den Speicher anzulegen, und ein zweiter Hochspannungstransistor in Reihe mit den mehreren Niederspannungstransistoren angeordnet ist, um die Niederspannungstransistoren vor der hohen Spannung zu schützen.
Dies gilt entweder für die erste Kette oder die zweite Kette (oder beide). Somit kann der erste Hochspannungstransistor auf eine Weise angewendet werden, dass die Hochspannung in Richtung auf (zu oder von) den Speicher geliefert wird, und der zweite Hochspannungstransistor angeordnet in Reihe mit den mehreren Niederspannungstransistoren stellt sicher, dass ein Teil der Spannung an diesem zweiten Hochspannungstransistor abfällt, so dass nur eine reduzierte Spannung an die Niederspannungstransistoren angelegt wird.
Gemäß einer Ausführungsform sind die mehreren Niederspannungstransistoren der ersten Kette und/oder der zweiten Kette derart angeordnet, dass pro Kette die Bitleitungen oder Sourceleitungen gewählt werden können und dass verschiedene Spannungen angelegt werden können.
Gemäß einer Ausführungsform werden die erste Kette und die zweite Kette verwendet, um auf Speicherzellen des Speichers zuzugreifen und entweder eine Setz-/Form-Operation, eine Rücksetz-Operation oder eine Lese-Operation durchzuführen.
Gemäß einer Ausführungsform ist der Speicher ein RRAM
Gemäß einer Ausführungsform sind die Speicherzellen in einer Matrixstruktur angeordnet und pro Reihe von Speicherzellen sind eine erste Kette und eine zweite Kette vorgesehen.
Gemäß einer Ausführungsform sind die Speicherzellen in einer Matrixstruktur angeordnet und eine erste Kette ist für zwei oder ein Mehrfaches von zwei zweiten Ketten vorgesehen, so dass sich zwei Bitleitungen eine Sourceleitung teilen.
Dies ermöglicht eine weitere Reduktion der Fläche, die für die Multiplexerfunktionalität erforderlich ist. Dieses Konzept kann hier auch als gemeinsame Sourceleitung für mehrere Bitleitungen bezeichnet werden.
Gemäß einer Ausführungsform ist der Multiplexer auf dem gleichen Chip oder in dem gleichen Baustein wie der Speicher angeordnet.
Außerdem wird ein Verfahren bereitgestellt zum Betreiben eines Multiplexers, der den Zugang zu Speicherzellen eines Speichers steuert, wobei der Multiplexer umfasst

- eine erste Kette, die den Zugang zu Sourceleitungen des Speichers steuert, wobei die erste Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst;
- eine zweite Kette, die den Zugang zu den Bitleitungen des Speichers steuert, wobei die zweite Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst; wobei das Verfahren umfasst:
- Anlegen von Spannungen an die erste Kette und die zweite Kette, so dass eine der folgenden Operationen an Speicherzellen des Speichers durchgeführt wird:
- - eine Lese-Operation;
- - eine Setz-/Form-Operation;
- - eine Rücksetz-Operation.

Ausführungsformen werden unter Bezugnahme auf die Zeichnungen gezeigt und dargestellt. Die Zeichnungen dienen der Veranschaulichung des Grundprinzips, so dass nur zum Verständnis des Grundprinzips notwendige Aspekte dargestellt werden. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen die gleichen Bezugszahlen gleiche Merkmale.

1 zeigt eine Grundstruktur eines RRAM-Arrays, umfassend mehrere Speicherzellen, die in einer Reihen und Spalten umfassenden matrixartigen Struktur angeordnet sind;
2 zeigt ein Beispiel des Diagramms, umfassend vier HV-Bauelemente zum Steuern einer Bitleitung;
3 zeigt ein Schemadiagramm einer Schaltung, die das Ansteuern einer Bitleitung unter Verwendung von nur zwei HV-Bauelementen gestattet;
4 zeigt ein Schemadiagramm, umfassend Abschnitte eines Multiplexers, die mit einem RRAM-Array arbeiten;
5 zeigt ein Schemadiagramm einer Multiplexerstruktur, die auf mehrere Speicherzellen zugreift, wobei die Multiplexerstruktur eine HV-Schaltungsanordnung und eine LV-Schaltungsanordnung umfasst;
6 zeigt eine Grundstruktur eines anderen RRAM-Arrays, umfassend acht Speicherzellen, wobei sich zwei Bitleitungen eine einzelne Sourceleitung teilen;
7 zeigt ein Schemadiagramm, umfassend Abschnitte eines Multiplexers, die in Kombination mit einem RRAM-Array unter Nutzung einer Sourceleitung pro zwei Bitleitungen arbeiten;
8 zeigt ausführlicher das Konzept von 7 für 64 Speicherzellen;
9 zeigt eine Tabelle, umfassend beispielhafte Spannungen an den in 8 gezeigten Knoten/Leitungen für die verschiedenen Operationsmodi, z. B. Lese-Operation, Setz-/Form-Operation und Rücksetz-Operation;
10 zeigt eine beispielhafte Schaltung, umfassend Komponenten zum Erzeugen des Spannungspegels VCLAMP

Hierin beschriebene Lösungen gestatten eine effiziente Flächennutzung einer Multiplexerschaltungsanordnung, die in Kombination mit Speichern, insbesondere mit RRAMs, genutzt wird.
Es wird das Reduzieren der Anzahl von HV-Bauelementen vorgeschlagen, wodurch die Menge an Platz (Fläche) reduziert wird, die für die sich wiederholenden Strukturen innerhalb des Multiplexers notwendig sind, um auf Speicherzellen des Speichers zuzugreifen.
Vorteilhafterweise erfordert ein hierin beschriebenes beispielhaftes Multiplexerkonzept nur einen HV-PMOS und nur einen HV-NMOS pro Bitleitung. Dies kann entsprechend pro Sourceleitung gelten.
1 zeigt beispielhaft eine Grundstruktur eines RRAM-Arrays, umfassend neun Speicherzellen. Eine Speicherzelle 101 umfasst einen NMOS 102 und ein RRAM-Element 103 (das beispielhaft als ein Widerstand dargestellt ist). Die gleiche Struktur gilt für alle die in dem RRAM-Array von 1 gezeigten Speicherzellen.
Die neun Speicherzellen werden über Wortleitungen WL1, WL2, WL3 adressiert, und sie werden über Bitleitungen BL1, BL2, BL3 und Sourceleitungen SL1, SL2, SL3 gewählt.
Es gibt drei Operationen, die für jede Speicherzelle durchgeführt werden können: eine Setz-Operation (auch als eine Forming-Operation bezeichnet), eine Rücksetz-Operation und eine Lese-Operation.
Zum Wählen der Speicherzelle 101 wird die Wortleitung WL2 auf 2,5 V gesetzt (wodurch auch alle Speicherzellen in der gleichen Leitung mit der Speicherzelle 101 gewählt werden, was durch einen Kasten 104 angezeigt ist). Die übrigen Wortleitungen WL1 und WL3 werden nicht gewählt und somit auf 0 V gesetzt.
Außerdem werden die Bitleitung BL1 und die Sourceleitung SL1 gewählt, um auf die Speicherzelle 101 zuzugreifen, während die anderen Bitleitungen BL2, BL3 und die anderen Sourceleitungen SL2, SL3 nicht gewählt werden („deselektiert“).
Zusätzlich können je nach der an der Speicherzelle 101 durchzuführenden Operation die folgenden Signale an die Bitleitungen BL1 bis BL3 und die Sourceleitungen SL1 bis SL3 angelegt werden:

BL1 SL1 BL2, BL3 SL2, SL3

Setz-/Form-Operation 2,5 V 0 V 1 V 1 V

Rücksetz-Operation 0 V 2,5 V 1 V 1 V

Lese-Operation 0,2 V 0 V 0 V 0 V
Im Fall des Setzens/Formens der Speicherzelle 101 fließt ein Strom durch den gewählten NMOS 102 durch Setzen der Bitleitungsspannung BL1 auf 2,5 V und der Sourceleitungsspannung SL1 auf 0 V. Die anderen Bitleitungen BL2 und BL3 und Sourceleitungen SL2 und SL3 können an eine Spannung in der Größenordnung von 1 V angeschlossen werden, um die Gate-Source-Spannung (VGS) und die Gate-DrainSpannung (V_GD) der anderen Transistoren beizubehalten, die ebenfalls durch die Wortleitung WL2 auf einem niedrigen Potential gewählt werden.
Zum Durchführen der Lese-Operation wird eine beispielhafte Spannung von 0,2 V an die Bitleitung BL1 angelegt, und der Strom wird gemessen, der durch das RRAM-Element zu der Sourceleitung fließt.
Im Fall eines auf die Speicherzelle 101 angewendeten Rücksetzens fließt der Strom in der umgekehrten Richtung. Dies kann erzielt werden, indem die Bitleitungsspannung BL1 auf 0 V und die Sourceleitungsspannung SL1 auf 2,5 V gesetzt wird. Die deselektierten Bitleitungen/Sourceleitungen werden mit der obigen Setz-/Form-Operation an die gleichen Spannungen angeschlossen.
Falls die Speicherzelle 101 gelesen werden soll, ist die Richtung des Stroms durch den NMOS die gleiche wie in dem Setz-/Form-Szenarium, doch ist die Amplitude signifikant kleiner (d.h. die an die Bitleitung BL1 angelegte Spannung beträgt 0,2 V).
2 zeigt ein beispielhaftes Diagramm, umfassend vier Hochspannungsbauelemente, die gestatten, dass eine Bitleitung 201 die folgenden Anforderungen erfüllt:

- die Bitleitung 201 kann mit Masse GND (VSS) verbunden werden, die für deselektierte Bitleitungen während Lese-Operationen verwendet wird;
- die Bitleitung 201 kann mit einer Spannung VINH (z. B. 1,0 V) verbunden werden, die für deselektierte Bitleitungen während der Setz-/Form-Operation oder der Rücksetz-Operation verwendet wird;
- die Bitleitung 201 kann mit einer Spannung GBL verbunden werden, was für eine gewählte Bitleitung gilt, wobei die Spannung GBL entweder 0 V, eine hohe Spannung (z. B. 2,5 V) oder die Spannung VINH (z. B. 0,2 V oder 1,0 V) sein kann.

Obiges gilt entsprechend für die Sourceleitung.
Die Spannung VINH bedeutet eine Spannung zwischen 0 V und der Spannung an einer gewählten Wortleitung (z. B. 2,5 V). Alle deselektierten Bitleitungen und Sourceleitungen sind an die Spannung VINH angebunden, um die Spannungsdifferenz zwischen der Gatespannung des Wahltransistors und seinem verwandten Source- und Drainanschluss zu senken, um die Beanspruchungsbedingungen zu senken. Die Wahltransistoren zusammen mit der gewählten Wortleitung können mit Vgs und Vgd, was $V (WL) - VINH = 1,5 V$
beträgt, beansprucht werden, falls VINH=1 V (wobei V(WL) die Spannung der gewählten Wortleitung ist). Aus pragmatischem Grund kann VDD=1 V für VINH verwendet werden, da es in einem nützlichen Bereich liegt und bereits verfügbar ist. Die Spannung von 0,2 V in diesem Beispiel ist die von dem Leseverstärker angelegte Lesespannung. Diese Spannung kann in anderen Nutzfallszenarien unterschiedlich sein und insbesondere von dem genutzten Erfassungsansatz abhängen.
In 2 ist ein PMOS 202 in Reihe mit einem NMOS 203 geschaltet, wobei die Source des PMOS 202 mit der Spannung VINH verbunden ist und die Source des NMOS 203 mit GND (auch als VSS bezeichnet) verbunden ist. Ein Knoten 204 ist mit der Source des PMOS 202 und mit der Source des NMOS 203 verbunden. Der Knoten 204 ist auch mit der Bitleitung 201 und dem Drain eines PMOS 205 und mit dem Drain eines NMOS 206 verbunden. Die Source des PMOS 205 und die Source des NMOS 206 sind miteinander verbunden und sind mit einer „HV- und LV-Steuereinheit“ 207 verbunden.
Es wird angemerkt, dass alle in 2 gezeigten Transistoren so ausgelegt sind, dass sie HV bewältigen können und deshalb eine signifikante Menge an Fläche auf einem Chip erfordern.
3 zeigt ein Schemadiagramm, das die gleichen Merkmale des Einstellens von Spannungen einer Bitleitung 303 liefert, umfassend nur zwei HV-Bauelemente, einen PMOS 301 und einen NMOS 302. Der Drain des PMOS 301 ist mit der Bitleitung 303 und mit dem Drain des NMOS 302 verbunden. Die Source des PMOS 301 ist mit einer HV- und LV-Steuereinheit 304 verbunden. Außerdem ist die HV- und LV-Steuereinheit 304 mit einem LV-Block 305 verbunden. Die Source des NMOS 302 ist auch mit dem LV-Block 305 verbunden.
Möglicherweise wird nur eine einzelne HV- und LV-Steuereinheit 304 pro Multiplexer bereitgestellt, z. B. ein Block pro 64 Bitleitungen. Somit ist die HV- und LV-Steuereinheit 304 möglicherweise für Flächenoptimierungszwecke weniger relevant.
Andererseits werden der LV-Block 305 sowie die beiden HV-Transistoren 301 und 302 für jede einzelne Bitleitung benötigt. Vorteilhafterweise ist der LV-Block 305 nur LV ausgesetzt und benötigt deshalb keine HV-Bauelemente. Dieses Konzept führt zu einer Einsparung einer signifikanten Menge von Fläche auf dem Chip.
Es wird angemerkt, dass die Gates der HV-Transistoren in Kombination mit der LV- und HV-Steuereinheit 304 und dem LV-Block 305 gesteuert werden, so dass Setz-/Form-Operationen, Rücksetz-Operationen und Lese-Operationen für individuelle Speicherzellen eines matrixförmigen Speichers durchgeführt werden können. Dies wird unten ausführlicher erläutert.
Außerdem wird der NMOS 302 verwendet, um den LV-Block 305 vor Spannungen zu „schützen“, die den LV-Bereich übersteigen. Somit liefert der NMOS 302 möglicherweise einen Spannungsabfall (von z. B. 0,6 V) an seinem Drain-Source, wodurch die Spannung, die an den LV-Block 305 geliefert wird, reduziert wird.
Dieser Ansatz kann entsprechend auf Sourceleitungen angewendet werden.
4 zeigt ein Schemadiagramm, das Abschnitte eines Multiplexers umfasst, die in Kombination mit einem RRAM-Array 401 arbeiten.
Das Diagramm umfasst beispielhaft Sourceleitungen SL1, SL2 und SL3 mit HV-Transistoren 402 bis 407. Außerdem ist eine LV-Schaltung 408 zum Ansteuern dieser Sourceleitungen SL1 bis SL3 vorgesehen.
Das Diagramm von 4 umfasst auch Bitleitungen BL1, BL2 und BL3 mit HV-Transistoren 409 bis 414. Außerdem ist eine LV-Schaltung 415 zum Ansteuern der Bitleitungen bis BL1 bis BL3 vorgesehen.
Im Folgenden wird angemerkt, dass der Ausdruck „der Transistor ist zwischen einen Knoten A und einen Knoten B geschaltet“ bedeutet, dass der Drain des Transistors mit dem Knoten A verbunden ist und die Source mit dem Knoten B verbunden ist oder umgekehrt, je nachdem, ob der Transistor ein PMOS oder ein NMOS ist. Es wird weiter angemerkt, dass die Transistoren 402, 404, 406, 410, 412 und 414 NMOS-Transistoren sind (auch als „NMOS“ bezeichnet), und dass die Transistoren 403, 405, 407, 409, 411 und 413 PMOS-Transistoren sind (auch als „PMOS“ bezeichnet).
Es wird angemerkt, dass MOS-Transistoren bezüglich ihrer Source und ihrem Drain symmetrisch sein können, somit können die jeweilige Source und der jeweilige Drain vertauscht werden.
Der NMOS 402 ist zwischen einen Knoten 431 und die Sourceleitung SL1 des RRAM-Arrays 401 geschaltet. Der NMOS 404 ist zwischen einen Knoten 433 und die Sourceleitung SL2 des RRAM-Arrays 401 geschaltet. Der NMOS 406 ist zwischen einen Knoten 434 und die Sourceleitung SL3 des RRAM-Arrays 401 geschaltet.
Die Gates der NMOS 402, 404 und 406 sind mit einem Knoten 432 verbunden.
Der PMOS 403 ist zwischen einen Knoten 435 und die Sourceleitung SL1 geschaltet, der PMOS 405 ist zwischen den Knoten 435 und die Sourceleitung SL2 geschaltet und der PMOS 407 ist zwischen den Knoten 435 und die Sourceleitung SL3 geschaltet. Der Knoten 435 ist die positive Versorgung zum Durchführen der Rücksetz-Operation.
Das Gate des PMOS 403 ist mit einem Knoten 436 verbunden, das Gate des PMOS 405 ist mit einem Knoten 437 verbunden, das Gate des PMOS 407 ist mit einem Knoten 438 verbunden.
Der NMOS 410 ist zwischen einen Knoten 451 und die Bitleitung BL1 des RRAM-Arrays 401 geschaltet. Der NMOS 412 ist zwischen einen Knoten 453 und die Bitleitung BL2 des RRAM-Arrays 401 geschaltet. Der NMOS 414 ist zwischen einen Knoten 454 und die Bitleitung BL3 des RRAM-Arrays 401 geschaltet.
Die Gates der NMOS 410, 412 und 414 sind mit einem Knoten 452 verbunden.
Der PMOS 409 ist zwischen einen Knoten 455 und die Bitleitung BL1 geschaltet, der PMOS 411 ist zwischen den Knoten 455 und die Bitleitung BL2 geschaltet, und der PMOS 413 ist zwischen den Knoten 455 und die Bitleitung BL3 geschaltet. Der Knoten 455 ist die positive Versorgung zum Durchführen der Setz-Operation.
Das Gate des PMOS 409 ist mit einem Knoten 456 verbunden, das Gate des PMOS 411 ist mit einem Knoten 457 verbunden, und das Gate des PMOS 413 ist mit einem Knoten 458 verbunden.
Die oben eingeführten Knoten können je nach dem durchzuführenden Operationsmodus mit verschiedenen Spannungen verbunden sein (oder sie sind möglicherweise überhaupt nicht verbunden). Dies wird in 4 durch die Triple von Werten angezeigt, die möglicherweise an den entsprechenden Knoten/die entsprechende Leitung angelegt werden könnten. Der obere Wert stellt die Setz-/Form-Operation dar, der Wert in der Mitte stellt die Rücksetz-Operation dar und der Wert am Boden des Triple stellt die Lese-Operation dar.

Im Folgenden werden die Werte für die jeweiligen Leitungen/Knoten zusammengefasst:

Knoten	Setz-/Form-Operation	Rücksetz-Operation	Lese-Operation
431	0 V/ 1 V	1 V	0 V
433	1 V	1 V	0 V oder 1 V oder Z
434	1 V	1 V	0 V oder 1 V oder Z
432	2,5 V	1,5 V	2,5 V
436	2,5 V	0 V	2,5 V
437	2,5 V	2,5 V	2,5 V
438	2,5 V	2,5 V	2,5 V
435	X	2,5 V / 1 V	X
451	1 V oder Z	0 V / 1 V	0,2 V (Leseverstärkerverbindung)
453	1 V	1 V	0 V oder 1 V oder Z
454	1 V	1 V	0 V oder 1 V oder Z
452	1,5 V	2,5 V	2,5 V
456	0 V	2,5 V	2,5 V
457	2,5 V	2,5 V	2,5 V
458	2,5 V	2,5 V	2,5 V
455	2,5 V / 1 V	X	X

Die Notation „a/b“, wobei a und b Spannungen sind, bedeutet Folgendes: Die Spannung a wird in dem gewählten Szenarium angelegt, z. B. in dem Fall, dass die Speicherzelle durch eine Operation verändert werden soll. Die Spannung b wird in dem Fall verwendet, dass die gewählte Zelle nicht verändert werden soll. Letzteres lässt sich in einem Fall anwenden, dass die gewählte Zelle bereits den gewünschten Zustand aufweist und keine Veränderung benötigt wird. Es ist auch in dem Fall anwendbar, dass die gewählte Zelle verändert werden soll, aber auf verzögerte Weise: Beispielsweise haben 20 parallele Multiplexer eine Kombination von BL/SL gewählt, aber nur drei können in jedem Augenblick geschrieben werden; die anderen Multiplexer müssen auf ihr Zeitfenster warten, um in die Speicherzelle zu schreiben, d. h. Anlegen der Spannung b, bis es Zeit ist, in die Zelle zu schreiben.
„X“ bedeutet, dass die Spannung an diesem Knoten irrelevant ist. „Z“ bedeutet, dass die Bitleitung oder die Sourceleitung nicht angeschlossen ist. Es wird angemerkt, dass die oben gezeigten Spannungen nur Beispiele sind und auf Basis einer gewählten Technologie oder eines Verwendungsfallszenariums verändert werden können.
In dem in 4 gezeigten Beispiel werden die Bitleitung BL1 und die Sourceleitung SL1 gewählt, wohingegen die übrigen Bitleitungen BL2, BL3 und die übrigen Sourceleitungen SL2, SL3 deselektiert sind.
Wie in 4 gezeigt, teilen sich die HV-NMOS-Transistoren eine gemeinsame Gatespannung.
5 zeigt ein beispielhaftes Szenarium, das eine gewählte Speicherzelle 501 bei einer deselektierten Speicherzelle 502 umfasst. Wie oben erwähnt, können zusätzlich zu dieser Speicherzelle 502 viele deselektierte Speicherzellen vorliegen.
In einem Szenarium aus der realen Welt wird möglicherweise nur eine einzelne Speicherzelle aus einer Vielzahl, z. B. 64 Speicherzellen gewählt, wobei die übrigen 63 Speicherzellen deselektiert bleiben. Dieser deselektierter Zustand ist beispielhaft in der einzelnen Speicherzelle 502 gezeigt, die eine von diesen 63 deselektierten Speicherzellen ist.
5 zeigt auch die HV-Schaltungsanordnung sowie die LV-Schaltungsanordnung ausführlicher. Beide, sowohl die HV- als auch die LV-Schaltungsanordnung, können beide Teil eines Multiplexers sein, der verschiedene Operationen für verschiedene Speicherzellen oder ein RRAM-Array ermöglicht. 5 umfasst auch eine Vereinfachung von 4 bezüglich der Verbindung der Transistoren 402, 403 und 404, 405. Eine derartige Vereinfachung kann optional auch auf die Transistoren 409, 410 und 411, 412 angewendet werden.
Jede der Speicherzellen 501 und 502 umfasst einen NMOS und ein resistives Element (siehe auch 1 für eine weitere Einzelheit). Die Speicherzellen 501 und 502 werden über eine Wortleitung 503 gewählt.
In 5 sind zwei Bitleitungen BL1, BL2 und zwei Sourceleitungen SL1, SL2 gezeigt. Die Bitleitung BL1 und die Sourceleitung SL1 werden zum Wählen der Speicherzelle 501 verwendet, und die Bitleitung BL2 und die Sourceleitung SL2 werden zum Deselektieren der Speicherzelle 502 verwendet.
Der NMOS 410 ist zwischen die Bitleitung BL1 und den Knoten 451 geschaltet. Ein NMOS 522 ist zwischen den Knoten 451 und einen Knoten 558 geschaltet.
Ein PMOS 521 ist zwischen einen Knoten 555 und den Knoten 451 geschaltet, und das Gate des PMOS 521 und das Gate des NMOS 522 sind mit einem Knoten 551 verbunden.
Ein PMOS 525 ist zwischen einen Knoten 563 und den Knoten 558 geschaltet, und ein NMOS 526 ist zwischen den Knoten 558 und Masse geschaltet.
Das Gate des PMOS 525 ist mit einem Knoten 556 verbunden, und das Gate des NMOS 526 ist mit einem Knoten 557 verbunden.
Wie oben angegeben, sind das Gate des NMOS 410 und das Gate des NMOS 412 mit dem Knoten 452 verbunden.
Der PMOS 409 ist zwischen den Knoten 455 und die Bitleitung BL1 geschaltet. Das Gate des PMOS 409 ist mit dem Knoten 456 verbunden.
Ein PMOS 527 ist zwischen einen Knoten 561 und den Knoten 455 geschaltet, und ein PMOS 528 ist zwischen den Knoten 455 und einen Knoten 562 geschaltet.
Das Gate des PMOS 527 ist mit einem Knoten 559 verbunden, und das Gate des PMOS 528 ist mit einem Knoten 560 verbunden.
Der PMOS 403 ist zwischen die Sourceleitung SL1 und den Knoten 435 geschaltet. Der NMOS 402 ist zwischen einen Knoten 564 und die Sourceleitung SL1 geschaltet. Das Gate des NMOS 402 und das Gate des PMOS 403 sind mit dem Knoten 436 verbunden.
Ein PMOS 511 ist zwischen einen Knoten 552 und den Knoten 564 geschaltet, und ein NMOS 512 ist zwischen den Knoten 564 und Masse geschaltet. Das Gate des PMOS 511 und das Gate des NMOS 512 sind mit einem Knoten 561 verbunden.
Der NMOS 412 ist zwischen die Bitleitung BL2 und einen Knoten 453 geschaltet.
Ein PMOS 523 ist zwischen den Knoten 555 und den Knoten 453 geschaltet. Ein NMOS 524 ist zwischen den Knoten 453 und den Knoten 558 geschaltet. Das Gate des PMOS 523 und das Gate des NMOS 524 sind mit einem Knoten 554 verbunden.
Der Knoten 558 ist mit einem Leseverstärker (nicht gezeigt) verbunden.
Der PMOS 411 ist zwischen den Knoten 455 und die Bitleitung BL2 geschaltet. Das Gate des PMOS 411 ist mit dem Knoten 457 verbunden.
Der NMOS 404 ist zwischen einen Knoten 564 und die Sourceleitung SL2 geschaltet. Der PMOS 405 ist zwischen die Sourceleitung SL2 und den Knoten 435 geschaltet. Das Gate des NMOS 404 und das Gate des PMOS 405 sind mit dem Knoten 437 verbunden.
Die LV-Schaltung 408 umfasst somit die Transistoren 511 und 512, und die LV-Schaltung 415 umfasst die Transistoren 521 bis 526.
Wie oben bezüglich 4 angegeben, sind die Transistoren 409 bis 412 und die Transistoren 402 bis 405 HV-Transistoren. Die Transistoren 527 und 528 sind HV-Transistoren, die Teil einer HV-Steuerschaltung sind, die einmal für mehrere Bitleitungen vorgesehen sein kann, z. B. für alle Bitleitungen eines z. B. 64 Speicherzellen umfassenden Speichermoduls.

Im Folgenden werden beispielhafte Werte für die jeweiligen Leitungen/Knoten zusammengefasst:

Knoten	Setz-/Form-Operation, zu setzende gewählte Bitleitung/- Sourceleitung Szenarium 1a	Setz-/Form-Operation, nicht zu setzende gewählte Bitleitung/- Sourceleitung Szenarium 1b	Rücksetz-Operation, rückzusetzende gewählte Bitleitung/- Sourceleitung Szenarium 2a	Rücksetz-Operation, nicht rückzusetzende gewählte Bitleitung/- Sourceleitung Szenarium 2b	Lese-Operation Szenarium 3
561	1 V	0 V	0 V	0 V	1 V
552	1 V	1 V	1 V	1 V	1 V
564	0 V	1 V	1 V	1 V	0 V
436	2,5 V	2,5 V	0 V	0 V	2,5 V
437	0 V	0 V	2,5 V	2,5 V	2,5 V
SL1	0 V	1 V	2,5 V	1 V	0 V
SL2	1 V	1 V	1 V	1 V	0 V
435	1 V	1 V	2,5 V	1 V	X
503	2 V	2 V	2 V	2 V	2V
559	0 V	2,5 V	2,5 V	2,5 V	2,5 V
560	2,5 V	0 V	2,5 V	2,5 V	2,5 V
561	2,5 V	2,5 V	2,5 V	2,5 V	2,5 V
562	1 V	1 V	1 V	1 V	1V
455	2,5 V	1 V	Z	Z	Z
456	0 V	0 V	2,5 V	2,5 V	2,5 V
BL1	2,5 V	1 V	0 V	1 V	0,2 V
457	2,5 V	2,5 V	2,5 V	2,5 V	2,5 V
BL2	1 V	1 V	1 V	1 V	Z (0 V)
452	1,5 V	1,5 V	1,5 V	1,5 V	1,5 V
555	1 V	1 V	1 V	1 V	Z
451	1 V	1 V	0 V	1 V	0,2V
551	0 V	0 V	1 V	1 V	1 V
453	1 V	1 V	1 V	1 V	Z
554	0 V	0 V	0 V	0 V	0 V
563	1 V	1 V	1 V	1 V	1 V
556	1 V	1 V	1 V	0 V	1 V
557	1 V	1 V	1 V	0 V	0 V
558	0	0	0	1 V	0,2 V (*)

(*) Diese Spannung wird durch den angeschlossenen Leseverstärker (SA) definiert. Andere Spannungspegel als 0,2 V können in anderen Anwendungen verwendet werden. Hier steuert der SA den Eingang zu einem definierten Pegel (d.h. 0,2 V), misst dann den Strom. Der angeschlossene SA ist hochohmig an seinem Eingang, falls der SA ausgeschaltet ist. Außerdem ist der SA, wenn er abgeschaltet ist, bevorzugt in der Lage, an seinem Eingang andere Spannungen zu tolerieren, ohne einen Strom zu ziehen.

In Szenarium 1a wird die Bitleitung/Sourceleitung zum Setzen/Formen verwendet, wohingegen in Szenarium 1b die (bereits) gewählte Bitleitung/Sourceleitung unverändert gehalten wird.
In Szenarium 2a wird die Bitleitung/Sourceleitung für das Rücksetzen gewählt, wohingegen in Szenarium 2b die (bereits) gewählte Bitleitung/Sourceleitung unverändert gehalten wird.
Szenarium 3 zeigt die Lese-Operation, die eine Spannung, die 0,2 V beträgt, an dem Knoten 558 zu dem Leseverstärker erzeugt.
Es wird angemerkt, dass für das Szenarium 2a die Spannung von 2,5 V am Knoten 435 über eine ähnliche Anordnung, wie sie durch die Transistoren 527 und 528 gezeigt ist, erzeugt werden kann: Zwei PMOS-Transistoren können in Reihe angeordnet sein, wobei der obere Knoten (verglichen mit Knoten 561) an 2,5 V angeschlossen ist und der untere Knoten (verglichen mit Knoten 562) an 1 V angeschlossen ist; das Gate des oberen PMOS (verglichen mit Knoten 559) ist an 0 V angeschlossen, und das Gate des unteren PMOS (verglichen mit Knoten 560) ist an 2,5 V angeschlossen.
Bezüglich des Szenariums 2b kann die Spannung von 1 V an dem Knoten 435 entsprechend erzeugt werden, wohingegen das Gate des oberen PMOS (verglichen mit Knoten 559) an 2,5 V angeschlossen ist und das Gate des unteren PMOS (verglichen mit Knoten 560) an 0 V angeschlossen ist.
Es wird angemerkt, dass bezüglich der Szenarien 1a und 1b die an die Knoten 559, 560 und 561 angelegten Spannungen verwendet werden, um eine Unterscheidung zwischen der Gewählten-Bitleitung-/Sourceleitung-Speicherzelle zur Änderung oder nicht vorzunehmen. Andererseits werden die an die Knoten 436, 437, 456 und 457 angelegten Spannungen verwendet, um eine Unterscheidung zwischen einer gewählten und deselektierten Bitleitungs-/Sourceleitungs-Kombination vorzunehmen.
Es wird weiter angemerkt, dass bezüglich der Szenarien 2a und 2b die an die Knoten 556, 557 und 435 angelegten Spannungen verwendet werden, um eine Unterscheidung zwischen der Gewählten-Bitleitung-/Sourceleitung-Speicherzelle zur Änderung oder nicht vorzunehmen. Andererseits werden die an die Knoten 436, 437, 551 und 554 angelegten Spannungen verwendet, um eine Unterscheidung zwischen einer gewählten und deselektierten Bitleitungs-/Sourceleitungs-Kombination vorzunehmen.
Außerdem werden bezüglich der Lese-Operation (Szenarium 3) die an die Knoten 551 und 554 angelegten Spannungen verwendet, um eine Unterscheidung zwischen einer gewählten und deselektierten Bitleitungs-/Sourceleitungs-Kombination vorzunehmen.
Beispiele: Gemeinsame Sourceleitung
Es besteht eine Option, dass sich mehrere Bitleitungen eine einzelne Sourceleitung teilen können. Dies trägt den Vorteil, dass die Komplexität und die für den Multiplexer auf einem Chip erforderliche Fläche signifikant reduziert werden können. Außerdem kann eine reduzierte Menge an Sourceleitungen gestatten, die Breite der Metallleitungen zu vergrößern, wodurch der Widerstandswert solcher Leitungen reduziert wird.
Ein unten gezeigtes Beispiel assoziiert eine einzelne Sourceleitung mit zwei Bitleitungen.
6 zeigt beispielhaft eine Grundstruktur eines anderen RRAM-Arrays, das acht Speicherzellen 601 bis 608 umfasst. Wie bezüglich 1 erläutert, umfasst jede Speicherzelle einen NMOS und ein RRAM-Element (das beispielhaft als ein Widerstand dargestellt ist).
Eine der Speicherzellen kann über die Wortleitungen WL1, WL2, die Bitleitungen BL0, BL1, BL2 und die Sourceleitungen SL01, SL23 adressiert (gewählt oder deselektiert) werden.
Wie oben erwähnt, können drei Operationen für jede Speicherzelle 601 bis 608 durchgeführt werden: eine Setz-/Form-Operation, eine Rücksetz-Operation oder eine Lese-Operation.
In dem in 6 gezeigten Beispiel soll nur die Speicherzelle 601 gewählt werden. Somit wird die Wortleitung WL1 gewählt und die anderen Wortleitungen (hier Wortleitung WL2) werden deselektiert. Außerdem wird die Sourceleitung SL01 selektiert und die anderen Sourceleitungen (hier Sourceleitung SL23) werden deselektiert. Durch Wählen der Sourceleitung SL01 können jedoch beide der Speicherzellen 601 und 602 aktiv sein. Um nur die Speicherzelle 601 zu wählen, wird die Bitleitung BL0 gewählt und die Bitleitung BL1 wird deselektiert. Natürlich werden auch die anderen Bitleitungen BL2 und BL3 deselektiert.

Außerdem können je nach der an der Speicherzelle 601 durchzuführenden Operation die folgenden Signale an die Wortleitungen, die Sourceleitungen und die Bitleitungen angelegt werden:

	Setz-/Form-Operationen	Rücksetz-Operationen	Lese-Operation
WL1	2,5 V
WL2	0 V
BL0	2,5 V	0 V	0,2 V
BL1	0 V	2,5 V	0 V
BL2	1 V	1 V	0 V
BL3	1 V	1 V	0 V
SL01	0 V	2,5 V	0 V
SL23	1 V	1 V	0 V

Das Konzept der gemeinsam genutzten Sourceleitung(en) umfasst zusätzliche Bedingungen für eine deselektierte Bitleitung und eine gewählte Sourceleitung (dabei ist in dem in 6 gezeigten Beispiel die Bitleitung BL0 die gewählte Bitleitung, die Bitleitung BL1 die deselektierte Bitleitung und die Sourceleitung SL01 die gewählte Sourceleitung): Bevorzugt lauten die Bitleitungsspannungen (im Wesentlichen) derart, dass das Fließen eines etwaigen Zellenstroms durch die Speicherzelle 602 vermieden wird.
7 zeigt ein Schemadiagramm, das Abschnitte eines Multiplexers umfasst, die in Kombination mit einem RRAM-Array 701 unter Verwendung einer Sourceleitung pro zwei Bitleitungen arbeiten.
Das Diagramm umfasst beispielhaft Sourceleitungen SL12, SL34 mit HV-Transistoren 702 bis 705. Außerdem ist eine LV-Schaltung 721 zum Ansteuern dieser Sourceleitungen SL12 und SL34 vorgesehen.
Das Diagramm von 7 umfasst auch Bitleitungen BL1, BL2, BL3 und BL4 mit HV-Transistoren 706 bis 713. Außerdem ist eine LV-Schaltung 722 zum Ansteuern der Bitleitungen BL1 bis BL4 vorgesehen.
Die Transistoren 702, 704, 707, 709, 711 und 713 sind NMOS-Transistoren (auch als „NMOS“ bezeichnet), und die Transistoren 703, 705, 706, 708, 710 und 712 sind PMOS-Transistoren (auch als „PMOS“ bezeichnet).
Der NMOS 702 ist zwischen einen Knoten 731 und die Sourceleitung SL12 des RRAM-Arrays 701 geschaltet. Der NMOS 704 ist zwischen einen Knoten 732 und die Sourceleitung SL34 des RRAM-Arrays 701 geschaltet.
Die Gates der NMOS 702 und 704 sind an einem Knoten 733 angeschlossen.
Der PMOS 703 ist zwischen einen Knoten 736 und die Sourceleitung SL12 geschaltet, und der PMOS 705 ist zwischen den Knoten 736 und die Sourceleitung SL34 geschaltet.
Das Gate des PMOS 703 ist an einen Knoten 734 angeschlossen, und das Gate des PMOS 705 ist an einen Knoten 735 angeschlossen.
Der NMOS 707 ist zwischen einen Knoten 751 und die Bitleitung BL1 des RRAM-Arrays 701 geschaltet. Der NMOS 709 ist zwischen einen Knoten 752 und die Bitleitung BL2 des RRAM-Arrays 701 geschaltet. Der NMOS 711 ist zwischen einen Knoten 753 und die Bitleitung BL3 des RRAM-Arrays 701 geschaltet. Der NMOS 713 ist zwischen einen Knoten 754 und die Bitleitung BL4 des RRAM-Arrays 701 geschaltet.
Die Gates der NMOS 707, 709, 711 und 713 sind an einen Knoten 756 angeschlossen.
Der PMOS 706 ist zwischen einen Knoten 755 und die Bitleitung BL1 geschaltet, der PMOS 708 ist zwischen den Knoten 755 und die Bitleitung BL2 geschaltet, der PMOS 710 ist zwischen den Knoten 755 und die Bitleitung BL3 geschaltet, und der PMOS 712 ist zwischen den Knoten 755 und die Bitleitung BL4 geschaltet.
Das Gate des PMOS 706 ist an einen Knoten 757 angeschlossen, das Gate des PMOS 708 ist an einen Knoten 758 angeschlossen, das Gate des PMOS 710 ist an einen Knoten 759 angeschlossen, und das Gate des PMOS 712 ist an einen Knoten 760 angeschlossen.
Die oben eingeführten Knoten können je nach dem auszuführenden Operationsmodus an verschiedene Spannungen angeschlossen sein (oder sie sind möglicherweise überhaupt nicht angeschlossen). Dies ist in 7 durch die Triple von Werten angezeigt, die an den jeweiligen Knoten/die jeweilige Leitung angelegt werden könnten. Der obere Wert stellt die Setz-/Form-Operation dar, der Wert in der Mitte stellt die Rücksetz-Operation dar, und der Wert am Boden des Triples stellt die Lese-Operation dar.

Im Folgenden werden die Werte für jeweilige Leitungen/Knoten zusammengefasst:

Knoten	Setz-/Form-Operation	Rücksetz-Operation	Lese-Operation
731	0 V/1 V	1 V	0 V
732	1 V	1 V	0 V oder 1 V oder Z
733	2,5 V	1,5 V	2,5 V
734	2,5 V	0 V	2,5 V
735	2,5 V	2,5 V	2,5 V
736	X	2,5 V / 1 V	X
SL12	0 V/1 V	2,5 V / 1 V	0 V
751	1 V oder Z	0 V / 1 V	0,2 V (Leseverstärkerverbindung)
752	(0 V oder Z) / 1 V	1 V oder Z	0 V oder 1 V oder Z
753	1 V	1 V	0 V oder 1 V oder Z
754	1 V	1 V	0 V oder 1 V oder Z
755	2,5 V / 1 V	(2,5 V → Z) / 1 V	X
756	1,5 V	1,5 V	2,5 V
757	0 V	2,5 V	2,5 V
758	2,5 V	0 V	2,5 V
759	2,5 V	2,5 V	2,5 V
760	2,5 V	2,5 V	2,5 V

0 V / 1 V bedeutet, dass 0 V für das Setzen oder Rücksetzen oder Ändern des Zustands der Speicherzelle gewählt ist und 1 V in dem Fall gewählt ist, dass der Speicher nicht gesetzt werden soll (die Speicherzelle mag verbleiben, wie sie ist). Die bestimmte BL/SL-Kombination wird durch den Multiplexer zusätzlich zu einer gewählten WL gewählt; somit wird eine einzelne Speicherzelle gewählt. Ob die gewählte Speicherzelle gesetzt oder nicht gesetzt ist oder zurückgesetzt werden soll, kann insbesondere von dem gegenwärtigen Zustand dieser Speicherzelle (sie befindet sich möglicherweise bereits in dem Setz-Zustand) und von den angelegten Daten abhängen (es könnte sein, dass das bestimmte Element in dem Rücksetz-Zustand bleiben soll).
„(2,5 V → Z) / 1V“ bedeutet, dass „2,5 V / 1 V“ ein Idealfall ist. Da 2,5 V auf der Bitleitung BL2 möglicherweise von den konkurrierenden 2,5 V auf der Sourceleitung SL12 geringfügig verschieden sind, kann ein statischer Strom durch die deselektierte Speicherzelle auftreten. Somit kann eine Option existieren, den Knoten 755 für eine kurze Dauer (z. B. für einige Nanosekunden) auf 2,5 V zu schalten und zu dem hochohmigen Zustand zu wechseln. Die Bitleitung BL2 driftet dann zu der Spannung der Sourceleitung SL12 durch die Speicherzelle mit einem kleinen Ladestrom (aber ohne irgendeinen statischen Strom). Dies ist vorteilhaft, weil statische Ströme unerwünschte Änderungen beim Zustand der Speicherzelle verursachen könnten.
„X“ bedeutet, dass eine etwaige Spannung in einem Bereich von 0 V bis 2,5 V liegt (die Schaltung konnte mit diesen Spannungen fertigwerden), insbesondere entweder 1 V oder 2,5 V. „Z“ bedeutet, dass die Bitleitung oder die Sourceleitung nicht angeschlossen wird. Es wird angemerkt, dass die oben gezeigten Spannungen nur Beispiele sind und auf Basis einer gewählten Technologie oder eines Verwendungsfallszenariums geändert werden können.
In dem in 7 gezeigten Beispiel sind die Bitleitung BL1 und die Sourceleitung SL12 gewählt, wohingegen die übrigen Bitleitungen BL2 bis BL4 deselektiert sind.
8 zeigt das Konzept von 7 für 64 Speicherzellen ausführlicher, einschließlich

- einer LV-Schaltung 802 und einer HV-Schaltung 804 zum Ansteuern von 32 Sourceleitungen SL1_2 bis SL62_63,
- einer LV-Schaltung 803 und einer HV-Schaltung 805 zum Ansteuern der 64 Bitleitungen BL0 bis BL63.

Die LV-Schaltung 802 umfasst einen PMOS P6 und einen NMOS N5, wobei beide LV-Transistoren sind.
Die HV-Schaltung 804 umfasst 32 PMOS P5, als P5<0> bis P5<31> bezeichnet, und 32 NMOS N4, als N4<0> bis N4<31> bezeichnet.
Der PMOS P6 ist zwischen VDD (was 0,9 V sein kann) und einen Knoten gsl geschaltet, der NMOS N5 ist zwischen den Knoten gsl und Masse geschaltet. Das Gate des PMOS P6 und des NMOS N5 sind an einen Knoten gsl_n angeschlossen.
Der NMOS N4<0> ist zwischen den Knoten gsl und die Sourceleitung SL1_2 geschaltet. Der PMOS p5<0> ist zwischen die Sourceleitung SL1_2 und einen Knoten sl_pos_hv geschaltet. Das Gate des NMOS N4<0> und das Gate des PMOS P5<0> sind an einen Knoten sel_sl_hv_n<0> angeschlossen.
Es wird angemerkt, dass das hierin erwähnte Bezugszeichen eine Zahl in Klammern enthalten kann, z. B. „<0>“. Dies bezieht sich auf die Tatsache, dass der referenzierte Knoten oder Transistor mehrere Male vorgesehen sein kann. Bezüglich der 32 Sourceleitungen SL1_2 bis SL62_63 sind auch 32 Paare von HV-Transistoren N4<0>, P5<0> bis N4<31> bis P5<31> vorgesehen, wobei ihre Gates an die Knoten sel_sl_hv_n<0> bis sel_sl_hv_n<31> angeschlossen sind. Somit adressiert der Abschnitt <i> mit i=0, ..., 32 oder i=0, ... 61 einen von vielen Knoten oder Transistoren.
Bezüglich der 32. HV-Transistoren der HV-Schaltung 804 gilt somit Folgendes: Der NMOS N4<31> ist zwischen den Knoten gsl und die Sourceleitung SL62 63 geschaltet. Der PMOS P5<31> ist zwischen die Sourceleitung SL62_63 und den Knoten sl_pos_hv geschaltet. Das Gate des NMOS N4<31> und das Gate des PMOS P5<31> sind an einen Knoten sel_sl_hv_n<31> angeschlossen.
Die Sourceleitungen SL1_2 bis SL62_63 sind an ein Speicherarray 801 angeschlossen. Eine Wortleitung 808 ist an das Speicherarray 801 angeschlossen, um eine Leitung von Speicherzellen zu wählen (wie oben ausführlicher erläutert).
Unter Anwendung des oben eingeführten Benennungsschemas umfasst die LV-Schaltung 803 64 PMOS P1, 64 NMOS N1, 32 PMOS P3, 32 PMOS P4, 32 NMOS N3 und 32 NMOS N2.
Die HV-Schaltung 805 umfasst 64 PMOS P0 und 64 NMOS N0.
Die HV-Schaltung 805 und die LV-Schaltung 803 können für jeweils zwei aufeinanderfolgende Bitleitungen gruppiert werden.
Für die Bitleitungen BL0 und BL1, die an das Speicherarray 801 angeschlossen sind, gilt Folgendes:

Der PMOS P0<0> ist zwischen einen Knoten bl_pos_hv und die Bitleitung BL0 geschaltet. Das Gate des PMOS P0<0> ist an einen Knoten sel_bl_hv_n<0> angeschlossen.
Der NMOS N0<0> ist zwischen die Bitleitung BL0 und einen Knoten lv<0> geschaltet. Das Gate des NMOS N0<0> ist an einen Knoten vclamp_bl angeschlossen.
Der PMOS P3<0> ist zwischen VDD und einen Knoten an<0> geschaltet. Das Gate des PMOS P3<0> ist an einen Knoten en_lv_pos_n<0> angeschlossen.
Der PMOS P1<0> ist zwischen den Knoten an<0> und den Knoten lv<0> geschaltet. Der NMOS N1<0> ist zwischen den Knoten lv<0> und einen Knoten bn<0> geschaltet. Das Gate des PMOS P1<0> und das Gate des NMOS N1<0> sind an einen Knoten sel_bl_lv<0> angeschlossen.
Der PMOS P4<0> ist zwischen VDD und den Knoten bn<0> geschaltet, und der NMOS N3<0> ist zwischen den Knoten bn<0> und einen Knoten 809 geschaltet. Ein NMOS N6 ist zwischen den Knoten 809 und Masse geschaltet. Das Gate des PMOS P4<0> ist an einen Knoten bl_tievdd_n angeschlossen. Dieser Knoten bl_tievdd_n ist auch an das Gate des NMOS N6 angeschlossen. Das Gate des NMOS N3<0> ist an einen Knoten bl_tiedwn<0> angeschlossen.
Der NMOS N2<0> ist zwischen den Knoten bn<0> und einen Knoten rd_path angeschlossen. Das Gate des NMOS N2<0> ist an einen Knoten sel_rd<0> angeschlossen.
Der Knoten rd_path ist weiter an einen Leseverstärker (nicht gezeigt) angeschlossen.
Der PMOS P0<1> ist zwischen den Knoten bl_pos_hv und die Bitleitung BL1 geschaltet. Das Gate des PMOS P0<1> ist an einen Knoten sel_bl_hv_n<1> angeschlossen.
Der NMOS N0<1> ist zwischen die Bitleitung BL1 und einen Knoten lv<1> geschaltet. Das Gate des NMOS N0<1> ist an den Knoten vclamp_bl angeschlossen.
Der PMOS P1<1> ist zwischen den Knoten an<0> und den Knoten lv<1> geschaltet. Der NMOS N1<1> ist zwischen den Knoten lv<1> und den Knoten bn<0> geschaltet. Das Gate des PMOS P1<1> und das Gate des NMOS N1<1> sind an einen Knoten sel_bl_lv<1> angeschlossen.

Dieser Ansatz wird entsprechend auf eine beliebige nachfolgende Gruppe von zwei Bitleitungen angewendet. Für die letzten beiden Bitleitungen BL62 und BL63 gilt deshalb Folgendes:

Der PMOS P0<62> ist zwischen den Knoten bl_pos_hv und die Bitleitung BL62 geschaltet. Das Gate des PMOS P0<62> ist an einen Knoten sel_bl_hv_n<62> angeschlossen.
Der NMOS N0<62> ist zwischen die Bitleitung BL62 und einen Knoten lv<62> geschaltet. Das Gate des NMOS N0<62> ist an den Knoten vclamp_bl angeschlossen.
The PMOS P3<31> ist zwischen VDD und einen Knoten an<31> geschaltet. Das Gate des PMOS P3<31> ist an einen Knoten en_lv_pos_n<31> angeschlossen.
Der PMOS P1<62> ist zwischen den Knoten an<31> und den Knoten lv<62> geschaltet. Der NMOS N1<62> ist zwischen den Knoten lv<62> und einen Knoten bn<31> geschaltet. Das Gate des PMOS P1<62> und das Gate des NMOS N1<62> sind an einen Knoten sel_bl_lv<62> angeschlossen.
Der PMOS P4<31> ist zwischen VDD und den Knoten bn<31> geschaltet, und der NMOS N3<31> ist zwischen den Knoten bn<31> und den Knoten 809 geschaltet. Das Gate des PMOS P4<31> ist an den Knoten bl_tievdd_n angeschlossen. Das Gate des NMOS N3<31> ist an einen Knoten bl_tiedwn<31> angeschlossen.
Der NMOS N2<31> ist zwischen den Knoten bn<31> und den Knoten rd_path geschaltet. Das Gate des NMOS N2<31> ist an einen Knoten sel_rd<31> angeschlossen.
Der PMOS P0<63> ist zwischen den Knoten bl_pos_hv und die Bitleitung BL63 geschaltet. Das Gate des PMOS P0<63> ist an einen Knoten sel_bl_hv_n<63> angeschlossen.
Der NMOS N0<63> ist zwischen die Bitleitung BL63 und einen Knoten lv<63> geschaltet. Das Gate des NMOS N0<63> ist an den Knoten vclamp bl angeschlossen.
Der PMOS P1<63> ist zwischen den Knoten an<31> und den Knoten lv<63> geschaltet. Der NMOS N1<63> ist zwischen den Knoten lv<63> und den Knoten bn<31> geschaltet. Das Gate des PMOS P1<63> und das Gate des NMOS N1<63> sind an einen Knoten sel_bl_lv<63> angeschlossen.

9 zeigt eine Tabelle, die beispielhafte Spannungen an den in 8 gezeigten Knoten/Leitungen für die verschiedenen Operationsmodi umfasst, d.h. Lese-Operation, Setz-/Form-Operation und Rücksetz-Operation.
Die Tabelle zeigt mehrere Zeilen 921 bis 937 und Spalten 901 bis 912.
Die Spalten 901 bis 903 beziehen sich auf eine inaktive Lese-Operation, wobei bisher keine Bitleitung gewählt worden ist.
Die Spalten 904 bis 906 beziehen sich auf eine Lese-Operation mit einer für das Durchführen der Lese-Operation gewählten Bitleitung. Wenn eine Einrichtung bestromt wird und das RRAM-Speichermodul sich in einem Zustand des Nichtstuns befindet, dann ist es Lese-inaktiv. Dieser Lese-Inaktivzustand ist ähnlich dem Lesezustand; eine Lese-Operation kann sofort ausgelöst werden.
Die Spalten 907 bis 909 beziehen sich auf eine Setz-/Form-Operation für die gewählte Bitleitung.
Die Spalten 910 bis 912 beziehen sich auf eine Rücksetz-Operation für die gewählte Bitleitung.
Wie oben erläutert, wird eine einzelne Sourceleitung für zwei Bitleitungen verwendet. Somit führt das Wählen der Sourceleitung zum Wählen eines Doppelten von Bitleitungen. Dieses „gewählte Doppel“ wird durch die Spalten 901/902, 904/905, 907/908 und 910/911 angezeigt. Innerhalb des „gewählten Doppels“ gibt es eine gewählte Bitleitung (durch die Spalten 901, 904, 907, 910 angezeigt) und eine deselektierte Bitleitung (durch die Spalten 902, 905, 908, 911 angezeigt). Die übrigen Bitleitungen sind ebenfalls deselektiert - wie in den Spalten 903, 906, 909 und 912 gezeigt ist.
Die Zeile 924 der Tabelle gibt die gewünschten (Ziel-)Spannungen für die jeweiligen Bitleitungen (BL) an, und die Zeile 925 der Tabelle zeigt die gewünschten (Ziel-)Spannungen für die jeweiligen Sourceleitungen (SL).
Weiterhin zeigt die Tabelle in den Zeilen 926 bis 928, wie dies durch Anlegen gewisser Spannungen an die jeweiligen Knoten/Leitungen für die Sourceleitungen erzielt wird (oberer Teil von 8).
Außerdem zeigt die Tabelle in den Zeilen 929 bis 937, wie dies durch Anlegen gewisser Spannungen an die jeweiligen Knoten/Leitungen für die Bitleitungen erzielt wird (unterer Teil von 8).
Die Notation „<31:0>“ bezieht sich auf eine beliebige von <0> bis <31>. Dementsprechend bezieht sich die Notation „<63:0>“ auf eine beliebige von <0> bis <63>.
Es wird angemerkt, dass sich VDD auf eine Spannung bezieht, die 0,9 V oder 1 V beträgt, und „0“ bezieht sich auf 0 V (auch als Masse oder VSS bezeichnet).
VCLAMP entspricht einem Spannungspegel, der eine beispielhafte Schwellwertspannung des HV-NMOS über VDD ist. Der Spannungspegel von VCLAMP kann eine auf dem Chip erzeugte Spannung sein, die zum Beispiel mit Temperatur, Prozessecke oder anderen Effekten variieren kann. Falls VCLAMP an das Gate eines HV-NMOS angelegt wird, kann seine Source an VDD gebunden werden und sein Drain an eine höhere Spannung, z. B. 2,5 V ohne irgendeinen Kanalstrom über dem Leckstrompegel (z. B. kleiner als 1 µA). Falls die Source dieses HV-NMOS potentialfrei gehalten wird und unter Beibehaltung der Bedingungen (auf Gatespannung an VCLAMP, Drainspannung bei 2,5 V), lädt die Source auf den VDD-Pegel auf.
In den in 4 (siehe z. B. Knoten 452), 7 (siehe z. B. Knoten 756) und 8 (siehe z. B. HV-Schaltung 804) gezeigten Beispielen trennen die HV-NMOS-Bauelemente den LV- und HV-Bereich.
Eine Ausführungsform des VCLAMP-Spannungsgenerators ist in 10 gezeigt.
„Z“ bedeutet, dass die Bitleitung oder die Sourceleitung nicht angeschlossen ist (hohe Impedanz).
Außerdem kann es einen gemeinsamen N-Muldenbereich für die HV-Transistoren geben, der sich auf geeigneten Spannungspegeln (z. B. 1,5 V oder 2,5 V) befinden kann.
Die in runden Klammern gezeigten Spannungspegel werden angelegt, falls die gewählte Speicherzelle nicht geändert werden soll (entweder bereits den intendierten Zustand aufweist oder darauf wartet, beschrieben zu werden).
Der Knoten bl_pos_hv (Zeile 936 der Tabelle) zeigt für die Rücksetz-Operation einen Wert „2,5 V/Z“, der anzeigt, dass es einen auf 2,5 V gesetzten Anfangsimpuls gibt, der bei hoher Impedanz Z potentialfrei gehalten wird.
10 zeigt eine beispielhafte Schaltung, die Komponenten zum Erzeugen des Spannungspegels VCLAMP umfasst.
Die Spannung VCLAMP kann von spezifischen Parametern abhängen, z. B. der Temperatur. Vorteilhafterweise kann VCLAMP auf dem Chip erzeugt werden. Der NMOS N0 kann ein Transistor sein, der auf die NMOS N0<0> bis N0<64> sowie die NMOS N4<0> bis N4<31> angepasst ist, wie in 8 gezeigt.
Die Spannung VDD, die in diesem Beispiel 0,9 V beträgt, wird dem positiven Eingang eines Operationsverstärkers 1001 zugeführt. Der Ausgang des Operationsverstärkers 1001 ist an das Gate des NMOS N0 angeschlossen, wodurch auch die Spannung VCLAMP bereitgestellt wird. Der NMOS N0 ist zwischen einer hohen Spannung, z. B. 2,5 V und einem Knoten 1003 geschaltet. Der negative Eingang des Operationsverstärkers 1001 ist an den Knoten 1003 angeschlossen. Eine Stromquelle 1002 ist zwischen den Knoten 1003 und Masse geschaltet. Die Stromquelle 1002 liefert einen kleinen Strom im Bereich des Bauelementkanallecks oder geringfügig höher (z. B. 1 µA). Die Spannung an dem negativen Eingang des Operationsverstärkers 1001 schwingt auf einen Wert nahe VDD (idealerweise auf VDD) ein. Die Gate-Source-Spannung des NMOS N0 schwingt auf einen Wert nahe der Schwellwertspannung von N0 (Vth) ein. Da die Sourcespannung des NMOS N0 etwa VDD beträgt, beträgt die Spannung von VCLAMP ungefähr VDD+Vth.
Obwohl verschiedene Ausführungsbeispiele der Erfindung offenbart worden sind, versteht der Fachmann, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, die einige der Vorteile der Erfindung erzielen werden, ohne von dem Gedanken und Schutzbereich der Erfindung abzuweichen. Für den angemessen qualifizierten Fachmann wird es offensichtlich sein, dass andere Komponenten, die die gleichen Funktionen durchführen, geeignet substituiert werden können. Es sei angemerkt, dass unter Bezugnahme auf eine spezifische Figur erläuterte Merkmale mit Merkmalen von anderen Figuren kombiniert werden können, sogar in jenen Fällen, in denen dies nicht explizit erwähnt worden ist. Weiterhin können die Verfahren der Erfindung entweder in Nur-Software-Implementierungen unter Verwendung der entsprechenden Prozessoranweisungen oder in Hybridimplementierungen, die eine Kombination aus Hardwarelogik und Softwarelogik nutzen, um die gleichen Ergebnisse zu erzielen, erzielt werden. Solche Modifikationen an dem erfindungsgemäßen Konzept sollen durch die beigefügten Ansprüche abgedeckt sein.

Claims

Multiplexer zum Steuern des Zugangs zu Speicherzellen eines Speichers, umfassend: - eine erste Kette, die den Zugang zu Sourceleitungen des Speichers steuert, wobei die erste Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst; - eine zweite Kette, die den Zugang zu den Bitleitungen des Speichers steuert, wobei die zweite Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst.
Multiplexer nach Anspruch 1, bei dem eine Hochspannungssteuereinheit zum Ansteuern der Hochspannungstransistoren vorgesehen ist und eine Niederspannungssteuereinheit zum Ansteuern der Niederspannungstransistoren vorgesehen ist.
Multiplexer nach einem der vorhergehenden Ansprüche, bei dem die zwei Hochspannungstransistoren der ersten Kette und/oder der zweiten Kette derart angeordnet sind, dass pro Kette ein erster Hochspannungstransistor angeordnet ist, um die hohe Spannung an den Speicher anzulegen, und ein zweiter Hochspannungstransistor in Reihe mit den mehreren Niederspannungstransistoren angeordnet ist, um die Niederspannungstransistoren vor der hohen Spannung zu schützen.
Multiplexer nach einem der vorhergehenden Ansprüche, bei dem die mehreren Niederspannungstransistoren der ersten Kette und/oder der zweiten Kette so angeordnet sind, dass pro Kette die Bitleitungen oder Sourceleitungen gewählt werden können und dass verschiedene Spannungen angelegt werden können.
Multiplexer nach einem der vorhergehenden Ansprüche, bei dem die erste Kette und die zweite Kette verwendet werden, um auf Speicherzellen des Speichers zuzugreifen und entweder eine Setz-/Form-Operation, eine Rücksetz-Operation oder eine Lese-Operation durchzuführen.
Multiplexer nach einem der vorhergehenden Ansprüche, wobei der Speicher ein RRAM ist.
Multiplexer nach einem der vorhergehenden Ansprüche, bei dem die Speicherzellen in einer Matrixstruktur angeordnet sind und pro Reihe von Speicherzellen eine erste Kette und eine zweite Kette vorgesehen sind.
Multiplexer nach einem der Ansprüche 1 bis 6, bei dem die Speicherzellen in einer Matrixstruktur angeordnet sind und eine erste Kette für zwei oder ein Mehrfaches von zwei zweiten Ketten vorgesehen ist, so dass sich zwei Bitleitungen eine Sourceleitung teilen.
Multiplexer nach einem der vorhergehenden Ansprüche, bei dem der Multiplexer auf dem gleichen Chip oder in dem gleichen Baustein wie der Speicher angeordnet ist.
Verfahren zum Betreiben eines Multiplexers, der den Zugang zu Speicherzellen eines Speichers steuert, wobei der Multiplexer umfasst - eine erste Kette, die den Zugang zu Sourceleitungen des Speichers steuert, wobei die erste Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst; - eine zweite Kette, die den Zugang zu den Bitleitungen des Speichers steuert, wobei die zweite Kette zwei Hochspannungstransistoren und mehrere Niederspannungstransistoren umfasst; wobei das Verfahren umfasst: - Anlegen von Spannungen an die erste Kette und die zweite Kette, so dass eine der folgenden Operationen an Speicherzellen des Speichers durchgeführt wird: - eine Lese-Operation; - eine Setz-/Form-Operation; - eine Rücksetz-Operation.