DE112019003249T5 - Schaltung und layout für resistive direktzugriffsspeicherarrays mit zwei bitleitungen pro spalte - Google Patents

Schaltung und layout für resistive direktzugriffsspeicherarrays mit zwei bitleitungen pro spalte Download PDF

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Abstract

Ein Layout wird für ein ReRAM-Speicherzellenarray mit Reihen und Spalten von ReRAM-Zellen präsentiert, wobei sich jede ReRAM-Zelle in einer Reihe und Spalte von ReRAM-Zellen befindet. Jede ReRAM-Zelle schließt eine ReRAM-Vorrichtung ein. Ein erster Transistor ist zwischen die ReRAM-Vorrichtung und eine erste Bitleitung gekoppelt, die der Spalte zugeordnet ist, die die ReRAM-Zelle enthält. Der erste Transistor weist ein Gate auf, das mit einer ersten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält. Ein zweiter Transistor ist zwischen die ReRAM-Vorrichtung und eine zweite Bitleitung gekoppelt, die der Spalte zugeordnet ist, die die ReRAM-Zelle enthält. Der zweite Transistor weist ein Gate auf, das mit einer zweiten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft die Technologie integrierter Schaltungen und die Technologie resistiver Direktzugriffsspeicher (ReRAM). Genauer betrifft die vorliegende Erfindung Layouts für integrierte Schaltungen für adressierbare Arrays von ReRAM-Speicherzellen, die Transistorvorrichtungen mit kleiner Geometrie, wie beispielsweise FinFET-Transistorvorrichtungen, verwenden. ReRAM-Speicherzellen werden als Konfigurationsspeicher für anwenderprogrammierbare integrierte Schaltungen verwendet, indem ein Schalttransistor, der eine programmierbare Schaltung konfiguriert, angesteuert wird. ReRAM-Speicherzellen werden auch als Direktzugriffsspeicher (RAM) in integrierten Schaltungen verwendet. Die vorliegende Erfindung betrifft ReRAM-Speicherzellen, die in integrierten Schaltungen als Direktzugriffsspeicher-Zellen (RAM-Zellen) verwendet werden, die adressiert und mit Leseverstärkern gekoppelt werden müssen, um die darin enthaltenen Daten zu lesen.
  • Da Transistorvorrichtungen mit kleiner Geometrie, wie beispielsweise FinFET-Transistoren, die zum Programmieren und Löschen von ReRAM-Vorrichtungen erforderlichen Spannungen nicht individuell unterstützen können, wurden zwei FinFET-Transistoren in Reihe in adressierbaren ReRAM-Speicherzellen platziert.
  • Unter Bezugnahme zunächst auf 1, 2A und 2B wird jeweils eine Schemazeichnung eines Abschnitts 10 eines ReRAM-Speicherarrays nach dem Stand der Technik, eine Draufsicht auf ein Layout eines Abschnitts des in 1 dargestellten Speicherarrays 10 bzw. eine Querschnittsansicht des Layouts des in 2A gezeigten Abschnitts des Speicherarrays durch die Linien 2B-2B dargestellt. In 1 enthält ein Abschnitt 10 eines bekannten ReRAM-Speicherarrays sechs ReRAM-Speicherzellen (jeweils in gestrichelten Linien bei den Bezugszeichen 12a bis 12f angegeben). Die ReRAM-Speicherzellen 12a, 12b und 12c befinden sich in einer ersten Spalte des Arrays und die ReRAM-Speicherzellen 12d, 12e und 12f befinden sich in einer zweiten Spalte des Arrays. Der Durchschnittsfachmann wird beobachten, dass das Layout der Speicherzellen 12a bis 12f eine Spiegelkonfiguration ist. So spiegeln sich in der ersten Spalte des Arrays die Speicherzellen 12a und 12b wie die Speicherzellen 12b und 12c. Eine ähnliche Spiegelung liegt in der zweiten Spalte des Arrays vor.
  • Jede Speicherzelle 12a bis 12f schließt eine ReRAM-Vorrichtung und zwei in Reihe verbundene Transistorvorrichtungen ein. Diese Schaltungselemente werden mit den Buchstaben-Suffixen bezeichnet, die den Speicherzellen entsprechen, in denen sie angeordnet sind. Als Beispiel schließt die ReRAM-Speicherzelle 12a die ReRAM-Vorrichtung 14a und zwei n-Kanal-FinFET-Transistorvorrichtungen 16a und 18a ein, die alle in Reihe zwischen einem ersten gemeinsamen Vorspannungsknoten 20-1 und einer ersten Bitleitung BLO mit dem Bezugszeichen 22-1 verbunden sind, das einer ersten Spalte des Abschnitts 10 des Arrays zugeordnet ist. Die Konvention, die hierin in dem Zeichnungssymbol der ReRAM-Vorrichtungen verwendet wird, besteht darin, dass das breitere Ende der ReRAM-Vorrichtung die Ionenquellenseite der Vorrichtung ist und das schmalere Ende die Gegenelektrode ist, die von der Ionenquelle durch eine Festelektrolytschicht getrennt ist. Um eine ReRAM-Vorrichtung zu programmieren, d. h. auf einen niedrigeren Widerstand einzustellen, wird eine Programmierspannung angelegt, wobei das positivste Potential an das breitere Ende der ReRAM-Vorrichtung angelegt wird. Um eine ReRAM-Vorrichtung zu löschen, d. h. auf einen hohen Widerstand einzustellen, wird eine Programmierspannung angelegt, wobei das positivste Potential an das schmalere Ende der ReRAM-Vorrichtung angelegt wird.
  • Die ReRAM Speicherzelle 12b schließt die ReRAM-Vorrichtung 14b und zwei n-Kanal-FinFET-Transistorvorrichtungen 16b und 18b ein, die alle zwischen einem zweiten gemeinsamen Vorspannungsknoten 20-2 und der ersten Bitleitung 22-1 in Reihe verbunden sind. Die ReRAM Speicherzelle 12c schließt die ReRAM-Vorrichtung 14c und zwei n-Kanal-FinFET-Transistorvorrichtungen 16c und 18c ein, die alle zwischen dem zweiten gemeinsamen Vorspannungsknoten 20-2 und der ersten Bitleitung 22-1 in Reihe verbunden sind. Die ReRAM-Zellen 12d, 12e und 12f sind ähnlich verbunden, außer dass sie zwischen den gemeinsamen Vorspannungsknoten 20-1 bzw. 20-2 und einer zweiten Bitleitung 22-2 verbunden sind, die einer zweiten Spalte des Abschnitts 10 des Arrays zugeordnet ist.
  • Die Gates der beiden FinFET-Transistoren in jeder Reihe des Arrays sind gemeinsam mit einer Wortleitung verbunden. So sind die FinFET-Transistoren 16a und 18a und 16d und 18d bei Bezugszeichen 24 zu einer Wortleitung WL0 miteinander verbunden. Die Wortleitung 24 ist in zwei Teilabschnitten gezeigt, von denen jeder eine Gate-Leitung darstellt, die beispielsweise aus einem Metall oder Metallsilizid gebildet ist, die über die Länge der Reihe in dem Array verläuft, das die ReRAM-Speicherzellen 12a und 12d enthält. Diese Gate-Leitungen werden durch Stichverbindung zusammengehalten, wie durch die Verbindung 26 dargestellt. In ähnlicher Weise sind die Gates der FinFET-Transistoren 16b und 18b und 16e und 18e mit den Wortleitungen WL1 bei dem Bezugszeichen 28 miteinander verbunden. Diese Gate-Leitungen werden durch Stichverbindung zusammengehalten, wie durch die Verbindung 30 dargestellt. Die Gates der FinFET-Transistoren 16c und 18c und 16f und 18f sind mit den Wortleitungen WL2 bei Bezugszeichen 32 miteinander verbunden. Diese Gate-Leitungen werden durch Stichverbindung zusammengehalten, wie durch die Verbindung 34 dargestellt.
  • Bezug nehmend nun sowohl auf 2A als auch 2B zeigen die Diagramme ein typisches Layout 40 für eine Implementierung in einer integrierten Schaltung von ReRAM-Speicherzellen wie denen von 1A. Der Abschnitt des ReRAM-Arrays, der in 2A und 2B veranschaulicht ist, ist innerhalb der gestrichelten Linien 36 von 1 dargestellt. Dementsprechend wird der Durchschnittsfachmann bemerken, dass das in 2A und 2B veranschaulichte Layout nicht die in 1 veranschaulichten ReRAM-Zellen 12c und 12f einschließt. Wo Elemente von 1 in 2A und 2B veranschaulicht sind, werden sie mit den gleichen Bezugszeichen bezeichnet, die für diese Elemente in 1 verwendet werden.
  • Eine erste Gruppe von Rippen 42, die der Einfachheit halber in 2A als Diffusion dargestellt ist, bildet die Source, Drains und Kanäle für die FinFET-Transistoren 16a, 18a, 16b und 18b der ersten Spalte des Arrays, und eine zweite Gruppe von Rippen 44 bildet die Source, Drains und Kanäle für die FinFET-Transistoren 16d, 18d, 16e und 18e in der zweiten Spalte des Arrays. Gestrichelte Linien, die bei den Bezugszeichen 12a, 12b, 12d und 12e in 2A angegeben sind, zeigen die Positionen der ReRAM-Speicherzellen 12a, 12b, 12d und 12e von 1.
  • Die Gate-Elektrodenleitung 46 bildet die Gates für die FinFET-Transistoren 16a und 16d und dient als Wortleitung WL0. Die Gate-Leitung 48 bildet die Gates für die FinFET-Transistoren 18a und 18d und dient auch als Wortleitung WL0 (wie in 1 und 2A durch die Verbindung 26 gezeigt). Die Gate-Elektrodenleitung 50 bildet die Gates für die FinFET-Transistoren 16b und 16e und dient als Wortleitung WL1. Die Gate-Elektrodenleitung 52 bildet die Gates für die FinFET-Transistoren 18b und 18e und dient auch als Wortleitung WL1 (wie in 1 und 2A durch die Verbindung 30 gezeigt). Die Gate-Elektrodenleitungen 46, 48, 50 und 52 sind aus Metall gebildet, wie es in der FinFET-Fabrikationstechnik bekannt ist.
  • Die FinFET-Technologie erfordert eine Dummy-Gate-Elektrode, um die Enden eines Diffusionsbereichs abzuschließen, um ihn von angrenzenden Diffusionsbereichen zu isolieren. Die Dummy-Gate-Elektroden werden gleichzeitig und in gleicher Weise wie die Gate-Elektrodenleitungen 46, 48, 50 und 52 gebildet und werden als Dummy-Gate-Elektroden bezeichnet, da unter ihnen keine Transistoren gebildet werden. Die Dummy-Gate-Elektrodenleitung 54 stellt eine Isolierung zwischen den ReRAM-Vorrichtungen 14a, 14d und den ReRAM-Vorrichtungen (nicht abgebildet), die über der Dummy-Gate-Elektrodenleitung 54 angeordnet sind, dar. In ähnlicher Weise stellt die Dummy-Gate-Elektrodenleitung 56 eine Isolierung zwischen den ReRAM-Vorrichtungen 14b, 14e und den ReRAM-Vorrichtungen (nicht abgebildet), die über der Dummy-Gate-Elektrodenleitung 56 angeordnet sind, dar.
  • Die Bezugszeichen 58 in 2B geben die Gate-Dielektrikumschichten unter den Gate-Elektrodenleitungen 46, 48, 50, 54 und 56 an. Die Kontakte 60 und 62 verbinden die Gate-Elektrodenleitungen 46 und 48 mit einem Segment 64 der Metallebene 0 (M0) (in 1 als Stichverbindung 26 bezeichnet), das die Gates der FinFETs 16a und 18a miteinander verbindet. Die Kontakte 66 und 68 verbinden die Gate-Leitungen 50 und 52 mit einem MO-Segment 70 (in 1 als Stichverbindung 30 bezeichnet), das die Gates der FinFETs 16b und 18b miteinander verbindet.
  • Das Segment 72-1 der Metallebene 0 (M0) ist mit der Gruppe von Rippen 42 durch den Kontakt 74 verbunden, der in 2B gezeigt ist. Der Kontakt 76 verbindet das MO-Segment 72-1 mit einem Segment 78 der Metallebene 1 (M1). Der Kontakt 80 verbindet das M1-Segment 78 mit einem Segment 82 der Metallebene 2 (M2). Der in den beiden 2A und 2B dargestellte Kontakt 84 verbindet das M2-Segment 82 mit einem Segment 86 der Metallebene 3 (M3), das als Bitleitung 22-1 in 1 dient. Die Metallsegmente 78 und 82 und die Kontakte 76 und 80 sind in 2A nicht dargestellt, um eine Überkomplizierung der Zeichnung zu vermeiden.
  • Das Segment 88 der Metallschicht 2 dient als erster gemeinsamer Vorspannungsknoten 20-1 in 1. Ein Kontakt 90-1 verbindet das M2-Segment 88 mit dem ReRAM 14a von 1, das in 2A und auch in 2B als eine Ionenquellenschicht 92 und eine Festelektrolytschicht 94 einschließend dargestellt ist. Fachleute werden erkennen, dass die ReRAM-Vorrichtungen bekannt sind und komplizierter als in 2B gezeigt sind. Wie in 2B gezeigt, ist die ReRAM-Vorrichtung 14a mit dem FinFET-Transistor 16a durch den Kontakt 96 mit dem M1-Schichtsegment 98, dem Kontakt 100 mit dem MO-Segment 102-1 und dem Kontakt 104 verbunden.
  • Das Segment 106 der Metallschicht 2 dient als der zweite gemeinsame Vorspannungsknoten 20-2 in 1. Ein Kontakt 90-2 verbindet das M2-Segment 106 mit dem ReRAM 14b von 1, das in 2A und auch in 2B als eine Ionenquellenschicht 108 und eine Festelektrolytschicht 110 einschließend dargestellt ist. Fachleute werden erkennen, dass die ReRAM-Vorrichtungen bekannt sind und komplizierter als in 2B gezeigt sind. Wie in 2B gezeigt, ist die ReRAM-Vorrichtung 14b mit dem FinFET-Transistor 16b durch den Kontakt 112 mit dem M1-Schichtsegment 114, den Kontakt 116 mit dem MO-Segment 102-2 und den Kontakt 118 verbunden.
  • Um die ReRAM-Vorrichtung 14a in der Speicherzelle 12a in 1 zu programmieren, wird eine positive Spannung an die Wortleitung WL0 24 angelegt, um die Transistoren 16a und 18a einzuschalten, und eine Spannung wird zwischen der Vorspannungsleitung 20-1 und der Bitleitung 0 22-1 angelegt, wobei das positivere Potential an die Vorspannungsleitung 20-1 angelegt wird. Um die ReRAM-Vorrichtung 14a in der Speicherzelle 12a in 1 zu löschen, wird eine positive Spannung an die Wortleitung WL0 24 angelegt, um die Transistoren 16a und 18a einzuschalten, und eine Spannung wird zwischen die Vorspannungsleitung 20-1 und die Bitleitung 0 22-1 angelegt, wobei das positivere Potential an die Bitleitung 0 22-1 angelegt wird. Um das Programmieren/Löschen der ReRAM-Vorrichtungen 14b und 14c in den Speicherzellen 12b und 12c zu verhindern, werden die Wortleitungen WL1 28 und WL2 32 ausgeschaltet. Um das Programmieren/Löschen der ReRAM-Vorrichtungen 14d, 14e und 14f in den Speicherzellen 12d, 12e und 12f zu verhindern, wird die Spannung an die Bitleitung 1 22-2 auf die gleiche Spannung wie die Vorspannungsleitung 0 20-1 eingestellt.
  • Unter den Vorspannungsbedingungen, die zum Programmieren einer ReRAM-Speicherzelle vorliegen (zum Beispiel der Speicherzelle 12a), befinden sich die Transistoren 16a und 18a in Common Source-Konfiguration, die eine Strombegrenzung bereitstellt. Da außerdem beide Transistoren 16a und 18a leitend sind, liegt die Spannung an ihnen nahe Null, was zu keiner oder nur einer geringen Belastung dieser Transistoren führt. In Rückwärtsrichtung zum Löschen einer ReRAM-Vorrichtung (zum Beispiel der Speicherzelle 12a) gibt es keine Strombegrenzung, da keiner der FinFET-Transistoren der ausgewählten ReRAM-Zelle mit Masse verbunden ist (d. h., in Common Source-Konfiguration) und der sich ändernde Widerstand der ReRAM-Vorrichtung 14a eine Source-Vorspannung auf die Transistoren 16a und 18a anlegt, wodurch deren Stromtragfähigkeiten reduziert werden. Außerdem liegt an den Transistoren 16a und 18a eine höhere Spannung an als beim Programmieren, was eine höhere Anzahl von FinFET-Transistoren erfordert, um die Spannung zu unterstützen. Diese Anforderung schränkt die Minimierung von ReRAM-Speicherzellen ein.
  • Außerdem erfordern ReRAM-Speicherzellen Programmier- und Löschströme von etwa 100 µA oder mehr. Um einen solchen Strom bereitzustellen, müssen die Programmier- und Löschpfade eine Impedanz aufweisen, die ausreichend niedrig ist, um zu ermöglichen, dass Programmier- und Löschströme dieser Größe fließen. Mit abnehmender Vorrichtungsgröße werden die verwendeten Transistoren kleiner und es werden schwächere und breitere Metallleitungen benötigt, um die erforderlichen Programmierpotentiale zuzuführen. Außerdem erfordern, wie vorstehend in Bezug auf 2A angemerkt, ReRAM-Speicherarrays nach dem Stand der Technik, die ReRAM-Speicherzellen verwenden, die unter Verwendung von Tiefsubmikronleitungen (d. h. FinFET-Transistorvorrichtungen) hergestellt werden, quantisierte Layoutregeln, die zusätzliche Dummy-Gate-Leitungen (z. B. die Dummy-Gate-Leitungen 54 und 56 in 2 A) verwenden, um Diffusionsbereiche zwischen Zellen abzuschließen.
  • KURZDARS TELLUNG
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Layout für ein ReRAM-Speicherarray mit Reihen und Spalten von ReRAM-Zellen vorgestellt, wobei sich jede ReRAM-Zelle in einer Reihe und Spalte von ReRAM-Zellen befindet. Jede ReRAM-Zelle schließt eine ReRAM-Vorrichtung ein. Ein erster Transistor ist zwischen die ReRAM-Vorrichtung und eine erste Bitleitung gekoppelt, die der Spalte zugeordnet ist, die die ReRAM-Zelle enthält. Der erste Transistor weist ein Gate auf, das mit einer ersten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält. Ein zweiter Transistor ist zwischen die ReRAM-Vorrichtung und eine zweite Bitleitung gekoppelt, die der Spalte zugeordnet ist, die die ReRAM-Zelle enthält. Der zweite Transistor weist ein Gate auf, das mit einer zweiten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält.
  • Figurenliste
  • Die Erfindung wird im Folgenden unter Bezugnahme auf Ausführungsformen und die Zeichnung ausführlicher erläutert, bei denen:
    • 1 eine Schemazeichnung eines Abschnitts eines ReRAM-Speicherarrays nach dem Stand der Technik ist;
    • 2A eine Draufsicht eines Layouts des in 1 gezeigten Abschnitts des Speicherarrays ist;
    • 2B eine Querschnittsansicht des Layouts des in 2A gezeigten Abschnitts des Speicherarrays durch die Linien 2B-2B ist;
    • 3 eine Schemazeichnung eines Abschnitts eines ReRAM-Speicherarrays gemäß einem Aspekt der vorliegenden Erfindung ist;
    • 4A eine Draufsicht eines Layouts des in 3 gezeigten Abschnitts des Speicherarrays ist;
    • 4B eine Querschnittsansicht des Layouts des in 4A gezeigten Abschnitts des Speicherarrays durch die Linien 4B-4B ist;
    • 4C eine Querschnittsansicht des Layouts des in 4A gezeigten Abschnitts des Speicherarrays durch die Linien 4C-4C ist; und
    • 5 ein Blockdiagramm ist, das ein typisches ReRAM-Speicherarray und zugehörige Lese-, Schreib -und Löschsteuerschaltungen gemäß einem Aspekt der vorliegenden Erfindung zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Fachleute werden erkennen, dass die folgende Beschreibung der vorliegenden Erfindung nur der Veranschaulichung dient und in keinerlei Weise einschränkend zu verstehen ist. Andere Ausführungsformen der Erfindung werden für diese Fachleute ohne Weiteres offensichtlich sein.
  • Nun Bezug nehmend auf 3 zeigt eine Schemazeichnung einen Abschnitt 120 eines adressierbaren ReRAM-Speicherarrays gemäß einem Aspekt der vorliegenden Erfindung. Verschiedene Schaltungselemente in der Ausführungsform von 3 entsprechen Schaltungselementen in dem Array nach dem Stand der Technik von 1 und werden unter Verwendung der gleichen Bezugszeichen, die verwendet werden, um diese Schaltungselemente in 1 zu identifizieren, bezeichnet.
  • In 3 enthält der Abschnitt 120 eines adressierbaren ReRAM-Speicherarrays gemäß dieser veranschaulichenden Ausführungsform der Erfindung sechs ReRAM-Speicherzellen (jeweils in gestrichelten Linien bei den Bezugszeichen 12a bis 12f angegeben). Die ReRAM-Speicherzellen 12a, 12b und 12c befinden sich in einer ersten Spalte des Arrays und die ReRAM-Speicherzellen 12d, 12e und 12f befinden sich in einer zweiten Spalte des Arrays.
  • Jede Speicherzelle 12a bis 12f schließt eine ReRAM-Vorrichtung und zwei Transistorvorrichtungen ein, die mit der jeweiligen ReRAM-Vorrichtung, jedoch an gegenüberliegenden Enden davon, in Reihe verbunden sind. Diese Schaltungselemente werden mit den Buchstaben-Suffixen bezeichnet, die den Speicherzellen entsprechen, in denen sie angeordnet sind. Als Beispiel schließt die ReRAM-Speicherzelle 12a die ReRAM-Vorrichtung 14a und zwei n-Kanal-FinFET-Transistorvorrichtungen 16a und 18a ein. Im Gegensatz zu den Transistoren 16a und 18a in 1 ist der FinFET-Transistor 16a zwischen der Ionenquelle der ReRAM-Vorrichtung 14a und einer ersten Bitleitung (BL0) mit dem Bezugszeichen 22-1a verbunden, die einer ersten Spalte des Abschnitts 120 des Arrays zugeordnet ist, und der FinFET-Transistor 18a ist zwischen der gegenüberliegenden Elektrode der ReRAM-Vorrichtung 14a und der zweiten komplementären Bitleitung (BL0 A) mit dem Bezugszeichen 22-1b verbunden, die der ersten Spalte des Abschnitts 120 des Arrays zugeordnet ist.
  • Die ReRAM Speicherzelle 12b schließt die ReRAM-Vorrichtung 14b und zwei n-Kanal-FinFET-Transistorvorrichtungen 16b und 18b ein. Der FinFET-Transistor 16b ist zwischen der Ionenquelle der ReRAM-Vorrichtung 14b und der ersten Bitleitung (BL0) 22-1a des Arrays verbunden und der FinFET-Transistor 18b ist zwischen der gegenüberliegenden Elektrode der ReRAM-Vorrichtung 14b und der zweiten komplementären Bitleitung (BL0 A) 22-1b verbunden, die der ersten Spalte des Abschnitts 120 des Arrays zugeordnet ist.
  • Die ReRAM-Speicherzelle 12c schließt die ReRAM-Vorrichtung 14c und zwei n-Kanal-FinFET-Transistorvorrichtungen 16c und 18b ein. Der FinFET-Transistor 16c ist zwischen der Ionenquelle der ReRAM-Vorrichtung 14c und der ersten Bitleitung (BL0) 22-1a des Arrays verbunden und der FinFET-Transistor 18c ist zwischen der gegenüberliegenden Elektrode der ReRAM-Vorrichtung 14c und der zweiten komplementären Bitleitung (BL0 A) 22-1b verbunden, die der ersten Spalte des Abschnitts 120 des Arrays zugeordnet ist.
  • Die ReRAM-Zellen 12d, 12e und 12f sind ähnlich verbunden, außer dass sie zwischen den komplementären Bitleitungen (BL1) 22-2a und (BL1 a) 22-2b verbunden sind.
  • Durchschnittsfachleute werden bemerken, dass sich die Orientierungen der ReRAM-Vorrichtungen in abwechselnden Reihen ändern. Dies liegt daran, dass das in den 4A bis 4C dargestellte Layout in abwechselnden Reihen gespiegelt ist. Wie vorstehend angegeben, werden die ReRAM-Vorrichtungen dadurch programmiert, dass das positivste Potential an das Ende der ReRAM-Vorrichtung angelegt wird, das breiter als das andere Ende erscheint.
  • Die Gates der beiden FinFET-Transistoren 16a und 16d in der ersten Reihe des Arrays sind gemeinsam mit einer Wortleitung (WL0) 24-2 verbunden. Die Gates der beiden FinFET-Transistoren 18a und 18d in der ersten Reihe des Arrays sind gemeinsam mit einer Wortleitung (WL0 A) 24-1 verbunden. Die Gates der beiden FinFET-Transistoren 16b und 16e in der zweiten Reihe des Arrays sind gemeinsam mit einer Wortleitung (WL1) 28-1 verbunden. Die Gates der beiden FinFET-Transistoren 18b und 18e in der zweiten Reihe des Arrays sind gemeinsam mit einer Wortleitung (WL1 A) 28-2 verbunden. Die Gates der beiden FinFET-Transistoren 18c und 18f in der dritten Reihe des Arrays sind gemeinsam mit einer Wortleitung (WL2) 32-1 verbunden. Die Gates der beiden FinFET-Transistoren 16c und 16f in der dritten Reihe des Arrays sind gemeinsam mit einer Wortleitung (WL2 A) 32-1 verbunden.
  • Bezugnehmend auf 4A, 4B und 4C zeigen Draufsicht und Querschnittsansichten ein veranschaulichendes Layout des Abschnitts 120 des in 3 gezeigten Speicherarrays, das zwei Spalten von ReRAM-Speicherzellen einschließt. 4B ist eine Querschnittsansicht des Layouts des in 4A gezeigten Abschnitts des Speicherarrays durch die Linien 4B-4B. 4C ist eine Querschnittsansicht des Layouts des in 4A gezeigten Abschnitts des Speicherarrays durch die Linien 4C-4C. Einige der Schaltungselemente in der Ausführungsform von 4A, 4B und 4C entsprechen Schaltungselementen im Array nach dem Stand der Technik von 2A und 2B und werden unter Verwendung derselben Bezugszeichen bezeichnet, die verwendet werden, um diese Schaltungselemente in 2A und 2B zu identifizieren.
  • 4A, 4B und 4C zeigen in gestrichelten Linien vollständige ReRAM-Speicherzellen 12b und 12e in der zweiten Reihe des Arrays und vollständige ReRAM-Speicherzellen 12c und 12f in der dritten Reihe des Arrays. Der Abschnitt des Layouts von 4A oberhalb der ReRAM-Speicherzellen 12b und 12e sind unvollständige Abschnitte von ReRAM-Speicherzellen 12a und 12d.
  • Wie in 4A gezeigt, sind die ReRAM-Vorrichtungen 14a, 14b und 14c in der ersten Spalte des Arrays mit einer ersten Gruppe von Rippen (unterteilt in die Bereiche 122a bis 122f) verbunden. Die erste Gruppe von Rippen, die in die Bereiche 122a bis 122f unterteilt ist, bildet auch die Source, Drains und Kanäle für die FinFET-Transistoren 16a, 16b und 16c der ersten Spalte des Arrays, und eine zweite Gruppe von Rippen 124 (die in die Bereiche 124a bis 124f unterteilt ist) bildet die Source, Drains und Kanäle für die FinFET-Transistoren 18a, 18b und 18c der ersten Spalte des Arrays.
  • Die ReRAM-Vorrichtungen 14d, 14e und 14f in der zweiten Spalte des Arrays sind mit einer dritten Gruppe von Rippen 126 verbunden. Die dritte Gruppe von Rippen 126 bildet auch die Source, Drains und Kanäle für die FinFET-Transistoren 16d, 16e und 16f der zweiten Spalte des Arrays und eine vierte Gruppe von Rippen 128 bildet die Source, Drains und Kanäle für die FinFET-Transistoren 18d, 18e und 18f der zweiten Spalte des Arrays. Die erste Gruppe von Rippen, die in die Bereiche 122a bis 122f unterteilt ist, ist in 4B gezeigt, und die zweite Gruppe von Rippen, die in die Bereiche 124a bis 124f unterteilt ist, ist in 4C gezeigt.
  • Die Gate-Elektrodenleitung 130 ist die Wortleitung WL0 (Bezugszeichen 24-2 in 3) und bildet die Gates für FinFET-Transistoren 16a und 16d in den ReRAM-Speicherzellen 12a und 12d (von denen in 4A und 4B nur ein Abschnitt gezeigt ist). Die Gate-Elektrodenleitung 132 ist die Wortleitung WL1 (Bezugszeichen 28-1 in 3) und bildet die Gates für die FinFET-Transistoren 16b und 16e in den ReRAM-Speicherzellen 12b und 12e. Die Gate-Elektrodenleitung 134 ist die Wortleitung WL1 A (Bezugszeichen 28-2 in 3) und bildet die Gates für die FinFET-Transistoren 18b und 18e in den ReRAM Speicherzellen 12b und 12e. Die Gate-Elektrodenleitung 136 ist die Wortleitung WL2A (32-1 in 3) und bildet die Gates für die FinFET-Transistoren 18c und 18f in den ReRAM-Speicherzellen 12c und 12f. Die Gate-Elektrodenleitung 138 ist die Wortleitung WL2 (Bezugszeichen 32-2 in 3) und bildet die Gates für die FinFET-Transistoren 16c und 16f in den ReRAM Speicherzellen 12c und 12f. Die in 4B gezeigten Bezugszeichen 58 geben die Gate-Dielektrikum-Schichten an, die die Gruppe von Rippen 122 von den Gate-Elektrodenleitungen 130, 132, 134, 136 und 138 trennen.
  • Wie in 4A und 4B zu sehen, bildet in der ersten Spalte des Arrays eine Leitung 140 der Metallebene 3 (M3) die Bitleitung BLO (Bezugszeichen 22-1a in 3), und wie in 4A und 4C zu sehen, bildet eine Leitung 142 der Metallebene 3 (M3) die Bitleitung BLO A (22-1b in 3). In der zweiten Spalte des Arrays (nur in 4A gesehen) bildet eine Leitung 144 der Metallebene 3 (M3) die Bitleitung BL1 (22-2a in 3) und eine Leitung 146 der Metallebene 3 (M3) bildet die Bitleitung BL1 A (22-2b in 3).
  • Die in 4A, 4B und 4C gezeigte Ausführungsform schließt einige Strukturen ein, die Strukturen in dem in 2A und 2B veranschaulichten Layout des Stands der Technik ähnlich sind. Diese Strukturen schließen Kontakt -und Metallsegmentstrukturen ein, die Transistordiffusionen mit Bitleitungen verbinden, sowie die Schichten, die die ReRAM-Vorrichtungen bilden, und die Kontakt -und Metallleitungsstrukturen, die die ReRAM-Vorrichtungen mit dem Rest der Schaltung in dem Layout verbinden. Diese Strukturen befinden sich in der in 3, 4A und 4B gezeigten Ausführungsform in anderen Positionen als sie sich im Layout nach dem Stand der Technik von 2A und 2B befanden.
  • Wie in 4A und 4B zu sehen ist, ist in der Teilansicht der ReRAM-Speicherzelle 12a ein Segment 148 der Metallebene 0 (M0) durch einen in 4B gezeigten Kontakt 150 mit dem Abschnitt der Gruppe der Rippen 122a verbunden, der den Drain des FinFET-Transistors 16a bildet. Der Kontakt 152 verbindet das MO-Segment 148 mit einem Segment 154 der Metallebene 1 (M1). Der Kontakt 156 verbindet das M1-Segment 154 mit der Festelektrolytschicht 158 der ReRAM-Vorrichtung 14a. Die Ionenquellenschicht 160 der ReRAM-Vorrichtung 14a ist über einen Kontakt 164 mit einem Segment 162 der Metallebene 2 (M2) verbunden. Wie unter Bezugnahme auf 4C leichter zu sehen ist, verbindet das Segment 162 der Metallebene 2 (M2) die Ionenquellenschicht 160 der ReRAM-Vorrichtung 14a mit dem Rippenbereich 124a in der zweiten Gruppe von Rippen, wie in 4C gezeigt. Der Rippenbereich 124a bildet die Source des Transistors 18a. Wie der Durchschnittsfachmann erkennt, befindet sich der Rest des Transistors 18a jenseits des linken Randes von 4C.
  • Wie in 4B gezeigt, ist ein Segment 166 der Metallebene 0 (M0) durch einen Kontakt 168 mit dem Abschnitt der Gruppe von Rippen 122b verbunden, der die Source der FinFET-Transistoren sowohl 16a als auch 16b bildet. Der in den beiden 4A und 4B dargestellte Kontakt 170 verbindet das MO-Segment 166 mit einem Segment 172 der Metallebene 1 (M1). Ein Kontakt 174 verbindet das Metallsegment 172 der Metallebene 1 (M1) mit einem Segment 176 der Metallebene 3 (M2). Ein Kontakt 178 verbindet das Metallsegment 176 der Metallebene 2 (M2) mit dem Segment 140 der Metallebene 3 (M3), das in 3 als Bitleitung BLO 22-1a dient.
  • Wie in 4A und 4B zu sehen ist, ist in der ReRAM-Speicherzelle 12b ein Segment 180 der Metallebene 0 (M0) durch einen in 4B gezeigten Kontakt 182 mit dem Abschnitt der Gruppe der Rippen 122c verbunden, der den Drain des FinFET-Transistors 16b bildet. Der Kontakt 184 verbindet das MO-Segment 180 mit einem Segment 186 der Metallebene 1 (M1). Der Kontakt 188 verbindet das M1-Segment 186 mit der Festelektrolytschicht 190 der ReRAM-Vorrichtung 14a. Die Ionenquellenschicht 192 der ReRAM-Vorrichtung 14a ist über einen Kontakt 192 mit einem Segment 194 der Metallebene 2 (M2) verbunden. Wie unter Bezugnahme auf 4C leichter zu sehen ist, verbindet das Segment 194 der Metallebene 2 (M2) die Ionenquellenschicht 192 der ReRAM-Vorrichtung 14b mit der Source des Transistors 18b im Rippenbereich 124c in der zweiten Gruppe von Rippen.
  • Wie in 4C zu sehen ist, ist das Segment 162 der Metallebene 2 (M2) mit dem Segment 198 der Metallebene 1 (M1) durch den Kontakt 200 verbunden. Das Segment 198 der Metallebene 1 (M1) ist mit dem Segment 202 der Metallebene 0 (M0) den durch den Kontakt 204 verbunden. Das Segment 202 der Metallebene 0 (M0) ist durch den Kontakt 206 mit dem Abschnitt der Gruppe von Rippen 124a verbunden, die den Drain des FinFET-Transistors 18a bildet. Das Segment 194 der Metallebene 2 (M2) ist durch den Kontakt 210 mit dem Segment 208 der Metallebene 1 (M1) verbunden. Das Segment 208 der Metallebene 1 (M1) ist mit dem Segment 212 der Metallebene 0 (M0) durch den Kontakt 214 verbunden. Das Segment 212 der Metallebene 0 (M0) ist durch den Kontakt 216 mit dem Abschnitt der Gruppe von Rippen 124c verbunden, die den Drain des FinFET-Transistors 18b bildet.
  • Wie ebenfalls in 4C zu sehen ist, ist ein Segment 218 der Metallebene 0 (M0) durch einen Kontakt 220 mit dem Abschnitt der Gruppe von Rippen 124d verbunden, der die Sources der FinFET-Transistoren sowohl 18b als auch 18c bildet. Der in den beiden 4A und 4C dargestellte Kontakt 222 verbindet das MO-Segment 218 mit einem Segment 224 der Metallebene 1 (M1). Ein Kontakt 226 verbindet das Metallsegment 224 der Metallebene 1 (M1) mit einem Segment 228 der Metallebene 3 (M2). Ein Kontakt 230 verbindet das Metallsegment 228 der Metallebene 2 (M2) mit dem Segment 142 der Metallebene 3 (M3), das in 3 als Bitleitung BLO 22-1b dient.
  • Wiederum Bezug nehmend auf 4A und 4B ist in der ReRAM-Speicherzelle 12c ein Segment 232 der Metallebene 0 (M0) mit dem Abschnitt der Gruppe von Rippen 122e, die den Drain des FinFET-Transistors 16c bildet, durch einen in 4B gezeigten Kontakt 234 verbunden. Der Kontakt 236 verbindet das MO-Segment 234 mit einem Segment 238 der Metallebene 1 (M1). Der Kontakt 240 verbindet das M1-Segment 238 mit der Festelektrolytschicht 242 der ReRAM-Vorrichtung 14c. Die Ionenquellenschicht 244 der ReRAM-Vorrichtung 14c ist über einen Kontakt 248 mit einem Segment 246 der Metallebene 2 (M2) verbunden. Wie unter Bezugnahme auf 4C leichter zu sehen ist, verbindet das Segment 246 der Metallebene 2 (M2) die Ionenquellenschicht 244 der ReRAM-Vorrichtung 14c mit der Source des Transistors 18c im Rippenbereich 124e.
  • Wie in 4A und 4C zu sehen ist, ist das andere Ende des Segments 246 der Metallebene 2 (M2) mit dem Segment 250 der Metallebene 1 (M1) durch den Kontakt 252 verbunden. Das Segment 250 der Metallebene 1 (M1) ist durch den Kontakt 256 mit einem Segment 254 der Metallebene 0 (M0) verbunden. Das Segment 254 der Metallebene 0 (M0) ist durch den Kontakt 258 mit dem Abschnitt der Gruppe von Rippen 124e verbunden, die den Drain des FinFET-Transistors 18c bildet.
  • Wiederum Bezug nehmend auf 4A und 4B ist in der ReRAM-Speicherzelle 12c ein Segment 260 der Metallebene 0 (M0) mit dem Abschnitt der Gruppe von Rippen 122f, die den Drain des FinFET-Transistors 16c bildet, durch einen in 4B gezeigten Kontakt 262 verbunden. Der Kontakt 264 verbindet das M0-Segment 260 mit einem Segment 266 der Metallebene 1 (M1). Der Kontakt 268 verbindet das M1-Segment 266 mit einem Segment 270 der Metallebene 2 (M2). Ein Kontakt 272 verbindet das Metallsegment 270 der Metallebene 2 (M2) mit dem Segment 140 der Metallebene 3 (M3), das in 3 als Bitleitung BLO 22-1a dient.
  • Die ReRAM-Speicherzellen 14d, 14e und 14f, die auf der Gruppe von Rippen 126 und 128 gebildet und mit den Bitleitungen 144 und 146 verbunden sind, sind auf genau die gleiche Weise verbunden, wie dies gerade für die ReRAM-Speicherzellen 14a, 14b und 14c beschrieben wurde.
  • TABELLE 1 zeigt die Betriebsspannungen, die an die verschiedenen Verbindungen von der ReRAM-Zelle angelegt werden, um die ReRAM-Vorrichtung 14b in der ReRAM-Speicherzelle 12b von 3 zu programmieren, zu löschen und zu lesen. Die anderen ReRAM-Speicherzellen in 3 sind in TABELLE 1 als nicht ausgewählt gezeigt. Im Lesemodus wird gemäß einer Leseprozedur die Bitleitung BL0A auf eine Spannung wie etwa 0,2 V vorgeladen und der Strom Ierfassen der in der Bitleitung BL0A fließt, wird erkannt. Wenn ein Strom mit einer Größe größer als ein vorgegebener Schwellenwert fließt, ist die Zelle in einem programmierten Zustand, und wenn ein Strom mit einer Größe kleiner als der vorgegebene Schwellenwert fließt, ist die Zelle in einem gelöschten Zustand. Der Durchschnittsfachmann wird erkennen, dass andere Leseschemata verwendet werden können. TABELLE 1
    PGM LÖSCHEN LESEN
    BLO 2,4 V 0 V 0,5 V
    BL0A 0 V 2,4 V Erfassen
    BL1 0 V 0 V 0 V
    BL1A 0 V 0 V 0 V
    WL0 0 V 0 V 0 V
    WL0A 0 V 0 V 0 V
    WL1 2,7 V 1,6 V 1,5 V
    WL1A 1,6 V 2,7 V 1,5 V
    WL2 0 V 0 V 0 V
    WL2A 0 V 0 V 0 V
  • Der Durchschnittsfachmann wird beobachten, dass mehr als eine ReRAM-Speicherzelle in einer Reihe des Arrays von 3 gleichzeitig programmiert, gelöscht oder gelesen werden kann. Zum Beispiel kann die ReRAM-Vorrichtung 14 h in der ReRAM-Speicherzelle 12 h zur gleichen Zeit programmiert werden wie die ReRAM-Vorrichtung 14b in der ReRAM-Speicherzelle 12b, wenn die Bitleitung BL1 22-2a und die Bitleitung BL1A 22-2b gleich vorgespannt sind wie die Bitleitung BL1 22-1a bzw. die Bitleitung BL1A 22-1b.
  • Ein Vorteil der ReRAM-Zellen und Arrays der vorliegenden Erfindung besteht darin, dass die Notwendigkeit von Dummy-Gate-Elektroden wie bei den ReRAM-Speicherzellen nach dem Stand der Technik, die FinFET-Transistorvorrichtungen verwenden, entfällt. Ein weiterer Vorteil, der aus 3 und der Tabelle 1 ersichtlich ist, besteht darin, dass unabhängig davon, ob eine ReRAM-Zelle programmiert oder gelöscht wird, eine der n-Kanal-FinFET-Transistorvorrichtungen 16 oder 18 als eine Common Source-Vorrichtung verbunden ist. Dies bietet den Vorteil, dass der Common Source-Transistor den Strom, der durch die ReRAM-Vorrichtung geliefert wird, entweder durch die Kapazität der Bitleitung oder von der Stromversorgung durch die Bitleitung begrenzen kann und dass die Pfade der Programmier -und Löschschaltung symmetrisch sind. Somit werden sowohl Programmieren als auch Löschen gut gesteuert. Dieser Vorteil hat den Preis, zwei Gruppen von Rippen für jede Spalte des Arrays zu benötigen, aber das Bereitstellen von zwei Gruppen von Rippen reduziert den Gesamtbitleitungswiderstand, was es ermöglicht, dass mehr Strom bei gegebenen Bitleitungsbreiten abgegeben wird.
  • Bezugnehmend auf 5 zeigt ein Blockdiagramm ein typisches ReRAM-Speicherarraysystem und zugeordnete Lese-, Schreib -und Löschsteuerungsschaltungen gemäß einem Aspekt der vorliegenden Erfindung. Das ReRAM-Speicherarraysystem 280 schließt ein ReRAM-Speicherarray 282 ein, das Leseverstärkerschaltungen 284 über Bitleitungen 286 ansteuert. Die Leseverstärkerschaltungen können jede Art von Leseverstärkerschaltungen sein, abhängig von den Ausgangsspannungen/-strömen, die auf den Bitleitungen 286 während des Lesemodusvorgangs des ReRAM-Speicherarrays 282 vorhanden sind. Der Entwurf bestimmter Leseverstärkerschaltungen liegt im Allgemeinen im Bereich durchschnittlicher Fachkenntnis. Der Ausgang der Leseverstärker liegt auf den Ausgangsleitungen 288.
  • Das Lesen, Programmieren (Schreiben) und Löschen der Speicherzellen im ReRAM-Speicherarray 282 wird durch die Programmier-/Lösch-/Lesevorspannungserzeugungsschaltungen 290 gesteuert. Die Programmier-/Lösch-/Lesevorspannungserzeugungsschaltungen 290 erzeugen die in Tabelle 1 gezeigten Potentiale, um den Programmier-, Lösch -und Lesemodus des ReRAM-Speicherarrays 282 zu betreiben. Das Design bestimmter Schaltungen hängt von den bestimmten erforderlichen Potentialen ab und liegt völlig im Bereich durchschnittlicher Fachkenntnis. Die Potentiale, die notwendig sind, um den Programmier-, Lösch- und Lesemodus des ReRAM-Speicherarrays 282 zu betreiben, werden in das ReRAM-Speicherarray 282 eingesteuert, um den Programmier-, Lösch -und Lesemodus des ReRAM-Speicherarrays 282 durch Wortleitungstreiber 292, Vorspannungsleitungstreiber 294 und Bitleitungstreiber 296 zu betreiben. Wortleitungstreiber-, Vorspannungsleitungstreiber- und Bitleitungstreiberschaltungen sind in der Technik bekannt, und bestimmte Instanzen dieser Schaltungen werden leicht für bestimmte ReRAM-Speicherarrays mit spezifischen Spannungs-und Stromanforderungen konzipiert.
  • Die Programmier-/Löschsteuerung 298 leitet den Betrieb der Programmier-/Lösch-/Lesevorspannungserzeugungsschaltungen 290 über Steuerleitungen 300 durch Bereitstellen von Zeitsteuerung und anderer Steuerung in einer in der Technik bekannten Weise. Fachleute werden erkennen, dass der Leseverstärker 284 während Programmier -und Löschvorgängen deaktiviert wird, indem ein Signal von der Programmier-/Löschsteuerung 298 auf der Deaktivierungsleitung 302 aktiviert wird.
  • Wenngleich die Ausführungsformen und Anwendungen dieser Erfindung gezeigt und beschrieben wurden, wäre für den Fachmann ersichtlich, dass viel mehr Modifikationen als die oben angegebenen möglich sind, ohne von den erfindungsgemäßen Konzepten abzuweichen. Die Erfindung ist daher außer hinsichtlich des Geists der beiliegenden Ansprüche als nicht eingeschränkt anzusehen.

Claims (8)

  1. Layout für ein ReRAM-Speicherarray mit Reihen und Spalten von ReRAM-Zellen, wobei jede ReRAM-Zelle in einer Reihe und Spalte von ReRAM-Zellen umfasst: eine ReRAM-Vorrichtung; einen ersten Transistor, der zwischen der ReRAM-Vorrichtung und einer ersten Bitleitung gekoppelt ist, die der Spalte zugeordnet ist, die die ReRAM-Zelle enthält, wobei der erste Transistor ein Gate aufweist, das mit einer ersten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält; und einen zweiten Transistor, der zwischen der ReRAM-Vorrichtung und einer zweiten Bitleitung gekoppelt ist, die der Spalte zugeordnet ist, die die ReRAM-Zelle enthält, wobei der zweite Transistor ein Gate aufweist, das mit einer zweiten Wortleitung gekoppelt ist, die der Reihe zugeordnet ist, die die ReRAM-Zelle enthält.
  2. ReRAM-Speicherarray nach Anspruch 1, das ferner einen Leseverstärker für jede Spalte des Arrays einschließt, wobei der Leseverstärker für jede Spalte in dem Array mit einer von der ersten und der zweiten Bitleitung gekoppelt ist, die seiner Spalte in dem Array zugeordnet sind.
  3. ReRAM-Speicherarray nach Anspruch 1, wobei sowohl der erste Transistor als auch der zweite Transistor FinFET-Transistoren sind.
  4. ReRAM-Speicherzelle nach Anspruch 3, wobei: jede Säule eine erste Gruppe von Rippen und eine zweite Gruppe von Rippen einschließt, die von der ersten Gruppe von Rippen getrennt ist; der erste Transistor für jede Speicherzelle in jeder Spalte des Arrays auf der ersten Gruppe von Rippen gebildet ist, die dieser Spalte zugeordnet sind; und der zweite Transistor für jede Speicherzelle in jeder Spalte des Arrays auf der zweiten Gruppe von Rippen gebildet ist, die dieser Spalte zugeordnet sind.
  5. ReRAM-Speicherzelle nach Anspruch 4, wobei: die ersten Transistoren in ersten Paaren benachbarter Speicherzellen in jeder Spalte eine Common Source/Drain-Diffusion in der ersten Gruppe von Rippen gemeinsam nutzen; und die zweiten Transistoren in zweiten Paaren benachbarter Speicherzellen in jeder Spalte eine Common Source/Drain-Diffusion in der zweiten Gruppe von Rippen gemeinsam nutzen.
  6. ReRAM-Speicherzelle nach Anspruch 6, wobei: die Common Source/Drain-Diffusion in der ersten Gruppe von Rippen mit der ersten Bitleitung verbunden ist, die der Spalte zugeordnet ist, die die ReRAM-Zelle enthält; und die Common Source/Drain-Diffusion in der zweiten Gruppe von Rippen mit der zweiten Bitleitung verbunden ist, die der Spalte zugeordnet ist, die die ReRAM-Zelle enthält.
  7. ReRAM-Speicherzelle nach Anspruch 4, wobei: die ReRAM-Vorrichtung in jeder Speicherzelle in einer Spalte des Arrays über der ersten Gruppe von Rippen gebildet ist, die dieser Spalte zugeordnet sind.
  8. ReRAM Zelle umfassend: eine ReRAM-Vorrichtung; einen ersten Transistor, der zwischen der ReRAM-Vorrichtung und einer ersten Bitleitung gekoppelt ist, die der ReRAM-Zelle zugeordnet ist, wobei der erste Transistor ein Gate aufweist, das mit einer ersten Wortleitung gekoppelt ist, die der ReRAM-Zelle zugeordnet ist; und einen zweiten Transistor, der zwischen der ReRAM-Vorrichtung und einer zweiten Bitleitung gekoppelt ist, die der ReRAM-Zelle zugeordnet ist, wobei der zweite Transistor ein Gate aufweist, das mit einer zweiten Wortleitung gekoppelt ist, die der ReRAM-Zelle zugeordnet ist.
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