DE19602291A1 - Speicherschaltung und Verfahren zum Speichern von Daten - Google Patents
Speicherschaltung und Verfahren zum Speichern von DatenInfo
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Description
Die vorliegende Erfindung bezieht sich auf das Gebiet
der Datenspeicherung, insbesondere auf das Speichern von Da
ten in einer fünf Transistoren aufweisenden Zelle eines
statischen Direktzugriffsspeichers (SRAM).
Integrierte Schaltungen verwenden metallische Leitbah
nen, um Leitungsverbindungen innerhalb der Schaltungen zu
schaffen. Typischerweise sind Speichermatrizen mit einer
Vielzahl von Metalleitbahnen versehen, die in einer Anzahl
von Spalten und Zeilen angeordnet sind. Die Spaltenleitungen
sind als Bitleitungen und die Zeilenleitungen als Wortlei
tungen bekannt. In dem Maße, wie sich die Prozeßtechnologie
weiterentwickelt, verringert sich der Abstand der Metalleit
bahnen. Obwohl ein kleinerer Abstand der Metalleitbahnen in
einer integrierten Schaltung, beispielsweise einer Speicher
matrix, die Größe der Schaltung verringert, führt der
verringerte Abstand zu neuen Problemen. Beispielsweise in
einer Speichermatrix führen die näher beieinander liegenden
metallischen Bitleitungen zu einer erhöhten parasitären
Kopplung zwischen ihnen. Um die parasitäre Kopplung zwischen
den Bitleitungen in einem solchen Speicherfeld zu verrin
gern, ist es wünschenswert, die Anzahl der in einer Spei
chermatrix erforderlichen metallischen Bitleitungen zu
verringern.
Fig. 1a veranschaulicht eine Zelle 100 eines statischen
Direktzugriffsspeichers (SRAM), die eine Einzelbitleitungs-
Kreuzungspunkt-Zellenaktivierungs-Architektur (SCPA-Archi
tektur) benutzt. Die Speicherzelle 100 enthält zwei kreuzge
koppelte Inverter, die über n-Kanal-Metalloxid-Feldeffekt
transistoren (MOSFETs) 112 und 114 mit einer einzigen
Bitleitung 110 gekoppelt sind. Die n-Kanal-Transistoren 112
und 114 werden durch eine X-Adresse und eine Y-Adresse
gesteuert. Die Speicherzelle 100 ist aus zwei kreuzgekoppel
ten Komplementär-Metalloxid-Halbleiter(CMOS)-Invertern 116
und 118 aufgebaut, die einen PMOS-Dünnfilmtransistor (TFT)
als Lastelement benutzen.
Die Einzelbitleitungs-Kreuzungspunkt-Zellenaktivierungs-
Architektur benutzt eine einzige Bitleitung, die sich eine
spezielle mit einer benachbarten Speicherzelle (nicht
gezeigt) teilt. Dadurch sind nur drei metallische Bitleitun
gen für zwei Zellen nötig. Da jedoch die Speicherzelle 100
zwei stabile Zustände hat, einen auf jeder Seite der Inver
ter 116 und 118, wird einer der stabilen Zustände durch
Schreiben eines hohen Logikpegels auf den Eingang des
Inverters 116 erreicht, indem die Spannung der X- und Y-
Wortleitungen während des Schreibzyklus über die Betriebs
spannung angehoben wird. Ein wesentlicher Nachteil im Aufbau
der Speicherzelle 100 ist, daß die Bootstraptechnik, die das
Erzeugen einer Spannung oberhalb der Betriebsspannung
verlangt, negative Folgen hat. Für weitere Erklärungen der
bekannten Speicherzelle 100 siehe IEEE International Solid
State Circuits Conference, Sitzung 16, Static Memories,
Veröffentlichung FA16.6 mit dem Titel: "A Single Bitline
Cross-Point Cell Activation (SCPA) Architecture for Ultra
Low Powered SRAMs", von Motomu Ukita, et al.
Fig. 1b zeigt eine zweite bekannte Speicherzelle 120 mit
einer Einzelbitleitungs-Architektur. Generell benutzt die
SRAM-Zelle 120 die vollständige Sechs-Transistor-Speicher
zellenanordnung mit Dünnfilmtransistoren (TFT) als Lasten.
Zu den sechs Transistoren der Speicherzelle gehören auch die
Durchlaßtransistoren 122 und 124. Die Durchlaßtransistoren
122 und 124 verbinden beide Seiten der Zelle mit einer
einzigen Bitleitung 126. Der Durchlaßtransistor 122 wird von
einer oberen Wortleitung 128 und der Durchlaßtransistor 124
von einer unteren Wortleitung 130 gesteuert. Daher benötigt
die Speicherzelle 120 eine separate Steuerung der einzelnen
Durchlaßgatter, um einen Datenimpuls in die Zelle zu brin
gen.
Da die SRAM-Zelle 120 sowohl mit der oberen Wortleitung
128 als auch mit der unteren Wortleitung 130 (wie in Fig. 1b
gezeigt) verbunden ist, führt dieser Aufbau zu längeren
Schreibimpulsbreiten als nötig. Die bekannte SRAM-Zelle 120
opfert daher Geschwindigkeit für die Architektur mit redu
zierter Bitleitungsanzahl. Obwohl die Speicherzelle 120
nicht die Bootstrap-Lösung zum Schreiben auf beide Seiten
der Zellen benutzt, ist ein Hauptnachteil dieser Architektur
der längere Schreibzyklus sowie die Verwendung von sechs
Transistoren für jede Zelle. Für weitere Erklärungen zur be
kannten SRAM-Zelle 120 siehe IEEE International Solid State
Circuits Conference, 1993, Sitzung 16, Static Memories,
Veröffentlichung FA 16.5 mit dem Titel: "A 16 Mb CMOS SRAM
With a 2.3 Micrometer Single-Bit-Line Memory Cell", von
Katsuro Sasaki, et al.
Daher ist es eine Aufgabe der vorliegenden Erfindung,
die für eine Speichermatrix erforderliche Anzahl von Bitlei
tungen zu verringern.
Es ist eine weitere Aufgabe der vorliegenden Erfindung,
die Anzahl der Transistoren zu verringern, die zum Implemen
tieren einer Zelle eines statischen Direktzugriffsspeichers
(SRAM) benötigt werden.
Diese Aufgaben werden gelöst durch eine Schaltung einer
Speichermatrix mit zwei stabile Punkte aufweisenden Spei
cherzellen, die eine erste Seite zum Speichern eines ersten
Zustandes und eine zweite Seite zum Speichern eines zweiten
Zustandes haben, wobei der zweite Zustand dem ersten Zustand
entgegengesetzt ist. In der Speichermatrix ist eine erste
Bitleitung mit der ersten Seite einer ersten Speicherzelle
und eine zweite Bitleitung mit der ersten Seite einer
zweiten Speicherzelle verbunden. Daher kann nur von einer
Seite auf die Zellen zugegriffen werden. Die Zellen sind ei
nerseits mit einer Betriebsspannung und andererseits mit
Masse gekoppelt. Die Speichermatrix ist so aufgebaut, daß
nur drei Bitleitungen für zwei Zellen benötigt werden. Bei
einem ersten Ausführungsbeispiel der Speichermatrix nutzen
zwei Zellen gemeinsam eine Spannungsversorgungs-Bitleitung
und bei einem zweiten Ausführungsbeispiel eine gemeinsame
Masse-Bitleitung.
Bei einem bevorzugten Ausführungsbeispiel weisen die
Zellen des statischen Direktzugriffsspeichers (SRAM) fünf
MOS-Transistoren auf. Bei der ersten Ausführungsform der
Speichermatrix ist die dritte Bitleitung die gemeinsame
Spannungsversorgungs-Bitleitung, die zwei Speicherzellen mit
Betriebsspannung versorgt. In der zweiten Ausführungsform
der Speichermatrix ist die dritte Bitleitung eine gemeinsame
Masse-Bitleitung, die zwei Zellen mit Masse koppelt.
Eine Steuerschaltung schreibt und liest zu den Speicher
zellen. Die Steuerschaltung führt eine spezielle Schreibope
ration aus, um einen niedrigen logischen Pegel zu der
zweiten Seite der Speicherzelle zu schreiben. Die Steuer
schaltung ist mit den ersten, zweiten und dritten Bitleitun
gen verbünden. Beim Speichern eines niedrigen Logikpegels
auf der zweiten Seite der ersten Speicherzelle erzeugt die
Steuerschaltung eine erste Spannung auf der dritten Bitlei
tung, so daß die effektive Betriebsspannung, die an der
ersten und zweiten Zelle anliegt, unter der Betriebsspannung
liegt. Die Steuerschaltung erzeugt außerdem eine zweite
Spannung auf der zweiten Bitleitung, die niedriger als die
Betriebsspannung ist. Um die spezielle Schreiboperation zur
zweiten Zelle auszuführen, erzeugt die Steuerschaltung die
erste Spannung auf der dritten Bitleitung und die zweite
Spannung auf der ersten Bitleitung. Bei einem Ausführungs
beispiel wird die erste Spannung um eine Schwellenspannung
des Transistors unterhalb der Betriebsspannung gesetzt und
die zweite Spannung ungefähr auf die halbe Betriebsspannung.
Die Anzahl der Bitleitungen und der Transistoren pro
Speicherzelle werden reduziert, ohne die Spannung über die
Betriebsspannung hinaus anzuheben.
Andere Aufgaben, Merkmale und Vorteile der Erfindung
werden aus den beiliegenden Zeichnungen und aus der folgen
den detaillierten Beschreibung der bevorzugten Ausführungs
beispiele der Erfindung deutlich.
Fig. 1a zeigt eine bekannte Speicherzelle eines
statischen Direktzugriffsspeichers
(SRAM), die eine Einzelbitleitungs-Kreu
zungspunkt-Zellenaktivierungs-Architektur
benutzt.
Fig. 1b zeigt eine zweite bekannte Speicherzelle,
die eine Einzelbitleitungsarchitektur be
nutzt.
Fig. 2 zeigt zwei Zellen eines statischen Di
rektzugriffsspeichers (SRAM) nach einem
ersten Ausführungsbeispiel der Erfindung.
Fig. 3 zeigt zwei Zellen eines statischen Di
rektzugriffsspeichers (SRAM) nach einem
zweiten Ausführungsbeispiel der Erfin
dung.
Fig. 4a-f zeigen ein Ausführungsbeispiel der Span
nungsimpulse für die spezielle Schreib
operation zum Schreiben in die erfin
dungsgemäße SRAM-Zelle.
Fig. 5 zeigt eine Speichermatrix eines Ausfüh
rungsbeispiels der Erfindung.
Fig. 2 zeigt zwei Zellen eines statischen Direktzu
griffsspeichers (SRAM) eines ersten Ausführungsbeispiels der
Erfindung. Obwohl Fig. 2 nur die Anordnung von zwei SRAM-
Zellen zeigt, kann eine Vielzahl von SRAM-Zellen in einer
Matrix angeordnet sein. Eine Matrix für die Implementierung
der aus fünf Transistoren bestehenden Zellen nach der
Erfindung wird weiter unten detaillierter beschrieben. Jede
SRAM-Zelle, wie die SRAM-Zelle 200 und die SRAM-Zelle 210 in
Fig. 2, enthält fünf Transistoren. Insbesondere enthält die
SRAM-Zelle 200 einen ersten Komplementär-Metalloxid-Halblei
ter(CMOS)-Inverter mit einem p-Kanal-Transistor 205 und
einem n-Kanal-Transistor 210, der mit einem zweiten CMOS-In
verter mit einem p-Kanal-Transistor 215 und einem n-Kanal-
Transistor 220 kreuzgekoppelt ist. Ebenso enthält die SRAM-
Zelle 210 zwei kreuzgekoppelte CMOS-Inverter mit p-Kanal-
Transistoren 240 und 250 und n-Kanal-Transistoren 245 und
255.
Die SRAM-Zellen 200 und 210 enthalten jede eine "wahre"
Seite und negierte Seite, die beide stabile Punkte zum
Speichern von zwei entgegengesetzten Zuständen sind. Wie in
Fig. 2 dargestellt, ist die wahre Seite der SRAM-Zelle 200
der Ausgang des CMOS-Inverters mit dem p-Kanal-Transistor
215 und n-Kanal-Transistor 220, und die negierte Seite des
SRAM 200 ist der Ausgang des CMOS-Inverters mit dem p-Kanal-
Transistor 205 und n-Kanal-Transistor 210. Ebenso enthält
die SRAM-Zelle 210 eine wahre Seite und eine negierte Seite,
wie es in Fig. 2 dargestellt ist. Die erfindungsgemäße SRAM-
Zelle mit fünf Transistoren enthält ferner jeweils einen
einzigen Durchlaßtransistor für jede Zelle, wie den n-Kanal-
Transistor 225 für die SRAM-Zelle 200 und den n-Kanal-
Transistor 260 für die SRAM-Zelle 210. Folglich wird nur auf
eine Seite der SRAM-Zelle zum Lesen und Schreiben zugegrif
fen.
Obwohl das bevorzugte Ausführungsbeispiel als CMOS-SRAM-
Zelle mit fünf Transistoren gezeigt ist, können auch andere
wohlbekannte Technologien für die Konstruktion statischer
RAM-Zellen eingesetzt werden, ohne vom Geist und Umfang der
Erfindung abzuweichen. Alles, was zum Benutzen der Lehre der
Erfindung erforderlich ist, besteht darin, daß die Speicher
zelle zwei stabile Punkte enthält, wobei nur ein Zugriffs
punkt zu einem der stabilen Punkte vorhanden ist.
Wie in Fig. 2 gezeigt ist, werden drei Bitleitungen be
nutzt, um auf die Speicherzellen 200 und 210 zuzugreifen.
Genauer gesagt, ist eine erste Bitleitung 235 mit der
negierten Seite der SRAM-Zelle 200 über den Durchlaßtransi
stor 225 und eine zweite Bitleitung 265 mit der negierten
Seite der SRAM-Zelle 210 über den Durchlaßtransistor 260 ge
koppelt. Beim ersten Ausführungsbeispiel koppelt eine dritte
Bitleitung, gezeigt als Bitleitung 270 in Fig. 2, die
Spannungsversorgung an die Source-Anschlüsse der p-Kanal-
Transistoren 205, 215, 240 und 250. Die Gates der Durchlaß
transistoren 225 und 260 sind mit der Wortleitung 230
verbunden. Wie allgemein bekannt, selektiert die Wortleitung
230, wenn sie aktiviert ist, eine bestimmte Zeile von
Speicherzellen in einer Speichermatrix. Die Bitleitungen
235, 265 und 270 und die Wortleitung 230 sind mit der
Steuerschaltung 275 gekoppelt. Allgemein erlaubt die Steuer
schaltung 275 das Lesen und Schreiben in die SRAM-Zellen 200
und 210 über die Ansteuerung der Bitleitungen 235, 265 und
270 und der Wortleitung 230.
Wie in Fig. 2 dargestellt ist, verringert die erfin
dungsgemäße statische RAM-Anordnung wesentlich die Anzahl
der für eine Speichermatrix benötigten Bitleitungen (zum
Beispiel braucht man nur drei Bitleitungen für zwei Spei
cherzellen) . Wie oben bereits erörtert, haben metallische
Leitbahnen in integrierten Schaltungen mit fortschreitender
Technologie immer kleinere Abstände. Setzt man die vorlie
gende Erfindung ein, so ist die Anzahl der metallischen
Leitbahnen, die pro Spalte für zwei SRAM-Zellen gebraucht
werden, von vier auf drei Leitbahnen reduziert. Der ver
größerte Abstand der drei Bitleitungen für die Zwei-Spei
cherzellen-Anordnung ist von Vorteil sowohl bei der Ausbeute
als auch, wenn es darum geht, die parasitäre Kopplung
zwischen den Bitleitungen zu verringern. Bei einer Anordnung
mit vier Bitleitungen macht die zusätzliche Bitleitung es
erforderlich, daß die Bitleitungen näher beieinander ange
ordnet werden.
Um aus der erfindungsgemäßen Zellanordnung mit fünf
Transistoren, wie beispielsweise aus den SRAM-Zellen 200 und
210, zu lesen, wird eine Technik mit gemeinsamer Referenz
leitung benutzt. Um zum Beispiel den Zustand der statischen
RAM-Zelle 200 zu lesen, erzeugt die Steuerschaltung 275
einen aktiven, hohen Logikpegel auf der Wortleitung 230, um
das Gate des n-Kanal-Transistors 225 (Durchlaßtransistor)
vorzuspannen, wodurch eine elektrische Verbindung zwischen
der negierten Seite des SRAM 200 und der Bitleitung 235
hergestellt wird. Der Zustand auf der Bitleitung 235 wird
verglichen mit dem Zustand, der von einer Blind-Referenz
zelle abgegriffen wird. Man beachte, daß bei dem bevorzugten
Ausführungsbeispiel die negierte Seite der SRAM-Zelle
ausgelesen wird, und daß daher eine invertierte Logik zum
Erzeugen eines Ausgangssignals benutzt wird, das den wahren
Zustand der Zelle anzeigt.
Um einen hohen Logikpegel zur wahren Seite der SRAM-
Zelle 200 und 210 zu schreiben, kann eine normale SRAM-
Schreiboperation ausgeführt werden. Um zum Beispiel einen
hohen Logikpegel auf die wahre Seite der SRAM-Zelle 200 zu
schreiben, lädt die Steuerschaltung 275 die Wortleitung 230
auf, um die Durchlaßtransistoren 225 und 260 vorzuspannen,
wodurch die negierten Seiten der SRAM-Zellen 200 und 210
elektrisch mit den jeweiligen Bitleitungen 235 und 265
gekoppelt werden. Die Steuerschaltung 275 erzeugt einen
niedrigen Logikpegel auf der Bitleitung 235, so daß der
niedrige Logikpegel auf der negierten Seite in die SRAM-
Zelle 200 eingegeben wird. Der in die negierte Seite der
SRAM-Zelle 200 eingegebene niedrige Logikpegel führt zu
einem Vorspannen des n-Kanal-Transistors 220, der dadurch
abgeschaltet wird, und des p-Kanal-Transistors 225, der
dadurch eingeschaltet wird. Dieser Vorgang führt dazu, daß
ein hoher Logikpegel auf der wahren Seite der SRAM 200
erzeugt wird.
Obwohl die normale SRAM-Schreiboperation genutzt werden
kann zum Schreiben eines hohen Logikpegels auf die wahre
Seite der SRAM-Zelle durch Verwendung eines einzigen Zu
griffspunkts auf der negierten Seite der Zelle, bedarf es
einer speziellen Schreiboperation, um die wahre Seite der
SRAM-Zelle mit fünf Transistoren auf einen niedrigen logi
schen Pegel zu bringen (da die wahre Seite der erfindungsge
mäßen SRAM-Zellenanordnung mit fünf Transistoren nicht an
ein Durchlaßgate angeschlossen ist). Bei einem bevorzugten
Ausführungsbeispiel wird zum Schreiben eines niedrigen
Logikpegels in die wahre Seite der SRAM-Zelle 200 die
Wortleitung 230 auf einen aktiv hohen Logikpegel gebracht,
ähnlich einer normalen Schreiboperation. Zusätzlich erzeugt
die Steuerschaltung 275 einen ersten Spannungspegel auf der
Bitleitung 270, der unterhalb der Betriebsspannung VCC
liegt, und bringt die Bitleitung 265 für die SRAM-Zelle 210
auf einen zweiten Spannungspegel, der ebenfalls unterhalb
der Betriebsspannung VCC liegt. Um die spezielle Schreibope
ration auf die SRAM-Zelle 200 abzuschließen, bringt die
Steuerschaltung 275 außerdem die Bitleitung 235 auf einen
hohen Logikpegel, um diesen in die negierte Seite der SRAM-
Zelle 200 einzugeben.
Bei einem Ausführungsbeispiel wird für die spezielle
Schreiboperation zur SRAM-Zelle 200 die Spannung auf der
Bitleitung 265 auf ungefähr die Hälfte der Arbeitsspannung
(zum Beispiel VCC : 2) herabgesetzt, und die Spannung auf
der Bitleitung 270 wird auf eine Spannung gesetzt, die
ungefähr gleich der Betriebsspannung VCC minus einer
Schwellspannung des MOS-Transistors ist. Durch das Reduzie
ren der Arbeitsspannung VCC an der SRAM-Zelle 200 wird die
wahre Seite der SRAM-Zelle 200 auf einen niedrigen logischen
Pegel gebracht, ohne daß ein zusätzlicher Durchlaßtransistor
erforderlich ist, der an die wahre Seite der Zelle ange
schlossen ist. Da die SRAM-Zelle 200 und die SRAM-Zelle 210
die VCC-Bitleitung 270 gemeinsam benutzen, wirkt sich die
Verringerung der Arbeitsspannung VCC sowohl auf die SRAM-
Zelle 200 als auch auf die Zelle 210 aus. Daher bringt die
Steuerschaltung 275 die Bitleitung 265 auf den zweiten
Spannungspegel, um den gegenwärtig in der SRAM-Zelle 210 ge
speicherten Zustand zu erhalten. Dadurch wird die SRAM-Zelle
210 nicht durch die spezielle Schreiboperation auf die SRAM-
Zelle 200 beeinflußt.
Die spezielle Schreiboperation für die SRAM-Zelle 210
unterscheidet sich von der für die Zelle 200 dadurch, daß
die Funktionen der Bitleitungen 235 und 265 vertauscht sein.
Um einen hohen Logikpegel in die wahre Seite der SRAM-Zelle
210 zu schreiben, wird die Spannung auf der Bitleitung 210
auf den ersten Spannungspegel, die Spannung auf der Bitlei
tung 235 auf den zweiten Spannungspegel und die Spannung auf
der Bitleitung 265 auf einen hohen Logikpegel gesetzt. Der
Zustand der SRAM-Zelle 200 wird durch ein Schreiben in die
SRAM-Zelle 210 nicht beeinflußt.
Wie weiter oben beschrieben, sind die in Fig. 2 gezeig
ten Speicherzellen 200 und 210 mit einer ersten Bitleitung
235, einer zweiten Bitleitung 265 und einer VCC-Bitleitung
270 gekoppelt. Eine weitere Masse- oder VSS-Bitleitung kann
vorgesehen werden, um die n-Kanal-Transistoren 207 und 220
in der Speicherzelle 200 und die n-Kanal-Transistoren 245
und 255 in der Speicherzelle 210 an Masse anzukoppeln. Bei
der Anordnung mit zusätzlicher VSS-Bitleitung benutzen zwei
Speicherzellen die VSS-Bitleitung gemeinsam. Speicherzellen,
die in einer Matrix als erste oder letzte Zelle in einer
Zeile angeordnet sind, werden mit einer halben VSS-Bitlei
tung gekoppelt. Bei einem alternativen Ausführungsbeispiel
der Anordnung mit zusätzlicher VSS-Bitleitung sind die n-Ka
nal-Transistoren 207 und 220 in der Speicherzelle 200 und
die n-Kanal-Transistoren 245 und 255 in der Speicherzelle
210 über eine Polysiliziumverbindung, die als Zeile über den
Speicherzellen ausgebildet ist, mit Masse gekoppelt.
Fig. 3 zeigt zwei Zellen eines statischen Direktzu
griffsspeichers (SRAM), die gemäß einem zweiten Ausführungs
beispiel der Erfindung ausgelegt sind. Das in Fig. 3 gezeig
te zweite Ausführungsbeispiel ist ähnlich ausgelegt, wie das
in Fig. 2 gezeigte erste Ausführungsbeispiel, mit der
Ausnahme, daß die dritte Bitleitung 370 eine Masse- oder
VSS-Bitleitung ist. Die VSS-Bitleitung 370 teilen sich die
Speicherzellen 300 und 310 in der Weise, daß die VSS-Bitlei
tung 370 an die Source-Anschlüsse der n-Kanal-Transistoren
307 und 320 in Zelle 300 und an die Source-Anschlüsse der n-
Kanal-Transistoren 345 und 355 in Zelle 310 angekoppelt ist.
Bei der speziellen Schreiboperation für die SRAM-Zelle
300 wird die Spannung auf der Bitleitung 350 auf ungefähr
die halbe Betriebsspannung (zum Beispiel VCC : 2) und die
Spannung auf der VSS-Bitleitung 370 auf einen Pegel von
ungefähr der Schwellspannung des MOS-Transistors gesetzt.
Durch Erzeugen einer ersten Spannung auf der VSS-Bitleitung
370 wird die wahre Seite der SRAM-Zelle 300 auf einen
niedrigen Logikpegel gebracht, ohne daß ein zusätzlicher
Durchlaßtransistor an die wahre Seite der Zelle angekoppelt
sein müßte. Da die SRAM-Zellen 300 und 310 die VSS-Bitlei
tung 370 gemeinsam benutzen, wirkt sich die Erzeugung der
ersten Spannung auf der VSS-Bitleitung 370 sowohl auf die
SRAM-Zelle 300 als auch auf die SRAM-Zelle 310 aus. Deshalb
bringt die Steuerschaltung 375 die Bitleitung 365 auf den
zweiten Spannungspegel, um den gegenwärtig in der SRAM-Zelle
310 gespeicherten Zustand zu bewahren. Demnach wird die
SRAM-Zelle 310 nicht durch die spezielle Schreiboperation in
die SRAM-Zelle 300 beeinflußt.
Die spezielle Schreiboperation in die SRAM-Zelle 310 un
terscheidet sich von der in die Zelle 300 dadurch, daß die
Funktionen der Bitleitungen 335 und 365 vertauscht sind. Um
einen hohen Logikpegel auf die wahre Seite der SRAM-Zelle
310 zu schreiben, wird die Spannung auf der VSS-Bitleitung
370 auf den ersten Spannungspegel, die Spannung auf der
Bitleitung 335 auf den zweiten Spannungspegel und die
Spannung auf der Bitleitung 365 auf einen hohen Logikpegel
gesetzt. Der Zustand der SRAM-Zelle 300 wird nicht durch das
Schreiben in die SRAM-Zelle 310 beeinflußt.
Die Fig. 4a-f veranschaulichen ein Ausführungsbeispiel
der Spannungsimpulsformen für die spezielle Schreiboperation
in die SRAM-Zelle 200. Fig. 4a zeigt das Absenken der
Spannung auf der VCC-Bitleitung 270 auf den ersten Span
nungspegel, und Fig. 4b zeigt die Erzeugung des zweiten
Spannungspegels auf der Bitleitung 265 für die spezielle
Schreiboperation in die SRAM-Zelle 200. Fig. 4c zeigt den
Spannungsimpuls für die wahre Seite der SRAM-Zelle 200 bei
der speziellen Schreiboperation, wenn die SRAM-Zelle 200
vorher einen hohen Logikpegel gespeichert hatte. Fig. 4d
zeigt den Spannungsimpuls auf der Bitleitung 235 zum Schrei
ben eines niedrigen Logikpegels in die wahre Seite der SRAM-
Zelle 200. Die Fig. 4e und 4f zeigen den Spannungspegel auf
der wahren bzw. negierten Seite der SRAM-Zelle 210 während
der speziellen Schreiboperation, wenn die SRAM-Zelle 210
vorher einen hohen Logikpegel gespeichert hatte.
Fig. 5 zeigt eine Speichermatrix gemäß einem Ausfüh
rungsbeispiel der Erfindung. Die Speichermatrix 400 enthält
eine Vielzahl von SRAM-Zellen (mit den Bezugszeichen 405,
410, 416, 417, 418 und 419). Bei dem Ausführungsbeispiel ge
mäß Fig. 5 enthalten die SRAM-Zellen die erfindungsgemäße
Anordnung mit fünf Transistoren. Das bevorzugte Ausführungs
beispiel der Zelle mit fünf Transistoren ist in den SRAM-
Zellen 405 und 410 gezeigt. Aus Gründen der Einfachheit sind
die verbleibenden SRAM-Zellen 416, 417, 418 und 419 mit "5T
Zellen" beschriftet. Die Matrix 400 weist eine Vielzahl von
Zeilen und Spalten auf. Genauer gesagt, enthält die Matrix
400 "n" Zeilen, auf die durch die entsprechenden Wortleitun
gen 1 bis n zugegriffen werden kann. Beispielsweise wählt
die Wortleitung "1" 430 eine erste Zeile in der Speicherma
trix 400, Wortleitung "2" 431 eine zweiten Zeile und Wort
leitung "n" 440 die n-te Zeile von SRAM-Zellen aus. Die
Speichermatrix 400 ist derart in einer Vielzahl von Spalten
konfiguriert, daß drei Bitleitungen für zwei benachbarte
Zellen benutzt werden. Die Speichermatrix 400 kann eine
beliebige Anzahl von Spalten enthalten, die so angeordnet
sind wie die dargestellten ersten beiden Spalten (zum
Beispiel enthält die erste Spalte die SRAM-Zellen 405, 416
und 418 und die zweite Spalte die SRAM-Zellen 410, 417 und
419). Aus Gründen der Einfachheit sind nur zwei Spalten von
SRAM-Zellen gezeigt. Um die Speicherzellen auszulesen,
enthält das Speicherfeld 400 ferner eine Spalte von Blind-
Referenzzellen, die die dargestellte Blind-Referenzzelle 432
einschließt.
Die SRAM-Zelle 405 ist mit einer ersten Bitleitung 442
gekoppelt. Wie oben im Zusammenhang mit Fig. 2 erklärt
wurde, ist die SRAM-Zelle 405 an der negierten Seite über
einen Durchlaßtransistor angekoppelt. Die SRAM-Zelle 410 ist
an der negierten Seite an eine zweite Bitleitung 446 ange
koppelt. Die SRAM-Zellen 405 und 410 nutzen gemeinsam die
VCC-Bitleitung 444 .
Bei einem Ausführungsbeispiel weist die Steuerschaltung
275 (Fig. 2) für die Speichermatrix eine Vielzahl von MOS-
Transistoren (422, 424, 426, 428, 430), eine SCHREIB-VCC-
Leitung, eine Datenleitung, eine lokale LESE-Leitung, eine
Lese-Spalte-0-Auswahlleitung, eine Lese-Spalte-1-Auswahllei
tung, eine Schreibe-Spalte-0-Auswahlleitung und eine Schrei
be-Spalte-1-Auswahlleitung auf. Der Zustand dieser Leitungen
beim Ausführen von Lese- und Schreiboperationen ist weiter
unten beschrieben; die Erzeugung dieser Signale in der
Speichermatrix 400 wird allerdings nicht beschrieben, um die
Beschreibung der Erfindung nicht unnötig zu belasten. Die
MOS-Transistoren (422, 424, 426, 428, 430) werden für
jeweils zwei Spalten der Speichermatrix benötigt.
Die Bitleitung 442 ist über einen p-Kanal-Transistor 422
an die lokale Leseleitung und über einen n-Kanal-Transistor
424 an die Datenleitung angekoppelt. Der p-Kanal-Transistor
422 wird durch das Lese-Spalte-0-Auswahlleitung gesteuert
und der n-Kanal-Transistor 424 wird durch das Schreibe-
Spalte-0-Auswahlsignal gesteuert. Die VCC-Bitleitung 444 ist
über ein zwei n-Kanal-Transistoren aufweisendes Übertra
gungsgatter 426 an die Schreib-VCC-Leitung angekoppelt. Das
Übertragungsgatter 426 wird durch die Schreibe-Spalte-0-
Auswahlleitung und die Schreibe-Spalte-1-Auswahlleitung
angesteuert. Die Steuerschaltung für die Speichermatrix 400
enthält auch einen n-Kanal-Transistor 428, der die Bitlei
tung 466 an die Datenleitung ankoppelt, und einen p-Kanal-
Transistor 430, der die Bitleitung 426 an die lokale Lese
leitung ankoppelt.
Allgemein gestattet die VCC-Leitung die Verringerung der
Betriebsspannung auf der VCC-Bitleitung 444 während der
speziellen Schreiboperation. Die Datenleitung empfängt
Eingabedaten, die in eine der beiden Zellen in der jeweili
gen Spalte geschrieben werden sollen. Die lokale Leseleitung
wird benutzt, um den Zustand der SRAM-Zellen mittels einer
Technik mit einer gemeinsamen Referenzleitung zu lesen. Jede
Bitleitung enthält ferner einen Spalten-Lade-Transistor (zum
Beispiels enthält Bitleitung 442 den p-Kanal-Transistor 415,
Bitleitung 444 den p-Kanal-Transistor 420 und Bitleitung 446
den p-Kanal-Transistor 425).
Zum Schreiben eines niedrigen Logikpegels in die SRAM-
Zelle 405 hat im Betrieb das Schreibe-Spalte-0-Auswahlsignal
einen aktiven hohen Logikpegel und das Schreibe-Spalte-1-
Auswahlsignal einen inaktiven niedrigen Logikpegel. Zusätz
lich wird die Datenleitung auf einen niedrigen Logikpegel
gebracht und die VCC-Leitung auf der Betriebsspannung VCC
gehalten. Außerdem wird die Wortleitung "1" 430 aktiviert,
um den Durchlaßtransistor der SRAM-Zelle 405 vorzuspannen,
um von der Bitleitung 442 zu der negierten Seite der SRAM-
Zelle 405 durchzuleiten. Durch Erzeugen eines aktiven hohen
Logikpegelsignals auf der Schreibe-Spalte-0-Auswahlleitung
wird der n-Kanal-Transistor 424 so vorgespannt, daß er Strom
von der Datenleitung zu der Bitleitung 442 leitet, und das
Übertragungsgatter 426 wird so vorgespannt, daß es die VCC-
Bitleitung 444 mit der Schreib-VCC-Leitung koppelt. Da die
Schreibe-Spalte-1-Auswahlleitung auf einen inaktiven niedri
gen Logikpegel gesetzt ist, ist die Bitleitung 446 nicht an
die Datenleitung angeschlossen und die SRAM-Zelle 410 wird
nicht beeinflußt.
Um eine spezielle Schreiboperation zum Schreiben eines
hohen Logikpegels in die SRAM-Zelle 405 auszuführen, wird
die Schreibe-Spalte-0-Auswahlleitung auf einen inaktiven
niedrigen Logikpegel gesetzt, die Schreibe-Spalte-1-Auswahl
leitung auf einen aktiven hohen Logikpegel gesetzt, und
sowohl die Daten- als auch die Schreibe-VCC-Leitung werden
auf einen mittleren Spannungspegel gesetzt (zum Beispiel
wird die Datenleitung auf die halbe VCC-Spannung und die
Schreib-VCC-Leitung auf ungefähr die VCC-Spannung minus eine
Schwellspannung gesetzt). Die mittlere Spannung wird auf der
Bitleitung 444 durch Dimensionierung der Größe der n-Kanal-
Transistoren im Übertragungsgatter 426 erzeugt. Die Dimen
sionierung oder Größenanpassung von Transistoren zum Erzeu
gen eines bestimmten Spannungsabfalls ist bekannt. Der
niedrige Logikpegel auf der Schreibe-Spalte-0-Auswahlleitung
schaltet den n-Kanal-Transistor 424 ab, wodurch es möglich
wird, daß die Bitleitung 442 durch den Lade-Transistor 415
und VCC auf einen hohen Logikpegel gezogen wird. Der hohe
Logikpegel auf der Schreibe-Spalte-1-Auswahlleitung spannt
das Übertragungsgatter 426 vor, um die VCC-Leitung 444 an
die Schreib-VCC-Leitung anzukoppeln, und spannt den n-Kanal-
Transistor 428 vor, um die Bitleitung 446 an die Datenlei
tung anzukoppeln. Durch Anlegen der mittleren Spannung an
die Datenleitung bewahrt die SRAM-Zelle 410 den Zustand, den
sie vor der Schreiboperation in die SRAM-Zelle 405 hatte.
Eine Schreiboperation in die SRAM-Zelle 410 ist analog
einer Schreiboperation in die SRAM-Zelle 405, wobei aber die
Spaltenschreibauswahlleitungen vertauscht sind. Insbesondere
ist zum Schreiben eines hohen Logikpegels in die SRAM-Zelle
410 die Schreibe-Spalte-0-Auswahlleitung auf einen hohen Lo
gikpegel gesetzt, die Schreibe-Spalte-1-Auswahlleitung auf
einen niedrigen Logikpegel, und die Daten- und die Schreib-
VCC-Leitung sind auf ihre mittleren Spannungen gesetzt. Um
einen niedrigen Logikpegel in die SRAM-Zelle 410 zu schrei
ben, wird die Schreibe-Spalte-0-Auswahlleitung auf einen
niedrigen Logikpegel und die Schreibe-Spalte-1-Auswahllei
tung auf einen hohen Logikpegel gebracht, und die Datenlei
tung wird auf einen niedrigen Logikpegel und die Schreib-
VCC-Leitung auf VCC gesetzt.
Die SRAM-Zellen in beiden Spalten (zum Beispiel Spalte 1
und Spalte 2) werden durch die lokale Leseleitung ausgele
sen. Für eine Leseoperation werden die Lese-Spalte-0-Aus
wahlleitungen und die Lese-Spalte-1-Auswahlleitungen akti
viert, um die jeweiligen Bitleitungen mit der lokalen
Leseleitung zu verbinden. Zum Lesen des Zustandes der SRAM-
Zelle 410 wird zum Beispiel die Lese-Spalte-1-Auswahlleitung
auf einen aktiven niedrigen Logikpegel gesetzt, um den p-Ka
nal-Transistor 403 vorzuspannen und die Bitleitung 446 mit
der lokalen Leseleitung zu verbinden. Wie in Fig. 5 gezeigt
ist, ist die lokale Leseleitung mit dem negativen Differenz
eingang eines Leseverstärker 438 gekoppelt. Der Leseverstär
ker 438 ist mit der Blind-Bitleitung 450 gekoppelt. Bei
Ausführung einer Leseoperation wird die entsprechende
Wortleitung aktiviert, um den Durchlaßtransistor in der
Blind-Zelle vorzuspannen, um einen hohen Logikpegel auf der
Bitleitung 450 zu erzeugen. Die geeigneten Schwellspannungs
abfälle werden auf der Bitleitung 450 durch den Einsatz der
p-Kanal-Transistoren 434 und 436 erzeugt.
Claims (20)
1. Schaltung zum Speichern von Daten, aufweisend:
erste und zweite Speicherelemente (200, 210; 300, 310) mit zwei stabilen Punkten, enthaltend jeweils eine erste Seite zum Speichern eines ersten Zustandes und eine zweite Seite zum Speichern eines dem ersten Zustand entgegengesetz ten zweiten Zustandes;
eine mit den ersten Seiten der ersten Speicherelemente (200; 300) gekoppelte erste Bitleitung (235; 335);
eine mit den ersten Seiten der zweiten Speicherelemente (210; 310) gekoppelte zweite Bitleitung (265; 365);
eine mit den ersten und zweiten Speicherelementen gekop pelte dritte Bitleitung (270; 370) zum Steuern einer Be triebsspannung (VCC; VSS), die über den ersten (200; 300) und zweiten (210; 310) Speicherelementen anliegt; und
eine mit den ersten, zweiten und dritten Bitleitungen gekoppelte Steuerschaltung (275; 375),
wobei die Steuerschaltung mittels der dritten Bitleitung (270; 370) eine erste Spannung, die niedriger als die Be triebsspannung ist, über den ersten Speicherelementen (200; 300) erzeugt, und eine zweite Spannung, die niedriger als die Betriebsspannung ist, auf der zweiten Bitleitung er zeugt, wenn ein niedriger Logikpegel in der zweiten Seite der ersten Speicherelemente gespeichert werden soll, und
wobei die Steuerschaltung die erste Spannung über den zweiten Speicherelementen und die zweite Spannung auf der ersten Bitleitung erzeugt, wenn ein niedriger Logikpegel in der zweiten Seite der zweiten Speicherelemente gespeichert werden soll.
erste und zweite Speicherelemente (200, 210; 300, 310) mit zwei stabilen Punkten, enthaltend jeweils eine erste Seite zum Speichern eines ersten Zustandes und eine zweite Seite zum Speichern eines dem ersten Zustand entgegengesetz ten zweiten Zustandes;
eine mit den ersten Seiten der ersten Speicherelemente (200; 300) gekoppelte erste Bitleitung (235; 335);
eine mit den ersten Seiten der zweiten Speicherelemente (210; 310) gekoppelte zweite Bitleitung (265; 365);
eine mit den ersten und zweiten Speicherelementen gekop pelte dritte Bitleitung (270; 370) zum Steuern einer Be triebsspannung (VCC; VSS), die über den ersten (200; 300) und zweiten (210; 310) Speicherelementen anliegt; und
eine mit den ersten, zweiten und dritten Bitleitungen gekoppelte Steuerschaltung (275; 375),
wobei die Steuerschaltung mittels der dritten Bitleitung (270; 370) eine erste Spannung, die niedriger als die Be triebsspannung ist, über den ersten Speicherelementen (200; 300) erzeugt, und eine zweite Spannung, die niedriger als die Betriebsspannung ist, auf der zweiten Bitleitung er zeugt, wenn ein niedriger Logikpegel in der zweiten Seite der ersten Speicherelemente gespeichert werden soll, und
wobei die Steuerschaltung die erste Spannung über den zweiten Speicherelementen und die zweite Spannung auf der ersten Bitleitung erzeugt, wenn ein niedriger Logikpegel in der zweiten Seite der zweiten Speicherelemente gespeichert werden soll.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die dritte Bitleitung eine VCC-Bitleitung zur Span
nungsversorgung der ersten und zweiten Speicherelemente ist;
und
daß die Steuerschaltung zum Erzeugen der ersten Spannung eine Spannung auf der VCC-Bitleitung erzeugt, die niedriger als die Betriebsspannung ist.
daß die Steuerschaltung zum Erzeugen der ersten Spannung eine Spannung auf der VCC-Bitleitung erzeugt, die niedriger als die Betriebsspannung ist.
3. Schaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die dritte Bitleitung eine VSS-Bitleitung zum Kop
peln der ersten und zweiten Speicherelemente mit der Masse
ist; und
daß die Steuerschaltung zum Erzeugen der ersten Spannung auf der VSS-Bitleitung eine Spannung erzeugt, die über Masse liegt.
daß die Steuerschaltung zum Erzeugen der ersten Spannung auf der VSS-Bitleitung eine Spannung erzeugt, die über Masse liegt.
4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet,
daß die ersten Speicherelemente Zellen eines statischen Direktzugriffsspeichers (SRAM) mit jeweils fünf Transistoren sind, die jeweils ein erstes Paar von kreuzgekoppelten Invertern und einen ersten Durchlaßtransistor aufweisen,
wobei der Durchlaßtransistor an die erste Seite der ersten Speicherelemente angekoppelt ist; und
daß die zweiten Speicherelemente SRAM-Zellen mit jeweils fünf Transistoren sind, die jeweils ein zweites Paar von kreuzgekoppelten Invertern und einen zweiten Durchlaßtransi stor aufweisen, wobei der Durchlaßtransistor an die erste Seite der zweiten Speicherelemente angekoppelt ist.
daß die ersten Speicherelemente Zellen eines statischen Direktzugriffsspeichers (SRAM) mit jeweils fünf Transistoren sind, die jeweils ein erstes Paar von kreuzgekoppelten Invertern und einen ersten Durchlaßtransistor aufweisen,
wobei der Durchlaßtransistor an die erste Seite der ersten Speicherelemente angekoppelt ist; und
daß die zweiten Speicherelemente SRAM-Zellen mit jeweils fünf Transistoren sind, die jeweils ein zweites Paar von kreuzgekoppelten Invertern und einen zweiten Durchlaßtransi stor aufweisen, wobei der Durchlaßtransistor an die erste Seite der zweiten Speicherelemente angekoppelt ist.
5. Schaltung nach Anspruch 4, dadurch gekennzeichnet,
daß die SRAM-Zellen der ersten Speicherelemente jeweils ein erstes Paar von kreuzgekoppelten Komplementär-Metall oxid-Halbleitern(CMOS)-Invertern aufweisen, wobei der Aus gang des ersten CMOS-Inverters mit dem Eingang des zweiten CMOS-Inverters und der Ausgang des zweiten CMOS-Inverters mit dem Eingang des ersten CMOS-Inverters gekoppelt ist; und
die SRAM-Zellen der zweiten Speicherelemente jeweils ein zweites Paar von kreuzgekoppelten CMOS-Invertern aufweisen, wobei der Ausgang des ersten CMOS-Inverters mit dem Eingang des zweiten CMOS-Inverters und der Ausgang des zweiten CMOS- Inverters mit dem Eingang des ersten CMOS-Inverters gekop pelt ist.
daß die SRAM-Zellen der ersten Speicherelemente jeweils ein erstes Paar von kreuzgekoppelten Komplementär-Metall oxid-Halbleitern(CMOS)-Invertern aufweisen, wobei der Aus gang des ersten CMOS-Inverters mit dem Eingang des zweiten CMOS-Inverters und der Ausgang des zweiten CMOS-Inverters mit dem Eingang des ersten CMOS-Inverters gekoppelt ist; und
die SRAM-Zellen der zweiten Speicherelemente jeweils ein zweites Paar von kreuzgekoppelten CMOS-Invertern aufweisen, wobei der Ausgang des ersten CMOS-Inverters mit dem Eingang des zweiten CMOS-Inverters und der Ausgang des zweiten CMOS- Inverters mit dem Eingang des ersten CMOS-Inverters gekop pelt ist.
6. Schaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Spannung etwa eine Transistorschwellspannung
geringer ist als die Betriebsspannung.
7. Schaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die zweite Spannung ungefähr gleich der halben Betriebs
spannung ist.
8. Schaltung nach einem der Ansprüche 1 bis 7, dadurch
gekennzeichnet, daß die Steuerschaltung aufweist:
ein mit der zweiten Bitleitung gekoppeltes erstes Wider standselement zum Erzeugen der zweiten Spannung beim Spei chern eines niedrigen Logikpegel auf der zweiten Seite des ersten Speicherelementes; und
ein mit der ersten Bitleitung gekoppeltes zweites Wider standselement zum Erzeugen der zweiten Spannung beim Spei chern eines niedrigen Logikpegels auf der zweiten Seite des zweiten Speicherelementes.
ein mit der zweiten Bitleitung gekoppeltes erstes Wider standselement zum Erzeugen der zweiten Spannung beim Spei chern eines niedrigen Logikpegel auf der zweiten Seite des ersten Speicherelementes; und
ein mit der ersten Bitleitung gekoppeltes zweites Wider standselement zum Erzeugen der zweiten Spannung beim Spei chern eines niedrigen Logikpegels auf der zweiten Seite des zweiten Speicherelementes.
9. Verfahren zum Speichern von Daten, wobei:
eine Vielzahl von Speicherelementen mit jeweils zwei stabilen Punkten zur Verfügung gestellt wird, wobei eine erste Seite eines Speicherelements einen ersten Zustand speichert und eine zweite Seite einen dem ersten Zustand entgegengesetzten zweiten Zustand speichert;
eine erste Bitleitung an die ersten Seiten von ersten Speicherelementen angekoppelt wird;
eine zweite Bitleitung an die ersten Seiten von zweiten Speicherelementen angekoppelt wird;
eine dritte Bitleitung an die ersten und zweiten Spei cherelemente angekoppelt wird zum Steuern von Betriebsspan nungen, die über den ersten und zweiten Speicherelementen anliegen;
ein niedriger Logikpegel in der zweiten Seite der ersten Speicherelemente gespeichert wird, indem:
eine erste Spannung über den ersten Speicherelemen ten über die dritte Bitleitung angelegt wird, wobei die Spannung niedriger ist als die Betriebsspannung; und
eine zweite Spannung, die niedriger als die Be triebsspannung ist, auf der zweiten Bitleitung erzeugt wird; und
ein niedriger Logikpegel in der zweiten Seite der zwei ten Speicherelemente gespeichert wird, indem:
die erste Spannung über den zweiten Speicherelemen ten über die dritte Bitleitung angelegt wird; und
die zweite Spannung auf der ersten Bitleitung er zeugt wird.
eine Vielzahl von Speicherelementen mit jeweils zwei stabilen Punkten zur Verfügung gestellt wird, wobei eine erste Seite eines Speicherelements einen ersten Zustand speichert und eine zweite Seite einen dem ersten Zustand entgegengesetzten zweiten Zustand speichert;
eine erste Bitleitung an die ersten Seiten von ersten Speicherelementen angekoppelt wird;
eine zweite Bitleitung an die ersten Seiten von zweiten Speicherelementen angekoppelt wird;
eine dritte Bitleitung an die ersten und zweiten Spei cherelemente angekoppelt wird zum Steuern von Betriebsspan nungen, die über den ersten und zweiten Speicherelementen anliegen;
ein niedriger Logikpegel in der zweiten Seite der ersten Speicherelemente gespeichert wird, indem:
eine erste Spannung über den ersten Speicherelemen ten über die dritte Bitleitung angelegt wird, wobei die Spannung niedriger ist als die Betriebsspannung; und
eine zweite Spannung, die niedriger als die Be triebsspannung ist, auf der zweiten Bitleitung erzeugt wird; und
ein niedriger Logikpegel in der zweiten Seite der zwei ten Speicherelemente gespeichert wird, indem:
die erste Spannung über den zweiten Speicherelemen ten über die dritte Bitleitung angelegt wird; und
die zweite Spannung auf der ersten Bitleitung er zeugt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
daß als dritte Bitleitung eine VCC-Bitleitung zur Spannungs
versorgung verwendet wird; und
daß beim Anlegen der ersten Spannung über die dritte Bitleitung eine Spannung auf der VCC-Bitleitung angelegt wird, die niedriger ist als die Betriebsspannung.
daß beim Anlegen der ersten Spannung über die dritte Bitleitung eine Spannung auf der VCC-Bitleitung angelegt wird, die niedriger ist als die Betriebsspannung.
11. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
daß als dritte Bitleitung eine mit Masse gekoppelte VSS-
Bitleitung verwendet wird; und
daß beim Anlegen der ersten Spannung über die dritte Bitleitung auf der VSS-Bitleitung eine Spannung oberhalb des Massepotentials angelegt wird.
daß beim Anlegen der ersten Spannung über die dritte Bitleitung auf der VSS-Bitleitung eine Spannung oberhalb des Massepotentials angelegt wird.
12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch
gekennzeichnet,
daß erste SRAM-Zellen mit jeweils fünf Transistoren für die ersten Speicherelemente mit jeweils einem ersten Paar von kreuzgekoppelten Invertern und einem ersten Durchlaß transistor, der mit der ersten Seite der ersten Speicherele mente verbunden ist, zur Verfügung gestellt werden; und
daß zweite SRAM-Zellen mit jeweils fünf Transistoren für die zweiten Speicherelemente mit jeweils einem zweiten Paar von kreuzgekoppelten Invertern und einen zweiten Durchlaß transistor, der mit der ersten Seite der zweiten Speicher elemente verbunden ist, zur Verfügung gestellt werden.
daß erste SRAM-Zellen mit jeweils fünf Transistoren für die ersten Speicherelemente mit jeweils einem ersten Paar von kreuzgekoppelten Invertern und einem ersten Durchlaß transistor, der mit der ersten Seite der ersten Speicherele mente verbunden ist, zur Verfügung gestellt werden; und
daß zweite SRAM-Zellen mit jeweils fünf Transistoren für die zweiten Speicherelemente mit jeweils einem zweiten Paar von kreuzgekoppelten Invertern und einen zweiten Durchlaß transistor, der mit der ersten Seite der zweiten Speicher elemente verbunden ist, zur Verfügung gestellt werden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet,
daß die kreuzgekoppelten Inverter Komplementär-Metalloxid-
Halbleiter-Inverter sind, bei denen der Ausgang eines ersten
CMOS-Inverters mit dem Eingang eines zweiten CMOS-Inverters
und der Ausgang des zweiten CMOS-Inverters mit dem Eingang
des ersten CMOS-Inverters gekoppelt ist.
14. Verfahren nach einem der Ansprüche 9 bis 13, dadurch
gekennzeichnet, daß zum Erzeugen der ersten Spannung über
den Speicherelementen über die dritte Bitleitung eine Span
nung erzeugt wird, die im wesentlichen um eine Transistor
schwellspannung unterhalb der Betriebsspannung liegt.
15. Verfahren nach einem der Ansprüche 9 bis 14, dadurch
gekennzeichnet, daß zum Erzeugen der zweiten Spannung eine
Spannung erzeugt wird, die ungefähr gleich der halben Be
triebsspannung ist.
16. Speichermatrix aufweisend:
eine Vielzahl von in Zeilen und Spalten angeordneten Speicherelementen, wobei jeweils zwei benachbarte Spalten von Speicherelementen eine Gruppe bilden, wobei in einer Zeile der Gruppe ein erstes und ein zweites Speicherelement angeordnet sind, wobei jedes Speicherelement zwei stabile Punkte aufweist mit einer ersten Seite zum Speichern eines ersten Zustandes und einer zweiten Seite zum Speichern eines dem ersten Zustand entgegengesetzten zweiten Zustandes;
eine Vielzahl von ersten Spaltenbitleitungen, die mit der ersten Seite eines jeden ersten Speicherelements einer zugehörigen Gruppe gekoppelt sind;
eine Vielzahl von zweiten Spaltenbitleitungen, die mit der ersten Seite eines jeden zweiten Speicherelements der zugehörigen Gruppe gekoppelt sind;
eine Vielzahl von dritten Bitleitungen, die mit den er sten und zweiten Speicherelementen in einer zugehörigen Gruppe gekoppelt sind, zum Steuern einer Betriebsspannung, die die ersten und zweiten Speicherelemente der zugehörigen Gruppe versorgt; und
eine an die ersten, zweiten und dritten Bitleitungen ei ner jeden Gruppe angekoppelte Steuerschaltung, wobei die Steuerschaltung über die zugehörige dritte Spaltenbitleitung eine erste Spannung über den ersten Speicherelementen einer Gruppe erzeugt, wobei die Spannung niedriger ist als die Betriebsspannung, und die eine zweite Spannung, die niedri ger ist als die Betriebsspannung, auf der zugehörigen zwei ten Bitleitung erzeugt, um einen niedrigen Logikpegel in der zweiten Seite der ersten Speicherelemente der Gruppe zu speichern, wobei die Steuerschaltung die erste Spannung über den zweiten Speicherelementen und die zweite Spannung auf der ersten Bitleitung erzeugt, um einen niedrigen Logikpegel in der zweiten Seite der zweiten Speicherelemente der Gruppe zu speichern.
eine Vielzahl von in Zeilen und Spalten angeordneten Speicherelementen, wobei jeweils zwei benachbarte Spalten von Speicherelementen eine Gruppe bilden, wobei in einer Zeile der Gruppe ein erstes und ein zweites Speicherelement angeordnet sind, wobei jedes Speicherelement zwei stabile Punkte aufweist mit einer ersten Seite zum Speichern eines ersten Zustandes und einer zweiten Seite zum Speichern eines dem ersten Zustand entgegengesetzten zweiten Zustandes;
eine Vielzahl von ersten Spaltenbitleitungen, die mit der ersten Seite eines jeden ersten Speicherelements einer zugehörigen Gruppe gekoppelt sind;
eine Vielzahl von zweiten Spaltenbitleitungen, die mit der ersten Seite eines jeden zweiten Speicherelements der zugehörigen Gruppe gekoppelt sind;
eine Vielzahl von dritten Bitleitungen, die mit den er sten und zweiten Speicherelementen in einer zugehörigen Gruppe gekoppelt sind, zum Steuern einer Betriebsspannung, die die ersten und zweiten Speicherelemente der zugehörigen Gruppe versorgt; und
eine an die ersten, zweiten und dritten Bitleitungen ei ner jeden Gruppe angekoppelte Steuerschaltung, wobei die Steuerschaltung über die zugehörige dritte Spaltenbitleitung eine erste Spannung über den ersten Speicherelementen einer Gruppe erzeugt, wobei die Spannung niedriger ist als die Betriebsspannung, und die eine zweite Spannung, die niedri ger ist als die Betriebsspannung, auf der zugehörigen zwei ten Bitleitung erzeugt, um einen niedrigen Logikpegel in der zweiten Seite der ersten Speicherelemente der Gruppe zu speichern, wobei die Steuerschaltung die erste Spannung über den zweiten Speicherelementen und die zweite Spannung auf der ersten Bitleitung erzeugt, um einen niedrigen Logikpegel in der zweiten Seite der zweiten Speicherelemente der Gruppe zu speichern.
17. Speichermatrix nach Anspruch 16, dadurch gekenn
zeichnet,
daß die dritte Spaltenbitleitung eine VCC-Bitleitung zum Versorgen der ersten und zweiten Speicherelemente ist; und
daß die Steuerschaltung zum Erzeugen der ersten Spannung eine Spannung auf der VCC-Bitleitung erzeugt, die niedriger ist als die Betriebsspannung.
daß die dritte Spaltenbitleitung eine VCC-Bitleitung zum Versorgen der ersten und zweiten Speicherelemente ist; und
daß die Steuerschaltung zum Erzeugen der ersten Spannung eine Spannung auf der VCC-Bitleitung erzeugt, die niedriger ist als die Betriebsspannung.
18. Speichermatrix nach Anspruch 16, dadurch gekenn
zeichnet,
daß die dritte Bitleitung eine VSS-Bitleitung zum Ver binden der ersten und zweiten Speicherelemente mit Masse ist; und
daß die Steuerschaltung zum Erzeugen der ersten Spannung eine Spannung auf der VSS-Bitleitung erzeugt, die größer als Masse ist.
daß die dritte Bitleitung eine VSS-Bitleitung zum Ver binden der ersten und zweiten Speicherelemente mit Masse ist; und
daß die Steuerschaltung zum Erzeugen der ersten Spannung eine Spannung auf der VSS-Bitleitung erzeugt, die größer als Masse ist.
19. Speichermatrix nach einem der Ansprüche 16 bis 18,
dadurch gekennzeichnet, daß die Steuerschaltung aufweist:
eine Schreibspannungsleitung;
eine Datenleitung;
erste und zweite Spaltenschreibauswahlleitungen für jede Gruppe;
eine Vielzahl erster Schreibumschalter, die die Daten leitung mit den ersten Spaltenbitleitungen koppeln und die von den ersten Spaltenschreibauswahlleitungen gesteuert sind;
eine Vielzahl zweiter Schreibumschalter, die die Daten leitung mit den zweiten Spaltenbitleitungen koppeln und die von den zweiten Spaltenschreibauswahlleitungen gesteuert sind; und
eine Vielzahl von Übertragungsgattern, die die Schreib spannungsleitung mit den dritten Spaltenbitleitungen koppeln und die von den ersten und zweiten Spaltenschreibauswahllei tungen gesteuert sind.
eine Schreibspannungsleitung;
eine Datenleitung;
erste und zweite Spaltenschreibauswahlleitungen für jede Gruppe;
eine Vielzahl erster Schreibumschalter, die die Daten leitung mit den ersten Spaltenbitleitungen koppeln und die von den ersten Spaltenschreibauswahlleitungen gesteuert sind;
eine Vielzahl zweiter Schreibumschalter, die die Daten leitung mit den zweiten Spaltenbitleitungen koppeln und die von den zweiten Spaltenschreibauswahlleitungen gesteuert sind; und
eine Vielzahl von Übertragungsgattern, die die Schreib spannungsleitung mit den dritten Spaltenbitleitungen koppeln und die von den ersten und zweiten Spaltenschreibauswahllei tungen gesteuert sind.
20. Speichermatrix nach einem der Ansprüche 16 bis 19,
dadurch gekennzeichnet, daß die Steuerschaltung aufweist:
eine lokale Leseleitung;
erste und zweite Spaltenleseauswahlleitungen für jede Gruppe;
eine Vielzahl erster Leseumschalter, die die lokale Le seleitung mit den ersten Spaltenbitleitungen koppeln und die von den ersten Spaltenleseauswahlleitungen gesteuert sind; und
eine Vielzahl zweiter Leseumschalter, die die lokale Le seleitung mit den zweiten Spaltenbitleitungen koppeln und die von den zweiten Spaltenleseauswahlleitungen gesteuert sind.
eine lokale Leseleitung;
erste und zweite Spaltenleseauswahlleitungen für jede Gruppe;
eine Vielzahl erster Leseumschalter, die die lokale Le seleitung mit den ersten Spaltenbitleitungen koppeln und die von den ersten Spaltenleseauswahlleitungen gesteuert sind; und
eine Vielzahl zweiter Leseumschalter, die die lokale Le seleitung mit den zweiten Spaltenbitleitungen koppeln und die von den zweiten Spaltenleseauswahlleitungen gesteuert sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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US08/377,952 US5453950A (en) | 1995-01-24 | 1995-01-24 | Five transistor memory cell with shared power line |
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FR (1) | FR2729782B1 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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