KR100474996B1 - 인터페이스 디자인 방법 - Google Patents

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Abstract

본 발명은 반도체 디자인 방법에 관한 것으로서, 특히 램 셀을 포함하는 인터페이스의 제품의 높이를 낮추기 위한 인터페이스 디자인 방법에 관한 것이다.
본 발명에 의한 인터페이스 디자인 방법은 상호 반전된 논리 값으로 인가되는 제1제어 단자 및 제2제어 단자를 갖는 트라이 스테이트 버퍼(Tri-State Buffer)가 부착된 램 셀들의 배열로 이루어진 인터페이스 장치를 디자인하는 방법에 있어서, 상기 트라이 스테이트 버퍼가 부착된 램 셀의 제1제어 단자 또는 상기 제2제어 단자에 인버터를 추가하고, 상기 트라이 스테이트 버퍼 단자를 연결하는 2개의 외부 메탈 라인을 1개로 줄여 설계하는 것을 특징으로 하여 상기 인터페이스의 장치의 높이를 줄이기 위한 것이다.
본 발명에 의하면 트라이 스테이트 버퍼가 부착된 램 셀들로 구성된 인터페이스의 트라이 스테이드 버퍼의 제1제어 단자 또는 제2제어 단자에 인버터를 추가하여 제어 라인을 1개 줄임으로써, 트라이 스테이트 버퍼가 부착된 램 셀들로 구성된 인터페이스 장치의 사이즈를 줄일 수 있는 효과가 있다.

Description

인터페이스 디자인 방법
본 발명은 반도체 디자인 방법에 관한 것으로서, 특히 램 셀을 포함하는 인터페이스의 제품의 높이를 낮추기 위한 인터페이스 디자인 방법에 관한 것이다.
일반적으로 COG(Chip On Glass)용 LCD 모쥴에 사용되는 LCD 드라이버 LSI IC는 전체 칩의 높이에 따른 제약이 크다. 그러므로 LCD 제품을 개발하는데 있어서 각 블록별 배치 설계에 있어서 높이가 중요한 변수가 되어 설계 단계로부터 각 블록의 높이를 줄일 수 있는 방안이 강구되어야 한다. 그러나 주어진 공정에 있어서 최소 디자인 규칙을 적용하여 배치 설계를 한다고 하더라도 설계적인 기법이 없이는 각 블록의 높이를 줄이는데 한계가 있다.
특히 중, 소형 돗트 매트릭스(Dot Matrix) LCD 모쥴에 사용되는 LCD 드라이버 LSI에는 필요 불가결하게 SRAM(Static RAM)이 내장되게 되는데, 이 SRAM이 전체 칩에서 차지하는 비율이 상당히 크다.
도 1은 종래의 기술에 의한 LCD 모쥴에 사용되는 LCD 드라이버 인터페이스 구성도이고, 도 2는 도 1의 인터페이스를 구성하는 램 코아(RAM Core)의 한 블록에 대한 램 셀(RAM Cell)의 회로도이다.
도 1에 도시된 바와 같이, 각 셀간에 연결 라인은 전원 부분을 제외하고 최소 4개(SA, SAB, BL, BLB)가 필요하게 되고, 실제 설계 배치를 하게 되면 수평 방향으로 4개의 메탈 라인(Metal Line)이 지나가게 된다. 즉, 각 셀에는 수평 방향으로 4개의 메탈 라우팅(Metal Routing)을 가지게 되는 것이다. 따라서 각각의 램 셀이 차지하는 높이를 k라고 보았을 때 램 코아의 수직방향으로 존재하는 램 셀의 수를 n으로 보면 RAM 코아가 차지하는 높이는 n×k가 된다.
이와 같이, 종래의 LCD 구동 인터페이스 디자인 방법에 의해서는 각 셀을 연결하는 수평 방향의 메탈 라인 수로 인하여 LCD 모쥴의 높이를 낮추는데 한계가 있는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 인터페이스를 구성하는 램 코아로 구성된 인터페이스 장치의 높이를 감소시키기 위하여 메탈 라인의 수를 줄이기 위한 인터페이스 디자인 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 의한 인터페이스 디자인 방법은 상호 반전된 논리 값으로 인가되는 제1제어 단자 및 제2제어 단자를 갖는 트라이 스테이트 버퍼(Tri-State Buffer)가 부착된 램 셀들의 배열로 이루어진 인터페이스 장치를 디자인하는 방법에 있어서, 상기 트라이 스테이트 버퍼가 부착된 램 셀의 제1제어 단자 또는 상기 제2제어 단자에 인버터를 추가하고, 상기 트라이 스테이트 버퍼 단자를 연결하는 2개의 외부 메탈 라인을 1개로 줄여 설계하는 것을 특징으로 하여 상기 인터페이스의 장치의 높이를 줄이기 위한 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.
도 4는 본 발명에 의한 인터페이스 디자인 방법이 적용된 인터페이스 장치의 구성도이고, 도 5는 도 4에 도시된 단위 램 셀의 회로도이다.
우선, 도 에 도시된 1비트 램 셀의 회로도를 검토하면 다음과 같다.
워드 라인(WL)이 인에이블되어 "하이 상태"를 유지할 때, 트랜지스터 TR21 및 TR22가 턴온(TURN ON)되므로 비트 라인(BL)으로 입력되는 데이터가 만일 '1'이라고 가정하면, 비트 라인 바(BLB) 단자로 입력되는 비트 데이터는 '0'일 것이고, 이로 인하여 단자 A에서는 '1'이 되고, 단자 B에서는 '0'이 된다.
만일 비트 라인(BL)으로 입력되는 데이터가 '0'일 경우에는 단자 A에서는 '0', 단자 B에서는 '1'인 상태로 될 것이다.
그리고 나서, 램 셀에 저장된 데이터를 출력시키고자 할 때, 입력 제어 신호인 스캔 어드레스(SA) 라인이 '1'이고, 스캔 어드레스 바(SAB) 라인은 '0'이 입력되어야 한다. 그러면, 트랜지스터 TR28 및 TR29가 턴온된다. 그리고, 만일 단자 B가 '0'인 경우에는 TR27은 턴온되고, TR30은 턴오프(TURN OFF)되어, 저장된 '1'이 출력(Sdout) 단자를 통하여 출력될 것이다.
이와 같이, 기존 SRAM(Static RAM) 구조에 트라이 스테이트 인버터를 각 셀마다 추가시켜 램 셀에 저장되어 있는 데이터를 출력시키기 위해서는 2개의 제어 라인(SA 및 SAB)이 필요하다. 즉, SA 단자가 '1'이고, SAB 단자가 '0'이 되어야 램 셀에 저장되어 있는 데이터가 Sdout 단자를 통하여 출력된다.
그리고, 도 3은 도 1의 램 셀들로 구성된 램 블록도이다. 도 3에서 보는 바와 같이 전체 램에서 주변 디코더를 제외한 램 코아 부분이 전체 램 사이즈의 절대적인 비중을 차지하고 있음을 알 수 있다. 따라서 램 코아 부분의 높이를 줄여서 설계하는 것이 램이 적용된 제품의 크기를 줄이는데 효과적임을 알 수 있다.
도 5를 참조하여 본 발명을 설명하면 다음과 같다.
도 5는 도 2에 도시된 단위 셀을 2개 결합하여 하나의 2비트 단위 셀로 구성한 도면이다. 이렇게 2비트 단위 셀로 구성하면, 종래의 기술에 의한 설계 방법에서 외부에서 연결되는 스캔 어드레스 바(SAB)라인을 삭제하고, 하나의 인버터를 램 셀 내부에 추가하여 하나의 외부 스캔 어드레스 라인을 통하여 램 셀에 저장되어 있는 데이터를 출력시킬 수 있게 된다.
도 4는 본 발명에 의한 2비트 램 셀을 적용한 램 인터페이스 디자인도이다.
도 4에 도시된 바와 같이, 본 발명에서는 인버터를 각 단위 램 셀에 추가시킴으로써, 램 셀에 저장되어 있는 데이터를 출력시키기 위하여 단지 1개의 제어 라인(SA)만이 필요하다는 것을 알 수 있다. 그리고, 도 5에서와 같이 2비트를 하나의 단위 램 셀의 단위로 결합하여 설계하는 경우에는 2개의 램 셀에 1개의 인버터를 추가함으로써, 데이터 출력을 위해 1개의 제어 라인(SA)만을 필요로 한다.
위의 도 4 및 도 5에서는 2비트 단위 램 셀을 중심으로 설명하였으나, 단일 비트 램 셀에서 각 램 셀마다 하나의 인버터를 추가함으로써, 각 단위 램 셀에 저장되어 있는 데이터를 출력시키기 위한 제어 라인을 1개로 줄일 수 있게 됨을 알 수 있다. 물론 제어 라인이 1개 줄이기 위해 각 단위 램 셀마다 하나의 인버터를 추가시켜야 하지만, 인버터가 추가되는 것에 비하여 수평 방향으로 1개의 라인이 추가되는 것에 의한 면적이 상대적으로 커진다는 것은 이미 알려진 사실이다.
위와 같이 1개 단위로 이루어진 램 셀의 구조를 도 5에 도시된 바와 같이 2개 단위의 램 셀 구조로 바꾸면서 여기에 하나의 인버터를 추가하면 , 종래의 기술에서 각 셀마다 존재하는 두 개의 트라이 스테이트 인버터의 입력인 SA, SAB 제어 신호 중에서 단위 램 셀 외부로 연결되는 신호는 SA 신호만 있으면 된다. 이에 따라서 각 램 셀에 수평으로 지나가야 하는 메탈 라인은 3개만으로도 가능하므로, 종전의 4개 라인에서 3개 라인으로 줄어드는 효과는 전체 램 코아로 구성된 인터페이스의 면적이 약 20% 줄어드는 효과가 있다.
상술한 바와 같이 본 발명에 의하면 트라이 스테이트 버퍼가 부착된 램 셀들로 구성된 인터페이스의 트라이 스테이드 버퍼의 제1제어 단자 또는 제2제어 단자에 인버터를 추가하여 제어 라인을 1개 줄임으로써, 트라이 스테이트 버퍼가 부착된 램 셀들로 구성된 인터페이스 장치의 사이즈를 줄일 수 있는 효과가 있다.
도 1은 종래의 기술에 의한 LCD 제품에 사용된 RAM 구조도이다.
도 2는 단일 비트의 램 셀의 회로도이다.
도 3은 LCD 제품의 램 블록도이다.
도 4는 본 발명에 의한 램 인터페이스 구조도이다.
도 5는 도 4에 도시된 2비트 단위 램 셀의 회로도이다.

Claims (2)

  1. 상호 반전된 논리 값으로 인가되는 제1제어 단자 및 제2제어 단자를 갖는 트라이 스테이트 버퍼가 부착된 램 셀들의 배열로 이루어진 인터페이스 장치를 디자인하는 방법에 있어서,
    상기 트라이 스테이트 버퍼가 부착된 램 셀의 제1제어 단자 또는 상기 제2제어 단자에 인버터를 추가하고, 상기 트라이 스테이트 버퍼 단자를 연결하는 2개의 외부 메탈 라인을 1개로 줄여 설계하는 것을 특징으로 하여 상기 인터페이스의 장치의 높이를 줄이기 위한 인터페이스 디자인 방법.
  2. 상호 반전된 논리값으로 인가되는 제1제어 단자 및 제2제어 단자를 갖는 트라이 스테이트 버퍼가 부착된 램 셀들이 N개 결합된 N 비트 단위 램 셀의 배열로 이루어진 인터페이스 장치를 디자인하는 방법에 있어서,
    상기 N 비트 단위 램 셀들의 트라이 스테이트 버퍼의 제1제어 단자 또는 제2제어 단자에 하나의 인버터를 추가하고, 상기 트라이 스테이트 버퍼 단자를 연결하는 2개의 외부 메탈 라인을 1개로 줄인 N비트 램 셀에 의한 인터페이스를 설계하는 것을 특징으로 하여 상기 인터페이스의 장치의 높이를 줄이기 위한 인터페이스 디자인 방법.
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