KR100622517B1 - 래치 회로 - Google Patents

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KR100622517B1
KR100622517B1 KR1020000038173A KR20000038173A KR100622517B1 KR 100622517 B1 KR100622517 B1 KR 100622517B1 KR 1020000038173 A KR1020000038173 A KR 1020000038173A KR 20000038173 A KR20000038173 A KR 20000038173A KR 100622517 B1 KR100622517 B1 KR 100622517B1
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후지쯔 가부시끼가이샤
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Abstract

래치 회로의 입력부 또는 출력부의 부하를 저감하여, 고속 입력 또는 출력을 행하는 것을 목적으로 한다.
래치 회로의 신호를 유지하기 위한 루프를 인버터 4개 이상으로 구성한다.
래치 회로, 고속 입력, 고속 출력, 인버터, 루프

Description

래치 회로{LATCH CIRCUIT}
도 1은 종래의 래치 회로를 도시한 도면.
도 2는 종래의 래치 회로를 도시한 도면.
도 3은 종래의 래치 회로를 도시한 도면.
도 4는 SRAM의 블록도를 도시한 도면.
도 5는 본 발명의 제1 실시예(1)를 나타낸 도면.
도 6은 본 발명의 제1 실시예(2)를 나타낸 도면.
도 7은 본 발명의 제2 실시예(1)를 나타낸 도면.
도 8은 본 발명의 제2 실시예(2)를 나타낸 도면.
도 9는 본 발명의 제3 실시예를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 2, 3, 4 : 인버터
N1, N2, N3, N4 : 노드
I1, I2 : 입력
O1, O2 : 출력
본 발명은 반도체 집적 회로에 관한 것으로, 특히 래치 회로에 관한 것이다.
래치 회로는 신호를 일시적으로 유지(기억)하는 회로이다. 그리고, 래치 회로는 신호를 유지하기 위해, 2단의 인버터로 구성되는 루프 회로를 포함한다(도 1, 도 2 및 도 3 참조).
래치 회로에는 복수의 입력 회로 및 복수의 출력 회로가 접속되는 경우가 있다. 이러한 래치 회로에서는 입력부 및 출력부 각각에서 접속되는 단자의 수가 증가한다.
도 1, 도 2 및 도 3은 복수의 입력 회로 및 복수의 출력 회로가 접속되는 종래의 래치 회로를 나타낸다.
도 1은 종래의 래치 회로의 하나의 예이다. 래치 회로의 입력의 노드를 노드 N1로, 래치 회로의 출력의 노드를 노드 N2로 나타낸다. 도시하지 않은 2개의 입력 회로가, 래치 회로의 입력인 노드 N1로 접속된다. 즉, 하나의 입력 회로로부터의 입력 I1과 다른 입력 회로로부터의 입력 I2가 노드 N2로 접속된다.
또한, 도시하지 않은 2개의 출력 회로가, 래치 회로의 출력인 노드 N2로 접속된다. 즉, 하나의 출력 회로에의 출력 O1과 다른 출력 회로에의 출력 O2가 노드 N2로 접속된다.
도 2는 종래의 래치 회로의 다른 하나의 예이다. 래치 회로의 입력의 노드를 노드 N1 및 노드 N2로, 래치 회로의 출력의 노드를 노드 N3 및 노드 N4로 나타낸다. 도 1과 마찬가지로, 도시하지 않은 2개의 입력 회로가 래치 회로에 접속된 다. 즉, 하나의 입력 회로로부터의 입력 I1은 노드 N1로 접속되고, 다른 입력 회로로부터의 입력 I2는 노드 N2로 접속된다.
또한, 도 1과 마찬가지로, 도시하지 않은 2개의 출력 회로가 래치 회로에 접속된다. 즉, 하나의 출력 회로에의 출력 O1은 노드 N3에 접속되고, 다른 출력 회로에의 출력 O2는 노드 N4에 접속된다.
도 3은 종래의 래치 회로의 다른 하나의 예이다. 래치 회로의 입력의 노드를 노드 N1 및 노드 N2로, 래치 회로의 출력의 노드를 노드 N3 및 노드 N4로 나타낸다. 도 1과 마찬가지로, 래치 회로에는 도시하지 않은 2개의 입력 회로가 접속된다. 즉, 하나의 입력 회로로부터의 입력 I1 및 입력 /I1은 노드 N1 및 노드 N2로 접속되고, 다른 입력 회로로부터의 입력 I2는 노드 N1로 접속된다.
또한, 도 1과 마찬가지로, 도시하지 않은 2개의 출력 회로가 래치 회로에 접속된다. 즉, 하나의 출력 회로에의 출력 O1 및 출력 /O1은 노드 N3 및 노드 N4로 접속되고, 다른 출력 회로에의 출력 O2는 노드 N4로 접속된다.
입력 I1 및 /입력 I1과 출력 O1은 통상 동작시에 사용되는 입력 및 출력이고, 입력 I2와 출력 O2는 시험 동작시에 사용되는 입력 및 출력으로 한다. 입력 I1 및 /입력 I1과 출력 O1은 고속의 입력 및 출력이 요구되고, 입력 I2와 출력 O2는 고속의 입력 및 출력은 요구되지 않는다.
도 1에 있어서, 노드 N1에는 래치 회로의 하나의 입력 I1, 래치 회로의 다른 입력 I2, 제1 인버터(1)의 입력 및 제2 인버터(2)의 출력이 접속된다. 고속의 입력이 필요해지는 입력 I1에 있어서, 노드 N1로 접속되는 다른 3가지 회로 요소가 큰 부하가 되기 때문에, 래치 회로는 입력 I1의 고속 입력을 행할 수 없다.
도 2에 있어서, 노드 N1에는 래치 회로의 하나의 입력 I1, 제1 인버터(1)의 출력, 제2 인버터(2)의 입력 및 제3 인버터(3)의 입력이 접속된다. 고속의 입력이 필요해지는 입력 I1에 있어서, 노드 N1로 접속되는 다른 3가지 회로 요소가 큰 부하가 되기 때문에, 래치 회로는 입력 I1의 고속 입력을 행할 수 없다.
도 3에 있어서, 노드 N1에는 래치 회로의 하나의 입력 I1, 래치 회로의 다른 입력 I2, 제1 인버터(1)의 출력, 제2 인버터(2)의 입력 및 제3 인버터(3)의 입력이 접속된다. 고속의 입력이 필요해지는 입력 I1에 있어서, 노드 N1로 접속되는 다른 네개의 회로 요소가 큰 부하가 되기 때문에, 래치 회로는 입력 I1의 고속 입력을 행할 수 없다.
또한, 도 3에서, 노드 N2에는 래치 회로의 하나의 입력의 상보 신호인 입력/I1, 래치 회로의 다른 출력 O2, 제2 인버터(2)의 출력, 제1 인버터(1)의 입력 및 제4 인버터(4)의 입력이 접속된다. 고속 입력이 필요해지는 입력 /I1에 있어서, 노드 N2에 접속되는 다른 네개의 회로 요소가 큰 부하가 되기 때문에, 래치 회로는 /입력 I1의 고속 입력을 행할 수 없다.
신호를 유지하는 래치 회로에 있어서, 상기 신호를 유지하기 위한 루프를 구성하는 인버터가 4개 이상인 것을 특징으로 하는 래치 회로를 제공한다.
본 발명에 따른 래치 회로에 따르면, 고속 동작이 요구되는 입력의 접속점 또는 출력의 접속점에 접속되는 회로 요소를 삭감함으로써, 입력 및 출력에 관한 부하를 저감시켜, 고속 입력 및 출력을 행할 수 있다.
도 4(1) 및 도 4(2)에 SRAM(Static Random Access Memory)의 블록도를 나타낸다.
도 4(1)에 도시된 SRAM에 있어서는 영역(1)에는 어드레스를 입력하는 어드레스 입력 래치가 배치되고, 영역(2)에는 입력된 어드레스를 프리디코드하는 프리디코더가 배치되고, 영역(3)에는 프리디코드된 어드레스를 디코드하는 메인 디코더가 배치되고, 영역(4)에는 데이터의 입출력을 담당하는 입출력 버퍼와 데이터의 증폭을 행하는 감지 증폭기 및 라이트 앰프가 배치되고, 영역(5)에는 데이터를 저장하는 셀 어레이가 배치된다.
본 발명인 래치 회로는 영역(1)에 배치되는 어드레스 입력 래치에 적용된다.
도 4(2)는 어드레스 입력 래치의 블록도를 나타낸다.
도 4(2)에 있어서는 어드레스 구성이 4 비트이기 때문에, 어드레스 입력 래치가 4단 접속되어 있다. 어드레스 입력 래치의 수는 어드레스의 비트 구성에 따라 설정된다.
어드레스 입력 래치의 각각에는 입력 어드레스 신호(10)가 공급되고, 어드레스 입력 래치의 각각으로부터는 출력 어드레스 신호(11)가 출력된다. SRAM의 통상 동작시에, 입력 어드레스 신호가 입력되고, 출력 어드레스 신호가 출력된다.
또한, 입력 스캔 신호가 어드레스 입력 래치(14)에 공급되고, 공급된 입력 스캔 신호는 어드레스 입력 래치(15) 및 어드레스 입력 래치(16)를 거쳐, 어드레스 입력 래치(17)로부터 출력 스캔 신호로서 출력된다. SRAM의 시험 동작시에, 어드레스 입력 래치의 동작을 검증하기 위해, 입력 스캔 신호가 입력되고, 출력 스캔 신호가 출력된다.
이와 같이, 래치 회로의 각각에서는 입력 어드레스 신호와 입력 스캔 신호라는 2개의 신호가 입력되고, 출력 어드레스 신호와 출력 스캔 신호라는 2개의 신호가 출력된다. 이러한, 복수의 입력 신호가 공급되어 복수의 출력 신호를 출력하는 래치 회로에 대해, 본 발명을 적용할 수 있다.
또, 여기에서는 SRAM을 하나의 예로 들었지만, 본 발명은 SRAM에 한정되지 않고, DRAM 등의 다른 메모리 회로등에도 적용된다.
이하, 본 발명의 구체적인 실시예를 통해 본 발명의 내용을 설명한다.
[제1 실시예]
도 5 및 도 6에 본 발명의 제1 실시예를 나타낸다.
도 5에서는 두개의 입력과 두개의 출력을 포함하는 래치 회로를 나타낸다.
제1 입력 I1은 제1 노드 N1에, 제2 입력 I2는 제2 노드 N2에, 제1 출력 O1은 제3 노드 N3에, 제2 출력 O2는 제4 노드 N4에, 각각 접속된다.
제1 노드 N1은 제4 인버터의 출력과 제1 인버터(1)의 입력과의 접속점이다.
제2 노드 N2는 제2 인버터(2)의 출력과 제3 인버터(3)의 입력과의 접속점이다.
제3 노드 N3은 제1 인버터(1)의 출력과 제2 인버터(2)의 입력과의 접속점이다.
제4 노드 N4는 제3 인버터(3)의 출력과 제4 인버터(4)의 입력과의 접속점이다.
제1 노드 N1에 있어서는 제1 입력 I1, 제4 인버터의 출력 및 제1 인버터(1)의 입력이 접속되기 때문에, 제1 입력 I1에 있어서 부하가 되는 회로 요소는 제4 인버터의 출력과 제1 인버터(1)의 입력뿐이다.
본 발명의 제1 실시예에 따르면, 래치 회로의 입력의 접속점에서, 입력에 대해 부하가 되는 회로 요소는 둘로 저감된다. 이 때문에, 래치 회로의 입력 동작의 고속화를 도모할 수 있다.
본 발명의 제1 실시예에서는 제1 입력 I1과 제1 출력 O1은 통상 동작 시에 사용되는 입력 및 출력이고, 제2 입력 I2와 제2 출력 O2는 시험 동작 시에 사용되는 입력 및 출력이다. 제1 입력 I1과 제1 출력 O1은 고속의 입력 및 출력이 요구되고, 제2 입력 I2와 제2 출력 O2는 고속의 입력 및 출력은 요구되지 않는다. 본 발명의 제1 실시예는 고속의 입력이 요구되는 제1 입력 I1의 입력의 고속화를 도모함에 따라, 래치 회로의 통상 동작시의 고속화를 도모한다.
또, 제2 입력 I2는 상술된 바와 같이 고속의 입력은 요구되지 않는다. 따라서, 제2 입력 I2가 접속되는 노드 N3에는 다른 고속 동작을 요구되지 않은 입력을 접속해도 좋다.
도 6에서는 도 5에 도시된 래치 회로를, 도 1에 도시된 SRAM에 적용하고 있다.
제1 입력 I1은 입력 어드레스 신호이고, 제2 입력 I2는 입력 스캔 신호이고, 제1 출력 O1은 출력 어드레스 신호이고, 제2 출력 O2는 출력 스캔 신호이다.
입력 어드레스 신호와 클럭 신호는 스위치 회로(5)를 통해 래치 회로로 공급된다. 스위치 회로(5)는 고전위 전원과 저전위 전원에 접속되고, 직렬로 접속된 P 채널 트랜지스터 2개와 N 채널 트랜지스터 2개에 의해 구성된다.
입력 스캔 신호와 스캔 클록 신호는 스위치 회로(6)를 통해 래치 회로로 공급된다. 스위치 회로(6)도, 스위치 회로(5)와 마찬가지로, 고전위 전원과 저전위 전원에 접속되고, 직렬로 접속된 P 채널 트랜지스터 2개와 N 채널 트랜지스터 2개에 의해 구성된다.
통상 동작시에는 스캔 클록 신호가 정지한다. 즉, 정지 신호인 "1" 신호가 스캔 클럭 신호로서 공급되고, 스위치 회로(6)와 고전위 전원 및 저전위 전원과의 접속이 분리된다(하나의 P 채널 트랜지스터의 게이트에는 "1" 신호가 공급되고, 하나의 N 채널 트랜지스터의 게이트에는 인버터(8)를 통해 "0" 신호가 공급되고, 스위치 회로(6)와 고전위 전원 및 저전위 전원과의 접속이 분리됨). 따라서, 래치 회로에는 입력 스캔 신호와 스캔 클럭 신호는 공급되지 않고, 입력 어드레스 신호와 클럭 신호가 공급된다.
시험 동작시에는 클럭 신호가 정지한다. 즉, 정지 신호인 "1" 신호가 클럭 신호로서 공급되고, 스위치 회로(5)와 고전위 전원 및 저전위 전원과의 접속이 분리된다(하나의 P 채널 트랜지스터의 게이트에는 "1" 신호가 공급되고, 하나의 N 채널 트랜지스터의 게이트에는 인버터(7)를 통해 "0" 신호가 공급되고, 스위치 회로(5)와 고전위 전원 및 저전위 전원과의 접속이 분리됨). 따라서, 래치 회로에 는 입력 어드레스 신호와 클럭 신호는 공급되지 않고, 입력 스캔 신호와 스캔 클럭 신호가 공급된다.
래치 회로의 제1 출력 O1은 인버터(9)를 통해 출력 어드레스 신호로서 출력되고, 래치 회로의 제2 출력 O2는 인버터(10)를 통해 출력 스캔 신호로서 출력된다. 인버터(9) 및 인버터(10)는 버퍼로서의 역할을 해내고 있다. 그러나, 도 6에 나타낸 실시예에 있어서는 인버터(9) 및 인버터(10)는 존재하지 않아도 상관없다.
[제2 실시예]
도 7 및 도 8에 본 발명의 제2 실시예를 나타낸다.
도 7에서는 3가지 입력과 3가지 출력을 포함하는 래치 회로를 나타낸다.
제1 입력 I1은 제1 노드 N1에, 제1 입력 I1에 대해 상보인 제2 입력/I1은 제2 노드 N2에, 제3 입력 I2는 제3 노드 N3에, 제1 출력 O1은 제4 노드 N4에, 제1 출력 O1에 대해 상보인 제2 출력/O1은 제5 노드 N5에, 제3 출력 O2는 제6 노드 N6에, 각각 접속된다.
제1 노드 N1은 제1 입력 I1과 제6 인버터(6)의 출력과 제1 인버터(1)의 입력과 제7 인버터(7)의 입력과의 접속점이다.
제2 노드 N2는 제2 입력/I1과 제3 인버터(3)의 출력과 제4 인버터(4)의 입력과 제8 인버터(8)의 입력과의 접속점이다.
제3 노드 N3은 제3 입력 I2와 제4 인버터(4)의 출력과 제5 인버터(5)의 입력과의 접속점이다.
제4 노드 N4는 제1 출력 O1과 제7 인버터(7)의 출력과의 접속점이다.
제5 노드 N5는 제2 출력/O1과 제8 인버터(8)의 출력과의 접속점이다.
제6 노드 N6은 제3 출력 O2와 제1 인버터(1)의 출력(1)과 제2 인버터(2)의 입력과의 접속점이다.
기타, 제2 인버터(2)의 출력과 제3 인버터(3)의 입력이, 제5 인버터(5)의 출력과 제6 인버터(6)의 입력이 접속된다.
제1 노드 N1에서는 제1 입력 I1, 제6 인버터(6)의 출력, 제1 인버터(1)의 입력 및 제7 인버터(7)의 입력이 접속되기 때문에, 제1 입력 I1에 있어서 부하가 되는 회로 요소는 제6 인버터(6)의 출력, 제1 인버터(1)의 입력 및 제7 인버터(7)의 입력뿐이다.
제2 노드 N2에서는 제2 입력/I1, 제3 인버터(3)의 출력, 제4 인버터(4)의 입력 및 제8 인버터(8)의 입력이 접속되기 때문에, 제2 입력 /I1에 있어서 부하가 되는 회로 요소는 제3 인버터(3)의 출력과 제4 인버터(4)의 입력과 제8 인버터(8)의 입력뿐이다.
본 발명의 제2 실시예에 따르면, 래치 회로의 입력의 접속점에서, 입력에 대해 부하가 되는 회로 요소는 세개로 저감된다. 이 때문에, 래치 회로의 입력 동작의 고속화를 도모할 수 있다.
제1 입력 I1 및 제2 입력 /I1과 제1 출력 O1 및 제2 출력/O1은 통상 동작시에 사용되는 입력 및 출력이고, 제3 입력 I2와 제3 출력 O2는 시험 동작시에 사용되는 입력 및 출력으로 한다. 제1 입력 I1 및 제2 입력 /I1과 제1 출력 O1 및 제2 출력 /O1은 고속의 입력 및 출력이 요구되고, 제3 입력 I2와 제3 출력 O2는 고속의 입력 및 출력은 요구되지 않는다. 본 발명의 제2 실시예는 고속의 입력이 요구되는 제1 입력 I1 및 제2 입력 /I1의 입력의 고속화를 도모함에 따라, 래치 회로의 통상 동작시의 고속화를 도모한다.
또, 제3 입력 I2는 고속의 입력을 요구하지 않지만, 본 발명의 제2 실시예에서는 제3 입력 I2의 입력의 고속화를 도모할 수 있다.
제3 노드 N3에서는 제3 입력 I2, 제4 인버터(4)의 출력 및 제5 인버터의 입력이 접속되기 때문에, 제3 입력 I2에 있어서 부하가 되는 회로 요소는 제4 인버터(4)의 출력과 제5 인버터(5)의 입력뿐이다. 본 발명의 제2 실시예에 따르면, 래치 회로의 시험용 입력의 접속점에서, 시험용 입력에 대해 부하가 되는 회로 요소는 두개로 저감된다. 이 때문에, 래치 회로의 시험 동작시의 고속화를 도모할 수 있다.
한쪽에서, 제3 입력 I2는 고속의 입력을 요구하지 않기 때문에, 제3 입력 I2가 접속되는 노드에는 다른 고속의 입력 동작을 요구하지 않은 입력을 접속해도 상관없다.
도 8에서는 도 5에 도시된 래치 회로를, 도 1에 도시된 SRAM에 적용하고 있다.
제1 입력 I1은 입력 어드레스 신호이고, 제1 입력 I1에 대해 상보인 제2 입력/I1은 입력 어드레스 신호의 상보 신호이고, 제3 입력 I2는 입력 스캔 신호이고, 제1 출력 O1은 출력 어드레스 신호이고, 제1 출력 O1에 대해 상보인 제2 출력/O1은 출력 어드레스 신호의 상보 신호이고, 제3 출력 O2는 출력 스캔 신호이다.
입력 어드레스 신호와 클럭 신호는 스위치 회로(9)를 통해 래치 회로로 공급된다. 스위치 회로(9)는 고전위 전원과 저전위 전원에 접속되고, 직렬로 접속된 P 채널 트랜지스터 2개와 N 채널 트랜지스터 2개에 의해 구성된다.
입력 어드레스 신호의 상보 신호와 클럭 신호는 스위치 회로(10)를 통해 래치 회로로 공급된다. 스위치 회로(10)도, 스위치 회로(9)와 마찬가지로, 고전위 전원과 저전위 전원에 접속되고, 직렬로 접속된 P 채널 트랜지스터 2개와 N 채널 트랜지스터 2개에 의해 구성된다.
입력 스캔 신호와 스캔 클럭 신호는 스위치 회로(11)를 통해 래치 회로로 공급된다. 스위치 회로(11)도, 스위치 회로(9)와 마찬가지로, 고전위 전원과 저전위 전원에 접속되고, 직렬로 접속된 P 채널 트랜지스터 2개와 N 채널 트랜지스터 2개에 의해 구성된다.
통상 동작시에는 스캔 클럭 신호가 정지한다. 즉, 정지 신호인 "1" 신호가 스캔 클럭 신호로서 공급되고, 스위치 회로(11)와 고전위 전원 및 저전위 전원과의 접속이 분리된다(하나의 P 채널 트랜지스터의 게이트에는 "1" 신호가 공급되고, 하나의 N 채널 트랜지스터의 게이트에는 인버터(14)를 통해 "0" 신호가 공급되고, 스위치 회로(11)와 고전위 전원 및 저전위 전원과의 접속이 분리됨). 따라서, 래치 회로에는 입력 스캔 신호와 스캔 클럭 신호는 공급되지 않고, 입력 어드레스 신호와 입력 어드레스 신호의 상보 신호와 클럭 신호가 공급된다.
시험 동작시에는 클럭 신호가 정지한다. 즉, 정지 신호인 "1" 신호가 클럭 신호로서 공급되고, 스위치 회로(9)와 고전위 전원 및 저전위 전원과의 접속이 분 리된다(하나의 P 채널 트랜지스터의 게이트에는 "1" 신호가 공급되고, 하나의 N 채널 트랜지스터의 게이트에는 인버터(12)를 통해 "0" 신호가 공급되고, 스위치 회로(5)와 고전위 전원 및 저전위 전원과의 접속이 분리됨). 또한, 마찬가지로, 스위치 회로(10)와 고전위 전원 및 저전위 전원과의 접속이 분리된다. 따라서, 래치 회로에는 입력 어드레스 신호와 입력 어드레스 신호의 상보 신호와 클럭 신호는 공급되지 않고, 입력 스캔 신호와 스캔 클럭 신호가 공급된다.
래치 회로의 제1 출력 O1은 인버터(7)를 통해 출력 어드레스 신호로서 출력되고, 래치 회로의 제1 출력 O1에 대해 상보인 제2 출력/O1은 인버터(8)를 통해 출력 어드레스 신호의 상보 신호로서 출력된다. 인버터(7) 및 인버터(8)는 버퍼로서의 역할을 다하고 있다. 그러나, 도 8에 나타낸 실시예에서는 인버터(7) 및 인버터(8)는 존재하지 않아도 상관없다.
[제3 실시예]
본 발명인 래치 회로는 유닛 셀 라이브러리에 등록된다.
또한, 본 발명인 래치 회로가 사용된 메모리(SRAM이나 DRAM 등)는 매크로 셀 라이브러리에 등록된다.
본 발명인 래치 회로가 등록된 유닛 셀 라이브러리 또는 매크로 셀 라이브러리는 반도체 설계 시스템에 있어서 사용된다.
도 9는 본 발명의 제3 실시예이다.
시스템 설계 수단(101)은 반도체의 설계 사양(100)에 기초하여, RTL 기술(Register Transfer Level, 동작 레벨 논리 회로 : 102)을 생성한다.
기능·논리 설계(103)는 RTL 기술(102)에 기초하여, 네트리스트(게이트 레벨 논리 회로 : 104)를 생성한다. 구체적으로 말하면, 논리 합성에 의해 RTL 기술(102)은 네트리스트(104)로 변환된다.
레이아웃 설계(배치 배선 수단 : 105)는 네트리스트(104)에 기초하여, 레이아웃 데이터(106)를 생성한다.
마스크 레이아웃 설계(107)는 레이아웃 데이터(106)에 기초하여, 마스크 레이아웃 데이터(108)를 생성한다.
그리고, 마스크 레이아웃 데이터(108)에 기초하여, 반도체가 실제로 제조된다.
본 발명인 래치 회로가 등록된 유닛 셀 라이브러리(200) 또는 본 발명인 래치 회로가 사용된 메모리가 등록된 매크로 셀 라이브러리(201)는 기능·논리 설계(103)로 사용되고, 본 발명인 래치 회로가 포함된 네트리스트(104)가 생성된다.
또한, 본 발명인 래치 회로가 등록된 유닛 셀 라이브러리(200) 또는 본 발명인 래치 회로가 사용된 메모리가 등록된 매크로 셀 라이브러리(201)는 레이아웃 설계(105)로 사용되고, 본 발명인 래치 회로가 포함된 레이아웃 데이터(106)가 생성된다.
또한, 본 발명인 래치 회로가 등록된 유닛 셀 라이브러리(200) 또는 본 발명인 래치 회로가 사용된 메모리가 등록된 매크로 셀 라이브러리(201)는 마스크 레이아웃 설계(107)로 사용되고, 본 발명인 래치 회로가 포함된 마스크 레이아웃 데이 터(108)가 생성된다.
즉, 본 발명인 래치 회로를 포함하는 반도체 칩은 본 발명인 래치 회로가 등록된 유닛 셀 라이브러리(200) 또는 본 발명인 래치 회로가 사용된 메모리가 등록된 매크로 셀 라이브러리(201)를 사용하여 생성된다.
본 발명에 따르면, 이하의 효과를 얻을 수 있다.
래치 회로의 입력 단자의 접속점 또는 출력 단자의 접속점에서의 회로 요소의 삭감을 도모할 수 있다. 이 회로 요소의 삭감에 따라, 입력 또는 출력에 대한 부하가 저감되고, 고속 입력 또는 출력을 행할 수 있다.
[부기]
이상의 설명에 대해 더욱 이하의 항을 개시한다.
(1) 신호를 유지하는 래치 회로에서, 상기 신호를 유지하기 위한 루프를 구성하는 인버터가 4개 이상인 것을 특징으로 하는 래치 회로.
(2) (1)에 기재된 래치 회로는 복수의 입력 단자를 지니고, 상기 복수의 입력 단자의 각각이 다른 노드에 접속되어 있는 것을 특징으로 한다.
(3) (1)에 기재된 래치 회로는 복수의 출력 단자를 지니고, 상기 복수의 출력 단자의 각각이 다른 노드에 접속되어 있는 것을 특징으로 한다.
(4) (1)에 기재된 래치 회로는 복수의 입력 단자와 복수의 출력 단자를 지니고, 상기 복수의 입력 단자 및 상기 복수의 출력 단자의 각각이 다른 노드에 접속되어 있는 것을 특징으로 한다.
(5) (2) 및 (4)에 기재된 래치 회로에서는 상기 복수의 입력 단자 중 적어도 1개의 입력 단자는 통상 동작 시에 사용되고, 상기 복수의 입력 단자 중 적어도 1개의 입력 단자는 시험 동작 시에 사용되는 것을 특징으로 한다.
(6) (2) 및 (3)에 기재된 래치 회로에서는 상기 복수의 출력 단자 중 적어도 1개의 출력 단자는 통상 동작 시에 사용되고, 상기 복수의 출력 단자 중 적어도 1개의 출력 단자는 시험 동작 시에 사용되는 것을 특징으로 한다.
(7) (2) 및 (4)에 기재된 래치 회로에서는 상기 복수의 입력 단자 중 적어도 한쌍에는 상보의 신호는 공급되는 것을 특징으로 한다.
(8) 복수의 입력 단자와 복수의 출력 단자를 포함하는 래치 회로에 있어서, 상기 복수의 입력 단자 및 상기 복수의 출력 단자 각각이 다른 노드에 접속되고, 상기 노드 각각에 있어서 접속되는 회로 요소가 3개 이하인 것을 특징으로 하는 래치 회로.
(9) 복수의 입력 단자와 복수의 출력 단자를 가짐과 함께, 상기 복수의 입력 단자 중 한쌍의 입력 단자에는 상보의 입력 신호가 공급되는 래치 회로에서, 상기 복수의 입력 단자 및 복수의 출력 단자의 각각이 다른 노드에 접속되고, 상기 노드 각각에 있어서 접속되는 회로 요소가 4개 이하인 것을 특징으로 하는 래치 회로.
(10) (1)에 기재된 래치 회로가 탑재된 메모리인 것을 특징으로 한다.
(11) (1)에 기재된 래치 회로가 등록된 유닛 셀 라이브러리 또는 (1)에 기재된 래치 회로가 사용된 매크로가 등록된 매크로 셀 라이브러리 중 적어도 어느 한쪽을 사용하여, (1)에 기재된 래치 회로가 포함되는 반도체 칩을 생성하는 것을 특징으로 한다.
(12) (l)에 기재된 래치 회로가 등록된 유닛 셀 라이브러리 또는 (1)에 기재된 래치 회로가 사용된 매크로가 등록된 매크로 셀 라이브러리 중 적어도 어느 한쪽을 사용하여, RTL 기술에 기초하여, (1)에 기재된 래치 회로가 포함되는 네트리스트를 생성하는 것을 특징으로 한다.
(13) (1)에 기재된 래치 회로가 등록된 유닛 셀 라이브러리 또는 (1)에 기재된 래치 회로가 사용된 매크로가 등록된 매크로 셀 라이브러리 중 적어도 어느 한쪽을 사용하여, 네트리스트에 기초하여, (1)에 기재된 래치 회로가 포함되는 레이아웃 데이터를 생성하는 것을 특징으로 한다.
(14) (1)에 기재된 래치 회로가 등록된 유닛 셀 라이브러리 또는 (1)에 기재된 래치 회로가 사용된 매크로가 등록된 매크로 셀 라이브러리 중 적어도 어느 한쪽을 사용하여, 레이아웃 데이터에 기초하여, (1)에 기재된 래치 회로가 포함되는 마스크 레이아웃 데이터를 생성하는 것을 특징으로 한다.

Claims (14)

  1. 래치 회로에 있어서,
    적어도 4개의 인버터들이 단일 루프에서 직렬 연결되어, 신호를 유지하기 위해 각 인접하는 인버터들의 쌍을 접속하는 단일 루프 노드를 갖는, 연속하여 잇따라 접속된 4개 이상의 인버터들; 및
    상이한 루프 노드들에 각각 직접적으로 접속된 복수의 상이한 입력 단자들 - 적어도 하나의 입력 단자는 상기 래치 회로의 통상 동작을 위해 사용되고, 적어도 하나의 다른 상이한 입력 단자는 상기 래치 회로의 시험 동작을 위해 사용됨 -
    을 포함하는 래치 회로.
  2. 래치 회로에 있어서,
    적어도 4개의 인버터들이 단일 루프에서 직렬 연결되어, 신호를 유지하기 위해 각 인접하는 인버터들의 쌍을 접속하는 단일 루프 노드를 갖는, 연속하여 잇따라 접속된 4개 이상의 인버터들; 및
    상이한 루프 노드들에 각각 직접적으로 접속된 복수의 상이한 입력 단자들 및 출력 단자들 - 적어도 하나의 입력 단자는 상기 래치 회로의 통상 동작을 위해 사용되고, 적어도 하나의 다른 입력 단자는 상기 래치 회로의 시험 동작을 위해 사용됨 -
    을 포함하는 래치 회로.
  3. 래치 회로에 있어서,
    적어도 4개의 인버터들이 단일 루프에서 직렬 연결되어, 신호를 유지하기 위해 각 인접하는 인버터들의 쌍을 접속하는 단일 루프 노드를 갖는, 연속하여 잇따라 접속된 4개 이상의 인버터들; 및
    상이한 루프 노드들에 각각 직접적으로 접속된 복수의 상이한 출력 단자들 - 적어도 하나의 출력 단자는 상기 래치 회로의 통상 동작을 위해 사용되고, 적어도 하나의 다른 상이한 출력 단자는 상기 래치 회로의 시험 동작을 위해 사용됨 -
    을 포함하는 래치 회로.
  4. 래치 회로에 있어서,
    적어도 4개의 인버터들이 단일 루프에서 직렬 연결되어, 신호를 유지하기 위해 각 인접하는 인버터들의 쌍을 접속하는 단일 루프 노드를 갖는, 연속하여 잇따라 접속된 4개 이상의 인버터들; 및
    상이한 루프 노드들에 각각 직접적으로 접속된 복수의 상이한 입력 단자들 및 출력 단자들 - 적어도 하나의 출력 단자는 상기 래치 회로의 통상 동작을 위해 사용되고, 적어도 하나의 다른 상이한 출력 단자는 상기 래치 회로의 시험 동작을 위해 사용됨 -
    을 포함하는 래치 회로.
  5. 래치 회로에 있어서,
    입력 및 출력을 포함하는 제1 인버터;
    입력 및 출력을 포함하는 제2 인버터 - 상기 제1 인버터의 출력은 제1 노드에서 상기 제2 인버터의 입력에 직접적으로 접속됨 -;
    입력 및 출력을 포함하는 제3 인버터 - 상기 제2 인버터의 출력은 제2 노드에서 상기 제3 인버터의 입력에 직접적으로 접속됨 -; 및
    입력 및 출력을 포함하는 제4 인버터 - 상기 제3 인버터의 출력은 제3 노드에서 상기 제4 인버터의 입력에 직접적으로 접속됨 -
    를 포함하고,
    상기 제4 인버터의 출력은 제4 노드에서 상기 제1 인버터의 입력에 직접적으로 접속되고,
    제1 입력은 상기 제4 노드에서 접속되고, 제2 입력은 상기 제2 노드에서 접속되고, 제1 출력은 상기 제1 노드에서 접속되고, 제2 출력은 상기 제3 노드에서 접속되는 래치 회로.
  6. 제5항에 있어서,
    상기 제1 입력 및 상기 제1 출력은 상기 래치 회로의 통상 동작중에 사용되고, 상기 제2 입력 및 제2 출력은 상기 래치 회로의 시험 동작중에 사용되는 래치 회로.
  7. 래치 회로에 있어서,
    입력 및 출력을 포함하는 제1 인버터;
    입력 및 출력을 포함하는 제2 인버터 - 상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 접속됨 -;
    입력 및 출력을 포함하는 제3 인버터 - 상기 제2 인버터의 출력은 상기 제3 인버터의 입력에 접속됨 -;
    입력 및 출력을 포함하는 제4 인버터 - 상기 제3 인버터의 출력은 제1 노드에서 상기 제4 인버터의 입력에 접속됨 -;
    입력 및 출력을 포함하는 제5 인버터 - 상기 제4 인버터의 출력은 상기 제5 인버터의 입력에 접속됨 -; 및
    입력 및 출력을 포함하는 제6 인버터 - 상기 제5 인버터의 출력은 상기 제6 인버터의 입력에 접속되고 상기 제6 인버터의 출력은 제2 노드에서 상기 제1 인버터의 입력에 접속됨 -
    를 포함하고,
    제1 입력은 상기 제2 노드에서 접속되고, 제2 입력은 상기 제1 노드에서 접속되고, 제3 입력은 상기 제1 노드와 상기 제2 노드 사이의 노드에서 접속되고, 제1 출력은 상기 제2 노드에서 접속되고, 제2 출력은 상기 제1 노드에서 접속되고, 제3 출력은 상기 제1 노드와 상기 제2 노드 사이에 접속되는 래치 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제5항에 있어서,
    상기 제1 입력은 입력 어드레스 신호이고, 상기 제2 입력은 입력 스캔 신호이고, 상기 제1 출력은 출력 어드레스 신호이고, 상기 제2 출력은 출력 스캔 신호인 래치 회로.
  12. 제7항에 있어서,
    상기 제1 입력, 상기 제2 입력, 상기 제1 출력 및 상기 제2 출력은 상기 래치 회로의 통상 동작중에 사용되고, 상기 제3 입력 및 제3 출력은 상기 래치 회로의 시험 동작중에 사용되는 래치 회로.
  13. 제7항에 있어서,
    상기 제1 입력은 입력 어드레스 신호이고, 상기 제2 입력은 상기 제1 입력의 보수 신호(complement signal)이고, 상기 제3 입력은 입력 스캔 신호이고, 상기 제1 출력은 출력 어드레스 신호이고, 상기 제2 출력은 상기 제1 출력의 보수이고, 상기 제3 출력은 출력 스캔 신호인 래치 회로.
  14. 래치 회로에 있어서,
    입력 및 출력을 포함하는 제1 인버터;
    입력 및 출력을 포함하는 제2 인버터 - 상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 접속됨 -;
    입력 및 출력을 포함하는 제3 인버터 - 상기 제2 인버터의 출력은 상기 제3 인버터의 입력에 접속됨 -;
    입력 및 출력을 포함하는 제4 인버터 - 상기 제3 인버터의 출력은 제1 노드에서 상기 제4 인버터의 입력에 접속됨 -;
    입력 및 출력을 포함하는 제5 인버터 - 상기 제4 인버터의 출력은 상기 제5 인버터의 입력에 접속됨 -; 및
    입력 및 출력을 포함하는 제6 인버터 - 상기 제5 인버터의 출력은 상기 제6 인버터의 입력에 접속되고 상기 제6 인버터의 출력은 제2 노드에서 상기 제1 인버터의 입력에 접속됨 -
    를 포함하고,
    제1 입력은 상기 제2 노드에서 접속되고, 제2 입력은 상기 제1 노드에서 접속되고, 제3 입력은 상기 제1 노드와 상기 제2 노드를 배제한 노드에서 접속되고, 제1 출력은 상기 제2 노드에서 접속되고, 제2 출력은 상기 제1 노드에서 접속되고, 제3 출력은 상기 제1 노드와 상기 제2 노드를 배제한 다른 노드에 접속되는 래치 회로.
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