JPH0792495B2 - スキャンパス付きフリップフロップ - Google Patents

スキャンパス付きフリップフロップ

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JPH0792495B2
JPH0792495B2 JP2164230A JP16423090A JPH0792495B2 JP H0792495 B2 JPH0792495 B2 JP H0792495B2 JP 2164230 A JP2164230 A JP 2164230A JP 16423090 A JP16423090 A JP 16423090A JP H0792495 B2 JPH0792495 B2 JP H0792495B2
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    • G—PHYSICS
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    • G06F11/00—Error detection; Error correction; Monitoring
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    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、セットアップタイム改善による高速動作を達
成することができるスキャンパス機能付きフリップフロ
ップに関し、特に高位マイクロプロセッサに使用される
ものに関する。
（従来の技術） 年々LSIが大規模になるに従い、従来技術ではLSIのテス
トが困難に成りつつあり、なんらかの回路対策が必要で
ある。この対策の一環としてスキャンパス付きフリップ
フロップ（F/F）を用いる方法がある。従来のスキャン
パス付きF/F回路を第３図を用いて説明する。第３図
で、φ，φはクロックパルス及びその反転信号、Ｄはデ
ータ入力端子、Ｓはテストデータ入力端子、Ｅはイネイ
ブル信号端子、Ｔはテストイネイブル端子である。第４
図（Ａ），（Ｂ）にＥ＝１の時にアクティブになるクロ
ックドインバータの信号及び対応する回路図を、またこ
の真理値表を第４図（Ｃ）に示す。Ｅ＝０のときにアク
ティブになるクロックドインバータを構成するには第４
図（Ｂ）の回路図でE,の信号を入れ換え、第４図
（Ｃ）の真理値表でＥの０と１を入れ換えれば良い。
一般に回路中のF/Fの内容は、後段の論理回路により制
限されるためそのままでは観測が困難な上、組合せ回路
にフィードバックされているF/Fの出力値がその前の状
態を反映するため制御性が極めて悪く、必要な入力ベク
トル数は膨大な数になるが、スキャンパス付きF/Fとす
ることで容易にモニターが可能となり、またそれ以前の
状態に関わりなくF/Fの出力を任意の値とすることがで
き、順序回路を組合わせ回路とみなしてテストすること
が可能となる。
第３図で用いられているF/Fはマスタースレーブ型とな
っており、データ入力部分でスキャンパステスト用の制
御を行っている。ここで第５図（Ａ）の回路図及び第５
図（Ｂ）のタイミングチャートを用いてエッジトリガー
マスタースレーブF/Fの動作説明をする。第３図のもの
とは相補出力を持つ点だけが異なっているF/Fは、デー
タの取り込みを行うマスター回路MF/Fとデータを保持す
るスレーブ回路SF/Fからなり、入力データＤの確定及び
出力データの変化が共にクロックのエッジに同期して行
われる。マスター側がデータを取り込んでいるタイミン
グではスレーブ側は１つ前のサイクルのデータを保持し
て出力し、マスター側のデータ取り込み口15が閉まるの
と同時にスレーブ側のデータ取り込み口17を開けてマス
ターのデータを取り込み、出力データを更新する。以上
がマスタースレーブF/Fの動作説明である。
これらのことからスキャンパス付きF/Fというテスト可
能な状態とした流れは、第３図の構成でわかるように入
力データはスキャン入力のマルチプレクサとデータフィ
ードバックのマルチプレクサの二段のクロックドインバ
ータを通り、最終的に三段のクロックドインバータを通
過してF/Fのマスター回路MF/Fへ取り込まれる形となっ
ている。即ちF/Fのセットアップタイムはクロックドイ
ンバータ三段のディレーであるといえる。
（発明が解決しようとする課題） 以上述べたように従来のスキャンパス付きF/Fのクロッ
クドインバータ三段のディレーによるセットアップタイ
ムが大きいことが高速化を妨げる問題点として挙げられ
る。これは入力データがF/Fのマスター側へ取り込まれ
る直前までのゲート段数が多く、高速性が必要であるデ
ータ入力におけるセットアップタイムが大きな値とな
り、結果的に動作周波数の向上の妨げとなっていた。更
にマルチプレクサがF/Fの前段に入るため、セル面積
が、スキャンパスF/Fにすることにより大きくなってし
まう。
本発明は上述の問題点を解決するもので、その目的は、
F/Fのデータ入力セットアップタイムを改善することに
より高速動作可能で低面積なスキャンパス付きF/Fを提
供することにある。
［発明の構成］ （課題を解決するための手段） 前記目的を達成する為に、本発明に従うスキャンパス付
きフリップフロップは、閉ループを成して互いに入力と
出力が接続された組み合わせ回路のインバータとクロッ
クドインバータからなるラッチ回路を有するフリップフ
ロップの入力側に、データ端子と、クロック信号又はそ
の反転信号端子と、テストイネイブル信号又はその反転
信号端子とに、ゲート端子が夫々接続され、電源端子と
前記組み合わせ回路のインバータの入力端子との間に直
列に接続されている３つの第１のMOSFETと、データ端子
と、クロック反転信号又はクロック信号端子と、テスト
イネイブル反転信号又はテストイネイブル信号端子に、
ゲート端子がそれぞれ接続され、接地端子と前記組み合
わせ回路のインバータの入力端子との間に直列に接続さ
れている３つの第２のMOSFETと、テストスキャン端子
と、クロック信号又はその反転信号端子と、テストイネ
イブル信号又はその反転信号端子とに、ゲート端子がそ
れぞれ接続され、電源端子と前記組み合わせ回路のイン
バータの入力端子との間に直列に接続されている３つの
第３のMOSFETと、テストスキャン端子と、クロック反転
信号又はクロック信号端子と、テストイネイブル反転信
号又はテストイネイブル信号端子とに、ゲート端子が夫
々接続され、接地端子と前記組み合わせ回路のインバー
タの入力端子との間に直列に接続されている３つの第４
のMOSFETを備え、前記第１、第２、第３、第４のMOSFET
のチャネルタイプ及びそれらのゲート端子と、前記テス
トイネイブル端子、クロック端子並びにそれらの反転信
号の端子、及びテストスキャン端子とデータ端子との接
続関係は、前記テストイネイブル信号端子がアクティブ
の時は、テストスキャン信号を前記ラッチ回路に出力
し、アクティブでない時は、データ信号を前記ラッチ回
路に出力する様な構成となっている。
（作用） この方法により、ゲート数を三段から一段に減らし、セ
ットアップタイムを低減することが出来る。更にトラン
ジスタの直列段構成が多くなったことにより、レイアウ
ト設計においてソース，ドレインの共有をより多く行
え、セル面積の縮小にも効果がある。以上の様に高速な
セットアップタイムを備えた高集積なF/Fが実現出来
る。
（実施例） 第１図を参照しながら、本発明によるマスタースレイブ
型スキャンパス付きフリップフロップ（以下F/Fと記す
る）の一実施例を説明する。このF/Fのマスター回路の
信号ラッチ部分は、閉ループを作って接続した一対のイ
ンバータ26,29からなっているが、そのゲート部分を構
成するクロックドインバータはその前段に構成された入
力セレクト部分に吸収されている。
この入力セレクト部分は、マルチプレクサ23,24,25から
なり、夫々並列にインバータ26,29に接続している。マ
ルチプレクサ23は、インバータ26,29への出力線を挟ん
で夫々電源端子と接地端子間に４個づつ直列に接続され
たｐ型MOSFETとｎ型MOSFETからなっている。データ端子
Ｄは、ｐ型MOSFETの一つとｎ型MOSFETの一つの夫々のゲ
ートに接続され、他のMOSFETが総てONの場合、データ信
号の反転が出力端子に現れ、後続のF/Fへ与えられる構
成となっている。その他の端子には、クロック信号φ、
イネイブル信号Ｅ、テストイネイブル信号Ｔと、それら
の反転信号が接続されており、Ｔ＝０、Ｅ＝１の場合、
クロック信号の立ち上がりで出力にデータ信号が現れる
構成となっている。又、それ以外、即ちＴ＝１又はＥ＝
０の場合は、出力端子はフローティングとなる。
マルチプレクサ24は、マルチプレクサ23と比較するとデ
ータ端子がテストスキャン端子になっており、テストイ
ネイブル端子がその反転信号の端子と入れ代わってお
り、イネイブル端子が接続されているMOSFETが省略され
ている。即ち、ｐ型MOSFETとｎ型MOSFETが夫々３個づつ
設けられており、Ｔ＝１の場合、クロック信号の立ち上
がりのタイミングでテストスキャン信号ＳがF/Fに与え
られる。マルチプレクサ25は、ｐ型MOSFETとｎ型MOSFET
が夫々４個づつ設けられており、Ｔ＝0,E＝０の場合、
クロック信号の立ち上がりでF/Fの出力信号がF/Fの入力
信号として与えられる。尚、スレーブ回路は従来と同じ
く、一対のインバータ28,30とその前段のゲートとして
インバータ27から構成されている。又、出力部にはイン
バータ32が設けられている。
この回路は、次の様に駆動する。即ち、テストイネイブ
ル信号Ｔが０でイネイブル信号Ｅが１の時は、マルチプ
レクサ23が選択されデータＤがF/Fに与えられ、通常の
動作が行われる。テスト信号が１の時は、マルチプレク
サ24が選択され、テストデータＳがF/Fに与えられ、テ
ストが行われる。又、テスト信号もイネイブル信号も共
に０の時は、マルチプレクサ25が選択されF/Fにはイン
バータ31の出力信号がそのまま与えられ、フィードバッ
クが行われる。
次に、第２図を参照しながら、別の実施例を説明する。
この回路では、フィードバックが不要な場合の実施例を
示している。従って、上述の実施例と比較して、フィー
ドバックに関係するマルチプレクサ25が無く、又イネイ
ブル信号Ｅが入力するトランジスタが省略されている。
その他は、第１図の実施例と同じであり、動作もフィー
ドバックのモードを除いて同一である。
［発明の効果］ 以上のような回路構成に変えることにより、従来のもの
よりデータ入力がF/Fに取り込まれるまでのゲート段数
が減り、その結果セットアップタイムの改善が得られ、
直列段構成が多くなるためセル面積の縮小が実現出来
る。特に高位マイクロプロセッサに適用すると通常動作
周波数を決めるレジスタ，レジスタ間ディレーが改善さ
れ、結果的に動作周波数の向上が図れ、高性能なマイク
ロプロセッサが実現出来る。
【図面の簡単な説明】
第１図は本発明によるスキャンパス付きフリップフロッ
プの実施例を示す回路図である。 第２図は、本発明によるスキャンパス付きフリップフロ
ップの他の実施例を示す回路図である。 第３図は、従来のスキャンパス付きフリップフロップの
回路図である。 第４図（Ａ），（Ｂ），（Ｃ）は、クロックドインバー
タの記号、回路図及び真理表である。 第５図は、マスタースレーブタイプのフリップフロップ
の動作を説明するための、回路図及びタイミングチャー
トである。 １〜22,26〜31……クロックドインバータ 23〜25……マルチプレクサ MF/F……フリップフロップのマスター回路 SF/F……フリップフロップのスレーブ回路 Ｄ……データ入力端子 Ｑ……データ出力端子 ……データ出力の反転端子 Ｓ……テスト用のスキャン信号入力端子 Ｅ……イネイブル信号入力端子 ……イネイブル反転信号入力端子 Ｔ……テストイネイブル信号入力端子 ……テストイネイブル反転信号入力端子 φ……クロック信号 ……クロック反転信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】閉ループを成して互いに入力と出力が接続
    された組み合わせ回路のインバータとクロックドインバ
    ータからなるラッチ回路を有するフリップフロップと、 データ端子と、クロック信号又はその反転信号端子と、
    テストイネイブル信号又はその反転信号端子とに、ゲー
    ト端子が夫々接続され、電源端子と前記組み合わせ回路
    のインバータの入力端子との間に直列に接続されている
    ３つの第１のMOSFETと、 データ端子と、クロック反転信号又はクロック信号端子
    と、テストイネイブル反転信号又はテストイネイブル信
    号端子に、ゲート端子が夫々接続され、接地端子と前記
    組み合わせ回路のインバータの入力端子との間に直列に
    接続されている３つの第２のMOSFETと、 テストスキャン端子とクロック信号又はその反転信号端
    子と、テストイネイブル信号又はその反転信号端子と
    に、ゲート端子がそれぞれ接続され、電源端子と前記組
    み合わせ回路のインバータの入力端子との間に直列に接
    続されている３つの第３のMOSFETと、 テストスキャン端子と、クロック反転信号又はクロック
    信号端子と、テストイネイブル反転信号又はテストイネ
    イブル信号端子とに、ゲート端子が夫々接続され、接地
    端子と前記組み合わせ回路のインバータの入力端子との
    間に直列に接続されている３つの第４のMOSFETと、を具
    備し、 前記第１、第２、第３、第４のMOSFETのチャネルタイプ
    及びそれらのゲート端子と、前記テストイネイブル端
    子、クロック端子並びにそれらの反転信号の端子、及び
    テストスキャン端子とデータ端子との接続関係は、前記
    テストイネイブル信号端子がアクティブの時は、テスト
    スキャン信号を前記ラッチ回路に出力し、アクティブで
    ない時は、データ信号を前記ラッチ回路に出力すること
    を特徴とするスキャンパス付きフリップフロップ。
  2. 【請求項２】前記電源端子と前記組み合わせ回路のイン
    バータの入力端子との間に前記３つの第１のMOSFETと直
    列に接続されている第５のMOSFETと、 前記接地端子と前記組み合わせ回路のインバータの入力
    端子との間に前記３つの第２のMOSFETと直列に接続され
    ている第６のMOSFETと、 前記フリップフロップの出力端子と、クロック信号又は
    クロック反転信号端子と、テストイネイブル信号又はテ
    ストイネイブル反転信号端子と、前記データイネイブル
    端子又はその反転信号端子とに、ゲート端子が夫々接続
    され、電源端子と前記組み合わせ回路のインバータの入
    力端子との間に直列に接続されている４つの第７のMOSF
    ETと、 前記フリップフロップの出力端子と、クロック反転信号
    又はクロック信号端子と、テストイネイブル反転信号又
    はテストイネイブル信号端子と、データイネイブル反転
    信号端子又はデータイネイブル信号端子ゲート端子とが
    夫々接続され、接地端子と前記組み合わせ回路のインバ
    ータの入力端子との間に直列に接続されている４つの第
    ８のMOSFETと、を具備し、 前記第５、第６、第７、第８のMOSFETのチャネルタイプ
    及びそれらのゲート端子と、前記テストイネイブル端
    子、データイネイブル端子、クロック端子並びにそれら
    の反転信号の端子、及び前記フリップフロップの出力端
    子との接続関係は、前記データイネイブル信号端子がア
    クディブでない時は、データ信号の代わりに前記フリッ
    プフロップの出力を前記ラッチ回路に出力することを特
    徴とする請求項１に記載のスキャンパス付きフリップフ
    ロップ。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9111179D0 (en) * 1991-05-23 1991-07-17 Motorola Gmbh An implementation of the ieee 1149.1 boundary-scan architecture
JP3134450B2 (ja) * 1992-02-17 2001-02-13 日本電気株式会社 マイクロプロセッサ
JP2985554B2 (ja) * 1993-02-03 1999-12-06 日本電気株式会社 記憶回路
US5416362A (en) * 1993-09-10 1995-05-16 Unisys Corporation Transparent flip-flop
JP2882272B2 (ja) * 1994-02-17 1999-04-12 日本電気株式会社 ラッチ回路
US5510732A (en) * 1994-08-03 1996-04-23 Sun Microsystems, Inc. Synchronizer circuit and method for reducing the occurrence of metastability conditions in digital systems
US5469079A (en) * 1994-09-13 1995-11-21 Texas Instruments Incorporated Flip-flop for use in LSSD gate arrays
US5612632A (en) * 1994-11-29 1997-03-18 Texas Instruments Incorporated High speed flip-flop for gate array
US5663669A (en) * 1994-12-14 1997-09-02 International Business Machines Corporation Circuitry and method for latching information
US5654660A (en) * 1995-09-27 1997-08-05 Hewlett-Packard Company Level shifted high impedance input multiplexor
US5894434A (en) * 1995-12-22 1999-04-13 Texas Instruments Incorporated MOS static memory array
US5896046A (en) * 1997-01-27 1999-04-20 International Business Machines Corporation Latch structure for ripple domino logic
JP4035923B2 (ja) * 1999-07-06 2008-01-23 富士通株式会社 ラッチ回路
US6232799B1 (en) * 1999-10-04 2001-05-15 International Business Machines Corporation Method and apparatus for selectively controlling weak feedback in regenerative pass gate logic circuits
US6779142B1 (en) * 2000-08-31 2004-08-17 Hewlett-Packard Development Company, L.P. Apparatus and method for interfacing a high speed scan-path with slow-speed test equipment
FR2824683B1 (fr) 2001-05-09 2003-10-24 St Microelectronics Sa Dispositif electronique de bascule mulitplexe
JP2005160088A (ja) * 2003-11-27 2005-06-16 Samsung Electronics Co Ltd パルスベースフリップフロップ
TW200535857A (en) * 2004-04-20 2005-11-01 Innolux Display Corp Dynamic shift register
KR100612417B1 (ko) * 2004-07-21 2006-08-16 삼성전자주식회사 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
US7671629B2 (en) * 2008-04-08 2010-03-02 Freescale Semiconductor, Inc. Single-supply, single-ended level conversion circuit for an integrated circuit having multiple power supply domains
US8730404B2 (en) * 2012-05-31 2014-05-20 Silicon Laboratories Inc. Providing a reset mechanism for a latch circuit
TWI543535B (zh) 2013-10-21 2016-07-21 創意電子股份有限公司 掃描正反器及相關方法
KR102368072B1 (ko) * 2014-10-02 2022-02-28 삼성전자주식회사 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로
US9753086B2 (en) 2014-10-02 2017-09-05 Samsung Electronics Co., Ltd. Scan flip-flop and scan test circuit including the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495628A (en) * 1982-06-17 1985-01-22 Storage Technology Partners CMOS LSI and VLSI chips having internal delay testing capability
US4495629A (en) * 1983-01-25 1985-01-22 Storage Technology Partners CMOS scannable latch
US4540903A (en) * 1983-10-17 1985-09-10 Storage Technology Partners Scannable asynchronous/synchronous CMOS latch
US4806786A (en) * 1987-11-02 1989-02-21 Motorola, Inc. Edge set/reset latch circuit having low device count
US5015875A (en) * 1989-12-01 1991-05-14 Motorola, Inc. Toggle-free scan flip-flop
US5041742A (en) * 1990-05-09 1991-08-20 Motorola, Inc. Structured scan path circuit for incorporating domino logic

Also Published As

Publication number Publication date
KR950010723B1 (ko) 1995-09-22
US5173626A (en) 1992-12-22
KR920001850A (ko) 1992-01-30
JPH0454471A (ja) 1992-02-21

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