JP3535855B2 - スキャンフリップフロップ及び半導体集積回路装置 - Google Patents

スキャンフリップフロップ及び半導体集積回路装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の試験に用いられるスキャンフリップフロップ及びそれ
が搭載された半導体集積回路装置に関する。
【０００２】
【従来の技術】近年の半導体集積回路装置（以下、ＬＳ
Ｉと称す）は、大規模化、高密度化に伴って、何らかの
試験容易化設計を施さないチップの試験や故障診断が不
可能になってきている。試験容易化の手法としては、例
えば、回路内の各フリップフロップを鎖状に連結してシ
フトレジスタとしても動作するように設計しておき、試
験時にこのシフト機能を利用して外部から各フリップフ
ロップの値を任意に制御・観測できようにするスキャン
パス法が知られている。
【０００３】スキャンパス法を用いてＬＳＩを試験する
ためには、ＬＳＩ内に通常動作時及びスキャンテスト動
作時でそれぞれ用いるフリップフロップである複数のス
キャンフリップフロップを設け、それらの試験用の入出
力端子を直列に接続（縦続接続）することで上述したシ
フトレジスタを形成する。
【０００４】スキャンフリップフロップは、通常のフリ
ップフロップとして動作する通常動作機能の他に、試験
用のパターン信号であるスキャンイン信号ＳＩＮをデー
タ入力とし、試験用のクロックであるスキャンクロック
ＳＣによりフリップフロップとして動作するスキャンテ
スト動作機能を備えた回路である。
【０００５】このような従来のスキャンフリップフロッ
プの構成について図４及び図５を用いて説明する。な
お、フリップフロップには、クロックＣＬＫの立上がり
エッジまたは立下りエッジで動作するエッジトリガータ
イプのものが使用される。以下では、クロックＣＬＫの
立上がりエッジで動作するスキャンフリップフロップを
ポジティブＦ／Ｆ（フリップフロップ）と称し、クロッ
クＣＬＫの立下りエッジで動作するスキャンフリップフ
リップをネガティブＦ／Ｆと称する。
【０００６】図４は、従来のスキャンフリップフロップ
のうち、クロックの立上がりエッジで動作するポジティ
ブＦ／Ｆの構成を示す回路図である。また、図５は、従
来のスキャンフリップフロップのうち、クロックの立下
りエッジで動作するネガティブＦ／Ｆの構成を示す回路
図である。なお、図４及び図５に示すスキャンフリップ
フロップは入力信号を一時的に保持するマスターラッチ
回路及びスレーブラッチ回路を備えたマスタースレーブ
型のスキャンフリップフロップである。
【０００７】図４に示すように、ポジティブＦ／Ｆは、
通常動作用の第１のマスターラッチ回路１と、スキャン
テスト動作用の第２のマスターラッチ回路２と、通常動
作時及びスキャンテスト動作時で共通に用いられるスレ
ーブラッチ回路３と、通常動作用のクロックＣＬＫ、第
１のスキャンクロックＳＣ１、第２のスキャンクロック
ＳＣ２にしたがって第１のマスターラッチ回路１、第２
のマスターラッチ回路２、及びスレーブラッチ回路３を
それぞれ制御するための制御信号を生成するクロック回
路４とを有する構成である。
【０００８】クロック回路４は、クロックＣＬＫを反転
出力するインバータＩＮＶ４１と、インバータＩＮＶ４
１の出力信号を反転出力するインバータＩＮＶ４２と、
第１のスキャンクロックＳＣ１を反転出力するインバー
タＩＮＶ４３と、インバータＩＮＶ４３の出力信号を反
転出力するインバータＩＮＶ４４と、第２のスキャンク
ロックＳＣ２を反転出力するインバータＩＮＶ４５と、
インバータＩＮＶ４５の出力信号を反転出力するインバ
ータＩＮＶ４６とを有する構成である。
【０００９】第１のマスターラッチ回路１は、入力デー
タＤをオンオフ（導通／非導通）させるトランスファー
ゲートＴＧ１１と、トランスファーゲートＴＧ１１の出
力信号を反転出力するインバータＩＮＶ１１と、インバ
ータＩＮＶ１１の出力信号を反転出力するインバータＩ
ＮＶ１２と、インバータＩＮＶ１１の出力信号をオンオ
フさせるトランスファーゲートＴＧ１２と、インバータ
ＩＮＶ１２の出力信号をインバータＩＮＶ１１の入力に
帰還させるためのトランスファーゲートＴＧ１３とを有
する構成である。トランスファーゲートＴＧ１１〜ＴＧ
１３の制御端子には、インバータＩＮＶ４１の出力端子
ＡＢ及びインバータＩＮＶ４２の出力端子Ａがそれぞれ
接続される。トランスファーゲートＴＧ１１はクロック
ＣＬＫが“０”（Ｌｏｗレベル）の時にオンし、トラン
スファーゲートＴＧ１２、ＴＧ１３はクロックＣＬＫが
“１”（Ｈｉｇｈレベル）の時にそれぞれオンする。
【００１０】第２のマスターラッチ回路２は、スキャン
イン信号ＳＩＮをオンオフ（導通／非導通）させるトラ
ンスファーゲートＴＧ２１と、トランスファーゲートＴ
Ｇ２１の出力信号を反転出力するインバータＩＮＶ２１
と、インバータＩＮＶ２１の出力信号を反転出力するイ
ンバータＩＮＶ２２と、トランスファーゲートＴＧ２１
の出力信号をオンオフさせるトランスファーゲートＴＧ
２２と、インバータＩＮＶ２２の出力信号をインバータ
ＩＮＶ２１の入力に帰還させるためのトランスファーゲ
ートＴＧ２３とを有する構成である。トランスファーゲ
ートＴＧ２１、ＴＧ２３の制御端子にはインバータＩＮ
Ｖ４３の出力端子Ｓ１Ｂ及びインバータＩＮＶ４４の出
力端子Ｓ１がそれぞれ接続され、トランスファーゲート
ＴＧ２２の制御端子にはインバータＩＮＶ４５の出力端
子Ｓ２Ｂ及びインバータＩＮＶ４６の出力端子Ｓ２が接
続される。トランスファーゲートＴＧ２１は第１のスキ
ャンクロックＳＣ１が“１”（Ｈｉｇｈレベル）の時に
オンし、トランスファーゲートＴＧ２２は第２のスキャ
ンクロックＳＣ２が“１”（Ｈｉｇｈレベル）の時にオ
ンする。また、トランスファーゲートＴＧ２３は第１の
スキャンクロックＳＣ１が“０”（Ｌｏｗレベル）の時
にオンする。
【００１１】スレーブラッチ回路３は、第１のマスター
ラッチ回路１のトランスファーゲートＴＧ１２の出力信
号を反転出力するインバータＩＮＶ３１と、インバータ
ＩＮＶ３１の出力信号をオンオフさせるトランスファー
ゲートＴＧ３１と、トランスファーゲートＴＧ３１の出
力信号を反転出力するインバータＩＮＶ３２と、インバ
ータＩＮＶ３２の出力信号をインバータＩＮＶ３１の入
力に帰還させるためのトランスファーゲートＴＧ３２と
を有する構成である。トランスファーゲートＴＧ３１の
制御端子にはインバータＩＮＶ４５の出力端子Ｓ２Ｂ及
びインバータＩＮＶ４６の出力端子Ｓ２が接続され、ト
ランスファーゲートＴＧ３２の制御端子にはインバータ
ＩＮＶ４１の出力端子ＡＢ及びインバータＩＮＶ４２の
出力端子Ａが接続される。トランスファーゲートＴＧ３
１は第２のスキャンクロックＳＣ２が“０”（Ｌｏｗレ
ベル）の時にオンし、トランスファーゲートＴＧ３２は
クロックＣＬＫが“０”（Ｌｏｗレベル）の時にオンす
る。
【００１２】スレーブラッチ回路３の出力（トランスフ
ァーゲートＴＧ３１の出力）には、第２のマスターラッ
チ回路２の出力（トランスファーゲートＴＧ２２の出
力）が接続され、トランスファーゲートＴＧ３１からク
ロックＣＬＫの立上がりエッジに同期してデータＱが出
力される。
【００１３】次に、図４に示した従来のスキャンフリッ
プフロップの動作について説明する。
【００１４】図４に示したスキャンフリップフロップの
通常動作時、第１のスキャンクロックＳＣ１は“０”に
保持され、第２のスキャンクロックＳＣ２は“１”に保
持される。したがって、第２のマスターラッチ回路２の
トランスファーゲートＴＧ２１及びトランスファーゲー
トＴＧ２２はそれぞれオフ状態で維持され、第２のマス
ターラッチ回路２のトランスファーゲートＴＧ２３及び
スレーブラッチ回路３のトランスファーゲートＴＧ３１
はそれぞれオン状態で維持される。
【００１５】このような状態で、データＤとして“１”
または“０”が入力され、クロックＣＬＫが立ち下がる
と、第１のマスターラッチ回路１のトランスファーゲー
トＴＧ１１がオンし、データＤの値が第１のマスターラ
ッチ回路１に取り込まれる。
【００１６】第１のマスターラッチ回路１は、データＤ
をインバータＩＮＶ１１で反転し、トランスファーゲー
トＴＧ１２及びインバータＩＮＶ１２にそれぞれ出力す
る。インバータＩＮＶ１２はインバータＩＮＶ１１の出
力信号をさらに反転し、トランスファーゲートＴＧ１３
に出力する。このとき、トランスファーゲートＴＧ１２
及びトランスファーゲートＴＧ１３はそれぞれオフして
いるため、これらの出力端子からは何も出力されない。
【００１７】次に、クロックＣＬＫが立ち上がると、ト
ランスファーゲートＴＧ１１がオフし、トランスファー
ゲートＴＧ１２及びトランスファーゲートＴＧ１３がそ
れぞれオンする。したがって、インバータＩＮＶ１２の
出力信号がインバータＩＮＶ１１の入力に帰還され、こ
の帰還ループによりデータＤの値が保持される。また、
インバータＩＮＶ１１の出力信号がスレーブラッチ回路
３に出力される。
【００１８】スレーブラッチ回路３は、第１のマスター
ラッチ回路１の出力信号をインバータＩＮＶ３１で反転
し、トランスファーゲートＴＧ３１に出力する。上述し
たように、トランスファーゲートＴＧ３１はオンしてい
るため、インバータＩＮＶ３１の出力信号がそのままデ
ータＱとして出力される。また、インバータＩＮＶ３１
の出力信号はインバータＩＮＶ３２に入力され、インバ
ータＩＮＶ３２で反転された信号がトランスファーゲー
トＴＧ３２に入力される。このとき、トランスファーゲ
ートＴＧ３２はオフしているため、この出力端子からは
何も出力されない。
【００１９】続いて、クロックＣＬＫが立ち下がると、
データＤの次の値が第１のマスターラッチ回路１に取り
込まれると共に、トランスファーゲートＴＧ１２がオフ
し、第１のマスターラッチ回路１からの信号出力が停止
する。また、スレーブラッチ回路３のトランスファーゲ
ートＴＧ３２がオンするため、インバータＩＮＶ３２の
出力信号がインバータＩＮＶ３１の入力に帰還され、こ
の帰還ループによりデータ出力Ｑの値がそのまま保持さ
れる。
【００２０】一方、図４に示したスキャンフリップフロ
ップのスキャンテスト動作時、クロックＣＬＫは“１”
に保持される。したがって、第１のマスターラッチ回路
１のトランスファーゲートＴＧ１１及びスレーブラッチ
回路３のトランスファーゲートＴＧ３２はそれぞれオン
状態で維持され、第１のマスターラッチ回路１のトラン
スファーゲートＴＧ１２、ＴＧ１３はそれぞれオフ状態
で維持される。
【００２１】このような状態で、スキャンイン信号ＳＩ
Ｎとして“１”または“０”が入力され、第１のスキャ
ンクロックＳＣ１が立ち上がると、トランスファーゲー
トＴＧ２１がオンするため、第２のマスターラッチ回路
２にスキャンイン信号ＳＩＮの値が取り込まれる。
【００２２】トランスファーゲートＴＧ２１の出力信号
はトランスファーゲートＴＧ２２及びインバータＩＮＶ
２１にそれぞれ入力される。インバータＩＮＶ２１の出
力信号はインバータＩＮＶ２２でさらに反転されてトラ
ンスファーゲートＴＧ２３に出力される。このとき、ト
ランスファーゲートＴＧ２２及びトランスファーゲート
ＴＧ２３はそれぞれオフしているため、これらの出力端
子からは何も出力されない。
【００２３】次に、第１のスキャンクロックＳＣ１が立
ち下がると、トランスファーゲートＴＧ２１がオフし、
トランスファーゲートＴＧ２３がオンするため、インバ
ータＩＮＶ２２の出力信号がインバータＩＮＶ２１の入
力に帰還され、この帰還ループによりスキャンイン信号
ＳＩＮの値が保持される。
【００２４】続いて、第２のスキャンクロックＳＣ２が
立ち上がると、第２のマスターラッチ回路２のトランス
ファーゲートＴＧ２２がオンし、インバータＩＮＶ２２
の出力信号がデータＱとして出力される。また、インバ
ータＩＮＶ２２の出力信号はスレーブラッチ回路３のイ
ンバータＩＮＶ３２に入力され、インバータＩＮＶ３２
の出力信号がトランスファーゲートＴＧ３２を介してイ
ンバータＩＮＶ３１に入力される。インバータＩＮＶ３
１はインバータＩＮＶ３２の出力信号を反転し、トラン
スファーゲートＴＧ３１に出力する。このとき、トラン
スファーゲートＴＧ３１はオフしているため、この出力
端子からは何も出力されない。
【００２５】次に、第２のスキャンクロックＳＣ２が立
ち下がると、トランスファーゲートＴＧ３１がオンし、
インバータＩＮＶ３１の出力信号がインバータＩＮＶ３
２の入力に帰還され、この帰還ループにより出力データ
Ｑの値が保持される。
【００２６】なお、図５に示したネガティブＦ／Ｆは、
第１のマスターラッチ回路５のトランスファーゲートＴ
Ｇ１１〜ＴＧ１３及びスレーブラッチ回路７のトランス
ファーゲートＴＧ３２の制御端子と、クロック回路８の
インバータＩＮＶ４１の出力端子ＡＢ及びＩＮＶ４２の
出力端子Ａとの接続が異なることを除けば、図４に示し
たポジティブＦ／Ｆと同様の構成である。
【００２７】また、図５に示したネガティブＦ／Ｆの動
作は、クロックＣＬＫの立ち上がりで第１のマスターラ
ッチ回路５にデータＤが取り込まれ、クロックＣＬＫの
立ち下がりで取り込まれたデータがＱから出力されるこ
とを除けば、図４に示したポジティブＦ／Ｆと同様であ
る。但し、ネガティブＦ／Ｆをスキャン動作させる場
合、クロックＣＬＫは“０”に固定される。したがっ
て、図５に示したネガティブＦ／Ｆの構成及び動作の詳
細な説明は省略する。
【００２８】
【発明が解決しようとする課題】上述したように、図４
及び図５に示した従来のスキャンフリップフロップの構
成では、スキャンテスト時に、ポジティブＦ／Ｆのクロ
ックＣＬＫを“１”に固定し、ネガティブＦ／Ｆのクロ
ックＣＬＫを“０”に固定する必要がある。
【００２９】スキャンテスト時にはクロックＣＬＫを
“１”または“０”のいずれか一方にしか設定できない
ため、ＬＳＩ内にポジティブＦ／ＦとネガティブＦ／Ｆ
とが混在するとスキャンテストができなくなる。
【００３０】そこで、従来の半導体集積回路装置では、
図６に示すように、ポジティブＦ／Ｆに論理和ゲート
（ＯＲ）を介してクロックＣＬＫを供給し、ネガティブ
Ｆ／Ｆに論理積ゲート（ＡＮＤ）を介してクロックＣＬ
Ｋを供給する構成にしている。そして、図６に示す制御
信号ＳＣＮを“１”に設定することでポジティブＦ／Ｆ
のクロックＣＬＫを“１”に固定し、図６に示す制御信
号ＳＣＮＢを“０”に設定することでネガティブＦ／Ｆ
のクロックＣＬＫを“０”に固定している。
【００３１】しかしながら、論理和ゲートあるいは論理
積ゲートがクロックライン上に挿入されると、フリップ
フロップ間のクロックスキューの最適化設計が難しくな
るという問題が発生する。クロックスキューを最適化す
るためには、例えば、ＣＴＳ（Clock Tree Synthesis）
と呼ばれるレイアウト技術を用いてクロックラインが設
計される。しかしながら、クロックライン上に論理ゲー
トが存在すると、上記ＣＴＳを用いたクロックスキュー
の調整が困難になる。
【００３２】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、クロッ
クラインのスキュー調整を阻害することなくスキャンテ
ストを実行することが可能なスキャンフリップフロップ
を提供することを目的とする。
【００３３】
【課題を解決するための手段】上記目的を達成するため
本発明のスキャンフリップフロップは、通常のフリップ
フロップとして動作する通常動作機能と、試験用のパタ
ーン信号であるスキャンイン信号をデータ入力とし、試
験用のクロックであるスキャンクロックによりフリップ
フロップとして動作するスキャンテスト動作機能とを備
えたスキャンフリップフロップであって、通常動作時に
入力データを所定のクロックに同期して一時的に保持
し、スキャンテスト動作時に前記スキャンイン信号を第
１のスキャンクロックに同期して一時的に保持するマス
ターラッチ回路と、通常動作時に前記マスターラッチ回
路で保持された信号を前記クロックに同期して出力し、
スキャンテスト動作時に前記マスターラッチ回路で保持
された信号を第２のスキャンクロックに同期して出力す
るスレーブラッチ回路と、外部から入力される第１の切
換信号にしたがって、前記マスターラッチ回路及び前記
スレーブラッチ回路を、前記クロックの立上がりエッジ
に同期してデータを出力するポジティブフリップフロッ
プまたは前記クロックの立下りエッジに同期してデータ
を出力するネガティブフリップフロップのいずれか一方
に設定するための第１の制御信号を生成し、外部から入
力される第２の切換信号にしたがって、前記マスターラ
ッチ回路及び前記スレーブラッチ回路を前記通常動作ま
たは前記スキャンテスト動作のいずれか一方に切り換え
るための第２の制御信号を生成するクロック回路と、を
有する構成である。
【００３４】このとき、前記クロック回路は、外部から
入力される第３の切換信号にしたがって、前記第１の切
換信号がどのような値であっても、前記マスターラッチ
回路及び前記スレーブラッチ回路を前記ポジティブフリ
ップフロップに設定するための第３の制御信号を生成し
てもよく、前記第２の切換信号、前記クロック、及び前
記第１の切換信号が入力され、前記通常動作時に、前記
マスターラッチ回路及び前記スレーブラッチ回路を前記
ポジティブフリップフロップに設定するための第１の制
御信号を生成する第１の論理ゲートと、前記第１の切換
信号、前記クロック、及び前記第１の切換信号が入力さ
れ、前記通常動作時に、前記マスターラッチ回路及び前
記スレーブラッチ回路を前記ネガティブフリップフロッ
プに設定するための第１の制御信号を生成する第２の論
理ゲートとを備え、前記第１の論理ゲートは、前記通常
動作時に、前記マスターラッチ回路及び前記スレーブラ
ッチ回路が前記ネガティブフリップフロップに設定され
た時に前記第１の切換信号により出力が固定され、前記
第２の論理ゲートは、前記通常動作時に、前記マスター
ラッチ回路及び前記スレーブラッチ回路が前記ポジティ
ブフリップフロップに設定された時に前記第１の切換信
号により出力が固定されてもよい。
【００３５】上記のように構成されたスキャンフリップ
フロップは、従来のスキャンフリップフロップの構成で
は必要であったクロックライン上の論理ゲートが無くて
も、第１の切換信号によりクロックの立上がりエッジに
同期してデータを出力するポジティブフリップフロップ
またはクロックの立下りエッジに同期してデータを出力
するネガティブフリップフロップに設定することができ
る。
【００３６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
【００３７】図１は本発明のスキャンフリップフロップ
の第１の実施の形態の構成を示す回路図である。
【００３８】図１に示すように、本発明のスキャンフリ
ップフロップは、通常動作時及びスキャンテスト動作時
で共通に用いられるマスターラッチ回路１１及びスレー
ブラッチ回路１２と、通常動作用のクロックＣＬＫ、第
１のスキャンクロックＳＣ１、第２のスキャンクロック
ＳＣ２にしたがってマスターラッチ回路１１及びスレー
ブラッチ回路１２の動作を制御するための制御信号を生
成するクロック回路１３とを有する構成である。
【００３９】クロック回路１３は、第１のスキャンクロ
ックＳＣ１を反転出力するインバータＩＮＶ１３１と、
第２のスキャンクロックＳＣ２を反転出力するインバー
タＩＮＶ１３２と、スキャンフリップフロップを強制的
にポジティブＦ／Ｆに設定するためのｃｏｎｔｒｏｌ信
号を反転出力するインバータＩＮＶ１３３と、論理
“１”が入力されるトランスファーゲートＴＧ１３１
と、スキャンフリップフロップをポジティブＦ／Ｆまた
はネガティブＦ／Ｆのいずれかに設定するためのＸＡ信
号が入力されるトランスファーゲートＴＧ１３２と、ト
ランスファーゲートＴＧ１３１、ＴＧ１３２の出力信号
を反転出力するインバータＩＮＶ１３４と、通常動作ま
たはスキャンテスト動作に切り換えるための制御信号Ｓ
ＣＮ、インバータＩＮＶ１３４の出力（Ｃ１）、及びク
ロックＣＬＫの論理和を出力する論理和ゲートＯＲ１２
１と、制御信号ＳＣＮ、インバータＩＮＶ１３４の入力
（Ｃ２）、及びクロックＣＬＫの論理和を出力する論理
和ゲートＯＲ１２２と、論理和ゲートＯＲ１２１の出力
信号をオンオフ（導通／非導通）させるトランスファー
ゲートＴＧ１３３と、論理和ゲートＯＲ１２２の出力信
号をオンオフさせるトランスファーゲートＴＧ１３４
と、トランスファーゲートＴＧ１３３、ＴＧ１３４の出
力信号を反転出力するインバータＩＮＶ１３５と、イン
バータＩＮＶ１３５の出力信号を反転出力するインバー
タＩＮＶ１３６とを有する構成である。
【００４０】トランスファーゲートＴＧ１３１、ＴＧ１
３２の制御端子には、インバータＩＮＶ１３３の入力端
子（ｃｏｎｔｒｏｌ）及び出力端子（ｃｏｎｔｒｏｌ−
Ｂ）がそれぞれ接続される。また、トランスファーゲー
トＴＧ１３３、ＴＧ１３４の制御端子には、インバータ
ＩＮＶ１３４の入力端子Ｃ２及び出力端子Ｃ１がそれぞ
れ接続される。トランスファーゲートＴＧ１３１はｃｏ
ｎｔｒｏｌ信号が“１”（Ｈｉｇｈレベル）の時にオン
し、トランスファーゲートＴＧ１３２はｃｏｎｔｒｏｌ
信号が“０”（Ｌｏｗレベル）の時にオンする。また、
トランスファーゲートＴＧ１３３は、ＸＡ信号が“１”
（但し、ｃｏｎｔｒｏｌ信号が“０”）の時、またはｃ
ｏｎｔｒｏｌ信号が“１”の時にオンし、トランスファ
ーゲートＴＧ１３４はＸＡ信号が“０”（但し、ｃｏｎ
ｔｒｏｌ信号が“０”）の時にオンする。
【００４１】マスターラッチ回路１１は、入力データＤ
を反転出力するインバータＩＮＶ１１１と、入力データ
Ｄ（インバータＩＮＶ１１１の出力）をオンオフ（導通
／非導通）させるトランスファーゲートＴＧ１１１と、
スキャンイン信号ＳＩＮをオンオフさせるトランスファ
ーゲートＴＧ１１２と、トランスファーゲートＴＧ１１
１の出力信号とセットバー信号ＳＢの反転論理積を出力
する論理積ゲートＮＡＮＤ１１１と、論理積ゲートＮＡ
ＮＤ１１１の出力信号とリセットバー信号ＲＢの反転論
理積を出力する論理積ゲートＮＡＮＤ１１２と、論理積
ゲートＮＡＮＤ１１２の出力信号をオンオフさせるトラ
ンスファーゲートＴＧ１１３と、トランスファーゲート
ＴＧ１１３またはトランスファーゲートＴＧ１１２の出
力信号を論理積ゲート１１１の入力に帰還させるための
トランスファーゲートＴＧ１１４とを有する構成であ
る。
【００４２】トランスファーゲートＴＧ１１１、ＴＧ１
１４の制御端子には、クロック回路１３のインバータＩ
ＮＶ１３５の出力端子Ｐ０１及びインバータＩＮＶ１３
６の出力端子Ｐ０２がそれぞれ接続され、トランスファ
ーゲートＴＧ１１２、トランスファーゲートＴＧ１１３
の制御端子には、クロック回路１３のインバータＩＮＶ
１３１の入力端子Ｈ０６及び出力端子Ｐ０３がそれぞれ
接続される。トランスファーゲートＴＧ１１１はクロッ
クＣＬＫが“０”の時にオンし、トランスファーゲート
ＴＧ１１４はクロックＣＬＫが“１”の時にオンする
（但し、制御信号ＳＣＮが“０”）。また、トランスフ
ァーゲートＴＧ１１２は第１のスキャンクロックＳＣ１
が“１”の時にオンし、トランスファーゲートＴＧ１１
３は第１のスキャンクロックＳＣ１が“０”の時にオン
する。
【００４３】スレーブラッチ回路１２は、マスターラッ
チ回路１１の論理積ゲートＮＡＮＤ１１１の出力信号を
オンオフさせるトランスファーゲートＴＧ１２１と、ト
ランスファーゲートＴＧ１２１の出力信号をオンオフさ
せるトランスファーゲートＴＧ１２２と、トランスファ
ーゲートＴＧ１２２の出力信号とリセットバー信号ＲＢ
の反転論理積を出力する論理積ゲートＮＡＮＤ１２１
と、論理積ゲートＮＡＮＤ１２１の出力信号とセットバ
ー信号ＳＢの反転論理積を出力する論積積ゲートＮＡＮ
Ｄ１２２と、論理積ゲートＮＡＮＤ１２２の出力信号を
論理積ゲートＮＡＮＤ１２１の入力に帰還させるための
トランスファーゲートＴＧ１２３と、論理積ゲートＮＡ
ＮＤ１２２の出力信号をトランスファーゲートＴＧ１２
２を介して論理積ゲートＮＡＮＤ１２１の入力に帰還さ
せるためのトランスファーゲートＴＧ１２４と、論理積
ゲートＮＡＮＤ１２１の出力信号を反転出力するインバ
ータＩＮＶ１２１と、論理積ゲートＮＡＮＤ１２２の出
力信号を反転出力するインバータＩＮＶ１２２とを有す
る構成である。
【００４４】トランスファーゲートＴＧ１２１、ＴＧ１
２４の制御端子にはクロック回路１３のインバータＩＮ
Ｖ１３２の入力端子Ｈ０７及び出力端子ＣＢ１がそれぞ
れ接続され、トランスファーゲートＴＧ１２２、トラン
スファーゲートＴＧ１２３の制御端子には、クロック回
路１３のインバータＩＮＶ１３５の出力端子Ｐ０１及び
インバータＩＮＶ１３６Ｐ０２の出力端子がそれぞれ接
続される。トランスファーゲートＴＧ１２１は第２のス
キャンクロックＳＣ２が“１”の時にオンし、トランス
ファーゲートＴＧ１２４は第２のスキャンクロックＳＣ
２が“０”の時にオンする。また、トランスファーゲー
トＴＧ１２２はクロックＣＬＫが“１”の時にオンし、
トランスファーゲートＴＧ１２３はクロックＣＬＫが
“０”の時にオンする（但し、制御信号ＳＣＮが
“０”）。
【００４５】なお、セットバー信号ＳＢ及びリセットバ
ー信号ＲＢが不要な場合は、論理積ゲートＮＡＮＤ１１
１，１１２，１２１，１２２をそれぞれインバータに置
き換えてもよい。セットバー信号ＳＢは“０”入力時に
フリップフロップの出力Ｑを強制的に“１”に設定する
ための信号であり、リセットバー信号ＲＢは“０”入力
時にフリップフロップの出力Ｑを強制的に“０”に設定
するための信号である。
【００４６】次に、図１に示した本発明のスキャンフリ
ップフロップの動作について説明する。
【００４７】図１に示したスキャンフリップフロップ
は、外部から供給されるｃｏｎｔｒｏｌ信号を“０”、
制御信号ＳＣＮを“０”、第１のスキャンクロックＳＣ
１を“０”、第２のスキャンクロックＳＣ２を“１”に
設定することで通常動作が可能になる。また、このと
き、ＸＡ信号を“１”に設定すれば図１に示したスキャ
ンフリップフロップはポジティブＦ／Ｆとして動作し、
ＸＡ信号を“０”に設定すれば図１に示したスキャンフ
リップフロップはネガティブＦ／Ｆとして動作する。
【００４８】最初に、ｃｏｎｔｒｏｌ＝０、ＳＣＮ＝
０、ＸＡ＝１にそれぞれ設定し、図１に示したスキャン
フリップフロップをポジティブＦ／Ｆとして動作させる
場合を例にしてスキャンフリップフロップの通常動作に
ついて説明する。
【００４９】図１に示したスキャンフリップフロップの
通常動作時、従来と同様に第１のスキャンクロックＳＣ
１は“０”に保持され、第２のスキャンクロックＳＣ２
は“１”に保持される。したがって、マスターラッチ回
路１１のトランスファーゲートＴＧ１１２はオフ状態で
維持され、トランスファーゲートＴＧ１１３はオン状態
で維持される。また、スレーブラッチ回路１２のトラン
スファーゲートＴＧ１２１はオン状態で維持され、トラ
ンスファーゲートＴＧ１２４はオフ状態で維持される。
【００５０】このような状態で、データＤとして“１”
または“０”が入力され、クロックＣＬＫが立ち下がる
と、マスターラッチ回路１１のトランスファーゲートＴ
Ｇ１１がオンし、インバータＩＮＶ１１１で反転された
データＤがマスターラッチ回路１１の論理積ゲートＮＡ
ＮＤ１１１に入力される。
【００５１】論理積ゲートＮＡＮＤ１１１は、トランス
ファーゲートＴＧ１１１の出力信号を反転させ、論理積
ゲートＮＡＮＤ１１２及びスレーブラッチ回路１２のト
ランスファーゲートＴＧ１２１にそれぞれ出力する。論
理積ゲートＮＡＮＤ１１２は論理積ゲートＮＡＮＤ１１
１の出力信号をさらに反転し、トランスファーゲートＴ
Ｇ１１４に出力する。このとき、トランスファーゲート
ＴＧ１１４及びスレーブラッチ回路１２のトランスファ
ーゲートＴＧ１２１はそれぞれオフしているため、これ
らの出力端子からは何も出力されない。
【００５２】次に、クロックＣＬＫが立ち上がると、ト
ランスファーゲートＴＧ１１１がオフし、トランスファ
ーゲートＴＧ１１４がオンするため、論理積ゲートＮＡ
ＮＤ１１２の出力信号が論理積ゲートＮＡＮＤ１１１の
入力に帰還され、この帰還ループによりデータＤ（イン
バータＩＮＶ１１１の出力信号）の値が保持される。
【００５３】また、スレーブラッチ回路１２のトランス
ファーゲートＴＧ１２１がオンするため、論理積ゲート
ＮＡＮＤ１１１の出力信号がスレーブラッチ回路１２の
論理積ゲートＮＡＮＤ１２１に入力される。
【００５４】論理積ゲートＮＡＮＤ１２１はマスターラ
ッチ回路１１から受け取った信号を反転し、インバータ
ＩＮＶ１２１及び論理積ゲートＮＡＮＤ１２２にそれぞ
れ出力する。インバータＩＮＶ１２１は論理積ゲートＮ
ＡＮＤ１２１の出力信号を反転し、データＱとして出力
する。また、論理積ゲートＮＡＮＤ１２２は論理積ゲー
トＮＡＮＤ１２１の出力信号を反転し、トランスファー
ゲートＴＧ１２４に出力する。このとき、トランスファ
ーゲートＴＧ１２４はオフしているため、この出力端子
からは何も出力されない。
【００５５】続いて、クロックＣＬＫが立ち下がると、
トランスファーゲートＴＧ１１１がオンし、データＤの
次の値が論理積ゲートＮＡＮＤ１１１に入力される。ま
た、スレーブラッチ回路１２のトランスファーゲートＴ
Ｇ１２２がオフし、トランスファーゲートＴＧ１２３が
オンするため、論理積ゲートＮＡＮＤ１２２の出力信号
が論理積ゲートＮＡＮＤ１２１の入力に帰還され、この
帰還ループにより出力データＱの値が保持される。
【００５６】なお、ｃｏｎｔｒｏｌ＝０、ＳＣＮ＝０、
ＸＡ＝０にそれぞれ設定された場合、上述したように、
図１に示したスキャンフリップフロップはネガティブＦ
／Ｆとして動作する。この場合、クロックＣＬＫの立ち
上がりでマスターラッチ回路１１にデータＤの値が取り
込まれ、クロックＣＬＫの立ち下がりで取り込まれたデ
ータがＱから出力されることを除けば、上述したポジテ
ィブＦ／Ｆと同様に動作する。したがって、ネガティブ
Ｆ／Ｆとしての動作の説明は省略する。
【００５７】一方、図１に示したスキャンフリップフロ
ップのスキャンテスト動作時、制御信号ＳＣＮは“１”
に設定される。また、クロックＣＬＫは“１”で保持さ
れる。このとき、マスターラッチ回路１１のトランスフ
ァーゲートＴＧ１１１はオフ状態で維持され、トランス
ファーゲートＴＧ１１４はオン状態で維持される。ま
た、スレーブラッチ回路１２のトランスファーゲートＴ
Ｇ１２２はオン状態で維持され、トランスファーゲート
ＴＧ１２３はオフ状態で維持される。
【００５８】このような状態で、スキャンイン信号ＳＩ
Ｎとして“１”または“０”が入力され、第１のスキャ
ンクロックＳＣ１が立ち上がると、トランスファーゲー
トＴＧ１１２がオンするため、マスターラッチ回路１１
にスキャンイン信号ＳＩＮが取り込まれる。
【００５９】トランスファーゲートＴＧ１１２から出力
されたスキャンイン信号ＳＩＮはトランスファーゲート
ＴＧ１１４に入力される。このとき、トランスファーゲ
ートＴＧ１１４はオンしているためスキャンイン信号Ｓ
ＩＮはそのまま論理積ゲートＮＡＮＤ１１１に入力され
る。論理積ゲートＮＡＮＤ１１１はスキャンイン信号Ｓ
ＩＮを反転し、スレーブラッチ回路１２のトランスファ
ーゲートＴＧ１２１に出力する。ここで、トランスファ
ーゲートＴＧ１２１はオフしているため、この出力端子
からは何も出力されない。
【００６０】次に、第１のスキャンクロックＳＣ１が立
ち下がると、トランスファーゲートＴＧ１１２がオフ
し、トランスファーゲートＴＧ１１３がオンするため、
マスターラッチ回路１１に対するスキャンイン信号ＳＩ
Ｎの入力が停止する。また、論理積ゲートＮＡＮＤ１１
２の出力信号が論理積ゲートＮＡＮＤ１１１の入力に帰
還され、この帰還ループによりスキャンイン信号ＳＩＮ
の値が保持される。
【００６１】続いて、第２のスキャンクロックＳＣ２が
立ち上がると、トランスファーゲートＴＧ１２１がオン
し、マスターラッチ回路１１の論理積ゲートＮＡＮＤ１
１１の出力信号がスレーブラッチ回路１２の論理積ゲー
トＮＡＮＤ１２１に出力される。論理積ゲートＮＡＮＤ
１２１は、論理積ゲートＮＡＮＤ１１１の出力信号を反
転し、インバータＩＮＶ１２１及び論理積ゲートＮＡＮ
Ｄ１２２にそれぞれ出力する。インバータＩＮＶ１２１
は論理積ゲートＮＡＮＤ１２１の出力信号を反転し、デ
ータＱとして出力する。また、論理積ゲートＮＡＮＤ１
２２は論理積ゲートＮＡＮＤ１２１の出力信号を反転
し、インバータＩＮＶ１２２に出力する。インバータＩ
ＮＶ１２２は論理積ゲートＮＡＮＤ１２１の出力信号を
さらに反転し、スキャン出力ＳＯＴとして出力する。
【００６２】次に、第２のスキャンクロックＳＣ２が立
ち下がると、トランスファーゲートＴＧ１２１がオフ
し、トランスファーゲートＴＧ１２４がオンするため、
論理積ゲートＮＡＮＤ１２２の出力信号がトランスファ
ーゲートＴＧ１２４、ＴＧ１２２を介して論理積ゲート
ＮＡＮＤ１２１の入力に帰還され、この帰還ループによ
りスキャン出力ＳＯＴの値が保持される。
【００６３】したがって、図１に示した本実施形態のス
キャンフリップフロップの構成によれば、図３及び図４
に示した従来のスキャンフリップフロップの構成では必
要であったクロックライン上の論理ゲートが不要になる
ため、クロックラインのスキュー調整を阻害することな
くスキャンテストを実行することが可能になる。
【００６４】また、クロックライン上の論理ゲートが不
要になることで、クロックラインのスキュー調整を阻害
することなくスキャンテストを実行することが可能な半
導体集積回路装置を得ることができる。
【００６５】なお、ｃｏｎｔｒｏｌ＝１に設定した場
合、ＸＡ信号をどのような値（“１”、“０”、または
高入力インピーダンス）に設定してもスキャンフリップ
フロップはポジティブＦ／Ｆに設定される。また、この
とき、制御信号ＳＣＮ＝１に設定することで、上記と同
様のスキャン動作が可能になる。このような構成を有す
ることで、ＸＡ信号が未確定の状態（例えば、ＬＳＩの
製造途中段階）でもｃｏｎｔｒｏｌ信号を用いてスキャ
ンテストを実施できる。
【００６６】また、本実施形態のクロック回路１３は、
消費電力が低減できる回路構成になっている。本来、論
理和ゲートＯＲ１２１や論理和ゲートＯＲ１２２には、
インバータＩＮＶ１３４に入力される制御信号Ｃ１やイ
ンバータＩＮＶ１３４から出力される制御信号Ｃ２が供
給されなくても上述した回路動作に支障はない。しかし
ながら、制御信号Ｃ１、Ｃ２を論理和ゲートＯＲ１２
１、ＯＲ１２２に供給しない場合、通常動作時にクロッ
クＣＬＫが入力されると、論理和ゲートＯＲ１２１、Ｏ
Ｒ１２２の両方が動作してしまう。通常動作時にスキャ
ンフリップフロップをポジティブＦ／Ｆとして動作させ
るためには論理和ゲートＯＲ１２１のみ動作させればよ
く、通常動作時にスキャンフリップフロップをネガティ
ブＦ／Ｆとして動作させるためには論理和ゲートＯＲ１
２２のみ動作させればよい。
【００６７】したがって、本実施形態では通常動作時に
不要なゲートを動作させないようにして消費電力を低減
している。すなわち、制御信号Ｃ１、Ｃ２を用いて、ポ
ジティブＦ／Ｆとして動作させる場合は論理和ゲートＯ
Ｒ１２２が動作しない(出力固定)ように制御し、ネガテ
ィブＦ／Ｆとして動作させる場合は論理和ゲートＯＲ１
２１が動作しない(出力固定)ように制御している。
【００６８】なお、本実施形態では、論理和ゲートＯＲ
１２１や論理和ゲートＯＲ１２２に供給する制御信号Ｃ
１、Ｃ２をスキャンフリップフロップの内部で生成する
構成を示しているが、制御信号Ｃ１、Ｃ２は外部から供
給する構成にしてもよい。この場合、論理和ゲートＯＲ
１２１及び論理和ゲートＯＲ１２２に供給する制御信号
Ｃ１、Ｃ２を外部で生成することで、スキャンフリップ
フロップの動作状態をより自由に制御することができ
る。
【００６９】（第２の実施の形態）次に本発明のスキャ
ンフリップフロップの第２の実施の形態について図面を
用いて説明する。
【００７０】図２は本発明のスキャンフリップフロップ
の第２の実施の形態の構成を示す回路図である。
【００７１】図２に示すように、本実施形態のスキャン
フリップフロップは、クロック回路１６からｃｏｎｔｒ
ｏｌ信号を処理するための回路を除いた構成である。具
体的には図１に示したクロック回路のうち、トランスフ
ァーゲートＴＧ１３１、トランスファーゲートＴＧ１３
２、及びインバータＩＮＶ１３３を取り除き、ＸＡ信号
をインバータＩＮＶ１６４に直接入力する構成である。
マスターラッチ回路１４及びスレーブラッチ回路１５の
構成は第１の実施の形態と同様であるため、その説明は
省略する。
【００７２】本実施形態のスキャンフリップフロップ
は、ｃｏｎｔｒｏｌ信号により強制的にポジティブＦ／
Ｆに設定される機能が無くなったことを除けば、第１の
実施の形態のスキャンフリップフロップと同様に動作す
る。したがって、本実施形態の構成でも第１の実施の形
態と同様にクロックライン上の論理ゲートが不要になる
ため、クロックラインのスキュー調整を阻害することな
くスキャンテストを実行することが可能になる。
【００７３】（第３の実施の形態）次に本発明のスキャ
ンフリップフロップの第３の実施の形態について図面を
用いて説明する。
【００７４】図３は本発明のスキャンフリップフロップ
の第３の実施の形態の構成を示す回路図である。
【００７５】図３に示すように、本実施形態のスキャン
フリップフロップは、クロック回路の構成が第1の実施
の形態の構成と異なっている。すなわち、ＸＡ信号とｃ
ｏｎｔｒｏｌ信号とを入力とする論理積ゲートＮＡＮＤ
１７１により制御信号Ｃ２を生成し、論理積ゲートＮＡ
ＮＤ１７１の出力（Ｃ２）をインバータＩＮＶ１７１で
反転させることで制御信号Ｃ１を生成する構成である。
クロック回路１７のその他の構成、及びマスターラッチ
回路及びスレーブラッチ回路の構成は第1の実施の形態
と同様であるため、その説明は省略する。
【００７６】このような構成でもクロック回路１７が第
１の実施の形態と同様に動作するため、第１の実施の形
態と同様の効果を得ることができる。すなわち、図３及
び図４に示した従来のスキャンフリップフロップの構成
では必要であったクロックライン上の論理ゲートが不要
になり、クロックラインのスキュー調整を阻害すること
なくスキャンテストを実行することが可能になる。この
ように、クロック回路はいろいろな論理ゲートを使用し
て構成することが可能である。
【００７７】なお、上述した第１の実施の形態〜第３の
実施の形態のクロック回路が備える各論理和ゲートは論
理積ゲートやインバータ等を用いて同様に動作する回路
を構成することが可能であり、マスターラッチ回路及び
スレーブラッチ回路が備える各論理積ゲートは論理和ゲ
ートやインバータ等を用いて同様に動作する回路を構成
することが可能である。したがって、これらの回路は上
述したように動作する回路であればどうような構成であ
ってもよく、図１〜図３に示した論理ゲートによる構成
に限定されるものではない。
【００７８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
【００７９】本発明のスキャンフリップフロップによれ
ば、クロックライン上の論理ゲートが不要になるため、
クロックラインのスキュー調整を阻害することなくスキ
ャンテストを実行することが可能になる。
【００８０】また、第３の切換信号でポジティブフリッ
プフロップに設定できるようにすることで、半導体集積
回路装置の製造途中段階のように、第１の切換信号が未
確定であってもスキャンテストが実施できる。
【００８１】さらに、通常動作時に、クロック回路が備
える第１の論理ゲートの出力をマスターラッチ回路及び
スレーブラッチ回路がネガティブフリップフロップに設
定された時に第１の切換信号により固定し、第２の論理
ゲートの出力をマスターラッチ回路及びスレーブラッチ
回路がポジティブフリップフロップに設定された時に第
１の切換信号により固定することで、不要なゲートが動
作しないため消費電力が低減される。
【００８２】一方、本発明の半導体集積回路装置によれ
ば、従来のスキャンフリップフロップの構成では必要で
あったクロックライン上の論理ゲートが不要になること
で、クロックラインのスキュー調整を阻害することなく
スキャンテストを実行することが可能な半導体集積回路
装置を得ることができる。
【図面の簡単な説明】
【図１】本発明のスキャンフリップフロップの第１の実
施の形態の構成を示す回路図である。
【図２】本発明のスキャンフリップフロップの第２の実
施の形態の構成を示す回路図である。
【図３】本発明のスキャンフリップフロップの第３の実
施の形態の構成を示す回路図である。
【図４】従来のスキャンフリップフロップのうち、クロ
ックの立上がりエッジで動作するポジティブＦ／Ｆの構
成を示す回路図である。
【図５】従来のスキャンフリップフロップのうち、クロ
ックの立下りエッジで動作するネガティブＦ／Ｆの構成
を示す回路図である。
【図６】ポジティブＦ／ＦとネガティブＦ／Ｆとが混在
する従来の半導体集積回路装置の構成を示す回路図であ
る。
【符号の説明】
１１、１４ マスターラッチ回路 １２、１５ スレーブラッチ回路 １３、１６、１７ クロック回路

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 通常のフリップフロップとして動作する
    通常動作機能と、試験用のパターン信号であるスキャン
    イン信号をデータ入力とし、試験用のクロックであるス
    キャンクロックによりフリップフロップとして動作する
    スキャンテスト動作機能とを備えたスキャンフリップフ
    ロップであって、 通常動作時に入力データを所定のクロックに同期して一
    時的に保持し、スキャンテスト動作時に前記スキャンイ
    ン信号を第１のスキャンクロックに同期して一時的に保
    持するマスターラッチ回路と、 通常動作時に前記マスターラッチ回路で保持された信号
    を前記クロックに同期して出力し、スキャンテスト動作
    時に前記マスターラッチ回路で保持された信号を第２の
    スキャンクロックに同期して出力するスレーブラッチ回
    路と、 外部から入力される第１の切換信号にしたがって、前記
    マスターラッチ回路及び前記スレーブラッチ回路を、前
    記クロックの立上がりエッジに同期してデータを出力す
    るポジティブフリップフロップまたは前記クロックの立
    下りエッジに同期してデータを出力するネガティブフリ
    ップフロップのいずれか一方に設定するための第１の制
    御信号を生成し、外部から入力される第２の切換信号に
    したがって、前記マスターラッチ回路及び前記スレーブ
    ラッチ回路を前記通常動作または前記スキャンテスト動
    作のいずれか一方に切り換えるための第２の制御信号を
    生成するクロック回路と、を有するスキャンフリップフ
    ロップ。
  2. 【請求項２】 前記マスターラッチ回路は、 前記クロックにより前記入力データを導通または非導通
    させる第１のトランスファーゲートと、 前記第１のスキャンクロックにより前記スキャンイン信
    号を導通または非導通させる第２のトランスファーゲー
    トと、 前記入力データまたは前記スキャンイン信号を反転させ
    る第１のゲート回路と、 第１のゲート回路の出力信号を反転させる第２のゲート
    回路と、 前記クロックにより前記第２のゲート回路の出力信号を
    前記第１のゲート回路の入力に帰還させるための第３の
    トランスファーゲートと、 前記第１のスキャンクロックにより前記第２のゲート回
    路の出力信号を前記第１のゲート回路の入力に帰還させ
    るための第４のトランスファーゲートと、を有し、 前記スレーブラッチ回路は、 前記クロックにより前記マスターラッチ回路の出力信号
    を導通または非導通させる第５のトランスファーゲート
    と、 前記第２のスキャンクロックにより前記マスターラッチ
    回路の出力信号を導通または非導通させる第６のトラン
    スファーゲートと、 前記マスターラッチ回路の出力信号を反転させる第３の
    ゲート回路と、 前記第３のゲート回路の出力信号を反転させる第４のゲ
    ート回路と、 前記クロックにより前記第４のゲート回路の出力信号を
    前記第３のゲート回路の入力に帰還させるための第７の
    トランスファーゲートと、 前記第２のスキャンクロックにより前記第４のゲート回
    路の出力信号を前記第３のゲート回路の入力に帰還させ
    るための第８のトランスファーゲートと、を有し、 前記クロック回路は、 前記第１の切換信号にしたがって、前記第１のトランス
    ファーゲート、前記第３のトランスファーゲート、前記
    第５のトランスファーゲート、及び前記第７のトランス
    ファーゲートの導通または非導通のタイミングを反転さ
    せ、前記第２の切換信号にしたがって、前記第１のトラ
    ンスファーゲート、前記第３のトランスファーゲート、
    前記第５のトランスファーゲート、及び前記第７のトラ
    ンスファーゲートを導通または非導通で維持させるため
    の論理回路を有する請求項１記載のスキャンフリップフ
    ロップ。
  3. 【請求項３】 前記クロック回路は、 前記第２の切換信号、前記クロック、及び前記第１の切
    換信号が入力され、前記通常動作時に、前記マスターラ
    ッチ回路及び前記スレーブラッチ回路を前記ポジティブ
    フリップフロップに設定するための第１の制御信号を生
    成する第１の論理ゲートと、 前記第１の切換信号、前記クロック、及び前記第１の切
    換信号が入力され、前記通常動作時に、前記マスターラ
    ッチ回路及び前記スレーブラッチ回路を前記ネガティブ
    フリップフロップに設定するための第１の制御信号を生
    成する第２の論理ゲートとを備え、 前記第１の論理ゲートは、 前記通常動作時に、前記マスターラッチ回路及び前記ス
    レーブラッチ回路が前記ネガティブフリップフロップに
    設定された時に前記第１の切換信号により出力が固定さ
    れ、 前記第２の論理ゲートは、 前記通常動作時に、前記マスターラッチ回路及び前記ス
    レーブラッチ回路が前記ポジティブフリップフロップに
    設定された時に前記第１の切換信号により出力が固定さ
    れる請求項１または２記載のスキャンフリップフロッ
    プ。
  4. 【請求項４】 前記クロック回路は、 外部から入力される第３の切換信号にしたがって、前記
    第１の切換信号がどのような値であっても、前記マスタ
    ーラッチ回路及び前記スレーブラッチ回路を前記ポジテ
    ィブフリップフロップに設定するための第３の制御信号
    を生成する請求項１または３記載のスキャンフリップフ
    ロップ。
  5. 【請求項５】 前記クロック回路は、 外部から入力される第３の切換信号にしたがって、前記
    第１のトランスファーゲート、前記第３のトランスファ
    ーゲート、前記第５のトランスファーゲート、及び前記
    第７のトランスファーゲートの導通または非導通のタイ
    ミングを固定させ、前記第１の切換信号がどのような値
    であっても、前記マスターラッチ回路及び前記スレーブ
    ラッチ回路を前記ポジティブフリップフロップに設定す
    るための第３の制御信号を生成する請求項２または３記
    載のスキャンフリップフロップ。
  6. 【請求項６】 クロックの立上がりエッジに同期してデ
    ータを出力するポジティブフリップフロップに設定され
    た請求項１乃至５のいずれか１項記載のスキャンフリッ
    プフロップと、 前記クロックの立下りエッジに同期してデータを出力す
    るネガティブフリップフロップに設定された請求項１乃
    至５のいずれか１項記載のスキャンフリップフロップ
    と、を有する半導体集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262648B2 (en) * 2004-08-03 2007-08-28 Marvell International Ltd. Two-latch clocked-LSSD flip-flop
US8692592B2 (en) * 2005-06-30 2014-04-08 Texas Instruments Incorporated Digital storage element architecture comprising integrated 2-to-1 multiplexer functionality
US7596732B2 (en) * 2005-06-30 2009-09-29 Texas Instruments Incorporated Digital storage element architecture comprising dual scan clocks and gated scan output
US7650549B2 (en) * 2005-07-01 2010-01-19 Texas Instruments Incorporated Digital design component with scan clock generation
US7484149B2 (en) * 2006-03-14 2009-01-27 International Business Machines Corporation Negative edge flip-flops for muxscan and edge clock compatible LSSD
JP5176883B2 (ja) * 2008-11-07 2013-04-03 富士通株式会社 ラッチ回路及びその制御方法
US8803581B2 (en) * 2009-04-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fast flip-flop structure with reduced set-up time
US8181073B2 (en) * 2009-09-23 2012-05-15 Oracle America, Inc. SRAM macro test flop
JP5651058B2 (ja) * 2011-03-30 2015-01-07 ルネサスエレクトロニクス株式会社 スキャンフリップフロップ回路、スキャンテスト回路及びその制御方法
US8667349B2 (en) * 2011-08-11 2014-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Scan flip-flop circuit having fast setup time
US8996937B2 (en) * 2011-12-28 2015-03-31 Stmicroelectronics International N.V. Apparatus for monitoring operating conditions of a logic circuit
US9941867B1 (en) * 2016-09-20 2018-04-10 Altera Corporation Circuit and method for universal pulse latch

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6413482A (en) * 1987-07-08 1989-01-18 Hitachi Ltd Logic lsi
US5463338A (en) * 1993-06-07 1995-10-31 Vlsi Technology, Inc. Dual latch clocked LSSD and method
US5458626A (en) * 1993-12-27 1995-10-17 Krause; Horst E. Method of electrical nerve stimulation for acceleration of tissue healing
GB9417591D0 (en) * 1994-09-01 1994-10-19 Inmos Ltd Scan testable double edge triggered scan cell
US5633606A (en) * 1995-05-25 1997-05-27 National Semiconductor Corporation Scan flip-flop that holds state during shifting
US6558320B1 (en) * 2000-01-20 2003-05-06 Medtronic Minimed, Inc. Handheld personal data assistant (PDA) with a medical device and method of using the same

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