JP3197026B2 - 遅延試験能力を有する走査可能なレジスタ - Google Patents
遅延試験能力を有する走査可能なレジスタInfo
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
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- Tests Of Electronic Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は走査可能なラッチの
分野に関する。さらに詳しくはこの発明は走査遅延試験
を容易にするように設計された走査可能なラッチに関す
る。
分野に関する。さらに詳しくはこの発明は走査遅延試験
を容易にするように設計された走査可能なラッチに関す
る。
【０００２】
【従来の技術】大きなコンピュータシステムの中央演算
処理装置（ＣＰＵ）は基本的にはメモリ素子、組合わせ
論理、およびクロッキング（クロックによる同期）シス
テムからなる。メモリ素子はそのコンピュータシステム
に用いられるワードサイズに対応した、レジスタと呼ば
れるセットの中に配置されている。メモリ素子のセット
の間には組合わせ論理がある。
処理装置（ＣＰＵ）は基本的にはメモリ素子、組合わせ
論理、およびクロッキング（クロックによる同期）シス
テムからなる。メモリ素子はそのコンピュータシステム
に用いられるワードサイズに対応した、レジスタと呼ば
れるセットの中に配置されている。メモリ素子のセット
の間には組合わせ論理がある。
【０００３】クロック周期の最後（これはまた次のクロ
ック周期の始めでもある）に組合わせ論理回路の出力の
データは第１のメモリ素子のセットに格納される。この
データはこのメモリ素子のセットの出力となり、したが
ってこの第１のメモリ素子のセットの出力に接続された
他の組合わせ論理回路の入力となる。この他の論理回路
はこのデータに所定の論理機能を施し、クロック周期の
最後にはこの組合わせ論理回路の出力が次のメモリ素子
のセットに格納され、そのセットのうちの少なくともい
くつかはこの組み合わせ論理回路への入力を提供するラ
ッチのセットを備えることができる。コンピュータシス
テムが動作する間この処理が繰り返される。すなわち、
データは組合わせ論理回路によって処理され、格納さ
れ、次の組合わせ論理回路のセットに送られ、再び処
理、格納され、これが繰り返される。
ック周期の始めでもある）に組合わせ論理回路の出力の
データは第１のメモリ素子のセットに格納される。この
データはこのメモリ素子のセットの出力となり、したが
ってこの第１のメモリ素子のセットの出力に接続された
他の組合わせ論理回路の入力となる。この他の論理回路
はこのデータに所定の論理機能を施し、クロック周期の
最後にはこの組合わせ論理回路の出力が次のメモリ素子
のセットに格納され、そのセットのうちの少なくともい
くつかはこの組み合わせ論理回路への入力を提供するラ
ッチのセットを備えることができる。コンピュータシス
テムが動作する間この処理が繰り返される。すなわち、
データは組合わせ論理回路によって処理され、格納さ
れ、次の組合わせ論理回路のセットに送られ、再び処
理、格納され、これが繰り返される。
【０００４】今日の大型コンピュータシステムに採用さ
れた機能の１つに「走査可能ラッチ（scannable latc
h）」がある。走査可能ラッチは適当なクロック信号を
用いてシフトレジスタの段に変換することのできるラッ
チを備えている。走査可能ラッチによれば、結果として
得られるシフトレジスタの内容を試験用にシフトアウト
することによって「走査する」ことが可能である。この
シフトレジスタ、したがってラッチにはまた新たなデー
タをシフトインすることによって新たな内容をロードす
ることもできる。たとえば、米国特許第4,495,629号を
参照されたい。また、同期順序回路のタイミング障害を
試験するための回路が、マレーシアで1983年インターナ
ショナル・テスト・コンファレンス（International Te
st Conference(CH1933-1/83/0000/0560$0100 IEEE)）の
ワイ・ケー（Y.K.）とナラヤナスワミ（Narayanaswam
y）の論文19.3、「Testing for Timing Faults in Sync
hronous Sequential Integrated Circuits（同期型順序
集積回路におけるタイミング誤りの試験）」の560-571
ページに開示、説明されている。この発明がこれらより
優れているのはフレキシビリティ、使い易さ、そして簡
単な構造を有しているからである。
れた機能の１つに「走査可能ラッチ（scannable latc
h）」がある。走査可能ラッチは適当なクロック信号を
用いてシフトレジスタの段に変換することのできるラッ
チを備えている。走査可能ラッチによれば、結果として
得られるシフトレジスタの内容を試験用にシフトアウト
することによって「走査する」ことが可能である。この
シフトレジスタ、したがってラッチにはまた新たなデー
タをシフトインすることによって新たな内容をロードす
ることもできる。たとえば、米国特許第4,495,629号を
参照されたい。また、同期順序回路のタイミング障害を
試験するための回路が、マレーシアで1983年インターナ
ショナル・テスト・コンファレンス（International Te
st Conference(CH1933-1/83/0000/0560$0100 IEEE)）の
ワイ・ケー（Y.K.）とナラヤナスワミ（Narayanaswam
y）の論文19.3、「Testing for Timing Faults in Sync
hronous Sequential Integrated Circuits（同期型順序
集積回路におけるタイミング誤りの試験）」の560-571
ページに開示、説明されている。この発明がこれらより
優れているのはフレキシビリティ、使い易さ、そして簡
単な構造を有しているからである。
【０００５】図１には周知の「ゲートラッチ（gated la
tch）」回路10を示し、この回路ではゲート信号Ｇが
「ハイ」のとき（すなわち、論理的に高レベルにあると
き）、ゲートラッチの出力Ｑがデータ入力Ｄに続く（す
なわち、同じ値に設定される）。ゲート信号Ｇが「ロ
ー」に変わるとＱの変更は阻止され、ＱはＤが変わって
もその最後の値を保持する。相補ゲートラッチ出力ＱＮ
は常にＱ出力値の反対に設定される。
tch）」回路10を示し、この回路ではゲート信号Ｇが
「ハイ」のとき（すなわち、論理的に高レベルにあると
き）、ゲートラッチの出力Ｑがデータ入力Ｄに続く（す
なわち、同じ値に設定される）。ゲート信号Ｇが「ロ
ー」に変わるとＱの変更は阻止され、ＱはＤが変わって
もその最後の値を保持する。相補ゲートラッチ出力ＱＮ
は常にＱ出力値の反対に設定される。
【０００６】図２には周知の「２ポート付きのゲートラ
ッチ」回路12を示す。この回路では、第１のポートのゲ
ート信号ＣＬＫと第２のポートのゲート信号Ｓ＿ＣＬＫ
のどちらがハイであるかに応じて、ゲートラッチの出力
Ｑが第１のポートのデータ入力Ｄあるいは第２のポート
のデータ入力ＳＩＮに続く。ＣＬＫとＳ＿ＣＬＫがいず
れもローである場合、ＤあるいはＳＩＮが変わっても出
力Ｑは変化しない。相補ゲートラッチ出力ＱＮは常にＱ
の反対に設定される。ＣＬＫとＳ＿ＣＬＫがいずれもハ
イで、ＤとＳＩＮが反対の値を有する場合は、ラッチ出
力ＱおよびＱＮはともにハイである。
ッチ」回路12を示す。この回路では、第１のポートのゲ
ート信号ＣＬＫと第２のポートのゲート信号Ｓ＿ＣＬＫ
のどちらがハイであるかに応じて、ゲートラッチの出力
Ｑが第１のポートのデータ入力Ｄあるいは第２のポート
のデータ入力ＳＩＮに続く。ＣＬＫとＳ＿ＣＬＫがいず
れもローである場合、ＤあるいはＳＩＮが変わっても出
力Ｑは変化しない。相補ゲートラッチ出力ＱＮは常にＱ
の反対に設定される。ＣＬＫとＳ＿ＣＬＫがいずれもハ
イで、ＤとＳＩＮが反対の値を有する場合は、ラッチ出
力ＱおよびＱＮはともにハイである。
【０００７】図３には第１のゲートラッチ10A、第２の
ゲートラッチ10B、およびゲートラッチ10Aに接続された
ゲート信号ＳＹＳ＿ＣＬＫを反転するインバータ11から
なる「マスター／スレーブ」レジスタを示す。通常、ゲ
ートラッチ10Aを「マスターラッチ」と呼び、ゲートラ
ッチ10Bを「スレーブラッチ」と呼ぶ。
ゲートラッチ10B、およびゲートラッチ10Aに接続された
ゲート信号ＳＹＳ＿ＣＬＫを反転するインバータ11から
なる「マスター／スレーブ」レジスタを示す。通常、ゲ
ートラッチ10Aを「マスターラッチ」と呼び、ゲートラ
ッチ10Bを「スレーブラッチ」と呼ぶ。
【０００８】ＳＹＳ＿ＣＬＫがローであるとき、マスタ
ーラッチ10Aへのゲート信号Ｇはハイであり、それによ
ってマスターラッチの出力ＱはＳＹＳ＿ＤＡＴＡ入力に
続く。この間（すなわち、ＳＹＳ＿ＣＬＫがローである
間）、スレーブラッチ10Bへのゲート信号Ｇはローであ
り、それによってスレーブラッチ10Bの出力Ｑの変化が
防止される。ＳＹＳ＿ＣＬＫが論理的に高レベルに変わ
るとマスターラッチ10Aのゲート信号Ｇが論理的に低レ
ベルになり、それによってマスターラッチのデータ入力
Ｄ（ＳＹＳ＿ＤＡＴＡに接続されている）が変わっても
マスターラッチのＱ出力の変化が防止される。この間
（すなわちＳＹＳ＿ＣＬＫがハイのとき）、スレーブラ
ッチ10Bへのゲート信号はハイであり、それによってス
レーブラッチのＱ出力がマスターラッチのＱ出力と同じ
値をとる。このように、スレーブラッチの出力ＱはＳＹ
Ｓ＿ＣＬＫがローからハイに変わるのに応じて１クロッ
ク周期あたり１度だけ変化することができる。ＳＹＳ＿
ＣＬＫがローからハイに変わるとき、スレーブラッチの
Ｑ出力は、ハイになるＳＹＳ＿ＣＬＫの直前のＳＹＳ＿
ＤＡＴＡ入力の値に設定される。
ーラッチ10Aへのゲート信号Ｇはハイであり、それによ
ってマスターラッチの出力ＱはＳＹＳ＿ＤＡＴＡ入力に
続く。この間（すなわち、ＳＹＳ＿ＣＬＫがローである
間）、スレーブラッチ10Bへのゲート信号Ｇはローであ
り、それによってスレーブラッチ10Bの出力Ｑの変化が
防止される。ＳＹＳ＿ＣＬＫが論理的に高レベルに変わ
るとマスターラッチ10Aのゲート信号Ｇが論理的に低レ
ベルになり、それによってマスターラッチのデータ入力
Ｄ（ＳＹＳ＿ＤＡＴＡに接続されている）が変わっても
マスターラッチのＱ出力の変化が防止される。この間
（すなわちＳＹＳ＿ＣＬＫがハイのとき）、スレーブラ
ッチ10Bへのゲート信号はハイであり、それによってス
レーブラッチのＱ出力がマスターラッチのＱ出力と同じ
値をとる。このように、スレーブラッチの出力ＱはＳＹ
Ｓ＿ＣＬＫがローからハイに変わるのに応じて１クロッ
ク周期あたり１度だけ変化することができる。ＳＹＳ＿
ＣＬＫがローからハイに変わるとき、スレーブラッチの
Ｑ出力は、ハイになるＳＹＳ＿ＣＬＫの直前のＳＹＳ＿
ＤＡＴＡ入力の値に設定される。
【０００９】従来の走査可能なレジスタの設計は機能試
験の問題に重点を置いていた。例えば、1978年５月の
「ジャーナル・オブ・デザイン・オートメーション・ア
ンド・フォルト・トレラント・コンピューティング（Jo
urnal of Design Automation and Fault Tolerant Comp
uting）」の165ページから178ページのエイチェルベル
ガー，イー・ビー（Eichelberger,E.B.）とウィリアム
ス，ティ・ダブリュ（Williams,T.W.）による「A Logic
Design Structure for LSI Testability（ＬＳＩ試験
性に関する論理設計構造）」を参照されたい。この発明
は特定の経路に関連した遅延の試験の問題を対象とする
ものである。特定の装置を特定の速度で動作させること
ができるかどうかを試験するのに特殊処理の試験装置が
用いられるが、チップあるいはウェハ上の欠陥やばらつ
きはかかる装置では検出されない。チップのピンに高速
で試験ベクトルを加えるとある程度の遅延試験範囲が得
られるが、チップ内の特定の通路に必要なベクトルを発
生することは困難である。
験の問題に重点を置いていた。例えば、1978年５月の
「ジャーナル・オブ・デザイン・オートメーション・ア
ンド・フォルト・トレラント・コンピューティング（Jo
urnal of Design Automation and Fault Tolerant Comp
uting）」の165ページから178ページのエイチェルベル
ガー，イー・ビー（Eichelberger,E.B.）とウィリアム
ス，ティ・ダブリュ（Williams,T.W.）による「A Logic
Design Structure for LSI Testability（ＬＳＩ試験
性に関する論理設計構造）」を参照されたい。この発明
は特定の経路に関連した遅延の試験の問題を対象とする
ものである。特定の装置を特定の速度で動作させること
ができるかどうかを試験するのに特殊処理の試験装置が
用いられるが、チップあるいはウェハ上の欠陥やばらつ
きはかかる装置では検出されない。チップのピンに高速
で試験ベクトルを加えるとある程度の遅延試験範囲が得
られるが、チップ内の特定の通路に必要なベクトルを発
生することは困難である。
【００１０】
【発明が解決しようとする課題】したがって、この発明
の目的は２つの走査可能なレジスタ間の遅延通路試験を
容易にする手段を提供することである。さらにこの発明
の目的は、走査可能なレジスタ内に２つの異なる値を格
納することができ、一方の値が、立ち上がりクロックエ
ッジでレジスタの出力に転送され、組合わせ論理（すな
わち遅延通路）を伝搬して、次の立ち上がりクロックエ
ッジで走査可能なレジスタに捕捉される該走査可能なレ
ジスタを提供することである。さらに、この発明の他の
目的は初期値が走査可能なレジスタのスレーブラッチ部
分にロードされ、それらに換わるべき値が同じレジスタ
のマスターラッチ部分にロードされる該走査可能なレジ
スタを提供することである。これらの２つの値をレジス
タにロードすることを可能とする特殊な試験信号を提供
しなければならない。これらの特殊試験信号はまた、遅
延通路を通りレジスタに入るマスターラッチからスレー
ブラッチへのデータ値の転送をトリガーする手段を提供
しなければならない。２つのクロックパルスの立ち上が
りエッジ間の過度の時間遅延を有する経路の遅延を明ら
かにしなければならない。本発明によれば、これらの目
的が達成される。
の目的は２つの走査可能なレジスタ間の遅延通路試験を
容易にする手段を提供することである。さらにこの発明
の目的は、走査可能なレジスタ内に２つの異なる値を格
納することができ、一方の値が、立ち上がりクロックエ
ッジでレジスタの出力に転送され、組合わせ論理（すな
わち遅延通路）を伝搬して、次の立ち上がりクロックエ
ッジで走査可能なレジスタに捕捉される該走査可能なレ
ジスタを提供することである。さらに、この発明の他の
目的は初期値が走査可能なレジスタのスレーブラッチ部
分にロードされ、それらに換わるべき値が同じレジスタ
のマスターラッチ部分にロードされる該走査可能なレジ
スタを提供することである。これらの２つの値をレジス
タにロードすることを可能とする特殊な試験信号を提供
しなければならない。これらの特殊試験信号はまた、遅
延通路を通りレジスタに入るマスターラッチからスレー
ブラッチへのデータ値の転送をトリガーする手段を提供
しなければならない。２つのクロックパルスの立ち上が
りエッジ間の過度の時間遅延を有する経路の遅延を明ら
かにしなければならない。本発明によれば、これらの目
的が達成される。
【００１１】
【課題を解決するための手段】この発明は「マスターロ
ード付きの走査レジスタ（scan-register with master-
load）」（あるいは「走査レジスタ」）を提供すること
によって上述の目的を達成する。
ード付きの走査レジスタ（scan-register with master-
load）」（あるいは「走査レジスタ」）を提供すること
によって上述の目的を達成する。
【００１２】この発明による走査レジスタは少なくとも
２つのデータ入力ポート、少なくとも１つのデータ出力
ポート、および少なくとも第１、第２、第３および第４
の制御信号用の入力からなる。走査レジスタにおいて、
データ入力ポートに結合された入力を有する第１の手段
が第１および第２の制御信号の状態の所定の組合せの発
生に応じて現れるデータを選択的に格納する。第２の手
段が第３の制御信号の所定の状態の発生に応じて第２の
データ入力ポートに現れるデータを選択的に格納し、少
なくとも前記第１あるいは第２の手段の出力に結合され
た、少なくとも１つの入力を有し、さらにデータ出力ポ
ートに結合された出力を有する第３の手段が、第４の制
御信号の所定の状態の発生に応じて、第１および第２の
手段に格納されたデータを選択的に格納する。第３の手
段に格納されたデータはデータ出力ポートに与えられ
る。
２つのデータ入力ポート、少なくとも１つのデータ出力
ポート、および少なくとも第１、第２、第３および第４
の制御信号用の入力からなる。走査レジスタにおいて、
データ入力ポートに結合された入力を有する第１の手段
が第１および第２の制御信号の状態の所定の組合せの発
生に応じて現れるデータを選択的に格納する。第２の手
段が第３の制御信号の所定の状態の発生に応じて第２の
データ入力ポートに現れるデータを選択的に格納し、少
なくとも前記第１あるいは第２の手段の出力に結合され
た、少なくとも１つの入力を有し、さらにデータ出力ポ
ートに結合された出力を有する第３の手段が、第４の制
御信号の所定の状態の発生に応じて、第１および第２の
手段に格納されたデータを選択的に格納する。第３の手
段に格納されたデータはデータ出力ポートに与えられ
る。
【００１３】この発明によれば、いずれかのデータ入力
ポートに現れるデータは第１、第２および第３の手段の
うち選択されたものを介して順次シフトすることができ
る。このデータは制御信号の所定の状態が所定の順序で
発生するのに応じて選択された入力ポートから出力ポー
トにシフトされる。
ポートに現れるデータは第１、第２および第３の手段の
うち選択されたものを介して順次シフトすることができ
る。このデータは制御信号の所定の状態が所定の順序で
発生するのに応じて選択された入力ポートから出力ポー
トにシフトされる。
【００１４】この発明の第１の好ましい実施例によれ
ば、制御信号の所定の状態が第１の所定の順序で発生す
るのに応じて第１の動作モードを選択することができ
る。このモードではデータは第１および第３の手段を介
して第１あるいは第２のいずれかのデータ入力ポートか
らデータ出力ポートに順次シフト可能であり、一方、別
のデータが第２の手段に格納される。制御信号の所定の
状態が第２の所定の順序で発生するのに応じて第２の動
作モードを選択することができる。この第２の動作モー
ドでは、データは第２および第３の手段を介して第２の
データ入力ポートから出力データポートに順次シフト可
能であり、一方、別のデータが第１の手段に格納され
る。
ば、制御信号の所定の状態が第１の所定の順序で発生す
るのに応じて第１の動作モードを選択することができ
る。このモードではデータは第１および第３の手段を介
して第１あるいは第２のいずれかのデータ入力ポートか
らデータ出力ポートに順次シフト可能であり、一方、別
のデータが第２の手段に格納される。制御信号の所定の
状態が第２の所定の順序で発生するのに応じて第２の動
作モードを選択することができる。この第２の動作モー
ドでは、データは第２および第３の手段を介して第２の
データ入力ポートから出力データポートに順次シフト可
能であり、一方、別のデータが第１の手段に格納され
る。
【００１５】第１の好ましい実施例の第１の動作モード
では、第１の制御信号の連続する所定の状態に応じて、
データが第１のデータ入力ポートからデータ出力ポート
にシフトされる。データは、さらに、第２の制御信号の
所定の状態とそれに続く第１の制御信号の所定の状態に
応じて第２のデータ入力ポートからデータ出力ポートに
シフトされる。
では、第１の制御信号の連続する所定の状態に応じて、
データが第１のデータ入力ポートからデータ出力ポート
にシフトされる。データは、さらに、第２の制御信号の
所定の状態とそれに続く第１の制御信号の所定の状態に
応じて第２のデータ入力ポートからデータ出力ポートに
シフトされる。
【００１６】第１の好ましい実施例の第２の動作モード
では、第３の制御信号の所定の状態とそれに続く第４の
制御信号の所定の状態に応じて、データは、第２のデー
タ入力ポートから第２および第３の手段のみを介して、
直接データ出力ポートにシフトされる。
では、第３の制御信号の所定の状態とそれに続く第４の
制御信号の所定の状態に応じて、データは、第２のデー
タ入力ポートから第２および第３の手段のみを介して、
直接データ出力ポートにシフトされる。
【００１７】他の好ましい実施例と動作モードを次に詳
細に説明する。
細に説明する。
【００１８】
【発明の実施の形態】この発明の好ましい実施例を図４
−図１２を参照して説明する。図中同一の参照数字は同
一の要素を指す。
−図１２を参照して説明する。図中同一の参照数字は同
一の要素を指す。
【００１９】図４はこの発明の第１の好ましい実施例を
示す。ここではこの実施例を「マスターロード付きの走
査レジスタ」と呼び、マスターラッチ12A、スレーブラ
ッチ12B、走査ラッチ10AおよびＮＯＲゲート13からな
る。
示す。ここではこの実施例を「マスターロード付きの走
査レジスタ」と呼び、マスターラッチ12A、スレーブラ
ッチ12B、走査ラッチ10AおよびＮＯＲゲート13からな
る。
【００２０】図４および図６の実施例の動作の概略を説
明する。ここでは図４を参照するが図６の実施例の動作
は実質的に同じである。（相違点は図６の説明から容易
に明らかとなる。）２つの動作モードがある。第１の動
作モードは特定のクロック信号の所定の状態の第１の所
定の順序にしたがって選択される。クロック信号はこの
装置の動作を制御するので、基本的な制御信号である。
この第１の動作モードでは、データは「ＳＹＳ＿ＤＡＴ
Ａ」あるいは「ＳＣＡＮ＿ＩＮ」データ入力ポートか
ら、マスターラッチ12Aおよびスレーブラッチ12Bを介し
て出力データポート（すなわち「Ｑ＿ＯＵＴ」）に順次
シフトされ、異なるデータが走査ラッチ10Aに格納され
る。
明する。ここでは図４を参照するが図６の実施例の動作
は実質的に同じである。（相違点は図６の説明から容易
に明らかとなる。）２つの動作モードがある。第１の動
作モードは特定のクロック信号の所定の状態の第１の所
定の順序にしたがって選択される。クロック信号はこの
装置の動作を制御するので、基本的な制御信号である。
この第１の動作モードでは、データは「ＳＹＳ＿ＤＡＴ
Ａ」あるいは「ＳＣＡＮ＿ＩＮ」データ入力ポートか
ら、マスターラッチ12Aおよびスレーブラッチ12Bを介し
て出力データポート（すなわち「Ｑ＿ＯＵＴ」）に順次
シフトされ、異なるデータが走査ラッチ10Aに格納され
る。
【００２１】この第１の動作モードでは、データはＳＹ
Ｓ＿ＣＬＫ信号の立ち上がりエッジが順次発生するのに
応答して、ＳＹＳ＿ＤＡＴＡ入力ポートからＱ＿ＯＵＴ
出力ポートにシフトされる。データはＭ＿ＬＯＡＤ信号
のパルスがハイになるのに続き、ＳＹＳ＿ＣＬＫ信号の
パルスがハイになるのに応答してＳＣＡＮ＿ＩＮデータ
入力ポートからＱ＿ＯＵＴ出力ポートにシフトされる。
Ｓ＿ＣＬＫ信号の立ち上がりエッジが順次発生するのに
応答して、ＳＹＳ＿ＤＡＴＡ入力ポートからＱ＿ＯＵＴ
出力ポートにシフトされる。データはＭ＿ＬＯＡＤ信号
のパルスがハイになるのに続き、ＳＹＳ＿ＣＬＫ信号の
パルスがハイになるのに応答してＳＣＡＮ＿ＩＮデータ
入力ポートからＱ＿ＯＵＴ出力ポートにシフトされる。
【００２２】第２の動作モードは制御信号の所定の状態
の第２の所定の順序にしたがって選択される。この動作
モードでは、データはＳＣＡＮ＿ＩＮデータ入力ポート
から走査ラッチ10A及びスレーブラッチ12Bを介してＳＣ
ＡＮ＿ＯＵＴデータポートに順次シフトされ、異なるデ
ータがマスターラッチ12Aに格納される。
の第２の所定の順序にしたがって選択される。この動作
モードでは、データはＳＣＡＮ＿ＩＮデータ入力ポート
から走査ラッチ10A及びスレーブラッチ12Bを介してＳＣ
ＡＮ＿ＯＵＴデータポートに順次シフトされ、異なるデ
ータがマスターラッチ12Aに格納される。
【００２３】この第２の動作モード中、データはＣＬＫ
＿Ｂ信号のパルスがハイになるのに続き、ＣＬＫ＿Ａ信
号のパルスがハイになるのに応じて、ＳＣＡＮ＿ＩＮ入
力ポートから走査ラッチ10Aとスレーブラッチ12Bのみを
介して、直接ＳＣＡＮ＿ＯＵＴ出力ポートにシフトされ
る。
＿Ｂ信号のパルスがハイになるのに続き、ＣＬＫ＿Ａ信
号のパルスがハイになるのに応じて、ＳＣＡＮ＿ＩＮ入
力ポートから走査ラッチ10Aとスレーブラッチ12Bのみを
介して、直接ＳＣＡＮ＿ＯＵＴ出力ポートにシフトされ
る。
【００２４】図４の回路を詳細に説明する。マスターラ
ッチ12Aとスレーブラッチ12Bはそれぞれが２つのポート
を有するゲートラッチ回路であり、走査ラッチ10Aはゲ
ートラッチである。これらはそれぞれ発明の背景の部分
で説明した。３つの信号Ｍ＿ＬＯＡＤ、Ｄ＿ＳＴＲＢお
よびＳＹＳ＿ＣＬＫがすべてローであるとき、マスター
ラッチ12Aの出力ＱがＳＹＳ＿ＤＡＴＡ入力に続く。マ
スターラッチ12Aの出力Ｑは、ＳＹＳ＿ＣＬＫがローか
らハイに変わるときにＣＬＫ＿Ａをローに維持すること
によって、スレーブラッチ12Bの出力Ｑ（これはまたマ
スターロード付き走査レジスタ回路14全体のＱ＿ＯＵＴ
出力でもある）に移動する。これによってマスターラッ
チとスレーブラッチの対は図３に示し、また図３を参照
して上述したようなマスタースレーブレジスタ回路のよ
うに動作する。
ッチ12Aとスレーブラッチ12Bはそれぞれが２つのポート
を有するゲートラッチ回路であり、走査ラッチ10Aはゲ
ートラッチである。これらはそれぞれ発明の背景の部分
で説明した。３つの信号Ｍ＿ＬＯＡＤ、Ｄ＿ＳＴＲＢお
よびＳＹＳ＿ＣＬＫがすべてローであるとき、マスター
ラッチ12Aの出力ＱがＳＹＳ＿ＤＡＴＡ入力に続く。マ
スターラッチ12Aの出力Ｑは、ＳＹＳ＿ＣＬＫがローか
らハイに変わるときにＣＬＫ＿Ａをローに維持すること
によって、スレーブラッチ12Bの出力Ｑ（これはまたマ
スターロード付き走査レジスタ回路14全体のＱ＿ＯＵＴ
出力でもある）に移動する。これによってマスターラッ
チとスレーブラッチの対は図３に示し、また図３を参照
して上述したようなマスタースレーブレジスタ回路のよ
うに動作する。
【００２５】走査ラッチ10AはＣＬＫ＿Ｂがハイに設定
されているとき、走査ラッチ出力ＱがＳＣＡＮ＿ＩＮに
続くように別途動作させることができる。ＣＬＫ＿Ｂが
ローに変わったとき、ＳＣＡＮ＿ＩＮが変わっても走査
ラッチ10Aの出力Ｑの最後の値が保存される。走査ラッ
チ10AのＱ出力からの値は、ＳＹＳ＿ＣＬＫがローであ
ることを前提として、スレーブラッチ12BへのＣＬＫ＿
Ａ信号がハイであるときＣＬＫ＿Ｂをローに維持するこ
とによってスレーブラッチ12BのＱ出力に転送すること
ができる。
されているとき、走査ラッチ出力ＱがＳＣＡＮ＿ＩＮに
続くように別途動作させることができる。ＣＬＫ＿Ｂが
ローに変わったとき、ＳＣＡＮ＿ＩＮが変わっても走査
ラッチ10Aの出力Ｑの最後の値が保存される。走査ラッ
チ10AのＱ出力からの値は、ＳＹＳ＿ＣＬＫがローであ
ることを前提として、スレーブラッチ12BへのＣＬＫ＿
Ａ信号がハイであるときＣＬＫ＿Ｂをローに維持するこ
とによってスレーブラッチ12BのＱ出力に転送すること
ができる。
【００２６】Ｍ＿ＬＯＡＤはマスターラッチ12Aの第２
のポートのゲート信号として用いられる。ＳＹＳ＿ＣＬ
ＫあるいはＤ＿ＳＴＲＢがハイに設定された状態で、Ｍ
＿ＬＯＡＤがハイに設定されているとき、マスターラッ
チ12Aの出力ＱはＳＣＡＮ＿ＩＮの値に続く。Ｄ＿ＳＴ
ＲＢはマスターラッチ12Aに入るＳＹＳ＿ＣＬＫ信号を
不能にする信号として用いられる。Ｄ＿ＳＴＲＢがハイ
に設定されているとき、マスターラッチ12Aの第１のポ
ートのゲート信号ＣＬＫはローとなり、マスターラッチ
12AはＳＹＳ＿ＤＡＴＡおよびＳＹＳ＿ＣＬＫの変化の
影響は受けない。
のポートのゲート信号として用いられる。ＳＹＳ＿ＣＬ
ＫあるいはＤ＿ＳＴＲＢがハイに設定された状態で、Ｍ
＿ＬＯＡＤがハイに設定されているとき、マスターラッ
チ12Aの出力ＱはＳＣＡＮ＿ＩＮの値に続く。Ｄ＿ＳＴ
ＲＢはマスターラッチ12Aに入るＳＹＳ＿ＣＬＫ信号を
不能にする信号として用いられる。Ｄ＿ＳＴＲＢがハイ
に設定されているとき、マスターラッチ12Aの第１のポ
ートのゲート信号ＣＬＫはローとなり、マスターラッチ
12AはＳＹＳ＿ＤＡＴＡおよびＳＹＳ＿ＣＬＫの変化の
影響は受けない。
【００２７】マスターロード付き走査レジスタ14の注目
すべき特徴として、まずＳＹＳ＿ＣＬＫがローからハイ
に変わるとき、スレーブラッチ12Bがマスターラッチ12A
からロードされる前にマスターラッチ12AのＱ出力が変
化するのを防止する能力がある。これはＤ＿ＳＴＲＢを
ハイに維持することによって達成される。第２の特徴は
システムデータ入力（ＳＹＳ＿ＤＡＴＡ）と異なるデー
タ入力源（すなわちＳＣＡＮ＿ＩＮ）からマスターラッ
チ12AのＱ出力を設定する能力である。
すべき特徴として、まずＳＹＳ＿ＣＬＫがローからハイ
に変わるとき、スレーブラッチ12Bがマスターラッチ12A
からロードされる前にマスターラッチ12AのＱ出力が変
化するのを防止する能力がある。これはＤ＿ＳＴＲＢを
ハイに維持することによって達成される。第２の特徴は
システムデータ入力（ＳＹＳ＿ＤＡＴＡ）と異なるデー
タ入力源（すなわちＳＣＡＮ＿ＩＮ）からマスターラッ
チ12AのＱ出力を設定する能力である。
【００２８】これら２つの特徴は、ＳＣＡＮ＿ＩＮおよ
びＭ＿ＬＯＡＤ信号を用いて所望の値をマスターラッチ
12AのＱ出力にロードし、Ｄ＿ＳＴＲＢをハイに維持す
ることによって、ＳＹＳ＿ＣＬＫのローからハイへの変
化とともに、Ｑ＿ＯＵＴ出力での任意の所望の値（現在
の値の補数を含む）への遷移を起こすことを可能とす
る。Ｄ＿ＳＴＲＢ信号がないと、ＳＹＳ＿ＣＬＫがハイ
に設定される前にＳＹＳ＿ＤＡＴＡが変わるようなこと
があった場合、マスターラッチ12AのＱ出力にロードさ
れた値が変化するおそれがある。
びＭ＿ＬＯＡＤ信号を用いて所望の値をマスターラッチ
12AのＱ出力にロードし、Ｄ＿ＳＴＲＢをハイに維持す
ることによって、ＳＹＳ＿ＣＬＫのローからハイへの変
化とともに、Ｑ＿ＯＵＴ出力での任意の所望の値（現在
の値の補数を含む）への遷移を起こすことを可能とす
る。Ｄ＿ＳＴＲＢ信号がないと、ＳＹＳ＿ＣＬＫがハイ
に設定される前にＳＹＳ＿ＤＡＴＡが変わるようなこと
があった場合、マスターラッチ12AのＱ出力にロードさ
れた値が変化するおそれがある。
【００２９】上述したタイプの走査レジスタ14は通常、
デジタルシステムにおいてそのシステムの内部状態変数
を実装するために用いられる。さらに、個々の走査レジ
スタ14は、走査レジスタ「ｉ」からのＳＣＡＮ＿ＯＵＴ
出力信号が走査レジスタ「ｉ＋１」のＳＣＡＮ＿ＩＮ入
力に接続され、それによって集合的に「走査通路」と呼
ばれる走査レジスタの連鎖を形成するように互いに接続
される。
デジタルシステムにおいてそのシステムの内部状態変数
を実装するために用いられる。さらに、個々の走査レジ
スタ14は、走査レジスタ「ｉ」からのＳＣＡＮ＿ＯＵＴ
出力信号が走査レジスタ「ｉ＋１」のＳＣＡＮ＿ＩＮ入
力に接続され、それによって集合的に「走査通路」と呼
ばれる走査レジスタの連鎖を形成するように互いに接続
される。
【００３０】図５の走査レジスタの連鎖状接続構成にお
いて、最初の走査レジスタ14A（最低の序数「ｉ」の付
いた走査レジスタ）のＳＣＡＮ＿ＩＮと最後の走査レジ
スタ14C（最高の序数「ｎ」の付いた走査レジスタ）の
ＳＣＡＮ＿ＯＵＴは、走査通路が実装された集積回路全
体のＳＣＡＮ＿ＩＮＰＵＴピンとＳＣＡＮ＿ＯＵＴＰＵ
Ｔピンにそれぞれ接続される。すべての走査レジスタは
ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ、Ｄ＿ＳＴＲＢおよびＭ＿ＬＯ
ＡＤ信号を共有する。このようにして、個々の走査レジ
スタ回路14A、14Bなどのマスターラッチ部分12Aは、Ｄ
＿ＳＴＲＢおよびＭ＿ＬＯＡＤをハイに、ＳＹＳＣＬＫ
をローに設定し、集積回路全体へのＳＣＡＮ＿ＩＮ信号
と協力して交互の（重なり合わない）ＣＬＫ＿Ａおよび
ＣＬＫ＿Ｂ信号を用いて所定の値に設定することができ
る。行先の走査レジスタが走査通路に沿って接続される
のと同じ順序でＳＣＡＮ＿ＩＮ端子に所望の値が現れ
る。走査レジスタ14A、14B、14Cなどに所定の値をシリ
アルにシフトインする動作は「スキャンイン」動作と呼
ばれる。これを行った後はＭ＿ＬＯＡＤ信号がローに設
定され、Ｄ＿ＳＴＲＢをハイに維持しつつもう１度スキ
ャンインが行われてそれぞれのスレーブラッチ12Bを設
定する。
いて、最初の走査レジスタ14A（最低の序数「ｉ」の付
いた走査レジスタ）のＳＣＡＮ＿ＩＮと最後の走査レジ
スタ14C（最高の序数「ｎ」の付いた走査レジスタ）の
ＳＣＡＮ＿ＯＵＴは、走査通路が実装された集積回路全
体のＳＣＡＮ＿ＩＮＰＵＴピンとＳＣＡＮ＿ＯＵＴＰＵ
Ｔピンにそれぞれ接続される。すべての走査レジスタは
ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ、Ｄ＿ＳＴＲＢおよびＭ＿ＬＯ
ＡＤ信号を共有する。このようにして、個々の走査レジ
スタ回路14A、14Bなどのマスターラッチ部分12Aは、Ｄ
＿ＳＴＲＢおよびＭ＿ＬＯＡＤをハイに、ＳＹＳＣＬＫ
をローに設定し、集積回路全体へのＳＣＡＮ＿ＩＮ信号
と協力して交互の（重なり合わない）ＣＬＫ＿Ａおよび
ＣＬＫ＿Ｂ信号を用いて所定の値に設定することができ
る。行先の走査レジスタが走査通路に沿って接続される
のと同じ順序でＳＣＡＮ＿ＩＮ端子に所望の値が現れ
る。走査レジスタ14A、14B、14Cなどに所定の値をシリ
アルにシフトインする動作は「スキャンイン」動作と呼
ばれる。これを行った後はＭ＿ＬＯＡＤ信号がローに設
定され、Ｄ＿ＳＴＲＢをハイに維持しつつもう１度スキ
ャンインが行われてそれぞれのスレーブラッチ12Bを設
定する。
【００３１】２度目のスキャンインの間、走査レジスタ
14A、14Bなどのマスターラッチ12A部分は、Ｍ＿ＬＯＡ
Ｄがローであり、Ｄ＿ＳＴＲＢがハイであるため変更さ
れない。この段階で２つの連続するＳＹＳ＿ＣＬＫパル
スが全回路に加えられ、Ｄ＿ＳＴＲＢは２つのＳＹＳ＿
ＣＬＫのローからハイへの遷移の間に論理的に低レベル
に変化する。これは別のラッチあるいはラッチの対を用
いてこのラッチ（あるいはラッチ対）がＳＹＳ＿ＣＬＫ
の立ち上がりエッジに続いてリセットされる（すなわち
Ｄ＿ＳＴＲＢがローに設定される）ようにＤ＿ＳＴＲＢ
信号を提供することによって達成される。正しく動作さ
せるためには、ＳＹＳ＿ＣＬＫの第１の立ち上がりエッ
ジに続くＤ＿ＳＴＲＢの新しい値は第２のＳＹＳ＿ＣＬ
Ｋパルスの前にすべての走査レジスタ回路にとって利用
可能でなければならない。さらにＤ＿ＳＴＲＢレジスタ
は走査通路上の信号に接続されていてはならない。なぜ
なら、走査通路上の信号に接続されていると、走査動作
中にそれらの信号によってその値が変化し、このために
マスターラッチ回路のデータが失われるおそれがあるた
めである。図１４はフリップフロップ回路を用いてＤ＿
ＳＴＲＢを実施する方法を示す。この方法では第１のＳ
ＹＳ＿ＣＬＫパルスによって、走査レジスタ14A、14B、
14Cなどのスレーブラッチ12Bの部分をそれぞれのマスタ
ーラッチ部分12Aにある所定の値から更新することが可
能となる。Ｄ＿ＳＴＲＢを第２のＳＹＳ＿ＣＬＫパルス
の前に論理的に低レベルに設定することによって、レジ
スタをＳＹＳ＿ＣＬＫの第２の立ち上がりエッジのその
通常のシステム入力ＳＹＳ＿ＤＡＴＡで更新することが
可能となる。
14A、14Bなどのマスターラッチ12A部分は、Ｍ＿ＬＯＡ
Ｄがローであり、Ｄ＿ＳＴＲＢがハイであるため変更さ
れない。この段階で２つの連続するＳＹＳ＿ＣＬＫパル
スが全回路に加えられ、Ｄ＿ＳＴＲＢは２つのＳＹＳ＿
ＣＬＫのローからハイへの遷移の間に論理的に低レベル
に変化する。これは別のラッチあるいはラッチの対を用
いてこのラッチ（あるいはラッチ対）がＳＹＳ＿ＣＬＫ
の立ち上がりエッジに続いてリセットされる（すなわち
Ｄ＿ＳＴＲＢがローに設定される）ようにＤ＿ＳＴＲＢ
信号を提供することによって達成される。正しく動作さ
せるためには、ＳＹＳ＿ＣＬＫの第１の立ち上がりエッ
ジに続くＤ＿ＳＴＲＢの新しい値は第２のＳＹＳ＿ＣＬ
Ｋパルスの前にすべての走査レジスタ回路にとって利用
可能でなければならない。さらにＤ＿ＳＴＲＢレジスタ
は走査通路上の信号に接続されていてはならない。なぜ
なら、走査通路上の信号に接続されていると、走査動作
中にそれらの信号によってその値が変化し、このために
マスターラッチ回路のデータが失われるおそれがあるた
めである。図１４はフリップフロップ回路を用いてＤ＿
ＳＴＲＢを実施する方法を示す。この方法では第１のＳ
ＹＳ＿ＣＬＫパルスによって、走査レジスタ14A、14B、
14Cなどのスレーブラッチ12Bの部分をそれぞれのマスタ
ーラッチ部分12Aにある所定の値から更新することが可
能となる。Ｄ＿ＳＴＲＢを第２のＳＹＳ＿ＣＬＫパルス
の前に論理的に低レベルに設定することによって、レジ
スタをＳＹＳ＿ＣＬＫの第２の立ち上がりエッジのその
通常のシステム入力ＳＹＳ＿ＤＡＴＡで更新することが
可能となる。
【００３２】デジタルシステムの組合わせ論理が、第２
のＳＹＳ＿ＣＬＫパルスの到着前に第１のＳＹＳ＿ＣＬ
Ｋパルスでスレーブラッチ12B回路の出力Ｑ＿ＯＵＴに
設定された値に適切に応答するのに十分な時間を有しな
いほど第１および第２のＳＹＳ＿ＣＬＫパルスの間隔が
小さくなるまで、第１および第２のＳＹＳ＿ＣＬＫパル
スの時間間隔を徐々に短くすることによって所定の実験
を何回かくり返すことが可能である。この故障ポイント
がこの組合わせ回路の伝搬遅延の測定値となる。 図６
はマスターロード回路付き走査レジスタの別の実施例16
を示す。この実施例は「マスターロードおよび２重反転
付き走査レジスタ」と呼ばれる。図６の回路において、
ラッチ回路12A'および12B'の反転出力ＱＮが非反転Ｑ出
力の代わりに用いられており、走査レジスタ16の出力Ｓ
ＣＡＮ＿ＯＵＴはスレーブラッチ12B'のＱ出力から得ら
れる。この信号の交換の効果はマスターラッチ12A'ある
いは走査ラッチ10A'からスレーブラッチ12B'へのデータ
転送、並びに走査レジスタ16の入力ＳＹＳ＿ＤＡＴＡあ
るいはＳＣＡＮ＿ＩＮからマスターラッチ12A'へのデー
タ転送の度にデータ極性の反転が起こることである。こ
れは走査レジスタ16の入力ＳＹＳ＿ＤＡＴＡから走査レ
ジスタ16の出力Ｑ＿ＯＵＴへのデータ転送には影響しな
い。それは反転が偶数回起こり互いの出力を打ち消し合
うためである。走査レジスタ16の出力ＳＣＡＮ＿ＯＵＴ
は常に走査レジスタ16の出力Ｑ＿ＯＵＴの補数を格納す
る。走査レジスタ16の入力ＳＣＡＮ＿ＩＮから走査レジ
スタ16の出力ＳＣＡＮ＿ＯＵＴへのデータ転送は、この
転送がマスターラッチ12A'を介して行われる場合にのみ
データ極性の反転を伴う。
のＳＹＳ＿ＣＬＫパルスの到着前に第１のＳＹＳ＿ＣＬ
Ｋパルスでスレーブラッチ12B回路の出力Ｑ＿ＯＵＴに
設定された値に適切に応答するのに十分な時間を有しな
いほど第１および第２のＳＹＳ＿ＣＬＫパルスの間隔が
小さくなるまで、第１および第２のＳＹＳ＿ＣＬＫパル
スの時間間隔を徐々に短くすることによって所定の実験
を何回かくり返すことが可能である。この故障ポイント
がこの組合わせ回路の伝搬遅延の測定値となる。 図６
はマスターロード回路付き走査レジスタの別の実施例16
を示す。この実施例は「マスターロードおよび２重反転
付き走査レジスタ」と呼ばれる。図６の回路において、
ラッチ回路12A'および12B'の反転出力ＱＮが非反転Ｑ出
力の代わりに用いられており、走査レジスタ16の出力Ｓ
ＣＡＮ＿ＯＵＴはスレーブラッチ12B'のＱ出力から得ら
れる。この信号の交換の効果はマスターラッチ12A'ある
いは走査ラッチ10A'からスレーブラッチ12B'へのデータ
転送、並びに走査レジスタ16の入力ＳＹＳ＿ＤＡＴＡあ
るいはＳＣＡＮ＿ＩＮからマスターラッチ12A'へのデー
タ転送の度にデータ極性の反転が起こることである。こ
れは走査レジスタ16の入力ＳＹＳ＿ＤＡＴＡから走査レ
ジスタ16の出力Ｑ＿ＯＵＴへのデータ転送には影響しな
い。それは反転が偶数回起こり互いの出力を打ち消し合
うためである。走査レジスタ16の出力ＳＣＡＮ＿ＯＵＴ
は常に走査レジスタ16の出力Ｑ＿ＯＵＴの補数を格納す
る。走査レジスタ16の入力ＳＣＡＮ＿ＩＮから走査レジ
スタ16の出力ＳＣＡＮ＿ＯＵＴへのデータ転送は、この
転送がマスターラッチ12A'を介して行われる場合にのみ
データ極性の反転を伴う。
【００３３】図６の回路は図４の回路にはない重要な機
能を有する。それは、図６のマスターラッチ12A'にラッ
チされた（及び、Ｄ＿ＳＴＲＢをハイに設定することに
よりそこにセーブされた）データが後にスレーブラッチ
12B'に移される際に反転されるためである。マスターラ
ッチ12A'とスレーブラッチ12B'のＱ出力を同じ値に初期
設定することが可能である。Ｑ＿ＯＵＴがＱの値に初期
設定され、次にＳＹＳ＿ＣＬＫがローからハイに変わる
ときにＱの値の補数に変わることがわかる。したがっ
て、Ｄ＿ＳＴＲＢとＭ＿ＬＯＡＤをハイに設定してスキ
ャンインを行った場合、Ｍ＿ＬＯＡＤがローへ降下し、
次に２つの連続するＳＹＳ＿ＣＬＫパルスを加え、Ｄ＿
ＳＴＲＢが立ち上がりエッジの間で変化しうるようにす
ることによってすべてのＱ＿ＯＵＴ信号を反対の状態に
変えるように、すべての走査レジスタは、スレーブラッ
チ12B'中の値と同じ値をマスターラッチ12A'に有するよ
うに設定される。多くの場合、これは望ましい効果であ
る。なぜならこれによってチップの組合わせ回路への効
果を後続のＳＹＳ＿ＣＬＫパルスによって捕捉すること
のできる信号遷移を作り出すことが可能になるためであ
る。遅延通路試験は２つのＳＹＳ＿ＣＬＫパルスが加え
られる前に第２のスキャンイン動作を行う必要なく実行
することができる。
能を有する。それは、図６のマスターラッチ12A'にラッ
チされた（及び、Ｄ＿ＳＴＲＢをハイに設定することに
よりそこにセーブされた）データが後にスレーブラッチ
12B'に移される際に反転されるためである。マスターラ
ッチ12A'とスレーブラッチ12B'のＱ出力を同じ値に初期
設定することが可能である。Ｑ＿ＯＵＴがＱの値に初期
設定され、次にＳＹＳ＿ＣＬＫがローからハイに変わる
ときにＱの値の補数に変わることがわかる。したがっ
て、Ｄ＿ＳＴＲＢとＭ＿ＬＯＡＤをハイに設定してスキ
ャンインを行った場合、Ｍ＿ＬＯＡＤがローへ降下し、
次に２つの連続するＳＹＳ＿ＣＬＫパルスを加え、Ｄ＿
ＳＴＲＢが立ち上がりエッジの間で変化しうるようにす
ることによってすべてのＱ＿ＯＵＴ信号を反対の状態に
変えるように、すべての走査レジスタは、スレーブラッ
チ12B'中の値と同じ値をマスターラッチ12A'に有するよ
うに設定される。多くの場合、これは望ましい効果であ
る。なぜならこれによってチップの組合わせ回路への効
果を後続のＳＹＳ＿ＣＬＫパルスによって捕捉すること
のできる信号遷移を作り出すことが可能になるためであ
る。遅延通路試験は２つのＳＹＳ＿ＣＬＫパルスが加え
られる前に第２のスキャンイン動作を行う必要なく実行
することができる。
【００３４】図７および図８はそれぞれ図４および図６
の回路と同様に動作するこの発明のさらに別の実施例を
示す。図７および図８の実施例はマスターラッチ12
A''、スレーブラッチ12B''、および走査ラッチ10A''の
間の相互接続の点で図４および図６に示すものと異な
る。図７において、マスターラッチとスレーブラッチの
対は図４に示す通常のマスタースレーブレジスタと同様
な方法で相互接続されている。別の走査ラッチ10A''が
スレーブラッチ12B''のＱ端子から駆動される。
の回路と同様に動作するこの発明のさらに別の実施例を
示す。図７および図８の実施例はマスターラッチ12
A''、スレーブラッチ12B''、および走査ラッチ10A''の
間の相互接続の点で図４および図６に示すものと異な
る。図７において、マスターラッチとスレーブラッチの
対は図４に示す通常のマスタースレーブレジスタと同様
な方法で相互接続されている。別の走査ラッチ10A''が
スレーブラッチ12B''のＱ端子から駆動される。
【００３５】図８の回路は図７の回路と同様である。た
だし、各ラッチ12A'''、12B'''、10A'''の反転出力ＱＮ
がその非反転Ｑ出力の代わりに用いられている点で異な
る。これによって図６の回路に関して上に述べたのと同
じ効果が生まれる。
だし、各ラッチ12A'''、12B'''、10A'''の反転出力ＱＮ
がその非反転Ｑ出力の代わりに用いられている点で異な
る。これによって図６の回路に関して上に述べたのと同
じ効果が生まれる。
【００３６】図７および図８の実施例の動作を図７を参
照して説明する。（図４と図６の場合と同様に、図７と
図８の実施例の動作の相違点は容易に理解できよう。）
ここでも２つの動作モードがある。第１の動作モードは
制御信号ＳＹＳ＿ＣＬＫおよびＭ＿ＬＯＡＤの所定の状
態の第１の所定の順序にしたがって選択される。データ
はＳＹＳ＿ＤＡＴＡあるいはＳＣＡＮ＿ＩＮ入力ポート
からマスターラッチ12A''およびスレーブラッチ12B''を
介してＱ＿ＯＵＴデータ出力ポートに順次シフトされ
る。このデータはまた格納およびＳＣＡＮ＿ＯＵＴデー
タ出力ポートに出力（出現）するように、走査ラッチ10
A''でも利用可能である。
照して説明する。（図４と図６の場合と同様に、図７と
図８の実施例の動作の相違点は容易に理解できよう。）
ここでも２つの動作モードがある。第１の動作モードは
制御信号ＳＹＳ＿ＣＬＫおよびＭ＿ＬＯＡＤの所定の状
態の第１の所定の順序にしたがって選択される。データ
はＳＹＳ＿ＤＡＴＡあるいはＳＣＡＮ＿ＩＮ入力ポート
からマスターラッチ12A''およびスレーブラッチ12B''を
介してＱ＿ＯＵＴデータ出力ポートに順次シフトされ
る。このデータはまた格納およびＳＣＡＮ＿ＯＵＴデー
タ出力ポートに出力（出現）するように、走査ラッチ10
A''でも利用可能である。
【００３７】第１の動作モードによれば、データはＳＹ
Ｓ＿ＣＬＫ信号の立ち上がりエッジが順次発生するのに
応じてＳＹＳ＿ＤＡＴＡ入力ポートからＱ＿ＯＵＴ出力
ポートにシフトされる。さらに、データはＭ＿ＬＯＡＤ
信号のパルスがハイになるのに続いてＳＹＳ＿ＣＬＫ信
号がハイになるのに応じてＳＣＡＮ＿ＩＮポートからＱ
＿ＯＵＴポートにシフトされる。
Ｓ＿ＣＬＫ信号の立ち上がりエッジが順次発生するのに
応じてＳＹＳ＿ＤＡＴＡ入力ポートからＱ＿ＯＵＴ出力
ポートにシフトされる。さらに、データはＭ＿ＬＯＡＤ
信号のパルスがハイになるのに続いてＳＹＳ＿ＣＬＫ信
号がハイになるのに応じてＳＣＡＮ＿ＩＮポートからＱ
＿ＯＵＴポートにシフトされる。
【００３８】第２の動作モードは制御信号の所定の状態
の第２の所定の順序にしたがって選択される。このモー
ドでは、データはＣＬＫ＿Ｂ信号のパルスがハイになる
のに続いてＣＬＫ＿Ａ信号がハイになるのに応じてＳＣ
ＡＮ＿ＩＮポートからスレーブラッチ12B''および走査
ラッチ10A''のみを介して、直接Ｑ＿ＯＵＴおよびＳＣ
ＡＮ＿ＯＵＴ出力ポートにシフトされる。
の第２の所定の順序にしたがって選択される。このモー
ドでは、データはＣＬＫ＿Ｂ信号のパルスがハイになる
のに続いてＣＬＫ＿Ａ信号がハイになるのに応じてＳＣ
ＡＮ＿ＩＮポートからスレーブラッチ12B''および走査
ラッチ10A''のみを介して、直接Ｑ＿ＯＵＴおよびＳＣ
ＡＮ＿ＯＵＴ出力ポートにシフトされる。
【００３９】各種の実施例のマスターラッチ12、12A'、
12A''に関連するＮＯＲゲートは添付の特許請求の範囲
によって定義される本発明におけるマスターラッチの一
部と考えることができるが、特許請求の範囲は特許請求
の範囲に明記されている場合を除き、図示したＮＯＲゲ
ートあるいはＮＯＲ機能を有するマスターラッチを使用
する範囲に限定されないことに注意を要する。
12A''に関連するＮＯＲゲートは添付の特許請求の範囲
によって定義される本発明におけるマスターラッチの一
部と考えることができるが、特許請求の範囲は特許請求
の範囲に明記されている場合を除き、図示したＮＯＲゲ
ートあるいはＮＯＲ機能を有するマスターラッチを使用
する範囲に限定されないことに注意を要する。
【００４０】図９〜図１１は試験信号ＣＬＫ＿Ａ、ＣＬ
Ｋ＿Ｂ、Ｍ＿ＬＯＡＤおよびＤ＿ＳＴＲＢのタイミング
図を示す。Ｑ１はスレーブラッチ12B'''に走査された
値、Ｑ２はマスターラッチ12A'''に走査された値、また
Ｑ３はレジスタ20内に捕捉されたシステム入力データを
表す。
Ｋ＿Ｂ、Ｍ＿ＬＯＡＤおよびＤ＿ＳＴＲＢのタイミング
図を示す。Ｑ１はスレーブラッチ12B'''に走査された
値、Ｑ２はマスターラッチ12A'''に走査された値、また
Ｑ３はレジスタ20内に捕捉されたシステム入力データを
表す。
【００４１】図１２にはＥＮＡＢＬＥ機能を有するマス
ターロードおよび２重反転付き走査レジスタ20のＣＭＯ
Ｓへの具体的な実施例を示す。図１３、図１４、図１５
および図１６は図１２に用いる各種の制御信号を発生さ
せる方法を示す。図１７の表は図８に示すレジスタの動
作を表で説明したものである。
ターロードおよび２重反転付き走査レジスタ20のＣＭＯ
Ｓへの具体的な実施例を示す。図１３、図１４、図１５
および図１６は図１２に用いる各種の制御信号を発生さ
せる方法を示す。図１７の表は図８に示すレジスタの動
作を表で説明したものである。
【００４２】
【発明の効果】以上のように本発明によれば、２つの走
査可能なレジスタ間の遅延通路試験を容易にする手段が
提供される。さらに、本発明によれば、走査レジスタ内
に２つの異なる値を格納することができ、その第２の値
が組合わせ論理（すなわち遅延通路）を伝搬して立ち上
がりクロックエッジでレジスタの出力に転送され、次の
立ち上がりクロックエッジで走査可能なレジスタに捕捉
される走査可能なレジスタが提供される。さらにまた、
本発明によれば、初期値が走査可能なレジスタのスレー
ブラッチ部分にロードされ、それらに換わるべき値が同
じレジスタのマスターラッチ部分にロードされる走査可
能なレジスタが提供される。さらに、本発明によれば、
これらの２つの値をレジスタにロードすることを可能と
する特殊な試験信号が提供可能である。さらに、また、
本発明によれば、これらの特殊試験信号に関し、遅延通
路を通りレジスタに入るマスターラッチからスレーブラ
ッチへのデータ値の転送をトリガーする手段が提供され
る。
査可能なレジスタ間の遅延通路試験を容易にする手段が
提供される。さらに、本発明によれば、走査レジスタ内
に２つの異なる値を格納することができ、その第２の値
が組合わせ論理（すなわち遅延通路）を伝搬して立ち上
がりクロックエッジでレジスタの出力に転送され、次の
立ち上がりクロックエッジで走査可能なレジスタに捕捉
される走査可能なレジスタが提供される。さらにまた、
本発明によれば、初期値が走査可能なレジスタのスレー
ブラッチ部分にロードされ、それらに換わるべき値が同
じレジスタのマスターラッチ部分にロードされる走査可
能なレジスタが提供される。さらに、本発明によれば、
これらの２つの値をレジスタにロードすることを可能と
する特殊な試験信号が提供可能である。さらに、また、
本発明によれば、これらの特殊試験信号に関し、遅延通
路を通りレジスタに入るマスターラッチからスレーブラ
ッチへのデータ値の転送をトリガーする手段が提供され
る。
【００４３】本明細書および添付図面を検討することに
よって、当業者には、実施例に多くの変更、修正、及び
改造を成し得ることが明白であろう。本発明の精神と範
囲に含まれるかかる変更、修正及び改造はすべてこの発
明に含まれるものと考えられ、本発明は添付の特許請求
の範囲によってのみ限定される。
よって、当業者には、実施例に多くの変更、修正、及び
改造を成し得ることが明白であろう。本発明の精神と範
囲に含まれるかかる変更、修正及び改造はすべてこの発
明に含まれるものと考えられ、本発明は添付の特許請求
の範囲によってのみ限定される。
【図１】従来の「ゲートラッチ」回路のブロック図であ
る。
る。
【図２】従来の「２ポート付きのゲートラッチ」回路の
ブロック図である。
ブロック図である。
【図３】従来の「マスター／スレーブ」レジスタ回路の
ブロック図である。
ブロック図である。
【図４】本発明による「マスターロード付き走査レジス
タ」回路のブロック図である。
タ」回路のブロック図である。
【図５】本発明による走査経路のブロック図である。
【図６】図４の回路の代替実施例のブロック図である。
【図７】図４の回路の代替実施例のブロック図である。
【図８】図６の回路の代替実施例のブロック図である。
【図９】図８の回路のタイミング図である。
【図１０】図８の回路のタイミング図である。
【図１１】図８の回路のタイミング図である。
【図１２】ＣＭＯＳに実装されＥＮＡＢＬＥ機能を有す
る図８の回路の概略図である。
る図８の回路の概略図である。
【図１３】図１２において用いられる各種制御信号を生
成する方法を示している。
成する方法を示している。
【図１４】図１２において用いられる各種制御信号を生
成する方法を示している。
成する方法を示している。
【図１５】図１２において用いられる各種制御信号を生
成する方法を示している。
成する方法を示している。
【図１６】図１２において用いられる各種制御信号を生
成する方法を示している。
成する方法を示している。
【図１７】図８の回路の動作を説明する表である。
１０Ａ 走査ラッチ １２Ａ マスターラッチ １２Ｂ スレーブラッチ １３ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (72)発明者 ゲイヴィン・イー・ストング アメリカ合衆国コロラド州80526フォー ト・コリンズ，バーミンガム・ドライ ヴ・3300 (56)参考文献 特開 昭62−109337（ＪＰ，Ａ) 特表 昭60−500357（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 19/00 G01R 31/28 G06F 11/22
Claims (3)
- 【請求項１】少なくとも第１及び第２のデータ入力ポー
トと、少なくとも１つのデータ出力ポートと、少なくと
も第１、第２、第３及び第４の制御信号用入力とを備え
た、走査レジスタであって、 (a)少なくとも前記第１及び第２の制御信号の予め設定
された状態の組合わせの発生に従って、前記データ入力
ポートの一つに現れるデータを選択的に格納するべく、
前記第１及び第２のデータ入力ポートに接続された入力
を備える第１の手段と、 (b)少なくとも前記第３の制御信号の予め設定された状
態の発生に従って、前記第２のデータ入力ポートに現れ
るデータを選択的に格納するべく、前記第２のデータ入
力ポートに接続された少なくとも１つの入力を備える第
２の手段と、 (c)少なくとも前記第１及び第２の手段の一つの出力に
接続された少なくとも１つの入力ポートを備え、さら
に、少なくとも前記第４の制御信号の予め設定された状
態の発生に従って、前記第１及び第２の手段の一方に格
納されたデータを選択的に格納するべく、前記データ出
力ポートに接続された出力を備え、そして、格納したデ
ータを前記データ出力ポートに供給することからなる第
３の手段と、 (d)前記第１及び第２のデータ入力ポートの一つに現れ
るデータは、少なくとも前記制御信号の内から選択され
たものの予め設定された状態の予め設定された順序の発
生に従って、前記第１、第２及び第３の手段の内から選
択されたものを介して、前記出力ポートに順次シフト可
能であることとからなる走査レジスタ。 - 【請求項２】少なくとも第１及び第２のデータ入力ポー
トと、少なくとも１つのデータ出力ポートと、少なくと
も第１、第２、第３及び第４の制御信号用入力とを備え
た、走査レジスタであって、 (a)少なくとも前記第１及び第２の制御信号の予め設定
された状態の組合わせの発生に従って、前記データ入力
ポートの一つに現れるデータを選択的に格納するべく、
前記第１及び第２のデータ入力ポートに接続された２つ
のデータ入力を有するゲートラッチからなるマスターラ
ッチ手段と、 (b)少なくとも前記第３の制御信号の予め設定された状
態の発生に従って、前記第２のデータ入力ポートに現れ
るデータを選択的に格納するべく、前記第２のデータ入
力ポートに接続された少なくとも１つの入力を備えた第
一のラッチ手段と、 (c)少なくとも前記マスターラッチ手段及び前記第１の
ラッチ手段の一つの出力に接続された少なくとも１つの
入力を備え、さらに、少なくとも第４の制御信号の予め
設定された状態の発生に従って、前記マスターラッチ手
段及び前記第１のラッチ手段の一方に格納されたデータ
を選択的に格納するべく、前記データ出力ポートに接続
された出力を備え、そして、格納したデータを前記デー
タ出力ポートに供給することからなる第２のラッチ手段
と、 (d)前記第１及び第２のデータ入力ポートの一つに現れ
るデータは、少なくとも前記制御信号の内から選択され
たものの予め設定された状態の予め設定された順序の発
生に従って、前記マスターラッチ手段、前記第１及び第
２のラッチ手段の内から選択されたものを介して、前記
出力ポートに順次シフト可能であり、一方、前記マスタ
ーラッチ手段、前記第１及び第２のラッチ手段の内の選
択されていないものには異なるデータを格納することと
からなる走査レジスタ。 - 【請求項３】少なくとも第１及び第２のデータ入力ポー
トと、少なくとも１つのデータ出力ポートと、少なくと
も第１、第２、第３及び第４の制御信号用入力とを備え
た、走査レジスタであって、 (a)少なくとも前記第１及び第２の制御信号の予め設定
された状態の組合わせの発生に従って、前記データ入力
ポートの一つに現れるデータを選択的に格納するべく、
前記第１及び第２のデータ入力ポートに接続された２つ
のデータ入力を有するゲートラッチからなるマスターラ
ッチ手段と、 (b)２つのデータ入力を有するゲートラッチからなるス
レーブラッチ手段であって、該スレーブラッチ手段の第
１の入力は、前記マスターラッチ手段の出力に接続さ
れ、該スレーブラッチ手段の第２の入力は、前記第２の
データ入力ポートに接続され、該スレーブラッチ手段の
出力は、第１のデータ出力ポートに接続され、該スレー
ブラッチ手段は、前記第１の制御信号の予め設定された
状態の発生に従って、前記マスターラッチ手段にのみ格
納されたデータを格納し、前記第３の制御信号の予め設
定された状態の発生に従って、前記第２のデータ入力ポ
ートに現れるデータを格納することからなるスレーブラ
ッチ手段と、 (c)少なくとも前記第４の制御信号の予め設定された状
態の発生に従って、前記第１の出力ポートに現れるデー
タを選択的に格納するべく、前記スレーブラッチ手段の
出力に接続された少なくとも１つの入力を備える走査ラ
ッチ手段と、 (d)前記マスターラッチ手段が前記第１の制御信号の発
生に応答することを禁止すための、前記マスターラッチ
手段に接続された禁止手段であって、前記制御信号の予
め設定された状態の第１の予め設定された順序に従って
選択される第１の動作モードでは、前記走査ラッチ手段
への格納と第２のデータ出力ポートでの出力のために、
データは、前記第１及び第２のデータ入力ポートの一つ
から、前記マスターラッチ及びスレーブラッチ手段を介
して、前記第１のデータ出力ポート及び前記走査ラッチ
手段へ順次シフト可能であり、前記制御信号の予め設定
された状態の第２の予め設定された順序に従って選択さ
れる第２の動作モードでは、データは、前記第１及び第
２のデータ入力ポートの一つから、前記マスターラッチ
及びスレーブラッチ手段のみを介して、前記第１のデー
タ出力ポートのみへ順次シフト可能であり、一方、前記
走査ラッチ手段には異なるデータが格納されることから
なる禁止手段とからなる走査レジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US565345 | 1990-08-10 | ||
| US07/565,345 US5068881A (en) | 1990-08-10 | 1990-08-10 | Scannable register with delay test capability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04232699A JPH04232699A (ja) | 1992-08-20 |
| JP3197026B2 true JP3197026B2 (ja) | 2001-08-13 |
Family
ID=24258214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20043291A Expired - Fee Related JP3197026B2 (ja) | 1990-08-10 | 1991-08-09 | 遅延試験能力を有する走査可能なレジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5068881A (ja) |
| EP (1) | EP0470821A3 (ja) |
| JP (1) | JP3197026B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257223A (en) * | 1991-11-13 | 1993-10-26 | Hewlett-Packard Company | Flip-flop circuit with controllable copying between slave and scan latches |
| US5301335A (en) * | 1992-07-01 | 1994-04-05 | Motorola, Inc. | Register with selective wait feature |
| US5373470A (en) * | 1993-03-26 | 1994-12-13 | United Memories, Inc. | Method and circuit for configuring I/O devices |
| GB9417590D0 (en) * | 1994-09-01 | 1994-10-19 | Inmos Ltd | Scan latch |
| US6353903B1 (en) * | 1994-10-28 | 2002-03-05 | International Business Machines Corporation | Method and apparatus for testing differential signals |
| US6687865B1 (en) * | 1998-03-25 | 2004-02-03 | On-Chip Technologies, Inc. | On-chip service processor for test and debug of integrated circuits |
| US6690221B1 (en) * | 1999-12-03 | 2004-02-10 | Intel Corporation | Method and apparatus to delay signal latching |
| US20030226077A1 (en) * | 2002-05-28 | 2003-12-04 | International Business Machines Corporation | Low power level-sensitive scan mechanism |
| US6938225B2 (en) * | 2002-09-04 | 2005-08-30 | Intel Corporation | Scan design for double-edge-triggered flip-flops |
| US7278074B2 (en) * | 2005-01-26 | 2007-10-02 | Intel Corporation | System and shadow circuits with output joining circuit |
| US7457998B1 (en) | 2005-01-07 | 2008-11-25 | Cadence Design Systems, Inc. | Scan register and methods of using the same |
| US7342846B2 (en) * | 2005-07-22 | 2008-03-11 | Lattice Semiconductor Corporation | Address decoding systems and methods |
| JP2007187458A (ja) * | 2006-01-11 | 2007-07-26 | Nec Electronics Corp | スキャンフリップフロップ回路、及び、半導体集積回路装置 |
| WO2008008546A2 (en) * | 2006-07-14 | 2008-01-17 | Xinghao Chen | Universal reconfigurable scan architecture |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293919A (en) * | 1979-08-13 | 1981-10-06 | International Business Machines Corporation | Level sensitive scan design (LSSD) system |
| US4495629A (en) * | 1983-01-25 | 1985-01-22 | Storage Technology Partners | CMOS scannable latch |
| US4697279A (en) * | 1985-11-04 | 1987-09-29 | Hughes Aircraft Company | Test/master/slave triple latch flip-flop |
| US4782283A (en) * | 1986-08-22 | 1988-11-01 | Aida Corporation | Apparatus for scan testing CMOS integrated systems |
| JP2764908B2 (ja) * | 1988-02-04 | 1998-06-11 | 日本電気株式会社 | カスケード・バッファ回路 |
-
1990
- 1990-08-10 US US07/565,345 patent/US5068881A/en not_active Expired - Lifetime
-
1991
- 1991-08-07 EP EP19910307241 patent/EP0470821A3/en not_active Withdrawn
- 1991-08-09 JP JP20043291A patent/JP3197026B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5068881A (en) | 1991-11-26 |
| JPH04232699A (ja) | 1992-08-20 |
| EP0470821A2 (en) | 1992-02-12 |
| EP0470821A3 (en) | 1993-02-03 |
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