JPH04232699A

JPH04232699A - 遅延試験能力を有する走査可能なレジスタ

Info

Publication number: JPH04232699A
Application number: JP3200432A
Authority: JP
Inventors: Bulent I Dervisoglu; ブレント・アイ・ダーヴィソグル; Gayvin E Stong; ゲイヴィン・イー・ストング
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1990-08-10
Filing date: 1991-08-09
Publication date: 1992-08-20
Anticipated expiration: 2016-08-13
Also published as: EP0470821A2; JP3197026B2; US5068881A; EP0470821A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は走査可能なラッチの分
野に関する。さらに詳細にはこの発明は走査遅延試験を
容易にするように設計された走査可能なラッチに関する
。

【０００２】

【従来の技術】大きなコンピュータシステムの中央演算
処理装置（ＣＰＵ）は基本的にはメモリ素子、組合わせ
論理、およびクロッキングシステムからなる。メモリ素
子はそのコンピュータシステムに用いられるワード寸法
に対応した、レジスタと呼ばれるセットに構成されてい
る。メモリ素子のセットの間には組合わせ論理がある。

【０００３】クロック周期の最後（これはまた次のクロ
ック周期の始めでもある）に組合わせ論理回路の出力の
データは第１のメモリ素子のセットに格納される。この
データはこのメモリ素子のセットの出力となり、したが
ってこの第１のメモリ素子のセットの出力に接続された
他の組合わせ論理回路の入力となる。この他の論理回路
はこのデータに所定の論理機能を及ぼし、クロック周期
の最後にはこの組合わせ論理回路の出力が次のメモリ素
子のセットに格納され、そのセットのうちの少なくとも
いくつかはこの論理回路の入力を提供するラッチのセッ
トを有する。コンピュータシステムが動作する間この処
理が繰り返される。すなわち、データは組合わせ論理回
路によって処理され、格納され、次の組合わせ論理回路
に送られ、再び処理、格納され、これが繰り返される。

【０００４】今日の大型コンピュータシステムに採用さ
れた機能の１つに「走査可能ラッチ」がある。走査可能
ラッチは適当なクロック信号を用いてシフトレジスタの
段に変換することのできるラッチである。走査可能ラッ
チによればその結果得られるシフトレジスタの内容をそ
の内容を試験的にシフトアウトすることによって「走査
する」ことが可能である。このシフトレジスタ、したが
ってラッチにはまた新たなデータをシフトインすること
によって新たな内容を入れることもできる。たとえば、
米国特許第４，４９５，６２９号を参照されたい。また
、同期シーケンス回路のタイミング障害を試験するため
の回路が、マレーシアで１９８３年インターナショナル
・テスト・コンファレンス（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ　Ｔｅｓｔ　Ｃｏｎｆｅｒｅｎｃｅ　（ＣＨ１９３３
−１／８３／００００／０５６０＄０１００　ＩＥＥＥ
））のワイ・ケー（Ｙ．Ｋ．）とナラヤナスワミ（Ｎａ
ｒａｙａｎａｓｗａｍｙ）の論文１９．３、「Ｔｅｓｔ
ｉｎｇ　ｆｏｒ　Ｔｉｍｉｎｇ　Ｆａｕｌｔｓ　ｉｎ　
Ｓｙｎｃｈｒｏｎｏｕｓ　Ｓｅｑｕｅｎｔｉａｌ　Ｉｎ
ｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ（同期型順序集積
回路におけるタイミング誤りの試験）」の　５６０−５
７１ページに開示、説明されている。この発明がこれら
より優れているのはフレキシビリティ、使い勝手、そし
て簡略な構造等においてである。

【０００５】図１には周知の「ゲートラッチ」回路１０
を示し、この回路ではゲート信号Ｇが「ハイ」のとき（
すなわち、論理高レベルにあるとき、ゲートラッチの出
力Ｑがデータ入力Ｄに続く（すなわち、同じ値に設定さ
れる）。ゲート信号Ｇが「ロー」に変わるとＱの変更は
阻止され、ＱはＤが変わってもその最新の値を保持する
。相補ゲートラッチ出ＱＮは常にＱ出力値の反対に設定さ
れる。

【０００６】図２には周知の「２ポート付きのゲートラ
ッチ」回路１２を示す。この回路では、第１のポートの
ゲート出力ＣＬＫと第２のポートのゲート信号Ｓ＿ＣＬ
Ｋのいずれがハイであるかに応じて、ゲートラッチの出
力Ｑが第１のポートのデータ入力Ｄあるいは第２のポー
トのデータ入力ＳＩＮが続く。ＣＬＫとＳ＿ＣＬＫがい
ずれもローである場合、ＤあるいはＳＩＮが変わっても
出力Ｑは変化しない。相補ゲートラッチ出力ＱＮは常に
Ｑの反対に設定される。ＣＬＫとＳ＿ＣＬＫがいずれも
ハイでＤとＳＩＮが反対の値を有する場合ラッチ出力Ｑ
およびＱＮはともにハイである。

【０００７】図３には第１のゲートラッチ１０Ａ、第２
のゲートラッチ１０Ｂ、およびゲートラッチ１０Ａに接
続されたゲート信号ＳＹＳ＿ＣＬＫを反転するインバー
タ１１からなる「マスター／スレーブレジスタ」を示す
。通常、ゲートラッチ１０Ａを「マスターラッチ」と呼
び、ゲートラッチ１０Ｂを「スレーブラッチ」と呼ぶ。

【０００８】ＳＹＳ＿ＣＬＫがローであるとき、マスタ
ーラッチ１０Ａへのゲート信号Ｇはハイであり、それに
よってマスターラッチの出力ＱがＳＹＳ＿ＤＡＴＡ入力
に続く。この間（すなわち、ＳＹＳ＿ＣＬＫがローであ
る間）にスレーブラッチ１０Ｂへのゲート信号Ｇはロー
であり、それによってスレーブラッチ１０Ｂの出力Ｑの
変化が防止される。ＳＹＳ　　ＬＣＫが論理高レベルに
変わるとマスターラッチ１０Ａのゲート信号Ｇが論理低
レベルになり、それによってマスターラッチのデータ入
力Ｄ（ＳＹＳ＿ＤＡＴＡに接続されている）が変わって
もマスターラッチのＱ出力の変化が防止される。この間
（すなわちＳＹＳ＿ＣＬＫがハイのとき）スレーブラッ
チ１０Ｂへのゲート信号はハイであり、それによってス
レーブラッチのＱ出力がマスターラッチのＱ出力と同じ
値をとる。このように、スレーブラッチの出力ＱはＳＹ
Ｓ＿ＣＬＫがローからハイに変わるのに応じて１クロッ
ク周期あたり１度だけ変化することができる。ＳＹＳ＿
ＣＬＫがローからハイに変わるとき、スレーブラッチの
Ｑ出力は、ハイになるＳＹＳ＿ＣＬＫの直前のＳＹＳ＿
ＤＡＴＡ入力の値に設定される。

【０００９】従来の走査可能なレジスタの設計は機能試
験の問題に重点を置いていた。１９７８年５月の「ジャ
ーナル・オブ・デザイン・オートメーション・アンド・
フォ０ルト・トレラント・コンピューティング（Ｊｏｕ
ｒｎａｌ　ｏｆ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ
　ａｎｄ　Ｆａｕｌｔ　Ｔｏｌｅｒａｎｔ　Ｃｏｍｐｕ
ｔｉｎｇ）」の１６５ページから１７８ページのエイチ
ェルベルガー，イー・ビー（Ｅｉｃｈｅｌｂｅｒｇｅｒ
，　Ｅ．Ｂ．）とウィリアムス，ティ・ダブリュ（Ｗｉ
ｌｌｉａｍｓ，　Ｔ．Ｗ．）による「Ａ　Ｌｏｇｉｃ　
Ｄｅｓｉｇｎ　Ｓｔｒｕｃｔｕｒｅ　ｆｏｒ　ＬＳＩ　
Ｔｅｓｔａｂｉｌｉｔｙ（ＬＳＩ試験性に関する論理設
計構造）」を参照されたい。この発明は特定の経路に関
連した遅延の試験の問題を対象とするものである。特定
の装置を特定の速度で動作させることができるかどうか
を試験するのに特殊処理の試験装置が用いられるが、チ
ップあるいはウェハ上の欠陥やばらつきはかかる装置で
は検出されない。チップのピンに高速で試験ベクトルを
加えるとある程度の遅延試験範囲が得られるが、チップ
内の特定の通路に必要なベクトルを発生することは困難
である。

【００１０】

【発明が解決しようとする課題】したがって、この発明
の目的は２つの走査可能なレジスタ間の遅延通路試験を
容易にする手段を提供することである。さらにこの発明
の目的は、走査レジスタ内に２つの異なる値を格納する
ことができ、その第２の値が組合わせ論理（すなわち遅
延通路）を伝搬して立ち上がりクロックエッジでレジス
タの出力に転送され、次の立ち上がりクロックエッジで
走査可能なレジスタに捕捉される走査可能なレジスタを
提供することである。さらに、この発明の他の目的は初
期値が走査可能なレジスタのスレーブラッチ部分にロー
ドされ、それらに換わるべき値が同じレジスタのマスタ
ーラッチ部分にロードされる走査可能なレジスタを提供
することである。これらの２つの値をレジスタにロード
することを可能とする特殊な試験信号を提供しなければ
ならない。これらの特殊試験信号はまた、遅延通路を通
りレジスタに入るマスターラッチからスレーブラッチへ
のデータ値の転送をトリガーする手段を提供しなければ
ならない。

【００１１】

【課題を解決するための手段】この発明は「マスターロ
ード付きの走査レジスタ」（あるいは走査レジスタ）を
提供することによって上述の目的を達成する。

【００１２】この発明による走査レジスタは少なくとも
２つのデータ入力ポート、少なくとも２つのデータ出力
ポート、および少なくとも第１、第２、第３および第４
の制御信号の入力からなる。走査レジスタにおいて、デ
ータ入力ポートに結合された入力を有する第１の手段が
第１および第２の制御信号の状態の所定の組合せの発生
に応じて現れるデータを選択的に格納する。第２の手段
が第３の制御信号の所定の状態の発生に応じて第２のデ
ータ入力ポートに現れるデータを選択的に格納し、少な
くとも１つの入力が少なくとも第１あるいは第２の手段
の出力に結合され、さらにデータ出力ポートに結合され
た出力を有する第３の手段が第４の制御信号の所定の状
態の発生に応じて第１および第２の手段に格納されたデ
ータを選択的に格納する。第３の手段に格納されたデー
タはデータ出力ポートに与えられる。

【００１３】この発明によれば、いずれかのデータ入力
ポートに現れるデータは第１、第２および第３の手段の
うち選択されたものに順次シフトすることができる。こ
のデータは制御信号の所定の状態が所定の順序で発生す
るのに応じて選択された入力ポートから出力ポートにシ
フトされる。

【００１４】この発明の第１実施例によれば、制御信号
の所定の状態が第１の所定の順序で発生するのに応じて
第１の動作モードを選択することができる。このモード
ではデータは第１および第３の手段を介して第１あるい
は第２のいずれかのデータ入力ポートからデータ出力ポ
ートに順次シフト可能であり、一方、別のデータが第２
の手段に格納される。制御信号の所定の状態が第２の所
定の順序で発生するのに応じて第２の動作モードを選択
することができる。この第２の動作モードでは、データ
は第２および第３の手段を介して第２のデータ入力ポー
トから出力データポートに順次シフト可能であり、一方
、別のデータが第１の手段に格納される。

【００１５】第１実施例の第１動作モードでは、第１の
制御信号の順次の所定の状態に応じて第１のデータ入力
ポートからデータ出力ポートに出力される。さらに、第
２の制御信号の所定の状態とそれに続く第１の制御信号
の所定の状態に応じて第２のデータ入力ポートからデー
タ出力ポートに出力される。

【００１６】第１実施例の第２動作モードでは、第３の
制御信号の所定の状態とそれに続く第４の制御信号の所
定の状態に応じて第２のデータ入力ポートから第２およ
び第３の手段のみを介してデータ出力ポートに出力され
る。

【００１７】他の実施例と動作モードを次に詳細に説明
する。

【００１８】

【実施例】この発明の実施例を図４−図１２を参照して
説明する。図中同一の参照符号は同一の要素を指す。

【００１９】図４はこの発明の第１実施例を示す。ここ
ではこの実施例を「マスターロード付きの走査レジスタ
」と呼び、マスターラッチ１２、スレーブラッチ１２Ｂ
、走査ラッチ１０ＡおよびＮＯＲゲート１３からなる。

【００２０】図４および図６の実施例の動作の概略を説
明する。ここでは図４を参照するが図６の実施例の動作
は実質的に同じである。（相違点は図６の説明から容易
に明らかとなる。）２つの動作モードがある。第１の動
作モードは特定のクロック信号の所定の状態の第１の所
定の順序にしたがって選択される。クロック信号はこの
装置の動作を制御するため、基本的な制御信号である。この第１の動作モードでは、データは「ＳＹＳ＿ＤＡＴ
Ａ」あるいは「ＳＣＡＮ＿ＩＮ」データからマスターラ
ッチ１２Ａおよびスレーブラッチ１２Ｂを介して出力デ
ータポート（すなわち「Ｑ＿ＯＵＴ」）に順次シフトさ
れ、異なるデータが走査ラッチ１０Ａに格納される。

【００２１】この第１の動作モードではデータはＳＹＳ
＿ＣＬＫ信号の立ち上がりエッジが順次発生するのに応
じて、ＳＹＳ＿ＤＡＴＡ入力ポートからＱ＿ＯＵＴ出力
ポートにシフトされる。データはＭ＿ＬＯＡＤ信号のパ
ルスがハイになるのに続き、ＳＹＳ＿ＣＬＫ信号のパル
スがハイになるのに応じてＳＣＡＮ＿ＩＮ入力ポートか
らＱ＿ＯＵＴ出力ポートにシフトされる。

【００２２】第２の動作モードは制御信号の所定の状態
の第２の所定の順序にしたがって選択される。この動作
モードでは、データはＳＣＡＮ＿ＩＮデータポートから
走査ラッチ１０Ａ及びスレーブラッチ１２Ｂを介してＳ
ＣＡＮ＿ＯＵＴデータポートに順次シフトされ、異なる
データがマスターラッチ１２Ａに格納される。

【００２３】この第２の動作モード中、データはＣＬＫ
＿Ｂ信号のパルスがハイになるのに続き、ＣＬＫ＿Ａ信
号のパルスがハイになるのに応じて、ＳＣＡＮ＿ＩＮ入
力ポートから走査ラッチ１０Ａとスレーブラッチ１２Ｂ
のみを介してＳＣＡＮ＿ＯＵＴ出力ポートにシフトされ
る。

【００２４】図４の回路を詳細に説明する。

【００２５】マスターラッチ１２Ａとスレーブラッチ１
２Ｂはそれぞれが２つのポートを有するゲートラッチ回
路であり、走査ラッチ１０Ａはゲートラッチである。こ
れらはそれぞれ発明の背景の部分で説明した。３つの信
号Ｍ＿ＬＯＡＤ、Ｄ＿ＳＴＲＢおよびＳＹＳ＿ＣＬＫが
すべてローであるとき、マスターラッチ１２Ａの出力Ｑ
がＳＹＳ＿ＤＡＴＡ入力に続く。マスターラッチ１２Ａ
の出力Ｑは、ＳＹＳ＿ＣＬＫがローからハイに変わると
きにＣＬＫ＿Ａをローに維持することによって、スレー
ブラッチ１２Ｂの出力（これはまたマスターロード付き
走査レジスタ回路１４全体のＱ＿ＯＵＴ出力でもある）
に移動する。これによってマスターラッチとスレーブラ
ッチの対は図３に示し、また上述したようなマスタース
レーブレジスタ回路のように動作する。

【００２６】走査ラッチ１０ＡはＣＬＫ＿Ｂがハイに設
定されているとき走査ラッチ出力ＱがＳＣＡＮ＿ＩＮに
続くように別途動作させることができる。ＣＬＫ＿Ｂが
ローに変わったとき、ＳＣＡＮ＿ＩＮが変わっても走査
ラッチ１０Ａの出力Ｑの最新値が保存される。走査ラッ
チ１０ＡのＱ出力からの値は、ＳＹＳ＿ＣＬＫがローで
あることを前提としてスレーブラッチ１２ＢへのＣＬＫ
＿Ａ信号がハイであるときＣＬＫ＿Ｂをローに維持する
ことによってスレーブラッチ１２ＢのＱ出力に転送する
ことができる。

【００２７】Ｍ＿ＬＯＡＤはマスターラッチ１２Ａの第
２のポートのゲート信号として用いられる。ＳＹＳ＿Ｃ
ＬＫあるいはＤ＿ＳＴＲＢがハイに設定されているとき
、マスターラッチ１２Ａの出力ＱはＭ＿ＬＯＡＤがハイ
に設定されているときＳＣＡＮ＿ＩＮの値に続く。Ｄ＿
ＳＴＲＢはマスターラッチ１２Ａに入るＳＹＳ＿ＣＬＫ
信号を不能にする信号として用いられる。Ｄ＿ＳＴＲＢ
がハイに設定されているとき、マスターラッチ１２Ａの
第１のポートのゲート信号ＣＬＫはローとなり、マスタ
ーラッチ１２ＡはＳＹＳ＿ＤＡＴＡおよびＳＹＳ＿ＣＬ
Ｋに変化しない。

【００２８】マスターロード付き走査レジスタ１４の注
目すべき特徴として、まずＳＹＳ＿ＣＬＫがローからハ
イに変わるときマスターラッチ１２Ｂがマスターラッチ
１２Ａからロードされる前にマスターラッチ１２ＡのＱ
出力が変化するのを防止する能力がある。これはＤ＿Ｓ
ＴＲＢをハイに維持することによって達成される。第２
の特徴はシステムデータ入力（ＳＹＳ＿ＤＡＴＡ）と異
なるデータ入力源（すなわちＳＣＡＮ＿ＩＮ）からマス
ターラッチ１２ＡのＱ出力を設定する能力である。

【００２９】これら２つの特徴は、ＳＣＡＮ＿ＩＮおよ
びＭ＿ＬＯＡＤ信号を用いて所望の値をマスターラッチ
１２ＡのＱ出力をロードし、Ｄ＿ＳＴＲＢをハイに維持
することによって、ＳＹＳ＿ＣＬＫのローからハイへの
変化とともに、Ｑ＿ＯＵＴ出力での任意の所望の値（現
在の値の補数を含む）への遷移を起こすことを可能とす
る。Ｄ＿ＳＴＲＢ信号がないと、ＳＹＳ＿ＣＬＫがハイ
に設定される前にＳＹＳ＿ＤＡＴＡが変わらなければな
らない場合、マスターラッチ１２ＡのＱ出力にロードさ
れた値が変化するおそれがある。

【００３０】上述したタイプの走査レジスタ１４は通常
、デジタルシステムにおいてそのシステムの内部状態変
数を実施するために用いられる。さらに、個々の走査レ
ジスタ１４は、走査レジスタ「ｉ」からのＳＣＡＮ＿Ｏ
ＵＴ出力信号が走査レジスタ「ｉ＋１」のＳＣＡＮ＿Ｉ
Ｎ入力に接続され、それによって集合的に「走査通路」
と呼ばれる走査レジスタの連鎖を形成するように互いに
接続される。

【００３１】図５において、この連鎖の最初の走査レジ
スタ１４Ａ（最低の序数「ｉ」の付いた走査レジスタ）
のＳＣＡＮ＿ＩＮと最後の走査レジスタ１４Ｃ（最高の
序数「ｉ」の付いた走査レジスタ）からのＳＣＡＮ＿Ｏ
ＵＴはこの走査通路が実施された集積回路全体のＳＣＡ
Ｎ＿ＩＮＰＵＴピンとＳＣＡＮ＿ＯＵＴＰＵＴピンを分
離するために接続される。すべての走査レジスタはＣＬ
Ｋ＿Ａ、ＣＬＫ＿Ｂ、Ｄ＿ＳＴＲＢおよびＭ＿ＬＯＡＤ
信号を共有する。このようにして、個々の走査レジスタ
回路１４Ａ、１４Ｂその他のマスターラッチ部分１２Ａ
は、Ｄ＿ＳＴＲＢおよびＭ＿ＬＯＡＤをハイに、ＳＹＳ
ＣＬＫをローに設定し、集積回路全体へのＳＣＡＮ＿Ｉ
Ｎ信号とともに交互の（重なり合わない）ＣＬＫ＿Ａお
よびＣＬＫ＿Ｂ信号を用いて所定の値に設定することが
できる。行先の走査レジスタが走査通路に沿って接続さ
れるのと同じ順序でＳＣＡＮ＿ＩＮ端子に所望の値が現
れる。走査レジスタ１４Ａ、１４Ｂ、１４Ｃその他に所
定の値をシリアルにシフトインする動作は「スキャンイ
ン」動作と呼ばれる。これを行った後はＭ＿ＬＯＡＤ信号がローに設定され、
Ｄ＿ＳＴＲＢをハイに維持しつつもう１度スキャンイン
が行われてそれぞれのスレーブラッチ１２Ｂを設定する
。

【００３２】２度目のスキャンインの間、走査レジスタ
１４Ａ、１４Ｂその他のマスターラッチ１２Ａ部分は、
Ｍ＿ＬＯＡＤがローであり、Ｄ＿ＳＴＲＢがハイである
ため変更されない。この段階で２つの連続するＳＹＳ＿
ＣＬＫパルスが全回路に加えられ、Ｄ＿ＳＴＲＢは２つ
のＳＹＳ＿ＣＬＫのローからハイへの遷移の間に論理低
レベルに変化する。これは別のラッチあるいはラッチの
対を用いてこのラッチ（あるいはラッチ対）がＳＹＳ＿
ＣＬＫの立ち上がりエッジに続いてリセットされる（す
なわちＤ＿ＳＴＲＢがローに設定される）ようにＤ＿Ｓ
ＴＲＢを提供することによって達成される。正しく動作
させるためには、ＳＹＳ＿ＣＬＫの第１の立ち上がりエ
ッジに続くＤ＿ＳＴＲＢの新しい値は第２のＳＹＳ＿Ｃ
ＬＫパルスの前にすべての走査レジスタ回路にとって利
用可能でなければならない。さらにＤ＿ＳＴＲＢレジス
タは走査通路に沿っていてはならない。これは走査通路
に沿っていると走査動作中にその値が変化し、このため
にマスターラッチ回路のデータが失われるおそれがある
ためである。図１４はフリップフロップ回路を用いてＤ
＿ＳＴＲＢを実施する方法を示す。この方法では第１の
ＳＹＳ＿ＣＬＫパルスが走査レジスタ１４Ａ、１４Ｂ、
１４Ｃその他のスレーブラッチ１２Ｂの部分がそれぞれ
のマスターラッチ部分１２Ａにある所定の値から更新さ
れることを可能とする。Ｄ＿ＳＴＲＢを第２のＳＹＳ＿
ＣＬＫパルスの前に論理低レベルに設定することによっ
て、レジスタをＳＹＳ＿ＣＬＫの第２の立ち上がりエッ
ジのその通常のシステム入力ＳＹＳ＿ＤＡＴＡで更新す
ることが可能となる。

【００３３】デジタルシステムの組合わせ論理が第２の
ＳＹＳ＿ＣＬＫパルスの到着前に第１のＳＹＳ＿ＣＬＫ
パルスでスレーブラッチ１２Ｂ回路の出力Ｑ＿ＯＵＴに
設定された値に適切に応答するのに十分な時間を有しな
いほど第１および第２のＳＹＳ＿ＣＬＫパルスの間隔が
小さくなるまで、第１および第２のＳＹＳ＿ＣＬＫパル
スの時間間隔を徐々に短くすることによって何回か実験
をくり返すことが可能である。この故障ポイントがこの
組合わせ回路の伝搬遅延の測定値となる。

【００３４】図６はマスターロード回路付き走査レジス
タの別の実施例１６を示す。この実施例は「マスターロ
ードおよび２重反転付き走査レジスタ」と呼ばれる。図
６の回路において、ラッチ回路１２Ａ’および１２Ｂ’
の反転出力ＱＮが非反転Ｑ出力の代わりに用いられてお
り、走査レジスタ１６の出力ＳＣＡＮ＿ＯＵＴはスレー
ブラッチ１２Ｂ’のＱ出力から得られる。この信号の交
換の効果はマスターラッチ１２Ａ’あるいは走査ラッチ
１０Ａ’からスレーブラッチ１２Ｂ’へのデータ転送、
並びに走査レジスタ１６の入力ＳＹＳ＿ＤＡＴＡあるい
はスキャンインからマスターラッチ１２Ａ’へのデータ
転送の度にデータ極性の反転が起こることである。これ
は走査レジスタ１６の入力ＳＹＳ＿ＤＡＴＡから走査レ
ジスタ１６の出力Ｑ＿ＯＵＴへのデータ転送には影響し
ない。それは反転が偶数回起こり互いに打ち消し合うた
めである。走査レジスタ１６の出力ＳＣＡＮ＿ＯＵＴは
常に走査レジスタ１６の出力Ｑ＿ＯＵＴの補数を格納す
る。走査レジスタ１６の入力ＳＣＡＮ＿ＩＮから走査レ
ジスタ１６の出力ＳＣＡＮ＿ＯＵＴへのデータ転送は、
この転送がマスターラッチ１２Ａ’を介して行われる場
合にのみデータ極性の反転を伴う。

【００３５】図６の回路は図４の回路にはない重要な機
能を有する。それは、図６のマスターラッチ１２Ａ’に
ラッチされた（また、Ｄ＿ＳＴＲＢのハイに設定するこ
とによりそこのセーブされた）データが後にスレーブラ
ッチ１２Ｂ’に移される際に反転されるためである。マ
スターラッチ１２Ａ’とスレーブラッチ１２Ｂ’のＱ出
力を同じ値に初期設定することが可能である。Ｑ＿ＯＵ
ＴがＱの値に初期設定され、次にＳＹＳ＿ＣＬＫがロー
からハイに変わるときにＱの値の補数に変わることがわ
かる。したがって、Ｄ＿ＳＴＲＢとＭ＿ＬＯＡＤをハイ
に設定してスキャンインを行った場合、Ｍ＿ＬＯＡＤが
ローへ降下し、次に２つの連続するＳＹＳ＿ＣＬＫパル
スを加え、Ｄ＿ＳＴＲＢが立ち上がりエッジの間で変化
しうるようにすることによってすべてのＱ＿ＯＵＴ信号
を反対の状態に変えるように、すべての走査レジスタは
、スレーブラッチ１２Ｂ’中の値と同じ値をマスターラ
ッチ１２Ａ’に有するように設定されている。多くの場
合，　これは望ましい効果である。なぜならこれによっ
てチップ組合わせ回路への効果を後続のＳＹＳ＿ＣＬＫ
パルスによって捕捉することのできる信号遷移を作り出
すことが可能になるためである。遅延通路試験は２つの
ＳＹＳ＿ＣＬＫパルスが加えられる前に第２のスキャン
インを行う必要なく実行することができる。

【００３６】図７および図８はそれぞれ図４および図６
の回路と同様に動作するこの発明のまた別の実施例を示
す。図７および図８の実施例はマスターラッチ１２Ａ’
’、スレーブラッチ１２Ｂ’’、および走査ラッチ１０
Ａ’’の間が相互接続されている点で図４および図６に
示すものと異なる。図７において、マスターラッチとス
レーブラッチの対は図４に示す通常のマスタースレーブ
レジスタと同様な方法で相互接続されている。別の走査
ラッチ１０Ａ’’がスレーブラッチ１２Ｂ’’のＱ端子
から駆動される。

【００３７】図８の回路は図７の回路と同様である。た
だし、各ラッチ１２Ａ’’’、１２Ｂ’’’、１０Ａ’
’’の反転出力ＱＮがその非反転Ｑ出力の代わりに用い
られている点で異なる。これによって図６の回路に関し
て上に述べたのと同じ効果が生まれる。

【００３８】図７および図８の実施例の動作を図７を参
照して説明する。（図４と図６の場合と同様に、図７と
図８の実施例の動作の相違点は容易に理解できよう。）
ここでも２つの動作モードがある。第１の動作モードは
制御信号ＳＹＳ＿ＣＬＫおよびＭ＿ＬＯＡＤの所定の状
態の第１の所定の順序にしたがって選択される。データ
はＳＹＳ＿ＤＡＴＡあるいはＳＣＡＮ＿ＩＮ入力ポート
からマスターラッチ１２Ａ’’およびスレーブラッチ１
２Ｂ’’を介してＱ＿ＯＵＴデータ出力ポートに順次シ
フトされる。このデータはまた格納およびＳＣＡＮ＿Ｏ
ＵＴデータ出力ポートでの表示用に、走査ラッチ１０Ａ
’’にも利用可能である。

【００３９】第１の動作モードによれば、データはＳＹ
Ｓ＿ＣＬＫ信号の立ち上がりエッジが順次発生するのに
応じてＳＹＳ＿ＤＡＴＡ入力ポートからＱ＿ＯＵＴ出力
ポートにシフトされる。さらに、データはＭ＿ＬＯＡＤ
信号のパルスがハイになるのに続いてＳＹＳ＿ＣＬＫ信
号がハイになるのに応じてＳＣＡＮ＿ＩＮポートからＱ
＿ＯＵＴポートにシフトされる。

【００４０】第２の動作モードは制御信号の所定の状態
の第２の所定の順序にしたがって選択される。このモー
ドでは、データはＣＬＫ＿Ｂ信号のパルスがハイになる
のに続いてＣＬＫ＿Ａ信号がハイになるのに応じてＳＣ
ＡＮ＿ＩＮポートからスレーブラッチ１２Ｂ’’および
走査ラッチ１０Ａ’’のみを介してＱ＿ＯＵＴおよびＳ
ＣＡＮ＿ＯＵＴ出力ポートにシフトされる。

【００４１】各種の実施例のマスターラッチ１２、１２
Ａ’、１２Ａ’’に関連するＮＯＲゲートは別紙クレー
ムに定義する発明のマスターラッチの一部と考えること
ができるが、クレームの範囲はクレームに明記される場
合を除き図示したＮＯＲゲートあるいはＮＯＲ機能を有
するマスターラッチを使用する場合に限定されないこと
に注意を要する。

【００４２】図９〜図１１は試験信号ＣＬＫ＿Ａ、ＣＬ
Ｋ＿Ｂ、Ｍ＿ＬＯＡＤおよびＤ＿ＳＴＲＢのタイミング
図を示す。Ｑ１はスレーブラッチ１２Ｂ’’’に走査さ
れた値、Ｑ２はマスターラッチ１２Ａ’’’に走査され
た値、またＱ３はレジスタ２０内に捕捉されたシステム
入力データを表す。

【００４３】図１２にはＥＮＡＢＬＥ機能を有するマス
ターロードおよび２重反転付き走査レジスタ２０のＣＭ
ＯＳへの具体的な実施例を示す。図１３、図１４、図１
５および図１６は図１２に用いる各種の制御信号の発生
の態様を示す。図１７の表は図８に示すレジスタの動作
を表で説明したものである。

【００４４】

【発明の効果】以上のように本発明によれば、２つの走
査可能なレジスタ間の遅延通路試験を容易にする手段が
提供される。さらに、本発明によれば、走査レジスタ内
に２つの異なる値を格納することができ、その第２の値
が組合わせ論理（すなわち遅延通路）を伝搬して立ち上
がりクロックエッジでレジスタの出力に転送され、次の
立ち上がりクロックエッジで走査可能なレジスタに捕捉
される走査可能なレジスタが提供される。さらにまた、
本発明によれば、初期値が走査可能なレジスタのスレー
ブラッチ部分にロードされ、それらに換わるべき値が同
じレジスタのマスターラッチ部分にロードされる走査可
能なレジスタが提供される。さらに、本発明によれば、
これらの２つの値をレジスタにロードすることを可能と
する特殊な試験信号が提供可能である。さらに、また、
本発明によれば、これらの特殊試験信号に関し、遅延通
路を通りレジスタに入るマスターラッチからスレーブラ
ッチへのデータ値の転送をトリガーする手段が提供され
る。

【００４５】当該技術の熟練者には本明細書および添付
図面を検討すれば実施例に多くの変更改造を成し得るこ
とが明白であろう。この発明の精神と範囲に含まれるか
かる変更改造はすべてこの発明に含まれるものと考えら
れ、この発明は別紙クレームによってのみ限定される。

【図面の簡単な説明】

【図１】従来の「ゲートラッチ」回路のブロック図であ
る。

【図２】従来の「２ポート付きのゲートラッチ」回路の
ブロック図である。

【図３】従来の「マスター／スレーブ」レジスタ回路の
ブロック図である。

【図４】この発明による「マスターロード付き走査レジ
スタ」のブロック図である。

【図５】この発明による走査経路のブロック図である。

【図６】図４の回路の代替実施例のブロック図である。

【図７】図４の回路の代替実施例のブロック図である。

【図８】図６の回路の代替実施例のブロック図である。

【図９】図８の回路のタイミング図である。

【図１０】図８の回路のタイミング図である。

【図１１】図８の回路のタイミング図である。

【図１２】ＣＭＯＳに実施されＥＮＡＢＬＥ機能を有す
る図８の概略図である。

【図１３】図１２において用いられる各種信号がどのよ
うにして引き出されるかを示している。

【図１４】図１２において用いられる各種信号がどのよ
うにして引き出されるかを示している。

【図１５】図１２において用いられる各種信号がどのよ
うにして引き出されるかを示している。

【図１６】図１２において用いられる各種信号がどのよ
うにして引き出されるかを示している。

【図１７】図８の回路の動作を説明する表である。

【符号の説明】

１０Ａ　　走査ラッチ１２　　　　マスターラッチ１２Ｂ　　スレーブラッチ１３　　　　ＮＯＲゲート

Claims

【特許請求の範囲】

【請求項１】少なくとも第１及び第２のデータ入力ポー
トと、少なくとも１つのデータ出力ポートと、少なくと
も第１、第２、第３及び第４の制御信号用入力とを備え
た、走査レジスタであって：（ａ）　第１の手段は、少なくとも前記第１及び第２の
制御信号の予め設定された状態の組合わせの出現に従い
、前記データ入力ポートの一方に表れるデータを選択的
に格納するべく、前記第１及び第２のデータ入力ポート
に接続された入力を備えており；（ｂ）　第２の手段は、少なくとも前記第３の制御信号
の予め設定された状態の出現に従い、前記データ入力ポ
ートの他方に表れるデータを選択的に格納するべく、前
記第２のデータ入力ポートに接続された少なくとも１つ
の入力を備えており；（ｃ）　第３の手段は、少なくとも前記第１及び第２の
手段の一方の出力に接続された少なくとも１つの入力ポ
ートを備え、さらに、少なくとも第４の制御信号の予め
設定された状態の出現に従い、前記第１及び第２の手段
の一方に格納されたデータを選択的に格納するべく、前
記データ出力ポートに接続された出力を備え、内部に格
納されたデータは前記データ出力ポートから出力され；
（ｄ）　前記第１及び第２のデータ入力ポートの一方に
表れたデータは、少なくとも前記制御信号の内から選択
されたものの予め設定された状態の予め設定された順序
の出現に従って、前記第１、第２及び第３の手段の内か
ら選択されたものを介して、前記出力ポートに順次シフ
ト可能であること；から成ることを特徴とする走査レジ
スタ。