JPH06160479A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
- Publication number
- JPH06160479A JPH06160479A JP4317016A JP31701692A JPH06160479A JP H06160479 A JPH06160479 A JP H06160479A JP 4317016 A JP4317016 A JP 4317016A JP 31701692 A JP31701692 A JP 31701692A JP H06160479 A JPH06160479 A JP H06160479A
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- JP
- Japan
- Prior art keywords
- signal
- scan
- circuit
- flip
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】スキャンパステスト時におけるシフト動作モー
ドにおいて、確実なシフトレジスタ動作をさせる。 【構成】基本回路として使用されるスキャンパス用フリ
ップフロップ１は、データ端Ｄにスキャンモードコント
ロール信号ＳＭＣに対応してセレクタ２を介してスキャ
ンイン信号ＳＩまたはデータ信号ＳＤを入力しクロック
端Ｃにクロック信号ＳＣＫを入力してＱ出力端ＱからＱ
出力信号ＳＱをまたＱＲ端から反転Ｑ出力信号ＳＱＲを
出力するフリップフロップ３と、反転Ｑ出力信号ＳＱＲ
を出力スキャンアウト信号ＳＯとして出力するゲートに
クロック信号ＳＣＫを入力するトランスファ・ゲート４
とラッチ回路５とを有している
ドにおいて、確実なシフトレジスタ動作をさせる。 【構成】基本回路として使用されるスキャンパス用フリ
ップフロップ１は、データ端Ｄにスキャンモードコント
ロール信号ＳＭＣに対応してセレクタ２を介してスキャ
ンイン信号ＳＩまたはデータ信号ＳＤを入力しクロック
端Ｃにクロック信号ＳＣＫを入力してＱ出力端ＱからＱ
出力信号ＳＱをまたＱＲ端から反転Ｑ出力信号ＳＱＲを
出力するフリップフロップ３と、反転Ｑ出力信号ＳＱＲ
を出力スキャンアウト信号ＳＯとして出力するゲートに
クロック信号ＳＣＫを入力するトランスファ・ゲート４
とラッチ回路５とを有している
Description
【０００１】
【産業上の利用分野】本発明は半導体論理集積回路に関
し、特にスキャンパステスト回路を構成するフリップフ
ロップの回路構成に関する。
し、特にスキャンパステスト回路を構成するフリップフ
ロップの回路構成に関する。
【０００２】
【従来の技術】従来の半導体論理集積回路のスキャンパ
ステスト回路については、代表的な文献の「1983年10
月、ヴイ・エル・エス・アイ・ デザイン、第３４頁〜
第４２頁（ＶＬＳＩ ＤＥＳＩＧＮ ＯＣＴＯＢＥＲ，
1983，PP34〜42）」に記述されているが、その動作機能
を分かり易く説明するために機能が同様な図４の回路を
示す。
ステスト回路については、代表的な文献の「1983年10
月、ヴイ・エル・エス・アイ・ デザイン、第３４頁〜
第４２頁（ＶＬＳＩ ＤＥＳＩＧＮ ＯＣＴＯＢＥＲ，
1983，PP34〜42）」に記述されているが、その動作機能
を分かり易く説明するために機能が同様な図４の回路を
示す。
【０００３】各フリップフロップ３ａ〜３ｄのデータ信
号ＳＤはセレクタ２ａ〜２ｄによって切り換えることが
でき、通常動作時には各フリップフロップ３ａ〜３ｄの
データ信号は組合せ回路６の出力する信号Ｓ６ａ〜Ｓ６
ｄを入力する。
号ＳＤはセレクタ２ａ〜２ｄによって切り換えることが
でき、通常動作時には各フリップフロップ３ａ〜３ｄの
データ信号は組合せ回路６の出力する信号Ｓ６ａ〜Ｓ６
ｄを入力する。
【０００４】スキャンパステスト時には各フリップフロ
ップ３ａ〜３ｄのデータ信号を切り換えるセレクタ２ａ
〜２ｄによりシフトレジスタ構成とし、シフトレジスタ
動作を可能とした上、スキャンインＳＩにより信号をデ
ータ端Ｄに入力し、クロック信号ＳＣＫにより、各フリ
ップフロップ３ａ〜３ｄのＱ出力信号ＳＱａ〜ＳＱｃ値
を入力した。
ップ３ａ〜３ｄのデータ信号を切り換えるセレクタ２ａ
〜２ｄによりシフトレジスタ構成とし、シフトレジスタ
動作を可能とした上、スキャンインＳＩにより信号をデ
ータ端Ｄに入力し、クロック信号ＳＣＫにより、各フリ
ップフロップ３ａ〜３ｄのＱ出力信号ＳＱａ〜ＳＱｃ値
を入力した。
【０００５】同様にしてスキャンアウトＳＱｄを観測す
ることにより各フリップフロップ３ａ〜３ｄの値を出力
することによって全フリップフロップの総合回路テスト
を行うことができる。
ることにより各フリップフロップ３ａ〜３ｄの値を出力
することによって全フリップフロップの総合回路テスト
を行うことができる。
【０００６】
【発明が解決しようとする課題】上述した従来のスキャ
ンパス回路を構成する半導体論理集積回路は、シフトレ
ジスタ動作をさせるためのクロック信号線の引き回し
や、クロック信号のドライブ能力不足によるバッファ挿
入等により、各フロップフロップ回路に加わるクロック
信号のタイミングがズレることにより、スキャンパステ
スト時においてはそれぞれのフリップフロップがデータ
信号を取り込むタイミングに差が生じ、その結果正常な
シフトレジスタ動作ができなることがあった。
ンパス回路を構成する半導体論理集積回路は、シフトレ
ジスタ動作をさせるためのクロック信号線の引き回し
や、クロック信号のドライブ能力不足によるバッファ挿
入等により、各フロップフロップ回路に加わるクロック
信号のタイミングがズレることにより、スキャンパステ
スト時においてはそれぞれのフリップフロップがデータ
信号を取り込むタイミングに差が生じ、その結果正常な
シフトレジスタ動作ができなることがあった。
【０００７】すなわち各フリップフロップのクロック信
号は同時に入らなければならず、クロックスキュー等が
あるとシフトレジスタ動作を行なわないことがあった。
号は同時に入らなければならず、クロックスキュー等が
あるとシフトレジスタ動作を行なわないことがあった。
【０００８】この事態が発生するのを回避するためのク
ロック信号のタイミング設計を行うことは困難であると
いう問題があり、ラッチ回路を２段にし、２層クロック
を使用する等の回避策等が必要であった。
ロック信号のタイミング設計を行うことは困難であると
いう問題があり、ラッチ回路を２段にし、２層クロック
を使用する等の回避策等が必要であった。
【０００９】本発明の目的はスキャンパステスト回路の
クロック信号設計が容易な半導体論理集積回路を提供す
ることにある。
クロック信号設計が容易な半導体論理集積回路を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明の半導体論理集積
回路は、データ端にスキャンモード制御信号に対応して
スキャンイン信号またはデータ信号を入力しクロック端
にクロック信号を入力して動作する複数のフリップフロ
ップを縦続接続し、シフトレジスタ回路として動作させ
るスキャンパステスト回路に構成できる半導体論理集積
回路において、前記スキャンパステスト回路は、前記シ
フトレジスタ回路内のそれぞれ前記フリップフロップの
出力信号が、前記クロック信号をゲートに入力するトラ
ンスファ・ゲートとラッチ回路とを介して出力スキャン
アウト信号として出力して構成されている。
回路は、データ端にスキャンモード制御信号に対応して
スキャンイン信号またはデータ信号を入力しクロック端
にクロック信号を入力して動作する複数のフリップフロ
ップを縦続接続し、シフトレジスタ回路として動作させ
るスキャンパステスト回路に構成できる半導体論理集積
回路において、前記スキャンパステスト回路は、前記シ
フトレジスタ回路内のそれぞれ前記フリップフロップの
出力信号が、前記クロック信号をゲートに入力するトラ
ンスファ・ゲートとラッチ回路とを介して出力スキャン
アウト信号として出力して構成されている。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。本実施例
のスキャンパス用フリップフロップ１は、データ端Ｄに
スキャンモードコントロール信号ＳＭＣに対応してセレ
クタ２を介してスキャンイン信号ＳＩまたはデータ信号
ＳＤを入力しクロック端Ｃにクロック信号ＳＣＫを入力
してＱ出力端ＱからＱ出力信号ＳＱをまたＱＲ出力端Ｑ
Ｒから反転Ｑ出力信号ＳＱＲを出力するフリップフロッ
プ３と、反転Ｑ出力信号ＳＱＲを出力スキャンアウト信
号ＳＯとして出力するゲートにクロック信号ＳＣＫを入
力するトランスファ・ゲート４とラッチ回路５とを有し
ている。
る。図１は本発明の一実施例の回路図である。本実施例
のスキャンパス用フリップフロップ１は、データ端Ｄに
スキャンモードコントロール信号ＳＭＣに対応してセレ
クタ２を介してスキャンイン信号ＳＩまたはデータ信号
ＳＤを入力しクロック端Ｃにクロック信号ＳＣＫを入力
してＱ出力端ＱからＱ出力信号ＳＱをまたＱＲ出力端Ｑ
Ｒから反転Ｑ出力信号ＳＱＲを出力するフリップフロッ
プ３と、反転Ｑ出力信号ＳＱＲを出力スキャンアウト信
号ＳＯとして出力するゲートにクロック信号ＳＣＫを入
力するトランスファ・ゲート４とラッチ回路５とを有し
ている。
【００１２】ここで、インバータ１Ｎ２の駆動能力はフ
リップフロップ３のＱ出力信号ＳＱの駆動能力よりも十
分に小さいものとし、フリップフロップ３はクロック信
号ＳＣＫが“０”レベルから“１”レベルへの変化によ
ってフリップフロップ動作を行うエッジトリガ型のフリ
ップフロップとし、トランスファ・ゲート４はクロック
信号ＳＣＫが“０”レベルでは導通状態となり、クロッ
ク信号ＳＣＫが“１”レベルではデータを遮断するモー
ドになるものとする。
リップフロップ３のＱ出力信号ＳＱの駆動能力よりも十
分に小さいものとし、フリップフロップ３はクロック信
号ＳＣＫが“０”レベルから“１”レベルへの変化によ
ってフリップフロップ動作を行うエッジトリガ型のフリ
ップフロップとし、トランスファ・ゲート４はクロック
信号ＳＣＫが“０”レベルでは導通状態となり、クロッ
ク信号ＳＣＫが“１”レベルではデータを遮断するモー
ドになるものとする。
【００１３】図２は図１の回路の動作を説明すためのタ
イミングチャートである。従来から知られているスキャ
ンパステスト時のシフト動作を行なう場合は、セレクタ
２はスキャンモードコントロール信号ＳＭＣによってス
キャンイン信号ＳＩを選択・出力する。
イミングチャートである。従来から知られているスキャ
ンパステスト時のシフト動作を行なう場合は、セレクタ
２はスキャンモードコントロール信号ＳＭＣによってス
キャンイン信号ＳＩを選択・出力する。
【００１４】この状態においては、クロック信号ＳＣＫ
を“０”レベルに保持しておくことによってトランスフ
ァ・ゲート４が導通モードとなっているため、フリップ
フロップ３の駆動能力がインバータＩＮ２の駆動能力よ
り大きいことにより、フリップフロップ３の出力する反
転Ｑ出力信号ＳＱＲの値がインバータＩＮ１の入力信号
となりスキャンアウト信号ＳＯとしてフリップフロップ
３の反転信号ＳＱＲが出力される。
を“０”レベルに保持しておくことによってトランスフ
ァ・ゲート４が導通モードとなっているため、フリップ
フロップ３の駆動能力がインバータＩＮ２の駆動能力よ
り大きいことにより、フリップフロップ３の出力する反
転Ｑ出力信号ＳＱＲの値がインバータＩＮ１の入力信号
となりスキャンアウト信号ＳＯとしてフリップフロップ
３の反転信号ＳＱＲが出力される。
【００１５】次にクロック信号ＳＣＫが“０”レベルか
ら“１”レベルに変化した時点ｔ１の場合、フリップフ
ロップ３はセレクタ回路２の出力信号Ｓ２と同じ値をＱ
出力端Ｑに、その反転信号をＱＲ出力端ＱＲに伝達す
る。
ら“１”レベルに変化した時点ｔ１の場合、フリップフ
ロップ３はセレクタ回路２の出力信号Ｓ２と同じ値をＱ
出力端Ｑに、その反転信号をＱＲ出力端ＱＲに伝達す
る。
【００１６】しかしながら、同時にトランスファ・ゲー
ト４は遮断され、ラッチ回路５のインバータＩＮ１，Ｉ
Ｎ２が互いに補完し合うあうことにより、スキャンアウ
ト信号ＳＯには前の値が保持されている。
ト４は遮断され、ラッチ回路５のインバータＩＮ１，Ｉ
Ｎ２が互いに補完し合うあうことにより、スキャンアウ
ト信号ＳＯには前の値が保持されている。
【００１７】さらにクロック信号ＳＣＫが“１”レベル
から“０”レベルに変化する時点ｔ２でトランスファ・
ゲート４は導通状態となり、フリップフロップ３とイン
バータ回路ＩＮ２の駆動能力の差により、インバータＩ
Ｎ１の入力信号はフリップフロップ回路３のＱ出力端Ｑ
の値となり、スキャンアウト信号ＳＯとしてはフリップ
フロップ３のＱ出力信号ＳＱの反転Ｑ出力信号ＳＱＲが
出力される。
から“０”レベルに変化する時点ｔ２でトランスファ・
ゲート４は導通状態となり、フリップフロップ３とイン
バータ回路ＩＮ２の駆動能力の差により、インバータＩ
Ｎ１の入力信号はフリップフロップ回路３のＱ出力端Ｑ
の値となり、スキャンアウト信号ＳＯとしてはフリップ
フロップ３のＱ出力信号ＳＱの反転Ｑ出力信号ＳＱＲが
出力される。
【００１８】図３は図１のスキャンパス用フリップフロ
ップを使用したスキャンパステスト回路の回路図であ
る。本回路において、スキャンパステスト時にクロック
信号ＳＣＫ１よりもクロック信号ＳＣＫａのタイミング
が遅れても、確実にシフトレジスタ動作をすることにな
る。
ップを使用したスキャンパステスト回路の回路図であ
る。本回路において、スキャンパステスト時にクロック
信号ＳＣＫ１よりもクロック信号ＳＣＫａのタイミング
が遅れても、確実にシフトレジスタ動作をすることにな
る。
【００１９】本発明のスキャンパス構成を行なえば、ス
キャンパステスト用のクロック信号設計が容易になる。
また、通常動作時は従来のフリップフロップと同様のＱ
出力信号を使用することが可能である。
キャンパステスト用のクロック信号設計が容易になる。
また、通常動作時は従来のフリップフロップと同様のＱ
出力信号を使用することが可能である。
【００２０】
【発明の効果】以上説明したように本発明はスキャンパ
ステストのために、基本回路となるスキャンパス用フリ
ップフロップ回路にトランスファ・ゲートとラッチ回路
を付加することによりスキャンパステスト回路のクロッ
ク信号設計を容易にするという効果がある。
ステストのために、基本回路となるスキャンパス用フリ
ップフロップ回路にトランスファ・ゲートとラッチ回路
を付加することによりスキャンパステスト回路のクロッ
ク信号設計を容易にするという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路例の動作を示すタイミングチャート
である。
である。
【図３】図１の回路を用いた半導体論理集積回路のスキ
ャンパステスト回路の回路図である。
ャンパステスト回路の回路図である。
【図４】従来のスキャンパステスト回路の一例の回路図
である。
である。
１ スキャンパス用フリップフロップ ２ セレクタ ３ フリップフロップ ４ トランスファ・ゲート ＩＮ１，ＩＮ２ インバータ ＳＤ データ信号 ＳＩ スキャンイン信号 ＳＭＣ スキャンモードコントロール信号 ＳＣＫ クロック信号 ＳＱ Ｑ出力信号 ＳＱＲ 反転Ｑ出力信号 ＳＯ スキャンアウト信号
Claims (1)
- 【請求項１】 データ端にスキャンモード制御信号に対
応してスキャンイン信号またはデータ信号を入力しクロ
ック端にクロック信号を入力して動作する複数のフリッ
プフロップを縦続接続し、シフトレジスタ回路として動
作させるスキャンパステスト回路に構成できる半導体論
理集積回路において、前記スキャンパステスト回路は、
前記シフトレジスタ回路内のそれぞれ前記フリップフロ
ップの出力信号が、前記クロック信号をゲートに入力す
るトランスファ・ゲートとラッチ回路とを介して出力ス
キャンアウト信号として出力することを特徴とする半導
体論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317016A JPH06160479A (ja) | 1992-11-26 | 1992-11-26 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317016A JPH06160479A (ja) | 1992-11-26 | 1992-11-26 | 半導体論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06160479A true JPH06160479A (ja) | 1994-06-07 |
Family
ID=18083480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317016A Pending JPH06160479A (ja) | 1992-11-26 | 1992-11-26 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06160479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848075A (en) * | 1996-03-13 | 1998-12-08 | Sharp Kabushiki Kaisha | Test device employing scan path having circuitry at switches between a scan in signal transmitted and previously held at a predetermined clock timing |
| JP2013007792A (ja) * | 2011-06-22 | 2013-01-10 | Ricoh Co Ltd | 光走査装置、画像形成装置および光学素子組み付け方法 |
-
1992
- 1992-11-26 JP JP4317016A patent/JPH06160479A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848075A (en) * | 1996-03-13 | 1998-12-08 | Sharp Kabushiki Kaisha | Test device employing scan path having circuitry at switches between a scan in signal transmitted and previously held at a predetermined clock timing |
| JP2013007792A (ja) * | 2011-06-22 | 2013-01-10 | Ricoh Co Ltd | 光走査装置、画像形成装置および光学素子組み付け方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |