JPS6134174B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶兼論理チツプ上にチエツク及び
テスト用に設けられたシフトレジスタに関する。

大規模集積回路（LSI）まで集積度が高まつて
来ると、物理的なユニツト（例えばチツプやモジ
ユール）中の回路群へ直接にアクセスすることが
増々困難になつてきている。これはLSIユニツト
で使用される回路の数を著しく増大させ且つこの
ような回路が現在小さい寸法であるのにそれをも
増大させる原因ともなる。かくして、このような
回路のテストは高密度集積回路の製造中に生じる
重要な問題点の１つとなつてきた。

LSIユニツトのテストは、組合せ論理回路網の
中に一般に埋込まれたアクセスできない記憶素子
及びラツチ回路で行なわれる。これらの埋込まれ
たラツチの論理状態をテストしたりチエツクした
りできないので、それに関連する論理回路網をテ
ストすることも同様にできない。これにも拘ら
ず、種々のLSI素子及びユニツトについて高い信
頼性の完全なテストを行なわずに済ますことはで
きない。

下記に説明する幾つかの米国特許は、上記の要
求の合致するシステム設計の技法や規則に関する
ものであるが、これらは全て「LSSD」（レベル
感応走査設計）に関する。これらの既知の解決策
に共通する特徴は各LSIユニツト毎に回路を組込
む必要があり、これによつてそのユニツトの論理
状態が完全に判然とテストされるか又は或る種の
Ｉ／Ｏ技法を用い或る限られた数のＩ／Ｏピンで
テストされる。シフトレジスタ手段と協働するよ
うにそのユニツト中の論理システムの各ラツチを
配列し、その後これらのシフトレジスタのラツチ
（以下SRLと称する）を、外部からアクセスでき
るＩ／Ｏステージを含む１個もしくは数個のシフ
トレジスタデータチヤネルの形で組合せもしくは
統合することによつて上記の要求を満たすことが
できる。

種々のテスト要求を満たすこのSRL配列による
詳細な動作は、米国特許第3761695号と同第
3784907号の第７図及び第９図とに記されてい
る。

この中で重要な要求は下記の通り要約できる。
即ちテストモードではそれに必要な特定の論理テ
ストパターンが逐次入力され、続いてもしもその
装置がシフトモードで作動されるならば即ちシス
テムクロツクを抑制し且つシフトクロツクパルス
をその装置に与え始めるという態様で作動される
ならば適当なラツチ位置にその後シフトされる。
その結果、個々の回路のラツチ状態が、関連論理
回路網をテストするのに必要なパルスを与える。
そこでそのテストパターンは、１ステツプもしく
は数ステツプの機能モードを行なうことによつて
即ち通常のシステムクロツクの付勢によつてその
回路網を経て得られる。印加されたパルスに応答
する論理回路網の応答パターンは、そのシステム
の設計における特定の状態の関数として既知の態
様でそのシステムのラツチに保持される。この応
答パターンは、最初に入力されたテストパターン
としばしば置換えられる。テストの場合、そのシ
ステムはシフトモードに戻り、その応答パターン
を生じる。実際には上述のSRLのために使用され
る従来のシフトレジスタによつて、そのようなハ
ードウエアを費して、チエツク及びテストを行な
うことができるが、これは大抵の場合あまり経済
的でない（経験上、ハードウエアのコストは少な
くとも10％から35％余計にかかる）。この原因は
主として各システムのラツチに対してもう１つの
ラツチを加えて前者をSRL回路として機能させな
ければならないことによる。

このような観点から、従来のシフトレジスタは
各シフトレジスタステージ毎に２個のラツチを用
いる。２つの位相のクロツク順序を並列的に与え
ることによつてシフト・アウト動作におけるシフ
トが行なわれる。

米国特許第3783254号に開示されるシフトレジ
スタは、各シフトレジスタステージ毎に２個の直
流ラツチ回路を使用し、シフトレジスタの各ステ
ージの第１及び第２のラツチ回路に並列に与えら
れる２つの位相のクロツクシステムによりシフト
イン及びシフトアウトが行なわれる。

２個のラツチ回路により招来される出費を抑え
るために、ドイツ国公開第2723594号は、チエツ
ク及びテストのためのシフトレジスタを提供し、
既知のレジスタと同じ機能を従来の半分のラツチ
回路で行なう構成を開示している。このために、
１つのラツチ回路が、特定の論理機能もしくは記
憶機能を行なうため各回路もしくは各回路群と協
働する。上記ラツチ回路は、チエツク及びテスト
の情報が夫々与えられる入力と、テストされるべ
き集積回路の状態並びに入力されたチエツク及び
テストの情報の関数として特定のビツトパターン
を出す出力とを有するシフトレジスタのステージ
を同時に形成する。シフトクロツク制御の関数と
して、Ａパルス及びＢパルスが交互にシフトレジ
スタ中のラツチ回路を増加させ、かくして異なる
ラツチ回路を或るクロツク時刻（ＡもしくはＢ）
に１回もしくは数回付勢する。その結果、シフト
レジスタ中の情報が圧縮されそして又圧縮解除、
即ちアコーデオンのような態様で引き伸ばされ
る。

しかし、この解決策は、従回路（スレーブ回
路）の比率が高く、例えば主回路（マスター回
路）に関して50％のものを末だに使用している。
更に、そのラインの構造及び制御は広汎にわた
り、集積機能及びテスト機能を拘束してしまう。

従つて本発明の目的は、情報のバツフアにも拘
らず従回路なしに使用されることができ且つ従来
使用されていたレジスタよりも簡単なライン構造
を有するシフトレジスタを記憶兼論理チツプ上に
チエツク及びテスト用に提供することにある。

主ラツチ回路MLTをカスケード配列しそして
これらの主ラツチ回路のうちの１つをその部分的
なカスケード配列において従ラツチ回路として使
用し、続いて従ラツチ回路として使われなくなる
主ラツチ回路を用いると、情報のバツフア動作を
行なえるようになる。即ちこのように設計された
シフト列中のデータのシフト動作が、実際に存在
する従ラツチ回路を用いてバツフア動作を処理し
なくても可能となる（そのような従ラツチ回路が
不要）。その結果、制御パルスのための精緻な時
間要求を守らなくて良く、またシフトレジスタを
制御するための高価な回路が全く要らなくなる。
そして種々の従ラツチ回路が不要になり、従つて
従ラツチ回路相互間の結線や主ラツチ回路との結
線も不要となる。そしてこれによつても何ら機能
を損なうことがなく、又時間及び回路に関連して
守らなければならなかつた厳格な要求も課されな
い。

第１図は、プロセツサユニツト中のデータのフ
ローのための大きなシフトレジスタの一部であつ
ても良いシフトレジスタを示す。判り易くするた
め全てのクロツク信号及びこれらを搬送する信号
線がこの基本的な回路図から省いてある。

第１図に示すシフトレジスタは８個の主ラツチ
回路MLT１乃至MLT８より成り、既知のシフト
レジスタに必要だつた従ラツチ回路を何ら含まな
い。このために、主ラツチ回路MLTは、シフト
列が全ての主ラツチ回路を含み、シフト列が
１つおきの主ラツチ回路MLTのみを含み、そし
てシフト列が４個目毎のラツチ回路のみを含む
というように最後のシフト列Ｎが２個の主ラツチ
回路MLTのみを含むことになるまでのシフト列
を含むカスケード状に配列される。第１のカスケ
ードでは、主ラツチ回路MLT４がカスケード
及びをシフトさせるための主ラツチ回路及び従
ラツチ回路として同時に機能する。それはまたカ
スケードをシフトさせるための主ラツチ回路と
しても働く。別の従ラツチをこの時点で実際に与
えることも技術的に可能となる。

個別のクロツク信号及びクロツク線を第１図に
は示していないが、個々のシフト列乃至が
夫々の場合に応じて個別に制御されることに留意
されたい。即ちこれらの含まれる情報がこれらに
関係するシフト期間中個別にシフトされることに
留意されたい。

第２図は、第１図のシフト列を詳細に示すが、
これは８個の主ラツチ回路MLT１乃至MLT８と
それらに関係するシフト論理手段即ちクロツク線
及び関連回路を含む。第２図から判るように、
各々の主ラツチ回路MLTはそれに関係する各々
のシフト列毎に別個のシフトデータ入力を有す
る。その入力は各々の主ラツチ回路の前のAND
回路によつて形成される。関連するシフト列に対
するこれらのシフトデータ入力に加え、純粋の機
能データ入力がAND回路及びそれに先立つ主ラ
ツチ回路MLTに接続される。

このシフトレジスタにおいて一番左の主ラツチ
回路MLT１がこのシフトレジスタ全体のシフト
入力を構成し、一方で一番右のラツチ回路MLT
８がこのシフトレジスタ全体のシフト出力を構成
することに留意されたい。

第２図の回路図の左下には、その入力信号テス
トゲート０及びテストゲート１が回路網に与えら
れているものを示すが、これはそれに記憶された
データをシフトさせるのにシフト列、もしく
はのうちのどれが制御されるべきかを決める。
２個のインバータＮ及びそれに接続される論理回
路００，０１及び１０を含む回路では、夫々の信
号線上の２個の２進コード化信号のテストゲート
０及びテストゲート１が下記のようにして論理的
に組合される。即ち、後者の回路の出力信号は、
００の組合せの場合にシフト列を選択し、０１
の組合せの場合にシフト列を選択し、そして１
０の組合せの場合にシフト列を選択する。この
ために、上記の論理回路００，０１及び１０は、
入力としてクロツクパルスCL１及びCL２が印加
される駆動回路の他の入力に結合される。このこ
とは、この駆動回路により、クロツク信号CL１
及びCL２がシフト列、もしくはのうちの
或る特定の主ラツチ回路MLTのみに特定の時刻
に与えられ、かくして個別の部分的なカスケード
配列のシフト列乃至を夫々形成する。

各々のシフト列、もしくはのうちのシフ
ト動作中、奇数番目の主ラツチ回路が主シフトラ
ツチとして定義され、シフトクロツクCL………
１によつてセツトされるが、偶数番目の主ラツチ
回路が従シフトラツチ回路として取扱われ、シフ
トクロツクCL………２によつて動作開始され
る。ハードウエアとして独立した従ラツチ回路は
ないけれども、このシステムでは第２図に示すシ
フトレジスタが通常のシフトレジスタの基準を完
全に満たしている。即ち従ラツチ回路をシフトさ
せる時刻に従ラツチ回路がシフトされるべき情報
のため利用でき、その情報が実際上バツフア動作
されることになる。

第３図は、第２図のシフトレジスタの８個の主
ラツチ回路MLT１乃至MLT８からシフト出力さ
れる情報のタイミング及びパルスの図を示す。図
から判るように、テストゲート０及びテストゲー
ト１の信号の状態が個々のシフト列乃至のシ
フト期間を決める。２個の対称的なシフトクロツ
クCL１及びCL２によつて、データフローレジス
タ中にある種々の主ラツチ回路の中味がシフトレ
ジスタの出力のところに特定の順序で現われる。
第３図のタイミング図の一番下の部分は夫々のシ
フト列乃至における主ラツチ回路の夫々の状
態を示す。第４図は第２図のシフトレジスタによ
り早いシフト動作を可能ならしめるタイミングパ
ルス図を示す。このタイミングパルスのパターン
の場合、シフトクロツクCL２のみが動作してい
る。個々のシフト列乃至に属する主ラツチ回
路MLT１乃至MLT８はテストゲート０及びテス
トゲート１という信号により他の順序で付勢され
る。この方法によれば、奇数番号の主ラツチ回路
MLT１、MLT３、……の情報でさえ、情報がシ
フトレジスタからシフトアウトされる際に維持さ
れる。即ちこの回路に記憶された情報は失なわれ
ることがない。

シフトレジスタへ新しい情報を同時に入力する
のはシフトクロツクCL１がないために回避され
る。この特性は又データ処理システムにおける診
断目的の点で非常に有利に使用できる。更にシフ
トクロツクCLの数はこの方法により半分にされ
る。

第５図は、種々のデータフローレジスタマスタ
ラツチ回路に入力されるパルスのタイミング図で
ある。その中の２種類のシフトクロツクCL１及
びCL２は対称である。夫々のマスタラツチ回路
に入力される値は所定の順序でその入力に与えら
れる。対応するシフト信号CL……１及びCL……
２の機能が済むと、制御信号のテストゲート０及
びテストゲート１は、シフトレジスタの構成に従
つて、その点を表わすシフト列、、……の
どれが作用しているかを決定する。

如上のように、本発明の解決策はシフトレジス
タ中で必要なラツチ回路の数を半分にし、これに
よつて半導体チツプ上のスペースを節約してそこ
に余分の記憶回路や論理回路を設けることができ
るようにする効果がある。これは１つのチツプ上
に完全なマイクロプロセツサを配列する場合特に
好ましい効果である。というのもこのような場合
に利用できるスペースは非常に限られているから
である。本発明の概念によつてテスト機能に支障
が生じたり、余分な時間がかかつたりすることは
ない。これによつて半導体チツプ及びその全体の
システムが、夫々完全にチエツクされテストされ
る。

もしも夫々の機能的なユニツト、例えばプロセ
ツサが、機能的なタイミングを独立にしたいとい
う別の理由からそれに対応するラツチ回路を既に
含むならば、図示のシフト列カスケード状の回路
のもつと有利な実施例が得られる。例えばその出
力が２個の連続するラツチ回路の入力に論理回路
なしの１本の線のみで結合されれば、上記の回路
はシフト列カスケード配列の１つの列として使用
でき、これによつてカスケード配列の数を大幅に
少なくすることができる。

【図面の簡単な説明】

第１図はシフトレジスタのブロツク図である。
第２図はシフトレジスタの詳細な回路を示す図で
ある。第３図は第２図に従うテストレジスタの入
力動作を説明するためのタイミング図である。第
４図は第２図によるシフトレジスタの第１実施例
のシフト出力動作を説明するためのタイミング図
である。そして第５図は第２図にようシフトレジ
スタの第２実施例の出力動作を説明するためのタ
イミング図である。 MLT１ないしMLT８……主ラツチ回路、…
…第１のシフト列、……第２のシフト列、…
…第３のシフト列（Ｎ……第Ｎ番目のシフト
列）。

Claims (1)

1. 【特許請求の範囲】 １ クロツクパルスで記憶内容がシフトされ且つ
   記憶兼論理チツプ上に配列された複数個のラツチ
   回路を含むところの上記記憶兼論理チツプ上でチ
   エツク及びテスト目的で使用されるシフトレジス
   タにして、 上記複数個のラツチ回路が、カスケード状にＮ
   （Ｎは整数）列のシフト列の態様で接続され、 その第１のシフト列が、該シフトレジスタ全体
   を構成する全てのラツチ回路を含み、 その第２のシフト列が、そのうちの１つおきの
   ラツチ回路のみを含み、 その第Ｎ番目のシフト列が、そのうち２個のラ
   ツチ回路のみを含むことを特徴とするシフトレジ
   スタ。