JP2676169B2 - スキャンパス回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、集積回路装置に関し、特に、たとえばス
キャン設計された集積回路装置等のように、予め内部に
用意されたシフトパス上をデータを伝搬させるスキャン
パス回路に関する。

［従来の技術］ 集積回路装置、特にその内部に複雑な機能論理を有す
るものにおいては、１次入出力端子のみを用いてテスト
することによりその内部の状態を調べることは極めて困
難である。かかる困難さは、「可観測性」、「可制御
性」の２語により表される。

可制御性は、回路の内部の信号の制御をする際の難易
度を示す。可観測性は、回路の内部の状態を観測する際
の難易度を示す。

たとえば、回路内部のある箇所に故障があるかどうか
を知るためには、そこに加えられる入力信号を自由に制
御できなければならない。また、所定の入力の結果得ら
れる出力を正確に観測できなければならない。したがっ
て、可観測性、可制御性の一方が欠ければ、回路に故障
があるかどうかを判定することは不可能である。

しかしながら、複雑な機能論理を有する集積回路装置
においては、テスト箇所と１次入出力端子との間に、多
数のゲートが介在している。そのため、良好な可観測性
および可制御性を得ることが極めて難しい。しかも半導
体技術の進展に伴って、集積回路装置はますます大規模
化し、複雑なものとなっている。その一方で、多種類の
集積回路装置を少量ずつ、しかも短期間で設計・開発す
る必要性が増大している。かかる要求に答えるものとし
て、チップの階層的設計、さらにセルベース方式等の設
計手法が導入されている。

階層的設計においては、単純な構造を有する要素（た
とえば論理ゲート）が最下層の設計単位とされる。複数
の設計単位がまとめられて、上位階層における１つの機
能単位となる。複数の機能単位をさらにまとめることに
よってより上層の機能単位が形成される。下層の機能単
位は、上層においては抽象化されてとらえられており、
その詳細な構造は目に見えないものとなっている。この
ようにしてより複雑な上位階層を組立てて、最終目標と
しての集積回路装置の設計が完成される。

セルベース方式は、階層化設計に加えて、さらに、過
去の設計財産の再利用という概念を導入している。たと
えば、すでに動作実績のあるチップや回路ブロックのデ
ータ等をライブラリに登録する。ライブラリとは、集積
回路装置の設計や、関連の文章を集積した、管理される
ひとまとまりのデータである。動作実績にあるチップ等
の設計データをライブラリに登録し、新たなチップの設
計の際にはそのままそれを１機能単位として再利用す
る。これにより、さらに大規模な集積回路を容易に設計
することができる。

回路の微細化における半導体技術の進展により、従来
であれば複数のチップ上、あるいは複数のボード上に分
散されていた機能単位を、１チップ上に形成することが
可能となってきた。そのため、上述のようなセルベース
方式による設計が可能となってきた。設計期間は大幅に
短縮され、かつ設計の品質の向上も達成されている。

一方で、集積回路装置の大規模化にともない、前述の
ように回路をテストすることはますます困難となってき
た。そのため、いわゆるテスト容易化設計が重要な意味
を持ってきた。テストの実施はテストデータの作成段
階、テストデータによるテスト対象回路の動作の実行、
テスト結果の出力、その確認という複数の段階を含む。
回路の大規模化によりテストにかかる時間も増大し、い
かに短時間でテストを完了するかが重要な問題となって
いる。

そこで、テストを容易化するために、以下のようなス
キャン設計とよばれる手法が用いられることが多い。ス
キャン設計においては、まず集積回路の内部の観測点
（出力が観測されるべき場所）および制御点（入力が設
定されるべき場所）にシフトレジスタラッチ（以下“SR
L"と呼ぶ）が設けられる。複数のSRLをシリアルに接続
し、データがそこを伝搬され得るシフトパス（以下「ス
キャンパス」と呼ぶ）を形成する。

データを外部からスキャンパスに与え、スキャンパス
内をシリアルに伝搬させることによって、所望のデータ
が制御点のSRLに設定される。各SRLの格納データは被テ
スト回路に与えられる。その出力は各観測点のSRLに出
力され、そこに格納される。SRLの格納データは再びス
キャンパス上をシリアルに伝送され、出力端子から外部
にシリアルな信号として出力される。このようなスキャ
ンパスを設けることにより、集積回路装置の奥深い部分
における可観測性、可制御性が得られる。

しかしながら、このスキャン設計はデータを時系列的
に扱う。そのため、集積回路装置の大規模化により、ス
キャン長が増大すると、それにともなってテスト時間も
増大する。

第25図は、スキャンパス長が増大した場合のテスト時
間の見積りを示すグラフである（橋爪毅他、「セルベー
ステスト手法」、電子情報通信学会集積回路研究会、19
89）。第26図および第27図を参照して、この見積もりの
モデルとなったチップ105は、ｎ個のモデルユニット（M
U1）104と、１つのモデルプロセッサ（MC1）106とを含
む。

１つのモデルユニット104は、３個のロジックブロッ
ク（MB1）101と、１つの512w（ワード）×16b（ビッ
ト）のROMブロック（MB2）102と、１つの250w×8bのRAM
ブロック（MB3）103とを含む。

MB1、MB2、MB3およびMC1の主な特徴は、第27図に示さ
れるとおりである。このテストにおいては、テスト回路
のオーバーヘッド（面積ならびに伝搬遅延）削減のた
め、各回路ブロックの入力端子にのみSRLが設けられて
いる。ゆえに各ブロックのスキャンパスの長さ（シリア
ルに接続されたSRL数）は、各ブロックの入力端子数と
等しい。

１つのモデルユニット104の入力端子数は149（40×３
＋10＋19）である。MC1の入力数は40である。前述のよ
うに１モデルチップはｎ個のモデルユニット104と、１
個のモデルプロセッサ106とを含む。モデルチップ105中
の各モデルユニットおよびモデルプロセッサのスキャン
パスはすべてシリアルに接続されている。すなわちモデ
ルチップ105の中に、ただ１本のスキャンパスが形成さ
れている。したがって、このモデルチップのスキャンパ
ス長は149×ｎ＋40となる。

第25図に示されるテスト時間は、回路規模（トランジ
スタ数）との比較のグラフとして表現されている。チッ
プの回路規模は｛（8K＋8K＋16K）×ｎ＋50K｝である。
チップの回路規模もチップのスキャンパス長も共にｎに
比例している。したがって、スキャンパス長とテスト時
間との間の関係も第25図と同様のグラフを描くものと考
えられる。

第25図から明らかなように、テスト時間はスキャンパ
ス長が増加すれば増加するほど長い。集積回路のテスト
においては、開発時間の短縮および出荷時の検査時間を
短縮するために、テストに要する時間の短縮およびテス
ト品の数を減少させることが要請される。従来は、この
要請を満たすために、スキャンパスを分割し、マルチプ
レクサ（MUX）を用いてデータの入出力を各々単一の入
力ピンと出力ピンによって行なうという方法が用いられ
てきた。

第28図を参照して、集積回路１は機能モジュール3a,3
b,3cおよびマルチプレクサ５を含む。機能モジュール
は、前述のようにたとえばROM、RAM、あるいはプロセッ
サなどを含む。

機能モジュール3aの入力端子および出力端子にはそれ
ぞれCRL4a〜4fが接続されている。機能モジュール3aとS
RL4a〜4fとはモジュール2aを形成する。

機能モジュール3bの入力端子および出力端子には、SR
L4g〜4kが接続されている。機能モジュール3bとSRL4g〜
4kとはモジュール2bを形成する。

機能モジュール3cの入力端子および出力端子には、SR
L4l〜4rが接続されている。機能モジュール3cとSRL4l〜
4rとはモジュール2cを形成する。

SRL4a〜4fはシリアルに接続されて１本のスキャンパ
スを形成している。SRL4aの入力はスキャンイン（SI）
端子６に接続されている。SRL4fの出力はMUX5に接続さ
れている。同様に、SRL4g〜4kは１本のスキャンパスを
形成しており、その入力はSI端子６に、出力はMUX5に接
続されている。SRL4l〜4rもシリアルに接続されて１本
のスキャンパスを形成し、その入力はSI端子６に接続さ
れ、その出力はMIX5に接続されている。

MUX5には、選択信号入力端子8a,8bが設けられてお
り、かつその出力はスキャンアウト（SO）端子７より得
られる。選択信号入力端子8a,8bは３つの機能モジュー
ル3a,3b,3cのうちの１つをテスト対象として選択するた
めの選択信号を入力する入力端子である。選択対象が３
つであるため、選択信号は２ビットを含む。

第28図を参照して、機能テスト実行時における集積回
路１の動作は以下のとおりである。集積回路１の機能テ
ストは、機能モジュール3a〜3cの機能テストをそれぞれ
個別に行なうことによって達成される。機能モジュール
3a〜3cについては、それらの機能をテストするのに十分
なテストパターンデータが予め準備されている。

機能モジュール3aの機能テストを一例として考えてみ
る。選択信号入力端子8a,8bには、SRL4fの出力をSO端子
７から出力することをMUX5に指示するための２ビットの
値が設定されている。

SI端子６から、機能モジュール3aの機能テストのため
の入力データがシリアルに入力される。入力データはSR
L4a〜4fのスキャンパス上を順次伝搬され、機能モジュ
ール3aの入力端子に接続されたSRLにセットされる。そ
れにより、集積回路外部から内部の機能モジュール3aの
入力端子に所望のデータを与えることができる。

機能モジュール3aは、入力値に応答して、その出力端
子に結果を出力する。出力結果は機能モジュール3aの出
力端子に接続されたSRLに取込まれる。SRLの保持データ
は、スキャンパスおよびMUX5を順に伝搬されて、SO端子
７からシリアルに出力される。

上述の動作が機能モジュール3aのすべてのテストパタ
ーンに関して行なわれる。それにより機能モジュール3a
の機能テストが完成する。機能モジュール3b,3cに関し
ても同様の機能テストが行なわれる。

ライブラリ化を考慮すると、機能モジュール3aおよ
び、機能モジュール3aのテストのためのSRL4a〜4fをひ
とまとめにして、新たな機能モジュール2aとして設計す
るのが効率的である。他の機能モジュール3b,3cも同様
にして、テスト用のスキャンパスを組込んだモジュール
2b,2cとして設計されることが多い。

第29図を参照して、第28図に示される従来のスキャン
設計を階層化設計に適用した例が説明される。このよう
な階層化されたテスト回路を有する集積回路装置は、た
とえば特開昭62−93672号に開示されている。第29図を
参照して、階層化された集積回路1bは、モジュール1a,2
b,2eと、MUX5bとを含む。

モジュール1aは、第28図に示される集積回路１と同じ
ものである。集積回路1bは、第28図に示される集積回路
１を１つのモジュール1aとして含む。モジュール1aが、
他の単独のモジュール2d,2eと組合された集積回路1b上
に配されることにより、集積回路1bの新たな機能が実現
される。なお、第29図においては、説明の便宜のため
に、スキャンパスならびにMUX5bに関連するテスト回路
のみが示されている。

モジュール1aは、さらに下層のモジュール2a,2b,2c
と、これら３つのモジュールのいずれをテストするかを
選択するためのMUX5aとを含む。モジュール2aは、図示
されない機能モジュールと、シリアルに接続されたSRL4
a〜4fとを含む。各SRL4a〜4fは、図示されない機能モジ
ュールの各入出力端子に接続されている。SRL4aの入力
は、モジュール1aのSI端子6aに接続され、SRL4fの出力
は、MUX5aに接続されている。

同様にモジュール2bは、図示されない機能モジュール
と、SRL4g〜4kとを含む。モジュール2cは、図示されな
い機能モジュールと、SRL4l〜4rとを含む。SRL4g〜4k、
およびSRL4l〜4rはそれぞれシリアルに接続されスキャ
ンパスを形成しており、その入力はともにSI端子6aに、
その出力はともにMUX5aに接続されている。

MUX5aには、選択信号入力端子8a,8bが設けられてお
り、その出力はSO端子7aに接続されている。選択信号入
力端子8a、8bは、さらに集積回路1bの選択信号入力端子
8a′,8b′に接続されている。モジュール1aのSO端子7a
は、集積回路1bのMUX5bに接続されている。

モジュール2dは、モジュール2a,2b,2cと同様に図示さ
れない機能モジュールと、シリアルに接続されたSRL4s
〜4uとを含む。SRL4s〜4uはスキャンパスを形成し、そ
の入力はSI端子6bに接続され、その出力はMUX5bに接続
される。SRL4s〜4uは、モジュール2dの図示されない機
能モジュールの入出力端子に接続されている。

モジュール2eも同様に、図示されない機能モジュール
と、シリアルに接続されたSRL4v〜4xとを含む。SRL4v〜
4xはスキャンパスを形成し、その入力はSI端子6bに、そ
の出力はMUX5bにそれぞれ接続される。

MUX5bには、モジュール1a,2d,2eのいずれか１つを選
択するための選択信号入力端子8c,8dが設けられてい
る。MUX5bが選択したデータは、SO端子7bに出力され
る。

第29図を参照して、階層化された集積回路1bの各機能
モジュールの機能テストの際の動作が説明される。選択
信号入力端子8c,8dを介して、MUX5bに、モジュール1a,2
d,2eのいずれか１つを選択するための選択信号が外部よ
り加えられる。

たとえば、選択信号によって、モジュール1aが選択さ
れたものとする。SO端子7aの出力が、MUX5bを介してSO
端子7bに出力される。一方、モジュール1aは３つの下層
モジュール2a,2b,2cを含む。テストの際には、これら３
つのモジュールのうちの１つが選択されなければならな
い。そのため、MUX5aには、選択信号入力端子8a,8bを介
して、モジュールの選択を指定するための選択信号が与
えられる。

たとえば機能モジュール2aが選択されるものとする。
SI端子6bからモジュール2a、MUX5a,MUX5bを介してSO端
子7bまでのスキャンパスが形成される。

モジュール2aが選択された状態でSI端子6bからテスト
パターンデータがSRL4a〜4fにセットされる。モジュー
ル2aの機能モジュールがテストデータによって動作す
る。テストの結果はSRL4a〜4fのうちの図示されない機
能モジュールの出力に接続されたSRLにストアされる。
出力結果は再びスキャンパス上を伝搬され、SO端子7bか
らシリアルに出力される。モジュール2aの機能モジュー
ルのすべてのテストパターンについて機能テストが行な
われることにより、モジュール2aのテストが完了する。

同様に選択信号入力端子8a′,8b′に与える信号を変
えることにより、モジュール2b,2cがそれぞれ選択され
る。これら各モジュールすべてについて、テストが行な
われることにより、モジュール1aのテストが完了する。

モジュール1aのテストが完了した後、今度は選択信号
入力端子8c,8dに与えられる信号が変化され、モジュー
ル2d,2eのいずれかがテスト対象として選択される。モ
ジュール1aと同様にモジュール2d,2eのいずれかのテス
トが行なわれる。しかしながらこの場合、モジュール2
d,2eが単一のスキャンパスしか持たないため、たとえば
モジュール2dの中のスキャンパスをさらに選択する必要
はない。

上述のようにすべてのモジュールについて、かつすべ
てのモジュールに含まれる下層のモジュールについてテ
ストが行なわれることにより、集積回路1bの機能テスト
が完了する。

しかしながら、第28図に示されるような集積回路１を
そのままモジュール1aとして組込んだ集積回路1bを開発
する場合、以下の様な問題が生ずる。

階層的なモジュール1aは、各モジュール2a、2b,2cの
機能テストのための信号配線がなされた状態でその物理
的レイアウトが決められている。この設計データは内容
変更不可能なものとしてライブラリ化されている。集積
回路1bにモジュール1aを組込む際に、モジュール1aの設
計パターンを集積回路１のそれと変化させることは、困
難かつライブラリ化設計の主旨に反し、すなわちパター
ン変更による動作特性等の保障ができず、原則的に許さ
れない。

たとえば、モジュール1aにおいてMUX5a,選択信号入力
端子8a,8bなどの設計を変更することができない。その
ため、モジュールの配置が制限される。さらに上層の集
積回路を階層化設計するたびに、MUX回路における選択
を指定するための選択信号入力端子8a′,8b′などを多
数設ける必要がある。このような端子の追加は、上層の
機能モジュールの構造を複雑にするだけでなく、テスト
実行の能率を低下させる。チップのピン数も制限されて
おり、テストのためのピンを多数設けることはできな
い。

このような階層化を考慮したテスト回路を各機能モジ
ュールに設ける必要がある。第30図は、そのような回路
の一例である。第30図に示される回路は、たとえば特開
昭61−99875号公報に開示されているような発明に基づ
いて、本発明の発明者が類推により作成したものであ
る。

第30図を参照して、集積回路１は、３つのモジュール
2a,2b,2cを含む。モジュール2aは、機能モジュール3a
と、機能モジュール3aの入出力端子に接続され、シリア
ルに接続されて１本のスキャンパスを形成するSRL4a〜4
fと、入力の一方がSRL4aの入力端子に、入力の他方がSR
L4fの出力端子にそれぞれ接続され、選択信号入力端子2
01から入力される選択信号に従って、SI端子６からの入
力と、SRL4a〜4fを経由した信号とを選択的に出力する
ためのMUX5aとを含む。

同様に、モジュール2bは機能モジュール3bと、機能モ
ジュール3bの入出力端子にそれぞれ接続され、かつシリ
アルに接続されて１本のスキャンパスを形成するSRL4g
〜4kと、入力の一方がMUX5aの出力に、入力の他方がSRL
4kの出力にそれぞれ接続され、選択信号入力端子202か
ら入力される選択信号に応答して、MUX5aから入力され
る信号と、SRL4g〜4kを経由して入力される信号とを選
択的に出力するためのMUX5bとを含む。

モジュール2cは、機能モジュール3cと、機能モジュー
ル3cの入出力端子にそれぞれ接続され、かつシリアルに
接続されて１本のスキャンパスを形成するSRL4l〜4r
と、入力の一方がMUX5bの出力に、入力の他方がSRL4rの
出力にそれぞれ接続され、選択信号入力端子203から入
力される選択信号に応答して、MUX5bの出力と、SRL4rの
出力とを選択的にSO端子７へ出力するためのMUX5cとを
含む。

第30図に示される集積回路１においては、選択信号入
力端子201〜203から入力される選択信号に応じ、MUX5a
〜5cによって各モジュール2a〜2cのスキャンパスと、各
スキャンパスを迂回するバイパス経路とが自由に選択で
きる。選択信号201〜203に加える信号によって、各モジ
ュールごとにテストをするか否かを選択することができ
る。そのため、スキャンパス長が短くなり、テスト時間
を減少させることができる。

しかしながら、このような形の集積回路においては、
次のような問題が生ずる。各スキャンパスの選択は、選
択信号入力端子201〜203に加えられる信号によって行な
われる。選択信号入力端子の数は、チップ内部に存在す
るスキャンパスの数に応じた数だけ必要となる。チップ
内部に存在する機能モジュールの数に応じて、選択信号
を入力するためのピンの数が線形に増大する。したがっ
て、大規模集積回路では、このような集積回路を作成す
ることは事実上不可能となってくる。

上述のような問題を回避するために、第31図を参照し
て、集積回路に各機能モジュールのいずれを被テスト回
路として選択するかを決定するためのデコーダ91を設け
ることも考えられる。デコーダを用いたテスト回路は、
たとえば前述の特開昭62−93672号、U.S.P.4701921等に
開示されている。デコーダ91を設けることにより、テス
ト対象モジュールを選択するためのピンの数はむやみに
増大しないという利点がある。

しかしながら、この方法においてはデコーダ91を含む
テスト回路ブロックを設けることが必要となる。チップ
設計の際に、設計者にとってはテスト回路ブロックの設
計，配置，配線等を考慮するという新たな負担が生ず
る。その他に、テスト回路ブロックのデコーダに選択信
号線を集中させる必要がある。そのため、配線領域の増
加等によるレイアウト効率の低下を招く。

第32図に、このようなデコーダを設けた集積回路を機
能モジュールとして、階層化設計を行なった際の集積回
路の概略図が示される。第32図を参照して、集積回路1b
は、モジュール1a,2a〜2dを含む。モジュール1aは、さ
らに下層のモジュール2e〜2jを含む。各モジュール2a〜
2jは、第31図に示されるモジュール2a〜2cと同様の構造
のスキャンパスを有する。

モジュール1aは、モジュール2a〜2jのそれぞれをテス
ト対象として選択するか否かを指定するためのデコーダ
91aをさらに含む。各モジュール2e〜2jは各々デコーダ9
1aに接続されている。

集積回路1bは、モジュール1a,2a〜2dをテスト対象と
して選択するか否かを決定するためのデコーダ91bをさ
らに含む。モジュール1aのデコーダ91aと、モジュール2
a〜2dは、それぞれデコーダ91bに接続されている。した
がって、デコーダ91bの周辺において、選択信号を入力
するための配線が集中することになる。そのため回路が
大規模化し配線領域が増加するたびに、レイアウトの効
率が低下するという問題がある。

上記のような問題を解決し得るテスト回路技術が、U.
S.P.4,872,169や、IEEE Design ＆ Test feb.1990
P.9〜19“DESIGNING AND IMPLEMENTING AN ARCHITECT
URE WITH BOUNDARY SCAN"に記載されている。これらの
刊行物に記載されたテスト回路技術では、選択データが
各スキャンパスによって伝搬される。各スキャンパスに
は、シリアルにレジスタが設けられ、これらレジスタに
よって選択データが保持される。各レジスタに保持され
た選択データは、直接にまたはラッチを介して各MUXに
与えられ、各MUXの切換を制御する。各MUXは、与えられ
た選択データに応答して、対応するスキャンパスの出力
データ、または対応するスキャンパスの入力データを選
択し、選択したデータを次のテスト回路に出力する。

上記のようなテスト回路技術によれば、選択データが
１本のデータ伝搬経路を介して伝搬されるので、信号線
および信号入出力ピンの数を少なくでき、また第32図に
示すような信号線の集中も生じない。しかしながら、各
スキャンパスにより形成されるデータ伝搬経路上には、
各スキャンパスごとに選択データ保持用のレジスタが設
けられているため、テストデータの伝搬時において、こ
れらレジスタが無駄なビットになり、テストデータ伝搬
経路のビット長が長くなってしまう。その結果、テスト
データの伝搬時間が長くなり、テスト時間の増加を招
く。なお、上記各レジスタは、MUXによってバイパスさ
れないため、テスト対象として選択されていないモジュ
ールにおいても、上記各レジスタは無駄なビットとして
作用する。テストする機能モジュールの数が少ない場合
は、テスト時間の増加はさほど問題とならないが、最近
のように集積回路装置の大規模化が進み、極めて多数の
機能モジュールが１チップ上に搭載される現状では、各
レジスタによるテスト時間の増加が累積され、深刻な問
題となる。

［発明が解決しようとする課題］ 前述のように、さらに大規模な集積回路装置を設計す
る際には、階層可設計、あるいはセルベース方式という
設計手法が必須のものとなってくる。そのためには、機
能モジュールの設計データを変更することなく新たな集
積回路の設計のために用いることができ、かつテストの
ための設計時の負荷、あるいはテスト時の時間的負荷等
をより少なくする必要がある。また、テストに必要なチ
ップ面積も少なくする必要がある。

それゆえに、この発明の目的は、設計が容易であり、
かつレイアウト効率が良くかつ少ないテストピン数でし
かも短時間でテストの実行が可能なスキャンパス回路を
提供することである。

［課題を解決するための手段］ 請求項１に記載のスキャンパス回路は、おのおのが複
数個の制御点と複数個の観測点とを有する複数個のモジ
ュールと、第１および第２のデータ入力端子と、第１お
よび第２のデータ出力端子と、第１のデータ入力端子と
第１のデータ出力端子との間に直列に接続された複数の
分割スキャンパス回路とを含む。各分割スキャンパス回
路は、それぞれが制御点または観測点のいずれか一方ま
たは双方に接続された、互いに直列に接続された複数の
シフトレジスタ手段を含む。請求項１に記載のスキャン
パス回路はさらに、複数の分割スキャンパス回路に対応
して設けられ、かつ第２のデータ入力端子と第２のデー
タ出力端子との間に直列に接続され、第２の入力端子に
入力される選択信号を保持し、かつシリアルにシフトし
て伝搬するための複数の保持手段と、複数の分割スキャ
ンパス回路に対応して設けられ、保持手段に保持された
選択信号に応じて、対応する分割スキャンパス回路によ
り形成されるデータの伝搬経路内の所定位置のデータ、
または当該分割スキャンパス回路の出力を選択的に出力
するための複数の選択手段とを備える。各シフトレジス
タ手段は、選択手段によって当該分割スキャンパス回路
の出力が選択されたときに、第１のデータ入力端子から
入力されるデータをシフトして対応する制御点に与え、
かつ対応する観測点から得られるデータを取り込んでシ
フトし、第１のデータ出力端子から出力する。

請求項２に記載のスキャンパス回路は、データ入力端
子と、データ出力端子と、データ入力端子とデータ出力
端子との間に直列に接続され、それぞれが、直列に接続
された複数のシフトレジスタ手段を含む複数の分割スキ
ャンパス回路と、複数の分割スキャンパス回路の各々に
対応して、かつ当該分割スキャンパス回路により形成さ
れるデータの伝搬経路の外部に設けられ、当該分解スキ
ャンパス回路内の伝搬経路の所定の位置に入力が接続さ
れた複数個の保持手段と、複数個の保持手段の各々に対
して、入力されるデータを保持するタイミングを規定す
る信号を与える手段と、複数の分割スキャンパス回路に
対応して設けられ、保持手段に保持された選択信号に応
じて、対応する分割スキャンパス回路により形成される
データの伝搬経路内の所定位置のデータ、または当該分
割スキャンパス回路の出力を選択的に出力するための複
数の選択手段とを備える。

請求項３に記載のスキャンパス回路は、データ入力端
子と、データ出力端子と、データ入力端子とデータ出力
端子との間に直列に接続され、それぞれが、直列に接続
された複数のシフトレジスタ手段を含む複数の分割スキ
ャンパス回路と、複数の分割スキャンパス回路の各々に
対して少なくとも一つずつ設けられ、複数の分割スキャ
ンパスの各々についてテスト対象として選択するか否か
を指定する選択信号を保持するための複数の保持手段
と、複数の分割スキャンパス回路に対応して設けられ、
保持手段に保持された選択信号に応じて、対応する分割
スキャンパス回路により形成されるデータの伝搬経路内
の所定位置のデータ、または当該分割スキャンパス回路
の出力を選択的に出力するための複数の選択手段と、あ
らかじめ定める数を超える分割スキャンパス回路が連続
しないように、選択手段の出力と、当該選択手段の出力
を入力とする分割スキャンパス回路との間に介挿され、
かつ分割スキャンパス回路を駆動するクロック信号に応
答して、選択手段の出力を保持し、後続する分割スキャ
ンパス回路に与えるためのダミーレジスタとを備える。

請求項４に記載のスキャンパス回路は、請求項２記載
のスキャンパス回路であって、各選択手段は、対応する
分割スキャンパス回路内の先頭に接続された第１の入力
と、対応する分割スキャンパス回路内の最後のシフトレ
ジスタ手段の出力に接続された第２の入力と、後続する
分割スキャンパス回路の入力に接続された出力とを有
し、選択信号に基づいて二つの入力のいずれか一方を選
択的に出力するマルチプレクサ手段を備える。各保持手
段は、対応する分割スキャンパス回路内の最終段のシフ
トレジスタ手段の出力に入力が接続されている。

請求項５に記載のスキャンパス回路は、請求項２記載
のスキャンパス回路であって、各選択手段は、対応する
分割スキャンパス回路内の先頭のシフトレジスタ手段の
出力に接続された第１の入力と、対応する分割スキャン
パス回路内の最後のシフトレジスタ手段の出力に接続さ
れた第２の入力と、後続する分割スキャンパス回路の入
力に接続された出力とを有し、選択信号に基づいて二つ
の入力のいずれか一方を選択的に出力するマルチプレク
サ手段を備える。各保持手段は、対応する分割スキャン
パス回路内の先頭のシフトレジスタの出力に入力が接続
されている。

請求項６記載のスキャンパス回路は、データ入力端子
と、データ出力端子と、データ入力端子とデータ出力端
子との間に直列に接続され、それぞれが、直列に接続さ
れた複数のシフトレジスタ手段を含む複数の分割スキャ
ンパス回路と、複数の分割スキャンパス回路に対応して
設けられ、複数の分割スキャンパスの各々についてテス
ト対象として選択するか否かを指定する選択信号を保持
するための複数の保持手段と、複数の分割スキャンパス
回路に対応して設けられ、保持手段に保持された選択信
号に応じて、対応する分割スキャンパス回路により形成
されるデータの伝搬経路内の所定位置のデータ、または
当該分割スキャンパス回路の出力を選択的に出力するた
めの複数の選択手段と、複数の選択手段に対応して設け
られ、保持手段に保持された選択信号に応じて、対応す
る分割スキャンパス回路を駆動するクロック信号を制御
するための手段とを備える。

請求項７記載のスキャンパス回路は、データ入力端子
と、データ出力端子と、データ入力端子とデータ出力端
子との間に直列に接続され、それぞれが、直列に接続さ
れた複数のシフトレジスタ手段を含む複数の分割スキャ
ンパス回路と、複数の分割スキャンパス回路に対応して
設けられ、対応する分割スキャンパス回路の入力を直接
出力するか、または当該分割スキャンパス回路の出力を
出力するかを選択するための複数の選択手段と、複数の
選択手段に対応して設けられ、２値の信号からなる選択
信号を保持し、この選択信号によって、対応の選択手段
を制御するための複数の保持手段と、を備える。

［作用］ 請求項１に記載のスキャンパス回路では、各分割スキ
ャンパス回路をテスト対象として選択するか否かは、対
応する保持手段に格納された選択信号により指定でき
る。選択されない場合には、選択手段によって、当該分
割スキャンパス回路の出力ではなく、分割スキャンパス
回路により形成されるデータの伝搬経路内の所定位置の
データが出力される。選択された分割スキャンパス回路
内に、各制御点に与えるデータを設定する際に、選択さ
れたもの以外の分割スキャンパス回路においては、その
データの伝搬経路の全長にわたってデータを伝搬させる
必要はない。したがって、データの伝搬経路が短縮でき
る。観測点から得られたデータを第１の出力端子から出
力するときも同様である。また、選択信号の設定の際に
は、複数の保持手段により形成される一本の経路上をシ
リアルに選択信号をシフトしていけばよく、各保持手段
にデータを直接設定するためのそれぞれ専用のデータ線
を設けたり、特定の分割スキャンパス回路を選択するた
めのデコーダ等を設ける必要はない。

請求項２に記載のスキャンパス回路では、各分割スキ
ャンパス回路をテスト対象として選択するか否かは、対
応の保持手段に格納された選択信号により指定できる。
選択されない場合には、対応の選択手段によって、当該
分割スキャンパス回路の出力ではなく、分割スキャンパ
ス回路により形成されるデータの伝搬経路内の所定位置
のデータが出力される。選択された分割スキャンパス回
路内に必要なデータを設定したり、選択された分割スキ
ャンパス回路内からデータを出力したりする際に、選択
されたもの以外の分割スキャンパス回路においては、そ
のデータの伝搬経路の全長にわたってデータを伝搬させ
る必要はない。したがって、データの伝搬経路が短縮で
きる。また、選択信号の設定の際には、複数の分割スキ
ャンパス回路により形成されるデータ伝搬経路上をシリ
アルにをシフトしていき、所望のデータが保持手段に到
達した時点で各保持手段にデータを保持するタイミング
を規定する信号を与えればよい。保持手段にデータを直
接設定するための専用のデータ伝搬経路を設けたり、特
定の分割スキャンパス回路を選択するためのデコーダ等
を設ける必要はない。

請求項３に記載のスキャンパス回路では、各分割スキ
ャンパス回路をテスト対象として選択するか否かは、対
応する保持手段に格納された選択信号により指定でき
る。選択されない場合には、選択手段によって、当該分
割スキャンパス回路の出力ではなく、分割スキャンパス
回路により形成されるデータの伝搬経路内の所定位置の
データが出力される。選択された分割スキャンパス回路
内に必要なデータを設定したり、選択された分割スキャ
ンパス回路内からデータを出力したりする際に、選択さ
れたもの以外の分割スキャンパス回路においては、その
データを伝搬経路の全長にわたってデータを伝搬させる
必要はない。したがって、データの伝搬経路が短縮でき
る。また、選択信号の設定の際には、複数の分割スキャ
ンパス回路により形成される一本のデータ伝搬経路上を
シリアルに選択信号をシフトしていき、所望のデータが
保持手段に到達した時点で各保持手段にデータを保持す
るタイミングを規定する信号を与えればよい。保持手段
にデータを直接設定するための専用のデータ伝搬経路を
設けたり、特定の分割スキャンパス回路を選択するため
のデコータ等を設ける必要はない。またあらかじめ定め
る数を超える分割スキャンパス回路が連続しないよう
に、ダミーレジスタ手段が備えられているので、複数個
の分割スキャンパス回路を連続して非選択とした場合に
も、あらかじめ定める数の分割スキャンパス回路の間に
は必ず少なくとも一つのダミーレジスタ手段が含まれ
る。連続した分割スキャンパスが非選択とされ、選択信
号による遅延が累積していく場合でも、その累積量はあ
る程度以下に抑えることができる。

請求項４に記載のスキャンパス回路では、請求項２記
載のスキャンパス回路の作用に加えて、ある分割スキャ
ンパス回路が非選択であるときは、マルチプレクサ手段
はその分割スキャンパス回路の先頭のデータを後続の分
割スキャンパス回路に出力する。非選択時の分割スキャ
ンパス回路内をデータを伝搬させる必要がなく、伝搬経
路は最も短縮できる。

請求項５に記載のスキャンパス回路においては、請求
項２記載のスキャンパス回路の作用に加えて、対応する
分割スキャンパス回路が非選択の時には、各マルチプレ
クサ手段は、対応する分割スキャンパス回路内の先頭の
シフトレジスタ手段の出力を、後続の分割スキャンパス
回路に与える。選択されない分割スキャンパス回路が連
続する場合であっても、分割スキャンパス回路を伝搬さ
れていくデータは、各分割スキャンパス回路の先頭のシ
フトレジスタ手段を必ず経由し、非選択の分割スキャン
パス回路のマルチプレクサ手段による遅延が累積してい
く恐れはない。また各保持手段には、対応する分割スキ
ャンパス回路内の先頭のシフトレジスタ手段の出力が与
えられるので、保持手段に選択信号を設定するために各
選択信号をシフトさせる距離が短くて済む。

請求項６記載のスキャンパス回路においては、各分割
スキャンパス回路をテスト対象として選択するか否か
は、対応する保持手段に格納された選択信号により指定
できる。選択されない場合には、選択手段によって、当
該分割スキャンパス回路の出力ではなく、分割スキャン
パス回路により形成されるデータの伝搬経路内の所定位
置のデータが出力される。選択された分割スキャンパス
回路内に必要なデータを設定したり、選択された分割ス
キャンパス回路内からデータを出力したりする際に、選
択されたもの以外の分割スキャンパス回路においては、
そのデータの伝搬経路の全長にわたってデータを伝搬さ
せる必要はない。したがって、データの伝搬経路が短縮
できる。また各分割スキャンパス回路が選択されていな
い時には、その分割スキャンパス回路が動作しないよう
にクロック信号を制御できるので、電力の無駄な消費を
なくすことができる。

請求項７記載のスキャンパス回路では、各分割スキャ
ンパス回路をテスト対象として選択するか否かは、対応
する保持手段に格納された選択信号により指定できる。
選択されない場合には、選択手段によって、当該分割ス
キャンパス回路の出力ではなく、分割スキャンパス回路
への入力が直接出力される。選択された分割スキャンパ
ス回路内に必要なデータを設定したり、選択された分割
スキャンパス回路内からデータを出力したりする際に、
選択されたもの以外の分割スキャンパス回路を伝搬させ
る必要はない。

［実施例］ 第１図は、この発明の一実施例にかかる集積回路を示
す。第１図に示される集積回路装置は、以下の点を除い
て第30図に示される従来の集積回路と同様である。

すなわち、モジュール2aは、選択回路5aによるバイパ
ス経路とスキャンパスとの選択を決定するための選択デ
ータを保持／伝搬し、出力するための選択データ保持／
伝搬回路9aを有する。

同様に、モジュール2bは、選択回路5bによるバイパス
経路とスキャンパスとの選択を決定するための選択デー
タを保持する選択データ保持／伝搬回路9bを有する。モ
ジュール2cは、選択回路5cによるスキャンパスとバイパ
ス経路との選択を指定するための選択データを保持する
選択データ保持／伝搬回路9cを有する。

選択データ保持／伝搬回路9bの入力は選択信号入力
（SSI）端子10に接続されている。選択データ保持／伝
搬回路9bの出力は、選択データ保持／伝搬回路9aの入力
に接続されている。選択データ保持／伝搬回路9aの出力
は、選択データ保持／伝搬回路9cの入力に接続されてい
る。選択データ保持／伝搬回路9cの出力は、選択信号出
力（SSO）端子11に接続されている。

その他の点では第１図に示される集積回路装置の各構
成部品は、第30図に示される集積回路装置１の各構成部
品と同様であり、同一の部品には同一の参照番号が付さ
れている。したがって、以下において特に説明されてい
ない部品は、第30図に示される相当する部品と同様の機
能を有する。

第２図は、第１図に示されるモジュール2aのうちの、
スキャンパス，バイパス線114,選択回路（MUX）5aおよ
び選択データ保持／伝搬回路9aからなるテスト回路のさ
らに詳細なブロック図である。

第２図を参照して、モジュール2aのテスト回路は、互
いにシリアルに接続され、スキャンパスを形成するSRL4
a〜4fと、スキャンパスと並列して設けられたバイパス
線114と、バイパス線114とスキャンパスとの一方を選択
するために選択データを保持し、かつ伝搬するための選
択データ保持／伝搬回路9aと、入力の一方がスキャンパ
スの出力に、入力の他方がバイパス線114に接続され、
選択データ保持／伝搬回路9aから入力される選択信号に
よって、スキャンパスの出力とバイパス線114の出力の
一方を選択してSO端子13に出力するためのMUX5aとを含
む。

SRL4aの入力端子SIは、スキャンパス入力（SI）端子1
2に接続されている。バイパス線114も、SI端子12に接続
されている。SRL4aは、通常データ入出力端子15,18を有
する。同様にSRL4e,4fは、それぞれ、通常データ入出力
端子16,19,17,20を有する。これら通常データ入出力端
子15〜20は、モジュール本体3aの入力または出力端子に
接続されている。

第３図を参照して、SRL4aは、データ入力（DI）端子1
5に接続されたインバータ29と、DI端子15からのデータ
をSRL4aに取込むことを指定するためのストローブ信号
（STB）が入力されるSTB端子45にゲートが接続され、入
力がインバータ29の出力に接続されたｎチャネルトラン
ジスタによるトランスミッションゲート39と、SI端子47
に入力が接続されたインバータ30と、入力がインバータ
30の出力に接続され、ゲートがクロックT1が入力される
T1端子48に接続されたｎチャンネルトランジスタによる
トランスミッションゲート40と、トランスミッションゲ
ート39とトランスミッションゲート40との出力に接続さ
れ、DI端子15から入力されるデータをラッチするための
ラッチ回路81とを含む。

SRL4aは、さらに、入力がラッチ回路81の出力に接続
され、ゲートがクロックT2の入力されるT2端子44に接続
されたｎチャネルトランジスタによるトランスミッショ
ンゲート41と、トランスミッションゲート41の出力に接
続されたラッチ回路82と、入力がラッチ回路82の出力に
接続され、ゲートがタイミング信号（TG）端子43に接続
されたｎチャネルトランジスタによるトランスミッショ
ンゲート42と、トランスミッションゲート42の出力に接
続されたラッチ回路83と、トランスミッションゲート42
の出力に接続され、出力がDO端子18に接続されたインバ
ータ37と、ラッチ回路82の出力に入力が接続され、出力
がSO端子50に接続されたインバータ38とを含む。

ラッチ回路81は、入力がトランスミッションゲート39
の出力とトランスミッションゲート40の出力とに接続さ
れ、出力がトランスミッションゲート41の入力に接続さ
れたインバータ31と、入力がインバータ31の出力に、出
力がインバータ31の入力に接続された駆動能力の小さな
インバータ32とを含む。

ラッチ回路82は、入力がトランスミッションゲート41
の出力に、出力がトランスミッションゲート42の入力に
接続されたインバータ33と、入力がインバータ33の出力
に、出力がインバータ33の入力に接続された駆動能力の
小さなインバータ34とを含む。インバータ38の入力は、
インバータ33の出力に接続されている。

ラッチ回路83は、入力がトランスミッションゲート42
の出力に接続されたインバータ35と、入力がインバータ
35の出力に、出力がインバータ35の入力に接続された駆
動能力の小さなインバータ36とを含む。

他のSRL4b〜4fも、SRL4aと同様の構造を有する。

特に第４図を参照して、選択データ保持／伝搬回路9a
は、入力が選択信号入力（SSI）端子69に、ゲートが選
択信号シフトクロック入力（ST1）端子68に接続され
た、ｎチャネルトランジスタによるトランスミッション
ゲート63と、トランスミッションゲート63の出力に接続
されたラッチ回路84と、入力がラッチ回路84の出力に、
ゲートがT2端子66に接続されたｎチャネルトランジスタ
によるトランスミッションゲート70と、入力がトランス
ミッションゲート70の出力に接続されたラッチ回路85
と、STB端子64,TG端子65,T2端子66,T1端子67,ラッチ回
路85の出力に接続された制御信号ゲート回路86とを含
む。

ラッチ回路84は、入力がトランスミッションゲート63
の出力に、出力がトランスミッションゲート70の入力に
接続されたインバータ59と、入力がインバータ59の出力
に、出力がインバータ50の入力に接続された駆動能力の
小さなインバータ60とを含む。ラッチ回路84は、SSI端
子69から入力される選択信号をラッチするためのもので
ある。

ラッチ回路85は、入力がトランスミッションゲート70
の出力に接続され、出力がSSO端子75と選択信号出力（S
EL）端子76とに接続されたインバータ61と、入力がイン
バータ61の出力に接続され、出力がインバータ61の入力
に接続された駆動能力の小さなインバータ62とを含む。

制御信号ゲート回路86は、入力の一方がSTB端子64
に、他方がインバータ61の出力に接続されたNANDゲート
51と、入力の一方がTG端子65に、入力の他方がインバー
タ61の出力に接続されたNANDゲート52と、入力の一方が
T2端子66に、入力の他方がインバータ61の出力に接続さ
れたNANDゲート53と、入力の一方がT1端子67に、入力の
他方がインバータ61の出力に接続されたNANDゲート54
と、入力がそれぞれNANDゲート51,52,53,54に、出力が
それぞれSTB端子71,TG端子72,T2端子73,T1端子74に接続
されたインバータ55,56,57,58とを含む。

NANDゲート51とインバータ55,NANDゲート52とインバ
ータ56,NANDゲート53とインバータ57,NANDゲート54とイ
ンバータ58とはそれぞれNANDゲートを形成する。

第２図と第４図とを参照して、STB端子64は制御信号
入力端子23に、TG端子65は制御信号入力端子24に、T2端
子66は制御信号入力端子25に、T1端子67は制御信号入力
端子26にそれぞれ接続されている。

制御信号ゲート回路86の出力はSRLの入力端子に接続
されている。たとえばSTB端子71はSRL4aのSTB端子45
に、TG端子72はTG端子43に、T2端子73はT2端子44に、T1
端子74はT1端子48にそれぞれ接続されている。

したがって、制御信号ゲート回路86は、制御信号入力
端子23〜26から入力されるストローブ信号、タイミング
信号、ノンオーバーラップな２相クロック信号T1,T2
を、ラッチ回路85の出力に応じてSRL4aに伝搬し、ある
いは伝搬しないようにする分離ゲートの役目を果たすも
のである。

SRL4b〜4fも、それぞれSRL4aと同様に選択データ保持
／伝搬回路9aに接続されている。

第１図〜第６図を参照して、本実施例の集積回路の動
作が説明される。

この集積回路のテスト回路は、どのスキャンパスを選
択するかを定めるためのスキャンパス選択モード、選択
されたスキャンパスによって機能モジュールをテストす
るための機能モジュールテストモードおよび集積回路装
置を通常の機能で動作させるための通常動作モードの３
つの動作モードを有する。以下、順に各動作モードの詳
細が説明される。

（１） スキャンパス選択モード スキャンパス選択データは、SSI端子10から、選択デ
ータ保持／伝搬回路9b,9a,9cからなるスキャンパス選択
データ伝搬経路上をシリアルに伝搬される。

第４図を参照して、たとえば選択データ保持／伝搬回
路9aは、以下のように動作する。スキャンパス選択デー
タは、SSI端子69から、選択データ保持／伝搬回路9aに
入力される。ST1端子68から入力されるクロック信号ST1
に応答して、トランスミッションゲート63が開く。これ
により、スキャンパス選択データはラッチ回路84に書込
まれる。続いてクロックST1とノンオーバーラップなク
ロックT2がT2端子66から入力される。これにより、トラ
ンスミッションゲート70が開き、ラッチ回路84に保持さ
れたデータがラッチ回路85に取込まれる。

ラッチ回路85に取込まれたスキャンパス選択データは
SSO端子75から、次の選択データ保持／伝搬回路9cに出
力される。したがって、スキャンパス選択データはノン
オーバーラップな２相クロックST1およびT2によりスキ
ャンパス選択信号線上をシリアルに伝搬される。

このとき、クロックT1をロジカルロー（以下単に「Ｌ
レベル」と省略する）に固定しておくと、スキャンパス
選択信号線以外のシフトパスは動作しない。第３図を参
照して、T1端子48から入力されるクロックが常にＬレベ
ルであれば、トランスミッションゲート40は常に閉じて
いる。そのため、SI端子47からSO端子50への経路は導通
していない。

このようにして、スキャンパス選択データを選択デー
タ保持／伝搬回路上を次々に伝搬させて、各選択データ
保持／伝搬回路に所望の選択データをセットする。この
間の動作は、第６図の「選択データシフト」のサイクル
で示されている。

選択データは、たとえば選択データ保持／伝搬回路9a
のラッチ回路85に保持される。選択データは、より具体
的にはインバータ61の出力電位として保持されている。
インバータ61の出力はSEL端子76を介してMUX5aに入力さ
れている。

ラッチ回路85に保持されているデータがロジカルハイ
（以下単に「Ｈレベル」と省略する）である場合には、
MUX5aは、スキャンパスの出力、すなわちSRL4fの出力を
SO端子13に出力する。ラッチ回路85の出力がＬレベルで
あれば、MUX5aはバイパス線114の出力を選択し、SO端子
13に出力する。

ラッチ回路85の出力がＨレベルであれば、制御信号ゲ
ート回路86は、ストローブ信号STB、タイミング信号T
G、ノンオーバーラップな２相クロックT1,T2を入力さ
れ、それをそのまま各SRL4a〜4fに出力する。ラッチ回
路85に保持された選択データがＬレベルであれば、制御
信号ゲート回路86は、ストローブ信号などを一切SRL4a
〜4fに伝搬しない。この場合、後に詳述するテストモー
ドにおいて、SRL4a〜4fは動作しない。

（２） 機能モジュールテストモード たとえば、第１図に示される機能モジュール3aについ
て、テストを行なわない場合と、テストを行なう場合と
が、以下に区分して説明される。

（ａ） 機能モジュール3aがテスト対象として選択され
ない場合 この場合、ラッチ回路85に設定されるデータはＬレベ
ルである。したがって、SEL端子76からMUX5aに出力され
ている選択信号はＬレベルである。MUX5aは、バイパス
線114の出力を選択してSO端子13に出力する。したがっ
てSI端子12から入力されるデータはそのままSO端子13に
出力される。

ラッチ回路85の出力がＬレベルであるため、制御信号
ゲート回路86は、ストローブ信号、タイミング信号、ク
ロックT1,T2を一切SRL4a〜4fに伝搬しない。したがっ
て、SRL4a〜4fは一切動作せず、機能モジュール3aの入
力および出力の状態は、同じ状態を保つ。

このようにすることにより、テスト対象以外の回路ブ
ロックに予期しないデータが入力されることが抑えられ
る。また、ある回路ブロックのみの消費電力を測定する
際などに、他の回路ブロックをすべて非選択状態として
その消費電力を０としておくことが可能となる。

（ｂ） 機能モジュール3aがテスト対象として選択され
る場合 この場合、ラッチ回路85にはＨレベルの選択データが
設定される。選択データ保持／伝搬回路9aはSEL端子76
を介してMUX5aにＨレベルの選択信号を送出する。MUX5a
は、選択信号に応答してスキャンパスの出力を選択し、
SO端子13に出力する。

制御信号ゲート回路86は、ラッチ回路85の出力がＨレ
ベルであるため、すべて開いた状態となる。そのため、
ストローブ信号、タイミング信号、クロックT1,T2など
はゲート回路86を経てSRL4a〜4fに与えられる。

第３図を参照して、たとえばSRL4aのインバータ30に
は、SI端子12（第２図）から入力されるテストデータ
が、SI端子47を介して入力されている。クロックT1がＨ
レベルになることにより、トランスミッションゲート40
が開く。これにより、テストデータはラッチ回路81に取
込まれる。

クロックT2がT2端子44からトランスミッションゲート
41のゲートに印加される。これにより、トランスミッシ
ョンゲート41が開き、ラッチ回路81に保持されたデータ
がラッチ回路82に伝搬される。ラッチ回路82の出力はイ
ンバータ38,SO端子50を介して後続するSRL4bに出力され
ている。

クロックT1,T2をSRL4aに交互に印加することにより、
テストデータがSI端子47,ラッチ回路81,82,SO端子50を
介して後の回路に伝搬される。したがって、SRL4a〜4f
からなるスキャンパス上を、テストデータが次々とシリ
アルに伝搬されていく。

SI端子12からテストデータをスキャンパスに順次入力
していくことにより、各SRL4a〜4fに所望のテストデー
タがセットされる。このテストデータはラッチ回路82に
インバータ33の出力電位として保持される。

以上の動作は、第５図において「テストデータシフト
イン」のサイクルとして示されている。

続いて、タイミング信号がTG端子43を介してトランス
ミッションゲート42に印加される。ラッチ回路82に保持
されていたデータは、ラッチ回路83に伝搬され、さらに
インバータ37で反転されてDO端子18から出力される。DO
端子18は機能モジュール3a（第１図）の入力端子に節存
されており、機能モジュール3aにテストデータを与え
る。

機能モジュール3aは入力端子から印加されたテストデ
ータに応じて動作し、結果を出力端子に出力する。機能
モジュール3aの出力端子は、たとえばSRL4aのDI端子15
に接続されている。

第５図の「テスト実行」のサイクルで示されるよう
に、タイミング信号がＬレベルに戻された後、データの
取込みを指定するストローブ信号がSTB端子45からSRL4a
のトランスミッションゲート39に印加される。トランス
ミッションゲート39が開き、DI端子15から入力されるデ
ータはラッチ回路81に保持される。この間、クロックT1
はＬレベルに保持されている。ラッチ回路81には、機能
モジュール3aの出力データが保持される。その後、スト
ローブ信号はＬレベルに戻される。

続いて、クロックT2がT2端子44からトランスミッショ
ンゲート41に印加される。そのため、トランスミッショ
ンゲート41が開き、ラッチ回路81の保持データがラッチ
回路82に与えられる。続いて、ノンオーバーラップな２
相クロックT1,T2がトランスミッションゲート40,41のゲ
ートにそれぞれ印加される。応じて、ラッチ回路82の保
持データはSO端子50から後続のSRL4bに出力される。前
述のテストデータシフトインの時の動作と同様に、各SR
L4a〜4fは、SI端子から入力されるデータを次々とSO端
子から出力する。その結果、SRL4fからMUX5aに、各SRL4
a〜4fに保持されていたテスト結果のデータがシリアル
に出力される。

第２図を参照して、前述のようにMUX5aはスキャンパ
ス側のデータを出力するように設定されている。そのた
めテスト結果のデータはSO端子13に出力される。すなわ
ち、集積回路１において（第１図）、SI端子６から入力
されたテストデータに基づいて所望の機能モジュールの
テストが行なわれたとき、テスト結果はスキャンパスを
シリアルに移動して、SO端子７からシリアルに出力され
る。SO端子７の出力を予め用意された答と照合すること
により、テスト結果を知ることができる。

以上のサイクルは、第５図において「テスト結果シフ
トアウト」のサイクルとして示されている。

以上の操作は機能モジュール3aのすべてのテストパタ
ーンが終了するまで続けられる。

（ｃ） 機能モジュール3aのテストが終了し、さらに他
の機能モジュールのテストを行なうことが必要であれ
ば、再び（ａ）（ｂ）の操作が繰返し行なわれる。

（ｄ） テストが終了した場合、集積回路１を、通常動
作のモードに戻さなければならない。そのために必要な
データを、各選択データ保持／伝播回路9a〜9cに設定す
る必要がある。この操作は、SSI端子10から通常動作を
指定するためのデータを、スキャンパス選択データ伝搬
経路上をシリアルに伝搬することにより行なわれる。こ
の操作は前述の「選択データシフトイン」の操作とまっ
たく同様である。ただし、後述する理由に基づいて、各
スキャンパスのすべてが選択状態に設定される。

以上の動作は、第６図において「選択データシフトア
ウト」として表現されている。

（３） 通常動作モード 第３図を参照して、たとえばSRL4aはDI端子15とDO端
子18との間に挿入されている。DI端子15は、機能モジュ
ール3aの前段の機能モジュールの出力に接続されてい
る。DO端子18は、機能モジュール3aの入力端子に接続さ
れている。

通常動作時は各SRLは各機能モジュール間でのデータ
の流れに影響を与えてはならない。そのため、SRL4a
は、DI端子15からDO端子18までをデータスルーとする、
単なる非反転ドライバとして動作する必要がある。その
目的のためSTB端子45と、T2端子44とは、ともにＨレベ
ルに固定されなければならない。そのためには、制御信
号ゲート回路86が開いており、ストローブ信号STBとク
ロックT2とがSRL4aに印加される必要がある。したがっ
てラッチ回路85の出力がＨレベルになっている必要があ
る。そのため前述のようにすべての選択データ保持／伝
搬回路9a〜9cは選択状態に設定されている必要がある。

すべての選択データ保持／伝搬回路に選択状態を示す
信号がセットされた後、各選択データ保持／伝播回路に
加えられる信号は、以下のように制御される。第４図を
参照して、STB端子64,TG端子65,T2端子66,ST1端子68,SS
I端子69はすべてＨレベルに固定される。T1端子67はＬ
レベルに固定される。これにより、ストローブ信号，タ
イミング信号，クロックT1,T2はSRL4aに伝搬される。

第３図を参照して、T1端子48がＬレベルに固定されて
いるため、トランスミッションゲート40は閉じている。
TG端子43,T2端子44,STB端子45がすべてＨレベルに固定
されているため、トランスミッションゲート39,41,42は
すべて開いている。したがって、SRL4aにおいてDI端子1
5からDO端子18までがデータスルーとなる。

DI端子15とDO端子18との間には、４つのインバータ2
9,31,33,37が介在している。DI端子15に入力されるデー
タは４回の反転の後、入力された値のままDO端子18に出
力される。すなわち、SRL4aは非反転なドライバとして
動作する。

すべてのスキャンパスが選択され、かつすべてのSRL
が上述のSRL4aのように動作する。したがって、各モジ
ュール間のデータの伝達は阻害されず、集積回路１は通
常の動作を支障なく行なうことができる。

第７図は、第１図の実施例にかかるテスト回路技術を
階層化設計に応用した際の、集積回路の概略ブロック図
である。第７図において、簡単のために、各モジュール
の構成要素としては、本発明にかかるスキャンパスなら
びに選択回路によるテスト回路のみが示されている。

集積回路1bは、モジュール1a,2d,2eを含む。モジュー
ル1aはさらに下層のモジュール2a,2b,2cを含む。

モジュール2aは、シリアルに接続されスキャンパスを
形成するSRL4a〜4fと、このスキャンパスと並列に設け
られたバイパス線114aと、バイパス線114aとSRL4fの出
力とに入力が接続されたMUX5aと、MUX5aに接続されMUX5
aに対しスキャンパスの出力とバイパス線114aの出力と
のどちらを選択するかを指定するための選択データ保持
／伝播回路9aとを含む。

モジュール2bは同様に、シリアルに接続されたスキャ
ンパスを形成するSRL4g〜4kと、バイパス線114bと、２
つの入力がそれぞれバイパス線114bとスキャンパスの出
力とに接続されたMUX5bと、MUX5bに接続され、MUX5bの
出力データの選択を指定するための選択データ保持／伝
搬回路9bとを含む。

モジュール2cは、シリアルに接続されスキャンパスを
形成するSRL4l〜4rと、バイパス線114cと、２つの入力
がそれぞれバイパス線114cとスキャンパスの出力とに接
続されたMUX5cと、MUX5cに接続され、MUX5cの出力の選
択を指定するための選択データ保持／伝搬回路9cとを含
む。

モジュール1aには、SSI端子10aが設けられている。選
択データ保持／伝搬回路9a,9b,9cはSSI端子10aとSSO端
子11aとの間に直列に接続されている。

モジュール1aはまた、SI端子6aと、SO端子7aとを有す
る。SRL4aの入力はSI端子6aに接続されている。バイパ
ス線114aの入力も、SI端子6aに接続されている。MUX5a
の出力はモジュール2bのSRL4gの入力に接続されてい
る。MUX5aの出力はまた、バイパス線114bの入力にも接
続されている。MUX5bの出力は、モジュール2cのSRL4lの
入力に接続されている。MUX5bの出力はまた、バイパス
線114cの入力にも接続されている。MUX5cの出力は、SO
端子7aに接続されている。

モジュール2dは、シリアルに接続されてスキャンパス
を形成するSRL4s〜4uと、機能モジュール1aの出力7aに
接続されたバイパス線114dと、２つの入力がそれぞれバ
イパス線114dおよびSRL4uの出力に接続され、それぞれ
の出力の一方を選択して出力するためのMUX5dと、モジ
ュール1aのSSO端子11aとMUX5dとに接続され、MUX52によ
るデータの選択を指定するための選択データ保持／伝播
回路9dとを含む。SRL4sの入力は、モジュール1aのSO端
子7aに接続されている。

モジュール2eは、シリアルに接続されスキャンパスを
形成するSRL4v〜4xと、モジュール2dのMUX5dの出力に接
続されたバイパス線114eと、バイパス線114eとSRL4xの
出力とに入力のそれぞれが接続され、バイパス線114eの
出力とSRL4xの出力の一方を選択して出力するためのMUX
5eと、モジュール2dの選択データ保持／伝搬回路9dの出
力と、MUX5eとに接続され、MUX5eによるデータの選択を
指定するための選択データ保持／伝搬回路9eとを含む。
SRL4vの入力は、モジュール2dのMUX5dの出力に接続され
ている。

集積回路1bは、SSI端子10,SI端子6b,SO端子7b,SSO端
子11を有する。モジュール1aのSSI端子10aは、集積回路
1bのSSI端子10に接続される。モジュール1aのSI端子6a
は、集積回路1bのSI端子6bに接続される。モジュール2e
のMUX5eの出力はSO端子7bに接続される。選択データ保
持／伝搬回路9eの出力はSSO端子11に接続される。

SSI端子10からSSO端子11までは、選択データ保持／伝
搬回路9a〜9eによって形成される１つのスキャンパス選
択信号線を形成する。モジュール1aのSI端子6aからSO端
子7aまでは、SRL4a〜4rによって形成されるスキャンパ
スを有する。

集積回路1bは、SI端子6bからSO端子7bまでの間に、互
いにシリアルに接続された、モジュール1aのスキャンパ
ス、モジュール2dのスキャンパス、モジュール2eのスキ
ャンパスによって形成された１本のスキャンパスを有す
る。

各モジュール2a〜2eの有するスキャンパスのそれぞれ
には、バイパス線114a〜114eが形成されている。スキャ
ンパスの出力とバイパス線の出力とはMUX5a〜5eによっ
て選択される。MUXによる信号線の選択は、選択データ
保持／伝搬回路9a〜9eによって指定される。

この集積回路1bにおいて特徴的なことは、選択データ
保持／伝搬回路9a〜9eはすべて１本の接続線で接続され
ているということである。また、他の特徴は、下層のモ
ジュール1aは３つの最下層モジュール2a〜2cを含むが、
その構造はモジュール1aを単独の集積回路として設計し
た場合の構造とまったく同一であるということである。
同様に最下層のモジュール2a〜2cの構造も、それぞれを
単独で設計した場合の構造とまったく同一であって、階
層化設計に伴ってその構造に何らかの変更を施す必要は
ない。

第７図を参照して明らかなように、最下層のモジュー
ルにのみMUX、選択データ保持／伝搬回路を設けること
が必要なだけである。上位モジュールを設計する場合に
は新たな構成要素を導入する必要はない。各選択データ
保持／伝搬回路は単一の接続線によって接続されてお
り、複雑な配線を要することがない。そのため、従来の
集積回路の階層化設計と比較してレイアウト効率を高め
ることが可能である。

第８図は、本発明にかかる集積回路装置を用いて階層
化設計を行なった際の、集積回路の模式的平面図であ
る。既に従来の項において説明された第32図と対比する
と、本発明による集積回路の利点がより明瞭となる。

下層の集積回路をモジュール1aとして取込み、他のモ
ジュールを複数配置した場合でも、集積回路1bにおいて
必要とされるテストのための配線は、各機能モジュール
をシリアルに接続するものだけでよい。そのため、第32
図に示される集積回路のように、配線が１か所に集中す
ることもなく、あるいはテストのためのピン数が対処不
能なほど増加することもない。そのため、単独の集積回
路を設計する際はもとより、階層化設計においても従来
と比較して遥かに容易に集積回路を設計することができ
る。

以上、この発明の集積回路の一実施例が詳細に説明さ
れたが、この発明は上述の実施例に限定されるものでは
ない。たとえば、SRLや、あるいは選択データ保持／伝
搬回路の構造は、上述の実施例に限定されず種々のもの
が用いられ得る。

たとえば、上述の実施例においては非選択のスキャン
パス（バイアス線が選択されているスキャンパス）は、
テスト時にシフト動作を一切行なわない。これは、前述
のように非テスト回路ブロックに予期しないデータが入
力されたり、不要な消費電力が発生したりすることを阻
止するためである。しかし、このようなことが不必要な
場合、非選択のスキャンパスがシフト動作を行なっても
よい場合があり得る。第９図，第10図はそのような場合
の選択データ保持／伝搬回路および、テスト回路を示す
回路ブロック図である。

第９図を参照して、この実施例にかかる選択データ保
持／伝搬回路9a′は、第４図に示される選択データ保持
／伝搬回路9aと以下の点で異なっている。選択データ保
持／伝搬回路9a′は、第４図における制御信号ゲート回
路86を含まない。また、トランスファゲート70のゲート
には、ST2端子105から、クロックST2が印加される。ク
ロックST1,ST2はノンオーバーラップな２相クロックで
ある。その他の点では、選択データ保持／伝搬回路9a′
は第４図に示される選択データ保持／伝搬回路9aと同一
である。同一の部品には同一の参照番号が付されてい
る。それらの機能および名称も同一である。したがっ
て、ここではそれらについての詳細な説明は繰返されな
い。

クロックST2は、テスト回路が第５図に示されるテス
トデータシフトインのモード、あるいはテスト結果シフ
トアウトの動作モードにあるときには、クロックT2と同
じクロックとなる。選択データ保持／伝搬回路9a′は第
４図に示される選択データ保持／伝搬回路9aと同様の動
作を行なう。すなわち、SSI端子69から入力されるデー
タが、ラッチ回路84,ラッチ回路85を経てSSO端子75まで
シリアルに伝搬される。

所望のデータがラッチ回路85に設定されたとき、SEL
端子76からは、MUX5aに与えられる選択信号が出力され
る。

第10図を参照して、各SRL4a〜4fには、選択データ保
持／伝搬回路9a′を介さずに、制御信号入力端子23〜26
を介して、直接ストローブ信号、タイミング信号、クロ
ックT1,T2が印加される。

テスト時には、SRL4a〜4fからなるスキャンパスが選
択されているか否かにかかわらず、各SRL4a〜4fはスト
ローブ信号、タイミング信号、クロックT1,T2に応答し
てシフト動作を行なう。SRL4a〜4fが設定されているモ
ジュールがテスト対象となっていない場合でも、そのモ
ジュールに入力されるデータは様々に変化する。テスト
対象となっていない機能モジュールも、入力の変化よっ
て動作し得るため、一定の電力を消費する。そのため、
テスト対象の機能モジュールのみの消費電力を厳密に測
定することはできない。しかしながら、そのような利点
が不要であるならば、第９図，第10図に示されるような
構造を採用することにより、集積回路が簡単な構造で設
計でき、かつ短時間で所望のモジュールのテストをでき
るというメリットがある。

以上説明した実施例においては、スキャンパスとは別
に設けられたスキャンパス選択データ伝搬経路上を選択
データがシリアルに伝搬される構成となっている。しか
しながら、スキャンパスによってテストデータのみなら
ず選択データも伝搬させるようにすれば、よりいっそう
信号線の本数およびデータ入出力ピンの数を減らすこと
ができる。そのような実施例を以下に説明する。

第11図は、この発明の他の実施例にかかる集積回路の
構成を示す概略ブロック図である。なお、この実施例
は、前述したように、SRL4a〜4rで形成されるスキャン
パスを、テストデータの伝搬経路のみならず、スキャン
パス選択データの伝搬経路としても用いるようにしたも
のである。そのため、この第11図の実施例では、第１図
に示す実施例における選択データ保持／伝搬回路9a〜9c
に変えて、選択データ保持回路90a〜90cが設けられてい
る。各選択データ保持回路90a〜90cは、対応するモジュ
ールにおけるスキャンパスに接続されてそのスキャンパ
スから選択データを受ける。また、第11図の実施例に
は、選択データ設定信号（TSS）端子301およびリセット
信号（RSS）端子302から設けられている。TSS端子301か
ら入力される選択データ設定信号およびRSS端子302から
入力されるリセット信号は、それぞれ選択データ保持回
路90a〜90cに与えられる。第11図に示す実施例のその他
の構成は、第１図に示す実施例の構成と同様であり、相
当する部分には同一の参照番号を付し、その説明を省略
する。

第12図は、第11図に示されるモジュール2aのうちの、
スキャンパス，バイパス線114,選択回路（MUX）5aおよ
び選択データ保持回路90aからなるテスト回路のさらに
詳細なブロック図である。

第12図を参照して、SRL4fの出力端子SOから出力され
るデータは、MUX5aに与えられるとともに、選択データ
取込線21を介して選択データ保持回路90aにも与えられ
る。また、選択データ保持回路90aには、TSS端子301
（第11図参照）から設定信号が与えられ、RSS端子302
（第11図参照）からリセット信号が与えられる。

第13図を参照して、選択データ保持回路90aのより詳
細な構成を説明する。この選択データ保持回路90aは、
第４図に示す選択データ保持／伝搬回路9aと以下の点に
おいて異なる。すなわち、BDI端子78はｎチャネルトラ
ンジスタからなるトランスミッションゲート63の入力に
接続されている。トランスミッションゲート63のゲート
はTSS端子77に接続されている。BDI端子78は、第12図に
示す選択データ取込線21に接続されている。TSS端子77
は第11図に示すTSS端子301に接続されている。ラッチ回
路84の入力と接地との間には、リセット用トランジスタ
80が介挿されている。このリセット用トランジスタ80の
ゲートは、RSS端子79に接続されている。RSS端子79は、
第11図に示すRSS端子302に接続されている。ラッチ回路
84の出力は、SEL端子76に接続されるとともに、NANDゲ
ート51〜54の各一方入力端に接続されている。第13図に
示す選択データ保持回路90aのその他の構成は、第４図
に示す選択データ保持／伝搬回路9aと同様であり、相当
する部分には一の参照番号を付し、その説明を省略す
る。なお、他の選択データ保持回路90b,90cも第13図に
示す選択データ保持回路90aと同様の構成である。

上記のごとく、選択データ保持回路90aには、選択デ
ータ保持／伝搬回路9aに設けられているトランスミッシ
ョンゲート70およびラッチ回路85が設けられていない。
これは、選択データ保持回路90aは選択データを保持で
きればよく、伝搬させる必要はないからである。

次に、第11図〜第13図に示す実施例の動作を、第14図
および第15図に示すタイミングチャートを参照しながら
説明する。本実施例の集積回路におけるテスト回路は、
第１図に示す実施例と同様に、どのスキャンパスを選択
するかを定めるためのスキャンパス選択モードと、選択
されたスキャンパスによって機能モジュールをテストす
るための機能モジュールテストモードと、集積回路装置
を通常の機能で動作させるための通常動作モードとの３
つの動作モードを有する。以下、順に各動作モードの詳
細を説明する。

（１） スキャンパス選択モード このスキャンパス選択モードにおいては、各MUX5a〜5
cを制御するための選択データがスキャンパス上を伝搬
されて各選択データ保持回路90a〜90cに設定される。そ
のため、まず初めにすべてのMUX5a〜5cがバイパス線で
はなくスキャンパスの出力を選択している状態になって
いる必要がある。そのため、RSS端子302から入力される
リセット信号がＨレベルに活性化される。

第13図を参照して、たとえば選択データ保持回路90a
は以下のように動作する。RSS端子79から入力されるリ
セット信号がＨレベルであるため、リセット用トランジ
スタ80がオン状態とされる。これによって、ラッチ回路
84の出力電位はＨレベルに固定される。ラッチ回路84の
Ｈレベル出力はSEL端子766を介してMUX5aに与えられ
る。MUX5aは与えられた選択信号がＨレベルであるの
で、スキャンパスからの出力すなわちSRL4fの出力を選
択してSO端子13に出力する。他の選択データ保持回路90
bおよび90cにおいてもまったく同様の動作が行なわれ
る。この間の動作は、第15図の「リセット」のサイクル
で示されている。

すべてのMUX5a〜5cにおいてスキャンパスの出力が選
択された後、第11図におけるSI端子６から選択データが
シリアルに入力される。それとともに、ノンオーバーラ
ップな２相クロックT1,T2が、T1端子67,T2端子66から入
力される。このとき、ラッチ回路84の出力電位はＨレベ
ルであるため、制御信号ゲート回路86は開いた状態とな
っている。したがって、クロックT1,T2が制御信号ゲー
ト回路86を介して各SRLに与えられる。したがって、各S
RL4a〜4rは、クロックT1,T2に同期してシフト動作を行
なう。その結果、SI端子６から入力された選択データが
スキャンパス上を順次シフトされていく。この間の動作
は、第15図における「選択データシフトイン」のサイク
ルに示されている。

SI端子６から入力された選択データが、各スキャンパ
スにおける最下位ビット（LSB）にあたるSRL4f,4kおよ
び4rに伝搬されると、TSS端子301から各選択データ保持
回路90a〜90cに与えられる選択データ設定信号がＨレベ
ルに活性化される。これによって、SRL4f,4kおよび4rに
保持された選択データが、それぞれ、選択データ保持回
路90a,90bおよび90cに取込まれて保持される。たとえ
ば、第13図を参照して、選択データ保持回路90aについ
て説明すると、選択データ設定信号がＨレベルになるこ
とにより、トランスミッションゲート63がオン状態とな
る。その結果、SRL4fから選択データ取込線21を介して
伝搬されてきた選択データがインバータ601で反転され
た後ラッチ回路84に取込まれて保持される。この間の動
作は、第15図の「選択データ取込」のサイクルに示され
ている。

このようにして選択データ保持回路90a〜90cに設定さ
れた選択データによって各MUX5a〜5cの選択状態が制御
される。たとえば、これから機能モジュール3aの機能テ
ストを行なおうとする場合、テストに必要なSRLはモジ
ュール2aに属するSRL4a〜4fだけである。したがって、
このスキャンパス選択モードにおいては、MUX5aのみが
スキャンパスの出力を選択するように選択データが設定
される。その他のスキャンパスは非選択状態に設定さ
れ、テストデータはバイパス線を伝搬するように設定さ
れる。他の機能モジュールの機能テストを行なう場合も
同様であり、その機能モジュールに対応するスキャンパ
スのみが選択状態となるように選択データが設定され
る。

（２） 機能モジュールテストモード たとえば、第11図に示される機能モジュール3aについ
て、テストを行なわない場合と、テストを行なう場合と
が、以下に区分して説明される。

（ａ） 機能モジュール3aがテスト対象として選択され
ない場合 この場合、ラッチ回路84に設定されるデータはＬレベ
ルである。したがって、SEL端子76からMUX5aに出力され
ている選択信号はＬレベルである。MUX5aは、バイパス
線114の出力を選択してSO端子13に出力する。したがっ
て、SI端子12から入力されるデータはそのままSO端子13
に出力される。

ラッチ回路84の出力がＬレベルであるため、制御信号
ゲート回路86は、ストローブ信号，タイミング信号，ク
ロックT1,T2を一切SRL4a〜4fに伝搬しない。したがっ
て、SRL4a〜4fは一切動作せず、機能モジュール3aの入
力および出力の状態は、同じ状態を保つ。

このようにすることにより、テスト対象以外の回路ブ
ロックに予期しないデータが入力されることが抑えられ
る。また、ある回路ブロックのみの消費電力を測定する
際などに、他の回路ブロックをすべて非選択状態として
その消費電力を０としておくことが可能となる。

（ｂ） 機能モジュール3aがテスト対象として選択され
る場合 この場合、ラッチ回路84にはＨレベルの選択データが
設定される。選択データ保持回路90aはSEL端子76を介し
てMUX5aにＨレベルの選択信号を送出する。MUX5aは、選
択信号に応答してスキャンパスの出力を選択し、SO端子
13に出力する。

制御信号ゲート回路86は、ラッチ回路84の出力がＨレ
ベルであるため、すべて開いた状態となる。ストローブ
信号，タイミング信号，クロックT1,T2などはゲート回
路86を経てSRL4a〜4fに与えられる。

この実施例におけるSRLは、第３図に示すSRLと同様の
構成を有している。この第３図を参照して、たとえばSR
L4aのインバータ30には、SI端子12（第12図参照）から
入力されるテストデータが、SI端子47を介して入力され
ている。クロックT1がＨレベルになることにより、トラ
ンスミッションゲート40が開く。これにより、テストデ
ータはラッチ回路81に取込まれる。

クロックT2がT2端子44からトランルミッションゲート
41のゲートに印加される。これにより、トランスミッシ
ョンゲート41が開き、ラッチ回路81に保持されたデータ
がラッチ回路82に伝搬される。ラッチ回路82の出力はイ
ンバータ38,SO端子50を介して後続するSRL4bに出力され
ている。

クロックT1,T2をSRL4aに交互に印加することにより、
テストデータがSI端子47,ラッチ回路81,82,SO端子50を
介して後の回路に伝搬される。したがって、SRL4a〜4f
からなるスキャンパス上を、テストデータが次々とシリ
アルに伝搬されていく。

SI端子12からテストデータをスキャンパスに順次入力
していくことにより、各SRL4a〜4fに所望のテストデー
タがセットされる。このテストデータはラッチ路82にイ
ンバータ33の出力電位として保持される。

以上の動作は、第14図において「テストデータシフト
イン」のサイクルとして示されている。

続いて、タイミング信号がTG端子43を介してトランス
ミッションゲート42に印加される。ラッチ回路82に保持
されていたデータは、ラッチ回路83に伝搬され、さらに
インバータ37で反転されてDO端子18から出力される。DO
端子18は機能モジュール3a（第11図）の入力端子に接続
されており、機能モジュール3aにテストデータを与え
る。

機能モジュール3aは、入力端子から印加されたテスト
データに応じて動作し、結果を出力端子に出力する。機
能モジュール3aの出力端子は、たとえばSRL4aのDI端子1
5に接続されている。

第14図の「テスト実行」のサイクルで示されているよ
うに、タイミング信号がＬレベルに戻された後、データ
の取込を指定するストローブ信号がSTB端子45からSRL4a
のトランスミッションゲート39に印加される。応じて、
トランスミッションゲート39が開き、DI端子15から入力
されるデータはラッチ回路81に保持される。この間、ク
ロックT1はＬレベルに保持されている。ラッチ回路81に
は、機能モジュール3aの出力データが保持される。その
後、ストローブ信号はＬレベルに戻される。

続いて、クロックT2がT2端子44からトランスミッショ
ンゲート41に印加される。そのため、トランスミッショ
ンゲート41が開き、ラッチ回路81の保持データがラッチ
回路82に与えられる。続いて、ノンオーバーラップな２
相クロックT1,T2がトランスミッションゲート40,41のゲ
ートにそれぞれ印加される。応じて、ラッチ回路82の保
持データはSO端子50から後続のSRL4bに出力される。前
述のテストデータシフトインのときの動作と同様に、各
SRL4a〜4fは、SI端子から入力されるデータを次々とSO
端子から出力する。その結果、SRL4fらMUX5aに、各SRL4
a〜4fに保持されていたテスト結果のデータがシリアル
に出力される。

第12図を参照して、前述のようにMUX5aはスキャンパ
ス側のデータを出力するように設定されている。そのた
め、データ結果のデータはSO端子13に出力される。すな
わち、集積回路１（第11図）において、SI端子６から入
力されたテストデータに基づいて所望の機能モジュール
のテストが行なわれたとき、テスト結果はスキャンパス
をシリアルに移動して、SO端子７からシリアルに出力さ
れる。SO端子７の出力を予め用意された答と照合するこ
とによりテスト結果を知ることができる。

以上のサイクルは、第14図において「テスト結果シフ
トアウト」のサイクルとして示されている。

以上の操作は機能モジュール3aのすべてのテストパタ
ーンが終了するまで続けられる。

（ｃ） 機能モジュール3aのテストが終了し、さらに他
の機能モジュールのテストを行なうことが必要であれ
ば、再び（ａ）および（ｂ）の操作が繰返し行なわれ
る。

（ｄ） テストが終了した場合、集積回路１（第11図）
を、通常動作のモードに戻さなければならない。そのた
めに必要なデータを、各選択データ保持回路90a〜90cに
設定する必要がある。この操作は、SI端子６から通常動
作を指定するためのデータを入力し、スキャンパス上を
シリアルに伝搬させることにより行なわれる。この操作
は前述の「スキャンパス選択モード」の操作とまったく
同様である。

（３） 通常動作モード 通常動作モードにおいては、各SRLは各機能モジュー
ル間でのデータの流れに影響を与えてはならない。した
がって、この通常動作モードにおいては、すべてのSRL4
a〜4rは、それぞれのDI端子とDO端子までをデータスル
ーとする、単なる非反転ドライバとして動作するように
制御される。

上記のような状態にするために、まずRSS端子302がＨ
レベルに固定される。これによって、たとえば第13図の
選択データ保持回路90aでは、リセット用トランジスタ8
0がオンし、ラッチ回路84の入力がＬレベルに接地され
る。そのため、ラッチ回路84の出力電位はＨレベルにな
る。これに応答して、制御信号ゲート回路86は開いた状
態になる。一方、STB端子64,TG端子65,T2端子66はＨレ
ベルに固定され、T1端子67はＬレベルに固定される。こ
のとき制御信号ゲート回路86は開いた状態になっている
ので、第３図におけるTG端子43,T2端子44,STB端子45は
Ｈレベルに固定され、T1端子48はＬレベルに固定され
る。そのため、トランスミッションゲート40は閉じてお
り、トランスミッションゲート39,41,42はすべて開いて
いる。したがって、SRL4aにおいてDI端子15からDO端子1
8までがデータスルーとなる。

DI端子15とDO端子18との間には、４つのインバータ2
9,31,33,37が介在している。DI端子15に入力されるデー
タは、４回の反転の後、入力された値のままDO端子18に
出力される。すなわち、SRL4aは非反転なドライバとし
て動作する。

他のSRL4b〜4rについても、上記SRL4aと同様に動作す
る。したがって、各機能モジュール間のデータの伝達は
阻害されず、第11図に示す集積回路１は通常の動作を支
障なく行なうことができる。

第16図は、第11図の実施例にかかるテスト回路技術を
階層化設計に応用した際の、集積回路の概略ブロック図
である。第16図では、簡単のために、各モジュールの構
成要素としては、各モジュールにおけるテスト回路部分
のみが示されている。

第16図に示す集積回路1bは、第７図に示す集積回路1b
の以下の点を除いて同じ構成を有している。すなわち、
選択データ保持／伝搬回路9a〜9eに代えて選択データ保
持回路90a〜90eが設けられている。SSI端子10,SSO端子1
1、およびこれらSSI端子10とSSO端子11との間を各選択
データ保持／伝搬回路9a〜9eを直列に結ぶ信号線は削除
されている。第16図の集積回路1bでは、TSS端子301およ
びRSS端子302が設けられている。これらTSS端子301およ
びRSS端子302は、各選択データ保持回路90a〜90eに接続
されている。

第16図に示す集積回路1bは、第７図に示す集積回路1b
と同様に以下のような利点を有する。

第16図に示す集積回路1bにおける下層のモジュール1a
は３つの最下層モジュール2a〜2cを含むが、その構造は
モジュール1aを単独の集積回路として設計した場合の構
造とまったく同一である。同様に最下層のモジュール2a
〜2cの構成も、それぞれを単独で設計した場合の構造と
まったく同一であって、階層化設計にともなってその構
造に何らかの変更を施す必要はまったくない。

また、第16図から明らかなように、最下層のモジュー
ルのみにMUX,選択データ保持回路を設けることが必要な
だけである。上位モジュールを設計する場合には新たな
構成要素を導入する必要はない。各選択データ保持回路
にはスキャンパスを介して選択データが伝搬されるた
め、複雑な配線を要することがない。そのため、従来の
集積回路の階層化設計と比較してレイアウト効率を高め
ることが可能である。

以上説明した各実施例においては、バイパス線が選択
されたモジュールでは、データはMUXのみを伝搬する。
このとき、伝搬されるデータにはMUXによる遅延（tpd）
が生じる。したがって、バイパス線が選択されたモジュ
ールがｎ個連続する場合、合計（tpd×ｎ）の遅延が生
じることになる。この遅延時間が各スキャンパスのシフ
トサイクル時間と比較して十分小さい場合は、シフト動
作に影響を与えることはない。しかし、たとえば第17図
に示すように、遅延時間がシフトサイクルと比較しても
無視できないような場合、正常なデータをシフトさせる
ことができなくなる。一方、正常なデータ伝搬を行なう
ために、シフトサイクル時間を遅らせた場合は、シフト
時間が増大するといった別の問題が生じる。

そこで、バイパス線の連続によって生じる伝搬遅延
（tpd×ｎ）が次のデータ更新タイミング（クロックT1
のＨレベル期間）よりも長くなるｎの値（これをｍとす
る）を予め求めておき、連続して選択されるバイパス線
の本数がｍ以上になる場合（第18図（ａ）の場合）は、
連続するバイパス線の途中にシフト動作のみを行ないダ
ミーレジスタDRを挿入することによって（第18図（ｂ）
参照）、正常なデータ伝搬を保証することができる。す
なわち、第18図（ｂ）を参照して、連続して選択される
ｎ本のバイパス線は、ダミーレジスタDRが挿入されるこ
とにより、前半のn1本と後半のn2本とに分割される。し
たがって、SRL4xとダミーレジスタDRとの間ではtpd×n1
の遅延が生じ、ダミーレジスタDRとSRL4yとの間ではtpd
×n2の遅延が生じる。ここで、n1,n2は、いずれもｍよ
りも小さいので、遅延時間tpd×n1,tpd×n2は、いずれ
もシフト動作に影響を与えることのない遅延時間に抑え
られている。したがって、第18図に示すような実施例に
よれば、シフトサイクル時間を遅らせることなく、正常
なデータ伝搬を保証することができる。

ところで、第18図（ｂ）に示すようなダミーレジスタ
DRを新たに設けることは、回路素子の追加を意味し、回
路規模の増加を招く。そこで、各スキャンパスを構成す
るSRLのいずれかをダミーレジスタとして用いるように
すれば、構成の追加なしに第18図に示す実施例と同様の
効果を得ることができる。そのような実施例を以下に説
明する。

第19図は、この発明のさらに他の実施例の構成を示す
概略ブロック図である。この第19図に示す実施例は、各
スキャンパスを構成するSRLの一部をダミーレジスタと
して用いている。そのため、バイパス線114aは、その一
端がSRL4aの出力端に接続され、その他端がMUX5aの一方
入力端に接続されている。バイパス線114bは、その一端
がSRL4gの出力端に接続され、その他端がMUX5bの一方入
力端に接続されている。バイパス線114cは、その一端が
SRL4lの出力端に接続され、その他端がMUX5cの一方の入
力端に接続されている。選択データ保持回路90a′〜90
c′には、それぞれ、バイパス線114a〜114cを介して、
選択データが伝搬される。各選択データ保持回路には、
TSS端子301を介して選択データ設定信号が与えられ、RS
S端子302を介してリセット信号が与えられる。さらに、
各選択データ保持回路には、バイパス線選択信号（BS
S）端子303からバイパス線選択信号が与えられる。第19
図に示す実施例のその他の構成は、第11図に示す実施例
の集積回路装置と同様であり、相当する部分には同一の
参照番号を付し、その説明を省略する。

第20図は、第19図におけるモジュール2a内のテスト回
路部分の構成を示すブロック図である。図において、SR
L4aのSO端子は、バイパス線114aを介してMUX5aの一方入
力端に接続される。さらに、SRL4aのSO端子は、選択デ
ータ取込線21を介して選択データ保持回路90a′のBDI端
子に接続される。BSS端子303は、選択データ保持回路90
a′のBSS端子に接続されている。制御信号入力端子25,2
6は、選択データ保持回路90a′のT2端子,T1端子に接続
されるとともに、SRL4aのT2端子,T1端子にも接続されて
いる。第20図に示すテスト回路のその他の構成は、第12
図に示すテスト回路と同様であり、相当する部分には同
一の参照番号を付し、その説明を省略する。

なお、他のモジュール2bおよび2cにおけるテスト回路
も、第20図に示すテスト回路と同様の構成である。

第21図は、第19図に示す選択データ保持回路90a′の
より詳細な構成を示す回路図である。図において、ラッ
チ回路84の出力端、すなわちインバータ59の出力端と接
地との間には、ｎチャネルトランジスタ88が介挿されて
いる。このトランジスタ88のゲートは、BSS端子89に接
続されている。選択データ保持回路90a′のその他の構
成は、第13図に示す選択データ保持回路90aと同様であ
り、相当する部分には同一の参照番号を付し、その説明
を省略する。

なお、その他の選択データ保持回路90b′および90c′
についても、第21図に示す選択データ保持回路90a′と
同様の構成である。

次に、第19図〜第21図に示す実施例の動作を説明す
る。なお、本実施例においても、前述の実施例と同様
に、（１）スキャンパス選択モードと、（２）機能モジ
ュールテストモードと、（３）通常動作モードとにわけ
て動作説明を行なう。

（１） スキャンパス選択モード まず、BSS端子303にＨレベルの電圧が印加され、各選
択データ保持回路90a′〜90c′が、それぞれバイパス線
114a〜114cを選択するように制御される。

たとえば、選択データ保持回路90a′について説明す
ると、BSS端子89がＨレベルとなることにより、トラン
ジスタ88がオン状態とされる。これにより、ラッチ回路
84の出力端の電位がＬレベルに固定される。そのため、
SEL端子76から選択信号線28を介してMUX5aにはＬレベル
の選択信号が与えられる。したがって、MUX5aは、バイ
パス線114aを選択する。

なお、他のモジュール2bおよび2cにおけるテスト回路
も上記と同様の動作を行なう。

次に、SI端子６から、スキャンパスの数に等しいビッ
ト数の選択データがシリアルに入力される。このとき、
ノンオーバーラップな２相クロックT1,T2がSRL4a,4g,4l
にのみ与えられる。そのため、選択データはこれらSRL4
a,4g,4lを伝搬されていく。各スキャンパスにおける選
択データ伝搬ビット、すなわちSRL4a,4g,4lに所望の選
択データが伝搬されると、TSS端子301にＨレベルの信号
が印加される。これにより、各選択データ保持回路90
a′〜90c′にＨレベルの選択データ設定信号が与えられ
る。

このとき、たとえば選択データ保持回路90a′では、T
SS端子77がＨレベルとなり、トランスミッションゲート
63がオン状態となる。そのため、SRL4aからBDI端子78に
与えられる選択データが、インバータ601で反転された
後、ラッチ回路84に与えられる。したがって、ラッチ回
路84は、SRL4aから伝搬されてくるデータの反転データ
を選択データとして保持する。

なお、他の選択データ保持回路90b′および90c′につ
いても上記と同様の動作が行なわれる。

以上の動作により、各選択データ保持回路90a′〜90
c′には、選択データが設定される。ところで、第11図
に示す実施例では、SI端子６から入力された選択データ
が、各スキャンパスにおけるすべてのビットすなわちす
べてのSRLを伝搬する構成となっていたが、これに対
し、第19図の実施例では、入力された選択データは、３
ビットすなわちSRL4a,4g,4lのみを伝搬する構成となっ
ている。そのため、第19図に示す実施例は、第11図に示
す実施例に比べて、選択データの伝搬経路長が短くなっ
ており、選択データを迅速に各選択データ保持回路に設
定することができる。

（２） 機能モジュールテストモード たとえば、第19図に示される機能モジュール3aについ
て、テストを行なわない場合と、テストを行なう場合と
が、以下に区分して説明される。

（ａ） 機能モジュール3aがテスト対象として選択され
ない場合 この場合、ラッチ回路84に設定されるデータはＬレベ
ルである。したがって、SEL端子76からMUX5aに出力され
ている選択信号はＬレベルである。そのため、MUX5a
は、バイパス線114aの出力を選択してSO端子13に出力す
る。このとき、SRL4aには、ノンオーバーラップな２相
クロックT1,T2が与えられている。したがって、SRL4a
は、SI端子12から入力されたデータを、クロックT1,T2
に同期して保持し、かつシフトさせる。そのため、SI端
子12から入力されたデータは、SRL4aおよびMUX5aを介し
てSO端子13から出力される。

一方、ラッチ回路84の出力がＬレベルであるため、制
御信号ゲート回路86は、ストローブ信号，タイミング信
号，クロックT1,T2を一切SRL4b〜4fに伝搬しない。した
がって、SRL4b〜4fは一切動作しない。

（ｂ） 機能モジュール3aがテスト対象として選択され
る場合 この場合、ラッチ回路84にはＨレベルの選択データが
設定される。選択データ保持回路90a′はSEL端子76を介
してMUX5aにＨレベルの選択信号を送出する。MUX5aは、
選択信号に応答してスキャンパスの出力を選択し、SO端
子13に出力する。

制御信号ゲート回路86は、ラッチ回路84の出力がＨレ
ベルであるため、すべて開いた状態となる。ストローブ
信号，タイミング信号，クロックT1,T2などはゲート回
路86を介してSRL4b〜4fに与えられる。また、ストロー
ブ信号，タイミング信号がゲート回路86を介してSRL4a
に与えられる。なお、SRL4aには、クロックT1,T2が、選
択データ保持回路90a′を介することなく直接与えられ
ている。

上記のようにして各SRL4a〜4fに与えられた制御信号
に応答して、これらSRL4a〜4fで形成されるスキャンパ
スは、第14図に示されるように、SI端子12からシリアル
に入力されるテストデータを順次シフトして所定のSRL
に設定する「テストデータシフトイン」の動作と、所定
のSRLに設定されたテストデータを機能モジュール3aに
与え、かつ機能モジュール3aから出力されるテスト結果
データを所定のSRLに取込んで保持する「テスト実行」
の動作と、所定のSRLに保持されたテスト結果データを
順次シフトしてSO端子13からシリアルに出力する「テス
ト結果シフトアウト」の動作とを行なう。なお、これら
「テストデータシフトイン」，「テスト実行」，「テス
ト結果シフトアウト」の各動作の詳細は、第11図に示す
実施例の場合と同様であるので、重複する説明は省略す
る。

以上の操作は機能モジュール3aのすべてのテストパタ
ーンが終了するまで続けられる。

（ｃ） 機能モジュール3aのテストが終了し、さらに他
の機能モジュールのテストを行なうことが必要であれ
ば、再び（ａ）および（ｂ）の操作が繰返し行なわれ
る。

（ｄ） テストが終了した場合、集積回路１（第19図）
を、通常動作のモードに戻さなければならない。そのた
めに必要なデータを、各選択データ保持回路90a′〜90
c′に設定する必要がある。この操作は、SI端子６から
通常動作を指定するためのデータを入力し、スキャンパ
ス上をシリアルに伝搬させることにより行なわれる。こ
の操作は前述の「スキャンパス選択モード」の操作とま
ったく同様である。

（３） 通常動作モード 通常動作モードにおける動作は、第11図に示す実施例
のそれとまったく同様である。すなわち、まずRSS端子3
02がＨレベルに固定されることにより、各選択データ保
持回路におけるラッチ回路84の出力端がＨレベルに固定
される。これにより、各選択データ保持回路90a′〜90
c′における制御信号ゲート回路86がすべて開いた状態
となる。次に、STB端子64,TG端子65,T2端子66がＨレベ
ルに固定され、T1端子67がＬレベルに固定される。これ
により各SRL4a〜4rにおいては、DI端子からDO端子まで
がデータスルーとなる。すなわち、すべてのSRL4a〜4r
は、単なる非反転ドライバとして動作し、各機能モジュ
ール間でのデータの流れに影響を与えない。

以上説明した第19図〜第21図の実施例では、機能モジ
ュールテストモードにおいて、スキャンパス非選択（す
なわち、バイパス線選択）のモジュールが複数個連続し
たとしても、各スキャンパスにおける少なくとも第１ビ
ット目のSRLが第18図（ｂ）に示すダミーレジスタとし
て作用するので、スキャンパス非選択のモジュールにお
けるMUXの遅延時間が累積されて正常なデータ伝搬を阻
害するという不都合が解消される。

なお、各スキャンパスにおいてダミーレジスタとして
用いるSRLの数は、１個に限定される必要はなく、たと
えば２個以上であってもよい。

第22図は、第19図の実施例にかかるテスト回路技術を
階層化設計に応用した際の、集積回路の概略ブロック図
である。第22図では、簡単のために、各モジュールの構
成要素としては、各モジュールにおけるテスト回路部分
のみが示されてる。

第22図に示す集積回路1bは、第16図に示す集積回路1b
と以下の点を除いて同じ構成を有している。すなわち、
選択データ保持回路90a〜90eに代えて、選択データ保持
回路90a′〜90e′が設けられているまた、BSS端子303が
追加されている。このBSS端子303は、各選択データ保持
回路90a′〜90e′に接続されている。バイパス線114a,1
14b,114c,114dおよび114eの一端は、それぞれ、SRL4a,4
g,4l,4sおよび4vの出力端に接続されている。バイパス
線114a〜114eの他端は、MUX5a〜5eのそれぞれの一方入
力端に接続されるとともに、選択データ保持回路90a′
〜90e′に接続されている。

第22図に示す集積回路1bは、第16図に示す集積回路1b
と同様に以下のような利点を有する。

第16図に示す集積回路1bにおける下層のモジュール1a
は３つの最下層モジュール2a〜2cを含むが、その構造は
モジュール1aを単独の集積回路として設計した場合の構
造とまったく同一である。同様に最下層モジュール2a〜
2cの構成も、それぞれを単独で設計した場合の構造とま
ったく同一であって、階層化設計に伴ってその構造に何
らかの変更を施す必要はまったくない。

また、第22図から明らかなように、最下層のモジュー
ルのみにMUX,選択データ保持回路を設けることが必要な
だけである。上記モジュールを設計する場合には新たな
構成要素を導入する必要はない。各選択データ保持回路
にはバイパス線を介して選択データが伝搬されるため、
複雑な配線を要することがない。そのため、従来の集積
回路の階層化設計と比較してレイアウト効率を高めるこ
とが可能である。

第23図は、この発明のさらに他の実施例の集積回路に
用いられるテスト回路の構成を示すブロック図である。
図において、この実施例では、制御信号入力端子23〜26
から入力される制御信号、すなわちストローブ信号，タ
イミング信号，クロックT1,T2が、選択データ保持回路
を介することなく直接各SRL4a〜4fに与えられている。
したがって、各SRL4a〜4fは、選択データ保持回路90a″
に保持されているデータにかかわらず、常に動作状態と
なる。それゆえに、第19図に示す実施例のようにRSS端
子302に与えられるリセット信号によってすべてのSRLを
動作状態とする制御は不要となる。したがって、第23図
に示す実施例では、RSS端子302は削除されており、選択
データ保持回路90a″にはリセット信号が導入されてい
ない。

第24図は、第23図に示す選択データ保持回路90a″の
より詳細な構成を示す回路図である。図において、この
選択データ保持回路90a″は、第21図に示す選択データ
保持回路90a′と比べて以下の点が異なっている。すな
わち、選択データ保持回路90a″には、制御信号ゲート
回路86が設けられていない。また、選択データ保持回路
90a″では、リセット用トランジスタ80が設けられてい
ない。

第23図に示すテスト回路のその他の構成は、第20図に
示すテスト回路と同様であり、相当する部分には同一の
参照番号を付し、その説明を省略する。なお、集積回路
に設けられる各モジュールのそれぞれには、第23図およ
び第24図に示す構成と同様のテスト回路が設けられる。

第23図に示す実施例では、テスト時において、SRL4a
〜4fからなるスキャンパスが選択されているか否かにか
かわらず、各SRL4a〜4fはストローブ信号，タイミング
信号，クロックT1,T2に応答してシフト動作を行なう。
そのため、SRL4a〜4fが設定されているモジュールがテ
スト対象となっていない場合でも、そのモジュールに入
力されるデータはさまざまに変化する。また、テスト対
象となっていない機能モジュールも、入力の変化によっ
て動作し得るため、一定の消費電力を有する。その結
果、テスト対象の機能モジュールのみの消費電力を厳密
に測定することはできない。しかしながら、第23図およ
び第24図に示すような構造を採用することにより、集積
回路が簡単な構造で設計できるというメリットがある。

この発明は、以上説明した実施例に限定されることは
なく、種々の変形が可能である。以下には、この発明に
おける他の変形例をいくつか説明する。

（１） 以上説明した実施例では、スキャンパスが各機
能モジュールに対して個別的に設けられ、それぞれ対応
する機能モジュールのテストのみを実行するように構成
されている。しかし、各スキャンパスは、各機能モジュ
ールに対して個別的に設けられずともよく、それぞれ任
意の機能モジュールのテストを行なうように構成されれ
ばよい。たとえば、あるスキャンパスは、ある機能モジ
ュールに対してテストデータを与え、他の機能モジュー
ルからのテスト結果データを取込むように構成されても
よい。また、あるスキャンパスは、複数の機能モジュー
ルに対してテストデータを与え、複数の機能モジュール
からのテスト結果データを取込むように構成されてもよ
い。

（２） 集積回路装置内の論理回路は、所定ブロックご
とに機能モジュールとしてモジュール化されているが、
各論理回路はモジュール化されていなくともよい。

（３） 以上説明した実施例では、各スキャンパスが複
数ビットすなわち複数のSRLを有して構成されている
が、各スキャンパスは１ビットで構成されていてもよ
い。

（４） 各スキャンパスは、集積回路装置内の論理回路
のテストを行なうだけでなく、たとえば制御点と観測点
間に介在する信号線の断線をチェックする用途に用いら
れてもよい。

（５） 各スキャンパスを構成するSRLは、集積回路装
置内の制御点および観測点の両方に接続される必要はな
く、いずれか一方にのみ接続されてもよい。

（６） 各スキャンパスは、集積回路装置内のテストの
ために用いられているが、その他の用途に用いられても
よい。たとえば、各スキャンパスは、テストデータ以外
のデータ（たとえばシステムデータ）を伝搬させて集積
回路装置内の制御点を与え、観測点から何らかのデータ
を取込んでシフトし外部へ出力するような用途に用いら
れてもよい。

（７） １つのボード上に複数の集積回路装置を搭載
し、各集積回路装置１つまたは複数のスキャンパスを設
け、各集積回路装置間でスキャンパスを直列に接続し、
複数の集積回路装置のテストを同時に行なうようにして
もよい。したがって、１つのチップ上にスキャンパスが
１つだけ設けられる場合もある。

以上総合すれば、この発明は、外部からシリアルに入
力された何らかのデータ（制御点データ）をスキャンパ
スによって伝搬させて集積回路装置内の制御点に与え、
観測点から観測点データを取込んでシフトし外部へシリ
アルに出力する構成であればよく、その用途やスキャン
パスの構造および数は、前述の実施例に限定されるもの
ではない。

［発明の効果］ 請求項１に記載のスキャンパス回路において、テスト
対象として選択されない分割スキャンパス回路では、デ
ータの伝搬経路の全長にわたってデータを伝搬させる必
要はなく、データの伝搬経路が短縮できる。シリアルに
選択信号をシフトする保持手段を用いるため、選択信号
の設定のために、各保持手段にそれぞれ専用のデータ線
を設けたり、特定の分割スキャンパス回路を選択するた
めのデコーダ等を設ける必要はない。それにともなう配
線の集中も起こらない。テストピン数もスキャンパス回
路の規模と関係なく一定で、規模が大きくなっても増加
する恐れはない。そのため階層化設計時の設計が容易と
なる。その結果、設計が容易であり、かつレイアウト効
率が良くかつ少ないテストピン数でしかも短時間でテス
トの実行が可能なスキャンパス回路を提供できる。

請求項２に記載のスキャンパス回路では、テスト対象
として選択されない分割スキャンパス回路では、データ
の伝搬経路の全長にわたってデータを伝搬させる必要が
なく、データの伝搬経路が短縮できる。同じデータの伝
搬経路を介してシリアルに選択信号を保持手段まで伝搬
し保持させるため、選択信号の設定のための専用のデー
タ線を設けたり、特定の分割スキャンパス回路を選択す
るためのデコーダ等を設ける必要はない。それにともな
う配線の集中も起こらない。テストピン数もスキャンパ
ス回路の規模と関係なく一定で、規模が大きくなっても
増加する恐れはない。そのため階層化設計時の設計が容
易となる。その結果、設計が容易であり、かつレイアウ
ト効率が良くかつ少ないテストピン数でしかも短時間で
テストの実行が可能なスキャンパス回路を提供できる。

請求項３に記載のスキャンパス回路では、テスト対象
として選択されない分割スキャンパス回路では、データ
の伝搬経路の全長にわたってデータを伝搬させる必要は
なく、データの伝搬経路が短縮できる。またこの伝搬経
路は単一の入力端子と単一の出力端子との間に直列に設
ければよく、データ設定のためのテストピン数が増加す
るおそれはない。データの伝搬経路内にはダミーレジス
タ手段が備えられているので、連続した分割スキャンパ
スが非選択とされ、選択手段による遅延が累積していく
場合でも、その累積量はある程度以下に抑えることがで
きる。データを伝搬させるクロック信号のシフト時間サ
イクルを長くしなくともデータを正常に伝搬でき、また
逆にクロック信号のシフト時間サイクルを短くするため
の複雑な回路を必要とすることもない。その結果、設計
が容易であり、かつレイアウト効率が良くかつ少ないテ
ストピン数でしかも短時間でテストの実行が可能なスキ
ャンパス回路を提供できる。

請求項４に記載のスキャンパス回路では、請求項２記
載のスキャンパス回路の効果に加えて、非選択時の分割
スキャンパス回路内をデータを伝搬させる必要が全くな
く、伝搬経路は最も短縮できるという効果が有る。した
がって、さらにテスト時間を短縮することが可能とな
る。

請求項５に記載のスキャンパス回路においては、請求
項２記載のスキャンパス回路の効果に加えて、特別なダ
ミーレジスタを設けなくとも、非選択の分割スキャンパ
ス回路のマルチプレクサ手段による遅延が累積していく
恐れはなく、データシフトのクロック信号のサイクル時
間を遅くしなくとも正常なデータ伝搬ができるという効
果がある。各保持手段には、対応の分割スキャンパス回
路内の先頭のシフトレジスタ手段の出力が与えられるの
で、保持手段に選択信号を設定するための各選択信号を
シフトさせる距離が短くて済み、テストの準備時間が短
くてすむ。その結果、テスト時間をより短縮できる。

請求項６に記載のスキャンパス回路においては、テス
ト対象として選択されない分割スキャンパス回路では、
データの伝搬経路の全長にわたってデータを伝搬させる
必要がなく、データの伝搬経路が短縮できる。データの
伝搬経路はデータ入力端子とデータ出力端子との間で直
列に接続された分割スキャンパス回路からなるため、テ
ストデータの設定や出力に必要なテストピン数は分割ス
キャン数の数に関係なく一定である。また、選択されな
い分割スキャンパス回路が動作しないようにクロック信
号を制御できるので、無駄な電力の消費を抑えることが
できる。その結果、設計が容易であり、かつレイアウト
効率が良くかつ少ないテストピン数でしかも短時間でテ
ストの実行が可能なスキャンパス回路を提供できる。

請求項７記載のスキャンパス回路では、テスト対象と
して選択されない分割スキャンパス回路では、データを
伝搬させる必要はなく、データの伝搬経路が短縮でき
る。データの伝搬経路はデータ入力端子とデータ出力端
子との間で直列に接続された分割スキャンパス回路から
なるため、テストピン数もスキャンパス回路の規模と関
係なく一定で、規模が大きくなっても増加する恐れはな
い。そのため階層化設計時の設計が容易となる。その結
果、設計が容易であり、かつレイアウト効率が良くかつ
少ないテストピン数でしかも短時間でテストの実行が可
能なスキャンパス回路を提供できる。

【図面の簡単な説明】

第１図は、この発明の一実施例にかかる集積回路装置の
概略ブロック図である。 第２図は、第１図に示す実施例において、モジュール2a
に含まれるテスト回路の構成を示す概略ブロック図であ
る。 第３図は、シフトレジスタラッチの構成の一例を示す回
路図である。 第４図は、第１図に示す選択データ保持／伝搬回路9aの
より詳細な構成を示す回路図である。 第５図は、第１図に示す実施例において、シフトレジス
タラッチの動作を示すタイミングチャートである。 第６図は、第１図に示す実施例において、選択データ保
持／伝搬回路の動作を示すタイミングチャートである。 第７図は、第１図に示す実施例のテスト回路技術を階層
化設計に応用した際の、集積回路の概略ブロック図であ
る。 第８図は、第７図に示す階層化設計技術を用いて設計さ
れた集積回路装置の一例を示す概略平面図である。 第９図は、この発明の他の実施例の集積回路装置に用い
られる選択データ保持／伝搬回路の構成を示す回路図で
ある。 第10図は、この発明の他の実施例において用いられるテ
スト回路の構成を示す概略ブロック図である。 第11図は、この発明の他の実施例に係る集積回路装置の
構成を示す概略ブロック図である。 第12図は、第11図に示す実施例において、モジュール2a
におけるテスト回路の構成を示すブロック図である。 第13図は、第11図に示す実施例において用いられる選択
データ保持回路90aのより詳細な構成を示す回路図であ
る。 第14図は、第11図に示す実施例におけるシフトレジスタ
ラッチの動作を示すタイムチャートである。 第15図は、第11図に示す実施例における選択データ保持
回路の動作を示すタイムチャートである。 第16図は、第11図に示す実施例のテスト回路技術を階層
化設計に応用した際の、集積回路の概略ブロック図であ
る。 第17図は、第１図および第11図に示すにおいて生じる問
題を説明するためのタイムチャートである。 第18図は、この発明のさらに他の実施例の原理を説明す
るための図解図である。 第19図は、この発明のさらに他の実施例にかかる集積回
路装置の構成を示す概略ブロック図である。 第20図は、第19図に示す実施例において、モジュール2a
に用いられるテスト回路の構成を示すブロック図であ
る。 第21図は、第19図に示す実施例において用いられる選択
データ保持回路90a′のより詳細な構成を示す回路図で
ある。 第22図は、第19図に示す実施例の回路技術を、階層化設
計に応用した際の、集積回路の構成を示す概略ブロック
図である。 第23図は、この発明のさらに他の実施例の集積回路装置
において用いられるテスト回路の構成を示す概略ブロッ
ク図である。 第24図は、第23図に示す選択データ保持回路90a″のよ
り詳細な構成を示す回路図である。 第25図は、回路規模とテスト時間との関係を示すグラフ
である。 第26図は、第25図に示すグラフのモデルとなったチップ
の構造を示す模式図である。 第27図は、第26図に示されるチップの各構成要素の特徴
を示す図である。 第28図は、従来のテスト回路を組込んだ集積回路の概略
ブロック図である。 第29図は、従来のテスト回路設計により階層的に設計さ
れた集積回路装置の概略ブロック図である。 第30図および第31図は、それぞれ他のテスト回路の設計
手法を用いて設計された集積回路装置の概略ブロック図
である。 第32図は、従来のテスト回路を用い、かつ階層化設計に
より設計された集積回路装置の概略平面図である。 図において、１および1bは集積回路、2a〜2jはモジュー
ル、3a〜3cは機能モジュール、4a〜4xはシフトレジスタ
ラッチ、5a〜5eはマルチプレクサ、9a〜9eおよび9a′は
選択データ保持／伝搬回路、90a〜90e,90a′〜90e′お
よび90a″は選択データ保持回路、114,114a〜114eはバ
イパス線を示す。 なお、図中、同一符号は同一、または相当箇所を示す。

フロントページの続き (56)参考文献 特開 平１−110275（ＪＰ，Ａ) 特開 昭63−38182（ＪＰ，Ａ) 特開 昭63−38179（ＪＰ，Ａ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】各々が複数個の制御点と複数個の観測点と
   を有する複数個のモジュールと、 第１および第２のデータ入力端子と、 第１および第２のデータ出力端子と、 前記第１のデータ入力端子と前記第１のデータ出力端子
   との間に直列に接続された複数の分割スキャンパス回路
   とを含み、 各前記分割スキャンパス回路は、それぞれが前記制御点
   または前記観測点のいずれか一方または双方に接続され
   た、互いに直列に接続された複数のシフトレジスタ手段
   を含み、 さらに、前記複数の分割スキャンパス回路に対応して設
   けられ、かつ前記第２のデータ入力端子と前記第２のデ
   ータ出力端子との間に直列に接続され、前記第２の入力
   端子に入力される選択信号を保持し、かつシリアルにシ
   フトして伝搬するための複数の保持手段と、 前記複数の分割スキャンパス回路に対応して設けられ、
   前記保持手段に保持された選択信号に応じて、対応する
   前記分割スキャンパス回路により形成されるデータの伝
   搬経路内の所定位置のデータ、または当該分割スキャン
   パス回路の出力を選択的に出力するための複数の選択手
   段とを備え、 各前記シフトレジスタ手段は、前記選択手段によって当
   該分割スキャンパス回路の出力が選択されたときに、前
   記第１のデータ入力端子から入力されるデータをシフト
   して対応する前記制御点に与え、かつ対応する前記観測
   点から得られるデータを取り込んでシフトし、前記第１
   のデータ出力端子から出力する、スキャンパス回路。
2. 【請求項２】データ入力端子と、 データ出力端子と、 前記データ入力端子と前記データ出力端子との間に直列
   に接続され、それぞれが、直列に接続された複数のシフ
   トレジスタ手段を含む複数の分割スキャンパス回路と、 前記複数の分割スキャンパス回路の各々に対応して、か
   つ当該分割スキャンパス回路により形成されるデータの
   伝搬経路の外部に設けられ、当該分割スキャンパス回路
   内の前記伝搬経路の所定の位置に入力が接続された複数
   個の保持手段と、 前記複数個の保持手段の各々に対して、入力されるデー
   タを保持するタイミングを規定する信号を与える手段
   と、 前記複数の分割スキャンパス回路に対応して設けられ、
   前記保持手段に保持された選択信号に応じて、対応する
   前記分割スキャンパス回路により形成されるデータの伝
   搬経路内の一部シフトレジスタ手段の出力、または当該
   分割スキャンパス回路の出力を選択的に出力するための
   複数の選択手段とを備える、スキャンパス回路。
3. 【請求項３】データ入力端子と、 データ出力端子と、 前記データ入力端子と前記データ出力端子との間に直列
   に接続され、それぞれが、直列に接続された複数のシフ
   トレジスタ手段を含む複数の分割スキャンパス回路と、 前記複数の分割スキャンパス回路の各々に対して少なく
   とも一つずつ設けられ、前記複数の分割スキャンパス回
   路の各々についてテスト対象として選択するか否かを指
   定する選択信号を保持するための複数の選択信号保持手
   段と、 前記複数の分割スキャンパス回路に対応して設けられ、
   前記保持手段に保持された選択信号に応じて、対応する
   前記分割スキャンパス回路により形成されるデータの伝
   搬経路内の一部シフトレジスタ手段の出力、または当該
   分割スキャンパス回路の出力を選択的に出力するための
   複数の選択手段と、 予め定める数を超える前記分割スキャンパス回路が連続
   しないように、前記選択手段の出力と、当該選択手段の
   出力を入力とする前記分割スキャンパス回路との間に介
   挿され、かつ前記分割スキャンパス回路を駆動するロッ
   ク信号に応答して、前記選択手段の出力を保持し、後続
   する前記分割スキャンパス回路に与えるためのダミーレ
   ジスタ手段と を備える、スキャンパス回路。
4. 【請求項４】各前記選択手段は、対応する前記分割スキ
   ャンパス回路内の先頭に接続された第１の入力と、対応
   する前記分割スキャンパス回路内の最後の前記シフトレ
   ジスタ手段の出力に接続された第２の入力と、後続する
   前記分割スキャンパス回路の入力に接続された出力とを
   有し、前記選択信号に基づいて二つの入力のいずれか一
   方を選択的に出力するマルチプレクサ手段を備え、 各前記保持手段は、対応する前記分割スキャンパス回路
   内の最終段の前記シフトレジスタ手段の出力に入力が接
   続されている、 請求項２記載のスキャンパス回路。
5. 【請求項５】各前記選択手段は、対応する前記分割スキ
   ャンパス回路内の先頭の前記シフトレジスタ手段の出力
   に接続された第１の入力と、対応する前記分割スキャン
   パス回路内の最後の前記シフトレジスタ手段の出力に接
   続された第２の入力と、後続する前記分割スキャンパス
   回路の入力に接続された出力とを有し、前記選択信号に
   基づいて二つの入力のいずれか一方を選択的に出力する
   マルチプレクサ手段を備え、 各前記保持手段は、対応する前記分割スキャンパス回路
   内の先頭の前記シフトレジスタの出力に入力が接続され
   ている、 請求項２記載のスキャンパス回路。
6. 【請求項６】データ入力端子と、 データ出力端子と、 前記データ入力端子と前記データ出力端子との間に直列
   に接続され、それぞれが、直列に接続された複数のシフ
   トレジスタ手段を含む複数の分割スキャンパス回路と、 前記複数の分割スキャンパス回路に対応して設けられ、
   前記複数の分割スキャンパスの各々についてテスト対象
   として選択するか否かを指定する選択信号を保持するた
   めの複数の保持手段と、 前記複数の分割スキャンパス回路に対応して設けられ、
   前記保持手段に保持された選択信号に応じて、対応する
   前記分割スキャンパス回路により形成されるデータの伝
   搬経路内の一部シフトレジスタ手段の出力、または当該
   分割スキャンパス回路の出力を選択的に出力するための
   複数の選択手段と、 前記複数の選択手段に対応して設けられ、前記保持手段
   に保持された選択信号に応じて、対応する前記分割スキ
   ャンパス回路を駆動するクロック信号を制御するための
   手段とを備える、スキャンパス回路。
7. 【請求項７】データ入力端子と、 データ出力端子と、 前記データ入力端子と前記データ出力端子との間に直列
   に接続され、それぞれが、直列に接続された複数のシフ
   トレジスタ手段を含む複数の分割スキャンパス回路と、 前記複数の分割スキャンパス回路に対応して設けられ、
   対応する前記分割スキャンパス回路の入力を直接出力す
   るか、または当該分割スキャンパス回路の出力を出力す
   るかを選択するための複数の選択手段と、 前記複数の選択手段に対応して設けられ、２値の信号か
   らなる選択信号を保持し、この選択信号によって、対応
   の前記選択手段を制御するための複数の保持手段と、 を備える、スキャンパス回路。