JP3691144B2 - スキャンパス構成回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は試験回路に関するものであり、詳しくは半導体装置に備えられる論理回路を試験するために論理回路周辺に設けられるスキャンパスを構成する、スキャンパス構成回路に関する。
【０００２】
【従来の技術】
従来から、半導体装置に備えられる論理回路の動作試験のために、試験容易化回路を設けるという設計が半導体装置に施されてきた。
【０００３】
試験容易化設計によるスキャンテストについての説明を行う前に、まず論理回路であるデータ回路及びデータ回路の入出力動作について図３０を用いて説明を行う。
【０００４】
図３０はデータ回路１及びデータ回路１のデータの入出力を行う回路を示す回路図である。
【０００５】
以下、本明細書中においては、データまたは信号及び端子を表す英字の参照符を兼用するものとする。例えば、ＩＮ［０］は入力データを表すこともあればデータ入力端子を表すこともある。
【０００６】
まずデータ回路１について説明する。データ回路１は入力端子ＤＩ［０］〜［３］及び出力端子ＤＯ［０］〜［３］を備える。データ回路１は入力端子ＤＩ［０］〜［３］に与えられる入力データＤＩ［０］〜［３］に対して固有の出力データＤＯ［０］〜［３］を出力端子ＤＯ［０］〜［３］から出力する回路である。データ回路１として組み合わせ回路またはＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような記憶回路を挙げることができる。データ入力端子ＩＮ［０］〜［３］は入力端子ＤＩ［０］〜［３］に、データ出力端子ＯＵＴ［０］〜［３］は出力端子ＤＯ［０］〜［３］に、後述のセレクタ１０２［０］〜［３］及びフリップフロップ４［０］〜［３］を介してそれぞれ接続される。ここで、データあるいは端子に付加されている［番号］はデータのビット番号を表す。上述のように、端子に入力されるデータあるいは端子から出力されるデータはそれぞれビット番号によって対応づけられている。従って、データあるいは端子等を総称するとき、またはビット番号による違いを考慮しなくても良いときには、ビット番号を以後省略する。ビット番号が省略されるときにも、それぞれのデータはそれぞれのビット番号の端子に対応する。
【０００７】
次にデータの入出力に関する回路について説明を行う。データ回路１の入力端子ＤＩとデータ入力端子ＩＮとの間に、また出力端子ＤＯとデータ出力端子ＯＵＴとの間には入力あるいは出力データを保持するためにセレクタ１０２とフリップフロップ４がそれぞれ挿入される。全てのセレクタ１０２は保持端子ＨＬＤ０から入力される保持制御信号ＨＬＤ０によって同時に制御される。フリップフロップ４はＤフリップフロップあるいはＤフリップフロップと同様の働きを有するフリップフロップである。セレクタ１０２とフリップフロップ４の働きはどのビット番号においても同様であり、入力側と出力側でその働きは変わらない。よって入力側のセレクタ１０２とフリップフロップ４について以下に説明を行うが、出力側についても入力側と同様である。
【０００８】
接続の状態について説明する。セレクタ１０２は二つのデータ入力端子を備える。一方は保持制御信号ＨＬＤ０が“０”のときに選択され接続されるデータ入力０端子であり、他方は保持制御信号ＨＬＤ０が“１”のときに選択され接続されるデータ入力１端子である。データ入力０端子にはデータ入力端子ＩＮが接続され、データ入力１端子にはフリップフロップ４の出力端子が接続される。セレクタ１０２の出力端子はフリップフロップ４の入力端子に接続される。フリップフロップ４の出力端子は入力端子ＤＩ及び前述のようにセレクタ１０２のデータ入力１端子に共通に接続される。
【０００９】
上述の接続状態における回路動作について説明する。保持制御信号ＨＬＤ０が“０”のとき、セレクタ１０２のデータ入力０端子に入力されるデータがセレクタ１０２の出力端子に接続される。従って、入力データＩＮがセレクタ１０２、フリップフロップ４を介して入力端子ＤＩに与えられる。保持制御信号ＨＬＤ０が“１”のとき、データ入力１端子が選択されるので、フリップフロップ４の出力端子から出力されるデータがセレクタ１０２を介してフリップフロップ４の入力端子に与えられる。従って、フリップフロップ４のデータは保持される。
【００１０】
図３０に示される回路における回路動作を入力側及び出力側についてまとめると以下のようになる。保持制御信号ＨＬＤ０が“０”のときに入力データＩＮは入力端子ＤＩに入力され、出力データＤＯがデータ出力端子ＯＵＴから出力される。すなわち入力と出力は同期している。保持制御信号ＨＬＤ０が“１”のときには、セレクタ１０２及びフリップフロップ４によって入力データＤＩ及び出力データＤＯはそれぞれ保持される。
【００１１】
次にスキャンテストについての説明を行う。
【００１２】
スキャンテストとは、
１．テストが行われる回路にスキャンパスを設け、
２．スキャンパスから回路にテストパターンを与え、
３．テストパターンに対して回路が出力する出力データを再びスキャンパスにて取り込み、
４．結果を解析する
というものである。スキャンテストとはテスト容易化設計の一手法である。スキャンパスはテストされる回路の入力あるいは出力端子に接続されるフリップフロップをスキャンフリップフロップに変換することによって実現される。
【００１３】
図３１はフリップフロップ４をスキャンフリップフロップＳＦＦに変換する様子を示す回路図である。この場合のスキャン変換とは、フリップフロップ４の入力端子にセレクタ１０３を接続することである。セレクタ１０３の出力はシフトモード信号ＳＭによって切替えられる。セレクタ１０３のデータ入力０端子にはデータＤが入力され、データ入力１端子にはスキャンインデータＳＩが入力される。シフトモード信号ＳＭが“０”のときにはデータＤが選択され、“１”のときにはスキャンインデータＳＩが選択されてフリップフロップ４に入力される。
【００１４】
図３２はスキャンパスが設けられるデータ回路１を示す回路図である。セレクタ１０２，１０３及びフリップフロップ４からなる、接続回路ＰＣＣ［０］〜［３］が入力側においてデータ入力端子ＩＮ［０］〜［３］と入力端子ＤＩ［０］〜［３］との間にそれぞれ接続される。また出力側においても同様に、出力端子ＤＯ［０］〜［３］とデータ出力端子ＯＵＴ［０］〜［３］との間に接続回路ＰＣＣ［０］〜［３］がそれぞれ挿入される。接続回路ＰＣＣを図３３に示す。
【００１５】
接続回路ＰＣＣの働きは入力側と出力側とでは同様であるので、図３０と同様に入力側を例として図３３に示される接続回路ＰＣＣの接続状態についての説明を行う。
【００１６】
セレクタ１０２のデータ入力０端子にはデータ入力端子ＩＮが接続され、データ入力１端子にはフリップフロップ４の出力端子が接続される。セレクタ１０２の出力端子はセレクタ１０３のデータ入力０端子に接続される。セレクタ１０３のデータ入力１端子にはスキャンイン端子ＳＩが接続される。セレクタ１０３の出力端子はフリップフロップ４の入力端子に接続され、フリップフロップ４の出力データは前述の如くセレクタ１０２のデータ入力１端子に入力され、さらに接続回路ＰＣＣのスキャンアウトデータＳＯあるいはシリアル入力データＱとして出力される。
【００１７】
ここで図３２に示されるとおり、スキャンアウトデータＳＯは次のビット番号を有する接続回路ＰＣＣのスキャンインデータＳＩとなり、接続回路ＰＣＣのスキャンイン端子ＳＩに入力される。ここで入力側の接続回路ＰＣＣ［３］のスキャンアウトデータＳＯは出力側の接続回路ＰＣＣ［０］のスキャンインデータＳＩとなり、出力側の接続回路ＰＣＣ［３］のスキャンアウトデータＳＯはスキャンパス全体のスキャンアウトデータＳＯとして出力される。
【００１８】
次に回路動作について説明を行う。図３２に示される回路の動作として通常動作とスキャンテスト動作が存在する。
【００１９】
まず通常動作について説明する。図３２に示される回路の通常動作は図３０に示される回路の動作と同様である。
【００２０】
通常動作時にはシフトモード制御信号ＳＭを“０”とする。このとき、保持制御信号ＨＬＤ０が“０”ならば入力側では入力データＩＮが接続回路ＰＣＣを介してデータ回路１の入力端子ＤＩに取り込まれる。出力側では出力データＤＯが接続回路ＰＣＣを介してデータ出力端子ＯＵＴに出力される。保持制御信号ＨＬＤ０が“１”ならば、入力データＩＮ及び出力データＤＯは接続回路ＰＣＣにおいてそれぞれ保持される。
【００２１】
次にスキャンテスト動作について説明する。スキャンテスト時には、テストパターンのシフトイン、実行、テスト結果のシフトアウトを順に行う。
【００２２】
１．テストパターンのシフトイン
データ回路１にテストパターンを入力する準備として、入力側の接続回路ＰＣＣにテストパターンをシフトインする。シフトモード制御信号ＳＭを“１”とすると、データ回路１に入力するテストパターンをスキャンイン端子ＳＩからシフトインすることが可能である。本従来例のデータ回路１は４ビットであるので、４ビットのテストパターンがシフトインされる。テストパターンは入力側の接続回路ＰＣＣ［０］→ＰＣＣ［１］→ＰＣＣ［２］→ＰＣＣ［３］の順でシフトされ、入力側の接続回路ＰＣＣ［０］〜［３］にテストパターンが入力される。
【００２３】
２．実行
シフトモード制御信号ＳＭを“０”とする。このとき、保持制御信号ＨＬＤ０が“１”ならば、入力側の接続回路ＰＣＣにおいてはテストパターンのシフトイン終了後のデータ、すなわちテストパターンが保持される。出力側の接続回路ＰＣＣにおいてはテストパターンのシフトイン終了後のデータが保持される。シフトモード制御信号ＳＭを“０”とするときに、保持制御信号ＨＬＤ０が“０”ならば、入力データＩＮが入力端子ＤＩに取り込まれ、データ回路１のテスト結果である出力データＤＯはデータ出力端子ＯＵＴに出力される。この後、保持制御信号ＨＬＤ０を“０”から“１に変えると、入力側の接続回路ＰＣＣにおいては入力データＩＮが保持され、出力側の接続回路ＰＣＣにおいてはテスト結果である出力データＤＯが保持される。
【００２４】
３．テスト結果のシフトアウト
シフトモード制御信号ＳＭを“１”とする。このときテスト結果を順にスキャンアウト端子ＳＯからシフトアウトする。
【００２５】
以上が図３２に示される回路の回路動作である。
【００２６】
【発明が解決しようとする課題】
図３２に示されるように、従来技術によるスキャンパス回路では、通常動作のためのデータ入力端子ＩＮとデータ回路１の入力端子ＤＩとの間に二つのセレクタ１０２，１０３が含まれていた。同様に、データ回路１の出力端子ＤＯと通常動作のためのデータ出力端子ＯＵＴとの間に二つのセレクタ１０２，１０３が含まれていた。したがって、セットアップが大きくなり、通常動作時の回路速度が低下するという問題点があった。
【００２７】
本発明は以上の点に鑑み、通常動作時に高速動作が得られる、論理回路の動作試験のためのスキャンパス構成回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】
請求項１に記載のスキャンパス構成回路は、第１及び第２切替回路ならびに記憶回路を含んでなり、接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、接続回路用第１制御端子に入力される接続回路用第１制御信号及び接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、第１切替回路用制御端子は接続回路用第１制御端子を構成し、第１切替回路用一方入力端子は接続回路用入力端子を構成し、接続回路用第１制御信号が第１論理をとるときに第１切替回路用一方入力端子は第１切替回路用出力端子に接続され、接続回路用第１制御信号が第２論理をとるときに第１切替回路用他方入力端子は第１切替回路用出力端子に接続され、第２切替回路用制御端子は接続回路用第２制御端子を構成し、第２切替回路用一方入力端子は接続回路用試験入力端子を構成し、接続回路用第２制御信号が第１論理をとるときに第２切替回路用一方入力端子は第２切替回路用出力端子に接続され、接続回路用第２制御信号が第２論理をとるときに第２切替回路用他方入力端子は第２切替回路用出力端子に接続され、第２切替回路用出力端子は第１切替回路用他方入力端子に接続され、第１切替回路用出力端子は記憶回路用入力端子に接続され、記憶回路用出力端子は接続回路用出力端子を構成するとともに第２切替回路用他方入力端子に接続されることを特徴とする接続回路と、制御回路用第１及び第２制御入力端子、制御回路用第１及び第２制御出力端子、ならびに制御回路用試験端子を備え、制御回路用第１及び第２制御入力端子ならびに制御回路用試験端子にはそれぞれ制御回路用第１及び第２制御入力信号ならびに制御回路用試験信号が入力され、制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、制御回路用第１及び第２制御入力信号、制御回路用第１及び第２制御出力信号、ならびに制御回路用試験信号はそれぞれ２値論理をとり、制御回路用試験信号が２値論理のいずれか一方をとるとき、制御回路用第１及び第２制御出力信号の論理は制御回路用第２制御入力信号の論理に等しく、制御回路用試験信号が２値論理の他方をとるとき、制御回路用第２制御出力信号の論理は制御回路用第１制御入力信号の反転論理に等しく、制御回路用第１制御出力信号の論理は制御回路用第１制御入力信号の論理に等しく、制御回路用第１制御出力端子は接続回路用第１制御端子に接続され、制御回路用第２制御出力端子は接続回路用第２制御端子に接続されることによって接続回路を制御する制御回路とを含んでなることを特徴とする。
【００２９】
請求項２に記載のスキャンパス構成回路は、第１及び第２切替回路ならびに記憶回路を含んでなり、接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、接続回路用第１制御端子に入力される接続回路用第１制御信号及び接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、第１切替回路用制御端子は接続回路用第１制御端子を構成し、第１切替回路用一方入力端子は接続回路用入力端子を構成し、接続回路用第１制御信号が第１論理をとるときに第１切替回路用一方入力端子は第１切替回路用出力端子に接続され、接続回路用第１制御信号が第２論理をとるときに第１切替回路用他方入力端子は第１切替回路用出力端子に接続され、第２切替回路用制御端子は接続回路用第２制御端子を構成し、第２切替回路用一方入力端子は接続回路用試験入力端子を構成し、接続回路用第２制御信号が第１論理をとるときに第２切替回路用一方入力端子は第２切替回路用出力端子に接続され、接続回路用第２制御信号が第２論理をとるときに第２切替回路用他方入力端子は第２切替回路用出力端子に接続され、第２切替回路用出力端子は第１切替回路用他方入力端子に接続され、第１切替回路用出力端子は記憶回路用入力端子に接続され、記憶回路用出力端子は接続回路用出力端子を構成するとともに第２切替回路用他方入力端子に接続されることを特徴とする接続回路と、制御回路用第１及び第２制御入力端子ならびに制御回路用第１及び第２制御出力端子を備え、制御回路用第１及び第２制御入力端子にはそれぞれ制御回路用第１及び第２制御入力信号が入力され、制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、制御回路用第１及び第２制御入力信号、ならびに制御回路用第１及び第２制御出力信号はそれぞれ２値論理をとり、制御回路用第１制御入力信号が第１論理をとるとき、制御回路用第１及び第２制御出力信号の論理は制御回路用第２制御入力信号の論理に等しく、制御回路用第１制御入力信号が第２論理をとるとき、制御回路用第２制御出力信号の論理は制御回路用第１制御入力信号の反転論理に等しく、制御回路用第１制御出力信号の論理は制御回路用第１制御入力信号の論理に等しく、制御回路用第１制御出力端子が接続回路用第１制御端子に接続され、制御回路用第２制御出力端子が接続回路用第２制御端子に接続されることによって接続回路を制御する制御回路とを含んでなることを特徴とする。
【００３０】
請求項３に記載のスキャンパス構成回路は、第１及び第２切替回路ならびに記憶回路を含んでなり、接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、接続回路用第１制御端子に入力される接続回路用第１制御信号及び接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、第１切替回路用制御端子は接続回路用第１制御端子を構成し、第１切替回路用一方入力端子は接続回路用入力端子を構成し、接続回路用第１制御信号が第１論理をとるときに第１切替回路用一方入力端子は第１切替回路用出力端子に接続され、接続回路用第１制御信号が第２論理をとるときに第１切替回路用他方入力端子は第１切替回路用出力端子に接続され、第２切替回路用制御端子は接続回路用第２制御端子を構成し、第２切替回路用一方入力端子は接続回路用試験入力端子を構成し、接続回路用第２制御信号が第１論理をとるときに第２切替回路用一方入力端子は第２切替回路用出力端子に接続され、接続回路用第２制御信号が第２論理をとるときに第２切替回路用他方入力端子は第２切替回路用出力端子に接続され、第２切替回路用出力端子は第１切替回路用他方入力端子に接続され、第１切替回路用出力端子は記憶回路用入力端子に接続され、記憶回路用出力端子は接続回路用出力端子を構成するとともに第２切替回路用他方入力端子に接続されることを特徴とする接続回路と、制御回路用第１乃至第３制御入力端子、制御回路用第１及び第２制御出力端子、ならびに制御回路用試験端子を備え、制御回路用第１乃至第３制御入力端子ならびに制御回路用試験端子にはそれぞれ制御回路用第１乃至第３制御入力信号ならびに制御回路用試験信号が入力され、制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、制御回路用第１乃至第３制御入力信号、制御回路用第１及び第２制御出力信号、ならびに制御回路用試験信号はそれぞれ２値論理をとり、制御回路用試験信号が２値論理のいずれか一方をとるとき、制御回路用第１及び第２制御出力信号の論理は制御回路用第２制御入力信号の論理に等しく、制御回路用試験信号が２値論理の他方をとるとき、制御回路用第１制御出力信号の論理は制御回路用第１制御入力信号の論理に等しく、制御回路用第２制御出力信号の論理は制御回路用第３制御入力信号の論理に等しく、制御回路用第１制御出力端子は接続回路用第１制御端子に接続され、制御回路用第２制御出力端子は接続回路用第２制御端子に接続されることによって接続回路を制御する制御回路とを含んでなることを特徴とする。
【００３１】
請求項４に記載のスキャンパス構成回路は、第１及び第２切替回路ならびに記憶回路を含んでなり、接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、接続回路用第１制御端子に入力される接続回路用第１制御信号及び接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、第１切替回路用制御端子は接続回路用第１制御端子を構成し、第１切替回路用一方入力端子は接続回路用入力端子を構成し、接続回路用第１制御信号が第１論理をとるときに第１切替回路用一方入力端子は第１切替回路用出力端子に接続され、接続回路用第１制御信号が第２論理をとるときに第１切替回路用他方入力端子は第１切替回路用出力端子に接続され、第２切替回路用制御端子は接続回路用第２制御端子を構成し、第２切替回路用一方入力端子は接続回路用試験入力端子を構成し、接続回路用第２制御信号が第１論理をとるときに第２切替回路用一方入力端子は第２切替回路用出力端子に接続され、接続回路用第２制御信号が第２論理をとるときに第２切替回路用他方入力端子は第２切替回路用出力端子に接続され、第２切替回路用出力端子は第１切替回路用他方入力端子に接続され、第１切替回路用出力端子は記憶回路用入力端子に接続され、記憶回路用出力端子は接続回路用出力端子を構成するとともに第２切替回路用他方入力端子に接続されることを特徴とする接続回路と、制御回路用第１乃至第３制御入力端子、制御回路用第１及び第２制御出力端子、ならびに制御回路用試験端子を備え、制御回路用第１乃至第３制御入力端子ならびに制御回路用試験端子にはそれぞれ制御回路用第１乃至第３制御入力信号ならびに制御回路用試験信号が入力され、制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、制御回路用第１乃至第３制御入力信号、制御回路用第１及び第２制御出力信号、ならびに制御回路用試験信号はそれぞれ２値論理をとり、制御回路用試験信号が２値論理のいずれか一方をとり、かつ制御回路用第１及び第３制御入力信号がそれぞれ第１論理をとるとき、制御回路用第１及び第２制御出力信号の論理は制御回路用第２制御入力信号の論理に等しく、制御回路用試験信号が２値論理の他方をとるとき、前記制御回路用第３制御入力信号が前記第２論理をとる場合には前記制御回路用第１制御入力信号も前記第２論理をとり、制御回路用第１制御出力信号の論理は制御回路用第１制御入力信号の論理に等しく、制御回路用第２制御出力信号の論理は制御回路用第３制御入力信号の論理に等しく、制御回路用第１制御出力端子は接続回路用第１制御端子に接続され、制御回路用第２制御出力端子は接続回路用第２制御端子に接続されることによって接続回路を制御する制御回路とを含んでなることを特徴とする。
【００３２】
請求項５に記載のスキャンパス構成回路は、第１及び第２切替回路ならびに記憶回路を含んでなり、接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、接続回路用第１制御端子に入力される接続回路用第１制御信号及び接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、第１切替回路用制御端子は接続回路用第１制御端子を構成し、第１切替回路用一方入力端子は接続回路用入力端子を構成し、接続回路用第１制御信号が第１論理をとるときに第１切替回路用一方入力端子は第１切替回路用出力端子に接続され、接続回路用第１制御信号が第２論理をとるときに第１切替回路用他方入力端子は第１切替回路用出力端子に接続され、第２切替回路用制御端子は接続回路用第２制御端子を構成し、第２切替回路用一方入力端子は接続回路用試験入力端子を構成し、接続回路用第２制御信号が第１論理をとるときに第２切替回路用一方入力端子は第２切替回路用出力端子に接続され、接続回路用第２制御信号が第２論理をとるときに第２切替回路用他方入力端子は第２切替回路用出力端子に接続され、第２切替回路用出力端子は第１切替回路用他方入力端子に接続され、第１切替回路用出力端子は記憶回路用入力端子に接続され、記憶回路用出力端子は接続回路用出力端子を構成するとともに第２切替回路用他方入力端子に接続されることを特徴とする接続回路と、制御回路用第１乃至第３制御入力端子ならびに制御回路用第１及び第２制御出力端子を備え、制御回路用第１乃至第３制御入力端子にはそれぞれ制御回路用第１乃至第３制御入力信号が入力され、制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、制御回路用第１乃至第３制御入力信号ならびに制御回路用第１及び第２制御出力信号はそれぞれ２値論理をとり、制御回路用第１制御入力信号が第１論理をとるとき、制御回路用第１及び第２制御出力信号の論理は制御回路用第２制御入力信号の論理に等しく、制御回路用第１制御入力信号が第２論理をとるとき、制御回路用第１制御出力信号の論理は制御回路用第１制御入力信号の論理に等しく、制御回路用第２制御出力信号の論理は制御回路用第３制御入力信号の論理に等しく、制御回路用第１制御出力端子は接続回路用第１制御端子に接続され、制御回路用第２制御出力端子は接続回路用第２制御端子に接続されることによって接続回路を制御する制御回路とを含んでなることを特徴とする。
【００３３】
請求項６に記載のスキャンパス構成回路は、第１及び第２切替回路ならびに記憶回路を含んでなり、接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、接続回路用第１制御端子に入力される接続回路用第１制御信号及び接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、第１切替回路用制御端子は接続回路用第１制御端子を構成し、第１切替回路用一方入力端子は接続回路用入力端子を構成し、接続回路用第１制御信号が第１論理をとるときに第１切替回路用一方入力端子は第１切替回路用出力端子に接続され、接続回路用第１制御信号が第２論理をとるときに第１切替回路用他方入力端子は第１切替回路用出力端子に接続され、第２切替回路用制御端子は接続回路用第２制御端子を構成し、第２切替回路用一方入力端子は接続回路用試験入力端子を構成し、接続回路用第２制御信号が第１論理をとるときに第２切替回路用一方入力端子は第２切替回路用出力端子に接続され、接続回路用第２制御信号が第２論理をとるときに第２切替回路用他方入力端子は第２切替回路用出力端子に接続され、第２切替回路用出力端子は第１切替回路用他方入力端子に接続され、第１切替回路用出力端子は記憶回路用入力端子に接続され、記憶回路用出力端子は接続回路用出力端子を構成するとともに第２切替回路用他方入力端子に接続されることを特徴とする接続回路と、制御回路用第１乃至第３制御入力端子ならびに制御回路用第１及び第２制御出力端子を備え、制御回路用第１乃至第３制御入力端子にはそれぞれ制御回路用第１乃至第３制御入力信号が入力され、制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、制御回路用第１乃至第３制御入力信号ならびに制御回路用第１及び第２制御出力信号はそれぞれ２値論理をとり、制御回路用第１制御入力信号が第１論理をとり、かつ制御回路用第３制御入力信号が第１論理をとるとき、制御回路用第１及び第２制御出力信号の論理は制御回路用第２制御入力信号の論理に等しく、制御回路用第１制御入力信号が第２論理をとるとき、制御回路用第１制御出力信号の論理は制御回路用第１制御入力信号の論理に等しく、制御回路用第２制御出力信号の論理は制御回路用第３制御入力信号の論理に等しく、制御回路用第１制御出力端子は接続回路用第１制御端子に接続され、制御回路用第２制御出力端子は接続回路用第２制御端子に接続されることによって接続回路を制御する制御回路とを含んでなることを特徴とする。
【００３４】
請求項７に記載のスキャンパス構成回路は、接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、接続回路用第１及び第２制御端子、ならびに期待端子を備え、接続回路用第１制御端子に入力される接続回路用第１制御信号と接続回路用第２制御端子に入力される接続回路用第２制御信号とはそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、接続回路用第１制御信号が第１論理をとるとき、接続回路用入力端子に入力される信号を接続回路用出力端子から出力し、接続回路用第１制御信号が第２論理をとり、かつ接続回路用第２制御信号が第１論理をとるとき、接続回路用試験入力端子に入力される信号を接続回路用出力端子から出力し、接続回路用第１及び第２制御信号がそれぞれ第２論理をとるときには、期待端子に入力される信号の論理と接続回路用入力端子に入力される信号の論理とが一致する場合には接続回路用出力端子から出力していた信号を接続回路用出力端子から出力し続け、一致しない場合には第１論理を接続回路用出力端子から出力し続けることを特徴とする接続回路と、制御回路用第１乃至第３制御入力端子ならびに制御回路用第１及び第２制御出力端子を備え、制御回路用第１乃至第３制御入力端子にはそれぞれ制御回路用第１乃至第３制御入力信号が入力され、制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、制御回路用第１乃至第３制御入力信号ならびに制御回路用第１及び第２制御出力信号はそれぞれ２値論理をとり、制御回路用第１制御入力信号が第１論理をとり、かつ制御回路用第３制御入力信号が第１論理をとるとき、制御回路用第１及び第２制御出力信号の論理は制御回路用第２制御入力信号の論理に等しく、制御回路用第１制御入力信号が第２論理をとるとき、制御回路用第１制御出力信号の論理は制御回路用第１制御入力信号の論理に等しく、制御回路用第２制御出力信号の論理は制御回路用第３制御入力信号の論理に等しく、制御回路用第１制御出力端子は接続回路用第１制御端子に接続され、制御回路用第２制御出力端子は接続回路用第２制御端子に接続されることによって接続回路を制御する制御回路とを含んでなることを特徴とする。
請求項８に記載のスキャンパス構成回路は、接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、接続回路用第１及び第２制御端子、ならびに期待端子を備え、前記接続回路用第１制御端子に入力される接続回路用第１制御信号と前記接続回路用第２制御端子に入力される接続回路用第２制御信号とはそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、前記接続回路用第１制御信号が前記第１論理をとるとき、前記接続回路用入力端子に入力される信号を前記接続回路用出力端子から出力し、前記接続回路用第１制御信号が前記第２論理をとり、かつ前記接続回路用第２制御信号が前記第１論理をとるとき、前記接続回路用試験入力端子に入力される信号を前記接続回路用出力端子から出力し、前記接続回路用第１及び第２制御信号がそれぞれ前記第２論理をとるときには、前記期待端子に入力される信号の論理と前記接続回路用入力端子に入力される信号の論理とが一致する場合には前記接続回路用出力端子から出力していた信号を該接続回路用出力端子から出力し続け、一致しない場合には前記第１論理を該接続回路用出力端子から出力し続けることを特徴とする接続回路と、制御回路用第１乃至第３制御入力端子、制御回路用第１及び第２制御出力端子、ならびに制御回路用試験端子を備え、前記制御回路用第１乃至第３制御入力端子ならびに前記制御回路用試験端子にはそれぞれ制御回路用第１乃至第３制御入力信号ならびに制御回路用試験信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、前記制御回路用第１乃至第３制御入力信号、前記制御回路用第１及び第２制御出力信号、ならびに前記制御回路用試験信号はそれぞれ前記２値論理をとり、前記制御回路用試験信号が前記２値論理のいずれか一方をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、前記制御回路用試験信号が前記２値論理の他方をとるとき、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、前記制御回路用第２制御出力信号の論理は前記制御回路用第３制御入力信号の論理に等しく、前記制御回路用第１制御出力端子は前記接続回路用第１制御端子に接続され、前記制御回路用第２制御出力端子は前記接続回路用第 ２制御端子に接続されることによって前記接続回路を制御する制御回路とを含んでなることを特徴とする。
【００３５】
請求項９に記載のスキャンパス構成回路は、接続回路はさらに、比較端子及び期待端子を備え、排他的論理和素子、否定論理積素子及び論理積素子を含んでなり、比較端子に入力される比較信号は２値論理をとり、排他的論理和素子は排他的論理和素子用出力端子及び二つの排他的論理和素子用入力端子を備え、否定論理積素子は否定論理積素子用出力端子及び二つの否定論理積素子用入力端子を備え、論理積素子は論理積素子用出力端子及び二つの論理積素子用入力端子を備え、記憶回路用出力端子と第２切替回路用他方入力端子との接続は論理積素子を介する接続であり、排他的論理和素子用入力端子のいずれか一方は期待端子を構成し、排他的論理和素子用入力端子の他方と第１切替回路用一方入力端子とが共通に接続され、排他的論理和素子用出力端子は否定論理積素子用入力端子のいずれか一方に接続され、否定論理積素子用入力端子の他方が比較端子を構成し、否定論理積素子用出力端子は論理積素子用入力端子の一方に接続され、記憶回路用出力端子は論理積素子用入力端子の他方に接続されることを特徴とする。
【００３６】
請求項１０に記載のスキャンパス構成回路は、接続回路はさらに、比較端子及び期待端子を備え、排他的論理和素子及び否定論理積素子を含んでなり、記憶回路はさらに記憶回路用初期化端子を備え、比較端子に入力される比較信号は２値論理をとり、排他的論理和素子は排他的論理和素子用出力端子及び二つの排他的論理和素子用入力端子を備え、否定論理積素子は否定論理積素子用出力端子及び二つの否定論理積素子用入力端子を備え、排他的論理和素子用入力端子のいずれか一方は期待端子を構成し、排他的論理和素子用入力端子の他方と第１切替回路用一方入力端子とが共通に接続され、排他的論理和素子用出力端子は否定論理積素子用入力端子のいずれか一方に接続され、否定論理積素子用入力端子の他方が比較端子を構成し、否定論理積素子用出力端子は記憶回路用初期化端子に接続されることを特徴とする。
【００３７】
請求項１１に記載のスキャンパス構成回路は、書き込み用端子及び読み出し用端子を備えるＲＡＭに設けられるスキャンパス構成回路であり、接続回路が書き込み用端子毎に、及び読み出し用端子毎に用意され、書き込み用端子に用意される接続回路の接続回路用出力端子には書き込み用端子がそれぞれ接続され、読み出し用端子に用意される接続回路の接続回路用入力端子には読み出し用端子がそれぞれ接続され、書き込み用端子毎に用意される接続回路を制御する書き込み用制御回路とは制御回路であり、読み出し用端子毎に用意される接続回路を制御する読み出し用制御回路とは制御回路であり、書き込み用制御回路による制御と読み出し用制御回路による制御とはそれぞれ独立であることを特徴とする。
【００３８】
請求項１２に記載のスキャンパス構成回路は、書き込み用端子及び読み出し用端子を備え、読書き込み用端子は書き込み用アドレス端子と書き込み用入力端子とからなり、読み出し用端子は読み出し用アドレス端子と読み出し用出力端子とからなるＲＡＭに設けられるスキャンパス構成回路であり、接続回路が書き込み用アドレス端子毎に、書き込み用入力端子毎に、読み出し用アドレス端子毎に、及び読み出し用出力端子毎にそれぞれ用意され、書き込み用アドレス端子に用意される接続回路の接続回路用出力端子には書き込み用アドレス端子がそれぞれ接続され、書き込み用入力端子に用意される接続回路の接続回路用出力端子には書き込み用入力端子がそれぞれ接続され、読み出し用アドレス端子に用意される接続回路の接続回路用入力端子には読み出し用アドレス端子がそれぞれ接続され、読み出し用出力端子に用意される接続回路の接続回路用入力端子には読み出し用出力端子がそれぞれ接続され、書き込み用アドレス端子毎に用意される接続回路を制御する書き込みアドレス用制御回路とは制御回路であり、書き込み用入力端子毎に用意される接続回路を制御する書き込み入力用制御回路とは制御回路であり、読み出し用アドレス端子毎に用意される接続回路を制御する読み出しアドレス用制御回路とは制御回路であり、読み出し用出力端子毎に用意される接続回路を制御する読み出し出力用制御回路とは制御回路であり、書き込みアドレス用制御回路による制御と、書き込み入力用制御回路による制御と、読み出しアドレス用制御回路による制御と、読み出し出力用制御回路による制御とはそれぞれ独立であることを特徴とする。
【００３９】
【発明の実施の形態】
実施の形態１．
図１は本実施の形態に従う制御回路及び試験回路の備えられる、論理回路の回路図である。従来の技術にて示された回路等と同一の構成、働き等を有するものに対しては同一の参照符号を付けるものとする。
【００４０】
同図に示されるとおり、試験回路であるテスト回路ＴＣによって論理回路であるデータ回路１は入出力の制御を行われる。
【００４１】
まずデータ回路１について説明する。データ回路１は入力端子ＤＩ［０］〜［３］及び出力端子ＤＯ［０］〜［３］を備える。データ回路１は入力端子ＤＩ［０］〜［３］に与えられる入力データＤＩ［０］〜［３］に対して固有の出力データＤＯ［０］〜［３］を出力端子ＤＯ［０］〜［３］から出力する回路である。データ回路１として組み合わせ回路またはＲＡＭのような記憶回路を挙げることができる。
【００４２】
本実施の形態において示されるデータ回路１は４ビットであるが、本発明に従う試験回路の適用は４ビットの論理回路に限定されるものではなく、どのようなビット数の論理回路に対しても本発明の試験回路を適用することは可能である。データあるいは端子に付加されている［番号］はデータのビット番号を表す。上述のように、端子に入力されるデータあるいは端子から出力されるデータはそれぞれビット番号によって対応づけられている。従って、データあるいは端子等を総称するとき、またはビット番号による違いを考慮しなくて良いときには、ビット番号を以下省略する。ビット番号が省略されるときにも、それぞれのデータはそれぞれビット番号の端子に対応する。特にビット毎の対応を明確にしたいときには、ＤＩ［Ｎ］のように記述する。特にことわらない限り、Ｎは０，１，２，３のうちの任意の数字を表す。
【００４３】
次にデータの入出力に関する回路について説明を行う。データ回路１の入力端子ＤＩとデータ入力端子ＩＮとの間に、また出力端子ＤＯとデータ出力端子ＯＵＴとの間にはテスト回路ＴＣがそれぞれ挿入される。テスト回路ＴＣは入力端子ｄ［０］〜［３］、出力端子ｑ［０］〜［３］、スキャンイン端子ｓｉ、テスト保持端子ｔｈｌｄ、シフトモード端子ｓｍ及びスキャンアウト端子ｓｏを備える回路である。
【００４４】
テスト保持端子ｔｈｌｄ及びシフトモード端子ｓｍにそれぞれ入力されるテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍによるテスト回路ＴＣの動作について説明する。シフトモード制御信号ｓｍが“０”のとき、テスト回路ＴＣは入力端子ｄに入力されるデータ取り込み、そのまま出力端子ｑから出力する。シフトモード制御信号ｓｍが“１”であり、かつテスト保持制御信号ｔｈｌｄが“０”のとき、テスト回路ＴＣはスキャンイン端子ｓｉに入力されるデータを取り込んでスキャンアウト端子ｓｏから出力する。シフトモード制御信号ｓｍが“１”であり、かつテスト保持制御信号ｔｈｌｄが“１”のとき、テスト回路ＴＣ中に備えられる後述の接続回路ＣＣにてデータが保持される。
【００４５】
以上のような回路動作を行うテスト回路ＴＣは図２に示される接続回路ＣＣを用いることによって得られる。接続回路ＣＣについて説明を行う。セレクタ２，３及びフリップフロップ４によって接続回路ＣＣは構成される。セレクタ２，３はデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子をそれぞれ有するセレクタである。セレクタの制御端子にはセレクタを切替えるための制御信号が入力される。データ入力０端子は制御信号が“０”のときに選択され出力端子に接続される。一方、データ入力１端子は制御信号が“１”のときに選択され出力端子に接続される。よって、セレクタに入力される制御信号の“１”，“０”を切替えることによって、セレクタから出力されるデータを選択することが可能となる。セレクタ２はテスト保持制御信号ｔｈｌｄによって、セレクタ３はシフトモード制御信号ｓｍによって切替の制御が行われる。セレクタ２のデータ入力０端子にはスキャンイン端子ｓｉが接続され、データ入力１端子にはフリップフロップ４の出力端子が接続される。セレクタ２の出力端子はセレクタ３のデータ入力１端子に接続される。セレクタ３のデータ入力０端子には入力端子ｄが接続される。セレクタ３の出力端子はフリップフロップ４の入力端子に接続される。フリップフロップ４の出力データは前述の如くセレクタ２のデータ入力１端子に入力され、さらに接続回路ＣＣのスキャンアウトデータｓｏあるいはシリアル入力データｑとして出力される。シリアル入力データとは、通常動作時に出力されるデータのことである。フリップフロップ４はＤフリップフロップあるいはＤフリップフロップと同様の働きを有するフリップフロップである。
【００４６】
接続回路ＣＣの回路動作について説明を行う。接続回路ＣＣは、シフトモード制御信号ｓｍが“０”のとき、入力端子ｄに入力される信号を出力する回路である。シフトモード制御信号ｓｍが“１”であり、かつテスト保持制御信号ｔｈｌｄが“０”のとき、接続回路ＣＣはスキャンイン端子ｓｉに入力されるデータを出力する。シフトモード制御信号ｓｍが“１”であり、かつテスト保持制御信号ｔｈｌｄが“１”のとき、接続回路ＣＣはスキャンフリップフロップ４のデータを保持する。データ入力端子ｄ［０］〜［３］と出力端子ｑ［０］〜［３］との間に接続回路ＣＣ［０］〜［３］がそれぞれ挿入され接続されて４ビットのテスト回路ＴＣが構成される。
【００４７】
図３はテスト回路ＴＣの構成を示す回路図である。接続回路ＣＣが順に接続されてテスト回路ＴＣは構成される。接続回路ＣＣ同士の接続について説明を行う。接続回路ＣＣ［０］のセレクタ２［０］のデータ入力０端子はテスト回路ＴＣのスキャンイン端子ｓｉに接続される。Ｎ＝１〜３に関しては、接続回路ＣＣ［Ｎ］のセレクタ２［Ｎ］のデータ入力０端子には接続回路ＣＣ［Ｎ−１］のスキャンアウトデータｓｏ［Ｎ−１］が入力される。接続回路ＣＣ［３］のフリップフロップ４［３］の出力端子はテスト回路ＴＣのスキャンアウト端子ｓｏに接続される。以上のように接続されることに加えて、接続回路ＣＣ［Ｎ］のそれぞれのスキャンアウト端子ｓｏ［Ｎ］はテスト回路ＴＣの出力端子ｑ［Ｎ］をも構成する。
【００４８】
次にデータ回路１及び本実施の形態に従うスキャンパスを含む回路について図１を用いて説明を行う。
【００４９】
まず通常動作に必要である、データ入力端子ＩＮ及びデータ出力端子ＯＵＴならびにデータ回路１とテスト回路ＴＣとの接続について説明を行う。データ回路１の入力側においては、テスト回路ＴＣの入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ入力端子ＩＮ［Ｎ］及びデータ回路１の入力端子ＤＩ［Ｎ］とそれぞれ接続される。出力側においても同様に、テスト回路ＴＣの入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ回路１の出力端子ＤＯ［Ｎ］及びデータ出力端子ＯＵＴ［Ｎ］と接続される。
【００５０】
次にスキャンテストを行う際に用いられるスキャンイン端子ＳＩ，ｓｉ及びスキャンアウト端子ＳＯ，ｓｏについて説明を行う。スキャンイン端子ＳＩは入力側のテスト回路ＴＣのスキャンイン端子ｓｉに接続される。入力側のテスト回路ＴＣのスキャンアウト端子ｓｏは出力側のテスト回路ＴＣのスキャンイン端子ｓｉに接続される。出力側のテスト回路ＴＣのスキャンアウト端子ｓｏはスキャンパスの最終の出力端子であるスキャンアウト端子ＳＯに接続される。
【００５１】
次にテスト回路ＴＣにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える、本実施例に従う制御回路ＣＴＬ１について説明を行う。制御回路ＣＴＬ１はテスト制御信号ＴＥＳＴ、シフトモード制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力され、テスト回路ＴＣにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを出力する回路である。
【００５２】
制御回路ＣＴＬ１は、テスト制御信号ＴＥＳＴが“０”のとき、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ０を出力する。テスト制御信号ＴＥＳＴが“１”のとき、テスト保持制御信号ｔｈｌｄとしてシフトモード制御信号ＳＭの論理反転信号を、シフトモード制御信号ｓｍとしてシフトモード制御信号ＳＭを制御回路ＣＴＬは出力する。ここで、論理反転信号について説明する。入力信号が“０”のときには論理反転信号は“１”であり、入力信号が“１”のときには論理反転信号は“０”となる。
【００５３】
制御回路ＣＴＬ１の接続について説明を行う。セレクタ５，６及びインバータ１０によって制御回路ＣＴＬ１は構成される。セレクタ５，６はデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子をそれぞれ有するセレクタである。セレクタ５，６の制御端子にはセレクタ５，６を同時に切替えるためのテスト制御信号ＴＥＳＴが入力される。データ入力０端子はテスト制御信号ＴＥＳＴが“０”のときに選択され出力端子に接続される。一方、データ入力１端子はテスト制御信号ＴＥＳＴが“１”のときに選択され出力端子に接続される。よって、セレクタ５，６に入力されるテスト制御信号ＴＥＳＴの“１”，“０”を切替えることによって、セレクタ５，６からそれぞれ出力されるデータを選択することが可能となる。セレクタ５及び６のそれぞれのデータ入力０端子には保持端子ＨＬＤ０が共通に接続される。セレクタ５のデータ入力１端子にはインバータ１０を介してシフトモード端子ＳＭが接続され、セレクタ６のデータ入力１端子は何も介さずにシフトモード端子ＳＭが接続される。セレクタ５の出力端子はテスト回路ＴＣのテスト保持端子ｔｈｌｄに接続される。セレクタ６の出力端子はテスト回路ＴＣのシフトモード端子ｓｍに接続される。
【００５４】
図１に示される回路の回路動作を以下にまとめる。回路動作としては、通常動作及びスキャンテスト動作が存在する。通常動作及びスキャンテストにおける、それぞれの信号及びデータの最適な設定値を表１に示す。表において、“ＤＣ”とは“Ｄｏｎ’ｔ Ｃａｒｅ”の意味であり、信号あるいはデータが動作に関与しないことを示す。
【００５５】
【表１】

【００５６】
まず通常動作について説明を行う。通常動作時にはテスト制御信号ＴＥＳＴを“０”とする。テスト制御信号ＴＥＳＴが“０”のとき、セレクタ５，６はデータ入力０端子に入力されるデータを出力するので、保持制御信号ＨＬＤ０がテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとして入力側及び出力側のテスト回路ＴＣに与えられる。このとき、保持制御信号ＨＬＤ０が“０”ならば、入力側では入力データＩＮが入力側の接続回路ＣＣを介してデータ回路１の入力端子ＤＩに取り込まれる。出力側では出力データＤＯが出力側の接続回路ＣＣを介してデータ出力端子ＯＵＴに出力される。保持制御信号ＨＬＤ０が“１”ならば、入力データＩＮ及び出力データＤＯは接続回路ＣＣにおいてそれぞれ保持される。
【００５７】
次にスキャンテスト動作について説明する。スキャンテスト時には、テストパターンのシフトイン、実行、テスト結果のシフトアウトを順に行う。スキャンテスト時にはテスト制御信号ＴＥＳＴを“１”とする。テスト制御信号ＴＥＳＴが“１”のとき、シフトモード制御信号ＳＭの反転論理及びシフトモード制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとして、入力側及び出力側のテスト回路ＴＣに与えられる。
【００５８】
１．テストパターンのシフトイン
データ回路１にテストパターンを入力する準備として、入力側の接続回路ＣＣにテストパターンをシフトインする。シフトモード制御信号ＳＭを“１”とすると、データ回路１に入力するテストパターンをスキャンイン端子ＳＩからシフトインすることが可能である。本実施の形態のデータ回路１は４ビットであるので、４ビットのテストパターンがシフトインされる。テストパターンは入力側の接続回路ＣＣ［０］→ＣＣ［１］→ＣＣ［２］→ＣＣ［３］の順でシフトされ、入力側の接続回路ＣＣ［０］〜［３］にテストパターンが入力される。シフトモード制御信号ＳＭによって入力側及び出力側のテスト回路ＴＣは同時に制御されるので、出力側の接続回路ＣＣ［０］〜ＣＣ［３］においてもデータのシフトが起こる。
【００５９】
２．実行
シフトモード制御信号ＳＭを“０”とする。このとき、入力側あるいは出力側のそれぞれの接続回路ＣＣを介して、入力データＩＮが入力端子ＤＩに取り込まれ、データ回路１のテスト結果である出力データＤＯはデータ出力端子ＯＵＴに出力される。
【００６０】
３．テスト結果のシフトアウト
シフトモード制御信号ＳＭを“１”とする。このときテスト結果を順にスキャンアウト端子ＳＯからシフトアウトする。
【００６１】
以上が図１に示される回路の回路動作である。図２に示されるセレクタ２，３のデータ入力０端子とデータ入力１端子をそれぞれ入れ替え、かつセレクタ２，３のそれぞれの制御端子に入力されるテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍの“０”と”１”をそれぞれ入れ換えても、本発明の試験回路の回路動作は変わらない。
【００６２】
図１に示される制御回路ＣＴＬ１を用いると、以下に記す利点が生ずる。
【００６３】
図４はデータ回路１，１ａ及び１ｂの入力側及び出力側においてテスト回路ＴＣがそれぞれ設けられスキャンパスが構成される回路を示す回路図である。データ回路１ａ及び１ｂは論理回路であり、データ回路１は図示されない制御回路ＣＴＬ１によって制御される。データ回路１の入力側及び出力側のＴＣに入力される保持制御信号ＨＬＤ０はデータ回路１ａから出力される。
データ回路１ａ，１及び１ｂが順に並べられ、スキャンパスは、スキャンイン端子ＳＩ→データ回路１ａの入力側のテスト回路ＴＣ→データ回路１ａの出力側のテスト回路ＴＣ→データ回路１の入力側のテスト回路ＴＣ→データ回路１出力側のテスト回路ＴＣ→データ回路１ｂの入力側のテスト回路ＴＣ→データ回路１ｂの出力側のテスト回路ＴＣ→スキャンアウト端子ＳＯ、のように構成されている。
【００６４】
上述のように、図４に示される回路においては保持制御信号ＨＬＤ０がデータ回路１ａからデータ回路１の入力側及び出力側のテスト回路ＴＣにそれぞれ与えられる。制御回路ＣＴＬ１においては、テスト制御信号ＴＥＳＴによって保持端子ＨＬＤ０とシフトモード端子ＳＭのどちらが選択されるかが制御される。従って、データ回路１の入力側及び出力側のテスト回路ＴＣを制御回路ＣＴＬ１によって制御することによって、データ回路１のスキャンテストをデータ回路１ａから与えられる保持制御信号ＨＬＤ０とは独立に行うことができ、テストパターンの生成が単純となる。
【００６５】
図５に示されるように、スキャンイン端子ＳＩをスキャンフリップフロップＨＳＦＦを介して入力側のテスト回路ＴＣのスキャンイン端子ｓｉに接続することも可能である。
【００６６】
図６はスキャンフリップフロップＨＳＦＦを示す回路図である。スキャンフリップフロップＨＳＦＦはセレクタ１４及びフリップフロップ１５から成る回路である。テスト回路ＴＣを制御する制御回路に入力される保持制御信号ＨＬＤを確認するためにスキャンフリップフロップＨＦＳＳは設けられる。保持制御信号ＨＬＤは保持制御信号ＨＬＤ０を含む信号である。セレクタ１４はデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子を有する。制御端子にはセレクタ１４を切替えるためのシフトモード制御信号ＳＭが入力される。データ入力０端子はシフトモード制御信号ＳＭが“０”のときに選択され出力端子に接続される。一方、データ入力１端子はシフトモード制御信号ＳＭが“１”のときに選択され出力端子に接続される。よって、セレクタ１４に入力されるシフトモード制御信号ＳＭの“１”，“０”を切替えることによって、セレクタ１４から出力されるデータを選択することが可能となる。セレクタ１４のデータ入力１端子にはスキャンイン端子ＳＩが接続され、データ入力０端子には保持端子ＨＬＤが接続される。セレクタ１４の出力端子はフリップフロップ１５の入力端子に接続される。フリップフロップ１５の出力端子はスキャンフリップフロップＨＳＦＦのスキャンアウト端子ＳＯとなる。フリップフロップ１５はＤフリップフロップあるいはＤフリップフロップと同様の働きを有するフリップフロップである。
【００６７】
保持制御信号ＨＬＤは制御回路に入力される信号である。制御回路に入力される保持制御信号ＨＬＤはテスト回路ＴＣの制御を行う信号であり、詳しくはテスト回路ＴＣに含まれるセレクタ２の接続を切り換えるための信号であるので、保持制御信号ＨＬＤ自体が出力データとしてデータ回路１から、あるいはスキャンパスから出力されることはない。従って、スキャンフリップフロップＨＳＦＦを設けない場合には直接的に保持制御信号ＨＬＤを観察することは困難である。保持制御信号ＨＬＤが所望の論理をとらないならば、保持制御信号ＨＬＤによって制御されるテスト回路ＴＣは所望の動作を行わず、論理回路の動作試験を信頼することは不可能となる。従って、保持制御信号ＨＬＤを直接観察する必要が生ずる。スキャンフリップフロップＨＳＦＦを用いることによって、保持制御信号ＨＬＤを直接観察することが可能となる。
【００６８】
スキャンフリップフロップＨＳＦＦのデータ入力０端子に保持制御信号ＨＬＤを入力し、シフトモード制御信号ＳＭを“０”とすることによって、フリップフロップ１５に保持制御信号ＨＬＤの値を記憶させることが可能となる。前述の通り、セレクタ１４はシフトモード制御信号ＳＭによって制御される。しかし、テスト回路ＴＣの制御に関係しない制御端子を新たに設け、この制御端子から出力される制御信号によってセレクタ１４を制御することも可能である。
【００６９】
スキャンフリップフロップＨＳＦＦのフリップフロップ１５に記憶された値を観察する方法について説明する。図５において、スキャンフリップフロップＨＳＦＦのセレクタ１４のデータ入力０端子に入力される保持制御信号ＨＬＤは保持制御信号ＨＬＤ０である。図５に示される構成では、スキャンフリップフロップＨＦＳＳに保持されたデータが入力側のテスト回路ＴＣのスキャンイン端子ｓｉに入力されるので、保持制御信号ＨＬＤ０をスキャンパスからスキャンアウトデータＳＯとして取りだした後に観察することが可能となる。
【００７０】
図５においてスキャンフリップフロップＨＳＦＦはスキャンイン端子ＳＩと入力側のテスト回路ＴＣのスキャンイン端子ｓｉとの間に挿入されるが、入力側のテスト回路ＴＣのスキャンアウト端子ｓｏと出力側のテスト回路ＴＣのスキャンイン端子ｓｉとの間に挿入されても同じ作用が得られ、保持制御信号ＨＬＤの観察が可能となる。また、出力側のテスト回路ＴＣのスキャンアウト端子ｓｏとスキャンアウト端子ＳＯとの間に挿入されても同じ作用が得られる。
【００７１】
以上の記述から明らかなように、スキャンフリップフロップＨＦＳＳはデータ回路１の動作試験のために直接必要となるものではない。以後、本実施の形態及び他の実施の形態において、特に必要とされない限りスキャンフリップフロップＨＳＦＦは図示及び説明を省略されるものとする。
【００７２】
次に、本実施の形態に従う別の制御回路についての説明を行う。図７は図１にて示される制御回路ＣＴＬ１の代わりに用いられる制御回路ＣＴＬ２を示す回路図である。
【００７３】
制御回路ＣＴＬ２について説明を行う。制御回路ＣＴＬ２はシフトモード制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力され、テスト回路ＴＣにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを出力する回路である。
【００７４】
制御回路ＣＴＬ２は、シフトモード制御信号ＳＭが“０”のとき、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ０を出力する。シフトモード制御信号ＳＭが“１”のとき、テスト保持制御信号ｔｈｌｄとして“０”を、シフトモード制御信号ｓｍとして“１”を制御回路ＣＴＬ２は出力する。
【００７５】
制御回路ＣＴＬ２の構成について図７に基づき説明を行う。制御回路ＣＴＬ２は二つのゲートを用いて構成可能である。それぞれのゲートは二つの入力端子と一つの出力端子を有する。一方のゲートはゲート２０であり、他方のゲートはＯＲゲート２１である。ゲート２０は反転入力端子ｒｅに入力される入力信号ｒｅの反転論理と入力端子ｇｅに入力される入力信号ｇｅとの論理積を取るゲートである。ＯＲゲート２１はＯＲゲート２１に入力される二つの入力信号の論理和を取るゲートである。
【００７６】
制御回路ＣＴＬ２の接続状態について説明を行う。保持端子ＨＬＤ０はゲート２０の入力端子ｇｅ及びＯＲゲート２１の一方の入力端子に共通に接続される。シフトモード端子ＳＭはゲート２０の反転入力端子ｒｅ及びＯＲゲート２１の他方の入力端子に共通に接続される。ゲート２０の出力端子はテスト回路ＴＣにテスト保持制御信号ｔｈｌｄを出力し、ＯＲゲート２１の出力端子はテスト回路ＴＣにシフトモード制御信号ｓｍを出力する。制御回路ＣＴＬ１と異なる点とは、制御回路ＣＴＬ２にはテスト端子ＴＥＳＴが備えられないことである。
【００７７】
図７に示される制御回路の回路動作を以下にまとめる。回路動作としては、通常動作の制御及びスキャンテスト動作の制御が存在する。通常動作及びスキャンテストにおける制御回路ＣＴＬ２に関するそれぞれの信号及びデータの最適な設定値を表２に示す。
【００７８】
【表２】

【００７９】
まず通常動作について説明を行う。通常動作時にはシフトモード制御信号ＳＭを“０”とする。シフトモード制御信号ＳＭが“０”のとき、ゲート２０及びＯＲゲート２１は、保持制御信号ＨＬＤ０の論理をテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとして入力側及び出力側のテスト回路ＴＣに与える。このとき、保持制御信号ＨＬＤ０が“０”ならば入力側では入力データＩＮが入力側の接続回路ＣＣを介してデータ回路１の入力端子ＤＩに取り込まれる。出力側では出力データＤＯが出力側の接続回路ＣＣを介してデータ出力端子ＯＵＴに出力される。保持制御信号ＨＬＤ０が“１”ならば、入力データＩＮ及び出力データＤＯは接続回路ＣＣにおいてそれぞれ保持される。
【００８０】
次にスキャンテスト動作について説明する。スキャンテスト時には、テストパターンのシフトイン、実行、テスト結果のシフトアウトを順に行う。
【００８１】
１．テストパターンのシフトイン
シフトモード制御信号ＳＭを“１”とすると、データ回路１に入力するテストパターンをスキャンイン端子ＳＩからシフトインすることが可能である。
【００８２】
２．実行
シフトモード制御信号ＳＭを“０”とする。シフトモード制御信号ＳＭが“０”なので、回路動作は通常動作と等しい。このとき、入力側あるいは出力側のそれぞれの接続回路ＣＣを介して、入力データＩＮが入力端子ＤＩに取り込まれ、データ回路１のテスト結果である出力データＤＯはデータ出力端子ＯＵＴに出力される。
【００８３】
３．テスト結果のシフトアウト
シフトモード制御信号ＳＭを“１”とする。このときテスト結果を順にスキャンアウト端子ＳＯからシフトアウトする。
【００８４】
以上が図７に示される回路の回路動作である。
【００８５】
図７に示される制御回路ＣＴＬ２を、図９に示されるＣＴＬ２ａと交換しても同一の回路動作が得られる。制御回路ＣＴＬ２ａについて説明を行う。制御回路ＣＴＬ２と同様に、制御回路ＣＴＬ２ａはシフトモード制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力され、テスト回路ＴＣにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを出力する回路である。
【００８６】
制御回路ＣＴＬ２ａは、シフトモード制御信号ＳＭが“０”のとき、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ０を出力する。シフトモード制御信号ＳＭが“１”のとき、テスト保持制御信号ｔｈｌｄとして“０”を、シフトモード制御信号ｓｍとして“１”を制御回路ＣＴＬ２ａは出力する。
【００８７】
制御回路ＣＴＬ２ａの構成について図９に基づき説明を行う。制御回路ＣＴＬ２ａは二つのゲートを用いて構成可能である。それぞれのゲートは二つの入力端子と一つの出力端子を有する。一方のゲートはゲート２０ａであり、他方のゲートはＯＲゲート２１ａである。ゲート２０ａ及びＯＲゲート２１ａはそれぞれゲート２０及びＯＲゲート２１と同一の構成及び働きを有するゲートである。
【００８８】
制御回路ＣＴＬ２ａの接続状態について説明を行う。保持端子ＨＬＤ０はゲート２０ａの入力端子ｇｅに接続される。シフトモード端子ＳＭはゲート２０ａの反転入力端子ｒｅ及びＯＲゲート２１ａの一方の入力端子に共通に接続される。ゲート２０ａの出力端子はテスト回路ＴＣのテスト保持端子ｔｈｌｄ及びゲート２１ａの他方の入力端子に共通に接続される。ＯＲゲート２１ａの出力端子はテスト回路ＴＣのシフトモード端子ｓｍに接続される。
【００８９】
テスト制御信号ＴＥＳＴを受けない制御回路ＣＴＬ２及び２ａを用いると、図４に示される回路において、データ回路１のスキャンテストをデータ回路１ａから与えられる保持制御信号ＨＬＤ０とは独立に行うことが不可能となる。しかし、制御回路ＣＴＬ１においてはセレクタ５，６という二つのセレクタが用いられている。二入力のセレクタは図８に示されるように、三つのゲートによって構成される。三つのゲートのうち、一つはＡＮＤゲートＧ１であり、一つはＯＲゲートＧ２であり、残る一つは反転入力端子ｒｅ及び入力端子ｇｅを有するゲートＧ３である。従って、セレクタ５，６をゲート２０及びＯＲゲート２１という二つのゲートに交換することによって、回路面積が縮小される。
【００９０】
実施の形態２．
本実施の形態においては、試験結果を保持して圧縮する機能が付加される、論理回路の試験回路を示す。また、本実施の形態においては、論理回路の動作試験時にデータの保持を可能とする制御回路を示す。さらに、本実施の形態においては、入力側の試験回路と出力側の試験回路とを独立に制御する試験回路を示す。
【００９１】
図１０は論理回路及び本実施の形態に従う試験回路を示す回路図である。実施の形態１にて示された回路等と同一の構成、働き等を有するものに対しては同一の参照符号を付け、説明は省略するものとする。
【００９２】
同図に示されるとおり、データ回路１はテスト回路ＴＣによって入力の制御が行われ、テスト回路ＣＴＣによって出力の制御が行われる。
【００９３】
テスト回路ＣＴＣについて説明を行う。テスト回路ＣＴＣはデータ出力端子ＯＵＴとデータ回路１の出力端子ＤＯとの間に挿入される。テスト回路ＣＴＣは、テスト回路ＴＣと同様に入力端子ｄ［０］〜［３］、出力端子ｑ［０］〜［３］、スキャンイン端子ｓｉ、テスト保持端子ｔｈｌｄ、シフトモード端子ｓｍ及び、スキャンアウト端子ｓｏを備え、さらに期待データ端子ｅｘｐ及び比較端子ｃｍｐｅｎを備える回路である。テスト回路ＣＴＣは、実際にデータ回路１がテストパターンに対して出力するデータＤＯと期待データとＥＸＰを比較する機能を有し、さらに比較結果を保持してテスト結果を圧縮する機能を有する。ここで期待データＥＸＰとは、正常に動作するデータ回路１がデータ回路１に入力されるテストパターンに対して固有に出力する出力データパターンのことである。期待データＥＸＰは期待データ端子ｅｘｐに入力される。
【００９４】
ここでテスト結果の圧縮について説明する。テスト開始前に、テスト回路ＣＴＣにおいて“０”が保持されないように設定しておく。比較されるデータが一致しないとテスト回路ＣＴＣにおいて一度も判定されなければ、テスト回路ＣＴＣ内にて“０”は保持されない。テスト回路ＣＴＣにおいて比較されるデータが一致しないと一度でも判定されたならば、テスト回路ＣＴＣ内にて“０”が保持される。一旦“０”が保持されると、“０”が続いて保持される。以上がテスト結果の圧縮である。
【００９５】
また、圧縮テストとはテスト結果の圧縮を利用する試験を表す。テスト終了後にテスト回路ＣＴＣ内に“０”が保持されていないことが確認されたならば、全ての期待される出力データと同一のデータをデータ回路１が出力したことが観察され、データ回路１が正常に動作したことが確認される。テスト回路ＣＴＣ内に“０”が保持されていることが確認されたならば、データ回路１が期待される出力データとは異なるデータを少なくとも一度は出力したことが観察され、データ回路１が正常に動作しなかったことが確認される。従って、テストパターンをデータ回路１に入力する度にテスト結果を観察する必要がなくなる。複数のテストパターンを順にデータ回路１に入力すると同時にテスト回路ＣＴＣにてテスト結果を圧縮させ、圧縮されたテスト結果を圧縮テスト終了後に観察することのみによって、データ回路１の動作試験を行うことが可能となる。
【００９６】
テスト保持端子ｔｈｌｄ、シフトモード端子ｓｍ、比較端子ｃｍｐｅｎ及び期待データ端子ｅｘｐにそれぞれ入力される、テスト保持制御信号ｔｈｌｄ、シフトモード制御信号ｓｍ、比較イネーブル信号ＣＭＰＥＮ及び期待データＥＸＰによるテスト回路ＣＴＣの動作について説明する。
【００９７】
テスト回路ＣＴＣは期待データＥＸＰと入力データｄとを比較する機能を有する回路である。シフトモード制御信号ｓｍが“０”のとき、テスト回路ＣＴＣは入力端子ｄに入力されるデータを取り込み、そのまま出力端子ｑから出力する。シフトモード制御信号ｓｍが“１”であり、かつテスト保持制御信号ｔｈｌｄが“０”のとき、テスト回路ＣＴＣはスキャンイン端子ｓｉからデータを取り込み、スキャンアウト端子ｓｏからデータを出力する。シフトモード制御信号ｓｍが“１”、テスト保持制御信号ｔｈｌｄが“１”であり、かつ比較イネーブル信号ＣＭＰＥＮが“０”のとき、テスト回路ＣＴＣは圧縮されたテスト結果を保持する。シフトモード制御信号ｓｍが“１”、テスト保持制御信号ｔｈｌｄが“１”であり、かつ比較イネーブル信号ＣＭＰＥＮが“１”のとき、テスト回路ＣＴＣは入力される期待データＥＸＰと入力データｄとの比較結果を圧縮して保持する。
【００９８】
以上のような動作を行うテスト回路ＣＴＣは、図１１に示される接続回路ＣＣＣを用いることによって得られる。接続回路ＣＣＣについて説明を行う。接続回路ＣＣＣは、入力端子ｃｄ、スキャンイン端子ｃｓｉ、テスト保持端子ｃｔｈｌｄ、シフトモード端子ｃｓｍ、スキャンアウト端子ｃｓｏ、期待データ端子ｃｅｘｐ及び比較端子ｃｃｍｐｅｎを備える回路である。セレクタ２，３、フリップフロップ４、Ｅｘ−ＯＲゲート３０、ＮＡＮＤゲート３１及びＡＮＤゲート３２によって接続回路ＣＣＣは構成される。
【００９９】
セレクタ２，３はデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子をそれぞれ有するセレクタである。セレクタ２はテスト保持制御信号ｃｔｈｌｄによって、セレクタ３はシフトモード制御信号ｃｓｍによって切替の制御が行われる。入力端子ｃｄはＥｘ−ＯＲゲート３０の一方の入力端子及びセレクタ３のデータ入力０端子に共通に接続される。期待データ端子ｃｅｘｐはＥｘ−ＯＲゲート３０の他方の入力端子に接続される。Ｅｘ−ＯＲゲート３０の出力端子はＮＡＮＤゲート３１の一方の入力端子に接続され、ＮＡＮＤゲート３１の他方の入力端子には比較端子ｃｃｍｐｅｎが接続される。ＮＡＮＤゲート３１の出力端子はＡＮＤゲート３２の一方の入力端子に接続され、フリップフロップ４の出力端子がＡＮＤゲート３２の他方の入力端子に接続される。ＡＮＤゲート３２の出力端子はセレクタ２のデータ入力１端子に接続され、スキャンイン端子ｃｓｉはセレクタ２のデータ入力０端子に接続される。セレクタ２の出力端子はセレクタ３のデータ入力１端子に接続され、前述のように入力端子ｃｄがセレクタ３のデータ入力０端子に接続される。セレクタ３の出力端子はフリップフロップ４の入力端子に接続される。フリップフロップ４の出力データは前述の如くＡＮＤゲート３２の他方の入力端子に入力され、また接続回路ＣＣＣのスキャンアウト端子ｃｓｏに接続される。
【０１００】
接続回路ＣＣＣの回路動作について説明を行う。
【０１０１】
１．接続回路ＣＣＣは、シフトモード制御信号ｃｓｍが“０”のとき、入力端子ｃｄに入力される信号をセレクタ３及びフリップフロップ４を介して出力する。
【０１０２】
２．シフトモード制御信号ｃｓｍが“１”であり、かつテスト保持制御信号ｃｔｈｌｄが“０”のとき、接続回路ＣＣＣはスキャンイン端子ｃｓｉに入力されるデータをセレクタ２，３及びフリップフロップ４を介してスキャンアウト端子ｃｓｏから出力する。
【０１０３】
３．シフトモード制御信号ｃｓｍが“１”であり、テスト保持制御信号ｃｔｈｌｄが“１”のときの回路動作について以下に説明を行う。
【０１０４】
比較端子ｃｃｍｐｅｎから入力される比較イネーブル信号ｃｃｍｐｅｎが“０”のとき、ＮＡＮＤゲート３１はＥｘ−ＯＲゲート３０からの出力データに関わりなく“１”をＡＮＤゲート３２に出力する。このときゲート３２はフリップフロップ４の出力データをセレクタ２，３を介してフリップフロップ４に出力する。従って、接続回路ＣＣＣはフリップフロップ４のデータを保持し続ける。
【０１０５】
比較端子ｃｃｍｐｅｎから入力される比較イネーブル信号ｃｃｍｐｅｎが“１”のとき、ＮＡＮＤゲート３１はＥｘ−ＯＲゲート３０の出力データの反転論理を出力する。Ｅｘ−ＯＲゲート３０は期待データｅｘｐと入力データｃｄが一致するときには“０”を出力し、一致しないときには“１”を出力する。従って、Ｅｘ−ＯＲゲート３０において期待データｅｘｐと入力データｃｄが一致するときには、ＮＡＮＤゲート３１は“１”をＡＮＤゲート３２に出力する。このときゲート３２はフリップフロップ４の出力データをセレクタ２，３を介してフリップフロップ４に出力する。従って、接続回路ＣＣＣはフリップフロップ４のデータを保持し続ける。Ｅｘ−ＯＲゲート３０において期待データｅｘｐと入力データｃｄが一致しないときには、ＮＡＮＤゲート３１は“０”をＡＮＤゲート３２に出力する。このとき、ＡＮＤゲート３２は“０”をセレクタ２，３を介してフリップフロップ４に出力し、フリップフロップ４はＡＮＤゲート３２に“０”を出力する。これによって、ＡＮＤゲート３２、セレクタ２，３及びフリップフロップ４において“０”が保持される状態が続く。
【０１０６】
接続回路ＣＣＣを用いることによって、上述のテスト回路ＣＴＣの回路動作が得られる。
【０１０７】
データ入力端子ｄ［０］〜［３］と出力端子ｑ［０］〜［３］との間に接続回路ＣＣＣ［０］〜［３］がそれぞれ挿入され接続されて４ビットのテスト回路ＣＴＣが構成される。テスト回路ＣＴＣを図１３に示す。
【０１０８】
テスト回路ＣＴＣの構成について詳細に述べると以下のようになる。接続回路ＣＣＣ［Ｎ］の入力端子ｃｄ［Ｎ］、テスト保持端子ｃｔｈｌｄ［Ｎ］、シフトモード端子ｃｓｍ［Ｎ］、スキャンアウト端子ｃｓｏ［Ｎ］、期待データ端子ｃｅｘｐ［Ｎ］及び比較端子ｃｃｍｐｅｎ［Ｎ］はそれぞれテスト回路ＣＴＣの入力端子ｄ［Ｎ］、テスト保持端子ｔｈｌｄ、シフトモード端子ｓｍ、出力端子ｑ［Ｎ］、期待データ端子ｅｘｐ及び比較端子ｃｍｐｅｎに接続される。さらに、接続回路ＣＣＣ［Ｎ］のスキャンアウト端子ｃｓｏ［Ｎ］は接続回路ＣＣＣ［Ｎ＋１］のスキャンイン端子ｃｓｉ［Ｎ＋１］に接続される。但しＮ＝３のとき、接続回路ＣＣＣ［３］のスキャンアウト端子ｃｓｉ［３］はテスト回路ＣＴＣのスキャンアウト端子ｓｏに接続される。また、接続回路ＣＣＣ［０］のスキャンイン端子ｃｓｉ［０］はテスト回路ＣＴＣのスキャンイン端子ｓｉに接続される。
【０１０９】
論理回路及び本実施の形態に従う試験回路を含んで成る回路について、図１０を用いて説明を行う。
【０１１０】
まず通常動作に必要である、データ入力端子ＩＮ及びデータ出力端子ＯＵＴならびにデータ回路１とテスト回路ＴＣ，ＣＴＣとの接続について説明を行う。データ回路１の入力側においては、テスト回路ＴＣの入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ入力端子ＩＮ［Ｎ］及びデータ回路１の入力端子ＤＩ［Ｎ］とそれぞれ接続される。出力側においても同様に、テスト回路ＣＴＣの入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ回路１の出力端子ＤＯ［Ｎ］及びデータ出力端子ＯＵＴ［Ｎ］と接続される。
【０１１１】
次にスキャンテストを行う際に用いられる、スキャンイン端子ＳＩ及びテスト回路ＴＣ，ＣＴＣのそれぞれのスキャンイン端子ｓｉならびにスキャンアウト端子ＳＯ及びテスト回路ＴＣ，ＣＴＣのそれぞれのスキャンアウト端子ｓｏの接続について説明を行う。スキャンイン端子ＳＩはテスト回路ＴＣのスキャンイン端子ｓｉに接続される。テスト回路ＴＣのスキャンアウト端子ｓｏはテスト回路ＣＴＣのスキャンイン端子ｓｉに接続される。テスト回路ＣＴＣのスキャンアウト端子ｓｏはスキャンパスの最終の出力端子であるスキャンアウト端子ＳＯに接続される。
【０１１２】
本実施の形態においては、図１０にて示されるように、テスト回路ＴＣのシフトモード端子ｓｍに保持制御信号ＨＬＤ０及びシフトモード制御信号ＳＭのうちのいずれかが与えられる。テスト回路ＣＴＣのシフトモード端子ｓｍに保持制御信号ＨＬＤ１及びシフトモード制御信号ＳＭのうちのいずれかが与えられる。また、テスト回路ＴＣのテスト保持端子ｔｈｌｄには保持制御信号ＨＬＤ０及びテスト保持制御信号ＴＨＬＤ０のうちのいずれかが与えられる。テスト回路ＣＴＣのテスト保持端子ｔｈｌｄには保持制御信号ＨＬＤ１及びテスト保持制御信号ＴＨＬＤ１のうちのいずれかが与えられる。テスト回路ＣＴＣの期待データ端子ｅｘｐ及び比較端子ｃｍｐｅｎにはそれぞれ期待データＥＸＰ及び比較イネーブル信号ＣＭＰＥＮを与えて制御を行う。
【０１１３】
以上記述したような制御信号を与える制御回路を図１４に示す。図１４はテスト回路ＴＣを制御する制御回路ＣＴＬ３及びテスト回路ＣＴＣを制御する制御回路ＣＣＴＬ３の設けられる回路を示す回路図である。
【０１１４】
制御回路ＣＴＬ３は、保持制御信号ＨＬＤ０、テスト保持制御信号ＴＨＬＤ０、シフトモード制御信号ＳＭ及びテスト制御信号ＴＥＳＴを受けて、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍをテスト回路ＴＣに与える。制御回路ＣＴＬ３と同様に、制御回路ＣＣＴＬ３は、保持制御信号ＨＬＤ１、テスト保持制御信号ＴＨＬＤ１、シフトモード制御信号ＳＭ及びテスト制御信号ＴＥＳＴを受けて、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍをテスト回路ＣＴＣに与える。シフトモード制御信号ＳＭ及びテスト制御信号ＴＥＳＴは共通に制御回路ＣＴＬ３及びＣＣＴＬ３に与えられる。また、制御回路ＣＣＴＬ３とは独立に、期待データＥＸＰ及び比較イネーブル信号ＣＭＰＥＮがテスト回路ＣＴＣに与えられる。
【０１１５】
まず、制御回路ＣＴＬ３の回路動作について説明を行う。制御回路ＣＴＬ３は、テスト制御信号ＴＥＳＴが“０”のとき、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ０を出力する。テスト制御信号ＴＥＳＴが“１”のとき、テスト保持制御信号ｔｈｌｄとしてテスト保持制御信号ＴＨＬＤ０を、シフトモード制御信号ｓｍとしてシフトモード制御信号ＳＭを制御回路ＣＴＬ３は出力する。
【０１１６】
次に、制御回路ＣＣＴＬ３の回路動作について説明を行う。制御回路ＣＣＴＬ３の回路動作は制御回路ＣＴＬ３の回路動作と同様である。制御回路ＣＣＴＬ３は、テスト制御信号ＴＥＳＴが“０”のとき、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ１を出力する。テスト制御信号ＴＥＳＴが“１”のとき、テスト保持制御信号ｔｈｌｄとしてテスト保持制御信号ＴＨＬＤ１を、シフトモード制御信号ｓｍとしてシフトモード制御信号ＳＭを制御回路ＣＣＴＬ３は出力する。
【０１１７】
制御回路ＣＴＬ３の構成について図１４に基づき説明を行う。セレクタ５，６によって制御回路ＣＴＬ３は構成される。セレクタ５，６はデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子をそれぞれ有するセレクタである。セレクタ５，６の制御端子にはセレクタ５，６を同時に切替えるためのテスト制御信号ＴＥＳＴが入力される。データ入力０端子はテスト制御信号ＴＥＳＴが“０”のときに選択され出力端子に接続される。一方、データ入力１端子はテスト制御信号ＴＥＳＴが“１”のときに選択され出力端子に接続される。よって、セレクタ５，６に入力されるテスト制御信号ＴＥＳＴの“１”，“０”を切替えることによって、セレクタ５，６からそれぞれ出力されるデータを選択することが可能となる。セレクタ５，６のそれぞれのデータ入力０端子には保持端子ＨＬＤ０が共通に接続される。セレクタ５のデータ入力１端子にはテスト保持端子ＴＨＬＤ０が接続され、セレクタ６のデータ入力１端子にはシフトモード端子ＳＭが接続される。セレクタ５の出力端子はテスト回路ＴＣのテスト保持端子ｔｈｌｄに接続される。セレクタ６の出力端子はテスト回路ＴＣのシフトモード端子ｓｍに接続される。
【０１１８】
制御回路ＣＣＴＬ３の構成について図１４に基づき説明を行う。制御回路ＣＣＴＬ３の接続は制御回路ＣＴＬ３の接続と同様である。制御回路ＣＴＬ３を
セレクタ５，６→セレクタ７，８
保持端子ＨＬＤ０→保持端子ＨＬＤ１
テスト保持端子ＴＨＬＤ０→テスト保持端子ＴＨＬＤ１
のように変換して制御回路ＣＣＴＬ３は構成される。
【０１１９】
図１４に示される制御回路の回路動作を以下にまとめる。回路動作としては、通常動作、通常のスキャンテスト動作及びテスト結果の圧縮機能を用いるスキャンテスト動作が存在する。通常のスキャンテスト動作とは、実施の形態１において示されるスキャンテスト動作である。テスト結果の圧縮機能を用いるスキャンテスト動作とは、実際の論理回路の出力データと期待される論理回路の出力データとを論理回路の出力側において比較し、比較結果を保持する事によってテスト結果を圧縮し、圧縮した後にデータをスキャンアウトするという動作である。通常動作、通常のスキャンテスト及びテスト結果の圧縮機能を用いるスキャンテストにおける、それぞれの信号及びデータの最適な設定値を表３に示す。
【０１２０】
【表３】

【０１２１】
まず通常動作について説明を行う。通常動作時にはテスト制御信号ＴＥＳＴを“０”とし、比較イネーブル信号ＣＭＰＥＮを“０”とする。初めに入力側について説明を行う。テスト制御信号ＴＥＳＴが“０”のときにセレクタ５，６はデータ入力０端子に入力されるデータを出力するので、保持制御信号ＨＬＤ０がテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣに与えられる。このとき、保持制御信号ＨＬＤ０が“０”ならば、入力データＩＮがテスト回路ＴＣを構成する接続回路ＣＣを介してデータ回路１の入力端子ＤＩに取り込まれる。保持制御信号ＨＬＤ０が“１”ならば、入力データＩＮは接続回路ＣＣにおいて保持される。出力側においては、セレクタ７，８がデータ入力０端子に入力されるデータを出力するので、保持制御信号ＨＬＤ１がテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＣＴＣに与えられる。このとき、保持制御信号ＨＬＤ１が“０”ならば、出力データＤＯがテスト回路ＣＴＣを構成する接続回路ＣＣＣを介してデータ出力端子ＯＵＴに出力される。保持制御信号ＨＬＤ１が“１”ならば、比較イネーブル信号ＣＭＰＥＮが“０”なので、出力データＤＯは接続回路ＣＣＣにおいて保持される。
【０１２２】
通常動作、通常のスキャンテスト及びテスト結果の圧縮機能を用いるスキャンテストにおいては、テスト制御信号ＴＥＳＴを“１”とする。テスト制御信号ＴＥＳＴが“１”のとき、制御回路ＣＴＬ３を構成するセレクタ５，６及び制御回路ＣＣＴＬ３を構成するセレクタ７，８はデータ入力１端子に入力されるデータをそれぞれ出力する。このとき、入力側においては、テスト保持制御信号ＴＨＬＤ０及びシフトモード制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣに出力される。出力側においては、テスト保持制御信号ＴＨＬＤ１及びシフトモード制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＣＴＣに出力される。
【０１２３】
次に通常のスキャンテスト動作について説明する。通常のスキャンテスト時には比較イネーブル信号ＣＭＰＥＮを“０”とする。通常のスキャンテスト時には、テストパターンのシフトイン、実行、テスト結果のシフトアウトを順に行う。また、接続回路ＣＣ，ＣＣＣにおいてデータの保持を行うことが可能である。
【０１２４】
１．テストパターンのシフトイン
データ回路１にテストパターンを入力する準備として、入力側の接続回路ＣＣにテストパターンをシフトインする。テスト保持制御信号ＴＨＬＤ０を“０”、かつシフトモード制御信号ＳＭを“１”とすると、データ回路１に入力するテストパターンをスキャンイン端子ＳＩからシフトインすることが可能である。本実施の形態のデータ回路１は４ビットであるので、４ビットのテストパターンがシフトインされる。テストパターンは入力側の接続回路ＣＣ［０］→ＣＣ［１］→ＣＣ［２］→ＣＣ［３］の順でシフトされ、入力側の接続回路ＣＣ［０］〜［３］にテストパターンが入力される。
【０１２５】
２．実行
シフトモード制御信号ＳＭを“０”とする。このとき、入力側では接続回路ＣＣを介して入力データＩＮが入力端子ＤＩに取り込まれ、出力側では接続回路ＣＣＣを介してデータ回路１のテスト結果である出力データＤＯがデータ出力端子ＯＵＴに出力される。
【０１２６】
３．テスト結果のシフトアウト
テスト保持制御信号ＴＨＬＤ１を“０”、かつシフトモード制御信号ＳＭを“１”とする。このときテスト結果を順にスキャンアウト端子ＳＯからシフトアウトする。
【０１２７】
スキャンテストの途中でデータの保持を行いたいときには、シフトモード制御信号ＳＭを“１”とする。保持制御信号ＴＨＬＤ０が“１”ならば、入力側において接続回路ＣＣがデータを保持する。保持制御信号ＴＨＬＤ１が“１”ならば、出力側において接続回路ＣＣＣがデータを保持する。
【０１２８】
もちろん、出力側のテスト回路ＣＴＣをテスト回路ＴＣに置き換えても、上述の通常動作及び通常のスキャンテストを行うことは可能である。また、通常動作時のデータの保持及び通常のスキャンテスト時のデータの保持を接続回路ＣＣあるいはＣＣＣにて兼用して行うので、回路のオーバーヘッドを縮小し、回路面積を小さくすることが可能である。
【０１２９】
スキャンテスト動作における実行時に、入力端子ＤＩに取り込まれた入力データＩＮを保持することによって、一つのスキャンパスで複数の論理回路のスキャンテストを行うことが可能となる。以下に説明を行う。
【０１３０】
図１５はデータ回路１ｉｎの入力側、データ回路１ｉｎの出力側とデータ回路１の入力側との間、データ回路１の出力側とデータ回路１ｏｕｔの入力側との間及びデータ回路１ｏｕｔの出力側においてテスト回路ＴＣａ，ＴＣ，ＴＣｂ及びＴＣｃがそれぞれ設けられ、スキャンパスが構成される回路を示す回路図である。データ回路１ｉｎ及び１ｏｕｔはそれぞれ論理回路である。データ回路１ｉｎはデータ回路１に入力データＩＮを与える。データ回路１はデータ回路１ｏｕｔに出力データＯＵＴを与える。テスト回路ＴＣａ，ＴＣ，ＴＣｂ及びＴＣｃはそれぞれ、図示されない制御回路ＣＴＬＴＣａ，ＣＴＬ３，ＣＴＬＴＣｂ及びＣＴＬＴＣｃによって制御される。テスト回路ＴＣａはテスト回路ＴＣと同様の働きを有するテスト回路である。テスト回路ＴＣｂ及びＴＣｃはテスト回路ＴＣあるいはＣＴＣと同様の構成及び働きを有するテスト回路である。
【０１３１】
データ回路１ｉｎ，１及び１ｏｕｔが順に並べられ、スキャンパスは、スキャンイン端子ＳＩ→テスト回路ＴＣａ→テスト回路ＴＣ→テスト回路ＴＣｂ→テスト回路ＴＣｃ→スキャンアウト端子ＳＯのように構成されている。
【０１３２】
データ回路１の入力端子ＤＩに実行時に取り込まれたデータ回路１ｉｎからの入力データＩＮをテスト回路ＴＣによって保持する後にシフトアウトしてスキャンアウト端子ＳＯから取り出す。同様の操作をテスト回路ＴＣｂあるいはＴＣｃにて行うことが可能である。
【０１３３】
上述の操作を行えば、一つのスキャンパスで複数の論理回路のスキャンテストを行うことが可能となる。
【０１３４】
通常のスキャンテストにおいては、テストパターンの数だけ１〜３に記述される動作を繰り返さねばならない。次に、全てのパターンに対して一回のシフトアウトを行えば足りるというスキャンテスト、すなわちテスト結果の圧縮機能を用いるスキャンテスト動作について説明する。
【０１３５】
テスト結果の圧縮機能を用いるスキャンテスト動作について図１４を用いて説明する。テスト結果の圧縮機能を用いるスキャンテスト時には、初期設定の後に、テストパターンのシフトインと比較及び圧縮とを交互に行う。全ての所望のテストパターンに対する比較及び圧縮が済んだ後に、圧縮されたテスト結果のシフトアウトを行う。
【０１３６】
テスト結果の圧縮機能を用いるスキャンテスト時には比較イネーブル信号ＣＭＰＥＮは“０”と“１”の両方の値を採る。
【０１３７】
１．初期設定
初期設定として、テスト回路ＣＴＣを構成する接続回路ＣＣＣに含まれる全てのフリップフロップ４に“１”を設定する。シフトモード制御信号ＳＭを“１”、テスト保持制御信号ＴＨＬＤ０，ＴＨＬＤ１をそれぞれ”０”に設定して、スキャンイン端子ＳＩから“１”をシフトインするとフリップフロップ４に“１”が設定される。比較イネーブル信号ＣＭＰＥＮは“０”に設定する。
【０１３８】
２．テストパターンのシフトインならびに比較及び圧縮
データ回路１にテストパターンを入力する準備として、入力側の接続回路ＣＣにテストパターンをシフトインする。このとき、初期設定において接続回路ＣＣＣのフリップフロップ４に設定された“１”を保持するために、テスト保持制御信号ＴＨＬＤ１を“１”にする。テスト保持制御信号ＴＨＬＤ０及びシフトモード制御信号ＳＭのそれぞれの値は初期設定時の値と等しい。すなわち、テスト保持制御信号ＴＨＬＤ０が“０”、テスト保持制御信号ＴＨＬＤ１が“１”であり、かつシフトモード制御信号ＳＭが“１”という状態で、データ回路１に入力するテストパターンをスキャンイン端子ＳＩからシフトインする。
【０１３９】
本実施の形態のデータ回路１は４ビットであるので、４ビットのテストパターンがシフトインされる。テストパターンは入力側の接続回路ＣＣ［０］→ＣＣ［１］→ＣＣ［２］→ＣＣ［３］の順でシフトされ、入力側の接続回路ＣＣ［０］〜［３］にテストパターンが入力される。例えばテストパターンとして４次の全周期系列を与える。ここで、全周期系列とは、Ｍ系列に全てのビットが“０”であるデータを付け加えたものでる。従って、全周期系列は全ての組み合わせのデータを発生する。従って、テストパターンとして全周期系列を与えることによって、全ての組み合わせのテストパターンを効率よく接続回路ＣＣに設定することが可能となる。また、マーチングパターンにおいて順次“０”“１”が繰り返されるように、テスト保持制御信号ＴＨＬＤ０が“０”のときにテストパターンをシフトインして、次にテスト保持制御信号ＴＨＬＤ０を”１”としてテストパターンを接続回路ＣＣにて保持することを繰り返しながらデータ回路１にテストパターンを入力することによって、データ回路１に効率よくテストパターンを入力することが可能となる。
【０１４０】
期待データＥＸＰが入力される状態において、テストを行いたいテストパターンに対してのみ比較イネーブル信号ＣＭＰＥＮを“１”とする事によってデータ回路１の出力データと期待データＥＸＰを比較する。テスト回路ＣＴＣの上述の回路動作によって、比較結果は圧縮される。
【０１４１】
３．テスト結果のシフトアウト
テスト保持制御信号ＴＨＬＤ１を“０”、かつシフトモード制御信号ＳＭを“１”とする。このとき、接続回路ＣＣＣにて圧縮されたテスト結果を順にスキャンアウト端子ＳＯからシフトアウトする。
【０１４２】
以上が図１４に示される回路の回路動作である。図１１に示される接続回路ＣＣＣの代わりに、図１２に示される接続回路ＣＣＣｒを用いても同様の回路動作を得ることが可能である。接続回路ＣＣＣｒにおいては、フリップフロップに通常備わるリセット端子が有効に活用されることが特徴となっている。接続回路ＣＣＣｒについて、接続回路ＣＣＣとの違いをふまえながら説明を行う。
【０１４３】
接続回路ＣＣＣｒは、接続回路ＣＣＣの備える端子と同一の働きを有する端子を備え、さらにクロック端子ｔを備える。すなわち、接続回路ＣＣＣｒに備わる入力端子ｃｄｒ、スキャンイン端子ｃｓｉｒ、テスト保持端子ｃｔｈｌｄｒ、シフトモード端子ｃｓｍｒ、スキャンアウト端子ｃｓｏｒ、期待データ端子ｃｅｘｐｒ及び比較端子ｃｃｍｐｅｎｒはそれぞれ、接続回路ＣＣＣに備わる入力端子ｃｄ、スキャンイン端子ｃｓｉ、テスト保持端子ｃｔｈｌｄ、シフトモード端子ｃｓｍ、スキャンアウト端子ｃｓｏ、期待データ端子ｃｅｘｐ及び比較端子ｃｃｍｐｅｎと同一の働きを有する。
【０１４４】
また、接続回路ＣＣＣｒはセレクタ２，３、フリップフロップ４ｒ、Ｅｘ−ＯＲゲート３０ｒ、及びゲート３１ｒによって構成される。Ｅｘ−ＯＲゲート３０ｒはＥｘ−ＯＲゲート３０と同一の構成及び働きを有し、ゲート３１ｒは二つの入力端子にそれぞれ入力される信号と、一つの反転入力端子に入力される信号の反転信号との否定論理積をとり、出力端子から出力する回路である。
【０１４５】
フリップフロップ４にはリセット端子及びクロック端子が備わっていたがこれまでの実施の形態においては特別な機能を果たす必要はなかった。よって、それらの説明及び図示は省略されていた。接続回路ＣＣＣｒにおいては、リセット端子を有効に活用し、さらにクロック端子に入力される信号を利用することによって同期をとり、テスト結果の圧縮を行う。従って、接続回路ＣＣＣｒにおいてのみフリップフロップ４ｒのリセット端子とクロック端子の図示を特に行う。これに伴い、テスト回路ＣＴＣにもクロック端子Ｔを付け加え、接続回路ＣＣＣｒのクロック端子ｔと接続させることが必要となる。しかし、テスト回路ＣＴＣに置けるクロック端子Ｔの図示は省略するものとする。
【０１４６】
接続回路ＣＣＣｒと接続回路ＣＣＣとの主たる違いとは、
１．ゲート３１ｒとＮＡＮＤゲート３１及びＡＮＤゲート３２との違い、
２．フリップフロップ４とセレクタ２との接続と、フリップフロップ４ｒとセレクタ２との接続との違い
３．クロック端子ｔの存在及び接続から生ずる違い
である。他の接続は同様であるので、説明は省略する。
【０１４７】
Ｅｘ−ＯＲゲート３０ｒの出力端子はゲート３１ｒの一方の入力端子に接続され、ゲート３１ｒの他方の入力端子には比較端子ｃｃｍｐｅｎｒが接続される。ゲート３１ｒの反転入力端子にはクロック端子ｔが接続され、同時にクロック端子ｔはフリップフロップ４ｒのクロック端子にも共通に接続される。ゲート３１ｒの出力端子はフリップフロップ４ｒのリセット端子に接続される。フリップフロップ４ｒのリセット端子は“０”を受けたときに、自身の中に記憶されるデータをリセットする。フリップフロップ４ｒの出力端子はセレクタ２のデータ入力１端子に接続され、また接続回路ＣＣＣｒのスキャンアウト端子ｃｓｏｒに接続される。
【０１４８】
接続回路ＣＣＣｒの回路動作について説明を行う。接続回路ＣＣＣｒを用いても、接続回路ＣＣＣの回路動作１，２と全く同一の回路動作が得られ、また接続回路ＣＣＣの回路動作３と同様の回路動作が得られる。そこで、接続回路ＣＣＣｒを用いる場合の回路動作３について、説明を以下に行う。
【０１４９】
比較イネーブル信号ｃｃｍｐｅｎｒが“０”のとき、ゲート３１ｒはＥｘ−ＯＲゲート３０ｒからの出力データとクロック端子ｔに入力されるクロック信号ｔとに関わりなく“１”をフリップフロップ４ｒのリセット端子に出力する。従ってフリップフロップ４ｒにおいてデータはリセットされず、接続回路ＣＣＣｒはフリップフロップ４ｒのデータを保持し続ける。
【０１５０】
比較イネーブル信号ｃｃｍｐｅｎｒが“１”であり、かつクロック端子ｔから入力されるクロック信号ｔが“０”のとき、ゲート３１ｒはＥｘ−ＯＲゲート３０ｒの出力データの反転論理を出力する。従って、Ｅｘ−ＯＲゲート３０ｒにおいて期待データｅｘｐｒと入力データｃｄｒが一致する場合には、ゲート３１ｒは“１”をフリップフロップ４ｒのリセット端子に出力する。従って、接続回路ＣＣＣｒはフリップフロップ４ｒのデータを保持し続ける。
【０１５１】
このとき、Ｅｘ−ＯＲゲート３０ｒにおいて期待データｅｘｐｒと入力データｃｄｒとが一致しない場合には、ゲート３１ｒは“０”をフリップフロップ４ｒのリセット端子に出力する。従って、フリップフロップ４ｒにおいてデータはリセットされるので、セレクタ２，３及びフリップフロップ４ｒにおいて“０”が保持される状態が続く。
【０１５２】
すなわち、期待データｅｘｐｒと入力データｃｄｒとが一致するときにはフリップフロップ４ｒのデータを保持し、一致しないときにはフリップフロップ４ｒにて“０”を保持し続けるという回路機能を接続回路ＣＣＣｒは有する。この回路機能は接続回路ＣＣＣの回路機能と同一である。しかし、特に接続回路ＣＣＣｒを用いることによって、以下の利点を得ることが可能となる。
【０１５３】
接続回路ＣＣＣにおいては、データの保持をセレクタ２，３、フリップフロップ４及びＡＮＤゲート３２によって形成されるループによって行っていた。しかし接続回路ＣＣＣｒにおいてはセレクタ２，３及びフリップフロップ４ｒのみによって形成されるループによってデータの保持を行うので、余計なノイズ等によってデータが影響を受ける可能性が低減される。
【０１５４】
また接続回路ＣＣＣｒにおいては、クロック信号ｔによって同期をとっているが、ゲート３１ｒから反転入力端子を取り除くことによってゲート３１ｒをＮＡＮＤゲートとして、クロック信号による同期をとらないようにしても良い。
【０１５５】
以上の説明から明らかなように、接続回路ＣＣＣを用いる場合と同様に、接続回路ＣＣＣｒを用いてテスト回路ＣＴＣを構成することが可能である。
【０１５６】
テスト回路ＣＴＣをデータ回路１の出力側に設け、テスト結果の圧縮機能を用いるスキャンテストを行うことによって、複数のテストパターンに対するテスト結果のシフトアウトが一回ですむという利点が生ずる。従って、複数のテストパターンに対して通常のスキャンテストを複数回行う為に要する時間よりも、複数のテストパターンに対してテスト結果の圧縮機能を用いるスキャンテストを行うために要する時間の方が短い。すなわち、テスト時間を短縮可能である。
【０１５７】
図１４に示される制御回路ＣＴＬ３を用いると、実施の形態１にて記述された効果と同様の効果が生ずる。制御回路ＣＴＬ３においては、テスト制御信号ＴＥＳＴによって保持端子ＨＬＤ０とテスト保持端子ＴＨＬＤ０及びシフトモード端子ＳＭとのうちどちらが選択されるかが制御される。従って、制御回路ＣＴＬ３を用いることによって、図４に示される回路においてデータ回路１のスキャンテストをデータ回路１ａから与えられる保持制御信号ＨＬＤ０とは独立に行うことが可能となる。
【０１５８】
制御回路ＣＴＬ３と制御回路ＣＣＴＬ３との構成の違いとは、入力される制御信号による違いのみであり、テスト制御信号ＴＥＳＴによって同時に制御されるので、セレクタ５，６の動作とセレクタ７，８の動作は同一である。すなわち、制御回路の構成に関する発明に関しては、テスト回路ＴＣを制御する制御回路の説明を行い、この説明をテスト回路ＣＴＣを制御する制御回路の説明に替えることが可能である。従って、データ回路１の出力側の回路を省略して、図１４に示される回路を図１７のように図示することが可能である。今後は特に必要とされるとき以外はデータ回路１の出力側の回路の図示及び説明は省略するものとする。
【０１５９】
本実施の形態においては、入力側の制御回路に入力される保持制御信号ＨＬＤ０と、出力側の制御回路に入力される保持制御信号ＨＬＤ１とは異なる。従って、複数のスキャンフリップフロップを保持制御信号確認のために用いる必要が生ずる。複数の保持制御信号を確認するために用いられるスキャンフリップフロップに関して図１６を用いて以下に説明を行う。図１６は複数の保持制御信号を確認するために用いられるスキャンフリップフロップの接続の状態を示す図であり、テスト保持端子、期待データ端子及び比較端子等の図示は同図においては省略されている。
【０１６０】
保持制御信号ＨＬＤ０，ＨＬＤ１を確認する場合を考える。スキャンイン端子ＳＩとテスト回路ＴＣのスキャンイン端子ｓｉとの間に、スキャンフリップフロップＨＳＦＦ及びＨＳＦＦａを挿入する。スキャンフリップフロップＨＳＦＦはセレクタ１４及びフリップフロップ１５から成る回路である。同様に、スキャンフリップフロップＨＳＦＦａはセレクタ１４ａ及びフリップフロップ１５ａから成る回路である。テスト回路ＴＣを制御する制御回路に入力される保持制御信号ＨＬＤ０を確認するためにスキャンフリップフロップＨＦＳＳは設けられる。同様に、テスト回路ＣＴＣを制御する制御回路に入力される保持制御信号ＨＬＤ１を確認するためにスキャンフリップフロップＨＦＳＳａは設けられる。セレクタ１４，１４ａはデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子をそれぞれ有する。それぞれの制御端子にはセレクタ１４，１４ａを切替えるためのシフトモード制御信号ＳＭが入力される。データ入力０端子はシフトモード制御信号ＳＭが“０”のときに選択され出力端子に接続される。一方、データ入力１端子はシフトモード制御信号ＳＭが“１”のときに選択され出力端子に接続される。よって、セレクタ１４，１４ａに入力されるシフトモード制御信号ＳＭの“１”，“０”を切替えることによって、セレクタ１４，１４ａから出力されるデータを選択することが可能となる。セレクタ１４のデータ入力１端子にはスキャンイン端子ＳＩが接続される。セレクタ１４のデータ入力０端子には保持端子ＨＬＤ０が接続される。セレクタ１４の出力端子はフリップフロップ１５の入力端子に接続される。フリップフロップ１５の出力端子はセレクタ１４ａのデータ入力１端子に接続される。セレクタ１４ａのデータ入力０端子には保持端子ＨＬＤ１が接続される。フリップフロップ１５ａの出力端子はテスト回路ＴＣのスキャンイン端子ｓｉに接続される。フリップフロップ１５，１５ａはＤフリップフロップあるいはＤフリップフロップと同様の働きを有するフリップフロップである。
【０１６１】
以上のようなスキャンフリップフロップＨＳＦＦ，ＨＳＦＦａにおいてシフトモード制御信号ＳＭを“０”とすることによって、フリップフロップ１５，１５ａに保持制御信号ＨＬＤ０，ＨＬＤ１の値をそれぞれ記憶させることが可能となる。図１６に示される構成では、スキャンフリップフロップＨＳＦＦ，ＨＳＦＦａの出力端子がテスト回路ＴＣのスキャンイン端子ｓｉに接続される。従って、シフトモード制御信号ＳＭを“１”、テスト保持制御信号ＴＨＬＤ０，ＴＨＬＤ１をそれぞれ“０”として、シフトモード制御信号ＳＭが“０”のときにスキャンフリップフロップＨＳＦＦ，ＨＳＦＦａに記憶された保持制御信号ＨＬＤ０，ＨＬＤ１の論理をスキャンパスからスキャンアウトデータＳＯとして取りだした後に観察を行えば良い。例えばテスト保持制御信号ＴＨＬＤ０，ＴＨＬＤ１のような他の制御信号の観察も、同様の構成を用いることによって可能となる。
【０１６２】
前述の通り、セレクタ１４，１４ａはシフトモード制御信号ＳＭによって制御されるが、テスト回路ＴＣ，ＣＴＣの制御に関係しない制御端子を新たに設け、この制御端子から出力される制御信号によってセレクタ１４，１４ａを制御することも可能である。しかし、前述のようにシフトモード制御信号ＳＭを用いてセレクタ１４，１４ａの制御を兼用することによって、以下の利点が生ずる。
【０１６３】
本実施の形態のテスト回路ＴＣ，ＣＴＣにおいては、テスト制御信号ＴＥＳＴが“１”のとき、シフトモード制御信号ＳＭを“０”とすることによって、入力側では接続回路ＣＣを介して入力データＩＮが入力端子ＤＩに取り込まれる。このとき、出力側では接続回路ＣＣＣを介してデータ回路１のテスト結果である出力データＤＯがデータ出力端子ＯＵＴに出力される。シフトモード制御信号ＳＭが“０”のときには、セレクタ１４，１４ａにおいては制御信号ＨＬＤ０，ＨＬＤ１がスキャンフリップフロップＨＳＦＦ，ＨＳＦＦａにおいて記憶されるが、テスト回路ＴＣにはシフトインされない。スキャンテストにおいて、テストパターンのシフトインあるいはテスト結果のシフトアウトを行うときには、シフトモード制御信号ＳＭが“１”と設定される。従って、セレクタ１４，１４ａにおいてはスキャンイン端子ＳＩからシフトインされるテストパターンが導通されるので、スキャンフリップフロップＨＳＦＦ，ＨＳＦＦａはテストパターンのシフトインあるいはテスト結果のシフトアウトを阻害しない。セレクタ１４，１４ａの制御をシフトモード制御信号ＳＭによって行ってもスキャンテスト動作に悪影響を及ぼすことはないので、シフトモード制御信号ＳＭを兼用することによって、スキャンフリップフロップＨＳＦＦ，ＨＳＦＦａに制御信号を与える制御端子を減らすことが可能である。
【０１６４】
また、図１６においてスキャンフリップフロップＨＳＦＦ，ＨＳＦＦａはスキャンイン端子ＳＩとテスト回路ＴＣのスキャンイン端子ｓｉとの間に挿入されるが、テスト回路ＴＣのスキャンアウト端子ｓｏとテスト回路ＣＴＣのスキャンイン端子ｓｉとの間に挿入されても同じ作用が得られ、保持制御信号ＨＬＤ０，ＨＬＤ１の観察が可能となる。また、テスト回路ＣＴＣのスキャンアウト端子ｓｏとスキャンアウト端子ＳＯとの間に挿入されても同じ作用が得られる。
【０１６５】
以上の説明においては観察を行う制御信号の数は二つであるが、観察可能な制御信号の数は二つに限られるものではない。観察を行いたい制御信号が複数個存在するときには、同複数個のスキャンフリップフロップを直列に接続すれば良いことは明らかである。
【０１６６】
本実施の形態に従うテスト回路ＴＣ，ＣＴＣのホールド機能を兼用して通常動作時とスキャンテスト動作時に用いることが可能であるので、オーバーヘッドを無くすことによって回路面積を小さくすることが可能である。
【０１６７】
次に、本実施の形態に従う他の制御回路についての説明を行う。図１８は図１７にて示される制御回路ＣＴＬ３と同様に構成され同一の働きを持つ制御回路ＣＴＬ３ａを示す回路図である。
【０１６８】
制御回路ＣＴＬ３ａと制御回路ＣＴＬ３との違いとは、構成の違いのみである。構成の違いとは、セレクタ６のデータ入力０端子に接続される端子の違いであり、セレクタ６のデータ入力０端子にはセレクタ５の出力端子が接続される。
【０１６９】
制御回路ＣＴＬ３ａの回路動作について説明を行う。上述の構成の違いを鑑みると、テスト制御信号ＴＥＳＴが“０”のときのみを考えれば良い。テスト制御信号ＴＥＳＴが“０”のとき、セレクタ５の出力をセレクタ６は出力するので、保持制御信号ＨＬＤ０がセレクタ６の出力端子から出力されることとなる。
【０１７０】
従って、制御回路ＣＴＬ３ａの回路動作は制御回路ＣＴＬ３の回路動作と同一である。
【０１７１】
図１７においては、制御回路ＣＴＬ３は保持端子ＨＬＤ０，テスト保持端子ＴＨＬＤ０及びシフトモード制御信号ＳＭに直接接続されている。セレクタ１４の制御端子に入力されるシフトモード制御信号ＳＭを通常動作時に“０”としておくことによって、図１９に示される回路のようにスキャンフリップフロップＨＳＦＦを介して保持端子ＨＬＤ０を制御回路ＣＴＬ３に接続することも可能である。
【０１７２】
次に、スキャンフリップフロップの構成を変更することによって得ることができる、本実施の形態に従う試験回路について説明を行う。既述の回路等と同一の構成、働き等を有するものに対しては同一の参照符号を付け、説明は省略するものとする。
【０１７３】
図２０は論理回路及び本実施の形態に従う試験回路を示す回路図である。本実施の形態に従うテスト回路ＴＣＳは、テスト回路ＴＣの代わりに用いることが可能な回路である。本実施の形態に従う試験回路ＴＣＳもテスト回路ＴＣと同様に、フリップフロップ４、保持機能切り換え用のセレクタ２及びスキャンモード切り換え用のセレクタ３によって構成される。セレクタ２はテスト保持制御信号ｔｈｌｄによって制御され、セレクタ３はシフトモード制御信号ｓｍによって制御される。
【０１７４】
テスト回路ＴＣとテスト回路ＴＣＳとの違いとは、保持機能切り換え用のセレクタ２とスキャンモード切り換え用のセレクタ３との順が入れ替わっていることである。
【０１７５】
テスト回路ＴＣＳについて説明を行う。テスト回路ＴＣＳはデータ回路１の入力側及び出力側のいずれにも用いることが可能である。出力側に用いられるテスト回路ＴＣＳの動作は入力側に用いられるテスト回路ＴＣＳの動作と同様である。従って、同図においては入力側のみ図示されており、また説明も必要とされるときを除いて入力側についてのみ行う。
【０１７６】
データ回路１はテスト回路ＴＣＳによって入力の制御が行われる。テスト回路ＴＣＳはデータ入力端子ＩＮとデータ回路１の入力端子ＤＩとの間に挿入される。テスト回路ＴＣＳは入力データＩＮ［０］〜［３］を入力するための入力端子ｄ［０］〜［３］及びデータ回路１の入力端子ＤＩに出力するための出力端子ｑ［０］〜［３］、ならびにスキャンイン端子ｓｉ、テスト保持端子ｔｈｌｄ、シフトモード端子ｓｍ及びスキャンアウト端子ｓｏを備える回路である。
【０１７７】
テスト保持端子ｔｈｌｄ及びシフトモード端子ｓｍにそれぞれ入力されるテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍによるテスト回路ＴＣＳの動作について説明する。シフトモード制御信号ｓｍが“０”であり、かつテスト保持制御信号ｔｈｌｄが“０”のとき、テスト回路ＴＣＳはを入力端子ｄに入力されるデータ取り込み、そのまま出力端子ｑから出力する。シフトモード制御信号ｓｍが“１”であり、かつテスト保持制御信号ｔｈｌｄが“０”のとき、テスト回路ＴＣＳはスキャンイン端子ｓｉに入力されるデータを取り込んでスキャンアウト端子ｓｏから出力する。テスト保持制御信号ｔｈｌｄが“１”のとき、テスト回路ＴＣＳ中にてデータが保持される。
【０１７８】
以上のような動作を行うテスト回路ＴＣＳは以下のように構成される。セレクタ３［Ｎ］のデータ入力１端子にはフリップフロップ４の出力端子［Ｎ−１］が接続される。但し、特にＮ＝０のときには、セレクタ３［０］のデータ入力１端子にはスキャンイン端子ｓｉが接続される。セレクタ３［Ｎ］のデータ入力０端子にはデータ入力端子ＩＮが接続される。セレクタ３［Ｎ］の出力端子はセレクタ２［Ｎ］のデータ入力０端子に接続される。セレクタ２［Ｎ］のデータ入力１端子にはフリップフロップ４［Ｎ］の出力端子が接続される。セレクタ２［Ｎ］の出力端子はフリップフロップ４［Ｎ］の入力端子に接続される。フリップフロップ４［Ｎ］の出力端子は前述の如くセレクタ２［Ｎ］のデータ入力１端子に接続され、さらにデータ回路１の入力端子ＤＩ［Ｎ］及びセレクタ３［Ｎ＋１］に共通に接続される。但し、特にＮ＝３のときには、フリップフロップ４［３］の出力端子はセレクタ２［３］のデータ入力１端子、入力端子ＤＩ［３］及びテスト回路ＴＣＳのスキャンアウト端子ｓｏに共通に接続される。
【０１７９】
データ回路１の出力側にテスト回路ＴＣＳを設けるときには、以上の説明において、
データ入力端子ＩＮ → 出力端子ＤＯ
入力端子ＤＩ → データ出力端子ＯＵＴ
のように変換して考えれば良い。
【０１８０】
上述のテスト回路ＴＣＳによっても、通常動作及びスキャンテスト動作を行うことが可能である。
【０１８１】
次にテスト回路ＴＣＳにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える、本実施例に従う制御回路ＣＴＬ４について説明を行う。制御回路ＣＴＬ４はテスト制御信号ＴＥＳＴ、シフトモード制御信号ＳＭ、テスト保持制御信号ＴＨＬＤ０及び保持制御信号ＨＬＤ０を入力され、テスト回路ＴＣＳにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを出力する回路である。
【０１８２】
制御回路ＣＴＬ４は、シフトモード制御信号ｓｍとしてシフトモード制御信号ＳＭを常時出力する。テスト制御信号ＴＥＳＴが“０”のとき、制御回路ＣＴＬ４はテスト保持制御信号ｔｈｌｄとして保持制御信号ＨＬＤ０を出力する。テスト制御信号ＴＥＳＴが“１”のとき、テスト保持制御信号ｔｈｌｄとしてテスト保持制御信号ＴＨＬＤ０を出力する。
【０１８３】
制御回路ＣＴＬ４の接続について図２０に基づき説明を行う。制御回路ＣＴＬ４はセレクタ５という一つのセレクタを含んで構成される。セレクタ５の制御端子にはテスト制御信号ＴＥＳＴが入力される。
【０１８４】
セレクタ５のデータ入力０端子には保持端子ＨＬＤ０が接続される。セレクタ５のデータ入力１端子にはテスト保持制御端子ＴＨＬＤ０が接続される。セレクタ５の出力端子はテスト回路ＴＣＳのテスト保持端子ｔｈｌｄに接続される。シフトモード制御信号ＳＭはテスト回路ＴＣＳのシフトモード端子ｓｍに直接接続される。
【０１８５】
データ回路１の出力側に用いられる制御回路ＣＴＬ４に関しては、以上の説明において、
保持端子ＨＬＤ０ → 保持端子ＨＬＤ１
テスト保持端子ＴＨＬＤ０ → テスト保持端子ＴＨＬＤ１
のように変換して考えれば良い。
【０１８６】
上述のテスト回路ＴＣＳによっても、通常動作及びスキャンテスト動作を行うことが可能である。
【０１８７】
図２０に示される回路の回路動作を以下にまとめる。データ回路１の入力側及び出力側にテスト回路ＴＣＳを設ける場合について説明を行う。回路動作としては、通常動作及びスキャンテスト動作が存在する。
【０１８８】
通常動作時の回路動作は制御回路ＣＴＬ１，ＣＴＬ２あるいはＣＴＬ３とテスト回路ＴＣとからなる回路の回路動作と同一である。
【０１８９】
次にスキャンテスト動作について説明する。実行時とデータの保持時においてのみ、制御回路ＣＴＬ４とテスト回路ＴＣＳとからなる回路の操作は制御回路ＣＴＬ３とテスト回路ＴＣとからなる回路の操作と異なる。従って、実行時とデータの保持時についてのみ説明を行う。
【０１９０】
１．実行時
シフトモード制御信号ＳＭを“０”、テスト保持制御信号ＴＨＬＤ１を“０”とすることによって、制御回路ＣＴＬ３とテスト回路ＴＣとからなる回路と同一の回路動作が得られる。
【０１９１】
２．保持時
スキャンテストの途中でデータの保持を入力側にて行いたいときには、テスト保持制御信号ＴＨＬＤ０を“１”とすれば良い。データの保持を出力側にて行いたいときには、テスト保持制御信号ＴＨＬＤ１を“１”とする。
【０１９２】
以上が図２０に示される制御回路の回路動作である。データ回路１の入力側及び出力側にテスト回路ＴＣＳをそれぞれ設けるとき、入力側と出力側のテスト回路ＴＣＳをシフトモード制御信号ＳＭで同時に制御可能である。
【０１９３】
上述のテスト回路ＴＣＳにて構成されるスキャンパスについて述べる。データ回路１の入力側においてテスト回路ＴＣＳを設ける場合には、データ入力端子ＩＮと論理回路の入力端子ＤＩとの間にはセレクタ２，３という二つのセレクタが含まれる。同様に、データ回路１の出力側においてテスト回路ＴＣＳを設ける場合には、出力端子ＤＯとデータ出力端子ＯＵＴとの間にはセレクタ２，３という二つのセレクタが含まれる。従って通常動作時において、従来技術に従う試験回路と同様の動作速度しか得られない。
【０１９４】
しかし、テスト回路ＴＣＳを制御する制御回路ＣＴＬ４にはセレクタ５という一つのセレクタしか含まれないので、回路面積を縮小することは可能である。また、テスト回路ＴＣＳにおいても、テスト回路ＴＣＳのホールド機能を兼用して通常動作時とスキャンテスト動作時に用いることが可能であるので、オーバーヘッドを無くすことによって回路面積を小さくすることは可能である。
【０１９５】
実施の形態３．
本実施の形態に従う発明は、試験回路を制御する制御回路に関する。
【０１９６】
本実施の形態に従う制御回路はテスト回路ＴＣあるいはＣＴＣの制御を行う制御回路であり、実施の形態１，２において示される制御回路よりも構成の簡単な制御回路である。テスト回路ＴＣあるいはＣＴＣの制御を行う制御回路は、テスト回路ＴＣあるいはＣＴＣにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える回路である。以下、テスト回路ＴＣにおいてもテスト回路ＣＴＣにおいても、制御回路の有する構成及び働きは変わらないので、制御される回路をテスト回路ＴＣに限って説明を行うこととする。データ回路１の入力側に関して以下の説明を行うが、出力側に関しても同様である。
【０１９７】
図２１は本実施の形態に従う制御回路ＣＴＬ５を示す回路図である。制御回路ＣＴＬ５は、保持制御信号ＨＬＤ０、テスト保持制御信号ＴＨＬＤ０、シフトモード制御信号ＳＭ及びテスト制御信号ＴＥＳＴを受けて、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍをテスト回路ＴＣに与える。通常動作時にテスト保持制御信号ＴＨＬＤ０を“０”とすることによって、制御回路ＣＴＬ５は実施の形態２に示される制御回路よりも回路面積が少なくなっている。出力側のテスト回路ＴＣに制御回路ＣＴＬ５を設けるときには、
保持制御信号ＨＬＤ０ → 保持制御信号ＨＬＤ１
テスト保持制御信号ＴＨＬＤ０ → テスト保持制御信号ＴＨＬＤ１
のように変換すれば良い。
【０１９８】
制御回路ＣＴＬ５の構成について図２１に基づき説明を行う。制御回路ＣＴＬ５は三つのゲートを用いて構成可能である。それぞれのゲートは二つの入力端子と一つの出力端子を有する。一つのゲートはゲート４１であり、残る二つはＯＲゲート４２，４３である。
【０１９９】
ゲート４１は入力端子ｇｅ及び反転入力端子ｒｅを有する。ゲート４１は反転入力端子ｒｅに入力される入力信号ｒｅの反転論理と入力端子ｇｅに入力される入力信号ｇｅとの論理積を取るゲートである。ＯＲゲート４２，４３はそれぞれ、入力される二つの入力信号の論理和を取るゲートである。
【０２００】
制御回路ＣＴＬ５の接続状態について説明を行う。ゲート４１の反転入力端子にはテスト端子ＴＥＳＴが接続される。ゲート４１の入力端子ｇｅには保持端子ＨＬＤ０が接続される。ゲート４１の出力端子はＯＲゲート４２，４３のそれぞれの一方の入力端子に共通に接続される。ＯＲゲート４２の他方の入力端子にはテスト保持端子ＴＨＬＤ０が接続される。ＯＲゲート４３の他方の入力端子にはシフトモード端子ＳＭが接続される。ＯＲゲート４２の出力端子はテスト回路ＴＣにテスト保持制御信号ｔｈｌｄを出力し、ＯＲゲート４３の出力端子はテスト回路ＴＣにシフトモード制御信号ｓｍを出力する。
【０２０１】
図２１に示される制御回路の回路動作を以下にまとめる。回路動作としては、通常動作の制御及びスキャンテスト動作の制御が存在する。通常動作及びスキャンテストにおける、制御回路ＣＴＬ５に関するそれぞれの信号及びデータの最適な設定値を表４に示す。
【０２０２】
【表４】

【０２０３】
通常動作における制御回路ＣＴＬ５の回路動作と制御回路ＣＴＬ３の回路動作の違いについて説明を行う。通常動作時には制御回路ＣＴＬ３における設定と同様にテスト制御信号ＴＥＳＴを“０”と設定するが、とくに制御回路ＣＴＬ５ではシフトモード制御信号ＳＭ及びテスト保持制御信号ＴＨＬＤ０をそれぞれ“０”とする。以上の設定によって、通常動作時における制御回路ＣＴＬ５の回路動作は制御回路ＣＴＬ３の回路動作と同一となる。
【０２０４】
スキャンテスト動作における制御回路ＣＴＬ５の回路動作は制御回路ＣＴＬ３の回路動作と同一であるので、説明は省略する。
【０２０５】
制御回路ＣＴＬ５を用いてテスト回路ＴＣの制御を行っても、実施の形態２において示される通常動作の制御及びスキャンテスト動作の制御を得ることが可能である。
【０２０６】
制御回路ＣＴＬ５は三つのゲートから構成されるので、テスト保持制御信号を“０”として制御回路ＣＴＬ５を用いて制御を行うことによって、半導体装置の回路面積を縮小することが可能である。
【０２０７】
制御回路ＣＴＬ５と同様に構成され、同一の働きを持つ制御回路ＣＴＬ５ａを図２２に示す。
【０２０８】
制御回路ＣＴＬ５ａの構成及び接続についての説明を、制御回路ＣＴＬ５の構成との違いをふまえて行う。制御回路ＣＴＬ５ａは制御回路ＣＴＬ５と同様に、ゲート４１ａ及びＯＲゲート４２ａ，４３ａという三つのゲートを用いて構成可能である。ゲート４１ａ及びＯＲゲート４２ａ，４３ａはそれぞれ、ゲート４１及びＯＲゲート４２，４３と同一の構成及び働きを有する。
【０２０９】
制御回路ＣＴＬ５においてはＯＲゲート４３の一方の入力端子にはゲート４１の出力端子が接続されていたが、制御回路ＣＴＬ５ａにおいてはＯＲゲート４３ａの一方の入力端子にはＯＲゲート４２ａの出力端子が接続される。
【０２１０】
以上の接続の違いによって制御回路ＣＴＬ５の回路動作と制御回路ＣＴＬ５ａの回路動作に違いは生じないので、回路動作に関する説明は省略する。
【０２１１】
制御回路ＣＴＬ５ａは制御回路ＣＴＬ５と同様に構成され、制御回路ＣＴＬ５ａの回路動作は制御回路ＣＴＬ５の回路動作と同一である。従って、制御回路ＣＴＬ５ａを用いることによって、制御回路ＣＴＬ５と同様の効果を得ることが可能である。
【０２１２】
次に、実施の形態１において示される制御回路ＣＴＬ２と同様に、テスト制御信号ＴＥＳＴを受けずにテスト回路ＴＣ，ＣＴＣを制御できる制御回路ＣＴＬ６について説明を行う。
【０２１３】
図２３は本実施の形態に従う制御回路ＣＴＬ６を示す回路図である。制御回路ＣＴＬ５においてはシフトモード制御信号ＳＭを“０”と設定したが、さらにスキャンテスト動作時に保持制御信号ＨＬＤ０を“０”とすることによって、制御回路ＣＴＬ６においてはテスト端子ＴＥＳＴが省略されている。
【０２１４】
出力側のテスト回路ＴＣに制御回路ＣＴＬ６を設けるときには、
保持制御信号ＨＬＤ０ → 保持制御信号ＨＬＤ１
テスト保持制御信号ＴＨＬＤ０ → テスト保持制御信号ＴＨＬＤ１
のように変換すれば良い。
【０２１５】
制御回路ＣＴＬ６の構成について図２３に基づき説明を行う。制御回路ＣＴＬ６はセレクタ５とＯＲゲート４５によって構成される。
【０２１６】
制御回路ＣＴＬ６の接続状態について説明を行う。セレクタ５はデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子を有するセレクタである。保持端子ＨＬＤ０はセレクタ５のデータ入力０端子及びＯＲゲート４５の一方の入力端子に共通に接続される。セレクタ５のデータ入力１端子にはテスト保持端子ＴＨＬＤ０が接続される。シフトモード端子ＳＭはセレクタ５の制御端子及びＯＲゲート４５の他方の入力端子に共通に接続される。セレクタ５の出力端子はテスト回路ＴＣにテスト保持制御信号ｔｈｌｄを出力し、ＯＲゲート４５の出力端子はテスト回路ＴＣにシフトモード制御信号ｓｍを出力する。
【０２１７】
図２３に示される制御回路の回路動作を以下にまとめる。回路動作としては、通常動作の制御及びスキャンテスト動作の制御が存在する。通常動作及びスキャンテストにおける、制御回路ＣＴＬ６に関するそれぞれの信号及びデータの最適な設定値を表５に示す。
【０２１８】
【表５】

【０２１９】
通常動作においては、シフトモード制御信号ＳＭを“０”とすることによって、制御回路ＣＴＬ３，ＣＴＬ５の回路動作と同一の回路動作を得ることが可能となる。
【０２２０】
次に、スキャンテスト動作における制御回路ＣＴＬ６の回路動作について説明を行う。スキャンテスト動作においては、テストパターンのシフトイン、テスト結果のシフトアウト及びデータの保持を行うときには、シフトモード制御信号ＳＭを“１”とする。このときの制御回路ＣＴＬ６の回路動作は制御回路ＣＴＬ３，ＣＴＬ５の回路動作と同一である。スキャンテスト動作において、実行を行うときには、シフトモード制御信号ＳＭを“０”、かつ保持制御信号ＨＬＤ０を“０”とすることによって、制御回路ＣＴＬ６の回路動作は制御回路ＣＴＬ３，ＣＴＬ５の回路動作と同一となる。
【０２２１】
従って、制御回路ＣＴＬ６を用いてテスト回路ＴＣの制御を行っても、実施の形態２において示される通常動作の制御及びスキャンテスト動作の制御を得ることが可能である。
【０２２２】
スキャンテスト動作時に保持制御信号ＨＬＤ０を“０”と設定することによって、テスト端子ＴＥＳＴを用いることなく制御回路ＣＴＬ６はテスト回路ＴＣの制御を行うことが可能である。テスト端子ＴＥＳＴを省くことができるので、本実施の形態に従う制御回路を用いると半導体装置の回路面積が縮小される。
【０２２３】
制御回路ＣＴＬ６と同様に構成され、同一の働きを持つ制御回路ＣＴＬ６ａを図２４に示す。
【０２２４】
制御回路ＣＴＬ６ａの構成について図２４に基づき説明を行う。制御回路ＣＴＬ６を構成するセレクタ５とＯＲゲート４５と同一の構成及び働きを有するセレクタ５ａとＯＲゲート４５ａによって制御回路ＣＴＬ６ａは構成される。
【０２２５】
制御回路ＣＴＬ６では、ＯＲ回路４５の一方の入力端子には保持端子ＨＬＤ０が接続されていたが、制御回路ＣＴＬ６ａではセレクタ４５ａの一方の入力端子にはセレクタ５ａの出力端子が接続されている。この接続状態の違いによっては回路動作の違いは生じず、制御回路ＣＴＬ６ａの回路動作は制御回路ＣＴＬ６の回路動作と同一であり、制御回路ＣＴＬ６ａを用いても制御回路ＣＴＬ６と同様の動作を行うことが可能である。
【０２２６】
従って、制御回路ＣＴＬ６ａを用いてテスト回路ＴＣの制御を行っても、実施の形態２において示される通常動作の制御及びスキャンテスト動作の制御を得ることが可能である。また、制御回路ＣＴＬ６による効果と同一の効果を制御回路ＣＴＬ６ａを用いることによって得ることが可能である。
【０２２７】
次に、本実施の形態にて示される制御回路の構成をさらに簡易化する事によって得られる制御回路を示す。
【０２２８】
図２５は本実施の形態に従う制御回路ＣＴＬ７を示す回路図である。制御回路ＣＴＬ７に備えられる端子は制御回路ＣＴＬ６に備えられる端子と同一である。また、制御回路ＣＴＬ７の回路構成は制御回路ＣＴＬ５の回路構成と酷似している。通常動作及びスキャンテストにおける、制御回路ＣＴＬ７に関するそれぞれの信号及びデータの最適な設定値を表６に示す。
【０２２９】
【表６】

【０２３０】
制御回路ＣＴＬ７においては、通常動作時にシフトモード制御信号ＳＭ及びテスト保持制御信号ＴＨＬＤ０をそれぞれ“０”とし、スキャンテスト動作時には保持制御信号ＨＬＤ０を“０”と設定することによって、少ない回路構成でも制御回路ＣＴＬ５，ＣＴＬ６と同一の回路動作が得られる。
【０２３１】
制御回路ＣＴＬ７の構成及び接続状態について図２５に基づき説明を行う。制御回路ＣＴＬ７は制御回路ＣＴＬ５と同様に、ゲート５０及びＯＲゲート５１，５２という三つのゲートを用いて構成可能である。ゲート５０は制御回路ＣＴＬ５を構成するゲート４１と同一の構成及び働きを有する。
【０２３２】
制御回路ＣＴＬ７の接続状態について、制御回路ＣＴＬ５との違いをふまえて説明を行う。制御回路ＣＴＬ５においては、ゲート４１の反転入力端子ｒｅにテスト端子ＴＥＳＴが接続され、ＯＲゲート４３の一方の入力端子に保持端子ＨＬＤ０が接続されていた。ゲート５０の反転入力端子にはシフトモード端子ＳＭが接続され、ＯＲゲート５２の一方の入力端子に保持端子ＨＬＤ０が接続される。他の端子の接続は制御回路ＣＴＬ５と制御回路ＣＴＬ７において同様である。
【０２３３】
制御回路ＣＴＬ７の回路動作を理解するためには、テスト保持端子ＴＥＳＴの代わりにシフトモード制御端子ＳＭが反転入力端子ｒｅに接続されるゲート５０の動作と、また一方の入力端子に保持端子ＨＬＤ０が接続されるＯＲゲート５２の動作について理解をすれば足りる。
【０２３４】
まずゲート５０の動作について説明を行う。制御回路ＣＴＬ５を用いる制御動作においては、通常動作及びスキャンテスト動作時にテスト制御信号ＴＥＳＴとシフトモード制御信号ＳＭの値が異なるのは、スキャンテストの実行時のみである。そこで、反転入力端子ｒｅにシフトモード端子ＳＭが接続されるゲート５０については、スキャンテストの実行時のみを考えれば良い。しかし、スキャンテスト実行時には、セレクタ３の制御端子に出力端子が接続されるＯＲゲート５２が“０”を出力すれば良いだけであり、制御回路ＣＴＬ７においてはスキャンテスト動作時に保持制御信号ＨＬＤ０が“０”、スキャンテストの実行時にはシフトモード制御信号ＳＭが“０”と設定されるので、この条件は満足される。従って、ゲート５０の動作はスキャンテストの実行には影響を与えない。
【０２３５】
次にＯＲゲート５２の動作について説明を行う。シフトモード制御信号ＳＭが“１”ならば必ずＯＲゲート５２は“１”を出力し、ＯＲゲート４３の動作と同一である。よって、シフトモード制御信号ＳＭが“０”となる通常動作時とスキャンテストの実行時についてのみ理解すれば良い。スキャンテストの実行時に関する説明については既にゲート５０の動作の説明時に成されている。通常動作時にはＯＲゲート５２は“０”を出力すれば良く、通常動作時に保持制御信号ＨＬＤ０は“０”と設定されるのでこの条件は満足される。
【０２３６】
上述の説明より、制御回路ＣＴＬ７の回路動作と制御回路ＣＴＬ５の回路動作は同一であることがわかる。
【０２３７】
従って、制御回路ＣＴＬ７を用いてテスト回路ＴＣの制御を行っても、実施の形態２において示される通常動作の制御及びスキャンテスト動作の制御を得ることが可能である。
【０２３８】
制御回路ＣＴＬ７は三つのゲートから構成されるので、テスト保持制御信号ＴＨＬＤ０を“０”として制御回路ＣＴＬ７を用いて制御を行うことによって、制御回路ＣＴＬ６を用いて制御する場合よりも半導体装置の回路面積を縮小することが可能である。
【０２３９】
また、スキャンテスト動作時に保持制御信号ＨＬＤ０を“０”と設定することによって、テスト端子ＴＥＳＴを用いることなく制御回路ＣＴＬ７はテスト回路ＴＣの制御を行うことが可能である。テスト端子ＴＥＳＴを省くことができるので、本実施の形態に従う制御回路を用いると半導体装置の回路面積がさらに縮小される。
【０２４０】
制御回路ＣＴＬ７と同様に構成され同一の働きを持つ、制御回路ＣＴＬ７ａを図２６に、制御回路ＣＴＬ７ｂを図２７に示す。図２６は本実施の形態に従う制御回路ＣＴＬ７ａを示す回路図であり、図２７は本実施の形態に従う制御回路ＣＴＬ７ｂを示す回路図である。
【０２４１】
制御回路ＣＴＬ７ａ，ＣＴＬ７ｂの構成と制御回路ＣＴＬ７の構成との違いについて図２６，２７に基づき説明を行う。ゲート５０ａ及びＯＲゲート５１ａ，５２ａによって制御回路ＣＴＬ７ａは構成され、ゲート５０ｂ及びＯＲゲート５１ｂ，５２ｂによって制御回路ＣＴＬ７ｂは構成される。ゲート５０ａ，５０ｂ、ＯＲゲート５１ａ，５１ｂ及びＯＲゲート５２ａ，５２ｂはそれぞれ、ゲート５０、ＯＲゲート５１及びＯＲゲート５２と同一の働き及び構成を有する。
【０２４２】
制御回路ＣＴＬ７ａ，ＣＴＬ７ｂの接続状態について、制御回路ＣＴＬ７との違いをふまえながら説明を行う。制御回路ＣＴＬ７においては、ＯＲ回路５２の一方の入力端子には保持端子ＨＬＤ０が接続されている。制御回路ＣＴＬ７ａにおいては、ＯＲゲート５２ａの一方の入力端子にはゲート５０ａの出力端子が接続されている。制御回路ＣＴＬ７ｂにおいては、ＯＲゲート５２ｂの一方の入力端子にはＯＲゲート５１ｂの出力端子が接続されている。
【０２４３】
上述の接続の違いによって、制御回路ＣＴＬ７，ＣＴＬ７ａ，ＣＴＬ７ｂの回路動作には違いは生じず、制御回路ＣＴＬ７ａ，ＣＴＬ７ｂを制御回路ＣＴＬ７の代わりに用いてテスト回路ＴＣの制御を行うことが可能である。
【０２４４】
本実施の形態にて示される様々な制御回路を用いることによって、テスト回路ＴＣの制御が可能となる。
【０２４５】
実施の形態４．
本実施の形態においては、実施の形態２において示されるテスト回路ＴＣとテスト回路ＣＴＣを用いてスキャンパスを構成し、ＲＡＭの動作試験に用いる。
【０２４６】
図２８は試験回路を設けられるＲＡＭを示す回路図である。実施の形態１〜３にて示された回路等と同一の構成、働き等を有するものに対しては同一の参照符号を付けるものとする。
【０２４７】
同図に示されるとおり、試験回路であるテスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣによって論理回路であるＲＡＭ１１は入出力の制御を行われる。
【０２４８】
まずＲＡＭ１１について説明する。ＲＡＭ１１への書き込みのために、アドレス書き込みのためのアドレス入力端子Ａ０［０］〜［２］及びデータ入力のための入力端子ＤＩ０［０］〜［２］をＲＡＭ１１は備える。さらに、ＲＡＭ１１からの読み出しのために、アドレス書き込みのためのアドレス入力端子Ａ１［０］〜［２］及びデータ出力のための入力端子ＤＯ１［０］〜［２］をＲＡＭ１１は備える。
【０２４９】
ＲＡＭ１１はアドレス入力端子Ａ０［０］〜［２］に与えられる入力データＡ０［０］〜［２］に対する固有の番地に入力端子ＤＩ０［０］〜［２］に与えられる入力データＤＩ０［０］〜［２］を書き込む回路である。また、ＲＡＭ１１はアドレス入力端子Ａ１［０］〜［２］に与えられる入力データＡ１［０］〜［２］に対応する固有の番地に入力されているデータを出力端子ＤＯ１［０］〜［２］から出力する回路である。本実施の形態において示されるＲＡＭ１１は３ビットであるが、どのようなビット数のＲＡＭに対しても本実施の形態に従う試験回路を適用することは可能である。
【０２５０】
アドレス入力端子Ａ０［０］〜［２］にデータを入力するための端子はデータ入力端子ＩＮＡ０［０］〜［２］であり、入力端子ＤＩ０［０］〜［２］にデータを入力するための端子はデータ入力端子ＩＮＤＩ［０］〜［２］である。アドレス入力端子Ａ１［０］〜［２］にデータを入力するための端子はデータ入力端子ＩＮＡ１［０］〜［２］である。出力端子ＤＯ１［０］〜［２］から出力するデータを出力するための端子はデータ出力端子ＯＵＴ［０］〜［２］である。
【０２５１】
次にテスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣに関する説明を行う。テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡは、テスト回路ＴＣと同様の構成を持ち、同様の動作を行う試験回路である。アドレス入力端子Ａ０［０］〜［２］とＩＮＡ０［０］〜［２］との間にはテスト回路ＴＣＡ０が挿入される。入力端子ＤＩ０［０］〜［２］とＩＮＤＩ［０］〜［２］との間にはテスト回路ＴＣＤＩが挿入される。アドレス入力端子Ａ１［０］〜［２］とＩＮＡ１［０］〜［２］との間にはテスト回路ＴＣＡ１が挿入される。出力端子ＤＯ１［０］〜［２］とＯＵＴ［０］〜［２］との間にはテスト回路ＣＴＣが挿入される。
【０２５２】
次にスキャンテストを行う際に用いられるスキャンイン端子ＳＩ及びスキャンアウト端子ＳＯとテスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣとの接続について説明を行う。
【０２５３】
図２８においては、スキャンイン端子ＳＩ→スキャンフリップフロップ７０，７１→テスト回路ＴＣＡ０のスキャンイン端子ｓｉ→テスト回路ＴＣＡ０のスキャンアウト端子ｓｏ→テスト回路ＴＣＤＩのスキャンイン端子ｓｉ→テスト回路ＴＣＤＩのスキャンアウト端子ｓｏ→テスト回路ＴＣＡ１のスキャンイン端子ｓｉ→テスト回路ＴＣＡ１のスキャンアウト端子ｓｏ→テスト回路ＣＴＣのスキャンイン端子ｓｉ→テスト回路ＣＴＣのスキャンアウト端子ｓｏ→スキャンアウト端子ＳＯのようにスキャンパスは構成されている。スキャンフリップフロップ７０，７１はテスト回路ＴＣＡ０とテスト回路ＴＣＤＩとの間、テスト回路ＴＣＤＩとテスト回路ＴＣＡ１との間、テスト回路ＴＣＡ１とテスト回路ＣＴＣとの間、及びテスト回路ＣＴＣとスキャンアウト端子ＳＯとの間のうちのいずれに設けられても良い。
【０２５４】
スキャンフリップフロップ７０，７１について説明を行う。スキャンフリップフロップ７０，７１はそれぞれ、保持制御信号ＨＬＤ０，ＨＬＤ１を観察するために用いられるスキャンフリップフロップである。スキャンフリップフロップ７０，７１は図６に示されるスキャンフリップフロップＨＳＦＦと同様に、一つのセレクタと一つのフリップフロップによって構成される。スキャンフリップフロップＨＳＦＦを構成するセレクタ１４のデータ入力端子０端子、データ入力１端子及び制御端子をスキャンフリップフロップＨＳＦＦ自体のデータ入力端子０端子、データ入力１端子及び制御端子とみなすことが可能である。同様に、スキャンフリップフロップ７０，７１はデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子をそれぞれ備える。制御端子に入力される信号に応じて、スキャンフリップフロップ７０，７１はそれぞれ、データ入力０端子に入力される信号とデータ入力１端子に入力される信号とのうちからいずれか一方を出力する。
【０２５５】
テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣにはそれぞれテスト保持端子ｔｈｌｄ及びシフトモード端子ｓｍが備えられ、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍがそれぞれ与えられる。また、テスト回路ＣＴＣには比較端子ｃｍｐｅｎ及び期待端子ｅｘｐ［０］〜［２］がさらに備えられ、比較イネーブル信号ＣＭＰＥＮ及び期待データＥＸＰ［０］〜［２］がそれぞれ与えられる。
【０２５６】
テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣにそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える回路について説明を行う。セレクタ６０〜６５を用いて、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える回路を構成する。
【０２５７】
セレクタ６０〜６５はそれぞれ、データ入力０端子、データ入力１端子、出力端子及び制御端子を備えるセレクタである。セレクタ６０〜６５の制御端子にはテスト端子ＴＥＳＴが共通に接続される。
【０２５８】
セレクタ６０，６１の出力端子はそれぞれテスト回路ＴＣＡ０，ＴＣＤＩのそれぞれのテスト保持端子ｔｈｌｄに接続され、テスト保持制御信号ｔｈｌｄを互いに独立に与える。セレクタ６２の出力端子はテスト回路ＴＣＡ０，ＴＣＤＩのそれぞれのシフトモード端子ｓｍに共通に接続され、シフトモード制御信号ｓｍを共通に与える。同様に、セレクタ６３，６４の出力端子はそれぞれテスト回路ＴＣＡ１，ＣＴＣのそれぞれのテスト保持端子ｔｈｌｄに接続され、テスト保持制御信号ｔｈｌｄを互いに独立に与える。セレクタ６５の出力端子はテスト回路ＴＣＡ１，ＣＴＣのそれぞれのシフトモード端子ｓｍに共通に接続され、シフトモード制御信号ｓｍを共通に与える。
【０２５９】
次に保持端子について説明を行う。保持端子ＨＬＤ０はスキャンフリップフロップ７０及びセレクタ６０〜６２のそれぞれのデータ入力０端子に共通に接続される。同様に、保持端子ＨＬＤ１はスキャンフリップフロップ７１及びセレクタ６３〜６５のそれぞれのデータ入力０端子に共通に接続される。シフトモード端子ＳＭはセレクタ６２，６５のそれぞれのデータ入力１端子及びスキャンフリップフロップ７０，７１のそれぞれの制御端子に共通に接続される。セレクタ６０，６１のそれぞれのデータ入力１端子にはテスト保持端子ＴＨＬＤＡ０，ＴＨＬＤＤＩ０がそれぞれ接続される。セレクタ６３，６４のそれぞれのデータ入力１端子にはテスト保持端子ＴＨＬＤＡ１，ＴＨＬＤＤＯ１がそれぞれ接続される。
【０２６０】
図２８に示される回路の回路動作について説明を行う。回路動作としては、通常動作及びテスト動作が存在する。テスト動作とは通常のスキャンテスト動作及びテスト結果の圧縮機能を用いるスキャンテスト動作を含む動作である。
【０２６１】
まず、通常動作について説明を行う。通常動作時にはテスト制御信号ＴＥＳＴを“０”とし、比較イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御信号ＴＥＳＴが“０”のときにセレクタ６０〜６５はデータ入力０端子に入力されるデータをそれぞれ出力する。従って、保持制御信号ＨＬＤ０がテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＡ０，ＴＣＤＩに与えられる。保持制御信号ＨＬＤ１はテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＡ１，ＣＴＣに与えられる。このとき、保持制御信号ＨＬＤ０が“０”ならば、入力データＩＮＡ０，ＩＮＤＩがそれぞれテスト回路ＴＣＡ０，ＴＣＤＩを介してＲＡＭ１１のアドレス入力端子Ａ０及び入力端子ＤＩに取り込まれる。保持制御信号ＨＬＤ０が“１”ならば、入力データＩＮＡ０，ＩＮＤＩがテスト回路ＴＣＡ０，ＴＣＤＩにて保持される。同様に、保持制御信号ＨＬＤ１が“０”ならば、入力データＩＮＡ１がテスト回路ＴＣＡ１を介してＲＡＭ１１のアドレス入力端子Ａ１に取り込まれる。出力データＤＯ１はテスト回路ＣＴＣを介してデータ出力端子ＯＵＴに出力される。保持制御信号ＨＬＤ１が“１”ならば、入力データＩＮＡ１及び出力データＤＯ１がテスト回路ＴＣＡ１，ＣＴＣにて保持される。
【０２６２】
すなわち、通常動作においては、保持制御信号ＨＬＤ０によってテスト回路ＴＣＡ０，ＴＣＤＩにおけるデータの保持を同時に制御する。また、保持制御信号ＨＬＤ１によってテスト回路ＴＣＡ１，ＣＴＣにおけるデータの保持を同時に制御する。従って、書き込み用のアドレス入力端子Ａ０及び入力端子ＤＩ０におけるデータの保持と、読み出し用のアドレス入力端子Ａ１及び出力端子ＤＯ１におけるデータの保持とが独立に制御される。
【０２６３】
次にテスト動作について説明する。テスト動作時にはテスト制御信号ＴＥＳＴを“１”とし、比較イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御信号ＴＥＳＴが“１”のとき、セレクタ６０〜６５はデータ入力１端子に入力されるデータをそれぞれ出力する。このとき、テスト保持制御信号ＴＨＬＤＡ０及びシフトモード制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＡ０に入力される。テスト保持制御信号ＴＨＬＤＤＩ０及びシフトモード制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＤＩに入力される。また、テスト保持制御信号ＴＨＬＤＡ１及びシフトモード制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＡ１に入力される。テスト保持制御信号ＴＨＬＤＤＯ１及びシフトモード制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＣＴＣに入力される。
【０２６４】
テスト動作における制御をまとめる。シフトモード制御信号ＳＭがテスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣに共通にシフトモード制御信号ｓｍとして入力され、テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣにおいて入力されるデータの選択が制御される。テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣにおけるデータの保持は、テスト保持制御信号ＴＨＬＤＡ０，ＴＨＬＤＤＩ０，ＴＨＬＤＡ１，ＴＨＬＤＤＯ１によってそれぞれ独立に成される。
【０２６５】
それぞれのテスト回路におけるデータの保持を独立に行うことによって、以下に述べる利点が生ずる。
【０２６６】
ＲＡＭ１１のアドレス入力端子Ａ０，Ａ１及び入力端子ＤＩから出力端子ＤＯまでのパスには、入力端子側の一つのフリップフロップ及び出力端子側の一つのフリップフロップから成る合計２個のフリップフロップが含まれると考える。ここで、ＲＡＭ１１を同期させなければならない論理回路１２が存在する場合を考える。論理回路１２の入力端子と出力端子の間のパスに、例えば三つのフリップフロップが含まれるとする。ＲＡＭ１１と論理回路１２との同期をとるためには、一個のフリップフロップをデータが通過するのに要する時間分だけＲＡＭ１１においてデータを保持すると良い。すなわち、パスに含まれるフリップフロップの数の違う分だけデータを保持することによって同期をとることが可能である。
【０２６７】
図２８に示される回路では、通常動作時において、書き込み用のアドレス入力端子Ａ０及び入力端子ＤＩにおけるデータの保持と、読み出し用のアドレス入力端子Ａ１及び出力端子ＤＯにおけるデータの保持とが独立に制御される。従って、同期をとらねばならない論理回路１２に含まれパスを形成するフリップフロップの数に柔軟に対応して、ＲＡＭ１１の出力を同期させることが可能である。
【０２６８】
試験動作時には、アドレス入力端子Ａ０におけるデータの保持と、入力端子ＤＩにおけるデータの保持と、アドレス入力端子Ａ１におけるデータの保持と、出力端子ＤＯにおけるデータの保持とが、それぞれ独立に制御される。従って、効率よくＲＡＭ１１の動作試験を行うことが可能である。
【０２６９】
次に、通常動作時においても、アドレス入力端子Ａ０におけるデータの保持と、入力端子ＤＩにおけるデータの保持と、アドレス入力端子Ａ１におけるデータの保持と、出力端子ＤＯにおけるデータの保持とを、それぞれ独立に制御することが可能な回路を図２９に示す。
【０２７０】
図２９は試験回路が設けられるＲＡＭを示す回路図である。図２８において示される回路と同様に、同図においては、試験回路であるテスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣによって論理回路であるＲＡＭ１１は入出力の制御を行われる。
【０２７１】
通常動作時においてデータの保持を独立に制御するために、図２８に示される保持端子を、
保持端子ＨＬＤ０→保持端子ＨＬＤＡ０，ＨＬＤＤＩ０
保持端子ＨＬＤ１→保持端子ＨＬＤＡ１，ＨＬＤＤＯ１
のように変換している。保持端子の変換に伴い、セレクタ及びスキャンフリップフロップに関しても、
セレクタ６２→セレクタ６２ａ，６２ｂ
セレクタ６５→セレクタ６５ａ，６５ｂ
スキャンフリップフロップ７０→スキャンフリップフロップ７０ａ，７０ｂ
スキャンフリップフロップ７１→スキャンフリップフロップ７１ａ，７１ｂ
のような変換が施されている。セレクタ６２ａ，６２ｂ，６５ａ，６５ｂはセレクタ６２，６５と同一の構成及び働きをそれぞれ有するセレクタである。同様に、スキャンフリップフロップ７０ａ，７０ｂ，７１ａ，７１ｂはスキャンフリップフロップ７０，７１と同一の構成及び働きをそれぞれ有するスキャンフリップフロップである。図２８に示される回路と異なる部分についてのみ、図２９に示される回路について以下に説明を行う。
【０２７２】
スキャンフリップフロップ７０ａ，７０ｂ，７１ａ，７１ｂについて説明を行う。スキャンフリップフロップ７０ａ，７０ｂ，７１ａ，７１ｂはそれぞれ、保持制御信号ＨＬＤＡ０，ＨＬＤＤＩ０，ＨＬＤＡ１，ＨＬＤＤＯ１を観察するために用いられるスキャンフリップフロップである。スキャンフリップフロップ７０ａ，７０ｂ，７１ａ，７１ｂはデータ入力０端子及びデータ入力１端子、出力端子ならびに制御端子をそれぞれ備える。制御端子に入力される信号に応じて、スキャンフリップフロップ７０ａ，７０ｂ，７１ａ，７１ｂはそれぞれ、データ入力０端子に入力される信号とデータ入力１端子に入力される信号とのうちからいずれか一方を出力する。
【０２７３】
テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣにそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える回路について説明を行う。セレクタ６０，６１，６２ａ，６２ｂ，６３，６４，６５ａ，６５ｂを用いて、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える回路を構成する。
【０２７４】
セレクタ６０，６１，６２ａ，６２ｂ，６３，６４，６５ａ，６５ｂはそれぞれ、データ入力０端子、データ入力１端子、出力端子及び制御端子を備えるセレクタである。これらのセレクタの制御端子にはテスト端子ＴＥＳＴが共通に接続される。
【０２７５】
セレクタ６０，６２ａのそれぞれの出力端子はテスト回路ＴＣＡ０のテスト保持端子ｔｈｌｄ及びシフトモード端子ｓｍに接続され、テスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える。同様の接続によって、セレクタ６１，６２ｂはテスト回路ＴＣＤＩにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える。セレクタ６３，６５ａはテスト回路ＴＣＡ１にテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える。セレクタ６４，６５ｂはテスト回路ＣＴＣにテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える。
【０２７６】
次に保持端子について説明を行う。保持端子ＨＬＤＡ０はスキャンフリップフロップ７０ａ及びセレクタ６０，６２ａのそれぞれのデータ入力０端子に共通に接続される。保持端子ＨＬＤＤＩ０はスキャンフリップフロップ７０ｂ及びセレクタ６１，６２ｂのそれぞれのデータ入力０端子に共通に接続される。同様に、保持端子ＨＬＤＡ１はスキャンフリップフロップ７１ａ及びセレクタ６３，６５ａのそれぞれのデータ入力０端子に共通に接続される。保持端子ＨＬＤＤＯ１はスキャンフリップフロップ７１ｂ及びセレクタ６３，６５ｂのそれぞれのデータ入力０端子に共通に接続される。シフトモード端子ＳＭはセレクタ６２ａ，６２ｂ，６５ａ，６５ｂのそれぞれのデータ入力１端子及びスキャンフリップフロップ７０ａ，７０ｂ，７１ａ，７１ｂのそれぞれの制御端子に共通に接続される。セレクタ６０，６１のそれぞれのデータ入力１端子にはテスト保持端子ＴＨＬＤＡ０，ＴＨＬＤＤＩ０がそれぞれ接続される。セレクタ６３，６４のそれぞれのデータ入力１端子にはテスト保持端子ＴＨＬＤＡ１，ＴＨＬＤＤＯ１がそれぞれ接続される。
【０２７７】
図２９に示される回路の回路動作について説明を行う。図２８に示される回路と同じく、回路動作としては通常動作及びテスト動作が存在する。
【０２７８】
まず、通常動作について説明を行う。通常動作時にはテスト制御信号ＴＥＳＴを“０”とし、比較イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御信号ＴＥＳＴが“０”のときにセレクタ６０，６１，６２ａ，６２ｂ，６３，６４，６５ａ，６５ｂはデータ入力０端子に入力されるデータをそれぞれ出力する。従って、保持制御信号ＨＬＤＡ０がテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＡ０に与えられる。保持制御信号ＨＬＤＤＩ０がテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＤＩに与えられる。同様に、保持制御信号ＨＬＤＡ１がテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＡ１に与えられる。保持制御信号ＨＬＤＤＯ１がテスト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回路ＣＴＣに与えられる。
【０２７９】
従って、保持制御信号ＨＬＤＡ０，ＨＬＤＤＩ０，ＨＬＤＡ１，ＨＬＤＤＯ１の“０”，“１”をそれぞれ切り換えることによって、テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣにおける入力データＩＮＡ０，ＩＮＤＩ，ＩＮＡ１の入力及びＯＵＴの出力とデータの保持との切替を互いに独立に制御することが可能となる。
【０２８０】
次にテスト動作について説明する。テスト動作時にはテスト制御信号ＴＥＳＴを“１”とし、比較イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御信号ＴＥＳＴが“１”のとき、セレクタ６０，６１，６２ａ，６２ｂ，６３，６４，６５ａ，６５ｂはデータ入力１端子に入力されるデータをそれぞれ出力する。前述のように、シフトモード端子ＳＭがセレクタ６２ａ，６２ｂ，６５ａ，６５ｂのそれぞれのデータ入力１端子に共通に接続される。また、図２８に示される回路と同様に、セレクタ６０，６１のそれぞれのデータ入力１端子にはテスト保持端子ＴＨＬＤＡ０，ＴＨＬＤＤＩ０がそれぞれ接続され、セレクタ６３，６４のそれぞれのデータ入力１端子にはテスト保持端子ＴＨＬＤＡ１，ＴＨＬＤＤＯ１がそれぞれ接続される。従って、テスト動作時における回路動作は、図２８に示される回路の回路動作と同一である。
【０２８１】
すなわち、図２９に示される回路においては、テスト動作時には図２８に示される回路の回路動作と同一の回路動作が得られる。通常動作時には、アドレス入力端子Ａ０におけるデータの保持と、入力端子ＤＩにおけるデータの保持と、アドレス入力端子Ａ１におけるデータの保持と出力端子ＤＯにおけるデータの保持とをそれぞれ独立に制御することが可能であり、さらに優れた効果が得られる。
【０２８２】
【発明の効果】
請求項１〜６に記載の構成によると、接続回路用入力端子と接続回路用出力端子との間に含まれる切替回路は一つである。従って、通常動作用の端子を接続回路用入力端子に接続することによってセットアップが小さくなり、通常動作時の回路速度が向上する。
【０２８３】
また、請求項１に記載の構成によると、制御回路用第１制御入力信号と制御回路用第２制御入力信号とのいずれか一方の論理を、制御回路用試験信号を受けることによって接続回路の制御において無視する制御回路が用いられる。従って、無視される制御入力信号の論理とは独立に接続回路の制御を行うことが可能となる。
【０２８４】
また、請求項２に記載の構成によると、制御回路用第１制御入力信号と制御回路用第２制御入力信号とを受けることによって接続回路を制御する制御回路が用いられる。従って、請求項１に記載される制御信号よりも少ない制御信号によって接続回路の制御を行うことが可能となる。
【０２８５】
また、請求項３に記載の構成によると、制御回路用第１及び第３制御入力信号と制御回路用第２制御入力信号とのいずれか一方を、制御回路用試験信号を受けることによって接続回路の制御において無視する制御回路が用いられる。従って、無視される制御入力信号の論理とは独立に接続回路の制御を行うことが可能となる。
【０２８６】
また、請求項４に記載の構成によると、制御回路用試験信号が第１論理をとるときには制御回路用第１及び第３制御入力信号も第１論理をとるという設定の元で、制御回路用第１及び第３制御入力信号と制御回路用第２制御入力信号とのいずれか一方を、制御回路用試験信号を受けることによって接続回路の制御において無視する制御回路が用いられる。従って、無視される制御入力信号の論理とは独立に接続回路の制御を行うことが可能となる。
【０２８７】
また、請求項５に記載の構成によると、通常動作時には制御回路用第１制御入力信号が第１論理をとるという設定の元で、制御回路用第１及び第３制御入力信号と制御回路用第２制御入力信号とのいずれか一方を、制御回路用第１制御入力信号を受けることによって接続回路の制御において無視する制御回路が用いられる。従って、無視される制御入力信号の論理とは独立に接続回路の制御を行うことが可能となる。
【０２８８】
また、請求項６に記載の構成によると、通常動作時には制御回路用第１及び第３制御入力信号がそれぞれ第１論理をとるという設定の元で、制御回路用第１及び第３制御入力信号と制御回路用第２制御入力信号とのいずれか一方を、制御回路用第１制御入力信号を受けることによって接続回路の制御において無視する制御回路が用いられる。従って、無視される制御入力信号の論理とは独立に接続回路の制御を行うことが可能となる。
【０２８９】
請求項７及び８に記載の構成によると、接続回路用第１及び第２制御入力信号が第２論理をとるときに、接続回路は信号の保持と試験結果の圧縮とを行う。従って、試験結果を圧縮することによって試験結果の観察回数を減少させることが可能となる。
【０２９０】
請求項９及び１０に記載の構成によると、接続回路用第１及び第２制御入力信号が第２論理をとるときに、比較信号の論理を切り換えることによって記憶回路に記憶されるデータの保持と試験結果の圧縮とを行う。従って、試験結果を圧縮することによって試験結果の観察回数を減少させることが可能となる。
【０２９１】
請求項１１に記載の構成によると、書き込み用制御回路による制御と読み出し用制御回路による制御は独立である。従って、書き込み用端子における同期動作と読み出し用端子における同期動作とを独立に制御することが可能となる。
【０２９２】
請求項１２に記載の構成によると、書き込みアドレス用制御回路による制御、書き込み入力用制御回路による制御、読み出しアドレス用制御回路による制御及び読み出し出力用制御回路による制御はそれぞれ独立である。従って、書き込み用アドレス端子における同期動作、書き込み用入力端子における同期動作、読み出し用アドレス端子における同期動作及び読み出し用出力端子における同期動作とをそれぞれ独立に制御することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う、テスト回路ＴＣからなる試験回路及び制御回路ＣＴＬ１の備えられる論理回路を示す回路図である。
【図２】 接続回路ＣＣを示す回路図である。
【図３】 本発明に従うテスト回路ＴＣを示す回路図である。
【図４】 テスト回路ＴＣからなるスキャンパスが備えられる複数の論理回路を示す回路図である。
【図５】 スキャンフリップフロップＨＳＦＦが備えられる回路を示す回路図である。
【図６】 本発明に従うスキャンフリップフロップＨＳＦＦを示す回路図である。
【図７】 制御回路ＣＴＬ２を示す回路図である。
【図８】 ２入力のセレクタの構成を示す回路図である。
【図９】 制御回路ＣＴＬ２ａを示す回路図である。
【図１０】 実施の形態２に従うテスト回路ＣＴＣを含んでなる試験回路が備えられる論理回路を示す回路図である。
【図１１】 接続回路ＣＣＣを示す回路図である。
【図１２】 接続回路ＣＣＣｒを示す回路図である。
【図１３】 接続回路ＣＣＣによって構成されるテスト回路ＣＴＣを示す回路図である。
【図１４】 試験回路ＴＣ，ＣＴＣをそれぞれ制御する制御回路ＣＴＬ３，ＣＣＴＬ３を示す回路図である。
【図１５】 複数の論理回路にスキャンパスが備えられる構成を持つ回路を示す回路図である。
【図１６】 スキャンフリップフロップＨＳＦＦ，ＨＳＦＦａの備えられる回路を示す回路図である。
【図１７】 図１４に示される回路を入力側においてのみ示す回路図である。
【図１８】 制御回路ＣＴＬ３と同一の働きを有する制御回路ＣＴＬ３ａを示す回路図である。
【図１９】 スキャンフリップフロップＨＳＦＦを介して保持端子ＨＬＤ０が制御回路ＣＴＬ３に接続される構成を持つ回路を示す回路図である
【図２０】 実施の形態２に従うテスト回路ＴＣＳを示す回路図である。
【図２１】 実施の形態３に従う制御回路ＣＴＬ５を示す回路図である。
【図２２】 制御回路ＣＴＬ５ａを示す回路図である。
【図２３】 制御回路ＣＴＬ６を示す回路図である。
【図２４】 制御回路ＣＴＬ６ａを示す回路図である
【図２５】 制御回路ＣＴＬ７を示す回路図である。
【図２６】 制御回路ＣＴＬ７ａを示す回路図である。
【図２７】 制御回路ＣＴＬ７ｂを示す回路図である。
【図２８】 実施の形態４に従うスキャンパスが設けられるＲＡＭを示す回路図である。
【図２９】 図２８に示される回路がさらに改良されて構成される回路を示す回路図である。
【図３０】 保持機能付きの論理回路を示す回路図である。
【図３１】 フリップフロップ４をスキャン変換する様子を示す回路図である。
【図３２】 図３０に示されるフリップフロップがスキャン変換されて構成される回路を示す回路図である。
【図３３】 接続回路ＰＣＣを示す回路図である。
【符号の説明】
２，３，６０〜６５ セレクタ、４，４ｒ フリップフロップ、１１ ＲＡＭ、３０，３０ｒ Ｅｘ−ＯＲゲート、３１ ＮＡＮＤゲート、３１ｒ ゲート、３２ ＡＮＤゲート、Ａ０，１ アドレス入力端子、ＣＣ，ＣＣＣ，ＣＣＣｒ 接続回路、ＣＭＰＥＮ，ｃｃｍｐｅｎ，ｃｃｍｐｅｎｒ 比較端子，比較イネーブル信号、ＣＴＬ１〜７ 制御回路、ＤＩ，ｄ，ｃｄ，ｃｄｒ 入力端子，入力データ、ＤＯ 出力端子，出力データ、ＥＸＰ，ｅｘｐ，ｃｅｘｐ，ｃｅｘｐｒ 期待端子，期待データ、ＨＬＤ０，ＨＬＤ１ 保持端子，保持制御信号、ｑ 出力端子，シリアル入力データ、ＳＩ，ｓｉ，ｃｓｉ，ｃｓｉｒ スキャンイン端子、ＳＭ，ｓｍ，ｃｓｍ，ｃｓｍｒ シフトモード端子，シフトモード制御信号、ＳＯ，ｓｏ，ｃｓｏ，ｃｓｏｒ スキャンアウト端子、Ｔ，ｔ クロック端子、ＴＣ，ＴＣＡ０，ＴＣＡ１，ＴＣＤＩ，ＣＴＣ テスト回路、ＴＥＳＴ テスト端子，テスト制御信号、ＴＨＬＤ０，ＴＨＬＤ１，ｔｈｌｄ，ｃｔｈｌｄ，ｃｔｈｌｄｒ テスト保持端子，テスト保持制御信号。

Claims (12)

1. 第１及び第２切替回路ならびに記憶回路を含んでなり、
   接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、
   前記接続回路用第１制御端子に入力される接続回路用第１制御信号及び前記接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、
   前記第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、
   前記第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、
   前記記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、
   前記第１切替回路用制御端子は前記接続回路用第１制御端子を構成し、
   前記第１切替回路用一方入力端子は前記接続回路用入力端子を構成し、
   前記接続回路用第１制御信号が前記第１論理をとるときに前記第１切替回路用一方入力端子は前記第１切替回路用出力端子に接続され、
   前記接続回路用第１制御信号が前記第２論理をとるときに前記第１切替回路用他方入力端子は前記第１切替回路用出力端子に接続され、
   前記第２切替回路用制御端子は前記接続回路用第２制御端子を構成し、
   前記第２切替回路用一方入力端子は前記接続回路用試験入力端子を構成し、
   前記接続回路用第２制御信号が前記第１論理をとるときに前記第２切替回路用一方入力端子は前記第２切替回路用出力端子に接続され、
   前記接続回路用第２制御信号が前記第２論理をとるときに前記第２切替回路用他方入力端子は前記第２切替回路用出力端子に接続され、
   前記第２切替回路用出力端子は前記第１切替回路用他方入力端子に接続され、
   前記第１切替回路用出力端子は前記記憶回路用入力端子に接続され、
   前記記憶回路用出力端子は前記接続回路用出力端子を構成するとともに前記第２切替回路用他方入力端子に接続される
   ことを特徴とする接続回路と、
   制御回路用第１及び第２制御入力端子、制御回路用第１及び第２制御出力端子、ならびに制御回路用試験端子を備え、
   前記制御回路用第１及び第２制御入力端子ならびに前記制御回路用試験端子にはそれぞれ制御回路用第１及び第２制御入力信号ならびに制御回路用試験信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、
   前記制御回路用第１及び第２制御入力信号、前記制御回路用第１及び第２制御出力信号、ならびに前記制御回路用試験信号はそれぞれ前記２値論理をとり、
   前記制御回路用試験信号が前記２値論理のいずれか一方をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、
   前記制御回路用試験信号が前記２値論理の他方をとるとき、前記制御回路用第２制御出力信号の論理は前記制御回路用第１制御入力信号の反転論理に等しく、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、
   前記制御回路用第１制御出力端子は前記接続回路用第１制御端子に接続され、
   前記制御回路用第２制御出力端子は前記接続回路用第２制御端子に接続される
   ことによって前記接続回路を制御する制御回路とを
   含んでなることを特徴とするスキャンパス構成回路。
2. 第１及び第２切替回路ならびに記憶回路を含んでなり、
   接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、
   前記接続回路用第１制御端子に入力される接続回路用第１制御信号及び前記接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、
   前記第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、
   前記第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、
   前記記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、
   前記第１切替回路用制御端子は前記接続回路用第１制御端子を構成し、
   前記第１切替回路用一方入力端子は前記接続回路用入力端子を構成し、
   前記接続回路用第１制御信号が前記第１論理をとるときに前記第１切替回路用一方入力端子は前記第１切替回路用出力端子に接続され、
   前記接続回路用第１制御信号が前記第２論理をとるときに前記第１切替回路用他方入力端子は前記第１切替回路用出力端子に接続され、
   前記第２切替回路用制御端子は前記接続回路用第２制御端子を構成し、
   前記第２切替回路用一方入力端子は前記接続回路用試験入力端子を構成し、
   前記接続回路用第２制御信号が前記第１論理をとるときに前記第２切替回路用一方入力端子は前記第２切替回路用出力端子に接続され、
   前記接続回路用第２制御信号が前記第２論理をとるときに前記第２切替回路用他方入力端子は前記第２切替回路用出力端子に接続され、
   前記第２切替回路用出力端子は前記第１切替回路用他方入力端子に接続され、
   前記第１切替回路用出力端子は前記記憶回路用入力端子に接続され、
   前記記憶回路用出力端子は前記接続回路用出力端子を構成するとともに前記第２切替回路用他方入力端子に接続される
   ことを特徴とする接続回路と、
   制御回路用第１及び第２制御入力端子ならびに制御回路用第１及び第２制御出力端子を備え、
   前記制御回路用第１及び第２制御入力端子にはそれぞれ制御回路用第１及び第２制御入力信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、
   前記制御回路用第１及び第２制御入力信号、ならびに前記制御回路用第１及び第２制御出力信号はそれぞれ前記２値論理をとり、
   前記制御回路用第１制御入力信号が前記第１論理をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、
   前記制御回路用第１制御入力信号が前記第２論理をとるとき、前記制御回路用第２制御出力信号の論理は前記制御回路用第１制御入力信号の反転論理に等しく、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、
   前記制御回路用第１制御出力端子が前記接続回路用第１制御端子に接続され、
   前記制御回路用第２制御出力端子が前記接続回路用第２制御端子に接続されることによって前記接続回路を制御する制御回路とを
   含んでなることを特徴とするスキャンパス構成回路。
3. 第１及び第２切替回路ならびに記憶回路を含んでなり、
   接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、
   前記接続回路用第１制御端子に入力される接続回路用第１制御信号及び前記接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、
   前記第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、
   前記第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、
   前記記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、
   前記第１切替回路用制御端子は前記接続回路用第１制御端子を構成し、
   前記第１切替回路用一方入力端子は前記接続回路用入力端子を構成し、
   前記接続回路用第１制御信号が前記第１論理をとるときに前記第１切替回路用一方入力端子は前記第１切替回路用出力端子に接続され、
   前記接続回路用第１制御信号が前記第２論理をとるときに前記第１切替回路用他方入力端子は前記第１切替回路用出力端子に接続され、
   前記第２切替回路用制御端子は前記接続回路用第２制御端子を構成し、
   前記第２切替回路用一方入力端子は前記接続回路用試験入力端子を構成し、
   前記接続回路用第２制御信号が前記第１論理をとるときに前記第２切替回路用一方入力端子は前記第２切替回路用出力端子に接続され、
   前記接続回路用第２制御信号が前記第２論理をとるときに前記第２切替回路用他方入力端子は前記第２切替回路用出力端子に接続され、
   前記第２切替回路用出力端子は前記第１切替回路用他方入力端子に接続され、
   前記第１切替回路用出力端子は前記記憶回路用入力端子に接続され、
   前記記憶回路用出力端子は前記接続回路用出力端子を構成するとともに前記第２切替回路用他方入力端子に接続される
   ことを特徴とする接続回路と、
   制御回路用第１乃至第３制御入力端子、制御回路用第１及び第２制御出力端子、ならびに制御回路用試験端子を備え、
   前記制御回路用第１乃至第３制御入力端子ならびに前記制御回路用試験端子にはそれぞれ制御回路用第１乃至第３制御入力信号ならびに制御回路用試験信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、
   前記制御回路用第１乃至第３制御入力信号、前記制御回路用第１及び第２制御出力信号、ならびに前記制御回路用試験信号はそれぞれ前記２値論理をとり、
   前記制御回路用試験信号が前記２値論理のいずれか一方をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、
   前記制御回路用試験信号が前記２値論理の他方をとるとき、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、前記制御回路用第２制御出力信号の論理は前記制御回路用第３制御入力信号の論理に等しく、
   前記制御回路用第１制御出力端子は前記接続回路用第１制御端子に接続され、
   前記制御回路用第２制御出力端子は前記接続回路用第２制御端子に接続される
   ことによって前記接続回路を制御する制御回路とを
   含んでなることを特徴とするスキャンパス構成回路。
4. 第１及び第２切替回路ならびに記憶回路を含んでなり、
   接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、
   前記接続回路用第１制御端子に入力される接続回路用第１制御信号及び前記接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、
   前記第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、
   前記第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、
   前記記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、
   前記第１切替回路用制御端子は前記接続回路用第１制御端子を構成し、
   前記第１切替回路用一方入力端子は前記接続回路用入力端子を構成し、
   前記接続回路用第１制御信号が前記第１論理をとるときに前記第１切替回路用一方入力端子は前記第１切替回路用出力端子に接続され、
   前記接続回路用第１制御信号が前記第２論理をとるときに前記第１切替回路用他方入力端子は前記第１切替回路用出力端子に接続され、
   前記第２切替回路用制御端子は前記接続回路用第２制御端子を構成し、
   前記第２切替回路用一方入力端子は前記接続回路用試験入力端子を構成し、
   前記接続回路用第２制御信号が前記第１論理をとるときに前記第２切替回路用一方入力端子は前記第２切替回路用出力端子に接続され、
   前記接続回路用第２制御信号が前記第２論理をとるときに前記第２切替回路用他方入力端子は前記第２切替回路用出力端子に接続され、
   前記第２切替回路用出力端子は前記第１切替回路用他方入力端子に接続され、
   前記第１切替回路用出力端子は前記記憶回路用入力端子に接続され、
   前記記憶回路用出力端子は前記接続回路用出力端子を構成するとともに前記第２切替回路用他方入力端子に接続される
   ことを特徴とする接続回路と、
   制御回路用第１乃至第３制御入力端子、制御回路用第１及び第２制御出力端子、ならびに制御回路用試験端子を備え、
   前記制御回路用第１乃至第３制御入力端子ならびに前記制御回路用試験端子にはそれぞれ制御回路用第１乃至第３制御入力信号ならびに制御回路用試験信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、
   前記制御回路用第１乃至第３制御入力信号、前記制御回路用第１及び第２制御出力信号、ならびに前記制御回路用試験信号はそれぞれ前記２値論理をとり、
   前記制御回路用試験信号が前記２値論理のいずれか一方をとり、かつ前記制御回路用第１及び第３制御入力信号がそれぞれ前記第１論理をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、
   前記制御回路用試験信号が前記２値論理の他方をとるとき、前記制御回路用第３制御入力信号が前記第２論理をとる場合には前記制御回路用第１制御入力信号も前記第２論理をとり、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、前記制御回路用第２制御出力信号の論理は前記制御回路用第３制御入力信号の論理に等しく、
   前記制御回路用第１制御出力端子は前記接続回路用第１制御端子に接続され、
   前記制御回路用第２制御出力端子は前記接続回路用第２制御端子に接続されることによって前記接続回路を制御する制御回路とを
   含んでなることを特徴とするスキャンパス構成回路。
5. 第１及び第２切替回路ならびに記憶回路を含んでなり、
   接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、
   前記接続回路用第１制御端子に入力される接続回路用第１制御信号及び前記接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、
   前記第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、
   前記第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、
   前記記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、
   前記第１切替回路用制御端子は前記接続回路用第１制御端子を構成し、
   前記第１切替回路用一方入力端子は前記接続回路用入力端子を構成し、
   前記接続回路用第１制御信号が前記第１論理をとるときに前記第１切替回路用一方入力端子は前記第１切替回路用出力端子に接続され、
   前記接続回路用第１制御信号が前記第２論理をとるときに前記第１切替回路用他方入力端子は前記第１切替回路用出力端子に接続され、
   前記第２切替回路用制御端子は前記接続回路用第２制御端子を構成し、
   前記第２切替回路用一方入力端子は前記接続回路用試験入力端子を構成し、
   前記接続回路用第２制御信号が前記第１論理をとるときに前記第２切替回路用一方入力端子は前記第２切替回路用出力端子に接続され、
   前記接続回路用第２制御信号が前記第２論理をとるときに前記第２切替回路用他方入力端子は前記第２切替回路用出力端子に接続され、
   前記第２切替回路用出力端子は前記第１切替回路用他方入力端子に接続され、
   前記第１切替回路用出力端子は前記記憶回路用入力端子に接続され、
   前記記憶回路用出力端子は前記接続回路用出力端子を構成するとともに前記第２切替回路用他方入力端子に接続される
   ことを特徴とする接続回路と、
   制御回路用第１乃至第３制御入力端子ならびに制御回路用第１及び第２制御出力端子を備え、
   前記制御回路用第１乃至第３制御入力端子にはそれぞれ制御回路用第１乃至第３制御入力信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、
   前記制御回路用第１乃至第３制御入力信号ならびに前記制御回路用第１及び第２制御出力信号はそれぞれ前記２値論理をとり、
   前記制御回路用第１制御入力信号が前記第１論理をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、
   前記制御回路用第１制御入力信号が前記第２論理をとるとき、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、前記制御回路用第２制御出力信号の論理は前記制御回路用第３制御入力信号の論理に等しく、
   前記制御回路用第１制御出力端子は前記接続回路用第１制御端子に接続され、
   前記制御回路用第２制御出力端子は前記接続回路用第２制御端子に接続される
   ことによって前記接続回路を制御する制御回路とを
   含んでなることを特徴とするスキャンパス構成回路。
6. 第１及び第２切替回路ならびに記憶回路を含んでなり、
   接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、ならびに接続回路用第１及び第２制御端子を備え、
   前記接続回路用第１制御端子に入力される接続回路用第１制御信号及び前記接続回路用第２制御端子に入力される接続回路用第２制御信号はそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、
   前記第１切替回路は、第１切替回路用一方入力端子、第１切替回路用他方入力端子、第１切替回路用出力端子及び第１切替回路用制御端子を有し、
   前記第２切替回路は、第２切替回路用一方入力端子、第２切替回路用他方入力端子、第２切替回路用出力端子及び第２切替回路用制御端子を有し、
   前記記憶回路は記憶回路用入力端子及び記憶回路用出力端子を有し、
   前記第１切替回路用制御端子は前記接続回路用第１制御端子を構成し、
   前記第１切替回路用一方入力端子は前記接続回路用入力端子を構成し、
   前記接続回路用第１制御信号が前記第１論理をとるときに前記第１切替回路用一方入力端子は前記第１切替回路用出力端子に接続され、
   前記接続回路用第１制御信号が前記第２論理をとるときに前記第１切替回路用他方入力端子は前記第１切替回路用出力端子に接続され、
   前記第２切替回路用制御端子は前記接続回路用第２制御端子を構成し、
   前記第２切替回路用一方入力端子は前記接続回路用試験入力端子を構成し、
   前記接続回路用第２制御信号が前記第１論理をとるときに前記第２切替回路用一方入力端子は前記第２切替回路用出力端子に接続され、
   前記接続回路用第２制御信号が前記第２論理をとるときに前記第２切替回路用他方入力端子は前記第２切替回路用出力端子に接続され、
   前記第２切替回路用出力端子は前記第１切替回路用他方入力端子に接続され、
   前記第１切替回路用出力端子は前記記憶回路用入力端子に接続され、
   前記記憶回路用出力端子は前記接続回路用出力端子を構成するとともに前記第２切替回路用他方入力端子に接続される
   ことを特徴とする接続回路と、
   制御回路用第１乃至第３制御入力端子ならびに制御回路用第１及び第２制御出力端子を備え、
   前記制御回路用第１乃至第３制御入力端子にはそれぞれ制御回路用第１乃至第３制御入力信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、
   前記制御回路用第１乃至第３制御入力信号ならびに前記制御回路用第１及び第２制御出力信号はそれぞれ前記２値論理をとり、
   前記制御回路用第１制御入力信号が前記第１論理をとり、かつ前記制御回路用第３制御入力信号が該第１論理をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、
   前記制御回路用第１制御入力信号が前記第２論理をとるとき、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、前記制御回路用第２制御出力信号の論理は前記制御回路用第３制御入力信号の論理に等しく、
   前記制御回路用第１制御出力端子は前記接続回路用第１制御端子に接続され、
   前記制御回路用第２制御出力端子は前記接続回路用第２制御端子に接続される
   ことによって前記接続回路を制御する制御回路とを
   含んでなることを特徴とするスキャンパス構成回路。
7. 接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、接続回路用第１及び第２制御端子、ならびに期待端子を備え、
   前記接続回路用第１制御端子に入力される接続回路用第１制御信号と前記接続回路用第２制御端子に入力される接続回路用第２制御信号とはそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、
   前記接続回路用第１制御信号が前記第１論理をとるとき、前記接続回路用入力端子に入力される信号を前記接続回路用出力端子から出力し、
   前記接続回路用第１制御信号が前記第２論理をとり、かつ前記接続回路用第２制御信号が前記第１論理をとるとき、前記接続回路用試験入力端子に入力される信号を前記接続回路用出力端子から出力し、
   前記接続回路用第１及び第２制御信号がそれぞれ前記第２論理をとるときには、前記期待端子に入力される信号の論理と前記接続回路用入力端子に入力される信号の論理とが一致する場合には前記接続回路用出力端子から出力していた信号を該接続回路用出力端子から出力し続け、一致しない場合には前記第１論理を該接続回路用出力端子から出力し続ける
   ことを特徴とする接続回路と、
   制御回路用第１乃至第３制御入力端子ならびに制御回路用第１及び第２制御出力端子を備え、
   前記制御回路用第１乃至第３制御入力端子にはそれぞれ制御回路用第１乃至第３制御入力信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、
   前記制御回路用第１乃至第３制御入力信号ならびに前記制御回路用第１及び第２制御出力信号はそれぞれ前記２値論理をとり、
   前記制御回路用第１制御入力信号が前記第１論理をとり、かつ前記制御回路用第３制御入力信号が該第１論理をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、
   前記制御回路用第１制御入力信号が前記第２論理をとるとき、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、前記制御回路用第２制御出力信号の論理は前記制御回路用第３制御入力信号の論理に等しく、
   前記制御回路用第１制御出力端子は前記接続回路用第１制御端子に接続され、
   前記制御回路用第２制御出力端子は前記接続回路用第２制御端子に接続される
   ことによって前記接続回路を制御する制御回路とを
   含んでなることを特徴とするスキャンパス構成回路。
8. 接続回路用入力端子、接続回路用試験入力端子、接続回路用出力端子、接続回路用第１及び第２制御端子、ならびに期待端子を備え、
   前記接続回路用第１制御端子に入力される接続回路用第１制御信号と前記接続回路用第２制御端子に入力される接続回路用第２制御信号とはそれぞれ、互いに異なる第１論理及び第２論理からなる２値論理をとり、
   前記接続回路用第１制御信号が前記第１論理をとるとき、前記接続回路用入力端子に入力される信号を前記接続回路用出力端子から出力し、
   前記接続回路用第１制御信号が前記第２論理をとり、かつ前記接続回路用第２制御信号が前記第１論理をとるとき、前記接続回路用試験入力端子に入力される信号を前記接続回路用出力端子から出力し、
   前記接続回路用第１及び第２制御信号がそれぞれ前記第２論理をとるときには、前記期待端子に入力される信号の論理と前記接続回路用入力端子に入力される信号の論理とが一致する場合には前記接続回路用出力端子から出力していた信号を該接続回路用出力端子から出力し続け、一致しない場合には前記第１論理を該接続回路用出力端子から出力し続ける
   ことを特徴とする接続回路と、
   制御回路用第１乃至第３制御入力端子、制御回路用第１及び第２制御出力端子、ならびに制御回路用試験端子を備え、
   前記制御回路用第１乃至第３制御入力端子ならびに前記制御回路用試験端子にはそれぞれ制御回路用第１乃至第３制御入力信号ならびに制御回路用試験信号が入力され、前記制御回路用第１及び第２制御出力端子からはそれぞれ制御回路用第１及び第２制御出力信号が出力され、
   前記制御回路用第１乃至第３制御入力信号、前記制御回路用第１及び第２制御出力信号、ならびに前記制御回路用試験信号はそれぞれ前記２値論理をとり、
   前記制御回路用試験信号が前記２値論理のいずれか一方をとるとき、前記制御回路用第１及び第２制御出力信号の論理は前記制御回路用第２制御入力信号の論理に等しく、
   前記制御回路用試験信号が前記２値論理の他方をとるとき、前記制御回路用第１制御出力信号の論理は前記制御回路用第１制御入力信号の論理に等しく、前記制御回路用第２制御出力信号の論理は前記制御回路用第３制御入力信号の論理に等しく、
   前記制御回路用第１制御出力端子は前記接続回路用第１制御端子に接続され、
   前記制御回路用第２制御出力端子は前記接続回路用第２制御端子に接続される
   ことによって前記接続回路を制御する制御回路とを
   含んでなることを特徴とするスキャンパス構成回路。
9. 上記接続回路はさらに、比較端子及び期待端子を備え、排他的論理和素子、否定論理積素子及び論理積素子を含んでなり、
   前記比較端子に入力される比較信号は上記２値論理をとり、
   前記排他的論理和素子は排他的論理和素子用出力端子及び二つの排他的論理和素子用入力端子を備え、
   前記否定論理積素子は否定論理積素子用出力端子及び二つの否定論理積素子用入力端子を備え、
   前記論理積素子は論理積素子用出力端子及び二つの論理積素子用入力端子を備え、
   上記記憶回路用出力端子と上記第２切替回路用他方入力端子との接続は前記論理積素子を介する接続であり、
   前記排他的論理和素子用入力端子のいずれか一方は前記期待端子を構成し、
   前記排他的論理和素子用入力端子の他方と上記第１切替回路用一方入力端子とが共通に接続され、
   前記排他的論理和素子用出力端子は前記否定論理積素子用入力端子のいずれか一方に接続され、
   前記否定論理積素子用入力端子の他方が前記比較端子を構成し、
   前記否定論理積素子用出力端子は前記論理積素子用入力端子の一方に接続され、
   前記記憶回路用出力端子は前記論理積素子用入力端子の他方に接続される
   ことを特徴とする請求項３乃至６のいずれか一つに記載のスキャンパス構成回路。
10. 上記接続回路はさらに、比較端子及び期待端子を備え、排他的論理和素子及び否定論理積素子を含んでなり、
    上記記憶回路はさらに記憶回路用初期化端子を備え、
    前記比較端子に入力される比較信号は上記２値論理をとり、
    前記排他的論理和素子は排他的論理和素子用出力端子及び二つの排他的論理和素子用入力端子を備え、
    前記否定論理積素子は否定論理積素子用出力端子及び二つの否定論理積素子用入力端子を備え、
    前記排他的論理和素子用入力端子のいずれか一方は前記期待端子を構成し、
    前記排他的論理和素子用入力端子の他方と上記第１切替回路用一方入力端子とが共通に接続され、
    前記排他的論理和素子用出力端子は前記否定論理積素子用入力端子のいずれか一方に接続され、
    前記否定論理積素子用入力端子の他方が前記比較端子を構成し、
    前記否定論理積素子用出力端子は前記記憶回路用初期化端子に接続される
    ことを特徴とする請求項３乃至６のいずれか一つに記載のスキャンパス構成回路。
11. 書き込み用端子及び読み出し用端子を備えるＲＡＭに設けられるスキャンパス構成回路であり、
    上記接続回路が前記書き込み用端子毎に、及び前記読み出し用端子毎に用意され、
    前記書き込み用端子に用意される前記接続回路の上記接続回路用出力端子には該書き込み用端子がそれぞれ接続され、
    前記読み出し用端子に用意される前記接続回路の上記接続回路用入力端子には該読み出し用端子がそれぞれ接続され、
    前記書き込み用端子毎に用意される前記接続回路を制御する書き込み用制御回路とは上記制御回路であり、
    前記読み出し用端子毎に用意される前記接続回路を制御する読み出し用制御回路とは上記制御回路であり、
    前記書き込み用制御回路による制御と前記読み出し用制御回路による制御とはそれぞれ独立である
    ことを特徴とする請求項３乃至１０のいずれか一つに記載のスキャンパス構成回路。
12. 書き込み用端子及び読み出し用端子を備え、
    上記読書き込み用端子は書き込み用アドレス端子と書き込み用入力端子とからなり、
    上記読み出し用端子は読み出し用アドレス端子と読み出し用出力端子とからなる
    ＲＡＭに設けられるスキャンパス構成回路であり、
    上記接続回路が前記書き込み用アドレス端子毎に、前記書き込み用入力端子毎に、前記読み出し用アドレス端子毎に、及び前記読み出し用出力端子毎にそれぞれ用意され、
    前記書き込み用アドレス端子に用意される前記接続回路の上記接続回路用出力端子には該書き込み用アドレス端子がそれぞれ接続され、
    前記書き込み用入力端子に用意される前記接続回路の上記接続回路用出力端子には該書き込み用入力端子がそれぞれ接続され、
    前記読み出し用アドレス端子に用意される前記接続回路の上記接続回路用入力端子には該読み出し用アドレス端子がそれぞれ接続され、
    前記読み出し用出力端子に用意される前記接続回路の上記接続回路用入力端子には該読み出し用出力端子がそれぞれ接続され、
    前記書き込み用アドレス端子毎に用意される前記接続回路を制御する書き込みアドレス用制御回路とは上記制御回路であり、
    前記書き込み用入力端子毎に用意される前記接続回路を制御する書き込み入力用制御回路とは上記制御回路であり、
    前記読み出し用アドレス端子毎に用意される前記接続回路を制御する読み出しアドレス用制御回路とは上記制御回路であり、
    前記読み出し用出力端子毎に用意される前記接続回路を制御する読み出し出力用制御回路とは上記制御回路であり、
    前記書き込みアドレス用制御回路による制御と、前記書き込み入力用制御回路による制御と、前記読み出しアドレス用制御回路による制御と、前記読み出し出力用制御回路による制御とはそれぞれ独立である
    ことを特徴とする請求項３乃至１０のいずれか一つに記載のスキャンパス構成回路。

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