DE19633700A1

DE19633700A1 - Prüfanordnung

Info

Publication number: DE19633700A1
Application number: DE19633700A
Authority: DE
Inventors: Tokuya Osawa; Hideshi Maeno
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-12-20
Filing date: 1996-08-21
Publication date: 1997-07-03
Also published as: KR100201041B1; JPH09171054A; CN1138279C; JP3691144B2; KR970051459A; US5903579A; CN1152782A; TW301713B

Description

Die Erfindung betrifft eine Prüfanordnung und insbesondere eine Schaltung, die einen Prüfbus bildet, die um eine logi sche Schaltung herum in einem Halbleiterbauelement vorgesehen ist, um die Schaltung bzw. das Halbleiterbauelement zu prü fen.

Generell wurde bereits eine Anordnung, die eine einfachere Prüfanordnung bildet bei einem Halbleiterbauelement ange wandt, um im Betrieb eine logische Schaltung zu prüfen, die in dem Halbleiterbauelement vorgesehen ist.

Bevor eine Abtastprüfung anhand der einfacheren Prüfanordnung erläutert wird, sollen nachfolgend unter Bezugnahme auf Fig. 30 eine Datenschaltung, die eine logische Schaltung bildet und Eingabe/Ausgabeoperationen der Datenschaltung beschrieben werden.

Fig. 30 stellt einen Schaltplan dar, der eine Schaltung 1 zur Datenverarbeitung und Schaltungen zur Eingabe und Ausgabe von Daten in und aus der Schaltung 1 zeigt.

In der nachfolgenden Beschreibung bezeichnen die Bezugszei chen zu gleich Daten oder Signale und Bauelemente bzw. An schlüsse. Beispielsweise kann das Bezugszeichen IN[0] Ein gangsdaten oder einen Eingangsanschluß bezeichnen.

Nachfolgend wird die Schaltung 1 zur Datenverarbeitung be schrieben. Die Schaltung 1 umfaßt Eingangsanschlüsse DI[0] bis DI[3] und Ausgangsanschlüsse DO[0] bis DO[3]. Diese Schaltung 1 stellt eine Schaltung dar, die Daten DO[0] bis DO[3] über die Ausgangsanschlüsse DO[0] bis DO[3] ausgibt, wobei die Ausgangsdaten DO[0] bis DO[3] für die an die Ein gangsanschlüsse DI[0] bis DI[3] gelieferten Eingangsdaten DI[0] bis DI[3] spezifisch sind. Die Schaltung 1 kann eine Verknüpfungs- oder eine Speicherschaltung wie beispielsweise ein RAM-Speicher sein. Die Eingangsanschlüsse IN[0] bis IN[3] und die Ausgangsanschlüsse OUT[0] bis OUT[3] sind jeweils an die Eingangsanschlüsse DI[0] bis DI[3] und die Ausgangsan schlüsse DO[0] bis DO[3] über Selektoren 102[0] bis 102[3] und Flipflop-Schaltungen 4[0] bis 4[3] angeschlossen, die je weils später beschrieben werden. Die Zahlen in eckigen Klam mern ("[. . .]"), die an die Bezugszeichen der Daten oder der Anschlüsse angefügt sind, bezeichnen die jeweilige Bit-Zahl der Daten. Wie oben beschrieben sind die an den Anschlüssen eingegebenen oder von den Anschlüssen ausgegebenen Daten mit einander jeweils durch ihre entsprechenden Bit-Zahlen ver knüpft. Daher werden die Bit-Zahlen nachfolgend beiseite ge lassen, wenn die Daten oder Anschlüsse allgemein bezeichnet werden sollen und keine von den Bit-Zahlen abhängende Ände rungen oder Besonderheiten zu beachten ist. Auch wenn die Bit-Zahlen beiseite gelassen werden, sind die entsprechenden Daten den jeweiligen Anschlüssen mit der entsprechenden Bit-Zahl zugeordnet.

Die Schaltungen, die mit der Datenein- und -ausgabe zusammen hängen, werden nachstehend beschrieben. Die Selektoren 102 und die Flipflop-Schaltungen 4 sind jeweils zwischen die Ein gangsanschlüsse DI der Schaltung 1 und die Eingangsanschlüsse IN bzw. zwischen die Ausgangsanschlüsse DO und die Ausgangs anschlüsse OUT zwischengeschaltet, um Eingangs- oder Aus gangsdaten festzuhalten. Alle Selektoren 102 werden simultan mittels eines Haltesignals HLDO gesteuert, das von einem Hal teanschluß HLDO abgegeben wird. Die Flipflop-Schaltungen sind D-Flipflop-Schaltungen oder Flipflop-Schaltungen, die eine zu der von D-Flipflop-Schaltungen entsprechende Funktion aufwei sen. Die Wirkungsweise der Selektoren 102 und der Flipflop-Schal tungen 104 sind für jede Bitzahl gleich und jeweils auch an der Eingangs- und Ausgangsseite der Schaltung 1 identisch. Obwohl die nachfolgende Beschreibung unter Bezugnahme auf den Selektor 102 und die Flipflop-Schaltung 4 an der Eingangs seite gegeben wird, kann sie ohne weiteres auch auf die Aus gangsseite der Schaltung 1 übertragen werden.

Nachfolgend wird die Schaltanordnung beschrieben. Jeder Se lektor 102 umfaßt zwei Eingangsanschlüsse d. h. einen Ein gangsanschluß 0, der ausgewählt und verbunden ist, wenn das Haltesignal HLDO "0" ist und einen Eingangsanschluß 1, der ausgewählt und verbunden ist, wenn das Haltesignal HLDO "1" ist. Der Eingangsanschluß 0 ist jeweils mit dem Eingangsan schluß IN verbunden, wohingegen der Eingangsanschluß 1 mit einem Ausgangsanschluß der Flipflop-Schaltung 4 verbunden ist. Bei allen Selektoren 102 ist ein Ausgangsanschluß an ei nem Eingangsanschluß der jeweiligen Flipflop-Schaltung 4 an geschlossen. Der Ausgangsanschluß der Flipflop-Schaltung 4 ist mit dem entsprechenden Eingangsanschluß DI der Schaltung 1 und gleichzeitig mit dem Eingangsanschluß 1 des Selektors 102 verbunden.

Die Betriebsweise der zuvor erläuterten Schaltanordnung wird nun beschrieben. Wenn das Haltesignal HLDO "0" ist, werden Daten, die in den Eingangsanschlüssen 0 der Selektoren 102 eingeführt werden, an die Ausgangsanschlüsse der Selektoren 102 gegeben. Daher werden Eingangsdaten IN den Eingangsan schlüssen DI über die Selektoren 102 und die Flipflop-Schal tungen 4 zugeführt. Wenn dagegen das Haltesignal HLDO "1" ist, werden die Eingangsanschlüsse 1 ausgewählt, so daß Da ten, die von den Ausgangsanschlüssen der Flipflop-Schaltungen 4 ausgegeben werden den Eingangsanschlüssen der Flipflop schaltungen 4 über die Selektoren 102 zugeführt werden. Somit werden die Daten der Flipflop-Schaltungen 4 festgehalten.

Die Betriebsweise der in der Fig. 30 gezeigten Schaltungen läßt sich im Hinblick auf die Eingangs- und Ausgangsseiten wie folgt zusammenfassen: Wenn das Haltesignal HLDO "0" ist, werden die Eingangsdaten IN an die Eingangsanschlüsse DI ge geben und die Ausgangsdaten DO werden von den Ausgangsan schlüssen OUT ausgegeben. Speziell sind der Eingabebetrieb und der Ausgabebetrieb zueinander synchron. Wenn dagegen das Haltesignal HLDO "1" ist, werden die Eingangsdaten DI und die Ausgangsdaten DO jeweils durch die Selektoren 102 und die Flipflop-Schaltungen 4 festgehalten.

Die Abtastprüfung wird nachfolgend beschrieben.

Die Abtastprüfung ist in der Lage,

1. für die zu testende Schaltung einen Prüfbus bereitzu stellen,
2. Testmuster vom Prüfbus an die Schaltung zu liefern,
3. Ausgangsdaten, die im Hinblick auf die Testmuster von der Schaltung ausgegeben werden erneut in den Prüfbus aufzunehmen und
4. die Ergebnisse zu analysieren.

Die Abtastprüfung ist eine Technik einer vereinfachten Prüfa nordnung.

Der Prüfbus wird dadurch bereitgestellt, daß Flipflop-Schal tungen, die an die Eingangs- und Ausgangsanschlüsse der zu prüfenden Schaltungen angeschlossen sind in Abtastflipflops umgewandelt werden.

Fig. 31 ist eine Schaltanordnung, die den Umwandlungszustand einer Flipflop-Schaltung 4 zu einem Abtastflipflop SFF veran schaulicht. In diesem Fall ist die Umwandlung darauf ausge legt, daß ein Selektor 103 an den Eingangsanschluß der Flipflop-Schaltung 4 angeschlossen ist. Ein Ausgang des Se lektors 103 wird durch ein Umschaltsignal SM umgeschaltet. Daten D und Eingangsabtast-Daten SI werden jeweils in einen Eingangsanschluß 0 und in einen Eingangsanschluß 1 des Selek tors 103 eingeführt. Für die an die Flipflop-Schaltung 4 wei tergeleiteten Daten werden die Daten D ausgewählt, wenn das Umschaltsignal SM "0" ist, wohingegen die Eingangsabtast-Da ten SI ausgewählt werden, wenn das Umschaltsignal SM "1" ist.

Fig. 32 ist ein Schaltdiagramm, das eine Schaltung 1 zur Da tenverarbeitung zeigt, die mit einem Prüfbus versehen ist. Anschlußschaltungen PCC[0] bis PCC[3] sind jeweils auf der Eingangsseite der Schaltung 1 zwischen den Eingangsanschlüs sen IN[0] bis IN[3] und den Eingangsanschlüssen DI[0] bis DI[3] angeschlossen. Die Anschlußschaltungen bestehen dabei aus Selektoren 102 und 103 sowie Flipflop-Schaltungen 4. In entsprechender Weise sind Anschlußschaltungen PCC[0] bis PCC[3] zwischen den Ausgangsanschlüssen DO[0] bis DO[3] und den Ausgangsanschlüssen OUT[0] bis OUT[3] jeweils auf der Ausgangsseite der Schaltung 1 angeschlossen. In Fig. 33 ist eine der Anschlußschaltungen PCC allein dargestellt.

Die Funktionsweise der an den Eingangs- und Ausgangsseiten vorgesehenen Anschlußschaltungen PCC sind identisch. Daher wird ähnlich wie bei Fig. 30 nachfolgend nur eine Beschrei bung des Anschlußzustandes der in Fig. 33 gezeigten An schlußschaltung unter Bezugnahme auf die Eingangsseite gege ben.

Der Selektor 102 weist einen Eingangsanschluß 0 auf, der mit einem Eingangsanschluß IN verbunden ist. Ein Eingangsanschluß 1 ist an den Ausgangsanschluß der Flipflop-Schaltung 4 ange schlossen. Ein Ausgangsanschluß des Selektors 102 ist an einen Eingangsanschluß 0 des Selektors 103 angeschlossen. Ein Eingangsanschluß 1 des Selektors 103 ist mit einem Eingangs abtast-Anschluß SI verbunden. Ein Ausgangsanschluß des Selek tors 103 ist an den Eingangsanschluß der Flipflop-Schaltung 4 angeschlossen, wohingegen Ausgangsdaten der Flipflop-Schal tung 4 an den Eingangsanschluß 1 des Selektors 102 wie vor stehend beschrieben gegeben werden und weiterhin als Aus gangsabtast-Daten SO der Anschlußschaltung PCC oder als seri elle Eingangsdaten Q ausgegeben werden.

Wie in Fig. 32 gezeigt, definieren alle Ausgangsabtast-Daten SO gleichzeitig Eingangsabtast-Daten SI in der Anschlußschal tung PCC mit der jeweils nächst höheren Bitzahl und werden an den Shift-In bzw. Eingangsanschluß SI dieser Abtastschaltung PCC gegeben. Die Ausgangsabtast-Daten SO der eingangsseitigen Anschlußschaltung PCC[3] definieren die Eingangsabtast-Daten SI der ausgangsseitigen Anschlußschaltung PCC[0] und die Aus gangsabtast-Daten SO der ausgangsseitigen Anschlußschaltung PCC[3] werden als Abtastausgangs-Daten SO des gesamten Prüf busses ausgegeben.

Die Betriebsweisen der Schaltung werden nachfolgend beschrie ben. Bei der in Fig. 32 gezeigten Schaltungen umfassen sie eine normale Betriebsweise und eine Betriebsweise mit einer Abtastprüfung.

Die normale Betriebsweise wird zuerst beschrieben. Die nor male Betriebsweise der in Fig. 32 gezeigten Schaltungen ent spricht der Betriebsweise der in Fig. 30 gezeigten Schaltun gen. Bei der normalen Betriebsweise ist das Umschaltsignal SM auf "0" gesetzt. Dann werden Eingangsdaten IN den Eingangsan schlüssen DI der Schaltung 1 über die eingangsseitigen An schlußschaltungen PCC zugeführt, wenn das Haltesignal HLDO "0" ist. Auf der anderen Seite werden Ausgangsdaten DO über die Ausgangsanschlüsse OUT über die ausgangsseitigen An schlußschaltungen PCC ausgegeben. Wenn dagegen das Haltesi gnal HLDO "1" ist, werden die Eingangs- und Ausgangsdaten IN und DO jeweils in den Anschlußschaltungen PCC festgehalten.

Die Durchführung der Abtastprüfung wird nachstehend beschrie ben. Bei der Abtastprüfung werden nacheinander die Schritte, Einführen von Testmustern, Durchführung und Ausgeben der Te stergebnisse durchgeführt.

1. Einführen der Testmuster

Bevor die Testmuster in die Schaltung 1 gegeben werden, wer den die Testmuster in die eingangsseitigen Anschlußschaltun gen PCC eingeführt. Wenn das Umschaltsignal SM auf "1" ge setzt ist, können die auf die Schaltung 1 anzuwendenden Test muster vom Eingangsabtast-Anschluß SI her eingeführt werden. Die herkömmliche Schaltung 1 ist eine 4-Bit-Schaltung und so mit werden 4-Bit-Testmuster in die Anschlußschaltungen PCC eingeführt. Um in die eingangsseitigen Anschlußschaltungen PCC[0] bis PCC[3] eingeführt zu werden, werden die Testmuster in der folgenden Reihenfolge der eingangsseitigen Anschluß schaltungen eingeführt: PCC[0] → PCC[1] → PCC[2] → PCC[3].

2. Durchführung

Das Umschaltsignal SM wird auf "0" gesetzt. Wenn das Haltesi gnal HLDO "1" ist, werden die Daten, d. h. das Testmuster nach Abschluß der Einführung des Testmusters in den eingangs seitigen Anschlußschaltungen PCC festgehalten, wobei gleich zeitig Daten in den ausgangsseitigen Anschlußschaltungen PCC festgehalten werden. Wenn bei auf "0" gesetzten Umschaltsi gnal SM das Haltesignal HLDO "0" ist, werden die Eingangsda ten IN an die Eingangsanschlüsse DI weitergegeben und die Ausgangsdaten DO, die die Testergebnisse der Schaltung 1 dar stellen, werden von den Ausgangsanschlüssen OUT ausgegeben. Wenn das Haltesignal HLDO daraufhin von "0" auf "1" gewech selt wird, werden die Eingangsdaten IN in den eingangsseiti gen Anschlußschaltungen PCC festgehalten, während die Aus gangsdaten DO, die die Testergebnisse darstellen, in den aus gangsseitigen Anschlußschaltungen PCC festgehalten werden.

3. Ausgabe der Testergebnisse

Das Umschaltsignal SM wird auf "1" gesetzt. Dabei werden die Testergebnisse sukzessive an dem bzw. den Ausgangsanschlüssen ausgegeben.

Vorstehend wurden die Betriebsweisen der in Fig. 32 gezeig ten Schaltung beschrieben. Wie in Fig. 32 gezeigt, sind zwei Selektoren 102 und 103 zwischen den Eingangsanschlüssen IN für normalen Betrieb und jedem Eingangsanschluß DI in der Schaltung 1 vorgesehen. In gleicher Weise sind zwei Selekto ren 102 und 103 zwischen jedem Ausgangsanschluß DO der Schal tung 1 und jedem Ausgangsanschluß OUT für normalen Betrieb vorgesehen. Daher ist der Aufbau der Schaltung relativ um fangreich und die Geschwindigkeit der Schaltung ist im norma len Betrieb dadurch ungebührlich reduziert.

Aufgabe der vorliegenden Erfindung ist es daher eine Prüf anordnung, insbesondere einen Prüfbus bereitzustellen, bei der bzw. dem der normale Betrieb der Schaltung verbessert ist, wobei gleichzeitig ein zuverlässiger Prüfbetrieb bei vertretbarem Umfang der Schaltung gewährleistet sein soll.

Diese Aufgabe wird alternativ durch die Merkmale einer der Ansprüche 1 bis 7 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen an gegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung umfaßt eine Prüfanordnung, insbesondere ein Prüfbus, eine Anschluß schaltung und eine Steuerschaltung, wobei sich die Prüfanord nung dadurch auszeichnet, daß die Anschlußschaltung erste und zweite Wechselschaltungen, eine Speicherschaltung, einen Ein gangsanschluß, einen Testeingangsanschluß, einen Ausgangsan schluß und erste und zweite Steueranschlüsse aufweist, daß erste und zweite Steuersignale für die Anschlußschaltung, welche jeweils an den ersten und zweiten Steueranschlüssen eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander verschiedenen Lo gik besteht, daß die erste Wechselschaltung einen ersten Ein gangsanschluß, einen zweiten Eingangsanschluß, einen Aus gangsanschluß und einen Steueranschluß aufweist, daß die zweite Wechselschaltung einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß, einen Ausgangsanschluß und einen Steueranschluß aufweist, daß die Speicherschaltung Eingangs- und Ausgangsanschlüsse aufweist, daß der Steueranschluß für die erste Wechselschaltung den ersten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung den Eingangsanschluß für die An schlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung mit dem Ausgangsanschluß der ersten Wechselschaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den ersten logischen Zustand ein nimmt, der zweite Eingangsanschluß für die erste Wechsel schaltung mit dem Ausgangsanschluß für die erste Wechsel schaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Steueranschluß für die zweite Wechselschaltung den zwei ten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung den Testeingangsanschluß der Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der zweiten Wechselschaltung verbunden ist, wenn das zweite Steuersignal dieser Anschlußschaltung den er sten logischen Zustand einnimmt, daß der zweite Eingangsan schluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der Wechselschaltung verbunden ist, wenn das zweite Steuersi gnal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Ausgangsanschluß der zweiten Wech selschaltung mit dem zweiten Eingangsanschluß der ersten Wechselschaltung verbunden ist, daß der Ausgangsanschluß der ersten Wechselschaltung mit dem Eingangsanschluß der Spei cherschaltung verbunden ist, daß der Ausgangsanschluß der Speicherschaltung den Ausgangsanschluß der Anschlußschaltung bildet und gleichzeitig mit dem zweiten Eingangsanschluß der zweiten Wechselschaltung verbunden ist, daß die Steuerschal tung erste und zweite Steuereingangsanschlüsse, erste und zweite Steuerausgangsanschlüsse und einen Testanschluß um faßt, daß erste und zweite Steuereingangssignale und ein Testsignal jeweils an den ersten und zweiten Steuereingangs anschlüssen und dem Testanschluß eingegeben werden, während erste und zweite Steuerausgangssignale an den ersten und zweiten Steuerausgangsanschlüssen der Steuerschaltung jeweils ausgegeben werden, daß die ersten und zweiten Steuereingangs signale der Steuerschaltung, die ersten und zweiten Steuer ausgangssignale und das Testsignal jeweils eine zweiwertige Logik einnehmen, wobei die logischen Zustände der ersten und zweiten Ausgangssteuersignale zur Logik des zweiten Steuereingangssignals gleich sind, wenn das Testsignal einen der beiden Werte der zweiwertigen Logik annimmt, daß die Lo gik des ersten Steuerausgangssignals gleich einer in vertierten Logik des ersten Steuereingangssignals ist und daß die Logik des zweiten Steuerausgangssignals zur Logik des er sten Steuereingangssignals gleich ist, wenn das Testsignal den anderen Wert der zweiwertigen Logik annimmt, daß der er ste Steuerausgangsanschluß der Steuerschaltung mit dem ersten Steueranschluß der Anschlußschaltung verbunden ist, und daß der zweite Steueranschluß der Steuerschaltung mit dem zweiten Steueranschluß der Anschlußschaltung verbunden ist, so daß dadurch eine Steuerung der Anschlußschaltung möglich ist.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung umfaßt eine Prüfanordnung, insbesondere ein Prüfbus, eine Anschluß schaltung und eine Steuerschaltung, wobei sich die Prüfanord nung dadurch auszeichnet, daß die Anschlußschaltung erste und zweite Wechselschaltungen, eine Speicherschaltung, einen Ein gangsanschluß, einen Testeingangsanschluß, einen Ausgangsan schluß und erste und zweite Steueranschlüsse aufweist, daß erste und zweite Steuersignale für die Anschlußschaltung, welche jeweils an den ersten und zweiten Steueranschlüssen eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander verschiedenen Lo gik besteht, daß die erste Wechselschaltung einen ersten Ein gangsanschluß, einen zweiten Eingangsanschluß, einen Aus gangsanschluß und einen Steueranschluß aufweist, daß die zweite Wechselschaltung einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß, einen Ausgangsanschluß und einen Steueranschluß aufweist, daß die Speicherschaltung Eingangs- und Ausgangsanschlüsse aufweist, daß der Steueranschluß für die erste Wechselschaltung den ersten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung den Eingangsanschluß für die An schlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung mit dem Ausgangsanschluß der ersten Wechselschaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den ersten logischen Zustand ein nimmt, der zweite Eingangsanschluß für die erste Wechsel schaltung mit dem Ausgangsanschluß für die erste Wechsel schaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Steueranschluß für die zweite Wechselschaltung den zwei ten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung den Testeingangsanschluß der Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der zweiten Wechselschaltung verbunden ist, wenn das zweite Steuersignal dieser Anschlußschaltung den er sten logischen Zustand einnimmt, daß der zweite Eingangsan schluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der Wechselschaltung verbunden ist, wenn das zweite Steuersi gnal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Ausgangsanschluß der zweiten Wech selschaltung mit dem zweiten Eingangsanschluß der ersten Wechselschaltung verbunden ist, daß der Ausgangsanschluß der ersten Wechselschaltung mit dem Eingangsanschluß der Spei cherschaltung verbunden ist, daß der Ausgangsanschluß der Speicherschaltung den Ausgangsanschluß der Anschlußschaltung bildet und gleichzeitig mit dem zweiten Eingangsanschluß der zweiten Wechselschaltung verbunden ist, daß die Steuerschal tung erste und zweite Steuereingangsanschlüsse und erste und zweite Steuerausgangsanschlüsse aufweist, daß erste und zweite Steuereingangssignale für die Steuerschaltung jeweils an den ersten und zweiten Steuereingangsanschlüssen eingege ben werden, wobei erste und zweite Steuerausgangssignale je weils von den ersten und zweiten Steuerausgangsanschlüssen ausgegeben werden, daß die ersten und zweiten Steuereingangs signale und die ersten und zweiten Steuerausgangssignale der Steuerschaltung jeweils eine zweiwertige Logik einnehmen, wo bei die logischen Zustände der ersten und zweiten Steueraus gangssignale dieser Steuerschaltung zu dem zweiten Steuerein gangssignal gleich sind, wenn das erste Steuereingangssignal der Steuerschaltung den ersten logischen Zustand einnimmt, wobei der logische Zustand des ersten Steuerausgangssignals einer invertierten Logik des ersten Steuereingangssignals und die Logik des zweiten Steuerausgangssignals zur Logik des er sten Steuereingangssignals gleich sind, wenn das erste Steuereingangssignal der Steuerschaltung den zweiten logi schen Zustand einnimmt, daß der erste Steuerausgangsanschluß der Steuerschaltung mit dem ersten Steueranschluß der An schlußschaltung verbunden ist, und daß der zweite Steueraus gangsanschluß der Steuerschaltung mit dem zweiten Steueran schluß der Anschlußschaltung verbunden ist, so daß eine Steuerung der Anschlußschaltung möglich ist.

Gemäß einem dritten Aspekt der vorliegenden Erfindung umfaßt eine Prüfanordnung, insbesondere ein Prüfbus, eine Anschluß schaltung und eine Steuerschaltung, wobei sich die Prüfanord nung dadurch auszeichnet, daß die Anschlußschaltung erste und zweite Wechselschaltungen, eine Speicherschaltung, einen Ein gangsanschluß, einen Testeingangsanschluß, einen Ausgangsan schluß und erste und zweite Steueranschlüsse aufweist, daß erste und zweite Steuersignale für die Anschlußschaltung, welche jeweils an den ersten und zweiten Steueranschlüssen eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander verschiedenen Lo gik besteht, daß die erste Wechselschaltung einen ersten Ein gangsanschluß, einen zweiten Eingangsanschluß, einen Aus gangsanschluß und einen Steueranschluß aufweist, daß die zweite Wechselschaltung einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß, einen Ausgangsanschluß und einen Steueranschluß aufweist, daß die Speicherschaltung Eingangs- und Ausgangsanschlüsse aufweist, daß der Steueranschluß für die erste Wechselschaltung den ersten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung den Eingangsanschluß für die An schlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung mit dem Ausgangsanschluß der ersten Wechselschaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den ersten logischen Zustand ein nimmt, der zweite Eingangsanschluß für die erste Wechsel schaltung mit dem Ausgangsanschluß für die erste Wechsel schaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Steueranschluß für die zweite Wechselschaltung den zwei ten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung den Testeingangsanschluß der Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der zweiten Wechselschaltung verbunden ist, wenn das zweite Steuersignal dieser Anschlußschaltung den er sten logischen Zustand einnimmt, daß der zweite Eingangsan schluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der Wechselschaltung verbunden ist, wenn das zweite Steuersi gnal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Ausgangsanschluß der zweiten Wech selschaltung mit dem zweiten Eingangsanschluß der ersten Wechselschaltung verbunden ist, daß der Ausgangsanschluß der ersten Wechselschaltung mit dem Eingangsanschluß der Spei cherschaltung verbunden ist, daß der Ausgangsanschluß der Speicherschaltung den Ausgangsanschluß der Anschlußschaltung bildet und gleichzeitig mit dem zweiten Eingangsanschluß der zweiten Wechselschaltung verbunden ist, daß die Steuerschal tung erste bis dritte Steuereingangsanschlüsse, einen ersten und zweiten Steuerausgangsanschluß und einen Testanschluß aufweist, daß erste bis dritte Steuereingangssteuersignale für die Steuerschaltung und ein Testsignal jeweils an den er sten bis dritten Steuereingangsanschlüssen und dem Testan schluß eingegeben werden, während jeweils ein erstes und zweites Steuerausgangssignal von den ersten und zweiten Steu erausgangsanschlüssen von der Steuerschaltung ausgegeben wer den, daß die ersten bis dritten Steuereingangssignale, das erste und zweite Steuerausgangssignal und das Testsignal der Steuerschaltung jeweils eine zweiwertige Logik einnehmen, wo bei die logischen Zustände der ersten und zweiten Steuerausgangssignale der Steuerschaltung zu dem des zweiten Steuereingangssignals der Steuerschaltung gleich sind, wenn das Testsignal eine der zweiwertigen Logiken annimmt, daß die logischen Zustände des ersten und zweiten Steuerausgangssi gnals zu den Logiken des ersten und dritten Steuereingangssi gnals der Steuerschaltung jeweils gleich sind, wenn das Test signal den anderen Wert der zweiwertigen Logik annimmt, daß der erste Steuerausgangsanschluß der Steuerschaltung mit dem ersten Steueranschluß der Anschlußschaltung verbunden ist, und daß der zweite Steuerausgangsanschluß der zweiten Steuer schaltung mit dem zweiten Steueranschluß der Anschlußschal tung verbunden ist, um so eine Steuerung der Anschlußschal tung zu ermöglichen.

Gemäß einem vierten Aspekt der vorliegenden Erfindung umfaßt eine Prüfanordnung, insbesondere ein Prüfbus, eine Anschluß schaltung und eine Steuerschaltung, wobei sich die Prüfanord nung dadurch auszeichnet, daß die Anschlußschaltung erste und zweite Wechselschaltungen, eine Speicherschaltung, einen Ein gangsanschluß, einen Testeingangsanschluß, einen Ausgangsan schluß und erste und zweite Steueranschlüsse aufweist, daß erste und zweite Steuersignale für die Anschlußschaltung, welche jeweils an den ersten und zweiten Steueranschlüssen eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander verschiedenen Lo gik besteht, daß die erste Wechselschaltung einen ersten Ein gangsanschluß, einen zweiten Eingangsanschluß, einen Aus gangsanschluß und einen Steueranschluß aufweist, daß die zweite Wechselschaltung einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß, einen Ausgangsanschluß und einen Steueranschluß aufweist, daß die Speicherschaltung Eingangs- und Ausgangsanschlüsse aufweist, daß der Steueranschluß für die erste Wechselschaltung den ersten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung den Eingangsanschluß für die An schlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung mit dem Ausgangsanschluß der ersten Wechselschaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den ersten logischen Zustand ein nimmt, der zweite Eingangsanschluß für die erste Wechsel schaltung mit dem Ausgangsanschluß für die erste Wechsel schaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Steueranschluß für die zweite Wechselschaltung den zwei ten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung den Testeingangsanschluß der Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der zweiten Wechselschaltung verbunden ist, wenn das zweite Steuersignal dieser Anschlußschaltung den er sten logischen Zustand einnimmt, daß der zweite Eingangsan schluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der Wechselschaltung verbunden ist, wenn das zweite Steuersi gnal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Ausgangsanschluß der zweiten Wech selschaltung mit dem zweiten Eingangsanschluß der ersten Wechselschaltung verbunden ist, daß der Ausgangsanschluß der ersten Wechselschaltung mit dem Eingangsanschluß der Spei cherschaltung verbunden ist, daß der Ausgangsanschluß der Speicherschaltung den Ausgangsanschluß der Anschlußschaltung bildet und gleichzeitig mit dem zweiten Eingangsanschluß der zweiten Wechselschaltung verbunden ist, daß die Steuerschal tung erste bis dritte Steuereingangsanschlüsse, einen ersten und zweiten Steuerausgangsanschluß und einen Testanschluß aufweist, daß erste bis dritte Steuereingangssignale für die Steuerschaltung und ein Testsignal jeweils an den ersten bis dritten Steuereingangsanschlüssen und dem Testanschluß einge geben werden, während ein erstes und zweites Steuerausgangs signale von den ersten und zweiten Steuerausgangsanschlüssen von der Steuerschaltung jeweils ausgegeben werden, daß die ersten bis dritten Steuereingangssignale, das erste und zweite Steuerausgangssignal und das Testsignal der Steuer schaltung jeweils eine zweiwertige Logik einnehmen, wobei die logischen Zustände der ersten und zweiten Steuerausgangssi gnale für die Steuerschaltung zu den logischen Zuständen des zweiten Steuereingangssignals gleich sind, wenn das Testsi gnal einen der beiden logischen Werte annimmt und das erste und dritte Steuereingangssignal jeweils den ersten logischen Zustand einnehmen, wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals jeweils zu den logischen Zuständen des ersten und dritten Steuereingangssignals gleich sind, wenn das Testsignal den anderen Wert der zweiwertigen Logik annimmt, daß der erste Steuerausgangsanschluß der Steuerschaltung mit dem ersten Steueranschluß der Anschluß schaltung verbunden ist, und daß der zweite Steuerausgangsan schluß der Steuerschaltung mit dem zweiten Steueranschluß der Anschlußschaltung verbunden ist, um so die Anschlußschaltung zu steuern.

Gemäß einem fünften Aspekt der vorliegenden Erfindung umfaßt eine Prüfanordnung, insbesondere ein Prüfbus, eine Anschluß schaltung und eine Steueranordnung, wobei sich die Prüf anordnung dadurch auszeichnet, daß die Anschlußschaltung er ste und zweite Wechselschaltungen, eine Speicherschaltung, einen Eingangsanschluß, einen Testeingangsanschluß, einen Ausgangsanschluß und erste und zweite Steueranschlüsse auf weist, daß erste und zweite Steuersignale für die Anschlußschaltung, welche jeweils an den ersten und zweiten Steueranschlüssen eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander verschiedenen Logik besteht, daß die erste Wechselschaltung einen ersten Eingangsanschluß, einen zweiten Eingangsan schluß, einen Ausgangsanschluß und einen Steueranschluß auf weist, daß die zweite Wechselschaltung einen ersten Eingangs anschluß, einen zweiten Eingangsanschluß, einen Ausgangsan schluß und einen Steueranschluß aufweist, daß die Speicher schaltung Eingangs- und Ausgangsanschlüsse aufweist, daß der Steueranschluß für die erste Wechselschaltung den ersten Steueranschluß für die Anschlußschaltung bildet, daß der er ste Eingangsanschluß der ersten Wechselschaltung den Ein gangsanschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung mit dem Aus gangsanschluß der ersten Wechselschaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den ersten logischen Zustand einnimmt, der zweite Eingangsanschluß für die erste Wechselschaltung mit dem Ausgangsanschluß für die erste Wechselschaltung verbunden ist, wenn das erste Steuer signal für die Anschlußschaltung den zweiten logischen Zu stand einnimmt, daß der Steueranschluß für die zweite Wechselschaltung den zweiten Steueranschluß für die Anschluß schaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung den Testeingangsanschluß der Anschlußschal tung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der zweiten Wech selschaltung verbunden ist, wenn das zweite Steuersignal die ser Anschlußschaltung den ersten logischen Zustand einnimmt, daß der zweite Eingangsanschluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der Wechselschaltung verbunden ist, wenn das zweite Steuersignal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Ausgangsanschluß der zweiten Wechselschaltung mit dem zweiten Eingangsanschluß der ersten Wechselschaltung verbunden ist, daß der Ausgangs anschluß der ersten Wechselschaltung mit dem Eingangsanschluß der Speicherschaltung verbunden ist, daß der Ausgangsanschluß der Speicherschaltung den Ausgangsanschluß der Anschlußschal tung bildet und gleichzeitig mit dem zweiten Eingangsanschluß der zweiten Wechselschaltung verbunden ist, daß die Steuerschaltung erste bis dritte Steuereingangsanschlüsse und einen ersten und zweiten Steuerausgangsanschluß aufweist, daß erste bis dritte Steuereingangssignale jeweils an den ersten bis dritten Steuereingangsanschlüssen eingegeben werden, wäh rend erste und zweite Steuerausgangssignale jeweils von den ersten und zweiten Steuerausgangsanschlüssen der Steuerschal tung ausgegeben werden, daß die ersten bis dritten Steuerein gangssignale und das erste und zweite Steuerausgangssignal der Steuerschaltung jeweils eine zweiwertige Logik einnehmen, wobei die logischen Zustände des ersten und zweiten Steuer ausgangssignals zum logischen Zustand des zweiten Steuerein gangssignals gleich sind, wenn das erste Steuereingangssignal den ersten logischen Zustand einnimmt, wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals jeweils zu den logischen Zuständen des ersten und dritten Steuerein gangssignals gleich sind, wenn das erste Steuereingangssignal der Steuerschaltung den zweiten logischen Zustand einnimmt, daß der erste Steuerausgangsanschluß der Steuerschaltung mit dem ersten Steueranschluß der Anschlußschaltung verbunden ist, und daß der zweite Steuerausgangsanschluß der Steuer schaltung mit dem zweiten Steueranschluß der Anschlußschal tung verbunden ist, um so eine Steuerung der Anschlußschal tung zu ermöglichen.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung umfaßt eine Prüfanordnung eine Anschlußschaltung und eine Steuer schaltung, wobei sich die Prüfanordnung dadurch auszeichnet, daß die Anschlußschaltung erste und zweite Wechselschaltun gen, eine Speicherschaltung, einen Eingangsanschluß, einen Testeingangsanschluß, einen Ausgangsanschluß und erste und zweite Steueranschlüsse aufweist, daß erste und zweite Steu ersignale für die Anschlußschaltung, welche jeweils an den ersten und zweiten Steueranschlüssen eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander verschiedenen Logik besteht, daß die er ste Wechselschaltung einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß, einen Ausgangsanschluß und einen Steueranschluß aufweist, daß die zweite Wechselschaltung einen ersten Eingangsanschluß, einen zweiten Eingangsan schluß, einen Ausgangsanschluß und einen Steueranschluß auf weist, daß die Speicherschaltung Eingangs- und Aus gangsanschlüsse aufweist, daß der Steueranschluß für die er ste Wechselschaltung den ersten Steueranschluß für die An schlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung den Eingangsanschluß für die An schlußschaltung bildet, daß der erste Eingangsanschluß der ersten Wechselschaltung mit dem Ausgangsanschluß der ersten Wechselschaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den ersten logischen Zustand ein nimmt, der zweite Eingangsanschluß für die erste Wechsel schaltung mit dem Ausgangsanschluß für die erste Wechsel schaltung verbunden ist, wenn das erste Steuersignal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Steueranschluß für die zweite Wechselschaltung den zwei ten Steueranschluß für die Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung den Testeingangsanschluß der Anschlußschaltung bildet, daß der erste Eingangsanschluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der zweiten Wechselschaltung verbunden ist, wenn das zweite Steuersignal dieser Anschlußschaltung den er sten logischen Zustand einnimmt, daß der zweite Eingangsan schluß der zweiten Wechselschaltung mit dem Ausgangsanschluß der Wechselschaltung verbunden ist, wenn das zweite Steuersi gnal für die Anschlußschaltung den zweiten logischen Zustand einnimmt, daß der Ausgangsanschluß der zweiten Wech selschaltung mit dem zweiten Eingangsanschluß der ersten Wechselschaltung verbunden ist, daß der Ausgangsanschluß der ersten Wechselschaltung mit dem Eingangsanschluß der Spei cherschaltung verbunden ist, daß der Ausgangsanschluß der Speicherschaltung den Ausgangsanschluß der Anschlußschaltung bildet und gleichzeitig mit dem zweiten Eingangsanschluß der zweiten Wechselschaltung verbunden ist, daß die Steuerschal tung erste bis dritte Steuereingangsanschlüssen und erste und zweite Steuerausgangsanschlüsse aufweist, wobei erste bis dritte Steuereingangssignale jeweils an den ersten bis drit ten Steuereingangsanschlüssen eingegeben werden, während er ste und zweite Steuerausgangssignale von der Steuerschaltung jeweils an den ersten und zweiten Steuerausgangsanschlüssen ausgegeben werden, daß die ersten bis dritten Steuereingangssignale und das erste und zweite Steueraus gangssignal der Steuerschaltung jeweils eine zweiwertige Lo gik einnehmen, wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals zu den logischen Zustand des zweiten Steuereingangssignals gleich sind, wenn das erste und dritte Steuereingangssignal der Steuerschaltung einen ersten logischen Zustand einnehmen, wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals jeweils zu den logi schen Zuständen des ersten und dritten Steuereingangssignals gleich sind, wenn das erste Steuereingangssignal den zweiten logischen Zustand einnimmt, daß der erste Steuerausgangsan schluß der Steuerschaltung mit dem ersten Steueranschluß der Anschlußschaltung verbunden ist, und daß der zweite Steuerausgangsanschluß der Steuerschaltung mit dem zweiten Steueranschluß der Anschlußschaltung verbunden ist, um so eine Steuerung der Anschlußschaltung zu ermöglichen.

Gemäß einem siebten Aspekte der vorliegenden Erfindung umfaßt eine Prüfanordnung, insbesondere ein Prüfbus, eine Anschluß schaltung und eine Steuerschaltung, wobei die Prüfanordnung sich dadurch auszeichnet, daß die Anschlußschaltung einen Eingangsanschluß, einen Testeingangsanschluß, einen Ausgangs anschluß, erste und zweite Steueranschlüsse und einen Erwar tungswertanschluß aufweist, daß erste und zweite Steuersi gnale für die Anschlußschaltung, die an den ersten und zwei ten Steueranschlüssen eingeführt werden, eine zweiwertige Lo gik einnehmen, die aus einer ersten und einer zweiten jeweils voneinander verschiedenen Logik besteht, daß die Anschluß schaltung ein am Eingangsanschluß eingegebenes Signal am Aus gangsanschluß ausgibt, wenn das erste Steuersignal der An schlußschaltung einen ersten logischen Zustand einnimmt, daß die Anschlußschaltung ein am Testeingangsanschluß einge gebenes Signal am Ausgangsanschluß ausgibt, wenn das erste Steuersignal den zweiten logischen Zustand einnimmt und wenn das zweite Steuersignal für die Anschlußschaltung einen er sten logischen Zustand einnimmt, daß die Anschlußschaltung das Ausgeben eines Signals am Ausgangsanschluß beibehält, das vom Ausgangsanschluß ausgegeben wurde, wenn der logische Zu stand eines im Erwartungswertanschluß eingegebenen Signals und des am Eingangsanschluß der Anschlußschaltung eingegebe nen Signals übereinstimmen und daß die Anschlußschaltung das Ausgeben des ersten logischen Zustandes vom Ausgangsanschluß der Anschlußschaltung beibehält, wenn die Logik des am Erwar tungswertanschluß eingegebenen Signals und des am Eingangsan schluß eingegebenen Signals voneinander abweichen, wenn das erste und zweite Steuersignal für die Anschlußschaltung je weils den zweiten logischen Zustand einnehmen, daß die Steu erschaltung erste bis dritte Eingangsanschlüsse und einen er sten und zweiten Ausgangsanschluß aufweist, daß die ersten bis dritten Steuereingangssignale für die Steuerschaltung je weils an ersten bis dritten Eingangsanschlüssen eingegeben werden, während die ersten und zweiten Steuerausgangssignale jeweils an ersten und zweiten Ausgangsanschlüssen der Steuer schaltung ausgegeben werden, daß die ersten bis dritten Steuereingangssignale und das erste und zweite Steueraus gangssignal der Steuerschaltung jeweils eine zweiwertige Lo gik einnehmen, wobei die logischen Zustände der ersten und zweiten Steuerausgangssignale jeweils zu denen des zweiten Steuereingangssignals gleich sind, wenn erstes und drittes Steuereingangssignal der Steuerschaltung einen ersten logi schen Zustand einnehmen, wobei die logischen Zustände des er sten und zweiten Steuerausgangssignals jeweils zu denen des ersten und dritten Steuereingangssignals gleich sind, wenn das erste Eingangssteuersignal der Steuerschaltung einen zweiten logischen Zustand einnimmt, daß der erste Ausgangsan schluß der Steuerschaltung mit dem ersten Steueranschluß der Anschlußschaltung verbunden ist, und daß der zweite Ausgangs anschluß der Steuerschaltung mit dem zweiten Steueranschluß der Anschlußschaltung verbunden ist, um so eine Steuerung der Anschlußschaltung zu ermöglichen.

Gemäß einem achten Aspekt der vorliegenden Erfindung zeichnet sich die Prüfanordnung weiterhin dadurch aus, daß die An schlußschaltung weiterhin ein Vergleichsanschluß und einen Erwartungswertanschluß aufweist und ein Exklusiv-ODER-Ele ment, ein NAND-Element und ein UND-Element aufweist, daß ein am Vergleichsanschluß einzugebendes Vergleichssignal die zweiwertige Logik einnimmt, daß das Exklusiv-ODER-Element ein Ausgangsanschluß und zwei Eingangsanschlüsse umfaßt, daß das NAND-Element einen Ausgangsanschluß und zwei Eingangsan schlüsse umfaßt, daß das UND-Element einen Ausgangsanschluß und zwei Eingangsanschlüsse umfaßt, daß die Verbindung zwi schen dem Ausgangsanschluß der Speicherschaltung und dem zweiten Eingangsanschluß der zweiten Wechselschaltung über das UND-Element erfolgt, daß eines der beiden Eingangsan schlüsse des Exklusiv-ODER-Elements den Erwartungswertan schluß bildet, daß der andere Anschluß des Exklusiv-ODER-Ele mentes und der erste Eingangsanschluß der ersten Wechsel schaltung verbunden sind, daß der Ausgangsanschluß des Exklu siv-ODER-Elementes mit einem der Eingangsanschlüsse des NAND-Elements verbunden ist, daß der andere Eingangsanschluß des NAND-Elements den Vergleichsanschluß bildet, daß der Aus gangsanschluß des NAND-Elementes mit einem der Eingangsan schlüsse des UND-Elementes verbunden ist, und daß der Aus gangsanschluß der Speicherschaltung mit dem anderen der Ein gangsanschlüsse des UND-Elementes verbunden ist.

Gemäß einem neunten Aspekt ist die Prüfanordnung weiterhin so ausgebildet, daß die Anschlußschaltung weiterhin einen Ver gleichsanschluß und einen Erwartungswertanschluß sowie ein Exklusiv-ODER-Element und ein NAND-Element umfaßt, daß die Speicherschaltung weiterhin einen Initialisierungsanschluß umfaßt, daß ein am Vergleichsanschluß einzugebendes Ver gleichssignal eine zweiwertige Logik annimmt, daß das Exklu siv-ODER-Element einen Ausgangsanschluß und zwei Eingangsan schlüsse umfaßt, daß das NAND-Element einen Ausgangsanschluß und zwei Eingangsanschlüsse umfaßt, daß einer der beiden An schlüsse des Exklusiv-ODER-Elementes den Erwartungswertan schluß bildet, daß der andere Eingangsanschluß des Exklu siv-ODER-Elements und der erste Eingangsanschluß der ersten Wech selschaltung verbunden sind, daß der Ausgangsanschluß des Ex klusiv-ODER-Elementes mit einem der Eingangsanschlüsse des NAND-Elementes verbunden ist, daß der andere Eingangsanschluß des NAND-Elementes den Vergleichsanschluß bildet, daß der Ausgangsanschluß des NAND-Elementes an den Initialisierungs anschluß der Speicherschaltung angeschlossen ist.

Gemäß einem zehnten Aspekt der vorliegenden Erfindung ist die Schaltung, welche die Prüfanordnung bildet, eine Prüfanordnung, die für einen RAM vorgesehen ist, wobei sie sich dadurch aus zeichnet, daß jeweils eine Anschlußschaltung an allen Schreib- und Leseanschlüssen vorgesehen ist, daß der Schreib anschluß mit dem Ausgangsanschluß der für den Schreibanschluß vorgesehenen Anschlußschaltung verbunden ist, daß der Lesean schluß mit dem Eingangsanschluß der für den Leseanschluß vor gesehenen Anschlußschaltung verbunden ist, daß als Steuer schaltung eine Schreibsteuerschaltung vorgesehen ist, welche die Anschlußschaltung steuert, die für jeden Schreibanschluß vorgesehen ist, daß weiterhin als Steuerschaltung eine Lese steuerschaltung vorgesehen ist, die die Anschlußschaltung steuert, die für jeden Leseanschluß vorgesehen ist, und daß die Steuerung durch die Schreibsteuerschaltung und die Steue rung durch die Lesesteuerschaltung unabhängig voneinander sind.

Bei dem Aufbau gemäß dem ersten bis sechsten Aspekt der vor liegenden Erfindung ist eine einzige Wechselschaltung zwi schen den Eingangs- und Ausgangsanschlüssen der Anschluß schaltung vorgesehen. Daher wird der Schaltungsaufbau dadurch reduziert, daß der Anschluß für den Normalbetrieb an den Ein gangsanschluß der Anschlußschaltung angeschlossen wird, so daß die Schaltgeschwindigkeit im Normalbetrieb verbessert ist.

Beim Aufbau gemäß dem ersten Aspekt der vorliegendem Erfin dung wird eine Steuerschaltung verwendet, die den Logikzu stand vom ersten und zweiten Eingangssteuersignal der Steuer schaltung bei der Steuerung der Anschlußschaltung ignoriert und zwar dadurch, daß sie das Testsignal für die Steuerschal tung erhält. Daher kann die Anschlußschaltung unabhängig vom logischen Zustand des zu ignorierenden Eingangssteuersignals gesteuert werden.

Beim Aufbau gemäß dem zweiten Aspekt der vorliegenden Erfin dung wird eine Steuerschaltung verwendet, welche die An schlußschaltung dadurch steuert, daß sie erste und zweite Eingangssteuersignale in der Steuerschaltung erhält. Daher läßt sich die Anschlußschaltung durch eine geringere Anzahl von Steuersignalen als beim ersten Aspekt der vorliegenden Erfindung steuern.

Beim Aufbau gemäß dem dritten Aspekt der vorliegenden Erfin dung wird eine Steuerschaltung verwendet, die sowohl das er ste als auch dritte Eingangssteuersignal der Steuerschaltung oder das zweite Eingangssteuersignal bei der Steuerung der Anschlußschaltung ignoriert und zwar dadurch, daß sie ein für die Steuerschaltung vorgesehenes Testsignal erhält. Daher läßt sich die Anschlußschaltung unabhängig vom Logikzustand der ignorierten Eingangssteuersignale bzw. des ignorieren Eingangssteuersignals steuern.

Beim Aufbau gemäß dem vierten Aspekt der vorliegenden Erfin dung wird eine Steuerschaltung verwendet, die sowohl das er ste als auch dritte Eingangssteuersignal der Steuerschaltung oder das zweite Eingangssteuersignal der Steuerschaltung bei der Steuerung der Anschlußschaltung ignoriert und zwar da durch, daß sie das für die Steuerschaltung vorgesehene Test signal in einer solchen Einstellung erhält, daß das erste und dritte Eingangssteuersignal den ersten logischen Zustand an nehmen, wenn das Testsignal für die Steuerschaltung den er sten logischen Zustand einnimmt. Daher läßt sich die An schlußschaltung unabhängig vom Logikzustand der ignorierten Eingangssteuersignale bzw. des ignorierten Eingangssteuersi gnals steuern.

Beim Aufbau gemäß dem fünften Aspekt der vorliegenden Erfin dung wird eine Steuerschaltung verwendet, sowohl das erste als auch dritte Eingangssteuersignal der Steuerschaltung oder das zweite Eingangssteuersignal der Steuerschaltung beim Steuern der Anschlußschaltung ignoriert und zwar dadurch, daß das erste Eingangssteuersignal für die Steuerschaltung in ei ner solchen Einstellung erhalten wird, daß das erste Ein gangssteuersignal der Steuerschaltung den ersten logischen Zustand im Normalbetrieb einnimmt. Daher läßt sich die An schlußschaltung unabhängig vom Logikzustand der ignorierten Eingangssteuersignale bzw. des ignorierten Eingangssteuersi gnals steuern.

Beim Aufbau gemäß dem sechsten Aspekt der vorliegenden Erfin dung wird eine Steuerschaltung verwendet, die sowohl das er ste als auch dritte Eingangssteuersignal der Steuerschaltung oder das zweite Eingangssteuersignal der Steuerschaltung beim Steuern der Anschlußschaltung ignoriert und zwar dadurch, daß das erste Eingangssteuersignal für die Steuerschaltung in so einer Einstellung erhalten wird, daß das erste und dritte Eingangssteuersignal im Normalbetrieb den ersten logischen Zustand einnehmen. Daher läßt sich die Anschlußschaltung un abhängig vom Logikzustand der ignorierten Eingangssteuersi gnale bzw. des ignorierten Eingangssteuersignals steuern.

Beim Aufbau gemäß dem siebten Aspekt der vorliegenden Erfin dung führt die Anschlußschaltung ein Festhalten des Signals und eine Komprimierung der Testergebnisse durch, wenn das er ste und zweite Eingangssteuersignal der Steuerschaltung den zweiten logischen Zustand einnehmen. Durch die Komprimierung der Testergebnisse müssen die Testergebnisse nicht soft beob achtet werden. Die zur Beobachtung erforderliche Zeit kann daher bedeutend reduziert werden.

Beim Aufbau gemäß dem achten und neunten Aspekt der vorlie genden Erfindung wird die Logik des Vergleichssignals zum Festhalten der in der Speicherschaltung gespeicherten Daten und zum Komprimieren der Testergebnisse umgeschaltet, wenn das erste und zweite Eingangssteuersignal der Anschlußschal tung den zweiten logischen Zustand einnimmt. Durch die Kom primierung der Testergebnisse müssen die Testergebnisse nicht sooft beobachtet werden. Die für die Beobachtung erforderli che Zeit läßt sich dadurch deutlich reduzieren.

Beim Aufbau gemäß dem zehnten Aspekt der vorliegenden Erfin dung ist die Steuerung, welche von der Schreibsteuerschaltung und die Steuerung welche von der Lesesteuerschaltung ausge führt wird unabhängig. Daher läßt sich ein synchroner Betrieb im Schreibanschluß und im Leseanschluß unabhängig steuern bzw. überprüfen.

Beim Aufbau gemäß dem elften Aspekt der vorliegenden Erfin dung ist die durch die Adreßschreibsteuerschaltung ausgeübte Steuerung, die von der Schreibeingangssteuerschaltung aus geübte Steuerung, die von der Adreßlesesteuerschaltung aus geübte Steuerung und die von der Ausgangslesesteuerschaltung ausgeübte Steuerung voneinander unabhängig. Daher lassen sich die entsprechenden synchronen Betriebsvorgänge im Adressen schreibanschluß, im Schreibeingabeanschluß, im Adressenausle seanschluß und im Leseausgangsanschluß voneinander unabhängig steuern.

Das Ziel der vorliegenden Erfindung liegt also darin, eine Prüfanordnung bereitzustellen für einen Betriebstest einer logischen Schaltung, wobei die Prüfanordnung im Normalbetrieb eine hohe Geschwindigkeit gewährleisten soll.

Die Erfindung wird nachstehend hinsichtlich weiterer Merkmale und Vorteile anhand der Beschreibung von Ausführungsbeispiel und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert.

Hierbei zeigen:

Fig. 1 ein Schaltdiagramm, das eine Prüfanordnung für eine logische Schaltung zeigt, die aus Prüf schaltungen TC und einer Steuerschaltung CTL1 gemäß einer ersten Ausführungsform der vorlie genden Erfindung besteht;

Fig. 2 ein Schaltdiagramm, das den Aufbau einer der Anschlußschaltungen CC veranschaulicht;

Fig. 3 ein Schaltdiagramm, das den Aufbau der Prüf schaltungen TC gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;

Fig. 4 ein Schaltdiagramm, das eine Vielzahl logischer Schaltungen zeigt, die mit einem Prüfbus verse hen sind, der aus Prüfschaltungen TC besteht;

Fig. 5 ein Schaltdiagramm, das eine Schaltung mit ei ner Abtastflipflop-Schaltung HSFF zeigt;

Fig. 6 ist ein Schaltdiagramm, das die Abtastflipflop-Schal tung HSFF gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 7 ein Schaltdiagramm, das eine Steuerschaltung CTL2 zeigt;

Fig. 8 ein Schaltdiagramm, das den Aufbau eines mit zwei Eingängen versehenen Selektors zeigt;

Fig. 9 ein Schaltdiagramm, das eine Steuerschaltung CTL2a zeigt;

Fig. 10 ein Schaltdiagramm, das eine Prüfanordnung für eine logische Schaltung zeigt, die eine Prüf schaltung CTC gemäß einer zweiten Ausführungs form der vorliegenden Erfindung umfaßt;

Fig. 11 ein Schaltdiagramm, das den Aufbau einer der Anschlußschaltungen CCC zeigt;

Fig. 12 ein Schaltdiagramm, das eine Anschlußschaltung CCCr zeigt;

Fig. 13 ein Schaltdiagramm, das die Prüfschaltung CTC zeigt, die mit Anschlußschaltungen CCC ausge bildet ist;

Fig. 14 ein Schaltdiagramm, das Steuerschaltungen CTL3 und CCTL3 zeigt, die jeweils die Prüfschaltun gen TC und CTC steuern;

Fig. 15 ein Schaltdiagramm, das eine Schaltung zeigt, die mit einem Prüfbus für eine Vielzahl von lo gischer Schaltungen ausgestattet ist;

Fig. 16 ein Schaltdiagramm, das mit einer Schaltung mit Abtastflipflop-Schaltungen HSFF und HSFFa ver sehen ist;

Fig. 17 ein Schaltdiagramm, das die Eingangsseite der in Fig. 14 dargestellten Schaltung zeigt;

Fig. 18 ein Schaltdiagramm, das eine Steuerschaltung CTL3a zeigt, die die gleiche Funktionsweise wie die Steuerschaltung CTL3 aufweist;

Fig. 19 ein Schaltdiagramm, das eine mit einem Haltean schluß HLDO versehene Schaltung zeigt, die mit einer CLT3 über eine Abtastflipflop-Schaltung HSFF in Verbindung steht;

Fig. 20 ein Schaltdiagramm, das eine Prüfschaltung TCS gemäß einer zweiten Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 21 ein Schaltdiagramm, das eine Steuerschaltung CTL5 gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 22 ein Schaltdiagramm, das eine Steuerschaltung CTL5a zeigt;

Fig. 23 ein Schaltdiagramm, das eine Steuerschaltung CTL6 zeigt;

Fig. 24 ein Schaltdiagramm, das eine Steuerschaltung CTL6a zeigt;

Fig. 25 ein Schaltdiagramm, das eine Steuerschaltung CTL7 zeigt;

Fig. 26 ein Schaltdiagramm, das eine Steuerschaltung CTL7a zeigt;

Fig. 27 ein Schaltdiagramm, das ein Steuerschaltung CTL7b zeigt;

Fig. 28 ein Schaltdiagramm, das einen RAM-Speicher zeigt, der mit einem Prüfbus gemäß einer vier ten Ausführungsform der vorliegenden Erfindung versehen ist;

Fig. 29 ein Schaltdiagramm, das eine noch verbesserte Abwandlung der in Fig. 28 gezeigten Schaltung darstellt;

Fig. 30 ein Schaltdiagramm, das eine logische Schaltung zeigt, welche eine Haltefunktion aufweist;

Fig. 31 ein Schaltdiagramm, das den Umwandlungszustand einer Flipflop-Schaltung 4 zu einem Abtast flipflop SFF veranschaulicht;

Fig. 32 ein Schaltdiagramm, das eine Schaltung zeigt, die durch Umwandlung der in Fig. 30 gezeigten
Flipflop-Schaltung gemäß Fig. 31 erhalten wird; und

Fig. 33 ein Schaltdiagramm, das eine Anschlußschaltung PCC zeigt.

Erste Ausführungsform

In Fig. 1 ist ein Schaltdiagramm einer logischen Schaltung dargestellt, die mit einer Steuerschaltung und mit einer Prüfschaltung gemäß einer ersten Ausführungsform der vorlie genden Erfindung versehen ist. Schaltungen, die in Aufbau, Funktion etc. zu denen vorstehend als Stand der Technik be schriebenen identisch sind, sind mit den gleichen Bezugszei chen versehen.

Wie in Fig. 1 dargestellt wird die Eingabe/Ausgabe der als logischen Schaltung ausgebildeten Schaltun 99999 00070 552 001000280000000200012000285919988800040 0002019633700 00004 99880g 1 durch Prüf schaltungen TC gesteuert.

Die Schaltung 1 wird nachstehend beschrieben. Die Schaltung 1 umfaßt Eingangsanschlüsse DI[0] bis DI[3] und Ausgangsan schlüsse DO[0] bis DO[3]. Die Schaltung 1 ist so ausgelegt, daß sie Ausgangsdaten an den Ausgangsanschlüssen DO[0] bis DO[3] ausgibt, wobei die Ausgangsdaten spezifisch zu den an die Eingangsanschlüsse DI[0] bis DI[3] gelieferten Eingangs daten DI[0] bis DI[3] sind. Als Schaltung 1 kann beispiels weise eine Verknüpfungsschaltung oder eine Speicherschaltung wie beispielsweise ein RAM-Speicher aufgeführt werden.

Obwohl die bei dieser Ausführungsform dargestellte Schaltung eine 4-Bit-Schaltung ist, ist die Anwendung der erfindungsge mäßen Prüfanordnung nicht auf eine solche 4-Bit-Logik be schränkt. Vielmehr kann die erfindungsgemäße Prüfschaltung auf eine logische Schaltung mit beliebiger Bitzahl angewandt werden. Die in eckigen Klammern angegebenen Zahlen, die den Daten- oder Anschlußbezeichnungen angefügt sind, bezeichnen die Bitzahl der Daten. Wie oben erwähnt sind die an den sich entsprechenden Anschlüssen ein- bzw. ausgegebenen Daten mit einander jeweils über ihre Bitzahl verknüpft. Daher werden die Bitzahlen nachfolgenden beiseite gelassen, wenn Daten oder Anschlüsse generell angesprochen werden und keine Verän derung oder Besonderheit bezüglich einer Bitzahl berücksich tigt werden muß. Daher entsprechen, auch wenn die Bitzahlen beiseite gelassen werden, die jeweiligen Daten den Anschlüs sen der entsprechenden Bitzahlen. Um jedoch die Zusammengehö rigkeit von jedem Bit besonders herauszustellen, wird auch im Einzelfall die Bezeichnung DI[N] verwendet. Dabei bezeichnet N eine beliebige Bitzahl zwischen 0, 1, 2 und 3, wenn nicht anders angegeben.

Die mit der Eingabe bzw. Ausgabe der Daten zusammenhängenden Schaltungen werden nachfolgend beschrieben. Die Prüfschaltun gen TC werden zwischen die Eingangsanschlüsse DI der Schal tung 1 und den Eingangsanschlüssen IN und zwischen die Aus gangsanschlüsse DO und die Ausgangsanschlüsse OUT jeweils eingesetzt. Jede Prüfschaltung TC umfaßt Eingangsanschlüsse d[0] bis d[3], Ausgangsanschlüsse q[0] bis q[3], einen Ein gangsabtastanschluß si, einen Testhalteanschluß thld, einen Umschalt-Anschluß sm und einen Ausgangsabtast-Anschluß so.

Die Betriebsweisen aller Prüfschaltungen TC werden nun je weils unter einem Testhaltesignal thld und einem Umschaltsi gnal sm beschrieben, wobei das Haltesignal an den Haltean schluß thld und das Umschaltsignal an den Umschaltanschluß sm gegeben werden. Wenn das Umschaltsignal "0" ist, nimmt die Prüfschaltung TC die an den Eingangsanschlüssen d eingeführ ten Daten auf und gibt dieselben an den Ausgangsanschlüssen q als solche aus. Wenn das Umschaltsignal "1" und das Testhal tesignal thld "0" ist, nimmt die Prüfschaltung TC die in den Eingangsabtastanschluß si eingeführten Daten auf und gibt dieselben am Ausgangsabtast-Anschluß so aus. Wenn das Um schaltsignal "1" und das Haltesignal "1" ist, werden die Da ten in den Anschlußschaltungen CC festgehalten, die in der Prüfschaltung TC, wie später noch näher erläutert, vorgesehen sind.

Die Prüfschaltung TC, welche die vorgenannten Schaltbetriebe durchführt, wird unter Verwendung der Anschlußschaltungen CC erreicht. Der Aufbau einer Anschlußschaltung ist in Fig. 2 dargestellt. Diese Anschlußschaltung CC wird nachfolgend be schrieben. Die Anschlußschaltung CC wird durch Selektoren 2 und 3 und eine Flipflop-Schaltung 4 gebildet. Jeder der bei den Selektoren 2 und 3 weist einen Eingangsanschluß 0 und einen Eingangsanschluß 1 sowie weiterhin einen Ausgangsan schluß und einen Steueranschluß auf. Ein Steuersignal zum Um schalten des Selektors wird am Steueranschluß des jeweiligen Selektors eingegeben. Der Eingangsanschluß 0 wird ausgewählt und mit dem Ausgangsanschluß verbunden, wenn das Steuersignal "0" ist. Dagegen wird der Eingangsanschluß 1 ausgewählt und mit dem Ausgangsanschluß verbunden, wenn das Steuersignal "1" ist. Daher können die vom Selektor ausgegebenen Daten dadurch ausgewählt werden, daß das Steuersignal, das in den Selektor eingegeben wird, zwischen "1" und "0" umgeschaltet wird. Die Selektoren 2 und 3 werden jeweils durch das Testhaltesignal thld und das Umschaltsignal sm umgeschaltet. Der Abtastein gangsanschluß si ist an den Eingangsanschluß 0 des Selektors 2 angeschlossen, wohingegen ein Ausgangsanschluß der Flipflop-Schaltung 4 mit seinem Eingangsanschluß 1 verbunden ist. Der Ausgangsanschluß des Selektors 2 ist mit dem Ein gangsanschluß 1 des Selektors 3 verbunden. Der Eingangsan schluß d der Anschlußschaltung CC ist mit dem Eingangsan schluß 0 des Selektors 3 verbunden. Der Ausgangsanschluß des Selektors 3 ist mit dem Eingangsanschluß der Flipflop-Schal tung 4 verbunden. Ausgangsdaten der Flipflop-Schaltung 4 wer den an den Eingangsanschluß 1 des Selektors 2 wie vorstehend beschrieben gegeben und weiterhin als Ausgangsabtastdaten so oder serielle Eingangsdaten q der Anschlußschaltung CC ausge geben. Die seriellen Eingangsdaten sind die Daten, die beim normalen Betrieb ausgegeben werden. Die Flipflop-Schaltung 4 ist ein D-Flipflop oder eine Flipflop-Schaltung, die eine zu der eines D-Flipflops vergleichbare Funktion aufweist.

Die Betriebsweisen der Anschlußschaltung CC werden nachfol gend beschrieben. Die Anschlußschaltung CC ist eine Schal tung, die ein an den Eingangsanschluß d gegebenes Signal aus gibt, wenn das Umschaltsignal sm "0" ist. Wenn das Umschalt signal sm "1" und das Testhaltesignal thld "0" ist, gibt die Anschlußschaltung CC die am Eingangsabtastanschluß si einge führten Daten aus. Wenn das Umschaltsignal sm "1" und das Testhaltesignal thld "1" ist, hält die Anschlußschaltung CC die Daten der Flipflop-Schaltung 4 fest. Solche Anschluß schaltungen CC[0] bis CC[3] werden zwischen den Eingangsan schlüssen d[0] bis d[3] und den Ausgangsanschlüssen q[0] bis q[3] jeweils eingesetzt und angeschlossen, wodurch die 4-Bit Prüfschaltung TC gebildet wird.

Fig. 3 zeigt ein Schaltdiagramm, das den Aufbau der Prüf schaltung TC erläutert. Die Anschlußschaltungen CC sind auf einanderfolgend miteinander verbunden, um die Prüfschaltung TC auszubilden. Die Verbindung zwischen den Anschlußschaltun gen CC wird nachfolgend beschrieben. Der Eingangsanschluß 0 des Selektors 2[0] der Anschlußschaltung CC[0] ist mit dem Eingangsabtast-Anschluß si der Prüfschaltung TC verbunden. Für N = 1 bis 3 ist der Ausgangsabtast-Anschluß SO[N-1] der Anschlußschaltung CC[N-1] mit dem Eingangsanschluß des Selek tors 2[N] der Anschlußschaltung CC[N] verbunden. Der Aus gangsanschluß der Flipflop-Schaltung 4[3] der Anschlußschal tung CC[3] ist mit dem Ausgangsanschluß so der Prüfschaltung TC verbunden. Zusätzlich zur zuvor genannten Verbindung bil det auch der Abtastausgangsanschluß so[N] jeder Anschluß schaltung CC[N] den Ausgangsanschluß q[N] dar Prüfschaltung TC.

Die Schaltung, die eine Schaltung 1 und einem Prüfbus gemäß dieser Ausführungsform umfaßt, wird nachstehend unter Bezug nahme auf Fig. 1 beschrieben.

Zunächst wird die Verbindung zwischen den Eingangsanschlüssen IN und den Ausgangsanschlüssen OUT, nämlich die Schaltung 1 und die Prüfschaltungen TC beschrieben, die für den normalen Betrieb notwendig ist. Auf der Eingangsseite der Schaltung 1 sind die Eingangsanschlüsse d[N] und die Ausgangsanschlüsse q[N] der Prüfschaltung TC mit den Eingangsanschlüssen IN[N] und den Eingangsanschlüssen DI[N] der Schaltung jeweils ver bunden. Gleichermaßen sind an der Ausgangsseite jeweils die Eingangsanschlüsse d[N] und die Ausgangsanschlüsse q[N] der Prüfschaltung TC mit den Ausgangsanschlüssen DO[N] der Schal tung 1 und den Ausgangsanschlüssen OUT[N] verbunden.

Die Abtasteingangsanschlüsse SI und si und die Abtastaus gangsanschlüsse SO und so, die im Fall einer Abtastprüfung Verwendung finden, werden nachstehend beschrieben. Der Abtasteingangsanschluß SI ist mit dem Abtasteingangsanschluß si der eingangsseitigen Prüfschaltung TC verbunden. Der Aus gangsabtastanschluß so der eingangsseitigen Prüfschaltung TC ist mit dem Eingangsabtast-Anschluß si der ausgangseitigen Prüfschaltung TC verbunden. Der Ausgangsabtast-Anschluß so der ausgangsseitigen Prüfschaltung TC ist mit dem Ausgangsab tast-Anschluß SO verbunden, der den endgültigen Ausgangsan schluß des Prüfbusses darstellt.

Die Steuerschaltung CTL1 nach dieser Ausführungsform, die das Testhaltesignal thld und das Umschaltsignal sm für die Prüf schaltungen TC bereitstellt, wird nachstehend beschrieben. Der Steuerschaltung CTL1 wird ein Testsignal TEST, ein Um schaltsignal SM und ein Haltesignal HLDO zugeführt. Die Steu erschaltung CTL1 gibt das Testhaltesignal thld und das Um schaltsignal sm an die Prüfschaltung TC aus.

Wenn das Testsignal TEST "0" ist, gibt die Steuerschaltung CLT1 das Haltesignal HLDO als das Testhaltesignal thld und das Umschaltsignal sm aus. Wenn das Testsignal TEST dagegen "1" ist, gibt die Steuerschaltung CLT1 ein logisch invertier tes Signal des Umschaltsignals SM als Testhaltesignal thld aus, wobei gleichzeitig das Umschaltsignal SM als Umschaltsi gnal sm ausgegeben wird. Die logische Invertierung des Si gnals wird kurz erläutert. Das logisch invertierte Signal ist "1", wenn das Eingangssignal "0" ist und vice versa.

Der Anschluß der Steuerschaltung CTL1 wird nachfolgend erläu tert. Die Steuerschaltung CTL1 wird durch Selektoren 5 und 6 und einen Inverter 10 gebildet. Jeder der beiden Selektoren 5 und 6 weist einen Eingangsanschluß 0, einen Eingangsanschluß 1, einen Ausgangsanschluß und einen Steueranschluß auf. Das Testsignal TEST zum gleichzeitigen Umschalten der Selektoren 5 und 6 wird an die Steueranschlüsse der Selektoren 5 und 6 gegeben. Es werden die beiden Eingangsanschlüsse 0 ausgewählt und mit den Ausgangsanschlüssen verbunden, wenn das Testsi gnal TEST "0" ist. Dagegen werden jeweils die Eingangsan schlüsse 1 ausgewählt und mit den Ausgangsanschlüssen verbun den, wenn das Testsignal TEST "1" ist. Daher können die je weils von den Selektoren 5 und 6 ausgegebenen Daten durch Um schalten des Testsignals TEST zwischen "1" und "0" ausgewählt werden. Ein Halteanschluß HLDO ist jeweils mit den entspre chenden Eingangsanschlüssen 0 der Selektoren 5 und 6 gemein sam verbunden. Ein Umschaltanschluß SM ist an den Eingangsan schluß 1 des Selektors 5 über den Invertor 10 und an den Ein gangsanschluß 1 des Selektors 6 direkt angeschlossen. Der Ausgangsanschluß des Selektors 5 ist mit den Testhaltean schlüssen thld der Prüfschaltungen TC verbunden. Der Aus gangsanschluß des Selektors 6 ist mit den Umschaltanschlüssen sm der Prüfschaltungen TC verbunden.

Die Betriebsweise der in Fig. 1 dargestellten Schaltung läßt sich wie folgt zusammenfassen: Der Schaltbetrieb umfaßt einen Normalbetrieb und einen Abtastprüf-Betrieb. Die Tabelle 1 zeigt Sollwerte der entsprechenden Signale und Daten sowohl im normalen Betrieb als auch in der Abtastprüfung. Unter Be zugnahme auf die Tabelle 1 bezeichnet das Symbol DC ("don′t care") "Wert beliebig", was bedeutet, das die Signale oder die Daten keinen Einfluß auf den Betriebsablauf haben.

Tabelle 1

Der normale Betrieb wird zuerst beschrieben. Im normalen Be trieb wird das Testsignal TEST auf "0" gesetzt. Die Selekto ren 5 und 6 geben die am Eingangsanschluß eingeführten Daten aus, wenn das Testsignal "0" ist. So wird das Haltesignal HLDO den eingangs- und ausgangsseitigen Prüfschaltungen TC als das Testhaltesignal thld und als Umschaltsignal sm zuge führt. Wenn nun das Haltesignal HLDO "0" ist, werden die Ein gangsdaten IN an den Eingangsanschlüssen DI an der Eingangs seite der Datenschaltung über die eingangsseitigen Anschluß schaltungen CC aufgenommen. In gleicher Weise werden Aus gangsdaten DO in den Ausgangsanschlüssen OUT an der Ausgangs seite der Schaltung 1 über die ausgangsseitigen Anschluß schaltungen CC aufgenommen. Wenn dagegen das Haltesignal HLDO "1" ist, werden die Eingangsdaten IN und die Ausgangsdaten DO jeweils in den Anschlußschaltungen CC festgehalten.

Nachfolgend wird die Abtastprüfung beschrieben. Bei der Ab tastprüfung werden nacheinander das Einführen von Test mustern, die Durchführung der Abtastprüfung und das Ausgeben der Testergebnisse sukzessiv vorgenommen. Bei der Abtastprü fung wird das Testsignal TEST auf "1" gesetzt. Wenn das Test signal TEST "1" ist, wird die Invertierung des Umschaltsi gnals SM und das Umschaltsignal SM jeweils an die eingangs seitigen und ausgangsseitigen Prüfschaltungen TC als Testhal tesignal thld und als Umschaltsignal sm geführt.

1. Einführen der Testmuster

Um das Einführen von Testmustern in die Schaltung 1 vorzube reiten, werden die Testmuster zunächst in die eingangsseiti gen Anschlußschaltungen CC eingeführt. Wenn das Umschaltsi gnal SM auf "1" gesetzt ist, können die in die Schaltung 1 einzuführenden Testmuster vom Eingangsabtastanschluß SI her eingeführt werden. Die Schaltung 1 dieser Ausführungsform ist eine 4-Bit-Schaltung und daher werden 4-Bit-Testmuster einge führt. Die Testmuster werden in die eingangseitigen Anschluß schaltungen in der Reihenfolge CC[0] → CC[1] → CC[2] → CC[3] eingeführt. Die eingangs- und ausgangsseitigen Prüf schaltungen TC werden gleichzeitig über das Umschaltsignal SM gesteuert, so daß ein Verschieben der Daten gleichzeitig in den ausgangseitigen Anschlußschaltungen CC[d] bis CC[3] stattfindet.

2. Durchführung

Das Umschaltsignal SM ist auf "0" gesetzt. In diesem Zustand werden die Eingangsdaten IN an den Eingangsanschlüssen DI über die entsprechenden Anschlußschaltungen CC auf der Ein gangsseite aufgenommen und Ausgangsdaten DO, welche die Te stergebnisse der Schaltung 1 darstellen, werden von den Aus gangsanschlüssen OUT auf der Ausgangsseite ausgegeben.

3. Ausgabe der Testergebnisse

Das Umschaltsignal SM wird auf "1" gesetzt. In diesem Zustand werden die Testergebnisse sukzessiv über den Abtastausgangs anschluß ausgegeben.

Vorstehend wurden die Betriebsweisen der in Fig. 1 gezeigten Schaltung erläutert. Auch wenn die Eingangsanschlüsse 0 und die Eingangsanschlüsse 1 der in Fig. 2 gezeigten Selektoren 2 und 3 gegeneinander vertauscht werden und "0" und "1" des Testhaltesignals thld und des Umschaltsignals sm, die in den entsprechenden Anschlüssen der Selektoren 2 und 3 eingegeben werden, miteinander vertauscht werden, bleiben die Betriebs weisen der Prüfschaltung gemäß der vorliegenden Erfindung un verändert.

Wenn die in Fig. 1 gezeigte Steuerschaltung CTL1 Verwendung findet, werden die folgenden Vorteile erreicht:
Fig. 4 ist ein Schaltdiagramm, das eine Schaltung zeigt, die einen Prüfbus dadurch bildet, daß Prüfschaltungen TC jeweils an den Eingangs- und Ausgangsseiten von Schaltungen 1, 1a und 1b vorgesehen sind. Die Schaltungen 1a und 1b sind logische Schaltungen, wobei die Schaltung 1 durch eine nicht gezeigte Steuerschaltung CTL1 gesteuert wird. Ein Haltesignal HLDO, welches den Prüfschaltungen auf der Eingangs- und Ausgangs seite der Datenschaltung 1 zugeführt wird, wird von der Schaltung 1a ausgegeben.

Die Schaltungen 1a, 1 und 1b sind aufeinanderfolgend aneinan der gereiht und der Prüfbus ist wie folgt ausgebildet:
Abtasteingangsanschluß SI → Prüfschaltung TC an der
Eingangsseite der Schaltung 1a → Prüfschaltung TC an der
Ausgangsseite der Schaltung 1a → Prüfschaltung TC an der
Eingangsseite der Schaltung 1 → Prüfschaltung TC an der
Ausgangsseite der Schaltung 1 → Prüfschaltung TC an der
Eingangsseite der Schaltung 1b → Prüfschaltung TC an der
Ausgangsseite der Schaltung 1b → Abtastausgangsanschluß SO.

In der in Fig. 4 gezeigten Schaltung wird das Haltesignal HLDO von der Schaltung 1a an die Prüfschaltungen TC gegeben, die jeweils an der Eingangs- und Ausgangsseite der Schaltung 1 vorgesehen sind. Die Steuerschaltung CTL1 steuert, welcher Anschluß aus Halteanschluß HLDO und Umschaltanschluß SM durch ein Testsignal TEST ausgewählt wird. Daher kann eine Abtast prüfung der Schaltung 1 unabhängig vom Haltesignal HLDO durchgeführt werden, das durch das Steuern der Prüfschaltun gen auf der Eingangs- und Ausgangsseite der Schaltung 1 durch die Steuerschaltung CTL1 von der Schaltung 1a zugeführt wird, so daß das Ausbilden von Testmustern vereinfacht wird.

Wie in Fig. 5 gezeigt ist es auch möglich, einen Eingangsab tastanschluß SI mit einem Eingangsabtastanschluß si einer eingangsseitgen Prüfschaltung TC über eine Abtastflipflop-Schal tung HSFF zu verbinden.

Fig. 6 zeigt ein Schaltdiagramm der Abtastflipflop-Schaltung HSFF. Die Abtastflipflop-Schaltung HSFF ist eine Schaltung, die aus einem Selektor 14 und einer Flipflop-Schaltung 15 be steht. Das Abtastflipflop 15 ist vorgesehen, um ein Haltesi gnal HLD zu bestätigen, das in die die Prüfschaltungen TC steuernde Steuerschaltung eingeführt wird. Das Haltesignal HLD ist ein Signal, das das Haltesignal HLDO beinhaltet. Der Selektor 14 weist einen Eingangsanschluß 0, einen Eingangsan schluß 1, einen Ausgangsanschluß und einen Steueranschluß auf. Das Umschaltsignal SM zum Umschalten des Selektors 14 wird an den Steueranschluß gegeben. Der Eingangsanschluß 0 wird ausgewählt und mit dem Ausgangsanschluß verbunden, wenn das Umschaltsignal SM "0" ist. Dagegen wird der Eingangsan schluß 1 ausgewählt und mit dem Ausgangsanschluß verbunden, wenn das Umschaltsignal SM "1" ist. Daher können die vom Se lektor 14 ausgegebenen Daten durch Umschalten des Umschaltsi gnals SM, das in dem Selektor 14 eingeführt wird, zwischen "1" und "0" ausgewählt werden. Der Eingangsabtastanschluß SI ist mit dem Eingangsanschluß des Selektors 14 verbunden, wo hingegen ein Halteanschluß HLD mit dem Eingangsanschluß 0 verbunden ist. Der Ausgangsanschluß des Selektors 14 ist mit einem Eingangsanschluß der Flipflop-Schaltung 15 verbunden. Ein Ausganganschluß der Flipflop-Schaltung 15 definiert einen Ausgangsabtastanschluß SO der Abtastflipflop-Schaltung HSFF. Die Flipflop-Schaltung 15 ist ein D-Flipflop oder eine Flipflop-Schaltung, die eine zu der eines D-Flipflops äquiva lente Funktion aufweist.

Das Haltesignal HLD wird in die Steuerschaltung eingegeben. Das Haltesignal HLD, das in die Steuerschaltung eingegeben wird, ist dafür ausgelegt, die Prüfschaltungen TC zu steuern, d. h. die Anschlüsse der in den Prüfschaltungen TC vorhandenen Selektoren umzuschalten. Daher wird das Haltesignal HLD selbst nicht von den Schaltungen 1 oder dem Prüfbus als Aus gangsdaten ausgegeben. Wenn keine Abtastflipflop-Schaltung HSFF vorgesehen ist, ist es daher schwierig, das Haltesignal direkt zu beobachten. Wenn das Haltesignal HLD nicht der ge wünschten Logik folgt, führen die durch das Haltesignal HLD gesteuerten Prüfschaltungen TC nicht die gewünschten Be triebsabläufe durch und es ist unmöglich, sich mit Vertrauen auf das Ergebnis des Betriebstests der logischen Schaltung zu stützen. Daher muß das Haltesignal HLD direkt beobachtbar sein. Das Haltesignal HLD kann durch Einsatz der Abtast flipflop-Schaltung HSFF direkt beobachtet werden.

Es ist möglich, die Flipflop-Schaltung 15 zu veranlassen, den Wert des Haltesignals HLD dadurch zu speichern, daß das Hal tesignal HLD in den Eingangsanschluß 0 der Abtastflipflop-Schal tung HSFF eingeführt und das Umschaltsignal SM auf "0" gesetzt wird. Wie zuvor beschrieben wird der Selektor 14 durch das Umschaltsignal SM gesteuert. Jedoch ist es gleich falls möglich, eine weitere Steuereinheit vorzusehen, die nicht mit den Prüfschaltungen TC zusammenhängt, um den Selek tor 14 durch ein von dieser Steuereinheit ausgegebenes Steu ersignal zu steuern.

Nachfolgend wird ein Verfahren zur Beobachtung des in der Flipflop-Schaltung 15 gespeicherten Wertes der Abtast flipflop-Schaltung HSFF beschrieben. In der Fig. 5 ist das Haltesignal HLD, das in den Eingangsanschluß 0 des Selektors 14 der Abtastflipflop-Schaltung HSFF eingeführt wird, das Haltesignal HLDO. In der in Fig. 5 gezeigten Anordnung wer den die in der Abtastflipflop-Schaltung HSFF festgehaltenen Daten in den Eingangsanschluß si der eingangsseitigen Prüf schaltung TC eingeführt, so daß das Haltesignal, nach dem es aus dem Prüfbus herausgenommen ist, als Ausgangsabtastdaten SO beobachtet werden kann.

Obwohl in Fig. 5 die Abtastflipflop-Schaltung HSFF zwischen dem Eingangsabtastanschluß SI und dem Eingangsabtastanschluß si der eingangsseitigen Prüfschaltung eingesetzt ist, läßt sich die gleiche Funktion auch dadurch erreichen, daß die Ab tastflipflop-Schaltung HSFF zwischen dem Ausgangsabtastan schluß der eingangsseitigen Prüfschaltung TC und dem Ein gangsabtastanschluß si der ausgangsseitigen Prüfschaltung TC eingesetzt wird, um das Beobachten des Haltesignals HLD zu ermöglichen. Weiterhin läßt sich die gleiche Funktion auch dadurch erreichen, daß die Abtastflipflop-Schaltung HSFF zwi schen dem Ausgangsabtastanschluß der ausgangsseitigen Prüf schaltung TC und dem Ausgangsabtastanschluß SO eingesetzt wird.

Wie bereits aus der vorstehenden Beschreibung hervorgeht, ist die Abtastflipflop-Schaltung HSFF nicht unbedingt zur Prüfung des Betriebes der Schaltung 1 notwendig. Die Veranschauli chung und Beschreibung der Abtastflipflop-Schaltung HSFF wer den daher in Bezug auf diese und andere Ausführungsformen nachfolgend beiseite gelassen, sofern dies nicht im speziel len Fall notwendig ist, können aber ohne weiteres auf andere Ausführungsformen übertragen werden.

Nachfolgend wird eine weitere Steuerschaltung dieser Ausfüh rungsform beschrieben. Fig. 7 ist ein Schaltdiagramm, das eine Steuerschaltung CTL2 zeigt, die anstelle der in Fig. 1 gezeigten Steuerschaltung CTL1 eingesetzt werden kann.

Die Steuerschaltung CTL2 wird nachfolgend beschrieben. Die Steuerschaltung CTL2 ist eine Schaltung, der ein Umschaltsi gnal SM und ein Haltesignal HLDO zugeführt werden. Die Steu erschaltung CTL2 gibt ein Testhaltesignal thld und ein Um schaltsignal sm an die Prüfschaltungen TC aus.

Wenn das Umschaltsignal SM "0" ist, gibt die Steuerschaltung CTL2 das Haltesignal HLDO als Testhaltesignal thld und als Umschaltsignal sm aus. Wenn dagegen das Umschaltsignal SM "1" ist, gibt die Steuerschaltung CTL2 jeweils "0" und "1" als Testhaltesignal und Umschaltsignal sm aus.

Der Aufbau der Steuerschaltung CTL2 wird unter Bezugnahme auf Fig. 7 erläutert. Die Steuerschaltung CTL2 kann mittels zweier Gatter realisiert werden. Jedes der Gatter weist zwei Eingangsanschlüsse und einen Ausgangsanschluß auf. Eines der Gatter ist ein Gatter 20 und das andere Gatter ist ein ODER-Gatter 21. Das Gatter 20 führt eine UND-Operation einer in vertierten Logik eines Eingangssignals re, das in einem In versionseingangsanschluß re eingeführt wird, und eines Ein gangssignal ge, das an einem Eingangsanschluß ge eingeführt wird, durch. Das ODER-Gatter führt eine ODER-Operation zwi schen zwei Eingangssignalen durch, die in das ODER-Gatter 21 eingegeben werden.

Der Anschlußzustand der Steuerschaltung CTL2 wird nachfolgend beschrieben. Der Halteanschluß HLDO ist mit dem Eingangsan schluß ge des Gatters 20 und gleichzeitig mit dem zweiten Eingangsanschluß des ODER-Gatters 21 verbunden. Die Ausgangs anschlüsse des Gatters 20 und des ODER-Gatters 21 geben je weils das Testhaltesignal thld und das Umschaltsignal sm an die Prüfschaltungenen TC aus. Die Steuerschaltung CTL2 unter scheidet sich von der Steuerschaltung CTL1 darin, daß die Steuerschaltung CTL2 keinen Testanschluß TEST aufweist.

Die Betriebsabläufe der in Fig. 7 gezeigten Steuerschaltung lassen ich wie folgt zusammenfassen: Der Schaltungsbetrieb umfaßt die Steuerung des normalen Betriebes und die Steuerung eines Abtastprüf-Betriebes. Tabelle 2 zeigt Sollwerte der entsprechenden Signale und Daten im Zusammenhang mit der Steuerschaltung CTL2, sowohl im normalen Betrieb als auch bei der Abtastprüfung.

Tabelle 2

Nachfolgend wird zunächst der normale Betrieb beschrieben. Im normalen Betrieb ist das Umschaltsignal SM auf "0" gesetzt. Wenn das Umschaltsignal SM "0" ist, geben das Gatter 20 und das ODER-Gatter 21 die Logik des Haltesignals HLDO an die eingangs- und ausgangsseitigen Prüfschaltungen TC als Test haltesignal thld und Umschaltsignal sm weiter. Wenn das Hal tesignal HLDO "0" ist, werden die Eingangsdaten IN an den Eingangsanschlüssen DI der Schaltung 1 der Eingangsseite über die eingangsseitigen Anschlußschaltungen CC aufgenommen. Auf der Ausgangsseite werden die Ausgangsdaten DO von den Aus gangsanschlüssen OUT über die ausgangsseitigen Anschlußschal tungen CC ausgegeben. Wenn dagegen das Haltesignal HLDO "1" ist, werden die Eingangsdaten IN und die Ausgangsdaten DO je weils in den Anschlußschaltungen CC festgehalten.

Nun wird der Betrieb bei der Abtastprüfung beschrieben. Bei der Abtastprüfung werden die Schritte Einführen von Testmu stern, Durchführen der Abtastprüfung und Ausgeben der Tester gebnisse nacheinander durchgeführt.

1. Einführen der Testmuster

Wenn das Umschaltsignal SM auf "1" gesetzt wird, können die in die Schaltung 1 einzuführenden Testmuster vom Abtastein gangsanschluß SI her eingeführt werden.

2. Durchführung

Das Umschaltsignal SM ist auf "0" gesetzt. Da das Umschaltsi gnal SM "0" ist, entspricht der Schaltungsbetrieb dem norma len Schaltungsbetrieb. In diesem Zustand werden die Eingangs daten IN an den Eingangsanschlüssen DI über die entsprechen den Anschlußschaltungen CC an der Eingangs- und Ausgangsseite aufgenommen und Ausgangsdaten DO, welche die Testergebnisse der Schaltung 1 bilden, werden von den Ausgangsanschlüssen OUT ausgegeben.

3. Ausgabe der Testergebnisse

Das Umschaltsignal SM ist auf "1" gesetzt. In diesem Zustand werden die Testergebnisse sukzessive vom Ausgangsabtastan schluß SO ausgegeben.

Vorstehend wurden die Betriebsweisen der in Fig. 7 gezeigten Schaltung erläutert. Dieselben Betriebsweisen lassen sich auch erreichen, wenn die in Fig. 7 gezeigte Steuerschaltung CTL2 durch eine in Fig. 9 gezeigte Steuerschaltung CTL2a er setzt wird. Die Steuerschaltung CTL2a wird nachstehend be schrieben. Wie die Steuerschaltung CTL2 ist die Steuerschal tung CTL2a eine Schaltung, der das Umschaltsignal SM und das Haltesignal HLDO zugeführt wird. Auch gibt die Steuerschal tung CTL2a das Testhaltesignal thld und das Umschaltsignal sm an die Prüfschaltungen TC aus.

Wenn das Umschaltsignal SM "0" ist, gibt die Steuerschaltung CTL2a das Haltesignal HLDO als Testhaltesignal thld und als Umschaltsignal sm aus. Wenn das Umschaltsignal "1" ist, gibt die Steuerschaltung CTL2a jeweils "0" und "1" als Testhalte signal thld und als Umschaltsignal sm aus.

Nun wird der Aufbau der Steuerschaltung CTL2a unter Bezug nahme auf Fig. 9 erläutert. Die Steuerschaltung CTL2a kann mittels zweier Gatter realisiert werden. Jedes der beiden Gatter weist zwei Eingangsanschlüsse und einen Ausgangsan schluß auf. Eines der Gatter ist ein Gatter 20a und das an dere Gatter ist ein ODER-Gatter 21a. Das Gatter 20a und das ODER-Gatter 21a sind hinsichtlich Aufbau und Funktion zu dem Gatter 20 und dem ODER-Gatter 21 nach Fig. 7 jeweils iden tisch.

Der Anschlußzustand der Steuerschaltung CTL2a wird nachste hend beschrieben. Der Halteanschluß HLDO ist mit einem Ein gangsanschluß ge des Gatters 20a verbunden. Der Umschaltan schluß SM ist mit einem invertierenden Eingangsanschluß re des Gatters 20a und gleichzeitig einem ersten Eingangsan schluß des ODER-Gatters 21a verbunden. Der Ausgangsanschluß des Gatters 20a ist mit dem Testhalteanschlüssen thld der Prüfschaltungen TC und gleichzeitig mit einem zweiten Ein gangsanschluß des Gatters 21a verbunden. Der Ausgangsanschluß des ODER-Gatters 21a ist mit dem Umschaltanschlüssen sm der Prüfschaltungen TC verbunden.

Wenn die Steuerschaltungen CTL2 oder CTL2a, die kein Testsi gnal TEST erhalten, Verwendung finden, ist es nicht möglich, eine Abtastprüfung der Schaltung 1 unabhängig vom Haltesignal HLDO durchzuführen, das von der Schaltung 1a in der Fig. 4 gezeigten Schaltung zugeführt wird. Die Steuerschaltung CTL1 jedoch verwendet zwei Selektoren, nämlich die Selektoren 5 und 6. Ein Selektor mit zwei Eingängen wird wie in Fig. 8 gezeigt durch drei Gatter gebildet. Die drei Gatter sind durch ein UND-Gatter GI, ein ODER-Gatter G2 und ein Gatter G3 gebildet, das einen invertierenden Eingangsanschluß re und einen Eingangsanschluß ge aufweist. Daher wird die von der Schaltung eingenommene Fläche dadurch reduziert, daß die Se lektoren 5 und 6 durch zwei Gatter, d. h. durch das Gatter 20 und durch das ODER-Gatter 21 ersetzt werden.

Zweite Ausführungsform

Eine zweite Ausführungsform der vorliegenden Erfindung zeigt eine Prüfanordnung für eine logische Schaltung, wobei die Prüfanordnung zusätzlich eine Funktion zum Halten und Ver dichten, bzw. Komprimieren der Testergebnisse aufweist. Diese Ausführungsform zeigt weiter eine Steuerschaltung, die ein Festhalten von Daten bei einer Betriebsprüfung der logischen Schaltung gestattet. Diese Ausführungsform zeigt weiter eine Prüfanordnung, die eine eingangsseitige Prüfschaltung und eine ausgangsseitige Prüfschaltung unabhängig voneinander steuert.

Fig. 10 ist ein Schaltdiagramm, das eine Prüfanordnung für eine logische Schaltung gemäß dieser Ausführungsform zeigt. Bauteile und Einheiten, welche dieselbe Struktur und Funktion im Vergleich zu den anhand der ersten Ausführungsform gezeig ten Schaltungen aufweisen, sind mit denselben Bezugszeichen versehen, um auf eine erneute Beschreibung verzichten zu kön nen.

Wie in Fig. 10 gezeigt wird eine eingangsseitige Überprüfung der Schaltung 1 durch eine Prüfschaltung TC und eine aus gangsseitige Überprüfung durch eine Prüfschaltung CTC vorge nommen.

Die Prüfschaltung CTC wird nachfolgend beschrieben. Die Prüf schaltung CTC ist zwischen den Ausgangsanschlüssen OUT und den Ausgangsanschlüssen DO der Schaltung 1 eingesetzt. Die Prüfschaltung CTC umfaßt Eingangsanschlüsse d[0] bis d[3], Ausgangsanschlüsse q[0] bis q[3], einen Abtasteingangsan schluß si, einen Testhalteanschluß thld, einen Umschaltan schluß sm und einen Ausgangsabtastanschluß so, wie auch die Prüfschaltung TC. Darüber hinaus umfaßt die Prüfschaltung CTC einen Erwartungswertanschluß exp und einen Vergleichsanschluß cmpen. Die Prüfschaltung CTC hat die Funktion, die tatsäch lich von der Schaltung 1 als Antwort auf die Testmuster aus gegebenen Daten DO mit erwarteten Daten EXP zu vergleichen. Die Prüfschaltung CTC hat weiter die Funktion, die Ver gleichsergebnisse festzuhalten und somit die Prüfergebnisse zu komprimieren bzw. zu verdichten. Die erwarteten Daten EXP sind Ausgangsdatenmuster, die spezifischerweise von der nor mal arbeitenden Schaltung 1 als Antwort auf die darin einge führten Testmuster ausgegeben werden müßten. Die erwarteten Daten EXP werden an den Erwartungswertanschluß exp gegeben.

Nachfolgend wird das Verdichten bzw. die Komprimierung der Prüfergebnisse beschrieben. Bevor mit der Prüfung begonnen wird, wird die Prüfschaltung CTC in einen solchen Zustand ge setzt, das der Wert "0" darin nicht festgehalten ist. Wenn keine einzige Entscheidung auf fehlende Übereinstimmung der zu vergleichenden Daten in der Prüfschaltung CTC getroffen wurde, wird "0" in der Prüfschaltung CTC nicht festgehalten. Wenn in einer einzigen Entscheidung eine fehlende Überein stimmung der zu vergleichenden Daten in der Prüfschaltung CTC festgestellt wird, wird der Wert "0" in der Prüfschaltung CTC festgehalten. Wenn einmal "0" festgehalten wird, wird "0" durchgehend beibehalten bzw. gespeichert. Dies stellt gleich zeitig die Komprimierung bzw. Verdichtung der Prüfergebnisse dar.

Unter einer komprimierten Prüfung soll eine Prüfung verstan den werden, die eine Komprimierung der Prüfergebnisse durch führt. Wenn bestätigt wird, das "0" nicht in der Prüfschal tung CTC nach Durchführung der Prüfung festgehalten wird, läßt sich daraus schließen, daß die Schaltung 1 Daten aus gibt, die zu allen erwarteten Ausgangsdaten identisch sind und es wird bestätigt, das die Schaltung 1 normal gearbeitet hat. Wenn dagegen bestätigt wird, das "0" in der Prüfschal tung CTC festgehalten wird, läßt sich daraus schließen, daß die Schaltung 1 Daten ausgegeben hat, die von den erwarteten Ausgangsdaten wenigstens einmal abweichend waren und es wird bestätigt, das die Schaltung 1 nicht normal gearbeitet hat. Daher ist es nicht notwendig, die Prüfergebnisse jedesmal zu beobachten, wenn Testmuster in die Schaltung 1 eingeführt werden. Es ist daher möglich, eine Betriebsprüfung der Schal tung 1 allein dadurch durchzuführen, das sukzessiv eine Viel zahl von Testmuster in die Schaltung 1 eingeführt werden, wo bei gleichzeitig die Prüfergebnisse in der Prüfschaltung CTC komprimiert werden und die komprimierten Prüfergebnisse nach Beendigung der komprimierten Prüfung beobachtet werden.

Die Betriebsweisen der Prüfschaltung CTC unter einem Testhal tesignal thld, einem Umschaltsignal sm, einem Vergleichsaus lösesignal CMPEN und den erwarteten Daten EXP, die jeweils am Testhalteanschluß thld, am Umschaltanschluß sm, am Vergleichsanschluß cmpen und am Erwartungswertanschluß einge führt werden, werden nachstehend beschrieben.

Die Prüfschaltung CTC weist eine Funktion auf, in der erwar tete Daten EXP und Eingabedaten d miteinander verglichen wer den. Wenn das Umschaltsignal sm "0" ist, nimmt die Prüfschal tung CTC an den Eingangsanschlüssen d eingeführten Daten auf und gibt dieselben an den Ausgangsanschlüssen q als solche aus. Wenn das Umschaltsignal sm "1" ist und das Testhalte signal thld "0" ist, nimmt die Prüfschaltung CTC Daten vom Abtasteingangsanschluß si auf und gibt die Daten vom Aus gangsabtastanschluß so aus. Wenn das Umschaltsignal sm "1" ist, das Testhaltesignal "1" ist und das Vergleichsauslöse signal CMPEN "0" ist, hält die Prüfschaltung CTC komprimierte Prüfergebnisse fest. Wenn das Umschaltsignal sm "1" ist, das Testhaltesignal thld "1" ist und das Vergleichsauslösesignal CMPEN "1" ist, verdichtet bzw. komprimiert die Prüfschaltung CTC die Vergleichsergebnisse der eingeführten erwarteten Da ten EXP und der Eingabedaten d und hält diese fest.

Die Prüfschaltung CTC, die vorstehend beschriebenen Betriebs weisen durchführt, kann durch Verwendung von Anschlußschal tungen CCC erhalten werden, wobei eine dieser Anschlußschal tungen in Fig. 11 dargestellt ist. Die Anschlußschaltung CCC wird nachstehend beschrieben. Die Anschlußschaltung CCC um faßt einen Eingangsanschluß cd, einen Eingangsabtastanschluß csi, einen Testhalteanschluß cthld, einen Umschaltanschluß csm, einen Ausgangsabtast-Anschluß cso, einen Erwartungswert anschluß cexp und einen Vergleichsanschluß ccmpen. Die An schlußschaltung CCC wird durch Selektoren 2 und 3, eine Flipflop-Schaltung 4, ein Exklusiv-ODER-Gatter 30, ein NAND Gatter 31 und ein UND-Gatter 32 gebildet.

Jeder der Selektoren 2 und 3 weist einen Eingangsanschluß 0, einen Eingangsanschluß 1, einen Ausgangsanschluß und einen Steueranschluß auf. Die Selektoren 2 und 3 werden jeweils durch ein Testhaltesignal cthld und ein Umschaltsignal csm umgeschaltet. Der Eingangsanschluß cd ist mit einem ersten Eingangsanschluß des Exklusiv-Oder-Gatters 30 und dem Ein gangsanschluß 0 des Selektors 3 gleichzeitig verbunden. Der Erwartungswertanschluß cexp ist mit einem zweiten Eingangsan schluß des Exklusiv-ODER-Gatters 30 verbunden. Ein Ausgangs anschluß des Exklusiv-ODER-Gatters 30 ist mit einem ersten Eingangsanschluß des NAND-Gatters 31 verbunden, wohingegen der Vergleichsanschluß ccmpen mit einem zweiten Eingangsan schluß des NAND-Gatters 31 verbunden ist. Ein Ausgangsan schluß des NAND-Gatters 31 ist mit einem ersten Eingangsan schluß des UND-Gatters verbunden, wohingegen ein Ausgangsan schluß der Flipflop-Schaltung 4 mit einem zweiten Eingangsan schluß des UND-Gatters 32 verbunden ist. Ein Ausgangsanschluß des UND-Gatters 32 ist mit dem Eingangsanschluß 1 des Selek tors 2 verbunden, wobei der Eingangsabtastanschluß csi mit dem Eingangsanschluß 0 des Selektors 2 verbunden ist. Der Aus gangsanschluß des Selektors 2 ist mit dem Eingangsanschluß des 1 Selektors 3 verbunden, wobei der Eingangsanschluß cd mit dem Eingangsanschluß 0 des Selektors 3, wie weiter oben beschrieben, verbunden ist. Der Ausgangsanschluß des Selek tors 3 ist mit einem Eingangsanschluß der Flipflop-Schaltung 4 verbunden. Ausgangsdaten der Flipflop-Schaltung 4 werden an den zweiten Eingangsanschluß des UND-Gatters 32, wie weiter oben beschrieben, gegeben sowie zu dem Ausgangabtastanschluß cso der Anschlußschaltung CCC.

Der Schaltbetrieb der Anschlußschaltung CCC wird nachfolgend beschrieben.

1. Wenn das Umschaltsignal csm "0" ist, gibt die Anschlußschal tung CCC ein Signal aus, das an den Eingangsanschluß cd über den Selektor 3 und die Flipflop-Schaltung 4 gegeben wird.
2. Wenn das Umschaltsignal csm "1" und das Testhaltesignal cthld "0" ist, gibt die Anschlußschaltung CCC Daten vom Ausgangsab tastanschluß cso über die Selektoren 2 und 3 und die Flipflop-Schaltung 4 aus, wobei die Daten in den Eingangsab tastanschluß csi eingeführt wurden.
3. Ein Schaltbetrieb, der durchgeführt wird, wenn das Umschalt signal csm "1" und das Testhaltesignal cthld "1", wird nach folgend beschrieben.

Wenn das Vergleichsauslösesignal ccmpen, das vom Vergleichs anschluß ccmpen eingeführt wird, "0" ist, gibt das NAND-Gat ter 31 "1" an das UND-Gatter 32 aus, unabhängig vom Ausgabe wert des Exklusiv-ODER-Gatters 30. In diesem Zustand gibt das Gatter 32 Daten der Flipflop-Schaltung 4 über die Selek toren 2 und 3 an die Flipflop-Schaltung 4 aus. Daher hält die Anschlußschaltung CCC weiterhin die Daten der Flipflop-Schal tung 4 fest.

Wenn das vom Vergleichsanschluß ccmpen eingeführte Ver gleichsauslösesignal ccmpen "1" ist, gibt das NAND-Gatter 31 eine invertierte Logig des Ausgangswertes des Exklusiv-ODER-Gat ters 30 aus. Das Exklusiv-ODER-Gatter 30 gibt "0" aus, wenn die erwarteten Daten exp und die Eingangsdaten cd mit einander übereinstimmen, wohingegen das Exklusiv-ODER-Gatter 30 "1" ausgibt, wenn diese Daten nicht miteinander überein stimmen. Wenn die erwarteten Daten exp und die Eingangsdaten cd miteinander im Exklusiv-ODER-Gatter 30 übereinstimmen, gibt das NAND-Gatter 31 daher "1" an das UND-Gatter 32 aus. In diesem Zustand gibt das UND-Gatter 32 Ausgangsdaten der Flipflop-Schaltung 4 an die Flipflop-Schaltung 4 über die Se lektoren 2 und 3 aus. Daher hält die Anschlußschaltung CCC die Daten der Flipflop-Schaltung 4 weiterhin fest. Wenn die erwarteten Daten exp und die Eingangsdaten cd untereinander in dem Exklusiv-ODER-Gatter 30 nicht übereinstimmen, gibt das NAND-Gatter 31 "0" an das UND-Gatter 32 aus. In diesem Zu stand gibt das UND-Gatter 32 "0" an die Flipflop-Schaltung 4 über die Selektoren 2 und 3 aus und die Flipflop-Schaltung 4 gibt "0" an das UND-Gatter 32 aus. Daher wird ein Zustand aufrechterhalten, in dem "0" im UND-Gatter 32, den Selektoren 2 und 3 und der Flipflop-Schaltung 4 festgehalten wird.

Die zuvor beschriebenen Betriebsweisen der Schaltung der Prüfschaltung CTC werden durch Verwendung solcher Anschluß schaltungen CCC erhalten.

Anschlußschaltungen CCC[0] bis CCC[3] werden zwischen den Da teneingangschlüssen d[0] bis d[3] und den Ausgangsanschlüssen q[0] bis q[3] jeweils eingesetzt und angeschlossen, um eine 4-Bit-Prüfschaltung CTC auszubilden. In Fig. 13 ist die Prüfschaltung CTC dargestellt.

Der Aufbau der Prüfschaltung CTC läßt sich detailliert wie folgt beschreiben: Die Eingangsanschlüsse cd[N] sind jeweils mit den Eingangsanschlüssen d[N], die Halteanschlüsse cthld[N] an die Halteanschlüsse thld, die Umschaltanschlüsse csm[N] an die Umschaltanschlüsse sm, die Abtastausgangsan schlüsse cso[N] an die Ausgangsanschlüsse q[N], die Erwar tungswertanschlüsse cexp[N] an die Erwartungswertanschlüsse exp und die Vergleichsanschlüsse ccmpen[N] jeweils an die Vergleichanschlüsse cmpen angeschlossen. Weiterhin sind die Abtastausgangsanschlüsse cso[N] der Anschlußschaltungen CCC[N] mit den Abtasteingangsanschlüssen csi[N+1] der Verbin dungsschaltungen CCC[N+1] jeweils verbunden. Wenn N = 3 ist, ist der Abtastausgangsanschluß cso[3] der Anschlußschaltung CCC[3] mit dem Abtastausgangsanschluß so der Prüfschaltung CTC verbunden. Dagegen ist der Eingangsabtastanschluß csi[0] der Anschlußschaltung CCC[0] mit dem Eingangsabtastanschluß si der Prüfschaltung CTC verbunden.

Die Schaltung gemäß dieser Ausführungsform, die eine logische Schaltung und eine Prüfschaltung umfaßt, wird unter Bezug nahme auf Fig. 10 beschrieben.

Die zum normalen Betrieb notwendigen Verbindungen zwischen den Eingangsanschlüssen IN, den Ausgangsanschlüssen OUT, der Schaltung 1 und den Prüfschaltungen TC und CTC werden nun be schrieben. Auf der Eingangsseite der Schaltung 1 werden je weils die Eingangsanschlüsse d[N] und die Ausgangsanschlüsse q[N] der Prüfschaltung TC mit den Eingangsanschlüssen IN[N] und den Eingangsanschlüssen DI[N] der Schaltung 1 verbunden. Gleichermaßen werden auf der Ausgangsseite jeweils die Ein gangsanschlüsse d[N] und die Ausgangsanschlüsse q[N] der Prüfschaltung CTC mit den Ausgangsanschlüssen DO[N] der Schaltung 1 und den Ausgangsanschlüssen OUT[N] verbunden.

Nun wird die Verbindung des Eingangsabtastanschlusses SI und den entsprechenden Eingangsabtastanschlüssen si der Prüf schaltungen TC und CTC sowie des Ausgangsabtastanschlusses SO und den entsprechenden Abtastausgangsanschlüssen so der Prüf schaltungen TC und CTC beschrieben, wobei diese Verbindung bei Durchführung einer Abtastprüfung Verwendung findet. Der Eingangsabtastanschluß SI ist mit dem Eingangsabtastanschluß si der Prüfschaltung TC verbunden. Der Ausgangsabtastanschluß so der Prüfschaltung TC ist mit dem Eingangsabtastanschluß si der Prüfschaltung CTC verbunden. Der Ausgangsabtastanschluß so der Prüfschaltung CTC ist mit dem Ausgangsabtastanschluß SO verbunden, wobei letzterer den endgültigen Ausgangsan schluß des Prüfbusses darstellt.

Bei dieser Ausführungsform wird entweder das Haltesignal HLDO oder das Umschaltsignal SM dem Umschaltanschluß sm der Prüf schaltung TC, wie in Fig. 10 gezeigt, zugeführt. Dem Um schaltanschluß sm der Prüfschaltung CTC wird entweder ein Haltesignal HLD1 oder das Umschaltsignal SM zugeführt. Wei terhin wird dem Halteanschluß thld der Prüfschaltung TC ent weder das Haltesignal HLDO oder ein Testhaltesignal THLDO zu geführt. Dem Halteanschluß thld der Prüfschaltung CTC wird entweder das Haltesignal HLD1 oder ein Testhaltesignal THLD1 zugeführt. Zu Steuerzwecken werden dem Erwartungswertanschluß EXP und dem Vergleichsanschluß der Prüfschaltung CTC jeweils die erwarteten Daten EXP und das Vergleichsauslösesignal CMPEN zugeführt.

In Fig. 14 sind Steuerschaltungen dargestellt, welche die zuvor genannten Steuersignale bereitstellen. Fig. 14 zeigt ein Diagramm einer Schaltung, die mit Steuerschaltungen CTL3 und CCTL3 ausgestattet ist, welche jeweils die Prüfschaltun gen TC und CTC steuern.

Die Steuerschaltung CTL3 erhält das Haltesignal HLDO, das Testhaltesignal THLDO, das Umschaltsignal SM und ein Testsi gnal TEST und führt der Prüfschaltung TC das Testhaltesignal thld und das Umschaltsignal sm zu. In analoger Weise zur Steuerschaltung CTL3 erhält die Steuerschaltung CCTL3 das Haltesignal HLD1, das Testhaltesignal THLD1, das Umschalt signal SM und ein Testsignal TEST und führt der Prüfschaltung CTC das Testhaltesignal thld und das Umschaltsignal sm zu. Das Umschaltsignal SM und das Testsignal TEST werden den Steuerschaltungen CTL3 und CCTL3 gemeinsam zugeführt. Dagegen werden die erwarteten Daten EXP und das Vergleichsauslösesi gnal CMPEN der Prüfschaltung CTC unabhängig von der Steuer schaltung CCTL3 zugeführt.

Zunächst werden die Betriebsweisen der Steuerschaltung CTL3 beschrieben. Wenn das Testsignal TEST "0" ist, gibt die Steu erschaltung CTL3 das Haltesignal HLDO als Testhaltesignal thld und als Umschaltsignal sm aus. Wenn dagegen das Testsi gnal TEST "1" ist, gibt die Steuerschaltung CTL3 das Testhal tesignal THLDO und das Umschaltsignal SM jeweils als Testhal tesignal thld und als Umschaltsignal sm aus.

Nun wird der Betrieb der Steuerschaltung CCTL3 beschrieben. Die Betriebsweisen der Steuerschaltung CCTL3 sind zu denen der Steuerschaltung CTL3 gleich. Wenn das Testsignal TEST "0" ist, gibt die Steuerschaltung CCTL3 das Haltesignal HLD1 als Testhaltesignal thld und als Umschaltsignal sm aus. Wenn da gegen das Testsignal TEST "1" ist, gibt die Steuerschaltung CCTL3 das Testhaltesignal THLD1 und das Umschaltsignal SM je weils als Testhaltesignal thld und als Umschaltsignal sm aus.

Der Aufbau der Steuerschaltung CTL3 wird unter Bezugnahme auf Fig. 14 beschrieben. Die Steuerschaltung CTL3 wird durch Se lektoren 5 und 6 gebildet. Jeder der beiden Selektoren 5 und 6 weist einen Eingangsanschluß 0, einen Eingangsanschluß 1, einen Ausgangsanschluß und einen Steueranschluß auf. Das Testsignal TEST wird an den Eingangsanschlüssen der Selekto ren 5 und 6 zum gleichzeitigen Umschalten der Selektoren 5 und 6 eingeführt. Die Eingangsanschlüsse 0 werden ausgewählt und mit den Ausgangsanschlüssen verbunden, wenn das Testsi gnal TEST "0" ist. Dagegen werden die Eingangsanschlüsse 1 ausgewählt und mit den Ausgangsanschlüssen verbunden, wenn das Testsignal TEST "1" ist. Daher können die von den Selek toren 5 und 6 jeweils ausgegebenen Daten dadurch ausgewählt werden, daß das Testsignal TEST, das in die Selektoren 5 und 6 eingeführt wird, zwischen "1" und "0" umgeschaltet wird. Ein Halteanschluß HLDO ist mit den jeweiligen Eingangsan schlüssen 0 der Selektoren 5 und 6 gleichzeitig verbunden. Ein Testhalteanschluß THLDO ist mit dem Eingangsanschluß 1 des Selektors 5 verbunden und ein Umschaltanschluß SM ist mit dem Eingangsanschluß 1 des Selektors 6 verbunden. Der Aus gangsanschluß des Selektors 5 ist mit dem Testhalteanschluß thld der Prüfschaltung TC verbunden. Der Ausgangsanschluß des Selektors 6 ist mit dem Umschaltanschluß sm der Prüfschaltung TC verbunden.

Nun wird der Aufbau der Steuerschaltung CCTL3 unter Bezug nahme auf Fig. 14 beschrieben. Der Schaltplan der Steuer schaltung CCTL3 entspricht dem der Steuerschaltung CTL3. Die Steuerschaltung CCTL3 wird durch Modifizierung der Steuer schaltung CTL3 wie folgt erhalten:
Selektoren 5 und 6 → Selektoren 7 und 8
Halteanschluß HLDO → Halteanschluß HLD1
Testhalteanschluß THLDO → Testhalteanschluß THLD1

Der Betrieb der in Fig. 14 gezeigten Steuerschaltungen läßt sich wie folgt zusammenfassen: Die Betriebsweisen der Schal tungen umfassen einen Normalbetrieb, einen normalen Abtast prüf-Betrieb und einen Abtastprüf-Betrieb, bei dem eine Kom primierung der Testergebnisse stattfindet. Der normale Ab tastprüf-Betrieb ist der anhand der ersten Ausführungsform er läuterte Abtastprüf-Betrieb. Der Abtastprüf-Betrieb, bei dem eine Komprimierung der Testergebnisse stattfindet, ist eine Betriebsweise, in der tatsächliche Ausgangsdaten der logi schen Schaltung mit erwarteten Ausgangsdaten der logischen Schaltung an der Ausgangsseite der logischen Schaltung ver glichen werden, bei der die Testergebnisse durch Festhalten der Vergleichsergebnisse komprimiert werden und bei der Daten nach der Komprimierung abrufbar sind, bzw. ausgegeben werden. Die Tabelle 3 zeigt Sollwerte der entsprechenden Signale und Daten der normalen Betriebsweise, der normalen Abtastprüfung und der Abtastprüfung unter Verwendung der Testergebnis-Kom primierungsfunktion.

Der normale Betrieb wird nachstehend beschrieben. Im normalen Betrieb sind das Testsignal TEST und das Vergleichsauslöse signal CMPEN auf "0" gesetzt. Zunächst wird die Eingangsseite beschrieben. Wenn das Testsignal TEST "0" ist, geben die Se lektoren 5 und 6 Daten aus, die in die Eingangsanschlüsse 0 eingeführt werden. Daher wird das Haltesignal HLDO der Prüf schaltung TC als Testhaltesignal thld und als Umschaltsignal sm zugeführt. Wenn das Haltesignal HLDO in diesem Zustand "0" ist, werden die Eingangsdaten IN an den Eingangsanschlüssen DI der Schaltung 1 über die Anschlußschaltungen CC, die die Prüfschaltung TC bilden, aufgenommen. Wenn dagegen das Halte signal HLDO "1" ist, werden die Eingangsdaten IN in den An schlußschaltungen CC festgehalten. An der Ausgangsseite geben die Selektoren 7 und 8 die Daten aus, welche in ihre Ein gangsanschlüsse 0 eingeführt werden, und daher wird das Hal tesignal HLD1 der Prüfschaltung CTC als Testhaltesignal thld und als Umschaltsignal sm zugeführt. Wenn in diesem Zustand das Haltesignal HLD1 "0" ist, werden die Ausgangsdaten DO über die die Prüfschaltung CTC bildenden Anschlußschaltungen CCC von den Ausgangsanschlüssen OUT ausgegeben. Wenn dagegen das Haltesignal HLD1 "1" ist, werden die Ausgangsdaten in den Anschlußschaltungen CCC festgehalten, da das Vergleichsauslö sesignal CMPEN "0" ist.

In der normalen Abtastprüfung und der Abtastprüfung, bei der die Testergebnis-Komprimierungsfunktion Verwendung findet, ist das Testsignal TEST auf "1" gesetzt. Wenn das Testsignal TEST auf "1" gesetzt ist, geben die Selektoren 5 und 6, wel che die Steuerschaltung CTL3 bilden, und die Selektoren 7 und 8, welche die Steuerschaltung CCTL3 bilden, jeweils Daten aus, die in ihre Eingangsanschlüsse 1 eingeführt werden. Auf der Eingangsseite werden das Testhaltesignal THLDO und das Umschaltsignal SM an die Prüfschaltung TC als Testhaltesignal thld und als Umschaltsignal sm jeweils ausgegeben. An der Ausgangsseite werden jeweils das Testhaltesignal THLD1 und das Umschaltsignal SM an die Prüfschaltung CTC als Testhalte signal thld und als Umschaltsignal sm ausgegeben.

Der normale Abtastprüf-Betrieb wird nachstehend beschrieben. Im normalen Abtastprüfbetrieb ist das Vergleichsauslösesignal CMPEN auf "0" gesetzt. Im normalen Abtastprüf-Betrieb werden das Einführen von Testmustern, die Durchführung der Abtast prüfung und das Ausgeben von Testergebnissen sukzessiv durch geführt. Daten können in den Anschlußschaltungen CC und CCC festgehalten werden.

1. Einführen der Testmuster

Zur Vorbereitung der Einführung von Testmustern in die Schal tung 1, werden die Testmuster in die eingangsseitigen An schlußschaltungen CC eingeführt. Die in die Schaltung 1 ein zuführenden Testmuster können vom Eingangsabtastanschluß SI her durch Setzen des Testhaltesignals THLDO und des Umschalt signals SM jeweils auf "0" und "1" eingeführt werden. Die Schaltung 1 ist bei dieser Ausführungsform eine 4-Bit-Schal tung und daher werden 4-Bit-Testmuster eingeführt. Die Test muster werden in der Reihenfolge der eingangsseitigen An schlußschaltung CC[0] → CC[1] → CC[2] → CC[3] darin einge führt.

2. Durchführung

Das Umschaltsignal SM wird auf "0" gesetzt. In diesem Zustand werden die Eingangsdaten IN an den Eingangsanschlüssen DI ei ner Eingangsseite über die Anschlußschaltungen CC aufgenom men, während die Ausgangsdaten DO, welche die Testergebnisse der Schaltung 1 darstellen, von den Ausgangsanschlüssen OUT an der Ausgangsseite über die Anschlußschaltungen CCC ausge geben werden.

3. Ausgabe der Testergebnisse

Das Testhaltesignal THLD1 und das Umschaltsignal SM werden jeweils auf "0" und "1" gesetzt. In diesem Zustand werden die Testergebnisse von dem Abtastausgangsanschluß SO sukzessiv ausgegeben.

Um die Daten in einen Übergangszustand der Abtastprüfung festzuhalten, wird das Umschaltsignal SM auf "1" gesetzt.

Wenn das Haltesignal THLDO "1" ist, halten die Anschlußschal tungen CC die Daten an der Eingangsseite fest. Wenn das Hal tesignal THLD1 dagegen "1" ist, halten die Anschlußschaltun gen CCC die Daten an der Ausgangsseite fest.

Der zuvor beschriebene normale Betrieb und die normale Ab tastprüfung können auch dann durchgeführt werden, wenn die ausgangsseitige Prüfschaltung CTC durch die Prüfschaltung TC ersetzt wird. Die Daten im normalen Betrieb und in der norma len Abtastprüfung werden in der Anschlußschaltung CC oder CCC gemeinsam festgehalten, so daß der übergeordnete Aufbau der Schaltung und auch die Fläche der Schaltung verringert werden kann.

Beim Durchführen der Abtastprüfung kann eine Abtastprüfung einer Vielzahl von logischen Schaltungen durch einen einzigen Prüfbus durchgeführt werden und zwar dadurch, das die Ein gangsdaten IN, die an den Eingangsanschlüssen DI aufgenommen werden, bei Durchführung des Abtastprüf-Betriebes wie vorste hend erläutert festgehalten werden.

Fig. 15 ist ein Schaltdiagramm, das eine Schaltung zeigt, die mit Prüfschaltungen TCa, TC, TCb und TCc zur Ausbildung eines Prüfbusses jeweils an der Eingangsseite einer Schaltung 1in, zwischen der Ausgangsseite der Schaltung 1in und einer Eingangsseite einer Schaltung 1, zwischen einer Ausgangsseite der Schaltung 1 und einer Eingangsseite einer Schaltung 1out vorgesehen sind. Die Schaltung 1in führt Daten IN an die Schaltung 1. Die Schaltung 1 liefert Ausgangsdaten OUT an die Schaltung 1out. Die Testschaltungen TCa, TC, TCb und TCc wer den jeweils durch nicht gezeigte Steuerschaltungen CTLTCa, CTL3, CTLTCb und CTLCc gesteuert. Die Prüfschaltung TCa weist eine Funktion auf, die der Funktion der Prüfschaltung TC ent spricht. Die Prüfschaltungen TCb und TCc entsprechen vom Auf bau und Funktion den Prüfschaltungen TC oder CTC.

Die Schaltungen 1in, 1 und 1out sind aufeinanderfolgend an einandergereiht und der Prüfbus ist folgendermaßen ausgebil det: Eingangsabtastanschluß SI → Prüfschaltung TCa → Prüf schaltung TC → Prüfschaltung TCb → Prüfschaltung TCc → Ausgangsabtastanschluß SO.

Die Eingangsdaten IN der Schaltung 1in, die von den Eingangs anschlüssen DI der Schaltung 1 aufgenommen werden, werden durch die Prüfschaltung TC festgehalten und daraufhin vom Ab tastausgangsanschluß SO ausgegeben. Eine entsprechende Be triebsweise kann in den Prüfschaltungen TCb oder TCc vorge nommen werden.

Eine Abtastprüfung einer Vielzahl von logischer Schaltungen kann somit durch einen Prüfbus vorgenommen werden und zwar durch Durchführen des zuvor beschriebenen Verfahrens.

Bei einer normalen Abtastprüfung müssen die unter 1 bis 3 be schriebenen Verfahrensschritte für die Anzahl der Testmuster wiederholt werden. Nachfolgend wird eine Abtastprüfung be schrieben, bei der es ausreicht als Antwort auf alle Testmuster eine einzige Ausgabe durchzuführen, das heißt der Abtastprüf-Betrieb, der eine Komprimierungsfunktion für die Prüfergebnisse verwendet, wird beschrieben.

Der Abtastprüf-Betrieb, der eine Komprimierungsfunktion für die Prüfergebnisse verwendet, wird unter Bezugnahme auf Fig. 14 beschrieben. Bei der Abtastprüfung, die eine Komprimie rungsfunktion der Prüfergebnisse verwendet, werden das Ein führen der Testmuster, der Vergleich und die Komprimierung alternierend nach einem Initialisierungsschritt durchgeführt. Nachdem Vergleich und Komprimierung für alle gewünschten Testmuster durchgeführt wurden, werden die komprimierten Prüfergebnisse ausgegeben.

Bei der Abtastprüfung, die eine Komprimierungsfunktion für die Prüfergebnisse verwendet, nimmt das Vergleichsauslöse signal CMNPEN sowohl den Wert "0" als auch "1" an.

1. Initialisierung

In einem Initialisierungsschritt werden alle Flipflop-Schal tungen, die in den Anschlußschaltungen CCC vorhanden sind, welche die Prüfschaltung CTC bilden, auf "1" gesetzt. Das Um schaltsignal SM wird auf "1" und das Testhaltesignal THLDO und THLD1 werden auf "1" gesetzt, so daß "1" von den Ab tasteingangsanschlüssen SI ausgegeben wird, mit der Folge, daß "1" für die Flipflop-Schaltungen 4 festgesetzt wird. Das Vergleichsauslösesignal CMPEN wird auf "0" gesetzt.

2. Einführen, Vergleich und Komprimierung der Prüfmuster

Zur Vorbereitung des Einführens der Prüfmuster in die Schal tung 1 werden die Prüfmuster in die eingangsseitigen An schlußschaltungen CC eingeführt. In diesem Zustand ist das Testhaltesignal THLD1 auf "1" gesetzt, um "1", das in den Flipflop-Schaltungen 4 der Anschlußschaltungen CCC in dem In itialisierungsschritt gesetzt wurde, festzuhalten. Die Werte des Testhaltesignals THLDO und des Umschaltsignals SM sind jeweils zu denen im Initialisierungsschritt gleich. Die in die Schaltung 1 einzuführenden Prüfmuster werden nämlich vom Eingangsabtastanschluß SI in einem solchen Zustand einge führt, daß das Testhaltesignal THLDO "0", das Testhaltesignal THLD1 "1" und das Umschaltsignal SM "1" ist.

Bei der Schaltung 1 dieser Ausführungsform handelt es sich um eine 4-Bit-Schaltung und daher werden 4-Bit-Prüfmuster einge führt. Die Prüfmuster werden in folgender Reihenfolge der eingangsseitigen Anschlußschaltungen eingeführt CC[0] → CC[1] → CC[2] → CC[3]. Beispielsweise wird eine quaternär vollperiodische Serie als Testmuster eingeführt. Die voll periodische Serie wird dadurch gebildet, daß Daten deren Bits alle "0" sind, zu einer M-Serie hinzuaddiert werden. Daher erzeugt die volle periodische Serie Daten jeglicher Kombina tion. Daher können Testmuster jeglicher Kombination auf effi ziente Weise in den Anschlußschaltungen CC festgesetzt wer den, und zwar dadurch, daß volle periodische Serien als Prüf muster geliefert werden. Weiterhin können die Prüfmuster auf effiziente Weise in die Schaltung 1 dadurch eingeführt wer den, daß die Prüfmuster wiederholt eingeführt werden, wenn das Testhaltesignal THLDO "0" ist und dann das Testhaltesi gnal THLDO "1" gesetzt wird, um die Prüfmuster in den An schlußschaltungen CC festzuhalten, so daß "0" und "1" sukzes siv in einem laufenden Muster wiederholt werden.

Das Vergleichsauslösesignal CMPEN wird auf "1" nur für die Prüfmuster gesetzt, um die Prüfungen in einem Zustand durch zuführen, in dem die erwarteten Daten EXP eingegeben werden, um so die Ausgangsdaten der Schaltung 1 mit den erwarteten Daten EXP zu vergleichen. Die Vergleichsergebnisse werden durch den weiter oben beschriebenen Schaltungsbetrieb der Prüfschaltung CTC komprimiert.

3. Ausgabe der Prüfergebnisse

Das Testhaltesignal THLD1 und das Umschaltsignal SM werden jeweils auf "0" und "1" gesetzt. In diesem Zustand werden die in den Anschlußschaltungen CCC komprimierten Prüfergebnisse sukzessiv von dem Abtastausgangsanschluß SO ausgegeben.

Vorstehend wurden die Schaltbetriebe der in Fig. 14 gezeig ten Schaltung beschrieben. Gleiche Schaltbetriebe lassen sich auch unter Verwendung einer Anschlußschaltung CCCr, die in Fig. 12 gezeigt ist, anstelle der in Fig. 11 gezeigten An schlußschaltung CCC erreichen. Die Anschlußschaltung CCCr zeichnet sich dadurch aus, daß ein Rücksetzanschluß, der ge nerell bei einer Flipflop-Schaltung vorhanden ist, effektiv verwendet wird. Unter Herausstellung der Unterschiede zwi schen der Anschlußschaltung CCCr und der Anschlußschaltung CCC wird die Anschlußschaltung CCCr nachstehend beschrieben.

Die Anschlußschaltung CCCr umfaßt Anschlüsse, die die gleiche Funktion, wie die in der Anschlußschaltung CCC vorhandenen Anschlüsse aufweist. Weiterhin weist sie einen Taktanschluß t auf. Insbesondere weist sie einen Eingangsanschluß cdr, einen Eingangsabtastanschluß csi, ein Testhalteanschluß cthldr, einen Umschaltanschluß csmr, einen Ausgangsabtastanschluß csor, einen Erwartungswertanschluß cexpr und einen Ver gleichsanschluß ccmpenr, die jeweils bei der Anschlußschal tung CCCr vorgesehen sind und jeweils identische Funktion zu dem bei der Anschlußschaltung CCC vorgesehenen Eingangsan schluß cd, Abtasteingangsanschluß csi, Testhalteanschluß cthld, Umschaltanschluß csm, Ausgangsabtastanschluß cso, Er wartungswertanschluß cexp und Vergleichsanschluß ccmpen ha ben, auf.

Die Anschlußschaltung CCCr wird durch Selektoren 2 und 3, eine Flipflop-Schaltung 4r, ein Exklusiv-ODER-Gatter 30r und ein Gatter 31r gebildet. Das Exklusiv-ODER-Gatter 30r ist im Hinblick auf seinen Aufbau und seine Funktionsweise zu dem Exklusiv-ODER-Gatter 30 nach Fig. 11 identisch, wohingegen das Gatter 31r die NAND-Verknüpfung von Signalen durchführt, die jeweils an die zwei Eingangsanschlüsse gegeben werden und eines invertierten Signals eines an einen Inversionseingangs anschluß gegebenen Signals und wobei es die daraus erhaltene Logik an einem Ausgangsanschluß ausgibt.

In den bislang beschriebenen Ausführungsformen war der bei jeder Flipflop-Schaltung 4 vorgesehene Rücksetzanschluß und Taktanschluß nicht für spezielle Funktionen vorgesehen und daher wurde eine nähere Beschreibung der selben bislang bei seite gelassen. Bei der Anschlußschaltung CCCr jedoch wird der Rücksetzanschluß effektiv genutzt und ein am Taktanschluß eingegebenes Signal dient der Synchronisation, um so Prüfer gebnisse zu komprimieren. Daher werden der Rücksetzanschluß und der Taktanschluß der Flipflop-Schaltung 4r speziell nur in der Anschlußschaltung CCCr beschrieben. Unter Berücksich tigung des Vorstehenden ist es notwendig, einen Taktanschluß T auch bei der Prüfschaltung CTC vorzusehen, um mit dem Takt anschluß t der Anschlußschaltung CCCr verbunden zu werden. Der Taktanschluß T der Prüfschaltung CTC ist jedoch nicht dargestellt.

Die Hauptunterschiede zwischen den Anschlußschaltungen CCCr und CCC sind:

1. Der Unterschied zwischen dem Gatter 31r einerseits und dem NAND-Gatter 31 und dem UND-Gatter 32 andererseits;
2. Der Unterschied zwischen der Flipflop-Schaltung 4 und dem Se lektor 2 einerseits und zwischen der Flipflop-Schaltung 4r und dem Selektor 2 andererseits; und
3. Der Unterschied der von dem Vorhandensein und dem Anschluß des Taktanschlusses t herrührt. Die weiteren Verbindungen sind gleich und daher wird eine Beschreibung derselben unter Verweis auf die Schaltung CCC beiseite gelassen.

Ein Ausgangsanschluß des Exklusiv-ODER-Gatters 30r ist mit einem ersten Eingangsanschluß des Gatters 31r verbunden, wo hingegen der Vergleichsanschluß ccmpenr mit einem zweiten Eingangsanschluß des Gatters 31r verbunden ist. Der Taktan schluß t ist mit einem invertierenden Eingangsanschluß des Gatters 31r sowie mit dem Taktanschluß der Flipflop-Schaltung 4r gemeinsam verbunden. Ein Ausgangsanschluß des Gatters 31r ist mit dem Rücksetzanschluß der Flipflop-Schaltung 4r ver bunden. Wenn "0" erhalten wird, löscht der Rücksetzanschluß der Flipflop-Schaltung 4r die darin gespeicherten Daten. Der Ausgangsanschluß der Flipflop-Schaltung 4r ist mit dem Ein gangsanschluß 1 des Selektors 2 sowie mit dem Ausgangsabtast anschluß csor der Verbindungsschaltung CCCr verbunden.

Die Betriebsweisen der Anschlußschaltung CCCr werden nachste hend beschrieben. Bei Verwendung der Anschlußschaltung CCCr lassen sich Betriebsweisen erreichen, die hinsichtlich der der Schaltungsbetriebsweisen 1 und 2 absolut identisch zu denen der Anschlußschaltung CCC und hinsichtlich der Be triebsweise 3 der Anschlußschaltung CCC ähnlich sind. Die Schaltungs-Betriebsweise 3 bei Verwendung der Anschlußschal tung CCCr wird nachstehend beschrieben.

Wenn das Vergleichsauslösesignal ccmpenr "0" ist, gibt das Gatter 31r "1" an den Rücksetzanschluß der Flipflop-Schaltung 4r aus unabhängig von den Ausgangsdaten des Exklusiv-ODER-Gat ters 30r und eines Taktsignals t, das am Taktanschluß t eingeführt wird. Daher werden keine Daten in der Flipflop-Schal tung 4r gelöscht und die Anschlußschaltung CCCr hält die Daten der Flipflop-Schaltung 4r weiterhin fest.

Wenn das Vergleichsauslösesignal ccmpenr "1" und das Takt signal t, das vom Taktanschluß t eingegeben wird, "0" ist, gibt das Gatter 31r eine invertierte Logik der Ausgangsdaten des Exklusiv-ODER-Gatters 30r aus. Wenn die erwarteten Daten expr und die Eingangsdaten cdr in dem Exklusiv-ODER-Gatter 30r übereinstimmen, gibt das Gatter 31r "1" an den Rücksetz anschluß der Flipflop-Schaltung 4r aus. Daher hält die An schlußschaltung CCCr die Daten der Flipflop-Schaltung 4r wei terhin fest.

Wenn die erwarteten Daten expr und die Eingangsdaten cdr im Exklusiv-ODER-Gatter 30r miteinander nicht übereinstimmen, gibt das Gatter 31r "0" an den Rücksetzanschluß der Flipflop-Schal tung 4r aus. Daher werden die Daten in der Flipflop-Schal tung 4r gelöscht, so daß "0" dauerhaft in den Selektoren 2 und 3 und der Flipflop-Schaltung 4r festgehalten wird.

Die Anschlußschaltung CCCr weist nämlich eine Schaltfunktion auf, in der sie die Daten der Flipflop-Schaltung 4r festhält, wenn die erwarteten Daten expr und die Eingangsdaten cdr mit einander übereinstimmen, wohingegen sie "0" in der Flipflop-Schal tung 4r festhält, wenn die Daten miteinander nicht über einstimmen. Diese Schaltungsfunktion ist zu der der Anschluß schaltung CCC identisch. Jedoch lassen sich bei Verwendung der Anschlußschaltung CCCr insbesondere die folgenden Vor teile erhalten: Die Anschlußschaltung CCC hält die Daten durch eine Schleife fest, die durch Selektoren 2 und 3, die Flipflop-Schaltung 4 und das UND-Gatter 32 gebildet wird. Da gegen hält die Anschlußschaltung CCCr die Daten durch eine Schleife fest, die nur durch die Selektoren 2 und 3 und die Flipflop-Schaltung 4r gebildet wird, so daß das Risiko ver ringert wird, das die Daten durch unerwünschte Störsignale oder dergleichen beeinflußt werden.

Während die Anschlußschaltung CCCr über das Taktsignal t eine Synchronisation erhält, läßt sich eine solche Synchronisation über das Taktsignal dann nicht erreichen, wenn der invertie rende Eingangsanschluß vom Gatter 31r abgetrennt wird, so daß das Gatter 31r ein NAND-Gatter definieren würde.

Wie sich aus vorstehender Beschreibung ergibt, kann eine Prüfschaltung CTC in ähnlicher Weise wie bei der Verwendung einer Anschlußschaltung CCC durch Verwendung der Anschluß schaltung CCCr erhalten werden.

Die als Antwort auf eine Vielzahl von Prüfmuster erhaltenen Prüfergebnisse können in nur einem Schritt dadurch ausgegeben werden, daß die Prüfschaltung CTC an der Ausgangsseite der Schaltung 1 vorgesehen wird und daß diese eine Abtastprüfung unter Verwendung einer Komprimierungsfunktion der Prüfergeb nisse durchführt. Daher ist die erforderliche Zeit, um eine Abtastprüfung unter Verwendung der Komprimierungsfunktion der Prüfergebnisse durchzuführen, kürzer als wenn die normale Ab tastprüfung für eine Vielzahl von Testmuster viele Male durchgeführt wird. Mit anderen Worten läßt sich die Prüfzeit verringern.

Wenn die in Fig. 14 gezeigte Steuerschaltung CTL3 verwendet wird, läßt sich eine Wirkung erzielen, welche zu der unter Bezugnahme auf die erste Ausführungsform beschriebenen Wir kung entspricht. Bei der Steuerschaltung CTL3 steuert das Testsignal TEST, ob der Halteanschluß HLDO oder der Testhal teanschluß THLDO und der Umschaltanschluß SM ausgewählt wer den. Daher läßt sich eine Abtastprüfung bei der Schaltung 1 unabhängig vom Haltesignal HLDO durchführen, welches von der in der Fig. 4 gezeigten Schaltung 1a gelieferten wird, so fern die Steuerschaltung CTL3 Verwendung findet.

Die Unterschiede im Aufbau zwischen den Steuerschaltungen CTL3 und CCTL3 bestehen lediglich im Hinblick auf die einge gebenen Steuersignale. Die Betriebsweisen der Selektoren 5, 6, 7 und 8 sind jeweils zueinander identisch, da sie simultan durch das Testsignal TEST gesteuert werden. Was den erfin dungsgemäßen Aufbau der Steuerschaltungen anbelangt, kann eine Beschreibung der Steuerschaltungen gegeben werden, wel che die Prüfschaltung TC steuern und diese Beschreibung kann auf alle Steuerschaltungen übertragen werden, welche die Prüfschaltung CTC steuern. Daher kann die in Fig. 14 darge stellte Schaltung durch Fig. 17 veranschaulicht werden, wo bei die Schaltungen an der Ausgangsseite der Schaltung 1 bei seitegelassen wurden. Eine Veranschaulichung der Schaltungen an der Ausgangsseite der Schaltung 1 wird nachfolgend bei seite gelassen, sofern dies nicht speziell notwendig erschei nen sollte.

Bei dieser Ausführungsform sind die Haltesignale HLDO und HLD1, die in die Steuerschaltungen den Eingangs- und Aus gangsseiten eingegeben werden voneinander verschieden. Daher ist es notwendig, eine Vielzahl von Abtastflipflop-Schaltun gen zu verwenden, um das Haltesignal zu bestätigen. Solche Abtastflipflop-Schaltungen, die zur Bestätigung einer Viel zahl von Haltesignalen Verwendung finden, werden nachstehend unter Bezugnahme auf Fig. 16 beschrieben. Fig. 16 veran schaulicht den Anschlußzustand der Abtastflipflop-Schaltun gen, die zur Bestätigung einer Vielzahl von Haltesignalen Verwendung finden, wobei Testhalteanschlüsse, Erwartungswert anschlüsse, Vergleichsanschlüsse und dergleichen beiseite ge lassen wurden.

Es soll angenommen werden, daß die Haltesignale HLDO und HLD1 bestätigt werden. Abtastflipflop-Schaltungen HSFF und HSFFa werden zwischen den Eingangsabtastanschluß SI und dem Ein gangsabtastanschluß SI der Prüfschaltung TC eingesetzt. Die Abtastflipflop-Schaltung HSFF ist eine Schaltung, die aus ei nem Selektor 14 und einer Flipflop-Schaltung 15 besteht. In gleicher Weise ist die Abtastflipflop-Schaltung HSFFa eine Schaltung, die aus einem Selektor 14a und einer Flipflop-Schal tung 15a besteht. Die Abtastflipflop-Schaltung HSFF ist vorgesehen, um das Haltesignal HLDO zu bestätigen, welches in die die Prüfschaltung TC steuernden Steuerschaltungen einge geben wird. In gleicher Weise ist die Abtastflipflop-Schal tung HSFFa vorgesehen, um das Haltesignal HLD1 zu bestätigen, welches in die die Prüfschaltung CTC steuernden Steuerschal tungen eingegeben wird. Jeder der beiden Selektoren 14 und 14a weist einen Eingangsanschluß 0, einen Eingangsanschluß 1, einen Ausgangsanschluß und einen Steueranschluß auf. Das Um schaltsignal SM zum Umschalten der Selektoren 14 und 14a wird an die entsprechenden Steueranschlüsse gegeben. Die Eingangs anschlüsse 0 werden ausgewählt und mit den Ausgangsanschlüs sen verbunden, wenn das Umschaltsignal SM "0" ist. Dagegen werden die Eingangsanschlüsse 1 ausgewählt und mit den Aus gangsanschlüssen verbunden, wenn das Umschaltsignal SM "1" ist. Daher können die von den Selektoren 14 und 14a ausgege benen Daten dadurch ausgewählt werden, daß das Umschaltsignal SM, das in die Selektoren 14 und 14a eingegeben wird, zwi schen "1" und "0" umgeschaltet wird. Der Eingangsabtastan schluß SI ist mit dem Eingangsanschluß 1 des Selektors 14 verbunden. Der Halteanschluß HLDO ist mit dem Eingangsan schluß 0 des Selektors 14 verbunden. Der Ausgangsanschluß des Selektors 14 ist mit dem Eingangsanschluß der Flipflop-Schal tung 15 verbunden. Ein Ausgangsanschluß der Flipflop-Schal tung 15 ist mit dem Eingangsanschluß 1 des Selektors 14a ver bunden. Der Halteanschluß HLD1 ist mit dem Eingangsanschluß 0 des Selektors 14a verbunden. Ein Ausgangsanschluß der Flipflop-Schaltung 15a ist mit dem Eingangsabtastanschluß si der Prüfschaltung TC verbunden. Die Flipflop-Schaltungen 15 und 15a sind D-Flipflops oder Flipflop-Schaltungen, die eine zu der Funktion von D-Flipflops ähnliche Funktion aufweisen.

Bei den zuvor genannten Abtastflipflop-Schaltungen HSFF und HSFFa können die Werte des Haltesignals HLDO und HLD1 jeweils in den Flipflop-Schaltungen 15 und 15a dadurch gespeichert werden, daß das Umschaltsignal SM "0" gesetzt wird. Bei der in Fig. 16 gezeigten Anordnung sind die Ausgangsanschlüsse der Abtastflipflop-Schaltungen HSFF und HSFFa mit dem Ein gangsabtastanschluß si der Prüfschaltung verbunden TC verbun den. Daher kann das Umschaltsignal SM auf "1" und die Test haltesignale THLDO und THLD1 auf "0" gesetzt werden, so daß eine Beobachtung durchgeführt werden kann, wenn die Logik der Haltesignale HLDO und HLD1 aus dem Prüfbus als Ausgangsab tastdaten SO, die jeweils in den Abtastflipflop-Schaltungen HSFF und HSFFa gespeichert waren, herausgenommen werden, wenn das Umschaltsteuersignal SM "0" war. Beispielsweise kann eine Beobachtung von anderen Steuersignalen als den Testhaltesi gnalen THLDO und THLD1 unter Verwendung eines ähnlichen Auf baus durchgeführt werden.

Während die Selektoren 14 und 14a wie oben beschrieben durch das Umschaltsignal SM gesteuert werden, kann ein Steueran schluß der für die Steuerung der Prüfschaltungen TC und CTC ohne Bedeutung ist zusätzlich vorgesehen werden, um die Se lektoren 14 und 14a durch ein durch diesen Steueranschluß ausgegebenes Steuersignal zu steuern. Jedoch läßt sich durch die Verwendung des Umschaltsignals SM zum Steuern der Selek toren 14 und 14a der folgende Vorteil erreichen:

Bei den Prüfschaltungen TC und CTC gemäß dieser Ausführungs form wird das Umschaltsignal SM auf "0" gesetzt, wenn das Testsignal TEST "1" ist, so daß Eingangsdaten IN an den Ein gangsanschlüssen DI an der Eingangsseite über die Anschluß schaltungen CC aufgenommen werden. In diesem Zustand werden Ausgangsdaten DO, welche die Prüfergebnisse der Schaltung 1 darstellen von den Ausgangsanschlüssen OUT an der Ausgangs seite über die Anschlußschaltungen CCC ausgegeben. Wenn das Umschaltsignal SM "0" ist, werden die Steuersignale HLDO und HLD1 in den Flipflop-Schaltungen HSFF und HSFFa den Selekto ren 14 und 14a gespeichert, wobei die Steuersignale nicht in die Prüfschaltung TC eingeführt werden. Wenn Prüfmuster ein geführt oder Prüfergebnisse in einer Abtastprüfung ausgegeben werden, ist das Umschaltsignal SM auf "1" gesetzt. Daher wer den die Prüfmuster, die vom Eingangsabtastanschluß SI her eingeführt werden, in den Selektoren 14 und 14a auf Leitung geschaltet, so daß die Abtastflipflop-Schaltungen HSFF und HSFFa weder das Einführen der Prüfmuster noch das Ausgeben der Prüfergebnisse verhindern. Auch wirkt es sich auf den Ab tastprüfbetrieb nicht nachteilig aus, wenn die Selektoren 14 und 14a durch das Umschaltsignal SM gesteuert werden, so daß der Steueranschluß, der das Steuersignal an die Abtast flipflop-Schaltungen HSFF und HSFFa liefert, durch Verwendung des Umschaltsignals SM weniger kompliziert aufgebaut werden kann.

Obwohl die Abtastflipflop-Schaltungen HSFF und HSFFa zwischen dem Eingangsabtastanschluß SI und dem Eingangsabtastanschluß si der Prüfschaltung TC eingesetzt werden, läßt sich die gleiche Funktion auch dann erreichen, wenn die Abtast flipflop-Schaltungen zwischen dem Ausgangsabtastanschluß so der Prüfschaltung TC und dem Eingangsabtastanschluß si der Prüfschaltung CTC eingesetzt werden. Auch dann ist eine Be obachtung der Haltesignale HLDO und HLD1 ermöglicht. Die gleiche Funktion läßt sich ebenfalls erreichen, wenn die Ab tastflipflop-Schaltungen zwischen dem Ausgangsabtastanschluß so der Prüfschaltung CTC und dem Ausgangsabtastanschluß SO eingesetzt werden.

Während nach der obigen Beschreibung zwei Steuersignale be obachtet werden, ist die Anzahl der beobachtbaren Steuer signale nicht auf zwei beschränkt. Wenn eine Vielzahl von zu beobachtenden Steuersignalen vorhanden ist, kann die ent sprechende Anzahl von Flipflop-Schaltungen in Reihe hinter einander geschaltet werden, wie sich aus dem Vorstehenden ohne weiteres ergibt.

Die Haltefunktionen der Prüfschaltungen TC und CTC gemäß die ser Ausführungsform können sowohl im Normalbetrieb als auch im Abtastprüfbetrieb Verwendung finden, so daß die Fläche der Schaltung durch beiseite lassen zusätzlicher Komponenten re duziert werden kann.

Nachfolgend wird noch eine weitere Steuerschaltung gemäß die ser Ausführungsform beschrieben. Fig. 18 stellt ein Diagramm einer Steuerschaltung CTL3a dar, die zu der in Fig. 17 ge zeigten Steuerschaltung CTL3 ähnlich aufgebaut ist und die selbe Funktion aufweist. Der Unterschied zwischen den Steuer schaltungen CTL3a und CTL3 besteht nur in einem etwas unter schiedlichen Aufbau. Genauer besteht der Unterschied in einer unterschiedlichen Anschlußweise, nämlich der Anschlußweise des Dateneingangsanschlusses 0 des Selektors 6: Es ist näm lich ein Ausgangsanschluß eines Selektors 5 mit dem Eingangs anschlusses 0 des Selektors 6 verbunden.

Der Betrieb der Steuerschaltung CTL3a wird nachstehend be schrieben. Unter Berücksichtigung des vorgenannten Unter schieds im Aufbau wird nachfolgend nur der Fall betrachtet, bei dem das Testsignal TEST "0" ist. Der Selektor 6 gibt ein Ausgangssignal des Selektors 5 aus, wenn das Testsignal TEST "0" ist, so daß das Haltesignal HLDO vom Ausgangsanschluß des Selektors 6 ausgegeben wird.

Daher sind die Betriebsweisen der Steuerschaltung CTL3a zu denen der Steuerschaltung CTL3 identisch.

Unter Bezugnahme auf Fig. 17 ist die Steuerschaltung CLT3 direkt mit dem Halteanschluß HLDO, dem Testhalteanschluß THLDO und dem Umschaltsignal SM verbunden. Es ist auch mög lich, den Halteanschluß HLDO an die Steuerschaltung CTL3 über die Flipflop-Schaltung HSFF wie in Fig. 19 gezeigt anzu schließen und zwar dadurch, daß das Umschaltsignal SM, das in den Steueranschluß des Selektors 14 eingegeben wird, auf "0" im Normalbetrieb gesetzt wird.

Nachfolgend wird eine Prüfanordnung gemäß dieser Ausführungs form beschrieben, die dadurch erhalten werden kann, daß der Aufbau der Abtastflipflop-Schaltung verändert wird. Einrich tungen und Komponenten, die den gleichen Aufbau, die gleiche Funktion etc. wie bei den vorstehenden Schaltungen aufweisen, werden durch die gleichen Bezugszeichen gekennzeichnet, um unnötige Beschreibung zu vermeiden.

Fig. 20 stellt ein Schaltdiagramm dar, das eine Prüfanord nung für eine logische Schaltung gemäß dieser Ausführungsform zeigt. Eine Prüfschaltung TCS gemäß dieser Ausführungsform ist eine Schaltung, die anstelle der Prüfschaltung TC verwen det werden kann. Entsprechend der Prüfschaltung TC wird auch die Prüfschaltung TCS gemäß dieser Ausführungsform durch Flipflop-Schaltungen 4, Selektoren 2 zum Umschalten einer Haltefunktion und Selektoren 3 zum Umschalten des Abtastmodus gebildet. Die Selektoren 2 werden durch das Testhaltesignal thld und die Selektoren 3 durch das Umschaltsignal sm gesteu ert.

Der Unterschied zwischen den Prüfschaltungen TC und TCS liegt darin, daß die Reihenfolge der Selektoren 2 zum Umschalten der Haltefunktion und der Selektoren 3 zum Umschalten des Ab tastmodus vertauscht ist.

Die Prüfschaltung TCS wird nachstehend beschrieben. Die Prüf schaltung TCS kann sowohl für die Eingangs- als auch für die Ausgangsseite der Schaltung 1 verwendet werden. Betriebswei sen einer an der Ausgangsseite verwendeten Prüfschaltung TCS sind zu den Betriebsweisen der an der Eingangsseite verwende ten Prüfschaltung TCS gleich. Daher stellt Fig. 20 nur die Eingangsseite dar und die Beschreibung wird nur anhand der Eingangsseite gegeben, wenn nichts anderes speziell erforder lich ist.

Die Schaltung 1 wird eingangsseitig durch die Prüfschaltung TCS gesteuert bzw. überwacht. Die Prüfschaltung TCS wird zwi schen die Eingangsanschlüsse IN und die Eingangsanschlüsse DI der Schaltung 1 eingesetzt. Die Prüfschaltung TCS umfaßt Ein gangsanschlüsse d[0] bis d[3] zum Eingeben der Eingangsdaten IN[0] bis IN[3], Ausgangsanschlüsse q[0] bis q[3] zum Ausge ben der Daten an die Eingangsanschlüsse DI der Schaltung 1, einen Eingangsabtastanschluß si, einen Testhalteanschluß THLD, einen Umschaltanschluß sm und einen Ausgangsabtastan schluß so. Betriebsweisen der Prüfschaltung TCS unter dem Testhaltesignal thld und dem Umschaltsignal sm, die jeweils über den Testhalteanschluß thld und den Umschaltanschluß sm eingegeben werden, werden nachstehend beschrieben. Wenn das Umschaltsignal sm und das Testhaltesignal thld "0" sind, nimmt die Prüfschaltung TCS an den Eingangsanschlüssen d ein gegebene Daten auf und gibt dieselben an den Ausgangsan schlüssen q als solche aus. Wenn das Umschaltsignal sm "1" und das Testhaltesignal thld "0" ist, nimmt die Prüfschaltung TCS am Eingangsabtastanschluß si eingegebene Daten auf und gibt dieselben am Ausgangsabtastanschluß so aus. Wenn das Testhaltesignal thld "1" ist, werden die Daten in der Prüf schaltung TCS festgehalten.

Die Prüfschaltung TCS, welche die zuvor genannten Betriebs weisen durchführt, ist wie folgt ausgebildet: Ausgangsan schlüsse [N-1] der Flipflop-Schaltungen 4 sind mit Eingangs anschlüssen 1 der Selektoren 3[N] verbunden. Wenn Speziell N = 0 ist, ist der Eingangsabtastanschluß si mit dem Eingangs anschluß 1 des Selektors 3[0] verbunden. Die Eingangsan schlüsse IN[N] sind jeweils mit den Eingangsanschlüssen 0 der Selektoren 3[N] verbunden. Die Ausgangsanschlüsse der Selek toren 3[N] sind mit den Eingangsanschlüssen 0 der Selektoren 2[N] verbunden. Die Ausgangsanschlüsse der Flipflop-Schaltun gen 4[N] sind mit den Eingangsanschlüsse der Selektoren 2[N] Verbunden. Die Ausgangsanschlüsse der Selektoren 2[N] sind mit den Eingangsanschlüssen der Flipflop-Schaltungen 4[N] verbunden. Die Ausgangsanschlüsse der Flipflop-Schaltungen 4[N] sind mit den Eingangsanschlüssen der Selektoren 2[N] wie vorstehend beschrieben und weiterhin mit den Eingangsan schlüssen DI[N] der Schaltung 1 und den Selektoren 3[N+1] verbunden. Wenn Speziell N = 3 ist, ist der Ausgangsanschluß der Flipflop-Schaltungen 4[3] mit dem Eingangsanschluß 1 des Selektors 2[3], dem Eingangsanschluß DI[3] und dem Ausgangs abtastanschluß so der Prüfschaltung TCS gemeinsam verbunden.

Wenn die Prüfschaltung TCS auf der Ausgangsseite der Schal tung 1 vorgesehen ist, müssen in der vorstehenden Beschrei bung die folgendem Änderungen gemacht werden:
Eingangsanschlüsse IN → Ausgangsanschlüsse D0
Eingangsanschlüsse DI → Ausgangsanschlüsse OUT.

Der Normalbetrieb und der Abtastprüfbetrieb läßt sich eben falls mit der zuvor beschriebenen Prüfschaltung TCS durchfüh ren.

Nachfolgend wird eine Prüfschaltung CTL4 gemäß dieser Ausfüh rungsform beschrieben, die das Testhaltesignal thld und das Umschaltsignal sm der Prüfschaltung TCS zuführt. Die Prüf schaltung CTL4 stellt eine Schaltung dar, der das Testsignal TEST, das Umschaltsignal SM, das Testhaltesignal THLDO und das Haltesignal HLDO zugeführt werden. Weiterhin gibt die Steuerschaltung CTL4 das Testhaltesignal thld und das Um schaltsignal sm an die Prüfschaltung TCS ab.

Die Steuerschaltung CTL4 gibt regelmäßig das Umschaltsignal SM als Umschaltsignal sm ab. Wenn das Testsignal TEST " 0" ist, gibt die Steuerschaltung CTL4 das Haltesignal HLDO als Testhaltesignal thld aus. Wenn das Testsignal TEST "1" ist, gibt die Steuerschaltung CTL4 das Testhaltesignal THLDO als Testhaltesignal thld aus.

Der Anschluß der Steuerschaltung CTL4 wird nachstehend unter Bezugnahme auf Fig. 20 beschrieben. Die Steuerschaltung CTL4 umfaßt einen einzigen Selektor 5. Das Testsignal TEST wird an einem Steueranschluß des Selektors 5 eingeführt
Der Halteanschluß HLDO ist mit einem Eingangsanschluß 0 des Selektors 5 Verbunden. Der Testhalteanschluß THLDO ist mit einem Eingangsanschluß 1 des Selektors 5 Verbunden. Ein Aus gangsanschluß des Selektors 5 ist mit dem Testhalteanschluß thld der Prüfschaltung TCS verbunden. Der Umschaltanschluß SM ist direkt mit dem Umschaltanschluß sm der Prüfschaltung TCS verbunden.

Bei einer Steuerschaltung CTL4, welche an der Ausgangsseite der Schaltung 1 verwendet werden soll, müssen die folgenden Änderungen in der obigen Beschreibung vorgenommen werden:
Halteanschluß HLDO → Halteanschluß HLD1
Testhalteanschluß THLDO → Testhalteanschluß THLD1.

Der Normalbetrieb und der Abtastprüfbetrieb läßt sich eben falls mit der zuvor beschriebenen Prüfschaltung TCS errei chen. Die Betriebsweisen der in Fig. 20 gezeigten Schaltung lassen sich wie folgt zusammenfassen:
Beschrieben wird der Fall, bei der Prüfschaltungen TCS sowohl an der Eingangsseite als auch an der Ausgangsseite der Schal tung 1 vorgesehen sind. Die Schaltbetriebe umfassen den Nor malbetrieb und den Abtastprüfbetrieb.

Der Normalbetrieb ist zum Normalbetrieb der Schaltungen iden tisch, die aus den Steuerschaltungen CTL1, CTL2 oder CTL3 und der Prüfschaltung TC bestehen.

Der Abtastprüfbetrieb wird nachstehend beschrieben. Die Be triebsweisen der aus der Steuerschaltung CTL4 und der Prüf schaltung TCS bestehenden Schaltung sind nur hinsichtlich Durchführung und Halten der Daten von den Betriebsweisen der Schaltung verschieden, die aus der Steuerschaltung CTL3 und der Prüfschaltung TC besteht. Daher wird nur die Durchführung (der Abtastprüfung) und des Festhaltens der Daten beschrie ben.

Durchführung

Ein Schaltbetrieb, der zu dem der Schaltung identisch ist, die aus Steuerschaltung CTL3 und Prüfschaltung TC besteht, wird dadurch erreicht, daß das Umschaltsignal und das Test haltesignal THLD1 auf "0" gesetzt werden.

2. Festhalten der Daten

Um Daten an der Eingangsseite in einem Zwischenzustand der Abtastprüfung festzuhalten, wird das Testhaltesignal THLDO auf "1" gesetzt. Um dagegen die Daten an der Ausgangsseite festzuhalten, wird das Testhaltesignal THLD1 auf "1" gesetzt.

Vorstehend wurden die Schaltbetriebe der in Fig. 20 gezeig ten Steuerschaltung beschrieben.

Wenn die Prüfschaltungen TCS sowohl an der Eingangs- als auch an der Ausgangsseite der Schaltung 1 vorgesehen sind, können die eingangs- und ausgangsseitigen Prüfschaltungen CTS gleichzeitig durch das Umschaltsignal SM gesteuert werden.

Nachfolgend wird ein Prüfbus beschrieben, der durch die ge nannte Prüfschaltung CTS erhalten wird. Wenn die Prüfschal tung CTS auf der Eingangsseite der Schaltung 1 vorgesehen ist, sind zwei Selektoren 2 und 3 zwischen jedem Eingangsan schluß IN und jedem Eingangsanschluß DI der logischen Schal tung eingesetzt. Gleichermaßen sind, wenn die Prüfschaltung CTS an der Ausgangsseite der Schaltung 1 vorgesehen ist, zwei Selektoren 2 und 3 zwischen jedem Ausgangsanschluß DO und je dem Ausgangsanschluß OUT eingesetzt. Daher läßt sich im Nor malbetrieb nur eine Betriebsgeschwindigkeit erreichen, die der einer herkömmlichen Prüfschaltung entspricht.

Jedoch weist jede Steuerschaltung CTL4, die die Prüfschaltung CTS steuert, nur einen Selektor 5 auf, so daß die Fläche der Schaltung verringert werden kann. Auch läßt sich bei der Prüfschaltung CTS die Haltefunktion sowohl im normalen Be trieb als auch im Abtastprüfbetrieb verwenden, so daß die Fläche der Schaltung durch beiseite lassen von überflüssigen Komponenten verringert werden kann.

Dritte Ausführungsform

Eine dritte Ausführungsform der vorliegenden Erfindung be trifft eine Steuerschaltung, die eine Prüfschaltung steuert.

Die Steuerschaltung gemäß dieser Ausführungsform ist dafür ausgelegt, eine Prüfschaltung TC oder CTC zu steuern. Dabei weist sie einen Aufbau auf, der einfacher als der Aufbau der Steuerschaltungen gemäß der ersten oder zweiten Ausführungs form ist. Die Steuerschaltung zum Steuern der Prüfschaltung TC oder CTC führt den Prüfschaltungen TC oder CTC ein Test haltesignal thld und ein Umschaltsignal sm zu. Der Aufbau und die Funktion dieser Schaltung bleiben unverändert, ob sie nun für die Prüfschaltung TC oder die Prüfschaltung CTC verwendet wird. Daher wird eine Beschreibung nur unter Bezugnahme auf die Prüfschaltung TC gegeben. Die nachfolgende Beschreibung wird für die Eingangsseite einer Schaltung 1 gegeben, gilt aber auch für deren Ausgangsseite.

Fig. 21 zeigt ein Schaltdiagramm einer Steuerschaltung CTL5 gemäß dieser Ausführungsform. Die Steuerschaltung CTL5 erhält ein Haltesignal HLDO, ein Testhaltesignal THLDO, ein Um schaltsignal SM und ein Testsignal TEST. Die Steuerschaltung CTL5 liefert das Testhaltesignal thld und das Umschaltsignal sm an die Prüfschaltung TC. Das Testhaltesignal THLDO wird im Normalbetrieb auf "0" gesetzt, so daß die Steuerschaltung CTL5 hinsichtlich der Schaltfläche im Vergleich zur Steuer schaltung gemäß der zweiten Ausführungsform verringert ist. Wenn die Steuerschaltung CTL5 bei einer Prüfschaltung TC an der Ausgangsseite vorgesehen ist, müssen die folgenden Ände rungen gemacht werden:
Haltesignal HLDO → Haltesignal HLD1
Testhaltesignal THLDO → Testhaltesignal THLD1.

Der Aufbau der Steuerschaltung CTL5 wird unter Bezugnahme auf Fig. 21 beschrieben. Die Steuerschaltung CTL5 kann mittels dreier Gatter ausgebildet werden. Jedes der Gatter weist zwei Eingangsanschlüsse und einen Ausgangsanschluß auf. Diese Gat ter umfassen ein Gatter 41, sowie ODER-Gatter 42 und 43.

Das Gatter 41 weist einen Eingangsanschluß ge und einen in vertierenden Eingangsanschluß re auf.

Dieses Gatter 41 führt eine UND-Verknüpfung einer invertier ten Logik eines Eingangssignals re, das an den invertierenden Eingangsanschluß re gegeben wird, und eines Eingangssignals ge, das an den Eingangsanschluß ge gegeben wird, durch. Jedes der ODER-Gatter 42 und 43 führt eine ODER-Verknüpfung seiner beiden Eingangssignale durch.

Der Anschlußzustand der Steuerschaltung CTL5 wird nachfolgend beschrieben. Ein Testanschluß TEST ist mit dem invertierenden Eingangsanschluß des Gatters 41 verbunden. Ein Halteanschluß HLDO ist mit dem Eingangsanschluß ge des Gatters 41 verbun den. Der Ausgangsanschluß des Gatters 41 ist mit dem ersten Eingangsanschluß beider ODER-Gatter 42 und 43 gemeinsam ver bunden. Ein Testhalteanschluß THLDO ist mit dem zweiten Ein gangsanschluß des ODER-Gatters 42 verbunden. Ein Umschaltan schluß SM ist mit dem zweiten Eingangsanschluß des ODER-Gat ters 43 verbunden. Die Ausgangsanschlüsse der ODER-Gatter 42 und 43 geben jeweils das Testhaltesignal thld und das Um schaltsignal sm an die Prüfschaltung TC aus.

Die Schaltbetriebe der in Fig. 21 gezeigten Steuerschaltung lassen sich wie folgt zusammenfassen: Die Schaltbetriebe um fassen eine Steuerung eines normalen Betriebes und eine Steuerung eines Abtastprüf-Betriebes. Tabelle 4 zeigt Soll werte der mit der Steuerschaltung CTL5 zusammenhängenden ent sprechenden Signale und Daten im Normalbetrieb und in der Ab tastprüfung.

Tabelle 4

Der Unterschied zwischen den normalen Betriebsweisen der Steuerschaltungen CTL5 und CTL3 wird nachstehend beschrieben. Das Testsignal TEST wird im Normalbetrieb entsprechend der Steuerschaltung CTL3 auf "0" gesetzt, das Umschaltsignal SM und das Testhaltesignal THLDO werden speziell in der Steuer schaltung CTL5 auf "0" gesetzt. Bei einem solchen Festsetzen der Werte ist der Schaltbetrieb der Steuerschaltung CTL5 im Normalbetrieb zudem der Steuerschaltung CTL3 identisch.

Der Schaltbetrieb der Steuerschaltung CTL5 im Abtastbetrieb ist zudem der Steuerschaltung CTL3 identisch. Daher wird auf eine überflüssige Beschreibung verzichtet.

Auch wenn die Prüfschaltung TC durch die Steuerschaltung CTL5 gesteuert wird, läßt sich eine Steuerung so wohl im Normalbe trieb als auch im Abtastprüfbetrieb wie anhand der zweiten Ausführungsform erläutert erreichen.

Die Steuerschaltung CTL5 wird durch drei Gatter gebildet, so daß die Fläche der Schaltung des Halbleiterbauelementes da durch reduziert werden kann, daß die Steuerung mittels der Steuerschaltung CTL5 durchgeführt wird, wobei das Testhalte signal auf "0" gesetzt wird.

Fig. 22 zeigt eine Steuerschaltung CTL5a, die zu der Steuer schaltung CTL5 entsprechend aufgebaut ist und dieselbe Funk tionsweise aufweist.

Der Aufbau und Anschluß der Steuerschaltung CTL5 wird unter Bezugnahme auf die Unterschiede zwischen dieser Steuerschal tung und der Steuerschaltung CTL5 beschrieben. Wie die Steu erschaltung CTL5 kann auch die Steuerschaltung CTL5a durch drei Gatter gebildet werden, einem Gatter 41a sowie ODER-Gat tern 42a und 43</ 38998 00070 552 001000280000000200012000285913888700040 0002019633700 00004 38879BOL<a. Das Gatter 41a sowie die ODER-Gatter 42a und 43a sind jeweils hinsichtlich Aufbau und Funktionsweise zum Gatter 41 sowie den ODER-Gattern 42 und 43 identisch. Während bei der Steuerschaltung CTL5 der Ausgangsanschluß des Gatters 41 an den ersten Eingangsanschluß des ODER-Gatters 43 angeschlossen ist, ist bei der Steuerschaltung CTL5a ein Aus gangsanschluß des ODER-Gatters 42a an einen ersten Eingangs anschluß des ODER-Gatters 43a angeschlossen. Aus dem zuvor genannten Unterschied bezüglich des Anschlusses ergibt sich kein Unterschied in den Betriebsweisen der Steu erschaltung CTL5 und CTL5a, so daß eine Beschreibung der Be triebsweise der Schaltung ausgelassen werden kann. Die Steuerschaltung CTL5a ist zu der Steuerschaltung CTL5 entsprechend ausgebildet und ihre Betriebsweisen sind zu denen der Steuerschaltung CTL5 identisch. Daher läßt sich bei Verwendung der Steuerschaltung CTL5a die gleiche Wirkung wie bei der Verwendung der Steuerschaltung CTL5 erhalten. Nachfolgend wird eine Steuerschaltung CTL6 beschrieben, die eine Prüfschaltung TC oder CTC zu steuern in der Lage ist ohne ein Testsignal TEST zu erhalten, ähnlich zu der bei der ersten Ausführungsform gezeigten Steuerschaltung CTL2. Fig. 23 zeigt ein Schaltdiagramm einer Steuerschaltung CTL6 gemäß dieser Ausführungsform. Während bei der Steuerschaltung CTL5 das Umschaltsignal SM auf "0" gesetzt ist, wird der Testanschluß TEST bei der Steuerschaltung CTL6 beiseite ge lassen und zwar dadurch, daß das Haltesignal HLDO im Abtast prüf-Betrieb auf "0" gesetzt werden kann. Wenn die Steuerschaltung CTL6 für eine ausgangsseitige Prüf schaltung TC vorgesehen ist, müssen die nachfolgenden Modifi kationen vorgenommen werden: Haltesignal HLDO → Haltesignal HLD1 Testhaltesignal THLDO → Testhaltesignal THLD1 Der Aufbau der Steuerschaltung CTL6 wird unter Bezugnahme auf Fig. 23 beschrieben. Die Steuerschaltung CTL6 wird durch einen Selektor 5 und ein ODER-Gatter 45 gebildet. Der Anschlußzustand der Steuerschaltung CTL6 wird nachstehend beschrieben. Der Selektor weist einen Eingangsanschluß 0, einen Eingangsanschluß 1, einen Ausgangsanschluß und einen Steueranschluß auf. Der Halteanschluß HLDO ist mit dem Ein gangsanschluß 0 des Selektors 5 und mit einem ersten Ein gangsanschluß des ODER-Gatters 45 gleichzeitig verbunden. Der Testhalteanschluß THLDO ist mit dem Eingangsanschluß 1 des Selektors 5 verbunden. Der Umschaltanschluß SM ist mit dem Steueranschluß des Selektors 5 und einem zweiten Eingangsan schluß des ODER-Gatters 45 gemeinsam verbunden. Die Ausgangs anschlüsse der Selektoren 5 und des ODER-Gatters 45 geben je weils das Testhaltesignal thld und das Umschaltsignal sm an die Prüfschaltung TC aus. Die Betriebsweisen der in Fig. 23 gezeigten Steuerschaltung lassen sich wie folgt zusammenfassen: Die Betriebsweisen um fassen eine Steuerung eines Normalbetriebes und eine Steue rung eines Abtastprüf-Betriebes. Tabelle 5 zeigt Sollwerte der entsprechenden Signale und die mit der Steuerschaltung CTL6 zusammenhängenden Daten im normalen und im Abtastprüf-Betrieb. Tabelle 5 Im Normalbetrieb läßt sich ein zum Betrieb der Steuerschal tungen CTL3 und CTL5 identischer Betrieb dadurch erreichen, daß das Umschaltsignal SM auf "0" gesetzt wird. Nachfolgend wird der Schaltbetrieb der Steuerschaltung CTL6 im Abtastprüf-Betrieb beschrieben. Im Abtastprüf-Betrieb wird das Umschaltsignal SM auf "1" gesetzt, wenn das Einführen der Prüfmuster, das Ausgeben der Prüfergebnisse und das Halten von Daten durchgeführt werden. In diesem Zustand ist der Schaltbetrieb der Steuerschaltung CTL6 zu dem der Steuer schaltungen CTL3 und CTL5 identisch. Wenn die eigentliche Ab tastprüfung durchgeführt wird, werden das Umschaltsignal SM und das Haltesignal HLDO auf "0" gesetzt, so daß der Schalt betrieb der Steuerschaltung CTL6 identisch zu dem der Steuer schaltungen CTL3 und CTL5 ist. Daher läßt sich die Steuerung des normalen Betriebes und die Steuerung des Abtastprüf-Betriebes, wie bei der zweiten Aus führungsform gezeigt, auch dann erreichen, wenn die Prüf schaltung TC durch die Steuerschaltung CTL6 gesteuert wird. Die Prüfschaltung CTL6 ist in der Lage, die Prüfschaltung TC ohne Verwendung des Testanschlusses TEST zu steuern, und zwar dadurch, daß im Abtastprüf-Betrieb das Haltesignal HLDO auf "0" gesetzt wird. Die Fläche des Halbleiterbauelementes läßt sich bei Verwendung einer Steuerschaltung gemäß dieser Aus führungsform reduzieren, da der Prüfanschluß TEST beiseite gelassen werden kann. Fig. 24 zeigt eine Steuerschaltung CTL6a, die ähnlich zur Steuerschaltung CTL6 aufgebaut ist und dieselbe Funktion auf weist. Der Aufbau der Steuerschaltung CTL6a wird unter Bezug nahme auf Fig. 24 beschrieben. Die Steuerschaltung CTL6a wird durch einen Selektor 5a und ein ODER-Gatter 45a gebil det, der bzw. die in Aufbau und Funktion zum Selektor 5 und dem ODER-Gatter 24, die die Steuerschaltung CTL6 bilden, identisch sind. Während in der Steuerschaltung CTL6 der Halteanschluß HLDO an den ersten Eingangsanschluß des ODER-Gatters 45 angeschlossen ist, ist bei der Steuerschaltung CTL6a ein Ausgangsanschluß des Selektors 5a an einen ersten Eingangsanschluß des ODER-Gatters 45a angeschlossen. Hinsichtlich des Schaltbetriebs ergibt sich kein Unterschied durch diesen Unterschied im An schlußzustand, sondern die Betriebsweisen der Steuerschaltung CTL6a sind zu denen der Steuerschaltung CTL6 identisch. Daher lassen sich Betriebsweisen, die zu denen der Steuerschaltung CTL6 identisch sind, auch dann erreichen, wenn die Steuer schaltung CTL6a verwendet wird. Daher läßt sich eine Steuerung des Normalbetriebes und eine Steuerung des Abtastprüf-Betriebes wie in der zweiten Ausfüh rungsform gezeigt auch dann erreichen, wenn die Prüfschaltung TC durch eine Steuerschaltung CTL6a gesteuert wird. Weiterhin läßt sich durch Verwendung der Steuerschaltung CTL6a die gleicher Wirkung wie bei Verwendung der Steuerschaltung CTL6 erreichen. Nachfolgend wird eine Steuerschaltung gezeigt, die sich durch weiteres Vereinfachen des Aufbaus der bei dieser Ausführungs form gezeigten Steuerschaltung erreichen läßt. Fig. 25 zeigt ein Schaltdiagramm einer Steuerschaltung CTL7 gemäß dieser Ausführungsform. Die in der Steuerschaltung CTL7 vorgesehenen Anschlüsse sind zu den in der Steuerschaltung CTL6 vorgesehenen Anschlüssen identisch. Weiterhin ist der Schaltaufbau der Steuerschaltung CTL7 zu dem Aufbau der Steu erschaltung CTL5 extrem ähnlich. Die Tabelle 6 zeigt Soll werte der entsprechenden Signale und mit der Steuerschaltung CTL7 zusammenhängende Daten in einem Normalbetrieb und in ei nem Abtastprüf-Betrieb. Tabelle 6 Bei der Steuerschaltung CTL7 lassen sich unter Verwendung ei nes relativ kleinen Schaltaufbaus Schaltbetriebe erreichen, welche zu denen der Steuerschaltungen CTL5 und CTL6 identisch sind, und zwar dadurch, daß das Umschaltsignal SM und das Testhaltesignal THLDO jeweils auf "0" im Normalbetrieb ge setzt werden, wobei das Haltesignal HLDO auf "0" im Abtast prüf-Betrieb gesetzt wird. Der Aufbau und der Anschlußzustand der Steuerschaltung CTL7 werden unter Bezugnahme auf Fig. 25 beschrieben. Ähnlich wie bei der Steuerschaltung CTL5 wird die Steuerschaltung CTL7 durch drei Gatter gebildet, einem Gatter 50 sowie ODER-Gat tern 51 und 52. Das Gatter 50 ist in Aufbau und Funktion zu dem bei der Steuerschaltung CTL5 verwendeten Gatter 41 iden tisch. Der Anschlußzustand der Steuerschaltung CTL7 wird unter Be zugnahme auf den Unterschied zwischen dieser Schaltung und der Steuerschaltung CTL5 beschrieben. Bei der Steuerschaltung CTL5 wird der Testanschluß TEST mit dem invertierenden Ein gangsanschluß re des Gatters 41 und der Halteanschluß HLDO wird mit dem ersten Eingangsanschluß des ODER-Gatters 43 ver bunden. Dagegen wird hier der Umschaltanschluß SM mit einem invertierenden Eingangsanschluß des Gatters 50 verbunden und der Halteanschluß HLDO ist mit einem ersten Eingangsanschluß des ODER-Gatters 52 verbunden. Was die Verbindung der ver bleibenden Anschlüsse anbelangt, so sind die Steuerschaltun gen CTL5 und CTL7 zueinander identisch. Um die Schaltbetriebe der Steuerschaltung CTL7 zu verstehen, reicht es aus, die Betriebsweisen des Gatters 50 zu verste hen, dessen invertierender Eingangsanschluß re mit dem Um schaltanschluß SM und dem ODER-Gatter 52 verbunden ist, wobei der erste Eingangsanschluß des ODER-Gatters 52 wiederum mit dem Halteanschluß HLDO verbunden ist. Der Betrieb des Gatters 50 wird zunächst beschrieben. Beim Steuerbetrieb unter Verwendung der Steuerschaltung CTL5 wer den die Werte des Testsignals TEST und des Umschaltsignals SM nur in der Durchführung der Abtastprüfung unter Bezugnahme auf den Normalbetrieb und den Abtastprüf-Betrieb verschieden. Daher kann, was das Gatter 50 anbelangt, dessen invertieren der Eingangsanschluß re mit dem Umschaltanschluß SM verbunden ist, nur die Abtastprüfung betrachtet werden. Bei Durchfüh rung der Abtastprüfung kann das ODER-Gatter 52 jedoch, dessen Ausgangsanschluß an einen Steueranschluß des Selektors 3 an geschlossen ist, nur "0" ausgeben und das Umschaltsignal SM wird bei Durchführung der Abtastprüfung auf "0" gesetzt, so daß diese Bedingung erfüllt ist. Daher hat der Betrieb des Gatters 50 keinen Einfluß auf die Durchführung der Abtastprü fung. Der Betrieb des ODER-Gatters 52 wird nachstehend beschrieben. Wenn das Umschaltsignal SM "1" ist, gibt das ODER-Gatter 52 notwendigerweise "1" aus, entsprechend dem Betrieb des ODER-Gatters 43 der Steuerschaltung CTL5. Daher läßt sich der Nor malbetrieb und die Durchführung der Abtastprüfung, bei denen das Umschaltsignal SM "0" ist, verstehen. Die Durchführung der Abtastprüfung wurde bereits unter Bezugnahme auf das Gat ter 50 beschrieben. Das ODER-Gatter 52 kann im Normalbetrieb "0" ausgeben und das Haltesignal HLDO wird auf "0" im Normal betrieb gesetzt, so daß diese Bedingung erfüllt ist. Aus der obigen Beschreibung ist zu ersehen, daß die Betriebs weisen der Steuerschaltung CTL7 und CTL5 identisch sind. Daher läßt sich die bei der zweiten Ausführungsform beschrie bene Steuerung des Normalbetriebes und des Abtastprüf-Betrie bes auch dadurch erreichen, daß die Prüfschaltung TC durch die Steuerschaltung CTL7 gesteuert wird. Da die Steuerschaltung CTL7 durch drei Gatter gebildet wird, läßt sich die Fläche des Schaltungsaufbaus des Halbleiterbau elementes im Vergleich zu dem Fall reduzieren, indem die Steuerung durch die Steuerschaltung CTL6 erreicht wird. Dies läßt sich dadurch erreichen, daß die Steuerung mittels der Steuerschaltung CTL7 durchgeführt wird, wobei gleichzeitig das Testhaltesignal THLDO auf "0" gesetzt wird. Weiterhin kann die Steuerschaltung CTL7 die Prüfschaltung steuern ohne daß ein Testanschluß TEST Verwendung finden muß, und zwar dadurch, daß das Haltesignal HLDO auf "0" im Abtast prüf-Betrieb gesetzt wird. Der Testanschluß TEST kann bei seite gelassen werden, so daß sich die Fläche des Schaltungs aufbaus des Halbleiterbauelementes weiter reduzieren läßt, wenn eine Steuerschaltung gemäß dieser Ausführungsform einge setzt wird. Die Fig. 26 und 27 zeigen Steuerschaltungen CTL7a und CTL7b, die ähnlich zu der Steuerschaltung CTL7 aufgebaut sind und die gleichen Funktionsweisen aufweisen. In den Fig. 26 und 27 sind Schaltdiagramme dargestellt, welche jeweils die Steuerschaltungen CTL7a und CTL7b gemäß dieser Ausführungs form zeigen. Unterschiede im Aufbau der Steuerschaltungen CTL7a und CTL7b im Vergleich zum Aufbau der Steuerschaltung CTL7 werden unter Bezugnahme auf die Fig. 26 und 27 beschrieben. Die Steuer schaltung CTL7a wird durch ein Gatter 50a sowie ODER-Gatter 51a und 52a gebildet, während die Steuerschaltung CTL7b durch ein Gatter 50b sowie ODER-Gatter 51b und 52b gebildet wird. Die Gatter 50a und 50b sowie die ODER-Gatter 51a, 51b, 52a und 52b sind jeweils in Aufbau und Funktion zum Gatter 50 so wie den ODER-Gattern 51 und 52 identisch. Die Anschlußzustände der Steuerschaltung CTL7a und CTL7b wer den nachstehend unter Bezugnahme auf die genannten Steuer schaltungen und die Steuerschaltung CTL7 beschrieben. Bei der Steuerschaltung CTL7 ist der Halteanschluß HLDO mit dem er sten Eingangsanschluß des ODER-Gatters 52 verbunden. In der Steuerschaltung CTL7a ist ein Ausgangsanschluß des Gatters 50a mit einem ersten Eingangsanschluß des ODER-Gatters 52a verbunden. Bei der Steuerschaltung CTL7b ist ein Ausgangsan schluß des ODER-Gatters 51b mit einem ersten Eingangsanschluß des ODER-Gatters 52b verbunden. Hinsichtlich der Betriebsweisen der Steuerschaltung CTL7, CTL7a und CTL7b ergeben sich aufgrund der zuvor beschriebenen Unterschiede in den Anschlußzuständen keinerlei Unterschiede, so daß die Prüfschaltung TC durch die Steuerschaltungen CTL7a bzw. CTL7b anstelle der Steuerschaltung CTL7 gesteuert werden kann. Die Prüfschaltungen TC können durch die verschiedenen in die ser Ausführungsform erläuterten Steuerschaltungen gesteuert werden. 4. Ausführungsform Bei einer vierten Ausführungsform der vorliegenden Erfindung werden die in der zweiten Ausführungsform gezeigten Prüf schaltungen TC und CTC zur Ausbildung eines Prüfbusses einge setzt, der zum Betriebstest eines RAM′S verwendet wird. In Fig. 28 ist ein Schaltdiagramm dargestellt, das einen RAM zeigt, der mit einer Prüfschaltung versehen ist. Elemente und Komponenten, welche denselben Aufbau und dieselbe Funktion zu den in den ersten bis dritten Ausführungsformen beschrieben aufweisen, werden mit den gleichen Bezugszeichen bezeichnet. Wie in Fig. 28 gezeigt ist der RAM 11, der eine logische Schaltung darstellt, eingangs- und ausgangsseitig durch Prüf schaltungen TCA0, TCDI, TCA1 und CTC überwacht, welche den Prüfbus definieren. Der RAM 11 wird nachstehend beschrieben. Der RAM 11 umfaßt Adresseneingangsanschlüsse A0[0] bis A0[2], zum adressengemä ßen Einschreiben und Eingangsanschlüsse DIO[0] bis DIO[2] zum Dateneingeben, um in den RAM 11 einzuschreiben. Weiterhin um faßt der RAM 11 Adreßeingangsanschlüsse A1[0] bis A1[2) zum adressengemäßen Einschreiben und Ausgangsanschlüsse DO[0] bis DO[2] zum Datenausgeben, um Daten aus dem RAM 11 auszulesen. Der RAM 11 stellt eine Schaltung dar, welche Eingangsdaten DI[0] bis DI[2], welche an die Eingangsanschlüsse DIO[0] bis DIO[2] geliefert werden, an zu Eingangsdaten A0[0] bis A0[2] spezifischen Adressen einschreibt, wobei letztere an die Adreßeingangsanschlüsse A0[0] bis A0[2] geliefert werden. Weiterhin stellt der RAM 11 eine Schaltung dar, welche Daten ausgibt, die an spezifischen zu Eingangsdaten A1[0] bis A1[2] korrespondierenden Adressen eingeschrieben werden, wobei die Eingangsdaten A1[0] bis A1[2] an die Adreßeingangsanschlüsse A1[0] bis A1[2] geliefert werden. Die Daten werden an Aus gangsanschlüssen DO[0] bis DO[2] ausgegeben. Obwohl der in dieser Ausführungsform erläuterte RAM 11 ein 3-Bit-RAM ist, kann die Prüfschaltung gemäß dieser Ausführungsform auf einen RAM beliebiger Bitzahl Anwendung finden. Die Anschlüsse zur Eingabe von Daten in die Adreßeingangsan schlüsse A0[0] bis A0[2) sind Eingangsanschlüsse INA0[0] bis INA0[2]. Anschlüsse zum Eingaben von Daten in die Eingangsan schlüsse DIO[0] bis DIO[2] sind Eingangsanschlüsse INDI[0] bis INDI[2]. Anschlüsse zum Eingaben von Daten in die Adreß eingangsanschlüsse A1[0] bis A1[2] sind Eingangsanschlüsse INA1[0] bis INAI[2]. Anschlüsse zum Ausgeben der Daten von den Ausgangsanschlüssen DO1[0] bis DO1[2] sind Ausgangsan schlüsse OUT[0] bis OUT[2]. Die Prüfschaltungen TCA0, TCDI und TCA1 und CTC werden nach stehend beschrieben. Die Prüfschaltungen TCA0, TCDI und TCA1 entsprechen in Aufbau und Funktion der Prüfschaltung TC. Die Prüfschaltung TCA0 ist zwischen die Adreßeingangsanschlüsse AO[0] bis A0[2] und INA0[0] bis INA0[2] eingesetzt. Die Prüf schaltung TCDI ist zwischen die Eingangsanschlüsse DIO[0] bis DIO[2] und INDI[0] bis INDI[2] eingesetzt. Die Prüfschaltung TCA1 ist zwischen die Adreßeingangsanschlüsse A1[0] bis A1[2] und die Ausgangsanschlüsse INA1[0] bis INA1[2] eingesetzt. Die Prüfschaltung CTC ist zwischen die Ausgangsanschlüsse DO1[0] bis DO1[2] und OUT[0] bis OUT[2] eingesetzt. Nachstehend wird die Verbindung zwischen einem Eingangsab tastanschluß SI und einem Ausgangsabtastanschluß SO beschrie ben, die verwendet werden, um eine Abtastprüfung mittels der Prüfschaltungen TCA0, TCDI, TCA1 und CTC durchzuführen. Unter Bezugnahme auf Fig. 28 wird der Prüfbus wie folgt aus gebildet: Eingangsabtastanschluß SI → Abtastflipflop-Schal tungen 70 und 71 → Eingangsabtastanschluß si der Prüfschal tung TCA0 → Ausgangsabtastanschluß so der Prüfschaltung TCA0 → Eingangsabtastanschluß si der Prüfschaltung TCDI → Aus gangsabtastanschluß so der Prüfschaltung TCDI → Eingangsab tastanschluß si der Prüfschaltung TCA1 → Ausgangsabtastan schluß so der Prüfschaltung TCA1 → Eingangsabtastanschluß si der Prüfschaltung CTC → Ausgangsabtastanschluß so der Prüf schaltung CTC → Ausgangsabtastanschluß SO. Die Abtast flipflop-Schaltungen 70 und 71 können alternativ zwischen den Prüfschaltungen TCA0 oder TCDI, zwischen den Prüfschaltungen TCDI und TCA1, zwischen den Prüfschaltungen TCA1 und CTC oder zwischen der Prüfschaltung CTC und dem Ausgangsabtastanschluß SO vorgesehen sein. Die Abtastflipflop-Schaltungen 70 und 71 werden nachstehend beschrieben. Die Abtastflipflop-Schaltungen 70 und 71 sind Abtastflipflop-Schaltungen, die jeweils zur Beobachtung der Haltesignale HLDO und HLD1 verwendet werden. Entsprechend der in Fig. 6 gezeigten Abtastflipflop-Schaltung HSFF wird jeder der Abtastflipflop-Schaltungen 70 und 71 durch einen Selektor und ein Flipflop gebildet. Der Eingangsanschluß 0, der Ein gangsanschluß 1 und der Steuerschaltung des in der Abtast flipflop-Schaltung HSFF vorgesehenen Selektors 14 können als die Anschlüsse der Abtastflipflop-Schaltung HSFF selbst be trachtet werden. Entsprechend weist jede der beiden Abtast flipflop-Schaltungen 70 und 71 einen Eingangsanschluß 0, einen Eingangsanschluß 1, einen Ausgangsanschluß und einen Steueranschluß auf. Abhängig von einem am Steueranschluß ein gegebenen Signal gibt jedes der beiden Abtastflipflop-Schal tungen 70 und 71 eines der beiden Signale aus, die am Ein gangsanschluß 0 oder am Eingangsanschluß 1 eingegeben werden. Jede der Prüfschaltungen TCA0, TCDI, TCA1 und CTC umfaßt einen Testhalteanschluß thld und einen Umschaltanschluß sm. Den Prüfschaltungen TCA0, TCDI, TCA1 und CTC wird jeweils ein Testhaltesignal thld und ein Umschaltsignal sm zugeführt. Darüber hinaus umfaßt die Prüfschaltung CTC weiterhin einen Vergleichsanschluß cmpen und Erwartungswertanschlüsse exp[0] bis exp[2]. Der Prüfschaltung CTC werden jeweils ein Ver gleichsauslösesignal CMPEN und erwartete Daten EXP[0] bis EXP[2] zugeführt. Eine Schaltung, welche das Testhaltesignal thld und das Um schaltsignal sm an die Prüfschaltung TCA0, TCDI, TCA1 und CTC gibt, wird nachstehend beschrieben. Die Schaltung, welche das Testhaltesignal thld und das Umschaltsignal sm liefert, wird durch Selektoren 60 bis 65 gebildet. Jeder der Selektoren 60 bis 65 umfaßt einen Eingangsanschluß 0, einen Eingangsanschluß 1, einen Ausgangsanschluß und einen Steueranschluß. Ein Testanschluß TEST ist mit den Steueran schlüssen der Selektoren 60 bis 65 gemeinsam verbunden. Die Ausgangsanschlüsse der Selektoren 60 und 61 sind jeweils an die Testhalteanschlüsse thld der Prüfschaltungen TCA0 und TCDI angeschlossen, um diesen die Testhaltesignale thld unab hängig voneinander zuzuführen. Der Ausgangsanschluß des Se lektors 62 ist mit den entsprechenden Umschaltanschlüssen sm der Prüfschaltungen TCA0 und TCDI gemeinsam verbunden, um das Umschaltsteuersignal sm gemeinsam zuzuführen. Entsprechend sind die Ausgangsanschlüsse der Selektoren 63 und 64 an die Testhalteanschlüsse thld der Prüfschaltungen TCA1 und CTC je weils angeschlossen, um ihnen die Testhaltesignale thld unab hängig voneinander zuzuführen. Der Ausgangsanschluß des Se lektors 65 ist mit dem entsprechenden Umschaltanschlüssen sm der Prüfschaltungen TCA1 und CTC verbunden, um das Umschalt signal sm gemeinsam zuzuführen. Die Halteanschlüsse werden nachstehend beschrieben. Der Hal teanschluß HLDO ist mit den entsprechenden Eingangsanschlüs sen 0 der Abtastflipflop-Schaltung 70 und den Selektoren 60 bis 62 gemeinsam verbunden. Entsprechend ist der Haltean schluß HLD1 mit den entsprechenden Eingangsanschlüssen 0 der Abtastflipflop-Schaltungen 71 und der Selektoren 63 bis 65 gemeinsam verbunden. Der Umschaltanschluß SM ist mit den ent sprechenden Eingangsanschlüssen 1 der Selektoren 62 und 65 und den entsprechenden Steueranschlüssen der Abtastflipflop-Schal tungen 70 und 71 gemeinsam verbunden. Testhaltean schlüsse THLDO und THLDDI0 sind mit den Eingangsanschlüssen 1 der Selektoren 60 und 61 jeweils verbunden. Testhaltean schlüsse THLD1 und THLDDO1 sind jeweils mit den Eingangsan schlüsse 1 der Selektoren 63 und 64 verbunden. Die Betriebsweisen der in Fig. 28 gezeigten Schaltung werden nachstehend beschrieben. Die Schaltungsbetriebsweisen umfas sen einen Normalbetrieb und Prüfbetriebe. Die Prüfbetriebe umfassen einen normalen Abtastprüf-Betrieb und einen Abtast prüf-Betrieb, bei dem eine Komprimierungsfunktion für die Testergebnisse verwendet wird. Zunächst wird der Normalbetrieb beschrieben. Im Normalbetrieb sind das Testsignal TEST und das Vergleichsauslösesignal CMPEN auf "0" gesetzt. Wenn das Testsignal TEST "0" ist, ge ben die Selektoren 60 bis 65 jeweils Daten, die in die Ein gangsanschlüsse 0 eingegeben werden, aus. Daher wird das Hal tesignal HLDO den Prüfschaltungen TCA0 und TCDI als Testhal tesignal thld und als Umschaltsignal sm zugeführt. Das Halte signal HLD1 wird den Prüfschaltungen TCA1 und CTC als Test haltesignal thld und als Umschaltsignals sm zugeführt. Wenn dabei das Haltesignal HLDO "0" ist, werden die Eingangsdaten INA0 und INDI über die Prüfschaltungen TCA0 und TCI jeweils an den Adreßeingangsanschlüssen 0 und den Eingangsanschlüssen DI des RAMS 11 aufgenommen. Wenn dagegen das Haltesignal HLDO "1" ist, werden die Eingangsdaten INA0 und INDI in den Prüf schaltungen TCA0 und TCDI festgehalten. Wenn das Haltesignal HLD1 "0" ist, werden die Eingangsdaten INAI entsprechend über die Prüfschaltung TCA1 an den Adreßeingangsanschlüssen A1 des RAMS 11 aufgenommen. Die Ausgangsdaten DO1 werden von den Ausgangsanschlüssen OUT über die Prüfschaltung CTC ausgege ben. Wenn das Haltesignal HLD1 "1" ist, werden die Eingangs daten INA1 und die Ausgangsdaten DO1 in den Prüfschaltungen TCA und CTC festgehalten. Das Haltesignal HLDO steuert nämlich simultan das Festhalten der Daten in den Prüfschaltungen TCA0 und TCD1 im Normalbe trieb. Weiterhin steuert das Haltesignal HLD1 simultan das Festhalten der Daten in den Prüfschaltungen TCA1 und CTC. Da her wird das Festhalten der Daten in den einschreibenden Adreßeingangsanschlüssen A0 und den Eingangsanschlüssen DIO und das Festhalten der Daten in den auslesenden Adreßein gangsanschlüssen A1 und den Ausgangsanschlüssen DO1 unabhän gig voneinander gesteuert. Der Prüfbetrieb wird nachstehend beschrieben. Im Prüfbetrieb werden das Testsignal TEST auf "1" und das Vergleichsauslöse signal CMPEN auf "0" gesetzt. Wenn das Testsignal TEST "1" ist, geben die Selektoren 60 bis 65 Daten aus, die jeweils in die Eingangsanschlüsse 1 eingegeben werden. In diesem Zustand wird ein Testhaltesignal THLDAO und das Umschaltsignal SM in die Prüfschaltung TCA0 als Testhaltesignal thld und als Um schaltsignal sm eingegeben. Ein Testhaltesignal THLDDI0 und das Umschaltsignal SM werden jeweils an die Prüfschaltung TCDI als Testhaltesignal thld und als Umschaltsignal sm ein gegeben. Weiterhin werden jeweils ein Testhaltesignal THLDA1 und das Umschaltsignal SM in die Prüfschaltung TCA1 als Test haltesignal thld und als Umschaltsignal sm eingegeben. Ein Testhaltesignal THLDDO1 und das Umschaltsignal SM werden je weils in die Prüfschaltung CTC als Testhaltesignal thld und als Umschaltsignal sm eingegeben. Die Steuerung im Prüfbetrieb wird nun zusammengefaßt. Das Um schaltsignal SM wird den Prüfschaltungen TCA0, TCDI, TCA1 und CTC gemeinsam als Umschaltsignal sm zugeführt, um die Auswahl von Daten zu steuern, die den Prüfschaltungen TCAO, TCDI, TCA1 und CTC zugeführt werden. Das Festhalten von Daten in den Prüfschaltungen TCA0, TCDI, TCA1 und CTC wird unabhängig voneinander jeweils durch die Testhaltesignale THLDA0, THLDDI0, THDDA1 und THLDDO1 bewerkstelligt. Das Festhalten von Daten wird in jeder Prüfschaltung unabhän gig durchgeführt, so daß sich der folgende Vorteil erreichen läßt: Es ist zu berücksichtigen, daß der Pfad bzw. Bus von den Adresseneingangsanschlüssen A0 und A1 und den Eingangsan schlüssen DI zu den Ausgangsanschlüssen DO zwei Flipflop- Schaltungen umfaßt, die aus einzelnen Flipflop-Schaltungen an der Seite der Eingangs- und Ausgangsanschlüsse besteht. Es ist zu beachten, daß eine logische Schaltung 12, die mit dem Rm 11 synchronisiert werden muß, vorhanden ist. Es wird ange nommen, daß ein Pfad bzw. Bus zwischen Eingangs- und Aus gangsanschlüssen der logischen Schaltung 12 beispielsweise drei Flipflop-Schaltungen aufweist. Um eine Synchronisation zwischen dem RAM 11 und der logischen Schaltung 12 zu errei chen, können die Daten im RAM 11 für eine Zeitspanne festge halten werden, die zum Durchführen der Daten durch eine Flipflop-Schaltung erforderliche ist. Synchronisation läßt sich nämlich dadurch erreichen, daß Daten durch Unterschied zwischen der Anzahl von Flipflop-Schaltungen, die im Pfad bzw. Bus vorgesehen sind, festgehalten werden. In der in Fig. 28 gezeigten Schaltung wird das Festhalten der Daten in den einschreibenden Adreßeingangsanschlüssen A0 und den Eingangsanschlüssen DI und das Festhalten der Daten in den auslesenden Adreßeingangsanschlüssen A1 und den Aus gangsanschlüssen DO unabhängig voneinander gesteuert. Daher läßt sich die Ausgabe des RAMS 11 synchronisieren, während gleichzeitig die Anzahl von Flipflop-Schaltungen, die den Pfad bzw. Bus bilden, und die in der logischen Schaltung 12 enthalten sind und mit der sie synchronisiert werden müssen, berücksichtigt wird. Im Prüfbetrieb wird das Festhalten von Daten in den Adreßeingangsanschlüssen A0, das Festhalten von Daten in den Eingangsanschlüssen DI und das Festhalten von Daten in den Adreßeingangsanschlüssen A1 und das Festhalten von Daten in den Ausgangsanschlüssen DO voneinander unabhän gig gesteuert. Daher kann der Betrieb des RAMS 11 auf effizi ente Weise erfolgen. Fig. 29 zeigt eine Schaltung, die das Festhalten von Daten in den Adreßeingangsanschlüssen AO, das Festhalten von Daten in den Eingangsanschlüssen DI, das Festhalten von Daten in den Adreßeingangsanschlüssen A1 und das Festhalten von Daten in den Ausgangsanschlüssen DO unabhängig voneinander auch im Normalbetrieb durchführen kann. Fig. 29 stellt ein Schaltdiagramm dar, daß ein RAM mit einer Prüfanordnung zeigt. Wie bei der in Fig. 28 gezeigten Schal tung wird der RAM 11, der als logische Schaltung ausgebildet ist, eingangs/ausgangsseitig durch Prüfschaltungen TCA0, TCDI, TCA1 und CTC gesteuert, die eine Prüfanordnung definie ren. Um das unabhängige Festhalten von Daten auch im Normalbetrieb zu steuern, werden die in Fig. 28 gezeigten Halteanschlüsse wie folgt modifiziert: Halteanschluß HLDO → Halteanschlüsse HLDA0 und HLDDI0 Halteanschluß HLD1 → Halteanschlüsse HLD1 und HLDDO1 Im Anschluß an eine solche Modifikation der Halteanschlüsse, müssen auch die Selektoren und Abtastflipflop-Schaltung wie folgt modifiziert werden: Selektor 62 → Selektoren 62a und 62b Selektor 65 → Selektoren 65a und 65b Abtastflipflop-Schaltung 70 → Abtastflipflop-Schaltung 70a und 70b Abtastflipflop-Schaltung 71 → Abtastflipflop-Schaltungen 71a und 71b. Die Selektoren 62a, 62b, 65a und 65b sind in Aufbau und Funk tionsweise zu den Selektoren 62 und 65 identisch. Entspre chend sind die Abtastflipflop-Schaltungen 70a, 70b, 71a und 71b in Aufbau und Funktionsweise zu den Abtastflipflop-Schal tungen 70 und 71 identisch. Unter Bezugnahme auf die in Fig. 29 gezeigte Schaltung wird nur der Teil nachstehend beschrie ben, der sich von der in Fig. 28 gezeigten Schaltung unter scheidet. Die Abtastflipflop-Schaltungen 70a, 70b, 71a und 71b werden nachstehend beschrieben. Die Abtastflipflop-Schaltungen 70a, 70b, 71a und 71b sind Abtastflipflop-Schaltungen, welche je weils zur Beobachtung der Haltesignale HLDO, HLDDI0, HLDA1 und HLDDO1 eingesetzt werden. Die Abtastflipflop-Schaltungen 70a, 70b, 71a und 71b umfassen jeweils Eingangsanschlüsse 0, Eingangsanschlüsse 1, Ausgangsanschlüsse und Steueran schlüsse. Abhängig von an die Steueranschlüsse gegebenen Si gnalen geben die Abtastflipflop-Schaltungen 70a, 70b, 71a und 71b jeweils entweder die an die Eingangsanschlüsse 0 oder die an die Eingangsanschlüsse 1 gelieferten Signale aus. Eine Schaltung, welche das Testhaltesignal thld und das Um schaltsignal sm jeweils an die Prüfschaltungen TCA0, TCDI, TCA1 und CTC liefert wird nachstehend beschrieben. Die Schal tung, welche das Testhaltesignal thld und das Umschaltsignal sm liefert wird durch die Selektoren 60, 61, 62a, 62b, 63, 64, 65a und 65b gebildet. Die Selektoren 60, 61, 62a, 62b, 63, 64, 65a und 65b sind Se lektoren, die jeweils Eingangsanschlüsse 0, Eingangsan schlüsse 1, Ausgangsanschlüsse und Steueranschlüsse aufwei sen. Der Testanschluß TEST ist mit den Steueranschlüssen die ser Selektoren gemeinsam verbunden. Die Ausgangsanschlüsse der Selektoren 60 und 62a sind jeweils mit dem Testhalteanschluß thld und dem Umschaltanschluß sm der Prüfschaltung TCA0 verbunden, um das Testhaltsteuersignal thld und das Umschaltsignal sm zuzuführen. Aufgrund einer entsprechenden Anschlußweise führen die Selektoren 61 und 62b der Prüfschaltung TCDI das Testhaltesignal thld und das Um schaltsignal sm zu. Die Selektoren 63 und 65a liefern das Testhaltesignal thld und das Umschaltsignal sm an die Prüf schaltung TCA1. Die Selektoren 64 und 65b liefern das Test haltesignal thld und das Umschaltsignal sm an die Prüfschal tung CTC. Die Halteanschlüsse werden nachstehend beschrieben. Ein Hal teanschluß HLDA0 ist mit dem Eingangsanschluß 0 der Abtast flipflop-Schaltung 70a und den Selektoren 60 und 62 gemeinsam verbunden. Ein Halteanschluß HLDDI0 ist mit dem Eingangsan schlüssen 0 der Abtastflipflop-Schaltungen 70b und den Selek toren 61 und 62b gemeinsam verbunden. Entsprechend ist ein Halteanschluß HLDA1 mit den Eingangsanschlüssen 0 der Abtast flipflop-Schaltung 71a und den Selektoren 63 und 65a gemein sam verbunden. Ein Halteanschluß HLDDO1 ist mit dem Eingangs anschlüssen 0 der Abtastflipflop-Schaltung 71b und der Selek toren 63 und 65b gemeinsam verbunden. Ein Umschaltanschluß SM ist an die Eingangsanschlüsse 1 der Selektoren 62a, 62b, 65a und 65b und an die Steueranschlüsse der Abtastflipflop-Schal tungen 70a, 70b, 71a und 71b gemeinsam angeschlossen. Die Testhalteanschlüsse THLDO und THLDDI0 sind jeweils mit den Eingangsanschlüssen 1 der Selektoren 60 und 61 verbunden. Testhalteanschlüsse THLDA1 und THLDDO1 sind jeweils mit den Eingangsanschlüsse der Selektoren 63 und 64 verbunden. Der Betrieb der in Fig. 29 gezeigten Schaltung wird nach stehend beschrieben. Wie bei der in Fig. 28 gezeigten Schal tung umfassen die Schaltbetriebe der hier vorliegenden Schal tung einen Normalbetrieb und Prüfbetriebe. Der Normalbetrieb wird nachstehend beschrieben. Im Normalbetrieb wird das Testsignal TEST und das Ver gleichsauslösesignal CMPEN auf "0" gesetzt. Wenn das Testsi gnal TEST "0" ist, geben die Selektoren 60, 61, 62a, 62b, 63, 64, 65a und 65b jeweils die an die Eingangsanschlüsse 0 ge lieferten Daten aus. Daher wird das Haltesignal HLDA0 der Prüfschaltung TCA0 als Testhaltesignal thld und als Umschalt signal sm zugeführt. Das Haltesignal HLDDI0 wird der Prüf schaltung TCDI als Haltesignal thld und als Umschaltsignal sm zugeführt. Gleichermaßen wird das Haltesignal HLDA1 der Prüf schaltung TCA1 als Testhaltesignal thld und als Umschaltsi gnal sm zugeführt. Das Haltesignal HLDDO1 wird der Prüfschal tung CTC als Testhaltesignal thld und als Umschaltsignal sm zugeführt. Daher kann das Umschalten von Eingangsdaten INA0, INDI und INA1 und Ausgabe von Ausgangsdaten OUT in den Prüfschaltungen TCA0, TCDI, TCA1 und CTC und das Festhalten von Daten unab hängig voneinander durchgeführt werden und zwar dadurch, daß die Haltesignale HLDA0, HLDDI0, HLDA1 und HLDDO1 zwischen "0" und "1" umgeschaltet werden. Der Prüfbetrieb wird nachstehend beschrieben. Im Prüfbetrieb werden das Testsignal TEST "1" und das Vergleichsauslösesi gnal CMPEN auf "0" gesetzt. Wenn das Testsignal TEST "1" ist, geben die Selektoren 60, 61, 62a, 62b, 63, 64, 65a und 65b jeweils die Daten aus, die an ihren Eingangsanschlüssen 1 eingeführt werden. Wie oben beschrieben ist der Umschaltan schluß SM mit den entsprechenden Eingangsanschlüssen 1 der Selektoren 62a, 62b, 65a und 65b gemeinsam verbunden. Enspre chend zu der in Fig. 28 gezeigten Schaltung werden die Test halteanschlüsse THLDA0 und THLDDI0 jeweils mit den Eingangs anschlüssen 1 der Selektoren 60 und 61 verbunden, wohingegen die Testhalteanschlüsse THLD1 und THLDDO1 jeweils mit den Eingangsanschlüssen 1 der Selektoren 63 und 64 verbunden wer den. Daher ist die Betriebsweise der Schaltung im Prüfbetrieb zur der in Fig. 28 gezeigten Schaltung identisch. Es läßt sich somit mit der in Fig. 29 gezeigten Schaltung im Prüfbetrieb ein Betrieb erreichen, der zu dem Betrieb der in Fig. 28 gezeigten Schaltung identisch ist. Im Normalbetrieb kann das Festhalten von Daten in den Adreßeingangsanschlüssen A0, das Festhalten von Daten in den Eingangsanschlüssen DI, das Festhalten von Daten in den Adreßeingangsanschlüssen A1 und das Festhalten von Daten in den Ausgangsanschlüssen DO unabhängig voneinander gesteuert werden, so daß eine noch verbesserte Wirkung erreicht werden kann. Obwohl die Erfindung detailliert gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in all ihren Einzel heiten veranschaulichend und keineswegs beschränkend zu ver stehen. Es ist daher offensichtlich, daß eine Vielzahl von Modifikationen und Abänderungen denkbar sind ohne den Rahmen der Erfindung zu verlassen.

Claims

1. Prüfanordnung, insbesondere Prüfbus umfassend: eine Anschlußschaltung (CC) und eine Steuerschaltung (CTL1) dadurch gekennzeichnet,

a) daß die Anschlußschaltung (CC) erste und zweite Wechselschaltungen (3, 2), eine Speicherschaltung (4), einen Eingangsanschluß (d), einen Testein gangsanschluß (si), einen Ausgangsanschluß (q) und erste und zweite Steueranschlüsse (thld, sm) auf weist,
b) daß erste und zweite Steuersignale für die An schlußschaltung (CC), welche jeweils an den ersten und zweiten Steueranschlüssen (sm, thld) eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander ver schiedenen Logik besteht,
c) daß die erste Wechselschaltung (3; 2) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1), einen Ausgangsanschluß und einen Steueranschluß aufweist,
d) daß die zweite Wechselschaltung (2; 3) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1) einen Ausgangsanschluß und einen Steuer anschluß aufweist,
e) daß die Speicherschaltung (4) Eingangs- und Aus gangsanschlüsse aufweist,
f) daß der Steueranschluß (sm) für die erste Wechselschaltung (3; 2) den ersten Steueranschluß für die Anschlußschaltung bildet,
g) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) den Eingangsanschluß (d) für die Anschlußschaltung (CC) bildet,
h) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) mit dem Ausgangsanschluß der ersten Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die Anschluß schaltung (CC) den ersten logischen Zustand ein nimmt,
i) der zweite Eingangsanschluß (1) für die erste Wechselschaltung (3; 2) mit dem Ausgangsanschluß für die erste Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die An schlußschaltung den zweiten logischen Zustand ein nimmt,
j) daß der Steueranschluß (thld) für die zweite Wechselschaltung (2; 3) den zweiten Steueranschluß für die Anschlußschaltung bildet,
k) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2) den Testeingangsanschluß (si) der Anschlußschaltung bildet,
l) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der zweiten Wechselschaltung (2) verbunden ist, wenn das zweite Steuersignal (thld) dieser An schlußschaltung den ersten logischen Zustand ein nimmt,
m) daß der zweite Eingangsanschluß (1) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der Wechselschaltung (2; 3) verbunden ist, wenn das zweite Steuersignal für die Anschlußschaltung (CC) den zweiten logischen Zustand einnimmt,
n) daß der Ausgangsanschluß der zweiten Wechselschal tung (2; 3) mit dem zweiten Eingangsanschluß (1) der ersten Wechselschaltung (3; 2) verbunden ist,
o) daß der Ausgangsanschluß der ersten Wechselschaltung (3; 2) mit dem Eingangsanschluß der Speicherschaltung (4) verbunden ist,
p) daß der Ausgangsanschluß der Speicherschaltung (4) den Ausgangsanschluß (0) der Anschlußschaltung bil det und gleichzeitig mit dem zweiten Eingangsan schluß (1) der zweiten Wechselschaltung (2) verbun den ist,
q) daß die Steuerschaltung (CTL1) erste und zweite Steuereingangsanschlüsse, erste und zweite Steuer ausgangsanschlüsse und einen Testanschluß (TEST) umfaßt,
r) daß erste und zweite Steuereingangssignale und ein Testsignal jeweils an den ersten und zweiten Steuereingangsanschlüssen (HLDO, SM) und dem Test anschluß (TEST) eingegeben werden, während erste und zweite Steuerausgangssignale an den ersten und zweiten Steuerausgangsanschlüssen (sm, thld) der Steuerschaltung (CTL1) jeweils ausgegeben werden,
s) daß die ersten und zweiten Steuereingangssignale der Steuerschaltung, die ersten und zweiten Steuerausgangssignale und das Testsignal (TEST) jeweils eine zweiwertige Logik einnehmen,
t) wobei die logischen Zustände der ersten und zweiten Ausgangssteuersignale (sm, thld) zur Logik des zweiten Steuereingangssignals (HLDO) gleich sind, wenn das Testsignal einen der beiden Werte der zweiwertigen Logik annimmt,
u) daß die Logik des ersten Steuerausgangssignals gleich einer invertierten Logik des ersten Steuereingangssignals ist und daß die Logik des zweiten Steuerausgangssignals zur Logik des ersten Steuereingangssignals gleich ist, wenn das Testsi gnal den anderen Wert der zweiwertigen Logik an nimmt,
v) daß der erste Steuerausgangsanschluß (sm) der Steuerschaltung (CTL1) mit dem ersten Steueran schluß (sm) der Anschlußschaltung verbunden ist, und
w) daß der zweite Steueranschluß (thld) der Steuer schaltung (CTL1) mit dem zweiten Steueranschluß (thld) der Anschlußschaltung (CC) verbunden ist, so daß dadurch eine Steuerung der Anschlußschaltung möglich ist.

2. Prüfanordnung, insbesondere Prüfbus umfassend eine: Anschlußschaltung und eine Steuerschaltung dadurch gekennzeichnet,

a) daß die Anschlußschaltung (CC) erste und zweite Wechselschaltungen (3, 2), eine Speicherschaltung (4), einen Eingangsanschluß (d), einen Testein gangsanschluß (si), einen Ausgangsanschluß (q) und erste und zweite Steueranschlüsse (thld, sm) auf weist,
b) daß erste und zweite Steuersignale für die An schlußschaltung (CC), welche jeweils an den ersten und zweiten Steueranschlüssen (sm, thld) eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander ver schiedenen Logik besteht,
c) daß die erste Wechselschaltung (3; 2) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1), einen Ausgangsanschluß und einen Steueranschluß aufweist,
d) daß die zweite Wechselschaltung (2; 3) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1) einen Ausgangsanschluß und einen Steuer anschluß aufweist,
e) daß die Speicherschaltung (4) Eingangs- und Aus gangsanschlüsse aufweist,
f) daß der Steueranschluß (sm) für die erste Wechselschaltung (3; 2) den ersten Steueranschluß für die Anschlußschaltung bildet,
g) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) den Eingangsanschluß (d) für die Anschlußschaltung (CC) bildet,
h) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) mit dem Ausgangsanschluß der ersten Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die Anschluß schaltung (CC) den ersten logischen Zustand ein nimmt,
i) der zweite Eingangsanschluß (1) für die erste Wechselschaltung (3; 2) mit dem Ausgangsanschluß für die erste Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die An schlußschaltung den zweiten logischen Zustand ein nimmt,
j) daß der Steueranschluß (thld) für die zweite Wechselschaltung (2; 3) den zweiten Steueranschluß für die Anschlußschaltung bildet,
k) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2) den Testeingangsanschluß (si) der Anschlußschaltung bildet,
l) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der zweiten Wechselschaltung (2) verbunden ist, wenn das zweite Steuersignal (thld) dieser An schlußschaltung den ersten logischen Zustand ein nimmt,
m) daß der zweite Eingangsanschluß (1) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der Wechselschaltung (2; 3) verbunden ist, wenn das zweite Steuersignal für die Anschlußschaltung (CC) den zweiten logischen Zustand einnimmt,
n) daß der Ausgangsanschluß der zweiten Wechselschal tung (2; 3) mit dem zweiten Eingangsanschluß (1) der ersten Wechselschaltung (3; 2) verbunden ist,
o) daß der Ausgangsanschluß der ersten Wechselschaltung (3; 2) mit dem Eingangsanschluß der Speicherschaltung (4) verbunden ist,
p) daß der Ausgangsanschluß der Speicherschaltung (4) den Ausgangsanschluß (0) der Anschlußschaltung bil det und gleichzeitig mit dem zweiten Eingangsan schluß (1) der zweiten Wechselschaltung (2) verbun den ist,
q2) daß die Steuerschaltung erste und zweite Steuerein gangsanschlüsse und erste und zweite Steueraus gangsanschlüsse aufweist,
r2) daß erste und zweite Steuereingangssignale für die Steuerschaltung jeweils an den ersten und zweiten Steuereingangsanschlüssen eingegeben werden, wobei erste und zweite Steuerausgangssignale jeweils von den ersten und zweiten Steuerausgangsanschlüssen ausgegeben werden,
s2) daß die ersten und zweiten Steuereingangssignale und die ersten und zweiten Steuerausgangssignale der Steuerschaltung (CTL1) jeweils eine zweiwertige Logik einnehmen,
t2) wobei die logischen Zustände der ersten und zweiten Steuerausgangssignale dieser Steuerschaltung zu dem zweiten Steuereingangssignal gleich sind, wenn das erste Steuereingangssignal der Steuerschaltung den ersten logischen Zustand einnimmt,
u2) wobei der logische Zustand des ersten Steueraus gangssignals zu einer invertierten Logik des ersten Steuereingangssignals und die Logik des zweiten Steuerausgangssignals zur Logik des ersten Steuereingangssignal gleich ist, wenn das erste Steuereingangssignal der Steuerschaltung (CTL1) den zweiten logischen Zustand einnimmt,
v) daß der erste Steuerausgangsanschluß (sm) der Steu erschaltung mit dem ersten Steueranschluß (sm) der Anschlußschaltung (CC) verbunden ist, und
w) daß der zweite Steuerausgangsanschluß (thld) der Steuerschaltung mit dem zweiten Steueranschluß (thld) der Anschlußschaltung (CC) verbunden ist, so daß eine Steuerung der Anschlußschaltung (CC) mög lich ist.

3. Prüfanordnung, insbesondere Prüfbus umfassend eine: Anschlußschaltung und eine Steuerschaltung dadurch gekennzeichnet,

a) daß die Anschlußschaltung (CC) erste und zweite Wechselschaltungen (3, 2), eine Speicherschaltung (4), einen Eingangsanschluß (d), einen Testein gangsanschluß (si), einen Ausgangsanschluß (q) und erste und zweite Steueranschlüsse (thld, sm) auf weist,
b) daß erste und zweite Steuersignale für die An schlußschaltung (CC), welche jeweils an den ersten und zweiten Steueranschlüssen (sm, thld) eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander ver schiedenen Logik besteht,
c) daß die erste Wechselschaltung (3; 2) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (i), einen Ausgangsanschluß und einen Steueranschluß aufweist,
d) daß die zweite Wechselschaltung (2; 3) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1) einen Ausgangsanschluß und einen Steuer anschluß aufweist,
e) daß die Speicherschaltung (4) Eingangs- und Aus gangsanschlüsse aufweist,
f) daß der Steueranschluß (sm) für die erste Wechselschaltung (3; 2) den ersten Steueranschluß für die Anschlußschaltung bildet,
g) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) den Eingangsanschluß (d) für die Anschlußschaltung (CC) bildet,
h) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) mit dem Ausgangsanschluß der ersten Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die Anschluß schaltung (CC) den ersten logischen Zustand ein nimmt,
i) der zweite Eingangsanschluß (1) für die erste Wechselschaltung (3; 2) mit dem Ausgangsanschluß für die erste Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die An schlußschaltung den zweiten logischen Zustand ein nimmt,
j) daß der Steueranschluß (thld) für die zweite Wechselschaltung (2; 3) den zweiten Steueranschluß für die Anschlußschaltung bildet,
k) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2) den Testeingangsanschluß (si) der Anschlußschaltung bildet,
l) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der zweiten Wechselschaltung (2) verbunden ist, wenn das zweite Steuersignal (thld) dieser An schlußschaltung den ersten logischen Zustand ein nimmt,
m) daß der zweite Eingangsanschluß (1) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der Wechselschaltung (2; 3) verbunden ist, wenn das zweite Steuersignal für die Anschlußschaltung (CC) den zweiten logischen Zustand einnimmt,
n) daß der Ausgangsanschluß der zweiten Wechselschal tung (2; 3) mit dem zweiten Eingangsanschluß (1) der ersten Wechselschaltung (3; 2) verbunden ist,
o) daß der Ausgangsanschluß der ersten Wechselschaltung (3; 2) mit dem Eingangsanschluß der Speicherschaltung (4) verbunden ist,
p) daß der Ausgangsanschluß der Speicherschaltung (4) den Ausgangsanschluß (0) der Anschlußschaltung bil det und gleichzeitig mit dem zweiten Eingangsan schluß (1) der zweiten Wechselschaltung (2) verbun den ist,
q3) daß die Steuerschaltung erste bis dritte Steuereingangsanschlüsse, einen ersten und zweiten Steuerausgangsanschluß und einen Testanschluß auf weist,
r3) daß erste bis dritte Steuereingangssignale für die Steuerschaltung und ein Testsignal jeweils an den ersten bis dritten Steuereingangsanschlüssen und dem Testanschluß eingegeben werden, während jeweils ein erstes und zweites Steuerausgangssignal von den ersten und zweiten Steuerausgangsanschlüssen von der Steuerschaltung ausgegeben werden,
s3) daß die ersten bis dritten Steuereingangssignale, das erste und zweite Steuerausgangssignal und das Testsignal der Steuerschaltung jeweils eine zwei wertige Logik einnehmen,
t3) wobei die logischen Zustände der ersten und zweiten Steuerausgangssignale der Steuerschaltung zu dem des zweiten Steuereingangssignals der Steuerschal tung gleich sind, wenn das Testsignal eine der zweiwertigen Logiken annimmt,
u3) daß die logischen Zustände des ersten und zweiten Steuerausgangssignals zu den Logiken des ersten und dritten Steuereingangssignals der Steuerschaltung jeweils gleich sind, wenn das Testsignal den ande ren Wert der zweiwertigen Logik annimmt,
v) daß der erste Steuerausgangsanschluß (sm) der Steuerschaltung mit dem ersten Steueranschluß (sm) der Anschlußschaltung (CC) verbunden ist, und
w) daß der zweite Steuerausgangsanschluß (thld) der zweiten Steuerschaltung mit dem zweiten Steueran schluß (thld) der Anschlußschaltung (CC) verbunden ist, um so eine Steuerung der Anschlußschaltung (CC) zu ermöglichen.

4. Prüfanordnung, insbesondere Prüfbus umfassend eine: Anschlußschaltung und eine Steuerschaltung dadurch gekennzeichnet,

a) daß die Anschlußschaltung (CC) erste und zweite Wechselschaltungen (3, 2), eine Speicherschaltung (4), einen Eingangsanschluß (d), einen Testein gangsanschluß (s i), einen Ausgangsanschluß (q) und erste und zweite Steueranschlüsse (thld, sm) auf weist,
b) daß erste und zweite Steuersignale für die An schlußschaltung (CC), welche jeweils an den ersten und zweiten Steueranschlüssen (sm, thld) eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander ver schiedenen Logik besteht,
c) daß die erste Wechselschaltung (3; 2) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (i), einen Ausgangsanschluß und einen Steueranschluß aufweist,
d) daß die zweite Wechselschaltung (2; 3) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1) einen Ausgangsanschluß und einen Steuer anschluß aufweist,
e) daß die Speicherschaltung (4) Eingangs- und Aus gangsanschlüsse aufweist,
f) daß der Steueranschluß (sm) für die erste Wechselschaltung (3; 2) den ersten Steueranschluß für die Anschlußschaltung bildet,
g) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) den Eingangsanschluß (d) für die Anschlußschaltung (CC) bildet,
h) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) mit dem Ausgangsanschluß der ersten Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die Anschluß schaltung (CC) den ersten logischen Zustand ein nimmt,
i) der zweite Eingangsanschluß (1) für die erste Wechselschaltung (3; 2) mit dem Ausgangsanschluß für die erste Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die An schlußschaltung den zweiten logischen Zustand ein nimmt,
j) daß der Steueranschluß (thld) für die zweite Wechselschaltung (2; 3) den zweiten Steueranschluß für die Anschlußschaltung bildet,
k) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2) den Testeingangsanschluß (si) der Anschlußschaltung bildet,
l) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der zweiten Wechselschaltung (2) verbunden ist, wenn das zweite Steuersignal (thld) dieser An schlußschaltung den ersten logischen Zustand ein nimmt,
m) daß der zweite Eingangsanschluß (1) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der Wechselschaltung (2; 3) verbunden ist, wenn das zweite Steuersignal für die Anschlußschaltung (CC) den zweiten logischen Zustand einnimmt,
n) daß der Ausgangsanschluß der zweiten Wechselschal tung (2; 3) mit dem zweiten Eingangsanschluß (1) der ersten Wechselschaltung (3; 2) verbunden ist,
o) daß der Ausgangsanschluß der ersten Wechselschaltung (3; 2) mit dem Eingangsanschluß der Speicherschaltung (4) verbunden ist,
p) daß der Ausgangsanschluß der Speicherschaltung (4) den Ausgangsanschluß (0) der Anschlußschaltung bil det und gleichzeitig mit dem zweiten Eingangsan schluß (1) der zweiten Wechselschaltung (2) verbun den ist,
q4) daß die Steuerschaltung erste bis dritte Steuereingangsanschlüsse, einen ersten und zweiten Steuerausgangsanschluß und einen Testanschluß auf weist,
r4) daß erste bis dritte Steuereingangssignale für die Steuerschaltung und ein Testsignal jeweils an den ersten bis dritten Steuereingangsanschlüssen und dem Testanschluß eingegeben werden, während ein er stes und zweites Steuerausgangssignale von den er sten und zweiten Steuerausgangsanschlüssen von der Steuerschaltung jeweils ausgegeben werden,
s4) daß die ersten bis dritten Steuereingangssignale, das erste und zweite Steuerausgangssignal und das Testsignal der Steuerschaltung jeweils eine zwei wertige Logik einnehmen,
t4) wobei die logischen Zustände der ersten und zweiten Steuerausgangssignale für die Steuerschaltung zu den logischen Zuständen des zweiten Steuereingangs signals gleich sind, wenn das Testsignal einen der beiden logischen Werte annimmt und das erste und dritte Steuereingangssignal jeweils den ersten lo gischen Zustand einnehmen,
u4) wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals jeweils zu den logischen Zu ständen des ersten und dritten Steuereingangssi gnals gleich sind, wenn das Testsignal den anderen Wert der zweiwertigen Logik annimmt,
v) daß der erste Steuerausgangsanschluß (sm) der Steu erschaltung mit dem ersten Steueranschluß (sm) der Anschlußschaltung (CC) verbunden ist, und
w) daß der zweite Steuerausgangsanschluß (thld) der Steuerschaltung mit dem zweiten Steueranschluß (thld) der Anschlußschaltung verbunden ist, um so die Anschlußschaltung zu steuern.

5. Prüfanordnung, insbesondere Prüfbus umfassend eine:
Anschlußschaltung (CC) und eine Steuerschaltung (CTL1), dadurch gekennzeichnet,

a) daß die Anschlußschaltung (CC) erste und zweite Wechselschaltungen (3, 2), eine Speicherschaltung (4), einen Eingangsanschluß (d), einen Testein gangsanschluß (si), einen Ausgangsanschluß (q) und erste und zweite Steueranschlüsse (thld, sm) auf weist,
b) daß erste und zweite Steuersignale für die An schlußschaltung (CC), welche jeweils an den ersten und zweiten Steueranschlüssen (sm, thld) eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander ver schiedenen Logik besteht,
c) daß die erste Wechselschaltung (3; 2) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1), einen Ausgangsanschluß und einen Steueranschluß aufweist,
d) daß die zweite Wechselschaltung (2; 3) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1) einen Ausgangsanschluß und einen Steuer anschluß aufweist,
e) daß die Speicherschaltung (4) Eingangs- und Aus gangsanschlüsse aufweist,
f) daß der Steueranschluß (sm) für die erste Wechselschaltung (3; 2) den ersten Steueranschluß für die Anschlußschaltung bildet,
g) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) den Eingangsanschluß (d) für die Anschlußschaltung (CC) bildet,
h) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) mit dem Ausgangsanschluß der ersten Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die Anschluß schaltung (CC) den ersten logischen Zustand ein nimmt,
i) der zweite Eingangsanschluß (1) für die erste Wechselschaltung (3; 2) mit dem Ausgangsanschluß für die erste Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die An schlußschaltung den zweiten logischen Zustand ein nimmt,
j) daß der Steueranschluß (thld) für die zweite Wechselschaltung (2; 3) den zweiten Steueranschluß für die Anschlußschaltung bildet,
k) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2) den Testeingangsanschluß (si) der Anschlußschaltung bildet,
l) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der zweiten Wechselschaltung (2) verbunden ist, wenn das zweite Steuersignal (thld) dieser An schlußschaltung den ersten logischen Zustand ein nimmt,
m) daß der zweite Eingangsanschluß (1) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der Wechselschaltung (2; 3) verbunden ist, wenn das zweite Steuersignal für die Anschlußschaltung (CC) den zweiten logischen Zustand einnimmt,
n) daß der Ausgangsanschluß der zweiten Wechselschal tung (2; 3) mit dem zweiten Eingangsanschluß (1) der ersten Wechselschaltung (3; 2) verbunden ist,
o) daß der Ausgangsanschluß der ersten Wechselschaltung (3; 2) mit dem Eingangsanschluß der Speicherschaltung (4) verbunden ist,
p) daß der Ausgangsanschluß der Speicherschaltung (4) den Ausgangsanschluß (0) der Anschlußschaltung bil det und gleichzeitig mit dem zweiten Eingangsan schluß (1) der zweiten Wechselschaltung (2) verbun den ist,
q5) daß die Steuerschaltung erste bis dritte Steuereingangsanschlüsse und einen ersten und zwei ten Steuerausgangsanschluß aufweist,
r5) daß erste bis dritte Steuereingangssignale jeweils an den ersten bis dritten Steuereingangsanschlüssen eingegeben werden, während erste und zweite Steuerausgangssignale jeweils von den ersten und zweiten Steuerausgangsanschlüssen der Steuer schaltung ausgegeben werden,
s5) daß die ersten bis dritten Steuereingangssignale und das erste und zweite Steuerausgangssignal der Steuerschaltung jeweils eine zweiwertige Logik ein nehmen,
t5) wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals zum logischen Zustand des zweiten Steuereingangssignals gleich sind, wenn das erste Steuereingangssignal den ersten logischen Zu stand einnimmt,
u5) wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals jeweils zu den logischen Zu ständen des ersten und dritten Steuereingangssi gnals gleich sind, wenn das erste Steuereingangssi gnal der Steuerschaltung den zweiten logischen Zu stand einnimmt,
v) daß der erste Steuerausgangsanschluß (sm) der Steu erschaltung mit dem ersten Steueranschluß (sm) der Anschlußschaltung (CC) verbunden ist, und
w) daß der zweite Steuerausgangsanschluß (thld) der Steuerschaltung mit dem zweiten Steueranschluß (thld) der Anschlußschaltung (CC) verbunden ist, um so eine Steuerung der Anschlußschaltung zu ermöglichen.

6. Prüfanordnung, insbesondere Prüfbus umfassend eine: Anschlußschaltung (CC) und eine Steuerschaltung (CTL1), dadurch gekennzeichnet,

a) daß die Anschlußschaltung (CC) erste und zweite Wechselschaltungen (3, 2), eine Speicherschaltung (4), einen Eingangsanschluß (d), einen Testein gangsanschluß (si), einen Ausgangsanschluß (q) und erste und zweite Steueranschlüsse (thld, sm) auf weist,
b) daß erste und zweite Steuersignale für die An schlußschaltung (CC), welche jeweils an den ersten und zweiten Steueranschlüssen (sm, thld) eingegeben werden, eine zweiwertige Logik annehmen, die aus einer ersten und einer zweiten voneinander ver schiedenen Logik besteht,
c) daß die erste Wechselschaltung (3; 2) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1), einen Ausgangsanschluß und einen Steueranschluß aufweist,
d) daß die zweite Wechselschaltung (2; 3) einen ersten Eingangsanschluß (0), einen zweiten Eingangsan schluß (1) einen Ausgangsanschluß und einen Steuer anschluß aufweist,
e) daß die Speicherschaltung (4) Eingangs- und Aus gangsanschlüsse aufweist,
f) daß der Steueranschluß (sm) für die erste Wechselschaltung (3; 2) den ersten Steueranschluß für die Anschlußschaltung bildet,
g) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) den Eingangsanschluß (d) für die Anschlußschaltung (CC) bildet,
h) daß der erste Eingangsanschluß (0) der ersten Wechselschaltung (3; 2) mit dem Ausgangsanschluß der ersten Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die Anschluß schaltung (CC) den ersten logischen Zustand ein nimmt,
i) der zweite Eingangsanschluß (1) für die erste Wechselschaltung (3; 2) mit dem Ausgangsanschluß für die erste Wechselschaltung (3; 2) verbunden ist, wenn das erste Steuersignal (sm) für die An schlußschaltung den zweiten logischen Zustand ein nimmt,
j) daß der Steueranschluß (thld) für die zweite Wechselschaltung (2; 3) den zweiten Steueranschluß für die Anschlußschaltung bildet,
k) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2) den Testeingangsanschluß (si) der Anschlußschaltung bildet,
l) daß der erste Eingangsanschluß (0) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der zweiten Wechselschaltung (2) verbunden ist, wenn das zweite Steuersignal (thld) dieser An schlußschaltung den ersten logischen Zustand ein nimmt,
m) daß der zweite Eingangsanschluß (1) der zweiten Wechselschaltung (2; 3) mit dem Ausgangsanschluß der Wechselschaltung (2; 3) verbunden ist, wenn das zweite Steuersignal für die Anschlußschaltung (CC) den zweiten logischen Zustand einnimmt,
n) daß der Ausgangsanschluß der zweiten Wechselschal tung (2; 3) mit dem zweiten Eingangsanschluß (1) der ersten Wechselschaltung (3; 2) verbunden ist,
o) daß der Ausgangsanschluß der ersten Wechselschaltung (3; 2) mit dem Eingangsanschluß der Speicherschaltung (4) verbunden ist,
p) daß der Ausgangsanschluß der Speicherschaltung (4) den Ausgangsanschluß (0) der Anschlußschaltung bil det und gleichzeitig mit dem zweiten Eingangsan schluß (1) der zweiten Wechselschaltung (2) verbun den ist,
q6) daß die Steuerschaltung (CTL) erste bis dritte Steuereingangsanschlüssen und erste und zweite Steuerausgangsanschlüsse aufweist,
r6) wobei erste bis dritte Steuereingangssignale jeweils an den ersten bis dritten Steuereingangsanschlüssen eingegeben werden, während erste und zweite Steuerausgangssignale von der Steuerschaltung jeweils an den ersten und zwei ten Steuerausgangsanschlüssen ausgegeben werden,
s6) daß die ersten bis dritten Steuereingangssignale und das erste und zweite Steuerausgangssignal der Steuerschaltung jeweils eine zweiwertige Logik ein nehmen,
t6) wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals zu den logischen Zustand des zweiten Steuereingangssignals gleich sind, wenn das erste und dritte Steuereingangssignal der Steuer schaltung einen ersten logischen Zustand einnehmen,
u6) wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals jeweils zu den logischen Zu ständen des ersten und dritten Steuereingangssi gnals gleich sind, wenn das erste Steuereingangssi gnal den zweiten logischen Zustand einnimmt,
v) daß der erste Steuerausgangsanschluß (sm) der Steu erschaltung (CTL) mit dem ersten Steueranschluß (sm) der Anschlußschaltung (CC) verbunden ist, und
w) daß der zweite Steuerausgangsanschluß (thld) der Steuerschaltung (CTL) mit dem zweiten Steueran schluß (thld) der Anschlußschaltung (CC) verbunden ist, um so eine Steuerung der Anschlußschaltung (CC) zu ermöglichen.

7. Prüfanordnung, insbesondere Prüfbus umfassend eine: Anschlußschaltung (CC; CTC) und eine Steuerschaltung (CTL), dadurch gekennzeichnet,

a7) daß die Anschlußschaltung (CC; CTC) einen Eingangs anschluß (d), einen Testeingangsanschluß (si), einen Ausgangsanschluß (q), erste und zweite Steu eranschlüsse (thld, sm) und einen Erwartungswertan schluß (exp) aufweist,
b) daß erste und zweite Steuersignale für die Anschlußschaltung (CC; CTC), die an den ersten und zweiten Steueranschlüssen eingeführt werden, eine zweiwertige Logik einnehmen, die aus einer ersten und einer zweiten jeweils voneinander verschiedenen Logik besteht,
c7) daß die Anschlußschaltung (CC; CTC) ein am Ein gangsanschluß (d) eingegebenes Signal am Ausgangs anschluß (q) ausgibt, wenn das erste Steuersignal
(sm) der Anschlußschaltung (CC; CTC) einen ersten logischen Zustand einnimmt,
d7) daß die Anschlußschaltung (CC; CTC) ein am Testein gangsanschluß (si) eingegebenes Signal am Ausgangs anschluß (q) ausgibt, wenn das erste Steuersignal (sm) den zweiten logischen Zustand einnimmt und wenn das zweite Steuersignal für die Anschlußschal tung einen ersten logischen Zustand einnimmt,
e7) daß die Anschlußschaltung (CC; CTC) das Ausgeben ei nes Signals am Ausgangsanschluß (q) beibehält, das vom Ausgangsanschluß ausgegeben wurde, wenn der lo gische Zustand eines im Erwartungswertanschluß (exp) eingegebenen Signals und des am Eingangsan schluß (d) der Anschlußschaltung (CC; TC) eingege benen Signals übereinstimmen und daß die An schlußschaltung (CC; CTC) das Ausgeben des ersten logischen Zustandes vom Ausgangsanschluß (q) der Anschlußschaltung beibehält, wenn die Logik des am Erwartungswertanschluß (exp) eingegebenen Signals und des am Eingangsanschluß (d) eingegebenen Si gnals voneinander abweichen, wenn das erste und zweite Steuersignal für die Anschlußschaltung je weils den zweiten logischen Zustand einnehmen,
f7) daß die Steuerschaltung (CCTL) erste bis dritte Eingangsanschlüsse und einen ersten und zweiten Ausgangsanschluß aufweist,
g7) daß die ersten bis dritten Steuereingangssignale für die Steuerschaltung (CCTL) jeweils an ersten bis dritten Eingangsanschlüssen eingegeben werden, während die ersten und zweiten Steuerausgangs signale jeweils an ersten und zweiten Aus gangsanschlüssen der Steuerschaltung ausgegeben werden,
h7) daß die ersten bis dritten Steuereingangssignale und das erste und zweite Steuerausgangssignal der Steuerschaltung jeweils eine zweiwertige Logik ein nehmen,
i7) wobei die logischen Zustände der ersten und zweiten Steuerausgangssignale jeweils zu denen des zweiten Steuereingangssignals gleich sind, wenn erstes und drittes Steuereingangssignal der Steuerschaltung einen ersten logischen Zustand einnehmen,
j7) wobei die logischen Zustände des ersten und zweiten Steuerausgangssignals jeweils zu denen des ersten und dritten Steuereingangssignals gleich sind, wenn das erste Steuereingangssignal der Steuerschaltung einen zweiten logischen Zustand einnimmt,
v) daß der erste Ausgangsanschluß der Steuerschaltung (CCTL) mit dem ersten Steueranschluß der Anschlußschaltung (CC; CTC) verbunden ist, und
w) daß der zweite Ausgangsanschluß der Steuerschal tung (CCTL) mit dem zweiten Steueranschluß der Anschlußschaltung (CC; CTC) verbunden ist, um so eine Steuerung der Anschlußschaltung (CC; CTC) zu ermöglichen.

8. Prüfanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
daß die Anschlußschaltung (CC; CTC) weiterhin ein Vergleichsanschluß (cmpen) und einen Erwartungswertan schluß (exp) aufweist und ein Exklusiv-ODER-Element (30), ein NAND-Element (31) und ein UND-Element (32) aufweist,
daß ein am Vergleichsanschluß (cmpen) einzugebendes Ver gleichssignal die zweiwertige Logik einnimmt,
daß das Exklusiv-ODER-Element ein Ausgangsanschluß und zwei Eingangsanschlüsse umfaßt,
daß das NAND-Element einen Ausgangsanschluß und zwei Eingangsanschlüsse umfaßt,
daß das UND-Element einen Ausgangsanschluß und zwei Ein gangsanschlüsse umfaßt,
daß die Verbindung zwischen dem Ausgangsanschluß der Speicherschaltung (4) und dem zweiten Eingangsanschluß der zweiten Wechselschaltung (2) über das UND-Element (32) erfolgt,
daß eines der beiden Eingangsanschlüsse des Exklu siv-ODER-Elements (30) den Erwartungswertanschluß (cexp) bildet,
daß der andere Anschluß des Exklusiv-ODER-Elementes (30) und der erste Eingangsanschluß (0) der ersten Wech selschaltung (2) verbunden sind,
daß der Ausgangsanschluß des Exklusiv-ODER-Elementes (30) mit einem der Eingangsanschlüsse des NAND-Elements (31) verbunden ist,
daß der andere Eingangsanschluß des NAND-Elements (31) den Vergleichsanschluß (ccmpen) bildet,
daß der Ausgangsanschluß des NAND-Elementes (31) mit ei nem der Eingangsanschlüsse des UND-Elementes (32) ver bunden ist, und
daß der Ausgangsanschluß der Speicherschaltung (4) mit dem anderen Eingangsanschluß des UND-Elementes (32) ver bunden ist.

9. Prüfanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
daß die Anschlußschaltung (CC; CTC) weiterhin einen Vergleichsanschluß (cmpen) und einen Erwartungswertan schluß (exp) sowie ein Exklusiv-ODER-Element (30r) und ein NAND-Element (31r) umfaßt,
daß die Speicherschaltung (4r) weiterhin einen Initiali sierungsanschluß umfaßt,
daß ein am Vergleichsanschluß (cmpen) einzugebendes Ver gleichssignal eine zweiwertige Logik annimmt,
daß das Exklusiv-ODER-Element (30r) einen Ausgangsan schluß und zwei Eingangsanschlüsse umfaßt,
daß das NAND-Element einen Ausgangsanschluß und zwei Eingangsanschlüsse umfaßt,
daß einer der beiden Anschlüsse des Exklusiv-ODER-Ele mentes (30r) den Erwartungswertanschluß (expr) bildet, daß der andere Eingangsanschluß des Exklusiv-ODER-Ele ments (30r) und der erste Eingangsanschluß (0) der er sten Wechselschaltung (3) verbunden sind,
daß der Ausgangsanschluß des Exklusiv-ODER-Elementes (30r) mit einem der Eingangsanschlüsse des NAND-Elemen tes (31r) verbunden ist,
daß der andere Eingangsanschluß des NAND-Elementes (31r) den Vergleichsanschluß (cmper) bildet,
daß der Ausgangsanschluß des NAND-Elementes (31r) an den Initialisierungsanschluß der Speicherschaltung (4r) an geschlossen ist.

10. Prüfanordnung nach einem der Ansprüche 1 bis 9, wobei die Prüfschaltung für einen RAM (11) vorgesehen ist, der einen Schreib-(DIO) und einen Leseanschluß (DO1) aufweist, dadurch gekennzeichnet,
daß jeweils eine Anschlußschaltung an allen Schreib- und Leseanschlüssen vorgesehen ist,
daß der Schreibanschluß (DIO) mit dem Ausgangsanschluß der für den Schreibanschluß (DIO) vorgesehenen Anschluß schaltung (TCDI) verbunden ist,
daß der Leseanschluß mit dem Eingangsanschluß der für den Leseanschluß (DO1) vorgesehenen Anschlußschaltung (CTC) verbunden ist,
daß als Steuerschaltung eine Schreibsteuerschaltung vor gesehen ist, welche die Anschlußschaltung steuert, die für jeden Schreibanschluß vorgesehen ist,
daß weiterhin als Steuerschaltung eine Lesesteuerschal tung vorgesehen ist, die die Anschlußschaltung steuert, die für jeden Leseanschluß vorgesehen ist, und daß die Steuerung durch die Schreibsteuerschaltung und die Steuerung durch die Lesesteuerschaltung unabhängig voneinander sind.