JP2001165999A - 半導体集積回路およびこれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 スキャンレジスタの出力端子に直列シフトレ
ジスタ用の直列配線が接続され容量素子となるため出力
の遅延増大や消費電力増大を招いていた。 【解決手段】 半導体集積回路は、スキャンテストを受
ける論理回路と、各々が直列入力端子と直列出力端子を
具備し、第１および第２の論理ゲートを含む複合ゲート
回路、この出力をデータ入力端子に接続するフリップフ
ロップ回路、およびこのデータ出力端子に第１の入力を
接続するとともに第２の入力をＳＭＢ信号が入力する第
２の接続端子に接続するゲート回路をこの順番で接続し
たスキャンレジスタ回路の複数個を直列接続して成るス
キャンパス回路とを備え、第１の論理ゲートは第１の入
力を被テスト論理回路に接続するとともにその第２の入
力をＳＭ信号が入力する第１の接続端子に接続し、か
つ、第２の論理ゲートは第１の入力を第１の論理ゲート
の出力に接続するとともにその第２の入力を直列入力端
子に接続するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスキャンパス回路
を備えた半導体集積回路およびこれを用いた半導体集積
回路装置に関し、特に、論理回路に対するスキャンテス
トが容易なように設計された電子システムに関するもの
である。

【０００２】

【従来の技術】図２１は従来の電子システムの一例であ
るスキャンパス回路を備えた半導体集積回路を示す回路
図であり、図において、１’はスキャンパス回路、５’
はテストを行うべき被テスト論理回路、１１’−１〜１
１’−ｎ（ｎは自然数）はスキャンレジスタ回路、１３
はフリップフロップ回路、１７はマルチプレクサ回路、
Ｉ１１はインバータ回路、Ｎ２１，Ｎ２２はノードであ
る。

【０００３】このような従来の半導体集積回路は、通常
論理回路５’とスキャンパス回路１’から成るもので、
このスキャンパス回路１’は複数のスキャンレジスタ回
路１１’−１〜１１’−ｎが直列接続により構成され、
各々が入力系の端子ＤＩ、端子ＳＩ、端子ＳＭ、端子Ｔ
と、出力系の端子ＱＣ、端子Ｑとを具備している。そし
て、図２１に示すように、スキャンレジスタ回路１１’
−１〜１１’−ｎの各々は、フリップフロップ回路１
３、マルチプレクサ回路１７、およびインバータ回路Ｉ
１１を有する。

【０００４】ここで、フリップフロップ回路１３は、入
力系のデータ入力端子ｄ、クロック端子ｔと、出力系の
非反転データ出力端子ｑ、反転データ出力端子ｑｃとを
具備しており、対応するスキャンレジスタ回路のＴ端子
を経由したクロック端子ｔのクロック信号に同期してデ
ータ入力端子ｄのデータを取り込み、非反転データ出力
端子ｑから論理回路５’にデータを出力するとともに、
反転データ出力端子ｑｃからノードＮ２１、端子Ｑを経
由して論理回路５’と次段のスキャンレジスタ回路にデ
ータを出力する。

【０００５】また、マルチプレクサ回路１７は２つのＯ
Ｒ回路と１つのＮＡＮＤ回路から構成され、端子ＤＩま
たは端子ＳＩのデータを選択して記憶回路であるフリッ
プフロップ回路１３の端子ｄに伝える。この選択は端子
ＳＭを経由するＳＭ信号すなわちシフトモード信号によ
り行うもので、このＳＭ信号が“１”の場合は端子ＳＩ
が選択され、ＳＭ信号が“０”の場合は端子ＤＩが選択
される。

【０００６】ここで、スキャンパス回路１’は、ＳＭ信
号が“１”の時には端子ＳＩＰを入力とし端子ＳＯＰを
出力とする直列シフトレジスタとして動作し、一方、Ｓ
Ｍ信号が“０”の時には端子ＤＩからデータを取り込み
端子Ｑおよび端子ＱＣからデータを出力するレジスタと
して動作する。

【０００７】次に、図２２は図２１に示される半導体集
積回路を用いた半導体集積回路装置のレイアウト概略図
であり、図において、２１’は半導体集積回路装置、ａ
１〜ａｎ，ｂ１〜ｂｎ，ｂ１１〜ｂｎ１，ｂ１２〜ｂｎ
２は配線、Ｎ１〜Ｎｎはノードを示し、上記と同一の他
の符号はそれと同一または相当部分を表すのでその説明
は省略する。なお、配線ａ１〜ａｎはそれぞれスキャン
レジスタ回路１１’−１〜１１’−ｎの端子ＱＣを論理
回路５’と接続し、一方、配線ｂ１〜ｂｎは端子Ｑと接
続し、それぞれノードＮ１〜Ｎｎで配線ｂ１１〜ｂｎ１
と配線ｂ１２〜ｂｎ２に分岐し、論理回路５’と次段の
スキャンレジスタ回路（例えば、スキャンレジスタ回路
１１’−１の場合、次段はスキャンレジスタ回路１１’
−２）とにシリアル接続される。

【０００８】そして、図２１，図２２のようなスキャン
パス回路を備えた半導体集積回路および半導体集積回路
では、いわゆるスキャンテストにより電子システムのテ
ストを行う。

【０００９】次にそのスキャンテストの動作について説
明する。まず、ステップＳＴ１において、シフトモード
信号をＳＭ＝“１”に設定し、フリップフロップ回路１
３の端子ｔに接続した各スキャンレジスタ回路の端子Ｔ
に複数のクロックパルスを与えながら、テストデータを
端子ＳＩＰからスキャンパス回路１’に対して直列にシ
フトインする。次に、ステップＳＴ２において、ＳＭ＝
“０”に設定し、端子Ｔに１つのクロックパルスを与え
て、テストデータに対する論理回路５’のテスト結果を
各スキャンレジスタ回路の端子ＤＩからスキャンパス回
路１’に取り込む。そして、ステップＳＴ３において、
再度ＳＭ＝“１”に設定し、端子Ｔに複数のクロックパ
ルスを与えながら、スキャンパス回路１’内のテスト結
果を端子ＳＯＰから直列にシフトアウトする。更に、ス
テップＳＴ４において、上記ステップＳＴ１〜ＳＴ３を
繰り返す。なお、ステップＳＴ３において、ステップＳ
Ｔ１の動作を同時に行うこともできる。

【００１０】次に、図２３は従来のＣＭＯＳ型のスキャ
ンレジスタ回路の一例を示す回路図であり、ＣＭＯＳ型
半導体集積回路装置の中に構成することができる。な
お、破線で示した接続は省略することができる。図にお
いて、Ｎ１〜Ｎ１４，Ｎ１７，Ｎ３０，Ｎ３１はＮＭＯ
Ｓトランジスタ、Ｐ１〜Ｐ１４，Ｐ１７，Ｐ３０，Ｐ３
１はＰＭＯＳトランジスタであり、ＮＭＯＳトランジス
タＮ１〜Ｎ３，Ｎ３０とＰＭＯＳトランジスタＰ１〜Ｐ
３，Ｐ３０がマルチプレクサ回路１７を構成する。

【００１１】図２１，図２３に示すように、従来のＣＭ
ＯＳ型のスキャンレジスタ回路で用いられるマルチプレ
クサ回路は一般的に２つのＯＲ回路と、１つのＮＡＮＤ
回路とが一体化されたＯＲ−ＮＡＮＤ複合ゲート回路を
用いて構成されることが多い。ここで、複合ゲートと
は、複数の単純ゲート（ＡＮＤ，ＯＲ，インバータな
ど）を組み合わせて構成される、より複雑な論理動作を
する機能ブロックである。この複合ゲートは一般にベン
ダーが用意した場合に最適化がなされているため、単純
ゲートで同様の機能を実現した場合に比べ、構成素子数
を抑えることが可能であり、消費電力や動作スピード面
でも優れた特性を有する。

【００１２】なお、フリップフロップ回路の出力ＱＣと
次段のマルチプレクサ回路の間にトランスファゲートと
ラッチを設けた半導体論理集積回路を開示するものとし
て特開平６−１６０４７９号公報がある。また、出力Ｑ
と次段のマルチプレクサ回路の間にトランスファゲート
を設けた記憶回路を開示するものとして特開平５−１５
７８０７号公報がある。

【００１３】このように、スキャンレジスタ回路は、通
常は階層設計手法におけるセルライブラリ内の１つのセ
ルとして半導体ベンダーまたはセルライブラリ・ベンダ
ーにより提供されるので、スキャンレジスタ回路内のフ
リップフロップ回路とマルチプレクサ回路は固定的な配
線パターンで接続されているのが通常である。

【００１４】

【発明が解決しようとする課題】従来のスキャンパス回
路を備えた半導体集積回路およびこれを用いた半導体集
積回路装置は以上のように構成されているので、スキャ
ンパス回路１’を構成するスキャンレジスタ回路１１’
−１〜１１’−ｎの出力端子Ｑに対して、ノードＮ１〜
Ｎｎを経由した直列シフトレジスタ用の直列配線（Ｑか
らＳＩ）が接続されていた。この直列配線が容量素子と
なるので、出力Ｑの遅延増大や消費電力増大を招くなど
の課題があった。この発明は上記のような課題を解決す
るためになされたもので、出力Ｑの遅延を防止するとと
もに消費電力を減少するスキャンパス回路を備えた半導
体集積回路および半導体集積回路装置を得ることを目的
とする。

【００１５】

【課題を解決するための手段】この発明に係る半導体集
積回路は、各々がＯＲ−ＮＡＮＤ複合ゲート回路、フリ
ップフロップ回路、およびＯＲ回路により構成された複
数のスキャンレジスタ回路を有しこれらを直列接続する
ことにより構成されたスキャンパス回路と、これを用い
てテストされる被テスト論理回路とを備えたもので、Ｏ
Ｒ−ＮＡＮＤ複合ゲート回路におけるＯＲ機能の第１の
入力は被テスト論理回路に接続するとともにその第２の
入力は第１のシフトモード信号により制御されており、
当該ＮＡＮＤ機能の入力は直列入力端子に接続するとと
もにその出力はフリップフロップ回路のデータ入力端子
に接続し、さらに、ＯＲ回路の第１の入力にはフリップ
フロップ回路の出力が接続するとともにその第２の入力
は第２のシフトモード信号により制御されており、ＯＲ
回路の出力は直列出力端子に接続するものである。

【００１６】この発明に係る半導体集積回路は、スキャ
ンレジスタ回路が第１のシフトモード信号を受けて、当
該スキャンレジスタ回路に関して独立な第２のシフトモ
ード信号を出力するインバータ回路を更に備えたもので
ある。

【００１７】この発明に係る半導体集積回路は、スキャ
ンレジスタ回路が第２のシフトモード信号を受けて、当
該スキャンレジスタ回路に関して独立な第１のシフトモ
ード信号を出力するインバータ回路を更に備えたもので
ある。

【００１８】この発明に係る半導体集積回路は、各々が
ＯＲ−ＮＡＮＤ複合ゲート回路、フリップフロップ回
路、およびＮＡＮＤ回路により構成された複数のスキャ
ンレジスタ回路を有しこれらを直列接続することにより
構成されたスキャンパス回路と、これを用いてテストさ
れる被テスト論理回路とを備えたもので、ＯＲ−ＮＡＮ
Ｄ複合ゲート回路におけるＯＲ機能の第１の入力は被テ
スト論理回路に接続するとともにその第２の入力は第１
のシフトモード信号により制御されており、当該ＮＡＮ
Ｄ機能の入力は直列入力端子に接続するとともにその出
力はフリップフロップ回路のデータ入力端子に接続し、
さらに、ＮＡＮＤ回路の第１の入力にはフリップフロッ
プ回路の出力が接続するとともにその第２の入力は第２
のシフトモード信号により制御されており、ＮＡＮＤ回
路の出力は直列出力端子に接続するものである。

【００１９】この発明に係る半導体集積回路は、第１の
シフトモード信号と第２のシフトモード信号は同一とす
るものである。

【００２０】この発明に係る半導体集積回路は、フリッ
プフロップ回路が同一論理のデータを出力する少なくと
も２つの出力端子を持ち、これらの出力端子のうちいず
れか１つをＮＡＮＤ回路の第１の入力に接続したもので
ある。

【００２１】この発明に係る半導体集積回路は、スキャ
ンテストを受ける被テスト論理回路と、各々が直列入力
端子および直列出力端子を具備したスキャンレジスタ回
路であって、第１の論理ゲートおよび第２の論理ゲート
を含む複合ゲート回路、この複合ゲート回路の出力をデ
ータ入力端子に接続するフリップフロップ回路、および
これのデータ出力端子に第１の入力を接続するとともに
第２の入力を第２のシフトモード信号が入力する第２の
接続端子に接続するゲート回路をこの順番で接続したス
キャンレジスタ回路の複数個を直列接続して成るスキャ
ンパス回路とを備えたものであり、第１の論理ゲートは
第１の入力を被テスト論理回路に接続するとともにその
第２の入力を第１のシフトモード信号が入力する第１の
接続端子に接続し、かつ、第２の論理ゲートは第１の入
力を当該第１の論理ゲートの出力に接続するとともにそ
の第２の入力を直列入力端子に接続するものである。

【００２２】この発明に係る半導体集積回路は、初段の
スキャンレジスタ回路における複合ゲート回路の第２の
入力には、直列入力端子に第１の入力を接続した他のゲ
ート回路の出力が接続するものである。

【００２３】この発明に係る半導体集積回路装置は、上
述の半導体集積回路を用いた半導体集積回路装置におい
て、フリップフロップ回路が有する非反転もしくは反転
の出力端子は同一論理のデータを出力する第１および第
２の配線と電気接続するとともに、これら第１および第
２の配線はそれぞれ被テスト論理回路とスキャンレジス
タ内のゲート回路の第１の入力と電気接続するものであ
る。

【００２４】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるス
キャンパス回路を備えた半導体集積回路を示す回路図で
あり、図において、１ａはスキャンパス回路、５はテス
トを行うべき被テスト論理回路、１１ａ−１〜１１ａ−
ｎ（ｎは自然数）はスキャンレジスタ回路、１３は記憶
回路としてのフリップフロップ回路、Ｇ１は複合ゲート
のＯＲ−ＮＡＮＤ回路である第１のゲート回路、Ｇ２
（またはＧ２ＳＩ）は単純ゲートのＯＲ回路である第２
のゲート回路、Ｎ１１，Ｎ１２はノードである。

【００２５】この実施の形態１による半導体集積回路
は、論理回路５とスキャンパス回路１ａとから成るもの
であり、このスキャンパス回路１ａは複数のスキャンレ
ジスタ回路１１ａ−１〜１１ａ−ｎが直列接続により構
成され、各々が入力系の端子ＤＩ、端子ＳＩＪ、端子Ｓ
Ｍ、端子Ｔ、端子ＳＭＢと、出力系の端子ＱＣ、端子
Ｑ、端子ＳＯＪとを具備している。そして、図１に示す
ように、スキャンレジスタ回路１１ａ−１〜１１ａ−ｎ
の各々は、第１のゲート回路Ｇ１、フリップフロップ回
路１３、および第２のゲート回路Ｇ２を有する。

【００２６】まず、フリップフロップ回路１３は、入力
系のデータ入力端子ｄ、クロック端子ｔと、出力系の非
反転データ出力端子ｑ、反転データ出力端子ｑｃとを具
備しており、対応するスキャンレジスタ回路の端子Ｔを
経由するクロック端子ｔのクロック信号に同期してデー
タ入力端子ｄのデータを取り込み、非反転データ出力端
子ｑと反転データ出力端子ｑｃから処理データを出力す
る。

【００２７】このフリップフロップ回路１３の前段に配
置される第１のゲート回路Ｇ１に関しては、ＯＲ機能の
第１の入力は論理回路５に接続するとともにその第２の
入力は端子ＳＭに接続し第１のシフトモード信号として
のＳＭ信号を受け、一方、ＮＡＮＤ機能の入力はＯＲ機
能の出力の他に直列入力端子としての端子ＳＩＪに接続
しその出力はフリップフロップ回路１３のデータ入力端
子ｄに接続する。同様にその後段に配置される第２のゲ
ート回路Ｇ２に関しては、第１の入力にはフリップフロ
ップ回路１３の出力端子すなわち端子ｑｃが接続し、第
２の入力には端子ＳＭＢが接続し第２のシフトモード信
号としてのＳＭＢ信号を受ける。なお、当該端子ｑｃか
らの配線はノードＮ１１を介して論理回路５に接続する
端子Ｑと第２のゲート回路Ｇ２とに分岐する。

【００２８】次にスキャンパス回路１ａ全体に関して述
べる。図２１で述べた従来のマルチプレクサ回路１７に
相当するマルチプレクサ機能を第１のゲート回路Ｇ１、
第２のゲート回路Ｇ２（またはＧ２ＳＩ）に分割してい
る。まず、初段のスキャンレジスタ回路１１ａ−１に関
しては、第２のゲート回路Ｇ２ＳＩとスキャンレジスタ
回路１１ａ−１内の第１のゲート回路Ｇ１によりマルチ
プレクサ機能が構成されている。次に、２段目のスキャ
ンレジスタ回路１１ａ−２に関しては、前段のスキャン
レジスタ回路１１ａ−１内の第２のゲート回路Ｇ２と、
スキャンレジスタ回路１１ａ−２内の第１のゲート回路
Ｇ１によりマルチプレクサ機能が構成されている。

【００２９】すなわち、ｎ段目（ｎは２以上）のスキャ
ンレジスタ回路１１ａ−ｎに関しては、スキャンレジス
タ回路１１ａ−（ｎ−１）内の第２のゲート回路Ｇ２と
スキャンレジスタ回路１１ａ−ｎ内の第１のゲート回路
Ｇ１によりマルチプレクサ機能が構成される。

【００３０】次にこのマルチプレクサ機能の動作につい
て説明する。例えば、スキャンレジスタ回路１１ａ−１
中の第２のゲート回路Ｇ２と、スキャンレジスタ回路１
１ａ−２中の第１のゲート回路Ｇ１とで構成されるマル
チプレクサ機能は、従来のマルチプレクサ回路１７と同
じ動作を行わせるためには、第２のシフトモード信号で
あるＳＭＢ信号はＳＭ信号の反転データで制御する。す
なわち、端子ＳＭＢに入力するＳＭＢ信号が“１”で、
端子ＳＭに入力するＳＭ信号が“０”の場合には、論理
回路５より端子ＤＩを経由してデータをデータを取り込
み、端子Ｑおよび端子ＱＣからデータを出力するレジス
タとして動作し、一方、ＳＭＢ信号が“０”で、ＳＭ信
号が“１”の場合には、第２のゲート回路Ｇ２の端子Ｓ
ＯＪ、端子ＳＩＪを経由して情報をシリアルに伝える直
列シフトレジスタとして動作する。

【００３１】次に、図１の半導体集積回路を用いた半導
体集積回路装置のレイアウト概略図である図２を示す。
図において、２１は半導体集積回路装置、ｅ１〜ｅｎ，
ｆ１〜ｆｎ，ｇ１〜ｇｎは配線を示し、上記と同一の他
の符号はそれと同一または相当部分を表すのでその説明
は省略する。配線ｅ１〜ｅｎ，配線ｆ１〜ｆｎはそれぞ
れスキャンレジスタ回路１１ａ−１〜１１ａ−ｎの端子
ＱＣと論理回路５、端子Ｑと論理回路５とを接続するも
ので、また、配線ｇ１〜ｇｎはスキャンレジスタ間をシ
リアル接続する。

【００３２】そして、図１，図２のようなスキャンパス
回路を備えた半導体集積回路および半導体集積回路で
は、いわゆるスキャンテストにより電子システムのテス
トを行う。

【００３３】次にそのスキャンテストの動作について説
明する。まず、ステップＳＴ１において、シフトモード
信号をＳＭ＝“１”、その反転信号をＳＭＢ＝“０”に
設定し、各スキャンレジスタ回路の端子Ｔに複数のクロ
ックパルスを与えながら、テストデータをＳＩＰ端子か
らスキャンパス回路１ａに対して直列にシフトインす
る。次に、ステップＳＴ２において、ＳＭ＝“０”、Ｓ
ＭＢ＝“１”に設定し、端子Ｔに１つのクロックパルス
を与えて、テストデータに対する論理回路５のテスト結
果を各スキャンレジスタ回路の端子ＤＩからスキャンパ
ス回路１ａに取り込む。そして、ステップＳＴ３におい
て、再度ＳＭ＝“１”、ＳＭＢ＝“０”に設定し、端子
Ｔに複数のクロックパルスを与えながら、スキャンパス
回路１ａ内のテスト結果を端子ＳＯＰ端子から直列にシ
フトアウトする。更に、ステップＳＴ４において、上記
ステップＳＴ１〜ＳＴ３を繰り返す。なお、ステップＳ
Ｔ３において、ステップＳＴ１の動作を同時に行うこと
もできる。

【００３４】通常のスキャンレジスタ回路１１ａ−１〜
１１ａ−ｎはセルライブラリ内のセルとして設計される
ので、第２のゲート回路Ｇ２はフリップフロップ回路１
３に隣接して配置することができる。従って、第２のゲ
ート回路Ｇ２とフリップフロップ回路１３との間の配線
は非常に短く、容量が小さくて済む。これにより、スキ
ャンレジスタ回路１１ａ−１〜１１ａ−ｎにおける出力
Ｑの遅延増大を最小限に抑えることができる。

【００３５】また、通常動作の状態（ＳＭ＝“０”，Ｓ
ＭＢ＝“１”）では、シリアル出力端子である端子ＳＯ
Ｊの信号が固定される（図１では、“１”に固定）の
で、隣接するスキャンレジスタ回路間の直列経路の配線
容量による電力消費が防止できる効果がある。

【００３６】なお、図１に示す半導体集積回路では、入
力信号においてＳＭ＝“１”、ＳＭＢ＝“０”に設定
し、クロックパルスを与えることにより、同期セット動
作（Ｑ＝“１”，ＱＣ＝“０”）が可能である。

【００３７】以上のように、この実施の形態１によれ
ば、スキャンレジスタ回路１１ａ−１〜１１ａ−ｎの各
々において、第２のゲート回路Ｇ２はフリップフロップ
回路１３に隣接して配置できるので、第２のゲート回路
Ｇ２とフリップフロップ回路１３との間の配線は極力短
くできるため容量も小さくてすむ。したがって、スキャ
ンレジスタ回路１１ａ−１〜１１ａ−ｎの出力Ｑの遅延
増大を最小限に抑制する効果が得られる。また、通常動
作状態ではシリアル出力端子ＳＯＪの信号が固定される
ことにより、スキャンレジスタ回路間の直列経路での配
線容量による電力消費を防止する効果が得られる。

【００３８】実施の形態２．図３はこの発明の実施の形
態２によるスキャンパス回路を備えた半導体集積回路を
示す回路図であり、図において、１ｂはスキャンパス回
路、１１ｂ−１〜１１ｂ−ｎはスキャンレジスタ回路、
Ｉ１，Ｉ２はインバータ回路、Ｎ３１〜Ｎ３３はノード
であり、その他の構成は実施の形態１のものと同様であ
るので、同一部分は同一符号を付して重複説明は省略す
る。

【００３９】図３の回路では、図１の回路構成に比べ
て、スキャンレジスタ回路１１ｂ−１〜１１ｂ−ｎの各
々にインバータ回路Ｉ１，Ｉ２が付加され、これにより
端子ＳＭＢからのＳＭＢ信号の配線は不要となり削除さ
れている。すなわち、インバータ回路Ｉ１が第２ゲート
Ｇ２ＳＩの第２の入力とノードＮ３３との間に配置さ
れ、インバータ回路Ｉ２が第１のゲート回路Ｇ２とノー
ドＮ３２との間に配置されている。

【００４０】次にスキャンパス回路１ｂ全体に関して述
べる。従来のマルチプレクサ回路１７に相当する機能が
第１のゲート回路Ｇ１，第２のゲート回路Ｇ２（または
Ｇ２ＳＩ）に分割しており、初段のスキャンレジスタ回
路１１ｂ−１に関しては、第２のゲート回路Ｇ２ＳＩと
スキャンレジスタ回路１１ｂ−１内の第１のゲート回路
Ｇ１によりマルチプレクサ機能が構成されている。

【００４１】また、ｎ段目（ｎは２以上）のスキャンレ
ジスタ回路１１ｂ−ｎに関しては、スキャンレジスタ回
路１１ｂ−（ｎ−１）内の第２のゲート回路Ｇ２とスキ
ャンレジスタ回路１１ｂ−ｎ内の第１のゲート回路Ｇ１
によりマルチプレクサ機能が構成される。

【００４２】次にこのマルチプレクサ機能の動作につい
て説明する。例えば、スキャンレジスタ回路１１ｂ−１
中の第２のゲート回路Ｇ２と、スキャンレジスタ回路１
１ｂ−２中の第１のゲート回路Ｇ１とで構成されるマル
チプレクサ機能は、従来のマルチプレクサ回路１７と同
じ動作を行わせるには、ＳＭ信号をインバータ回路Ｉ２
により反転して第２のゲート回路Ｇ２に入力する。な
お、ＳＭ信号は通常動作時は“０”，シフト動作時は
“１”に設定する。

【００４３】以上のように、この実施の形態２によれ
ば、上記実施の形態１と同様に、各スキャンレジスタ回
路の出力Ｑにおける遅延増大を最小限に抑制する効果
と、通常動作状態でのシリアル出力端子ＳＯＪの信号を
固定することにより、スキャンレジスタ回路間の直列経
路での配線容量による電力消費を防止する効果とに加え
て、各スキャンレジスタ回路にインバータ回路Ｉ２を付
加することでＳＭＢ信号の配線は不要になるので、配線
の混雑が問題となる半導体集積回路においては、配線混
雑度を軽減する効果が得られる。

【００４４】実施の形態３．図４はこの発明の実施の形
態３によるスキャンパス回路を備えた半導体集積回路を
示す回路図であり、図において、１ｃはスキャンパス回
路、１１ｃ−１〜１１ｃ−ｎはスキャンレジスタ回路、
Ｉ３はインバータ回路、Ｎ４１〜Ｎ４３はノードであ
り、その他の構成は実施の形態２のものと同様であるの
で、同一部分は同一符号を付して重複説明は省略する。

【００４５】図４の回路では、図３の回路構成に比べて
第２のゲート回路Ｇ２ＳＩの第２の入力と接続したイン
バータ回路Ｉ１が削除されるとともに、スキャンレジス
タ回路１１ｃ−１〜１１ｃ−ｎの各々にインバータ回路
Ｉ２の代わりにインバータ回路Ｉ３が配置され、入力端
子も端子ＳＭが排除され、代わりに端子ＳＭＢを備えて
いる。このインバータ回路Ｉ３は第１のゲート回路Ｇ１
におけるＯＲ機能の第２の入力とノードＮ４２との間に
配置されている。

【００４６】これにより、図３の回路と同様の機能を図
４の回路構成において実現するものであるが、その相違
点は、ＳＭ信号の代わりにＳＭＢ信号を各スキャンレジ
スタ回路に供給しており、ＳＭＢ信号はインバータ回路
Ｉ３により反転されて、第１のゲート回路Ｇ１の第２の
入力に入力していることである。

【００４７】次にスキャンパス回路１ｃ全体に関して述
べる。従来のマルチプレクサ回路１７に相当する機能が
第１のゲート回路Ｇ１と第２のゲート回路Ｇ２（または
Ｇ２ＳＩ）に分割しており、初段のスキャンレジスタ回
路１１ｃ−１に関しては、第２のゲート回路Ｇ２ＳＩと
スキャンレジスタ回路１１ｃ−１内の第１のゲート回路
Ｇ１によりマルチプレクサ機能が構成されており、ｎ段
目（ｎは２以上）のスキャンレジスタ回路１１ｃ−ｎに
関しては、スキャンレジスタ回路１１ｃ−（ｎ−１）内
の第２のゲート回路Ｇ２とスキャンレジスタ回路１１ｃ
−ｎ内の第１のゲート回路Ｇ１によりマルチプレクサ機
能が構成される。

【００４８】次にこのマルチプレクサ機能の動作につい
て説明する。例えば、スキャンレジスタ回路１１ｃ−１
中の第２のゲート回路Ｇ２と、スキャンレジスタ回路１
１ｃ−２中の第１のゲート回路Ｇ１とで構成されるマル
チプレクサ機能は、従来のマルチプレクサ回路１７と同
じ動作を行わせるように、ＳＭＢ信号をインバータ回路
Ｉ３により反転して第１のゲート回路Ｇ１に入力する。
なお、ＳＭＢ信号は通常動作時は“１”，シフト動作時
は“０”に設定する。

【００４９】以上のように、この実施の形態３によれ
ば、上記実施の形態２と同様に、各スキャンレジスタ回
路の出力Ｑにおける遅延増大を最小限に抑制する効果
と、通常動作状態におけるスキャンレジスタ回路間の直
列経路の配線容量による電力消費を防止する効果とに加
えて、各スキャンレジスタ回路にインバータ回路Ｉ３を
配置することによりＳＭ信号の配線は不要になるので、
配線の混雑が問題となる半導体集積回路においては、配
線混雑度を軽減する効果が得られる。

【００５０】実施の形態４．図５はこの発明の実施の形
態４によるスキャンパス回路を備えた半導体集積回路を
示す回路図であり、図において、１ｄはスキャンパス回
路、５はテストを行うべき被テスト論理回路、１１ｄ−
１〜１１ｄ−ｎはスキャンレジスタ回路、１３はフリッ
プフロップ回路、Ｇ１’は複合ゲートのＡＮＤ−ＮＯＲ
回路である第１のゲート回路、Ｇ２’（またはＧ２Ｓ
Ｉ’）は単純ゲートのＯＲ回路である第２のゲート回
路、Ｎ５１，Ｎ５２はノードである。

【００５１】この実施の形態４による半導体集積回路
は、論理回路５とスキャンパス回路１ｄとから成るもの
であり、このスキャンパス回路１ｄは複数のスキャンレ
ジスタ回路１１ｄ−１〜１１ｄ−ｎが直列接続により構
成され、各々が入力系の端子ＤＩ、端子ＳＩＪ、端子Ｓ
ＭＢ、端子Ｔ、端子ＳＭと、出力系の端子ＱＣ、端子
Ｑ、端子ＳＯＪとを具備している。そして、図５に示す
ように、スキャンレジスタ回路１１ｄ−１〜１１ｄ−ｎ
の各々は、第１のゲート回路Ｇ１’、フリップフロップ
回路１３、および第２のゲート回路Ｇ２’を有する。

【００５２】フリップフロップ回路１３に関しては、上
記実施の形態１と同様なのでその説明は省略する。

【００５３】このフリップフロップ回路１３の前段に配
置される第１のゲート回路Ｇ１’に関しては、ＡＮＤ機
能の第１の入力は論理回路５に接続するとともにその第
２の入力は端子ＳＭＢに接続し、一方、ＮＯＲ機能の入
力はＡＮＤ機能の出力の他に直列入力端子としての端子
ＳＩＪに接続し、その出力はフリップフロップ回路１３
のデータ入力端子ｄに接続する。

【００５４】そして、同様にその後段に配置される第２
のゲート回路Ｇ２’に関しては、第１の入力にはフリッ
プフロップ回路１３の出力端子すなわち端子ｑｃが接続
し、第２の入力には端子ＳＭが接続する。なお、端子ｑ
ｃからの配線はノードＮ５１を介して論理回路５と第２
のゲート回路Ｇ２’に分岐する。

【００５５】次にスキャンパス回路１ｄ全体に関して述
べる。図２１で述べた従来のマルチプレクサ回路１７に
相当する機能を第１のゲート回路Ｇ１’，第２のゲート
回路Ｇ２’（またはＧ２ＳＩ’）に分割している。ま
ず、初段のスキャンレジスタ回路１１ｄ−１に関して
は、第２のゲート回路Ｇ２ＳＩ’とスキャンレジスタ回
路１１ｄ−１内の第１のゲート回路Ｇ１’によりマルチ
プレクサ機能が構成されている。次に、２段目のスキャ
ンレジスタ回路１１ｄ−２に関しては、前段のスキャン
レジスタ回路１１ｄ−１内の第２のゲート回路Ｇ２’
と、スキャンレジスタ回路１１ｄ−２内の第１のゲート
回路Ｇ１’によりマルチプレクサ機能が構成されてい
る。

【００５６】すなわち、ｎ段目（ｎは２以上）のスキャ
ンレジスタ回路１１ｄ−ｎに関しては、スキャンレジス
タ回路１１ｄ−（ｎ−１）内の第２のゲート回路Ｇ２’
とスキャンレジスタ回路１１ｄ−ｎ内の第１のゲート回
路Ｇ１’によりマルチプレクサ機能が構成される。

【００５７】次にこのマルチプレクサ機能の動作につい
て説明する。例えば、スキャンレジスタ回路１１ｄ−１
中の第２のゲート回路Ｇ２’と、スキャンレジスタ回路
１１ｄ−２中の第１のゲート回路Ｇ１’とで構成される
マルチプレクサ機能は、従来のマルチプレクサ回路１７
と同じ動作を行わせるために、ＳＭＢ信号をＳＭ信号の
反転データで制御する。すなわち、端子ＳＭＢに入力す
るＳＭＢ信号が“１”で、端子ＳＭに入力するＳＭ信号
が“０”の場合には、論理回路５より端子ＤＩを経由し
てデータを取り込み、端子Ｑおよび端子ＱＣからデータ
を出力するレジスタとして動作し、一方、ＳＭＢ信号が
“０”で、ＳＭ信号が“１”の場合には、第２のゲート
回路Ｇ２’の端子ＳＯＪ、端子ＳＩＪを経由して情報を
シリアルに伝える直列シフトレジスタとして動作する。

【００５８】なお、上述した図２の半導体集積回路装置
のレイアウト概略図は、図５に示される半導体集積回路
にも該当しうるものであり、図５のスキャンパス回路を
備えた半導体集積回路でも同様に、スキャンテストによ
り電子システムのテストを行うものである。その動作内
容は上記実施の形態１で説明したものと同様なので省略
する。

【００５９】通常のスキャンレジスタ回路１１ｄ−１〜
１１ｄ−ｎはセルライブラリ内のセルとして設計される
ので、第２のゲート回路Ｇ２’はフリップフロップ回路
１３に隣接して配置することができる。従って、第２の
ゲート回路Ｇ２’とフリップフロップ回路１３との間の
配線は極力短くでき容量が小さくて済む。これにより、
スキャンレジスタ回路１１ｄ−１〜１１ｄ−ｎにおける
出力Ｑの遅延増大を最小限に抑えることができる。

【００６０】また、通常動作の状態（ＳＭ＝“０”，Ｓ
Ｍ＝“１”）では、シリアル出力端子である端子ＳＯＪ
の信号が固定される（図５では、“１”に固定）ので、
スキャンレジスタ回路間の直列経路の配線容量による電
力消費が防止できる効果がある。なお、図５に示す半導
体集積回路では、入力信号においてＳＭ＝“０”、ＳＭ
Ｂ＝“０”に設定し、クロックパルスを与えることによ
り、リセット動作（Ｑ＝“０”，ＱＣ＝“１”）が可能
である。

【００６１】以上のように、この実施の形態４によれ
ば、スキャンレジスタ回路１１ｄ−１〜１１ｄ−ｎの各
々は第２のゲート回路Ｇ２’とフリップフロップ回路１
３に隣接して配置することができるので、第２のゲート
回路Ｇ２’とフリップフロップ回路１３との間の配線は
極力短くできるため容量も小さくてすむ。したがって、
スキャンレジスタ回路１１ｄ−１〜１１ｄ−ｎの出力Ｑ
の遅延増大を最小限に抑制する効果が得られる。また、
通常動作状態ではシリアル出力端子ＳＯＪの信号が固定
されることにより、スキャンレジスタ回路間の直列経路
での配線容量による電力消費を防止する効果が得られ
る。

【００６２】実施の形態５．図６はこの発明の実施の形
態５によるスキャンパス回路を備えた半導体集積回路を
示す回路図であり、図において、１ｅはスキャンパス回
路、１１ｅ−１〜１１ｅ−ｎはスキャンレジスタ回路、
Ｉ４はインバータ回路、Ｎ６１〜Ｎ６４はノードであ
り、その他の構成は実施の形態４のものと同様であるの
で、同一部分は同一符号を付して重複説明は省略する。

【００６３】図６の回路では、図５の回路構成に比べ
て、スキャンレジスタ回路１１ｅ−１〜１１ｅ−ｎの各
々にインバータ回路Ｉ４が付加されたため、端子ＳＭＢ
からのＳＭＢ信号の配線は不要となり削除されている。
すなわち、インバータ回路Ｉ４は第１のゲート回路Ｇ
１’のＡＮＤ機能の第２の入力とノードＮ６２との間に
配置されている。

【００６４】次にスキャンパス回路１ｅ全体に関して述
べる。従来のマルチプレクサ回路１７に相当する機能が
第１のゲート回路Ｇ１’、第２のゲート回路Ｇ２’（ま
たはＧ２ＳＩ’）に分割しており、初段のスキャンレジ
スタ回路１１ｅ−１に関しては、第２のゲート回路Ｇ２
ＳＩ’とスキャンレジスタ回路１１ｅ−１内の第１のゲ
ート回路Ｇ１’によりマルチプレクサ機能が構成されて
いる。

【００６５】すなわち、ｎ段目（ｎは２以上）のスキャ
ンレジスタ回路１１ｅ−ｎに関しては、スキャンレジス
タ回路１１ｅ−（ｎ−１）内の第２のゲート回路Ｇ２’
とスキャンレジスタ回路１１ｅ−ｎ内の第１のゲート回
路Ｇ１’によりマルチプレクサ機能が構成されることと
なる。

【００６６】次にこのマルチプレクサ機能の動作につい
て説明する。例えば、スキャンレジスタ回路１１ｅ−１
中の第２のゲート回路Ｇ２’と、スキャンレジスタ回路
１１ｅ−２中の第１のゲート回路Ｇ１’とで構成される
マルチプレクサ機能は、従来のマルチプレクサ回路１７
と同じ動作を行わせるには、ＳＭ信号をインバータ回路
Ｉ４により反転して第１のゲート回路Ｇ１’に入力す
る。なお、ＳＭ信号は通常動作時は“０”，シフト動作
時は“１”に設定する。

【００６７】以上のように、この実施の形態５によれ
ば、上記実施の形態４と同様に、各スキャンレジスタ回
路の出力Ｑにおける遅延増大を最小限に抑制する効果
と、通常動作状態でのシリアル出力端子ＳＯＪの信号固
定によるスキャンレジスタ回路間の直列経路での配線容
量による電力消費を防止する効果とに加えて、各スキャ
ンレジスタ回路にインバータ回路Ｉ４を付加することに
よりＳＭＢ信号の配線は不要になるので、配線の混雑が
問題となる半導体集積回路においては、配線混雑度を軽
減する効果が得られる。

【００６８】実施の形態６．図７はこの発明の実施の形
態６によるスキャンパス回路を備えた半導体集積回路を
示す回路図であり、図において、１ｆはスキャンパス回
路、１１ｆ−１〜１１ｆ−ｎはスキャンレジスタ回路、
Ｉ５，Ｉ６はインバータ回路であり、Ｎ７１〜Ｎ７３は
ノードであり、その他の構成は実施の形態５のものと同
様であるので、同一部分は同一符号を付して重複説明は
省略する。

【００６９】図７の回路では、図６の回路構成に比べて
第２のゲート回路Ｇ２ＳＩ’の第２の入力と端子ＳＭＢ
とに接続したインバータ回路Ｉ５が付加されるととも
に、スキャンレジスタ回路１１ｆ−１〜１１ｆ−ｎの各
々にインバータ回路Ｉ４の代わりにインバータ回路Ｉ６
が配置され、入力端子も端子ＳＭが排除され、端子ＳＭ
Ｂを備えている。このインバータ回路Ｉ６は第２のゲー
ト回路Ｇ２’におけるＡＮＤ機能の第２の入力とノード
Ｎ７２との間に配置されている。

【００７０】これにより、図６の回路と同様の機能を図
７の回路構成において実現するものであるが、その相違
点は、ＳＭ信号の代わりにＳＭＢ信号を各スキャンレジ
スタ回路に供給され、ＳＭＢ信号はインバータ回路Ｉ６
により反転されて、第２のゲート回路Ｇ２’に入力して
いることである。

【００７１】次にスキャンパス回路１ｆ全体に関して述
べる。従来のマルチプレクサ回路１７に相当する機能が
第１のゲート回路Ｇ１’と第２のゲート回路Ｇ２’（ま
たはＧ２ＳＩ’）に分割しており、初段のスキャンレジ
スタ回路１１ｆ−１に関しては、第２のゲート回路Ｇ２
ＳＩ’とスキャンレジスタ回路１１ｆ−１内の第１のゲ
ート回路Ｇ１’によりマルチプレクサ機能が構成されて
おり、すなわち、ｎ段目（ｎは２以上）のスキャンレジ
スタ回路１１ｆ−ｎに関しては、スキャンレジスタ回路
１１ｆ−（ｎ−１）内の第２のゲート回路Ｇ２’とスキ
ャンレジスタ回路１１ｆ−ｎ内の第１のゲート回路Ｇ
１’によりマルチプレクサ機能が構成される。

【００７２】次にこのマルチプレクサ機能の動作につい
て説明する。例えば、スキャンレジスタ回路１１ｆ−１
中の第２のゲート回路Ｇ２’と、スキャンレジスタ回路
１１ｆ−２中の第１のゲート回路Ｇ１’とで構成される
マルチプレクサ機能は、従来のマルチプレクサ回路１７
と同じ動作を行わせるように、ＳＭＢ信号をインバータ
回路Ｉ６により反転して第２のゲート回路Ｇ２’に入力
する。なお、ＳＭＢ信号は通常動作時は“１”，シフト
動作時は“０”に設定する。

【００７３】以上のように、この実施の形態６によれ
ば、上記実施の形態５と同様に、各スキャンレジスタ回
路の出力Ｑにおける遅延増大を最小限に抑制する効果
と、通常動作状態でのスキャンレジスタ回路間の直列経
路での配線容量による電力消費を防止する効果とに加え
て、各スキャンレジスタ回路にインバータ回路Ｉ６を配
置することによりＳＭ信号の配線は不要になるので、配
線の混雑が問題となる半導体集積回路においては、配線
混雑度を軽減する効果が得られる。

【００７４】実施の形態７．図８はこの発明の実施の形
態７によるスキャンパス回路を備えた半導体集積回路を
示す回路図であり、図において、１ｇはスキャンパス回
路、１１ｇ−１〜１１ｇ−ｎはスキャンレジスタ回路、
Ｎ８１〜Ｎ８４はノードであり、その他の構成は実施の
形態４のものと同様であるので、同一部分は同一符号を
付して重複説明は省略する。

【００７５】実施の形態４との相違点は、ゲート回路Ｇ
１’のＡＮＤ部分が３入力型に変更されており、これに
リセット信号ＲＢが供給される点である。すなわち新た
に付加した端子ＲＢよりリセット信号ＲＢが入力し、ノ
ードＮ８３を経由して第１のゲート回路Ｇ１’のＡＮＤ
機能の第３の入力に供給されるものである。これによ
り、通常動作時（ＳＭ＝“０”，ＳＭ＝“１”）におい
ても、ＲＢ＝“０”に設定しクロックパルスを与えるこ
とによってリセット動作（Ｑ＝“０”，ＱＣ＝“１”）
を行うことができるものである。なお、マルチプレクサ
機能、スキャンテストの動作説明は実施の形態４と同様
なので省略する。

【００７６】以上のように、この実施の形態７によれ
ば、上記実施の形態４における各スキャンレジスタ回路
の出力Ｑにおける遅延増大を最小限に抑制する効果と、
通常動作状態におけるシリアル出力端子ＳＯＪを信号固
定することにより、スキャンレジスタ回路間の直列経路
での配線容量による電力消費を防止する効果に加えて、
通常動作時においてもリセット動作を行うことができる
効果が得られる。

【００７７】実施の形態８．図９はこの発明の実施の形
態８によるスキャンパス回路を備えた半導体集積回路を
示す回路図であり、図において、１ｈはスキャンパス回
路、１１ｈ−１〜１１ｈ−ｎはスキャンレジスタ回路、
Ｇ３はＮＯＲ回路から成る第３のゲート回路、Ｎ９１〜
Ｎ９３はノードであり、その他の構成は実施の形態４の
ものと同様であるので、同一部分は同一符号を付して重
複説明は省略する。

【００７８】第３のゲート回路Ｇ３は第１の入力をリセ
ット信号Ｒを入力する端子Ｒに接続し、その第２の入力
をノードＮ９２を経由して端子ＳＭに接続する。これに
より、通常動作時はＳＭ信号を“０”、シフト動作時は
ＳＭ信号を“１”に設定すれば、実施の形態４と同様な
動作を行うことができる。そして、リセット信号である
Ｒ信号が“０”の時は、ＳＭＢ信号はＳＭ信号の反転信
号となり、Ｒ信号が“１”の時はＳＭＢ信号は“０”に
固定されているので、通常動作時（ＳＭ＝“０”）はリ
セット動作を行うことができる。なお、マルチプレクサ
機能、スキャンテストの動作説明は実施の形態４と同様
なので省略する。

【００７９】図９の回路構成は、ゲート回路Ｇ３をスキ
ャンレジスタ回路１１ｈ−１〜１１ｈ−ｎの前段に配置
しただけで、図８に示される端子ＲＢからの配線は不要
である。したがって、多数のスキャンレジスタ回路を用
いてスキャンパス回路を構成する場合には、実施の形態
７における図８の回路構成に比べて、回路規模を小さく
できる。

【００８０】以上のように、この実施の形態８によれ
ば、一連のスキャンレジスタ回路１１ｈ−１〜１１ｈ−
ｎの前段にＮＯＲ回路である第３のゲート回路Ｇ３を設
けたので、上記実施の形態４の効果に加えて、多数のス
キャンレジスタ回路によりスキャンパス回路を構成する
場合に、回路規模を小さくできる効果が得られる。

【００８１】実施の形態９．図１０はこの発明の実施の
形態９によるスキャンパス回路を備えた半導体集積回路
を示す回路図、図１１は図１０の回路の動作モードの真
理値表であり、図において、１ｉはスキャンパス回路、
５ａは被テスト論理回路、１１ｉ−１〜１１ｉ−ｎはス
キャンレジスタ回路、１５は比較器、５１は論理回路５
ａに内蔵するＲＡＭであり、上記と同一の他の部分は同
一符号を付して重複説明は省略する。

【００８２】なお、上記回路の入力系は端子ＳＩＰ、端
子Ｔの他に、端子ＴＭＳＩ、端子ＣＭＰ１Ｌ、端子ＴＭ
ＦＢ、端子ＣＭＰ０Ｌを備え、それぞれシリアル入力信
号であるＳＩＰ信号、クロック信号であるＴ信号、ＴＭ
ＳＩ信号、ＣＭＰ１Ｌ信号、ＴＭＦＢ信号、ＣＭＰ０Ｌ
信号を入力する。

【００８３】図１０の回路は上記実施の形態１における
図１の回路と比べて、各スキャンレジスタ回路には比較
機能が付加されており、ＲＡＭ５１の出力データ（ＤＯ
１，ＤＯ２，．．．，ＤＯｎ）と期待値との比較を行う
ことができる。そして、このような比較機能を持ったス
キャンパス回路に関しても、上記実施の形態１における
図１の半導体集積回路と同様な効果が得られる。

【００８４】次に図１１の真理値表に基づき動作につい
て説明する。 （１）通常すなわちノーマルモード（キャプチャー）で
は、ＣＭＰ１Ｌ信号のみを“０”に設定することによ
り、端子ＤＩからＲＡＭ５１の出力データを取り込む。 （２）ホールドモードでは、ＴＭＦＢ信号のみを“０”
に設定することにより、データのループを構成し、スキ
ャンレジスタ回路のデータを保持する。 （３）シフトモードでは、ＴＭＳＩ信号のみを“０”に
設定することにより、スキャンパス回路の直列シフト動
作を行う。

【００８５】（４）ＲＡＭテストモードでは、真理値表
に従い比較動作を行う。「ｅｘｐ」は期待値（“０”ま
たは“１”）である。端子ＣＭＰ０Ｌには「ｅｘｐ」そ
のものを与え、端子ＣＭＰ１Ｌには「ｅｘｐ」の反転値
を与える。期待値「ｅｘｐ」（例えば、“０”）と異な
る値（例えば、“１”）がＲＡＭから出力されると第１
のゲート回路Ｇ１の出力は“１”になる。信号Ｔにクロ
ックパルスを与えるとスキャンレジスタ回路はリセット
される（Ｑ＝“０”，ＱＣ＝“１”）。期待値「ｅｘ
ｐ」（例えば、“０”）と同じ値（例えば、“０”）が
ＲＡＭから出力されている場合は、データのループが構
成されるのでスキャンレジスタ回路のデータは保持され
る。なお、比較動作を行う前にスキャンレジスタ回路に
“１”をセットしておく必要がある（Ｑ＝“１”，ＱＣ
＝“０”）。

【００８６】（５）セット１モードでは、ＴＭＳＩ信
号、ＴＭＦＢ信号、ＣＭＰ０Ｌ信号、ＣＭＰ１Ｌ信号を
全て“１”に設定し、信号Ｔにクロックパルスを与える
とスキャンレジスタ回路はセットされる（Ｑ＝“１”，
ＱＣ＝“０”）。

【００８７】以上のように、この実施の形態９によれ
ば、論理回路５ａにＲＡＭ５１を備えこれと比較機能を
持たせるようにスキャンパス回路１ｉを構成したので、
上記実施の形態１と同様な効果に加えて、比較機能も備
えた回路構成を提供する効果が得られる。

【００８８】実施の形態１０．図１２はこの発明の実施
の形態１０によるスキャンパス回路を備えた半導体集積
回路を示す回路図であり、図において、１ｊはスキャン
パス回路、１１ｊ−１〜１１ｊ−ｎはスキャンレジスタ
回路、Ｇ２”（またはＧ２ＳＩ”）は第２のゲート回
路、１３ａは記憶回路としてのフリップフロップ回路、
Ｉ７はインバータ回路、Ｎ１２１，Ｎ１２２はノードで
あり、その他の構成は実施の形態１のものと同様である
ので、同一部分は同一符号を付して重複説明は省略す
る。

【００８９】上記実施の形態１による図１の回路構成と
の相違点は、第２のゲート回路Ｇ２”がＯＲ回路からＮ
ＡＮＤ回路となり、第２のゲート回路Ｇ２”の一方の入
力はフリップフロップ回路１３ａの端子ｑに接続され、
他方の入力は同端子ＳＭＪに接続されている。端子ＳＭ
Ｊは端子ＳＭＢとは逆の論理値で制御する。そして、ス
キャンレジスタ１１ｊ−１の前段に位置する第２のゲー
ト回路Ｇ２ＳＩ”の第１の入力にインバータ回路Ｉ７が
接続され、その第２の入力にはノードＮ１２２を経由し
て端子ＳＭＪが接続している。この点を除き、図１２の
回路の動作は図１の回路と同様であり詳細な説明は省略
する。

【００９０】通常動作時はＳＭ信号は“０”、ＳＭＪ信
号は“０”に設定し、シフト動作時はＳＭ信号は
“１”、ＳＭＪ信号は“１”に設定する。なお、ＳＭ信
号は“１”、ＳＭＪ信号は“０”に設定し信号Ｔにクロ
ックパルスを与えることにより、同期セット動作（Ｑ＝
“１”，ＱＣ＝“０”）が可能である。

【００９１】以上のように、この実施の形態１０によれ
ば、上記実施の形態１と同様の効果が得られる。

【００９２】実施の形態１１．図１３はこの発明の実施
の形態１１によるスキャンパス回路を備えた半導体集積
回路を示す回路図であり、図において、１ｋはスキャン
パス回路、１１ｋ−１〜１１ｋ−ｎはスキャンレジスタ
回路、Ｇ２”（またはＧ２ＳＩ”）は第２のゲート回
路、１３ａは記憶回路としてのフリップフロップ回路、
Ｉ８はインバータ回路、Ｎ１３１，Ｎ１３２はノードで
あり、その他の構成は実施の形態２のものと同様である
ので、同一部分は同一符号を付して重複説明は省略す
る。

【００９３】上記実施の形態１による図１の回路構成と
の相違点は、第２のゲート回路Ｇ２”がＯＲ回路からＮ
ＡＮＤ回路となり、第２のゲート回路Ｇ２”の一方の入
力はフリップフロップ回路１３ａの端子ｑに接続され、
他方の入力は同端子ＳＭ（＝ＳＭＪ）に接続されてい
る。そして、スキャンレジスタ１１ｋ−１の前段に位置
する第２のゲート回路Ｇ２ＳＩ”の第１の入力にインバ
ータ回路Ｉ８が接続され、その第２の入力にはノードＮ
１３２を経由して端子ＳＭが接続している。この点を除
き、図１３の回路は図２の回路と同様であるので詳細な
動作説明は省略する。

【００９４】通常動作時はＳＭ信号は“０”に設定し、
シフト動作時はＳＭ信号は“１”に設定する。なお、図
１３の回路は図２に比べて各スキャンレジスタ回路内部
のインバータ回路Ｉ２が不要になっており、半導体集積
回路全体における回路素子削減の効果がある。

【００９５】以上のように、この実施の形態１０によれ
ば、上記実施の形態２と同様の効果に加えて、第２のゲ
ート回路Ｇ２ＳＩ”の前段にインバータ回路Ｉ８を配置
したのみで各スキャンレジスタ回路内部のインバータ回
路Ｉ２が不要になっているので回路素子削減の効果が得
られる。

【００９６】具体例１−１．図１４は図１２または図１
３で用いられるスキャンレジスタ回路１ｊ，１ｋと同等
の機能をＣＭＯＳ型半導体集積回路で実現した場合の第
１の例を示す回路図であり、ＣＭＯＳ型半導体集積回路
装置の中に構成することができる。図において、Ｎ１〜
Ｎ１７はＮＭＯＳトランジスタ、Ｐ１〜Ｐ１７はＰＭＯ
Ｓトランジスタである。なお、破線で示した接続は省略
することができる。なお、出力Ｑが不要な場合は、トラ
ンジスタＮ１４，Ｐ１４は削除できる。

【００９７】具体例１−２．図１５は、同様に図１２ま
たは図１３で用いられるスキャンレジスタ回路１ｊ，１
ｋと同等の機能をＣＭＯＳ型半導体集積回路で実現した
場合の第２の例を示す回路図である。図において、上記
と同一符号は同一構成要素または相当部分を示すもので
ある。なお、破線で示した接続は省略することができ
る。図１５の回路は図１４の回路に比べて、トランジス
タＮ１６，Ｐ１６のゲート入力がノードｑからノードｑ
３に変更されている。なお、出力Ｑが不要な場合は、ト
ランジスタＮ１４，Ｐ１４は削除できる。また、出力Ｑ
Ｃが不要な場合は、トランジスタＮ１７，Ｐ１７を削除
できる。

【００９８】具体例１−３．図１６は、同様に図１２ま
たは図１３で用いられるスキャンレジスタ回路１ｊ，１
ｋと同等の機能をＣＭＯＳ型半導体集積回路で実現した
場合の第３の例を示す回路図である。図において、上記
と同一符号は同一構成要素または相当部分を示し、破線
で示した接続は省略することができる。図１６の回路は
図１４の回路に比べて、トランジスタＮ１０，Ｐ１０の
構成されたインバータ回路の出力をトランジスタＮ６，
Ｐ６に接続している点が異なる。また、これにより論理
が反転するため、ノードｑとノードｑｃに変更されてい
る。なお、出力Ｑが不要な場合は、トランジスタＮ１
７，Ｐ１７は削除できる。

【００９９】具体例１−４．図１７は、同様に図１２ま
たは図１３で用いられるスキャンレジスタ回路１ｊ，１
ｋと同等の機能をＣＭＯＳ型半導体集積回路で実現した
場合の第４の例を示す回路図である。図において、上記
と同一符号は同一構成要素または相当部分を示し、破線
で示した接続は省略することができる。図１７の回路は
図１６の回路に比べて、トランジスタＮ１６，Ｐ１６の
ゲート入力がノードｑからノードｑ３に変更されてい
る。なお、出力Ｑが不要な場合は、トランジスタＮ１
７，Ｐ１７は削除できる。また、出力ＱＣが不要な場合
は、トランジスタＮ１４，Ｐ１４を削除できる。

【０１００】実施の形態１２．図１８はこの発明の実施
の形態１２によるスキャンパス回路を備えた半導体集積
回路を示す回路図であり、図において、１ｌはスキャン
パス回路、１１ｌ−１〜１１ｌ−ｎはスキャンレジスタ
回路、Ｇ２”（またはＧ２ＳＩ”）は第２のゲート回
路、１３は記憶回路としてのフリップフロップ回路、Ｎ
１８１〜Ｎ１８３はノードであり、その他の構成は実施
の形態１のものと同様であるので、同一部分は同一符号
を付して重複説明は省略する。

【０１０１】図１８の回路は実施の形態１０による図１
２と同様のスキャンパス機能を実現している。ただし、
各スキャンレジスタ回路内のＮＡＮＤゲートである第２
のゲート回路Ｇ２”の一方の第１の入力がｑからｑｃに
変更されている。このため、図１８の各スキャンレジス
タ回路の出力端子ＳＯＪＣは反転出力になる。

【０１０２】従って、スキャンパス回路１ｌの直列経路
を流れるデータは、各スキャンレジスタ回路を通過する
毎に反転される。このことに注意して、テストデータの
シフト入力やテスト結果のシフト出力を行えば、従来と
同様にスキャンテストを行うことができる。

【０１０３】以上のように、この実施の形態１２によれ
ば、上記実施の形態１０と同様の効果が得られる。

【０１０４】具体例２−１．図１９は図１８で用いられ
るスキャンレジスタ回路１ｌと同等の機能をＣＭＯＳ型
半導体集積回路で実現した場合の第１の例を示す回路図
であり、ＣＭＯＳ型半導体集積回路装置の中に構成する
ことができる。図において、Ｎ１〜Ｎ１７はＮＭＯＳト
ランジスタ、Ｐ１〜Ｐ１７はＰＭＯＳトランジスタであ
る。なお、破線で示した接続は省略することができる。
なお、出力ＱＣが不要な場合は、トランジスタＮ１７，
Ｐ１７は削除できる。

【０１０５】具体例２−２．図２０は、同様に図１８で
用いられるスキャンレジスタ回路１ｌと同等の機能をＣ
ＭＯＳ型半導体集積回路で実現した場合の第２の例を示
す回路図である。図において、上記と同一符号は同一構
成要素または相当部分を示すものである。なお、破線で
示した接続は省略することができる。

【０１０６】図２０の回路は図１９の回路に比べて、ト
ランジスタＮ１６，Ｐ１６のゲート入力がノードｑｃか
らノードｑｃ２に変更されている。なお、出力Ｑが不要
な場合は、トランジスタＮ１４，Ｐ１４は削除できる。
また、出力ＱＣが不要な場合は、トランジスタＮ１７，
Ｐ１７を削除できる。

【０１０７】

【発明の効果】以上のように、この発明によれば、半導
体集積回路はスキャンパス回路とこれを用いてテストさ
れる被テスト論理回路とを備えたもので、スキャンパス
回路は各々がＯＲ−ＮＡＮＤ複合ゲート回路、フリップ
フロップ回路、およびＯＲ回路により構成された複数の
直列接続したスキャンレジスタ回路を有し、ＯＲ−ＮＡ
ＮＤ複合ゲート回路におけるＯＲ機能の第１の入力は被
テスト論理回路に接続するとともにその第２の入力は第
１のシフトモード信号により制御されており、当該ＮＡ
ＮＤ機能の入力は直列入力端子に接続するとともにその
出力はフリップフロップ回路のデータ入力端子に接続
し、さらに、ＯＲ回路の第１の入力にはフリップフロッ
プ回路の出力が接続するとともにその第２の入力は第２
のシフトモード信号により制御されており、ＯＲ回路の
出力は直列出力端子に接続するように構成したので、マ
ルチプレクサ機能を１つのＯＲ回路と１つのＮＡＮＤ回
路が一体化されたＯＲ−ＮＡＮＤ複合ゲート回路からな
る第１のゲート回路と、１つのＯＲ回路に相当する第２
のゲート回路とを用いて構成し、第２のゲート回路を前
段のスキャンレジスタ回路の記憶回路であるスキャンパ
ス回路に隣接配置することにより実現できる。

【０１０８】したがって、第２のゲート回路とフリップ
フロップ回路との間の配線を極力短くすることにより容
量を小さくできるため、スキャンレジスタ回路の出力Ｑ
の遅延増大を最小限に抑えることができる効果がある。
また、第１のシフトモード信号が“０”，第２のシフト
モード信号が“１”の通常動作の状態では、シリアル出
力端子である直列出力端子の信号が固定されるので、隣
接するスキャンレジスタ回路間の直列経路の配線容量に
よる電力消費を防止できる効果がある。

【０１０９】この発明によれば、半導体集積回路はスキ
ャンレジスタ回路が第１のシフトモード信号を受けて当
該スキャンレジスタ回路に関して独立な第２のシフトモ
ード信号を出力するインバータ回路を更に備えるように
構成したので、第２のシフトモード信号の専用配線は不
要となり削除できる。したがって、上記の効果に加えて
回路の配線混雑度を緩和する効果がある。

【０１１０】この発明によれば、半導体集積回路はスキ
ャンレジスタ回路が第２のシフトモード信号を受けて、
当該スキャンレジスタ回路に関して独立な第１のシフト
モード信号を出力するインバータ回路を更に備えるよう
に構成したので、第１のシフトモード信号の専用配線は
不要となり削除できる。したがって、同様に、上記の効
果に加えて回路の配線混雑度を緩和する効果がある。

【０１１１】この発明によれば、半導体集積回路はスキ
ャンパス回路とこれを用いてテストされる被テスト論理
回路とを備えたもので、スキャンパス回路は各々がＯＲ
−ＮＡＮＤ複合ゲート回路、フリップフロップ回路、お
よびＮＡＮＤ回路により構成された複数の直列接続した
スキャンレジスタ回路を有し、ＯＲ−ＮＡＮＤ複合ゲー
ト回路におけるＯＲ機能の第１の入力は被テスト論理回
路に接続するとともにその第２の入力は第１のシフトモ
ード信号により制御されており、当該ＮＡＮＤ機能の入
力は直列入力端子に接続するとともにその出力はフリッ
プフロップ回路のデータ入力端子に接続し、さらに、Ｎ
ＡＮＤ回路の第１の入力にはフリップフロップ回路の出
力が接続するとともにその第２の入力は第２のシフトモ
ード信号により制御されており、ＮＡＮＤ回路の出力は
直列出力端子に接続するように構成したので、マルチプ
レクサ機能を１つのＯＲ回路と１つのＮＡＮＤ回路が一
体化されたＯＲ−ＮＡＮＤ複合ゲート回路からなる第１
のゲート回路と、１つのＮＡＮＤ回路に相当する第２の
ゲート回路とを用いて構成し、第２のゲート回路を前段
のスキャンレジスタ回路の記憶回路であるスキャンパス
回路に隣接配置することにより実現できる。

【０１１２】したがって、第２のゲート回路とフリップ
フロップ回路との間の配線を極力短くすることにより容
量を小さくできるため、スキャンレジスタ回路の出力Ｑ
の遅延増大を最小限に抑えることができる効果がある。
また、第１のシフトモード信号が“０”，第２のシフト
モード信号が“１”の通常動作の状態では、シリアル出
力端子である直列出力端子の信号が固定されるので、隣
接するスキャンレジスタ回路間の直列経路の配線容量に
よる電力消費を防止できる効果がある。

【０１１３】この発明によれば、半導体集積回路は第１
のシフトモード信号と第２のシフトモード信号は同一に
構成したので、各スキャンレジスタ回路で必要となるイ
ンバータ回路を省略することができ全体的に回路素子を
削減できる効果がある。

【０１１４】この発明によれば、半導体集積回路はフリ
ップフロップ回路が同一論理のデータを出力する少なく
とも２つの出力端子を持ち、これらの出力端子のうちい
ずれか１つをＮＡＮＤ回路の第１の入力に接続するよう
に構成したので、各スキャンレジスタ回路のシリアル出
力を反転出力に設定することもでき、上記の効果に加え
て、スキャンパスの直列経路を流れるデータは、スキャ
ンレジスタ回路毎に反転するように回路構成が可能とい
う効果がある。

【０１１５】この発明によれば、半導体集積回路は、ス
キャンテストを受ける被テスト論理回路と、各々が直列
入力端子および直列出力端子を具備したスキャンレジス
タ回路であって、第１の論理ゲートおよび第２の論理ゲ
ートを含む複合ゲート回路、この複合ゲート回路の出力
をデータ入力端子に接続するフリップフロップ回路、お
よびこれのデータ出力端子に第１の入力を接続するとと
もに第２の入力を第２のシフトモード信号が入力する第
２の接続端子に接続するゲート回路をこの順番で接続し
たスキャンレジスタ回路の複数個を直列接続して成るス
キャンパス回路とを備えたものであり、第１の論理ゲー
トは第１の入力を被テスト論理回路に接続するとともに
その第２の入力を第１のシフトモード信号が入力する第
１の接続端子に接続し、かつ、第２の論理ゲートは第１
の入力を当該第１の論理ゲートの出力に接続するととも
にその第２の入力を直列入力端子に接続するように構成
したので、マルチプレクサ機能を第１の論理ゲートと第
２の論理ゲートを含む複合ゲート回路と、ゲート回路と
を用いて構成し、このゲート回路を前段のスキャンレジ
スタ回路の記憶回路であるスキャンパス回路に隣接配置
することにより実現できる。

【０１１６】したがって、ゲート回路とフリップフロッ
プ回路との間の配線を極力短くすることにより容量を小
さくできるので、スキャンレジスタ回路の出力Ｑの遅延
増大を最小限に抑えることができる効果がある。また、
例えば、第１のシフトモード信号が“０”，第２のシフ
トモード信号が“１”を設定したような通常動作の状態
では、シリアル出力端子である直列出力端子の信号が固
定されるので、隣接するスキャンレジスタ回路間の直列
経路の配線容量による電力消費を防止できる効果があ
る。

【０１１７】この発明によれば、半導体集積回路は、初
段のスキャンレジスタ回路における複合ゲート回路の第
２の入力には、直列入力端子に第１の入力を接続した他
のゲート回路の出力が接続するように構成したので、初
段のスキャンレジスタ回路の第１の論理ゲートと他のゲ
ート回路とでマルチプレクサ機能を実現できる効果があ
る。

【０１１８】この発明によれば、半導体集積回路装置
は、上述の半導体集積回路を用いた半導体集積回路装置
において、フリップフロップ回路が有する非反転もしく
は反転の出力端子は同一論理のデータを出力する第１お
よび第２の配線と電気接続するとともに、これら第１お
よび第２の配線はそれぞれ被テスト論理回路とスキャン
レジスタ内のゲート回路の第１の入力と電気接続するよ
うに構成したので、第２のゲート回路とフリップフロッ
プ回路との間の配線は非常に短く容量を小さくできるの
で、スキャンレジスタ回路の出力Ｑの遅延増大を最小限
に抑えることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるスキャンパス
回路を備えた半導体集積回路を示す回路図である。

【図２】 図１の半導体集積回路を用いた半導体集積回
路装置のレイアウト概略図である。

【図３】 この発明の実施の形態２によるスキャンパス
回路を備えた半導体集積回路を示す回路図である。

【図４】 この発明の実施の形態３によるスキャンパス
回路を備えた半導体集積回路を示す回路図である。

【図５】 この発明の実施の形態４によるスキャンパス
回路を備えた半導体集積回路を示す回路図である。

【図６】 この発明の実施の形態５によるスキャンパス
回路を備えた半導体集積回路を示す回路図である。

【図７】 この発明の実施の形態６によるスキャンパス
回路を備えた半導体集積回路を示す回路図である。

【図８】 この発明の実施の形態７によるスキャンパス
回路を備えた半導体集積回路を示す回路図である。

【図９】 この発明の実施の形態８によるスキャンパス
回路を備えた半導体集積回路を示す回路図である。

【図１０】 この発明の実施の形態９によるスキャンパ
ス回路を備えた半導体集積回路を示す回路図である。

【図１１】 図１０の回路における動作モードの真理値
表である。

【図１２】 この発明の実施の形態１０によるスキャン
パス回路を備えた半導体集積回路を示す回路図である。

【図１３】 この発明の実施の形態１１によるスキャン
パス回路を備えた半導体集積回路を示す回路図である。

【図１４】 スキャンレジスタ回路と同等の機能をＣＭ
ＯＳ型半導体集積回路で実現した場合の第１の例を示す
回路図である。

【図１５】 スキャンレジスタ回路と同等の機能をＣＭ
ＯＳ型半導体集積回路で実現した場合の第２の例を示す
回路図である。

【図１６】 スキャンレジスタ回路と同等の機能をＣＭ
ＯＳ型半導体集積回路で実現した場合の第３の例を示す
回路図である。

【図１７】 スキャンレジスタ回路と同等の機能をＣＭ
ＯＳ型半導体集積回路で実現した場合の第４の例を示す
回路図である。

【図１８】 この発明の実施の形態１２によるスキャン
パス回路を備えた半導体集積回路を示す回路図である。

【図１９】 スキャンレジスタ回路１ｌと同等の機能を
ＣＭＯＳ型半導体集積回路で実現した場合の第１の例を
示す回路図である。

【図２０】 スキャンレジスタ回路１ｌと同等の機能を
ＣＭＯＳ型半導体集積回路で実現した場合の第２の例を
示す回路図である。

【図２１】 従来の電子システムの一例であるスキャン
パス回路を備えた半導体集積回路を示す回路図である。

【図２２】 図２１に示される半導体集積回路を用いた
半導体集積回路装置のレイアウト概略図である。

【図２３】 従来のＣＭＯＳ型のスキャンレジスタ回路
の一例を示す回路図である。

【符号の説明】

１ａ〜１ｌ，１’ スキャンパス回路、５，５ａ， 被
テスト論理回路、 １１ａ−１〜１１ａ−ｎ，．．．，
１１ｌ−１〜１１ｌ−ｎ，１１’−１〜１１’−ｎ ス
キャンレジスタ回路、１３，１３ａ フリップフロップ
回路、Ｇ１，Ｇ１’，Ｇ１” 第１のゲート回路（ＯＲ
−ＮＡＮＤ複合ゲート回路、ＡＮＤ−ＮＯＲ複合ゲート
回路）、Ｇ２，Ｇ２’，Ｇ２” 第２のゲート回路（Ｏ
Ｒ回路、ＮＡＮＤ回路、ゲート回路）、Ｇ３ 第３のゲ
ート回路、５１ ＲＡＭ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 各々がＯＲ−ＮＡＮＤ複合ゲート回路、
   フリップフロップ回路、およびＯＲ回路により構成され
   た複数のスキャンレジスタ回路を有しこれらを直列接続
   することにより構成されたスキャンパス回路と、これを
   用いてテストされる被テスト論理回路とを備えた半導体
   集積回路において、 上記ＯＲ−ＮＡＮＤ複合ゲート回路におけるＯＲ機能の
   第１の入力は上記被テスト論理回路に接続するとともに
   その第２の入力は第１のシフトモード信号により制御さ
   れており、当該ＮＡＮＤ機能の入力は直列入力端子に接
   続するとともにその出力は上記フリップフロップ回路の
   データ入力端子に接続し、 さらに、上記ＯＲ回路の第１の入力には上記フリップフ
   ロップ回路の出力が接続するとともにその第２の入力は
   第２のシフトモード信号により制御されており、上記Ｏ
   Ｒ回路の出力は直列出力端子に接続することを特徴とす
   る半導体集積回路。
2. 【請求項２】 スキャンレジスタ回路が第１のシフトモ
   ード信号を受けて当該スキャンレジスタ回路に関して独
   立な第２のシフトモード信号を出力するインバータ回路
   を更に備えたことを特徴とする請求項１記載の半導体集
   積回路。
3. 【請求項３】 スキャンレジスタ回路が第２のシフトモ
   ード信号を受けて、当該スキャンレジスタ回路に関して
   独立な第１のシフトモード信号を出力するインバータ回
   路を更に備えたことを特徴とする請求項１記載の半導体
   集積回路。
4. 【請求項４】 各々がＯＲ−ＮＡＮＤ複合ゲート回路、
   フリップフロップ回路、およびＮＡＮＤ回路により構成
   された複数のスキャンレジスタ回路を有しこれらを直列
   接続することにより構成されたスキャンパス回路と、こ
   れを用いてテストされる被テスト論理回路とを備えた半
   導体集積回路において、 上記ＯＲ−ＮＡＮＤ複合ゲート回路におけるＯＲ機能の
   第１の入力は上記被テスト論理回路に接続するとともに
   その第２の入力は第１のシフトモード信号により制御さ
   れており、当該ＮＡＮＤ機能の入力は直列入力端子に接
   続するとともにその出力は上記フリップフロップ回路の
   データ入力端子に接続し、 さらに、上記ＮＡＮＤ回路の第１の入力には上記フリッ
   プフロップ回路の出力が接続するとともにその第２の入
   力は第２のシフトモード信号により制御されており、上
   記ＮＡＮＤ回路の出力は直列出力端子に接続することを
   特徴とする半導体集積回路。
5. 【請求項５】 第１のシフトモード信号と第２のシフト
   モード信号は同一であることを特徴とする請求項４記載
   の半導体集積回路。
6. 【請求項６】 フリップフロップ回路が同一論理のデー
   タを出力する少なくとも２つの出力端子を持ち、これら
   の出力端子のうちいずれか１つをＮＡＮＤ回路の第１の
   入力に接続したことを特徴とする請求項４記載の半導体
   集積回路。
7. 【請求項７】 スキャンテストを受ける被テスト論理回
   路と、 各々が直列入力端子および直列出力端子を具備したスキ
   ャンレジスタ回路であって、第１の論理ゲートおよび第
   ２の論理ゲートを含む複合ゲート回路、この複合ゲート
   回路の出力をデータ入力端子に接続するフリップフロッ
   プ回路、およびこれのデータ出力端子に第１の入力を接
   続するとともに第２の入力を第２のシフトモード信号が
   入力する第２の接続端子に接続するゲート回路をこの順
   番で接続したスキャンレジスタ回路の複数個を直列接続
   して成るスキャンパス回路とを備えた半導体集積回路に
   おいて、 上記第１の論理ゲートは第１の入力を上記被テスト論理
   回路に接続するとともにその第２の入力を第１のシフト
   モード信号が入力する第１の接続端子に接続し、かつ、
   上記第２の論理ゲートは第１の入力を当該第１の論理ゲ
   ートの出力に接続するとともにその第２の入力を直列入
   力端子に接続することを特徴とする半導体集積回路。
8. 【請求項８】 初段のスキャンレジスタ回路における複
   合ゲート回路の第２の入力には、直列入力端子に第１の
   入力を接続した他のゲート回路の出力が接続されること
   を特徴とする請求項７記載の半導体集積回路。
9. 【請求項９】 請求項７記載の半導体集積回路を用いた
   半導体集積回路装置において、フリップフロップ回路が
   有する非反転もしくは反転の出力端子は同一論理のデー
   タを出力する第１および第２の配線と電気接続するとと
   もに、これら第１および第２の配線はそれぞれ被テスト
   論理回路とスキャンレジスタ内のゲート回路の第１の入
   力と電気接続することを特徴とする半導体集積回路装
   置。