JPH0746122A - Ｐｌｌ方式 - Google Patents
Ｐｌｌ方式Info
- Publication number
- JPH0746122A JPH0746122A JP5208557A JP20855793A JPH0746122A JP H0746122 A JPH0746122 A JP H0746122A JP 5208557 A JP5208557 A JP 5208557A JP 20855793 A JP20855793 A JP 20855793A JP H0746122 A JPH0746122 A JP H0746122A
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- JP
- Japan
- Prior art keywords
- signal
- phase
- output signal
- output
- phase comparator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 回路を小型化及び無調整化するために全ての
回路をディジタル化したＰＬＬ方式を提供すること。 【構成】 位相補正回路と位相比較器で構成されたＰＬ
Ｌ方式において、位相補正回路に位相補正用パルス信号
発生手段を設け、位相比較器２０の出力信号Ｓ３を位相
補正回路１０にフィ−ドバックさせ、出力信号Ｓ２が入
力信号Ｓ１より遅れている場合は位相補正用パルス信号
Ｓ６とクロック信号Ｓ７の排他的論理和をとることによ
り制御信号Ｓ９のパルス数を１パルス増やし、出力信号
Ｓ２が入力信号Ｓ１より進んでいる場合は位相補正用パ
ルス信号Ｓ６とクロック信号Ｓ７の論理和をとることに
より制御信号Ｓ９のパルス数を１パルス減らす手段を設
け、更に該制御信号Ｓ９を分周器８を介して位相比較器
２０へ入力し周波数を制御することにより全ての回路を
ディジタル化した。
回路をディジタル化したＰＬＬ方式を提供すること。 【構成】 位相補正回路と位相比較器で構成されたＰＬ
Ｌ方式において、位相補正回路に位相補正用パルス信号
発生手段を設け、位相比較器２０の出力信号Ｓ３を位相
補正回路１０にフィ−ドバックさせ、出力信号Ｓ２が入
力信号Ｓ１より遅れている場合は位相補正用パルス信号
Ｓ６とクロック信号Ｓ７の排他的論理和をとることによ
り制御信号Ｓ９のパルス数を１パルス増やし、出力信号
Ｓ２が入力信号Ｓ１より進んでいる場合は位相補正用パ
ルス信号Ｓ６とクロック信号Ｓ７の論理和をとることに
より制御信号Ｓ９のパルス数を１パルス減らす手段を設
け、更に該制御信号Ｓ９を分周器８を介して位相比較器
２０へ入力し周波数を制御することにより全ての回路を
ディジタル化した。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路によりディジ
タル化した位相比較器と位相補正回路を使用したＰＬＬ
（phase locked loop）方式に関するものである。
タル化した位相比較器と位相補正回路を使用したＰＬＬ
（phase locked loop）方式に関するものである。
【０００２】
【従来技術】図３はＰＬＬ方式の基本構成を示すブロッ
ク図である。図示するようにＰＬＬ方式は位相比較器３
３と、低域フィルタ３１と電圧制御発振器（ＶＣＯ）３
２からなる位相補正回路３０から構成される。同図にお
いて位相比較器３３はアナログ方式のものとディジタル
方式のものとの２種類あるが、そのどちらの場合におい
ても位相補正回路３０はアナログ方式であり、位相比較
器３３の出力電圧の大小により周波数を制御する電圧制
御発振器３２を使用している。
ク図である。図示するようにＰＬＬ方式は位相比較器３
３と、低域フィルタ３１と電圧制御発振器（ＶＣＯ）３
２からなる位相補正回路３０から構成される。同図にお
いて位相比較器３３はアナログ方式のものとディジタル
方式のものとの２種類あるが、そのどちらの場合におい
ても位相補正回路３０はアナログ方式であり、位相比較
器３３の出力電圧の大小により周波数を制御する電圧制
御発振器３２を使用している。
【０００３】図４（Ａ）は従来のダブルバランス位相比
較器の構成を示す図である。同図（Ｂ）はその出力電圧
波形を表す。同図（Ａ）に示すダブルバランス位相比較
器はアナログ方式で、基準入力信号４１とＶＣＯ出力信
号４２を単純に比較し、同図（Ｂ）に示すようにその差
分を出力信号４３として出力する。即ち基準入力信号４
１とＶＣＯ出力信号４２の位相差が同位相の時は＋の出
力信号が出力され、位相差が１８０度の時は−の出力信
号が出力され、位相差が９０度の時は出力信号は０とな
る。
較器の構成を示す図である。同図（Ｂ）はその出力電圧
波形を表す。同図（Ａ）に示すダブルバランス位相比較
器はアナログ方式で、基準入力信号４１とＶＣＯ出力信
号４２を単純に比較し、同図（Ｂ）に示すようにその差
分を出力信号４３として出力する。即ち基準入力信号４
１とＶＣＯ出力信号４２の位相差が同位相の時は＋の出
力信号が出力され、位相差が１８０度の時は−の出力信
号が出力され、位相差が９０度の時は出力信号は０とな
る。
【０００４】図５（Ａ）はＥＸ−ＯＲ型位相比較器を表
し、同図（Ｂ）は各部信号のタイミングチャ−トを表
す。同図（Ａ）に示すようにＥＸ−ＯＲ型位相比較器は
ディジタル方式で、デュ−ティ比が５０％のディジタル
信号Ｘとディジタル信号Ｙを比較するもので、入力信号
Ｘと入力信号Ｙの位相がずれている場合には誤差信号で
ある出力信号Ｚの平均値は高くなり、位相が合ってくる
と出力信号Ｚの平均値は低くなる。
し、同図（Ｂ）は各部信号のタイミングチャ−トを表
す。同図（Ａ）に示すようにＥＸ−ＯＲ型位相比較器は
ディジタル方式で、デュ−ティ比が５０％のディジタル
信号Ｘとディジタル信号Ｙを比較するもので、入力信号
Ｘと入力信号Ｙの位相がずれている場合には誤差信号で
ある出力信号Ｚの平均値は高くなり、位相が合ってくる
と出力信号Ｚの平均値は低くなる。
【０００５】従来のＰＬＬ方式は位相比較器３３がアナ
ログ方式／ディジタル方式どちらの場合においても、そ
こから出力される出力信号（誤差信号）を低域フィルタ
３１によって積分して出力平均電圧を生成し、それによ
って電圧制御発振器３２を制御して入力信号に同期した
信号を生成する位相補正回路３０はアナログ方式であっ
た。
ログ方式／ディジタル方式どちらの場合においても、そ
こから出力される出力信号（誤差信号）を低域フィルタ
３１によって積分して出力平均電圧を生成し、それによ
って電圧制御発振器３２を制御して入力信号に同期した
信号を生成する位相補正回路３０はアナログ方式であっ
た。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ方式は位相補正回路３０がアナログ方式である為
に、低域フィルタ３１の出力平均電圧による電圧制御発
振器３２の位相補正において、部品のバラツキ等の為に
個々の製品で入力電圧と出力の位相特性を調整する必要
があり、また、温度等の影響により調整が難しいと云う
問題があった。
ＰＬＬ方式は位相補正回路３０がアナログ方式である為
に、低域フィルタ３１の出力平均電圧による電圧制御発
振器３２の位相補正において、部品のバラツキ等の為に
個々の製品で入力電圧と出力の位相特性を調整する必要
があり、また、温度等の影響により調整が難しいと云う
問題があった。
【０００７】本発明は上述の点に鑑みてなされたもの
で、上記問題点を除去し、回路を小型化及び無調整化す
るために全ての回路をディジタル化したＰＬＬ方式を提
供することを目的とする。
で、上記問題点を除去し、回路を小型化及び無調整化す
るために全ての回路をディジタル化したＰＬＬ方式を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
本発明は、位相補正回路と位相比較器で構成され、入力
信号と前記位相補正回路の出力信号を前記位相比較器で
位相比較し、その誤差信号を前記位相補正回路にフィ−
ドバックし出力信号の周波数を制御するＰＬＬ方式にお
いて、前記位相補正回路に図１に示すようにクロック信
号周期の３／２の幅を持ち、周期が入力信号と同じ周期
の位相補正用パルス信号Ｓ６を出力する手段を設け、位
相比較器２０をＤフリップフロップで構成し、該位相比
較器２０の出力信号Ｓ３を位相補正回路１０にフィ−ド
バックさせ、出力信号Ｓ２が入力信号Ｓ１より遅れてい
る場合は位相補正用パルス信号Ｓ６とクロック信号Ｓ７
の排他的論理和をとることにより制御信号（ＥＸ−ＯＲ
素子７の出力）Ｓ９のパルス数を１パルス増やし、出力
信号Ｓ２が入力信号Ｓ１より進んでいる場合は位相補正
用パルス信号Ｓ６とクロック信号Ｓ７の論理和をとるこ
とにより制御信号Ｓ９のパルス数を１パルス減らす手段
を設け、更に該制御信号Ｓ９を分周器８を介して位相比
較器２０へ入力し周波数を制御することにより全ての回
路をディジタル化した。
本発明は、位相補正回路と位相比較器で構成され、入力
信号と前記位相補正回路の出力信号を前記位相比較器で
位相比較し、その誤差信号を前記位相補正回路にフィ−
ドバックし出力信号の周波数を制御するＰＬＬ方式にお
いて、前記位相補正回路に図１に示すようにクロック信
号周期の３／２の幅を持ち、周期が入力信号と同じ周期
の位相補正用パルス信号Ｓ６を出力する手段を設け、位
相比較器２０をＤフリップフロップで構成し、該位相比
較器２０の出力信号Ｓ３を位相補正回路１０にフィ−ド
バックさせ、出力信号Ｓ２が入力信号Ｓ１より遅れてい
る場合は位相補正用パルス信号Ｓ６とクロック信号Ｓ７
の排他的論理和をとることにより制御信号（ＥＸ−ＯＲ
素子７の出力）Ｓ９のパルス数を１パルス増やし、出力
信号Ｓ２が入力信号Ｓ１より進んでいる場合は位相補正
用パルス信号Ｓ６とクロック信号Ｓ７の論理和をとるこ
とにより制御信号Ｓ９のパルス数を１パルス減らす手段
を設け、更に該制御信号Ｓ９を分周器８を介して位相比
較器２０へ入力し周波数を制御することにより全ての回
路をディジタル化した。
【０００９】
【作用】本発明では、上記方法により出力信号Ｓ２が入
力信号Ｓ１より遅れている場合は位相比較器２０の制御
信号が１パルス追加されることにより出力信号Ｓ２はＴ
／Ｎ（Ｔは周期、Ｎは分周器８の分周比）進み、出力信
号Ｓ２が入力信号Ｓ１より進んでいる場合は位相比較器
２０の制御信号が１パルス削除されることにより出力信
号はＴ／Ｎ遅れる。上記フィ−ドバックの作用により出
力信号Ｓ２の立ち上がりは入力信号Ｓ１の立ち上がりに
合わせて出力されるようになる。上記回路は全てディジ
タル化されるので部品のバラツキや温度等の影響が低減
され安定化される。
力信号Ｓ１より遅れている場合は位相比較器２０の制御
信号が１パルス追加されることにより出力信号Ｓ２はＴ
／Ｎ（Ｔは周期、Ｎは分周器８の分周比）進み、出力信
号Ｓ２が入力信号Ｓ１より進んでいる場合は位相比較器
２０の制御信号が１パルス削除されることにより出力信
号はＴ／Ｎ遅れる。上記フィ−ドバックの作用により出
力信号Ｓ２の立ち上がりは入力信号Ｓ１の立ち上がりに
合わせて出力されるようになる。上記回路は全てディジ
タル化されるので部品のバラツキや温度等の影響が低減
され安定化される。
【００１０】
【実施例】以下本発明の一実施例を図面に基づいて詳細
に説明する。図１は本発明のディジタル化したＰＬＬ方
式の回路構成を示す図である。図示するように本発明の
ＰＬＬ方式は位相補正回路１０とＤフリップフロップ２
１を使用した位相比較器２０から構成され、位相補正回
路１０は分周器１、シフトレジスタ２、ＥＸ−ＯＲ素子
３、ＡＮＤ素子４、ＡＮＤ素子５、ＯＲ素子６、ＥＸ−
ＯＲ素子７、分周器８から構成される。
に説明する。図１は本発明のディジタル化したＰＬＬ方
式の回路構成を示す図である。図示するように本発明の
ＰＬＬ方式は位相補正回路１０とＤフリップフロップ２
１を使用した位相比較器２０から構成され、位相補正回
路１０は分周器１、シフトレジスタ２、ＥＸ−ＯＲ素子
３、ＡＮＤ素子４、ＡＮＤ素子５、ＯＲ素子６、ＥＸ−
ＯＲ素子７、分周器８から構成される。
【００１１】図２は図１の回路の各部信号のタイミング
チャ−トである。図１の回路を図２に従って説明する。
周波数ｆの入力信号Ｓ１は分周器１で１／２分周され、
４段のシフトレジスタ２の端子Ｄに入力される。シフト
レジスタ２の各段は端子ＣＫに入力されたクロック周波
数２ｆ0（周期Ｔ0／２）のクロック信号Ｓ１０により駆
動され、一段目のＱ1の出力信号Ｓ４と４段目のＱ4出力
信号Ｓ５をＥＸ−ＯＲ素子３へ出力する。４段目のＱ4
出力信号Ｓ５は一段目のＱ1出力信号Ｓ１より３クロッ
ク遅れており、従ってＥＸ−ＯＲ素子３の出力信号は３
クロックの幅（周期３Ｔ0／２）を持ったパルスが出力
され、位相補正用パルスＳ６として使用される。
チャ−トである。図１の回路を図２に従って説明する。
周波数ｆの入力信号Ｓ１は分周器１で１／２分周され、
４段のシフトレジスタ２の端子Ｄに入力される。シフト
レジスタ２の各段は端子ＣＫに入力されたクロック周波
数２ｆ0（周期Ｔ0／２）のクロック信号Ｓ１０により駆
動され、一段目のＱ1の出力信号Ｓ４と４段目のＱ4出力
信号Ｓ５をＥＸ−ＯＲ素子３へ出力する。４段目のＱ4
出力信号Ｓ５は一段目のＱ1出力信号Ｓ１より３クロッ
ク遅れており、従ってＥＸ−ＯＲ素子３の出力信号は３
クロックの幅（周期３Ｔ0／２）を持ったパルスが出力
され、位相補正用パルスＳ６として使用される。
【００１２】位相補正用パルスＳ６は位相比較器２０の
出力信号Ｓ３と共にＡＮＤ素子５へ入力され、その出力
信号はクロック信号Ｓ７（周波数ｆ0）と共にＯＲ素子
６に入力される。
出力信号Ｓ３と共にＡＮＤ素子５へ入力され、その出力
信号はクロック信号Ｓ７（周波数ｆ0）と共にＯＲ素子
６に入力される。
【００１３】一方、位相補正用パルスＳ６と位相比較器
２０の出力信号Ｓ３を反転した信号は共にＡＮＤ素子４
に入力され、その出力信号Ｓ８´はＯＲ素子６の出力信
号Ｓ８と共にＥＸ−ＯＲ素子７に入力される。
２０の出力信号Ｓ３を反転した信号は共にＡＮＤ素子４
に入力され、その出力信号Ｓ８´はＯＲ素子６の出力信
号Ｓ８と共にＥＸ−ＯＲ素子７に入力される。
【００１４】他方、入力信号Ｓ１と出力信号Ｓ２は位相
比較器２０のＤフリップフロップ２１で位相比較され、
出力信号Ｓ２の方が進んでいる場合は位相比較器２０の
出力（Ｄフリップフロップ２１のＱ出力信号）Ｓ３は’
１’が出力され、出力信号Ｓ２の方が遅れている場合に
は位相比較器２０の出力信号Ｓ３は’０’が出力され
る。
比較器２０のＤフリップフロップ２１で位相比較され、
出力信号Ｓ２の方が進んでいる場合は位相比較器２０の
出力（Ｄフリップフロップ２１のＱ出力信号）Ｓ３は’
１’が出力され、出力信号Ｓ２の方が遅れている場合に
は位相比較器２０の出力信号Ｓ３は’０’が出力され
る。
【００１５】従って、出力信号Ｓ２の方が入力信号Ｓ１
より進んでいる場合はＡＮＤ素子４の出力Ｓ８´は’
０’となりＯＲ素子６の出力信号Ｓ８がそのままＥＸ−
ＯＲ素子７の出力信号Ｓ９として出力され、図２に示す
ように１パルス削減される。出力信号Ｓ２の方が入力信
号Ｓ１より遅れている場合は位相補正用パルスＳ６とク
ロック信号Ｓ７の排他的論理和が出力信号Ｓ９として出
力され、図２に示すように１パルス追加される。
より進んでいる場合はＡＮＤ素子４の出力Ｓ８´は’
０’となりＯＲ素子６の出力信号Ｓ８がそのままＥＸ−
ＯＲ素子７の出力信号Ｓ９として出力され、図２に示す
ように１パルス削減される。出力信号Ｓ２の方が入力信
号Ｓ１より遅れている場合は位相補正用パルスＳ６とク
ロック信号Ｓ７の排他的論理和が出力信号Ｓ９として出
力され、図２に示すように１パルス追加される。
【００１６】更に出力信号Ｓ９は分周器８に入力され１
／Ｎに分周され、その出力信号２はＤフリップフロップ
２１の端子Ｄへ入力され、端子ＣＫへ入力された入力信
号Ｓ１と比較され出力信号Ｓ３を位相補正回路１０へフ
ィ−ドバックバックされる。
／Ｎに分周され、その出力信号２はＤフリップフロップ
２１の端子Ｄへ入力され、端子ＣＫへ入力された入力信
号Ｓ１と比較され出力信号Ｓ３を位相補正回路１０へフ
ィ−ドバックバックされる。
【００１７】以上説明したように周期Ｔの入力信号Ｓ１
は位相比較器２０で出力信号Ｓ２と比較され、出力信号
Ｓ２が入力信号Ｓ１より進んでいる場合は、位相補正用
パルスＳ６とクロック信号Ｓ７との論理和により１パル
ス消去され出力信号Ｓ２はＴ／Ｎ（ｓｅｃ）遅れる。出
力信号Ｓ２が入力信号Ｓ１より遅れている場合は、位相
補正用パルスＳ６とクロック信号Ｓ７との排他的論理和
により１パルス追加され出力信号Ｓ２はＴ／Ｎ（ｓｅ
ｃ）進む。上記フィ−ドバックの作用により出力信号Ｓ
２の立ち上がりは入力信号Ｓ１の立ち上がりに合わせて
出力されるようになる。
は位相比較器２０で出力信号Ｓ２と比較され、出力信号
Ｓ２が入力信号Ｓ１より進んでいる場合は、位相補正用
パルスＳ６とクロック信号Ｓ７との論理和により１パル
ス消去され出力信号Ｓ２はＴ／Ｎ（ｓｅｃ）遅れる。出
力信号Ｓ２が入力信号Ｓ１より遅れている場合は、位相
補正用パルスＳ６とクロック信号Ｓ７との排他的論理和
により１パルス追加され出力信号Ｓ２はＴ／Ｎ（ｓｅ
ｃ）進む。上記フィ−ドバックの作用により出力信号Ｓ
２の立ち上がりは入力信号Ｓ１の立ち上がりに合わせて
出力されるようになる。
【００１８】ここで、出力信号Ｓ２のロックレンジは基
本周波数をｆ0、出力周波数をｆ1、分周比をＮとすると
式ｆ0／（Ｎ＋１）≦ｆ1≦ｆ0／（Ｎ−１）で表され
る。即ち、分周器８の分周比Ｎの値を小さくしていくと
ロックレンジは広くなり、出力信号Ｓ２の位相補正速度
は速くなり、位相補正精度は粗くなる。逆に分周比Ｎの
値を大きくしていくとロックレンジは狭くなり、位相補
正速度は遅くなり、位相補正精度は細かくなる。
本周波数をｆ0、出力周波数をｆ1、分周比をＮとすると
式ｆ0／（Ｎ＋１）≦ｆ1≦ｆ0／（Ｎ−１）で表され
る。即ち、分周器８の分周比Ｎの値を小さくしていくと
ロックレンジは広くなり、出力信号Ｓ２の位相補正速度
は速くなり、位相補正精度は粗くなる。逆に分周比Ｎの
値を大きくしていくとロックレンジは狭くなり、位相補
正速度は遅くなり、位相補正精度は細かくなる。
【００１９】
【発明の効果】以上、詳細に説明したように本発明によ
れば、下記のような優れた効果が期待される。ＰＬＬ方
式の回路を全てディジタル化することにより安定化し部
品のバラツキによる個々の調整も必要なく無調整化する
事が出来る。また、分周比Ｎの値を変化させることによ
り位相補正速度の異なるＰＬＬ回路を容易に設計するこ
とが可能となる。
れば、下記のような優れた効果が期待される。ＰＬＬ方
式の回路を全てディジタル化することにより安定化し部
品のバラツキによる個々の調整も必要なく無調整化する
事が出来る。また、分周比Ｎの値を変化させることによ
り位相補正速度の異なるＰＬＬ回路を容易に設計するこ
とが可能となる。
【図１】本発明のディジタル化したＰＬＬ方式の回路構
成を示す図である。
成を示す図である。
【図２】図１の回路の各部信号のタイミングチャ−トで
ある。
ある。
【図３】ＰＬＬ回路の基本構成を示すブロック図であ
る。
る。
【図４】図４（Ａ）は従来のダブルバランス位相比較器
を示す図、同図（Ｂ）はその出力電圧波形を示す図であ
る。
を示す図、同図（Ｂ）はその出力電圧波形を示す図であ
る。
【図５】図５（Ａ）はＥＸ−ＯＲ型位相比較器を示す
図、同図（Ｂ）は各部信号のタイミングチャ−トであ
る。
図、同図（Ｂ）は各部信号のタイミングチャ−トであ
る。
１ 分周器 ２ シフトレジスタ ３ ＥＸ−ＯＲ素子 ４ ＡＮＤ素子 ５ ＡＮＤ素子 ６ ＯＲ素子 ７ ＥＸ−ＯＲ素子 ８ 分周器 １０ 位相補正回路 ２０ 位相比較器 ２１ Ｄフリップフロップ
Claims (1)
- 【請求項１】 位相補正回路と位相比較器で構成され、
入力信号と前記位相補正回路の出力信号を前記位相比較
器で位相比較し、その誤差信号を前記位相補正回路にフ
ィ−ドバックし出力信号を制御するＰＬＬ方式におい
て、 前記位相比較器をＤフリップフロップで構成し、該位相
比較器の出力信号を前記位相補正回路にフィ−ドバック
させ、前記出力信号が入力信号より遅れている場合は前
記位相比較器を制御する制御信号のパルス数を１パルス
増やし、前記出力信号が入力信号より進んでいる場合は
前記制御信号のパルス数を１パルス減らす手段を設け、
更に該制御信号を分周器を介して位相比較器へ入力し周
波数を制御することにより全ての回路をディジタル化し
たことを特徴をしたＰＬＬ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208557A JPH0746122A (ja) | 1993-07-29 | 1993-07-29 | Ｐｌｌ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208557A JPH0746122A (ja) | 1993-07-29 | 1993-07-29 | Ｐｌｌ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746122A true JPH0746122A (ja) | 1995-02-14 |
Family
ID=16558161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5208557A Pending JPH0746122A (ja) | 1993-07-29 | 1993-07-29 | Ｐｌｌ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678846B1 (en) | 1999-12-14 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with a scan path circuit |
-
1993
- 1993-07-29 JP JP5208557A patent/JPH0746122A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678846B1 (en) | 1999-12-14 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with a scan path circuit |
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