JPH06334515A - 位相同期発振回路 - Google Patents
位相同期発振回路Info
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- JPH06334515A JPH06334515A JP5122897A JP12289793A JPH06334515A JP H06334515 A JPH06334515 A JP H06334515A JP 5122897 A JP5122897 A JP 5122897A JP 12289793 A JP12289793 A JP 12289793A JP H06334515 A JPH06334515 A JP H06334515A
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- circuit
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- 238000010586 diagram Methods 0.000 description 4
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- 230000010354 integration Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳディジタル回路で、ジッタの少ない
位相同期発振回路を実現する。 【構成】 それぞれ２，４，８，１６，３２個のインバ
ータを直列接続したインバータチェーン１〜５と、奇数
個のインバータを直列接続したインバータチェーン６と
を有し、インバータチェーン１〜５をループに組み入れ
るか入れないかを制御するセレクタ１１〜１５によって
リングオシレータが構成される。入力クロック信号Ｓ３
とリングオシレータから作った発振クロック信号Ｓ２の
位相を比較する位相比較回路３０と、位相比較回路３０
の出力に応じて発振クロック信号Ｓ２をアップ／ダウン
カウントするアップ／ダウンカウンタ６０によってセレ
クタ１１〜１５が制御される。さらに、インバータチェ
ーン７とセレクタ１７と小数点制御・安定化制御回路７
０が、ジッタ低減と制御ループの安定化のために設けら
れている。
位相同期発振回路を実現する。 【構成】 それぞれ２，４，８，１６，３２個のインバ
ータを直列接続したインバータチェーン１〜５と、奇数
個のインバータを直列接続したインバータチェーン６と
を有し、インバータチェーン１〜５をループに組み入れ
るか入れないかを制御するセレクタ１１〜１５によって
リングオシレータが構成される。入力クロック信号Ｓ３
とリングオシレータから作った発振クロック信号Ｓ２の
位相を比較する位相比較回路３０と、位相比較回路３０
の出力に応じて発振クロック信号Ｓ２をアップ／ダウン
カウントするアップ／ダウンカウンタ６０によってセレ
クタ１１〜１５が制御される。さらに、インバータチェ
ーン７とセレクタ１７と小数点制御・安定化制御回路７
０が、ジッタ低減と制御ループの安定化のために設けら
れている。
Description
【０００１】
【産業上の利用分野】本発明は位相同期発振回路に関
し、特にディジタル回路を実現手段とする位相同期発振
回路に関する。
し、特にディジタル回路を実現手段とする位相同期発振
回路に関する。
【０００２】
【従来の技術】従来、位相同期発振回路（ＰＬＬ）は、
アナログ回路技術を用いた発振回路を基本としており、
教科書などに見られるように発振クロック信号を位相比
較回路にフィードバックし、入力クロック信号との位相
比較結果によりアナログ回路による発振回路を制御する
構成のものが普及している。
アナログ回路技術を用いた発振回路を基本としており、
教科書などに見られるように発振クロック信号を位相比
較回路にフィードバックし、入力クロック信号との位相
比較結果によりアナログ回路による発振回路を制御する
構成のものが普及している。
【０００３】従来技術として最近ではさらに、ディジタ
ル回路のみによってＰＬＬを実現すべく、例えば実開昭
６２−１３０２５号公報にみられるように、インバータ
素子を奇数個直列接続したリングオシレータにより発振
回路を構成する例がある。しかしながら、実開昭６２−
１３０２５号公報記載の発振回路はＮＭＯＳのスレッシ
ョルド電圧をアナログ的に制御することによりインバー
タ素子の遅延時間を制御し発振周波数を制御するもので
あり、完全なディジタル型ではない。
ル回路のみによってＰＬＬを実現すべく、例えば実開昭
６２−１３０２５号公報にみられるように、インバータ
素子を奇数個直列接続したリングオシレータにより発振
回路を構成する例がある。しかしながら、実開昭６２−
１３０２５号公報記載の発振回路はＮＭＯＳのスレッシ
ョルド電圧をアナログ的に制御することによりインバー
タ素子の遅延時間を制御し発振周波数を制御するもので
あり、完全なディジタル型ではない。
【０００４】
【発明が解決しようとする課題】近年、ＣＭＯＳディジ
タルＬＳＩの産業上の利用が著しいが、ＰＬＬのような
従来アナログと言われていた回路がＣＭＯＳディジタル
ＬＳＩで実現できれば、産業上のメリットは大きい。
タルＬＳＩの産業上の利用が著しいが、ＰＬＬのような
従来アナログと言われていた回路がＣＭＯＳディジタル
ＬＳＩで実現できれば、産業上のメリットは大きい。
【０００５】ＰＬＬをＣＭＯＳディジタル回路で実現す
るために、リングオシレータを使用する方法が考えられ
るが、リングオシレータの発振周波数を決めるインバー
タ素子の遅延時間はＬＳＩサンプル毎に約１／２から２
倍の素子ばらつきを有しており、ディジタル回路的にリ
ングオシレータの発振周波数を入力信号に同期させるた
めの工夫が必要である。なお、同一ＬＳＩチップ内の遅
延時間のばらつきは小さい。
るために、リングオシレータを使用する方法が考えられ
るが、リングオシレータの発振周波数を決めるインバー
タ素子の遅延時間はＬＳＩサンプル毎に約１／２から２
倍の素子ばらつきを有しており、ディジタル回路的にリ
ングオシレータの発振周波数を入力信号に同期させるた
めの工夫が必要である。なお、同一ＬＳＩチップ内の遅
延時間のばらつきは小さい。
【０００６】本発明の目的は、ＣＭＯＳディジタル回路
で構成された位相同期発振回路を提供することにある。
で構成された位相同期発振回路を提供することにある。
【０００７】本発明の他の目的は、ジッタの少ない位相
同期発振回路を提供することにある。
同期発振回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の位相同期発振回
路は、それぞれ２1 個，２2 個，・・・，２n （ｎ≧２）
個のインバータ素子が直列に接続された第１，第２，・・
・，第ｎのインバータチェーンと、奇数個のインバータ
素子が直列に接続された第（ｎ＋１）のインバータチェ
ーンと、それぞれ第１〜第ｎのインバータチェーンに対
応し、第１〜第ｎのインバータチェーンの入力または出
力を切り換え出力する第１〜第ｎのセレクタとを有し、
第１〜第ｎのインバータチェーンと第１〜第ｎのセレク
タの各対と第（ｎ＋１）のインバータチェーンがリング
状に接続されてなるリングオシレータと、入力クロック
信号の位相と前記リングオシレータの発振クロック信号
の周波数の位相を比較する位相比較回路と、前記位相比
較回路の出力を入力し、前記発振クロック信号が前記入
力クロック信号に同期するように前記セレクタを制御す
る制御回路とを有する。
路は、それぞれ２1 個，２2 個，・・・，２n （ｎ≧２）
個のインバータ素子が直列に接続された第１，第２，・・
・，第ｎのインバータチェーンと、奇数個のインバータ
素子が直列に接続された第（ｎ＋１）のインバータチェ
ーンと、それぞれ第１〜第ｎのインバータチェーンに対
応し、第１〜第ｎのインバータチェーンの入力または出
力を切り換え出力する第１〜第ｎのセレクタとを有し、
第１〜第ｎのインバータチェーンと第１〜第ｎのセレク
タの各対と第（ｎ＋１）のインバータチェーンがリング
状に接続されてなるリングオシレータと、入力クロック
信号の位相と前記リングオシレータの発振クロック信号
の周波数の位相を比較する位相比較回路と、前記位相比
較回路の出力を入力し、前記発振クロック信号が前記入
力クロック信号に同期するように前記セレクタを制御す
る制御回路とを有する。
【０００９】
【作用】第１〜第ｎのセレクタはそれぞれ第１〜第ｎの
インバータチェーンをリングオシレータに組み入れるか
組み入れないかを切り替え、少なくとも組み入れられた
インバータチェーンとセレクタと第（ｎ＋１）のインバ
ータチェーンによってリングオシレータを構成すること
により発振周波数を可変とするリングオシレータを構成
し、制御回路により該リングオシレータの発振周波数を
制御して、入力クロック信号に同期した出力クロック信
号を発生する。したがって、本発明の位相同期発振回路
はＣＭＯＳディジタル回路で構成される。
インバータチェーンをリングオシレータに組み入れるか
組み入れないかを切り替え、少なくとも組み入れられた
インバータチェーンとセレクタと第（ｎ＋１）のインバ
ータチェーンによってリングオシレータを構成すること
により発振周波数を可変とするリングオシレータを構成
し、制御回路により該リングオシレータの発振周波数を
制御して、入力クロック信号に同期した出力クロック信
号を発生する。したがって、本発明の位相同期発振回路
はＣＭＯＳディジタル回路で構成される。
【００１０】本発明の一実施態様によれば、リングオシ
レータを巡回する変化信号が第１〜第ｎのいずれかのイ
ンバータチェーンを通過中に該インバータチェーンに対
応するセレクタを切り換えると、リングオシレータの発
振周波数を正しく制御できなくなるため、セレクタの切
り換えは変化信号が第（ｎ＋１）のインバータチェーン
を通過中に行なうようにしている。
レータを巡回する変化信号が第１〜第ｎのいずれかのイ
ンバータチェーンを通過中に該インバータチェーンに対
応するセレクタを切り換えると、リングオシレータの発
振周波数を正しく制御できなくなるため、セレクタの切
り換えは変化信号が第（ｎ＋１）のインバータチェーン
を通過中に行なうようにしている。
【００１１】本発明の一実施態様によれば、制御回路は
アップ／ダウンカウンタであり、該アップ／ダウンカウ
ンタは位相比較回路の出力に応じて発振クロック信号を
アップ／ダウンカウントし、カウンタの桁の小さいビッ
トから順に第１〜第ｎのセレクタを制御するように構成
されている。この場合、アップ／ダウンカウンタは、発
振クロック信号が入力クロック信号に対して位相が遅れ
て（進んで）いる場合にはダウンカウント（アップカウ
ント）してリングオシレータに組み入れられるインバー
タ素子の段数を減少させ（増加させ）、リングオシレー
タの発振周波数を上げ（下げ）、位相を進ませ（遅ら
せ）る制御を行なう。
アップ／ダウンカウンタであり、該アップ／ダウンカウ
ンタは位相比較回路の出力に応じて発振クロック信号を
アップ／ダウンカウントし、カウンタの桁の小さいビッ
トから順に第１〜第ｎのセレクタを制御するように構成
されている。この場合、アップ／ダウンカウンタは、発
振クロック信号が入力クロック信号に対して位相が遅れ
て（進んで）いる場合にはダウンカウント（アップカウ
ント）してリングオシレータに組み入れられるインバー
タ素子の段数を減少させ（増加させ）、リングオシレー
タの発振周波数を上げ（下げ）、位相を進ませ（遅ら
せ）る制御を行なう。
【００１２】本発明の一実施例によれば、位相比較回路
は、データ入力端子とクロック入力端子とを有するＤフ
リップフロップにより構成され、発振クロック信号をク
ロック入力端子に入力し、入力クロック信号をデータ入
力端子に入力する。
は、データ入力端子とクロック入力端子とを有するＤフ
リップフロップにより構成され、発振クロック信号をク
ロック入力端子に入力し、入力クロック信号をデータ入
力端子に入力する。
【００１３】本発明の一実施態様によれば、リングオシ
レータはさらに、２個のインバータ素子を直列に接続し
た第（ｎ＋２）のインバータチェーンと、第（ｎ＋２）
のインバータチェーンの入力または出力を切り替え出力
する第（ｎ＋１）のセレクタとを有し、アップ／ダウン
カウンタの第１のセレクタを切り替えるビットよりもｍ
ビット下の信号により、リングオシレータを巡回する変
化信号が約２m回巡回する間に１回だけ第（ｎ＋１）の
インバータチェーンをリングオシレータに組み入れるよ
うに第（ｎ＋１）のセレクタを制御する。これにより、
見掛け上約２m回平均すれば、リングオシレータ中のイ
ンバータの段数を２段より細かく調整でき、ジッタを小
さくすることができる。
レータはさらに、２個のインバータ素子を直列に接続し
た第（ｎ＋２）のインバータチェーンと、第（ｎ＋２）
のインバータチェーンの入力または出力を切り替え出力
する第（ｎ＋１）のセレクタとを有し、アップ／ダウン
カウンタの第１のセレクタを切り替えるビットよりもｍ
ビット下の信号により、リングオシレータを巡回する変
化信号が約２m回巡回する間に１回だけ第（ｎ＋１）の
インバータチェーンをリングオシレータに組み入れるよ
うに第（ｎ＋１）のセレクタを制御する。これにより、
見掛け上約２m回平均すれば、リングオシレータ中のイ
ンバータの段数を２段より細かく調整でき、ジッタを小
さくすることができる。
【００１４】本発明の一実施態様によれば、第（ｎ＋
１）のセレクタは位相比較回路の出力により制御され
る。セレクタ（インバータ段数）の制御に、アップ／ダ
ウンカウンタによる制御と、位相比較回路の出力による
制御を併用することにより、リングオシレータの制御が
安定化する。
１）のセレクタは位相比較回路の出力により制御され
る。セレクタ（インバータ段数）の制御に、アップ／ダ
ウンカウンタによる制御と、位相比較回路の出力による
制御を併用することにより、リングオシレータの制御が
安定化する。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の一実施例の位相同期発振回
路の回路図である。本実施例は特許請求の範囲のｎ＝５
の場合である。
路の回路図である。本実施例は特許請求の範囲のｎ＝５
の場合である。
【００１７】第１のインバータチェーン１は２1 ＝２個
のインバータ素子を直列に接続したものである。第２の
インバータチェーン２は２2 ＝４個のインバータ素子を
直列に接続したものである。第３、第４のインバータチ
ェーン（図示せず）はそれぞれ２3 ＝８個、２4 ＝１６
個のインバータ素子を直列に接続したものである。第５
のインバータチェーン５は２5 ＝３２個のインバータ素
子を直列に接続したものである。第６のインバータチェ
ーン６は奇数個（ここでは９個）のインバータ素子を直
列に接続したものである。インバータチェーン７は２個
のインバータ素子を直列に接続したものである。第１の
セレクタ１１は第１のインバータチェーン１の入力また
は出力を切り換え出力する。第２のセレクタ１２は第２
のインバータチェーン２の入力または出力を切り換え出
力する。第３のセレクタ（図示せず）は第３のインバー
タチェーンの入力または出力を切り換え出力する。第４
のセレクタ（図示せず）は第４のインバータチェーンの
入力または出力を切り換え出力する。第５のセレクタ１
５は第５のインバータチェーン５の入力または出力を切
り換え出力する。セレクタ１６はインバータチェーン７
の入力または出力を切り換え出力する。インバータチェ
ーン１とセレクタ１１の対、インバータチェーン２とセ
レクタ１２の対、・・・、インバータチェーン５とセレク
タ１５の対、インバータチェーン６、インバータチェー
ン７とセレクタ１７の対はリング状に接続されて、リン
グオシレータを構成している。セレクタ１１〜１５，１
７を制御することにより、リングオシレータに組込むイ
ンバータ素子の数を９個、１１個、・・・、７３個と２個
刻みに３２段階に変えることができ、リングオシレータ
の発振クロック信号Ｓ１の周波数を３２段階に変えるこ
とができる。
のインバータ素子を直列に接続したものである。第２の
インバータチェーン２は２2 ＝４個のインバータ素子を
直列に接続したものである。第３、第４のインバータチ
ェーン（図示せず）はそれぞれ２3 ＝８個、２4 ＝１６
個のインバータ素子を直列に接続したものである。第５
のインバータチェーン５は２5 ＝３２個のインバータ素
子を直列に接続したものである。第６のインバータチェ
ーン６は奇数個（ここでは９個）のインバータ素子を直
列に接続したものである。インバータチェーン７は２個
のインバータ素子を直列に接続したものである。第１の
セレクタ１１は第１のインバータチェーン１の入力また
は出力を切り換え出力する。第２のセレクタ１２は第２
のインバータチェーン２の入力または出力を切り換え出
力する。第３のセレクタ（図示せず）は第３のインバー
タチェーンの入力または出力を切り換え出力する。第４
のセレクタ（図示せず）は第４のインバータチェーンの
入力または出力を切り換え出力する。第５のセレクタ１
５は第５のインバータチェーン５の入力または出力を切
り換え出力する。セレクタ１６はインバータチェーン７
の入力または出力を切り換え出力する。インバータチェ
ーン１とセレクタ１１の対、インバータチェーン２とセ
レクタ１２の対、・・・、インバータチェーン５とセレク
タ１５の対、インバータチェーン６、インバータチェー
ン７とセレクタ１７の対はリング状に接続されて、リン
グオシレータを構成している。セレクタ１１〜１５，１
７を制御することにより、リングオシレータに組込むイ
ンバータ素子の数を９個、１１個、・・・、７３個と２個
刻みに３２段階に変えることができ、リングオシレータ
の発振クロック信号Ｓ１の周波数を３２段階に変えるこ
とができる。
【００１８】分周回路４０は、リングオシレータの出力
（インバータチェーン６の１番目のインバータ素子の出
力）である発振クロック信号Ｓ１の発振周波数（例えば
３０．７２ＭＨｚ）を１５分周する回路で、発振クロッ
ク信号Ｓ１をカウントするカウンタ４１と、カウンタ４
１の出力Ｑ０〜Ｑ４（Ｑ３がＭＳＢ）が全て“１”、す
なわちカウント値が１５になったとき出力が“１”とな
るＡＮＤゲート４２と、ＡＮＤゲート４２の出力を発振
クロック信号Ｓ１の立上りでラッチするＤフリップフロ
ップ４３で構成されている。
（インバータチェーン６の１番目のインバータ素子の出
力）である発振クロック信号Ｓ１の発振周波数（例えば
３０．７２ＭＨｚ）を１５分周する回路で、発振クロッ
ク信号Ｓ１をカウントするカウンタ４１と、カウンタ４
１の出力Ｑ０〜Ｑ４（Ｑ３がＭＳＢ）が全て“１”、す
なわちカウント値が１５になったとき出力が“１”とな
るＡＮＤゲート４２と、ＡＮＤゲート４２の出力を発振
クロック信号Ｓ１の立上りでラッチするＤフリップフロ
ップ４３で構成されている。
【００１９】位相比較回路３０（Ｄフリップフロップ）
は、発振クロック信号Ｓ１を分周回路４０で１５分周し
た、２．０４８ＭＨｚの発振クロック信号Ｓ２をクロッ
ク入力端子に、入力クロック信号（２．０４８ＭＨｚ）
Ｓ３をデータ入力端子にそれぞれ入力する。したがっ
て、クロック信号入力時にデータ入力が“１”で、Ｑ出
力が“１”となる場合には入力クロック信号Ｓ３に対し
て発振クロック信号Ｓ１（Ｓ２）の位相が遅れていると
判断でき、データ入力が“０”でＱ出力が“０”となる
場合には、入力クロック信号Ｓ３に対して発振クロック
信号Ｓ１（Ｓ２）の位相が進んでいると判断できる。
は、発振クロック信号Ｓ１を分周回路４０で１５分周し
た、２．０４８ＭＨｚの発振クロック信号Ｓ２をクロッ
ク入力端子に、入力クロック信号（２．０４８ＭＨｚ）
Ｓ３をデータ入力端子にそれぞれ入力する。したがっ
て、クロック信号入力時にデータ入力が“１”で、Ｑ出
力が“１”となる場合には入力クロック信号Ｓ３に対し
て発振クロック信号Ｓ１（Ｓ２）の位相が遅れていると
判断でき、データ入力が“０”でＱ出力が“０”となる
場合には、入力クロック信号Ｓ３に対して発振クロック
信号Ｓ１（Ｓ２）の位相が進んでいると判断できる。
【００２０】制御回路である１０ビットのアップ／ダウ
ンカウンタ６０は、分周回路４０の出力である発振クロ
ック信号Ｓ２をＤフリップフロップ５０を介してクロッ
ク入力端子Ｃに入力し、位相比較回路３０の出力ＰＨを
アップダウン切替入力端子Ｄ／Ｕに入力し、出力端子
（制御ビット）Ｃ１０，Ｃ９，Ｃ８，Ｃ７，Ｃ６（Ｃ１
０がＭＳＢ）がそれぞれセレクタ１５，・・・，１２，１
１を制御するＤフリップフロップ２５，・・・，２２，２
１に接続されて、発振クロック信号Ｓ２が入力クロック
信号Ｓ３に対して位相が遅れて（進んで）いる場合には
発振クロック信号Ｓ２をダウンカウント（アップカウン
ト）してリングオシレータに組み入れられるインバータ
素子の段数を減少させ（増加させ）、リングオシレータ
の発振周波数を上げ（下げ）、位相を進ませ（遅らせ）
る制御を行なう。セレクタ１１，１２，・・・，１５はそ
れぞれＤフリップフロップ２１，２２，・・・，２５の出
力が“１”であればそれぞれインバータチェーン１，
２，・・・，５の出力を選択し、インバータチェーン１，
２，・・・，５をリングオシレータに組み入れる。本実施
例では、アップ／ダウンカウンタ６０の各ビットＣ１０
〜Ｃ６から２のべき乗単位のインバータチェーン５〜１
を制御するため、２段分の最小ステップ幅は残るが、発
振周波数を３２段階でかなり連続的に切り替えることが
できる。ディジタルＬＳＩ回路のみで実現する場合の課
題はインバータ素子の遅延時間のＬＳＩサンプル毎のば
らつきである。インバータ素子１段の遅延時間とセレク
タ１段の遅延時間を共に０．５ｎｓとすると、本実施例
ではリングオシレータの最短の一巡ループの時間は、セ
レクタ１１，１２，・・・，１５，１７とインバータチェ
ーン６で０．５ｎＳ×１５段＝７．５ｎｓであり、最長
の一巡ループの時間は、これにインバータチェーン１〜
５，７の分を加えて３９．５ｎｓとなる。つまり最長ル
ープと最短ループの比は５倍程度になる。逆に考える
と、３０．７２ＭＨｚでリングオシレータを発振させる
には、リングオシレータの一巡ループは約１６ｎＳとな
るが、１段当りの遅延時間が０．２１ｎｓ〜１．２３ｎ
ｓのばらつきがあっても本位相同期発振回路は対応でき
ることになる。これによりＣＭＯＳディジタルＬＳＩで
もＰＬＬが実現可能となる。
ンカウンタ６０は、分周回路４０の出力である発振クロ
ック信号Ｓ２をＤフリップフロップ５０を介してクロッ
ク入力端子Ｃに入力し、位相比較回路３０の出力ＰＨを
アップダウン切替入力端子Ｄ／Ｕに入力し、出力端子
（制御ビット）Ｃ１０，Ｃ９，Ｃ８，Ｃ７，Ｃ６（Ｃ１
０がＭＳＢ）がそれぞれセレクタ１５，・・・，１２，１
１を制御するＤフリップフロップ２５，・・・，２２，２
１に接続されて、発振クロック信号Ｓ２が入力クロック
信号Ｓ３に対して位相が遅れて（進んで）いる場合には
発振クロック信号Ｓ２をダウンカウント（アップカウン
ト）してリングオシレータに組み入れられるインバータ
素子の段数を減少させ（増加させ）、リングオシレータ
の発振周波数を上げ（下げ）、位相を進ませ（遅らせ）
る制御を行なう。セレクタ１１，１２，・・・，１５はそ
れぞれＤフリップフロップ２１，２２，・・・，２５の出
力が“１”であればそれぞれインバータチェーン１，
２，・・・，５の出力を選択し、インバータチェーン１，
２，・・・，５をリングオシレータに組み入れる。本実施
例では、アップ／ダウンカウンタ６０の各ビットＣ１０
〜Ｃ６から２のべき乗単位のインバータチェーン５〜１
を制御するため、２段分の最小ステップ幅は残るが、発
振周波数を３２段階でかなり連続的に切り替えることが
できる。ディジタルＬＳＩ回路のみで実現する場合の課
題はインバータ素子の遅延時間のＬＳＩサンプル毎のば
らつきである。インバータ素子１段の遅延時間とセレク
タ１段の遅延時間を共に０．５ｎｓとすると、本実施例
ではリングオシレータの最短の一巡ループの時間は、セ
レクタ１１，１２，・・・，１５，１７とインバータチェ
ーン６で０．５ｎＳ×１５段＝７．５ｎｓであり、最長
の一巡ループの時間は、これにインバータチェーン１〜
５，７の分を加えて３９．５ｎｓとなる。つまり最長ル
ープと最短ループの比は５倍程度になる。逆に考える
と、３０．７２ＭＨｚでリングオシレータを発振させる
には、リングオシレータの一巡ループは約１６ｎＳとな
るが、１段当りの遅延時間が０．２１ｎｓ〜１．２３ｎ
ｓのばらつきがあっても本位相同期発振回路は対応でき
ることになる。これによりＣＭＯＳディジタルＬＳＩで
もＰＬＬが実現可能となる。
【００２１】ところで、本実施例で問題となるのは、イ
ンバータ段数切り替えのタイミングである。リングオシ
レータを巡回する変化信号が例えばインバータチェーン
５を通過中にセレクタ１５を切り替えてしまうと、リン
グオシレータの発振周波数は正しく制御できなくなる。
従って、セレクタ１１〜１５，１７の切り替えは、それ
ぞれインバータチェーン１〜５，７に変化信号がないと
きに行う必要がある。インバータチェーン６は変化信号
がそこを通過中にセレクタ１１〜１５，１７を切り替え
るためのものであり、アップ／ダウンカウンタ６０の制
御ビットＣ６〜Ｃ１０の値を、変化信号がインバータチ
ェーン６に入ったところでＤフリップフロップ２１〜２
５に取り込みセレクタ１１〜１５を切り替える。Ｄフリ
ップフロップ２１〜２５の遅延時間がインバータチェー
ン６の遅延時間よりも短ければ、変化信号がインバータ
チェーン６を通過中にセレクタ１１〜１５が切り替わ
る。次に、問題となるのは、位相同期発振回路が発生す
るジッタを低減する手段である。前述の説明によれば本
リングオシレータの一巡ループの時間は最少インバータ
２段分の刻みでしか制御できない。インバータ素子の遅
延時間を１段当り０．５ｎｓとすると、１巡で１ｎｓの
ジッタが、２．０４８ＭＨｚの入力クロック信号Ｓ３と
比較を行う４８８ｎｓの周期では３０回まわるので、３
０ｎｓの刻みによるジッタが発生してしまう。このジッ
タを小さくするには、リングオシレータ中のインバータ
の段数を少数点を扱うように細かく制御する必要がある
（小数点制御）。小数点制御・安定化制御回路７０はあ
たかも小数点以下を扱うかのようにインバータ段数を制
御するための回路である。この回路７０は、２．０４８
ＭＨｚの周期４８８ｎｓに含まれる３０回の１６ｎｓの
一巡ループ毎に、インバータチェーン７をリングオシレ
ータに組み入れるかどうか、３０回中の何回だけインバ
ータチェーン７をリングオシレータに組み入れるかを制
御することによって、見掛け上２段以下の刻みを作るよ
うにしている。すなわち、アップ／ダウンカウンタ６０
の制御ビットＣ５は、３０．４８ＭＨｚの発振クロック
信号Ｓ１が“１”の期間中のみ、リングオシレータへの
インバータチェーン７の組み入れを制御するよう接続さ
れ、小数点制御のＭＳＢとなる。次に、制御ビットＣ４
は、３０．４８ＭＨｚが“０”の期間中の１５回の一巡
ループについて、このうち７回についてインバータチェ
ーン７のリングオシレータへの組みいれを制御する。ジ
ッタをできるだけ少なくするためには、この７回は１５
回の中にできるだけ均一に配置されるのが望ましく、表
１に示すように、制御ビットＣ４＝１のとき１５回中の
一回毎の７回でインバータチェーン７をリングオシレー
タに組み入れる（表１で○印で記述された期間でインバ
ータチェーン７を組み入れる）。同様に、制御ビットＣ
３，Ｃ２，Ｃ１に対しても表１に示した期間にインバー
タチェーン７の組み入れを制御するよう接続される。制
御ビットＣ４＝１で７回、制御ビットＣ３＝１で４回、
制御ビットＣ２＝１で２回、制御ビットＣ１＝１で１回
であるから、変化点が約２の５乗＝約３２回巡回する間
に制御ビットＣ５からＣ１はほぼその重みに応じてイン
バータチェーン７をリングオシレータに組み入れるよう
構成される。３０回中の最後の一回だけは、制御ビット
Ｃ５〜Ｃ１に関係なく位相比較回路３０の出力ＰＨによ
りインバータチェーン７を制御する安定化制御（後述）
を行う。このようにインバータチェーン７とセレクタ１
７は、小数点制御と安定化制御の両方を実現するために
兼用される。なお、表１中「＊」はＤｏｎ’ｔ ｃａｒ
ｅである。
ンバータ段数切り替えのタイミングである。リングオシ
レータを巡回する変化信号が例えばインバータチェーン
５を通過中にセレクタ１５を切り替えてしまうと、リン
グオシレータの発振周波数は正しく制御できなくなる。
従って、セレクタ１１〜１５，１７の切り替えは、それ
ぞれインバータチェーン１〜５，７に変化信号がないと
きに行う必要がある。インバータチェーン６は変化信号
がそこを通過中にセレクタ１１〜１５，１７を切り替え
るためのものであり、アップ／ダウンカウンタ６０の制
御ビットＣ６〜Ｃ１０の値を、変化信号がインバータチ
ェーン６に入ったところでＤフリップフロップ２１〜２
５に取り込みセレクタ１１〜１５を切り替える。Ｄフリ
ップフロップ２１〜２５の遅延時間がインバータチェー
ン６の遅延時間よりも短ければ、変化信号がインバータ
チェーン６を通過中にセレクタ１１〜１５が切り替わ
る。次に、問題となるのは、位相同期発振回路が発生す
るジッタを低減する手段である。前述の説明によれば本
リングオシレータの一巡ループの時間は最少インバータ
２段分の刻みでしか制御できない。インバータ素子の遅
延時間を１段当り０．５ｎｓとすると、１巡で１ｎｓの
ジッタが、２．０４８ＭＨｚの入力クロック信号Ｓ３と
比較を行う４８８ｎｓの周期では３０回まわるので、３
０ｎｓの刻みによるジッタが発生してしまう。このジッ
タを小さくするには、リングオシレータ中のインバータ
の段数を少数点を扱うように細かく制御する必要がある
（小数点制御）。小数点制御・安定化制御回路７０はあ
たかも小数点以下を扱うかのようにインバータ段数を制
御するための回路である。この回路７０は、２．０４８
ＭＨｚの周期４８８ｎｓに含まれる３０回の１６ｎｓの
一巡ループ毎に、インバータチェーン７をリングオシレ
ータに組み入れるかどうか、３０回中の何回だけインバ
ータチェーン７をリングオシレータに組み入れるかを制
御することによって、見掛け上２段以下の刻みを作るよ
うにしている。すなわち、アップ／ダウンカウンタ６０
の制御ビットＣ５は、３０．４８ＭＨｚの発振クロック
信号Ｓ１が“１”の期間中のみ、リングオシレータへの
インバータチェーン７の組み入れを制御するよう接続さ
れ、小数点制御のＭＳＢとなる。次に、制御ビットＣ４
は、３０．４８ＭＨｚが“０”の期間中の１５回の一巡
ループについて、このうち７回についてインバータチェ
ーン７のリングオシレータへの組みいれを制御する。ジ
ッタをできるだけ少なくするためには、この７回は１５
回の中にできるだけ均一に配置されるのが望ましく、表
１に示すように、制御ビットＣ４＝１のとき１５回中の
一回毎の７回でインバータチェーン７をリングオシレー
タに組み入れる（表１で○印で記述された期間でインバ
ータチェーン７を組み入れる）。同様に、制御ビットＣ
３，Ｃ２，Ｃ１に対しても表１に示した期間にインバー
タチェーン７の組み入れを制御するよう接続される。制
御ビットＣ４＝１で７回、制御ビットＣ３＝１で４回、
制御ビットＣ２＝１で２回、制御ビットＣ１＝１で１回
であるから、変化点が約２の５乗＝約３２回巡回する間
に制御ビットＣ５からＣ１はほぼその重みに応じてイン
バータチェーン７をリングオシレータに組み入れるよう
構成される。３０回中の最後の一回だけは、制御ビット
Ｃ５〜Ｃ１に関係なく位相比較回路３０の出力ＰＨによ
りインバータチェーン７を制御する安定化制御（後述）
を行う。このようにインバータチェーン７とセレクタ１
７は、小数点制御と安定化制御の両方を実現するために
兼用される。なお、表１中「＊」はＤｏｎ’ｔ ｃａｒ
ｅである。
【００２２】
【表１】 小数点制御・安定化制御回路７０はＤフリップフロップ
７１1 〜７１4 と、ＡＮＤゲート７２1 〜７２4 と、Ｎ
ＡＮＤゲート７３1 〜７３5 ，７４と、Ｄフリップフロ
ップ７５と、セレクタ７６で構成されている。Ｄフリッ
プフロップ７１ 1 〜７１4 はそれぞれ分周回路４０のカ
ウンタ４１の出力Ｑ０〜Ｑ４をラッチする。ＡＮＤゲー
ト７２1 はＤフリップフロップ７１1 のＱ出力の反転と
Ｄフリップフロップ７１2 のＱ出力のアンドをとり、カ
ウンタ４１のカウント値が２，６，１０，１４のとき
“１”を出力する。ＡＮＤゲート７２2 はＤフリップフ
ロップ７１1 ，７１2 のＱ出力の反転とＤフリップフロ
ップ７１3 のＱ出力の論理積をとり、カウンタ４１のカ
ウント値が４，１２のとき“１”を出力する。ＡＮＤゲ
ート７２3 はＤフリップフロップ７１1 ，〜 ，７１3
のＱ出力の反転とＤフリップフロップ７１4 の論理積を
とり、カウンタ４１のカウント値が８のとき“１”を出
力する。ＡＮＤゲート７２4 はＤフリップフロップ７１
1 〜７１4 のＱ出力の論理積をとり、カウンタ４１のカ
ウント値が１５のとき、“１”を出力する。ＮＡＮＤゲ
ート７３1 はＤフリップフロップ７１1 のＱ出力とＤフ
リップフロップ７１4 のＱ出力の反転と制御ビットＣ４
の出力の論理積の反転をとり、制御ビットＣ４が１でカ
ウンタ４１のカウント値が１，３，５，７，９，１１，
１３のとき“０”を出力する。ＮＡＮＤゲート７３2 は
ＡＮＤゲート７２1の出力と制御ビットＣ３の出力の論
理積の反転をとり、制御ビットＣ３が“１”で、カウン
タ４１のカウント値が２，６，１０のとき“０”を出力
する。ＮＡＮＤゲート７３3 はＡＮＤゲート７２2の出
力と制御ビットＣ２の出力の論理積の反転をとり、制御
ビットＣ２が“１”で、カウンタ４１のカウント値が
４，１２のとき“０”を出力する。ＮＡＮＤゲート７３
4はＡＮＤゲ−ト７２3の出力と制御ビットＣ１の出力の
論理積の反転をとり、カウンタ４１のカウント値が８の
とき、”０”を出力する。ＮＡＮＤゲート７３5 はＡＮ
Ｄゲート７２4 の出力とインバ−タ８０による位相比較
回路３０の出力ＰＨの反転の論理積の反転をとり、カウ
ンタ４１のカウント値が１５で、入力クロック信号Ｓ３
に対して発振クロック信号Ｓ１の位相が遅れている場合
に、“０”を出力する。ＮＡＮＤゲート７４はＮＡＮＤ
ゲート７３1 〜７３5 の出力の論理積の反転をとり、Ｎ
ＡＮＤゲート７３1〜７３5 のいずれかの出力が“０”
のとき“１”を出力する。Ｄフリップフロップ７５はＮ
ＡＮＤゲート７４の出力をラッチする。セレクタ７６は
例えば３０．４８ＭＨｚの発振クロック信号Ｓ１が
“１”ときは制御ビットＣ５の出力を選択し、例えば３
０．４８ＭＨｚの発振クロック信号Ｓ１が“０”のとき
はＤフリップフロップ７５の出力を選択し、セレクタ１
７を制御する。セレクタ１７はセレクタ７６から“１”
が出力されると、インバータチェーン７の出力を選択
し、インバータチェーン７をリングオシレータに組み入
れる。
７１1 〜７１4 と、ＡＮＤゲート７２1 〜７２4 と、Ｎ
ＡＮＤゲート７３1 〜７３5 ，７４と、Ｄフリップフロ
ップ７５と、セレクタ７６で構成されている。Ｄフリッ
プフロップ７１ 1 〜７１4 はそれぞれ分周回路４０のカ
ウンタ４１の出力Ｑ０〜Ｑ４をラッチする。ＡＮＤゲー
ト７２1 はＤフリップフロップ７１1 のＱ出力の反転と
Ｄフリップフロップ７１2 のＱ出力のアンドをとり、カ
ウンタ４１のカウント値が２，６，１０，１４のとき
“１”を出力する。ＡＮＤゲート７２2 はＤフリップフ
ロップ７１1 ，７１2 のＱ出力の反転とＤフリップフロ
ップ７１3 のＱ出力の論理積をとり、カウンタ４１のカ
ウント値が４，１２のとき“１”を出力する。ＡＮＤゲ
ート７２3 はＤフリップフロップ７１1 ，〜 ，７１3
のＱ出力の反転とＤフリップフロップ７１4 の論理積を
とり、カウンタ４１のカウント値が８のとき“１”を出
力する。ＡＮＤゲート７２4 はＤフリップフロップ７１
1 〜７１4 のＱ出力の論理積をとり、カウンタ４１のカ
ウント値が１５のとき、“１”を出力する。ＮＡＮＤゲ
ート７３1 はＤフリップフロップ７１1 のＱ出力とＤフ
リップフロップ７１4 のＱ出力の反転と制御ビットＣ４
の出力の論理積の反転をとり、制御ビットＣ４が１でカ
ウンタ４１のカウント値が１，３，５，７，９，１１，
１３のとき“０”を出力する。ＮＡＮＤゲート７３2 は
ＡＮＤゲート７２1の出力と制御ビットＣ３の出力の論
理積の反転をとり、制御ビットＣ３が“１”で、カウン
タ４１のカウント値が２，６，１０のとき“０”を出力
する。ＮＡＮＤゲート７３3 はＡＮＤゲート７２2の出
力と制御ビットＣ２の出力の論理積の反転をとり、制御
ビットＣ２が“１”で、カウンタ４１のカウント値が
４，１２のとき“０”を出力する。ＮＡＮＤゲート７３
4はＡＮＤゲ−ト７２3の出力と制御ビットＣ１の出力の
論理積の反転をとり、カウンタ４１のカウント値が８の
とき、”０”を出力する。ＮＡＮＤゲート７３5 はＡＮ
Ｄゲート７２4 の出力とインバ−タ８０による位相比較
回路３０の出力ＰＨの反転の論理積の反転をとり、カウ
ンタ４１のカウント値が１５で、入力クロック信号Ｓ３
に対して発振クロック信号Ｓ１の位相が遅れている場合
に、“０”を出力する。ＮＡＮＤゲート７４はＮＡＮＤ
ゲート７３1 〜７３5 の出力の論理積の反転をとり、Ｎ
ＡＮＤゲート７３1〜７３5 のいずれかの出力が“０”
のとき“１”を出力する。Ｄフリップフロップ７５はＮ
ＡＮＤゲート７４の出力をラッチする。セレクタ７６は
例えば３０．４８ＭＨｚの発振クロック信号Ｓ１が
“１”ときは制御ビットＣ５の出力を選択し、例えば３
０．４８ＭＨｚの発振クロック信号Ｓ１が“０”のとき
はＤフリップフロップ７５の出力を選択し、セレクタ１
７を制御する。セレクタ１７はセレクタ７６から“１”
が出力されると、インバータチェーン７の出力を選択
し、インバータチェーン７をリングオシレータに組み入
れる。
【００２３】最後に、安定化制御について説明する。以
上述べた制御のみを実施した場合、リングオシレータ
は、アップ／ダウンカウンタ６０による積分、リングオ
シレータの発振周波数を位相に換算する際の積分とによ
って２次遅れの系となり、制御が不安定となる。これを
防止するためにはアップ／ダウンカウンタ６０による積
分がない制御パスを付加するのが一つの手段である。そ
こで、小数点制御・安定化制御回路７０では、位相比較
回路３０の出力ＰＨからアップ／ダウンカウンタ６０を
介さずに、発振クロック信号Ｓ１の位相が進んでいる場
合にはインバータチェーン７がリングオシレータに組み
入れられる回数が多くなるような制御パス（位相比較回
路３０→インバータ８０→ＮＡＮＤゲート７３5 →ＮＡ
ＮＤゲート７４）が構成されている。
上述べた制御のみを実施した場合、リングオシレータ
は、アップ／ダウンカウンタ６０による積分、リングオ
シレータの発振周波数を位相に換算する際の積分とによ
って２次遅れの系となり、制御が不安定となる。これを
防止するためにはアップ／ダウンカウンタ６０による積
分がない制御パスを付加するのが一つの手段である。そ
こで、小数点制御・安定化制御回路７０では、位相比較
回路３０の出力ＰＨからアップ／ダウンカウンタ６０を
介さずに、発振クロック信号Ｓ１の位相が進んでいる場
合にはインバータチェーン７がリングオシレータに組み
入れられる回数が多くなるような制御パス（位相比較回
路３０→インバータ８０→ＮＡＮＤゲート７３5 →ＮＡ
ＮＤゲート７４）が構成されている。
【００２４】図２はリングオシレータのインバータ段数
の制御をアップ／ダウンカウンタ６０のみで行なった場
合に、入力クロック信号Ｓ３に６ｎｓの位相ジャンプが
発生した後の、発振クロック信号Ｓ２の位相の進み／遅
れ、アップ／ダウンカウンタ６０の値（上段）、周期
（下段）を示している。なお、入力クロック信号Ｓ３の
周期は実際は４８８ｎｓであるが、説明の都合上、５０
０ｎｓに近似している。周期Ｔ2 に入力クロック信号Ｓ
３に６ｎｓの位相ジャンプが発生すると、発振クロック
信号Ｓ２の位相が進むためアップ／ダウンカウンタ６０
のカウント値が＋１ずつされ、周期Ｔ5 でカウント値が
５０３（周期も同じ５０３ｎｓ）になったところで発振
クロック信号Ｓ２は入力クロック信号Ｓ３と位相が同期
する。しかし、次の周期Ｔ6 では今度は発振クロック信
号Ｓ２の位相が遅れるため、アップ／ダウンカウンタ６
０のカウント値が−１ずつされ、周期Ｔ12でカウント値
が４９７になったところで発振クロック信号Ｓ２は入力
クロック信号Ｓ３と位相が同期する。しかし、次の周期
Ｔ13では発振クロック信号Ｓ２の位相が再び進み、アッ
プ／ダウンカウンタ６０のカウント値が＋１ずつされ、
周期Ｔ19でアップ／ダウンカウンタ６０のカウント値が
５０３になったところで発振クロック信号Ｓ２は入力ク
ロック信号Ｓ３と位相が同期する。以後、発振クロック
信号Ｓ２の位相は遅れ→同期→進みを繰り返し、振動的
で収束しない。
の制御をアップ／ダウンカウンタ６０のみで行なった場
合に、入力クロック信号Ｓ３に６ｎｓの位相ジャンプが
発生した後の、発振クロック信号Ｓ２の位相の進み／遅
れ、アップ／ダウンカウンタ６０の値（上段）、周期
（下段）を示している。なお、入力クロック信号Ｓ３の
周期は実際は４８８ｎｓであるが、説明の都合上、５０
０ｎｓに近似している。周期Ｔ2 に入力クロック信号Ｓ
３に６ｎｓの位相ジャンプが発生すると、発振クロック
信号Ｓ２の位相が進むためアップ／ダウンカウンタ６０
のカウント値が＋１ずつされ、周期Ｔ5 でカウント値が
５０３（周期も同じ５０３ｎｓ）になったところで発振
クロック信号Ｓ２は入力クロック信号Ｓ３と位相が同期
する。しかし、次の周期Ｔ6 では今度は発振クロック信
号Ｓ２の位相が遅れるため、アップ／ダウンカウンタ６
０のカウント値が−１ずつされ、周期Ｔ12でカウント値
が４９７になったところで発振クロック信号Ｓ２は入力
クロック信号Ｓ３と位相が同期する。しかし、次の周期
Ｔ13では発振クロック信号Ｓ２の位相が再び進み、アッ
プ／ダウンカウンタ６０のカウント値が＋１ずつされ、
周期Ｔ19でアップ／ダウンカウンタ６０のカウント値が
５０３になったところで発振クロック信号Ｓ２は入力ク
ロック信号Ｓ３と位相が同期する。以後、発振クロック
信号Ｓ２の位相は遅れ→同期→進みを繰り返し、振動的
で収束しない。
【００２５】図３はリングオシレータのインバータ段数
の制御にアップ／ダウンカウンタ６０と前述した安定化
制御を併用した場合に、図２と同様に入力クロック信号
Ｓ３に６０ｎｓの位相ジャンプが発生した後の、発振ク
ロック信号Ｓ２の位相の進み／遅れ、アップ／ダウンカ
ウンタ６０の値（上段）、周期（中段）および安定化制
御の値（下段）を示している。
の制御にアップ／ダウンカウンタ６０と前述した安定化
制御を併用した場合に、図２と同様に入力クロック信号
Ｓ３に６０ｎｓの位相ジャンプが発生した後の、発振ク
ロック信号Ｓ２の位相の進み／遅れ、アップ／ダウンカ
ウンタ６０の値（上段）、周期（中段）および安定化制
御の値（下段）を示している。
【００２６】周期Ｔ2 に入力クロック信号Ｓ３に６ｎｓ
の位相ジャンプが発生すると、発振クロック信号Ｓ２の
位相が進むため、次の周期Ｔ3 でアップ／ダウンカウン
タ６０のカウント値が＋１されるとともに安定化制御に
より周期が＋１されて、周期は５０２ｎｓとなる。発振
クロック信号Ｓ２の位相は未だ進んでいるので、周期Ｔ
4 でアップ／ダウンカウンタ６０のカウント値がさらに
＋１されるとともに、安定化制御により周期が＋１され
て、周期は５０３ｎｓとなる。発振クロック信号Ｓ２の
位相は未だ進んでいるので、次の周期Ｔ5 でアップ／ダ
ウンカウンタ６０による制御と安定化制御によりアップ
／ダウンカウンタ６０のカウント値は５０３、周期は５
０４ｎｓとなるが、発振クロック信号Ｓ２の位相は今度
は遅れとなる。したがって、以降アップ／ダウンカウン
タ６０のカウント値がー１ずつされ、安定化制御は行な
われない。周期Ｔ11で、発振クロック信号Ｓ２は入力ク
ロック信号Ｓ３と位相が同期するが、次の周期Ｔ12では
発振クロック信号Ｓ２の位相が再び進むため、周期Ｔ13
以降アップ／ダウンカウンタ６０のカウント値が＋１ず
つされていく。以降、同様に、発振クロック信号Ｓ２の
位相が進んでいるときは安定化制御が行なわれ、発振ク
ロック信号Ｓ２の位相が遅れているときは安定化制御が
行なわれない。そして周期Ｔ29でアップ／ダウンカウン
タ６０のカウント値が５００、発振クロック信号Ｓ２の
周期が５０１ｎｓになったところで発振クロック信号Ｓ
２は入力クロック信号Ｓ３と位相が同期する。そして次
の周期Ｔ30ではアップ／ダウンカウンタ６０のカウント
値が５００、発振クロック信号Ｓ２の周期が５００ｎｓ
になり、振動（位相の遅れ／進み）は収束する。
の位相ジャンプが発生すると、発振クロック信号Ｓ２の
位相が進むため、次の周期Ｔ3 でアップ／ダウンカウン
タ６０のカウント値が＋１されるとともに安定化制御に
より周期が＋１されて、周期は５０２ｎｓとなる。発振
クロック信号Ｓ２の位相は未だ進んでいるので、周期Ｔ
4 でアップ／ダウンカウンタ６０のカウント値がさらに
＋１されるとともに、安定化制御により周期が＋１され
て、周期は５０３ｎｓとなる。発振クロック信号Ｓ２の
位相は未だ進んでいるので、次の周期Ｔ5 でアップ／ダ
ウンカウンタ６０による制御と安定化制御によりアップ
／ダウンカウンタ６０のカウント値は５０３、周期は５
０４ｎｓとなるが、発振クロック信号Ｓ２の位相は今度
は遅れとなる。したがって、以降アップ／ダウンカウン
タ６０のカウント値がー１ずつされ、安定化制御は行な
われない。周期Ｔ11で、発振クロック信号Ｓ２は入力ク
ロック信号Ｓ３と位相が同期するが、次の周期Ｔ12では
発振クロック信号Ｓ２の位相が再び進むため、周期Ｔ13
以降アップ／ダウンカウンタ６０のカウント値が＋１ず
つされていく。以降、同様に、発振クロック信号Ｓ２の
位相が進んでいるときは安定化制御が行なわれ、発振ク
ロック信号Ｓ２の位相が遅れているときは安定化制御が
行なわれない。そして周期Ｔ29でアップ／ダウンカウン
タ６０のカウント値が５００、発振クロック信号Ｓ２の
周期が５０１ｎｓになったところで発振クロック信号Ｓ
２は入力クロック信号Ｓ３と位相が同期する。そして次
の周期Ｔ30ではアップ／ダウンカウンタ６０のカウント
値が５００、発振クロック信号Ｓ２の周期が５００ｎｓ
になり、振動（位相の遅れ／進み）は収束する。
【００２７】
【発明の効果】以上説明したように本発明は、以下に示
すような効果がある。 （１）請求項１の発明は、２1 個，２2 個，…，２n 個
のインバータ素子が直列接続されたインバータチェーン
と、これらに対応したセレクタと、奇数個のインバータ
素子が直列接続されたインバータチェーンでリングオシ
レータを構成することにより、位相同期発振回路をＣＭ
ＯＳディジタル回路で構成できる。 （２）請求項５の発明は、２個のインバータ素子が直列
接続されたインバータチェーンと、これに対応するセレ
クタを有し、リングオシレータを巡回する変化点が約２
m回巡回する間に１回だけ該インバータチェーンをリン
グオシレータに組み入れることにより、ジッタの少ない
位相同期発振回路が得られる。
すような効果がある。 （１）請求項１の発明は、２1 個，２2 個，…，２n 個
のインバータ素子が直列接続されたインバータチェーン
と、これらに対応したセレクタと、奇数個のインバータ
素子が直列接続されたインバータチェーンでリングオシ
レータを構成することにより、位相同期発振回路をＣＭ
ＯＳディジタル回路で構成できる。 （２）請求項５の発明は、２個のインバータ素子が直列
接続されたインバータチェーンと、これに対応するセレ
クタを有し、リングオシレータを巡回する変化点が約２
m回巡回する間に１回だけ該インバータチェーンをリン
グオシレータに組み入れることにより、ジッタの少ない
位相同期発振回路が得られる。
【図１】本発明の一実施例の位相同期発振回路の回路図
である。
である。
【図２】リングオシレータのインバータ段数の制御をア
ップ／ダウンカウンタ６０のみで行なった場合に、入力
クロック信号Ｓ３に６ｎｓの位相ジャンプが発生した後
の、発振クロック信号Ｓ２の位相の進み／遅れ、アップ
／ダウンカウンタ６０の値（上段）、周期（下段）を示
す図である。
ップ／ダウンカウンタ６０のみで行なった場合に、入力
クロック信号Ｓ３に６ｎｓの位相ジャンプが発生した後
の、発振クロック信号Ｓ２の位相の進み／遅れ、アップ
／ダウンカウンタ６０の値（上段）、周期（下段）を示
す図である。
【図３】リングオシレータのインバータ段数の制御にア
ップ／ダウンカウンタ６０と安定化制御を併用した場合
に、図２と同様に入力クロック信号Ｓ３に６０ｎｓの位
相ジャンプが発生した後の、発振クロック信号Ｓ２の位
相の進み／遅れ、アップ／ダウンカウンタ６０の値（上
段）、周期（中段）および安定化制御の値（下段）を示
す図である。
ップ／ダウンカウンタ６０と安定化制御を併用した場合
に、図２と同様に入力クロック信号Ｓ３に６０ｎｓの位
相ジャンプが発生した後の、発振クロック信号Ｓ２の位
相の進み／遅れ、アップ／ダウンカウンタ６０の値（上
段）、周期（中段）および安定化制御の値（下段）を示
す図である。
１〜７ インバータチェーン １１〜１６ セレクタ ２１〜２５ Ｄフリップフロップ ３０ 位相比較回路 ４０ 分周回路 ４１ カウンタ ４２ ＡＮＤゲート ４３ Ｄフリップフロップ ５０ Ｄフリップフロップ ６０ アップ／ダウンカウンタ ７０ 小数点制御・安定化制御回路 ７１1 〜７１4 Ｄフリップフロップ ７２1 〜７２4 ＡＮＤゲート ７３1 〜７３5 ，７４ ＮＡＮＤゲート ７５ Ｄフリップフロップ ７６ セレクタ ８０ インバータ Ｓ１ リングオシレータの発振クロック信号 Ｓ２ 発振クロック信号Ｓ１を１５分周した信号 Ｓ３ 入力クロック信号 ＰＨ 位相比較回路３０の出力
Claims (6)
- 【請求項１】 それぞれ２1 個，２2 個，・・・，２n
（ｎ≧２）個のインバータ素子が直列に接続された第
１，第２，・・・，第ｎのインバータチェーンと、奇数個
のインバータ素子が直列に接続された第（ｎ＋１）のイ
ンバータチェーンと、それぞれ第１〜第ｎのインバータ
チェーンに対応し、第１〜第ｎのインバータチェーンの
入力または出力を切り換え出力する第１〜第ｎのセレク
タとを有し、第１〜第ｎのインバータチェーンと第１〜
第ｎのセレクタの各対と第（ｎ＋１）のインバータチェ
ーンがリング状に接続されてなるリングオシレータと、 入力クロック信号の位相と前記リングオシレータの発振
クロック信号の周波数の位相を比較する位相比較回路
と、 前記位相比較回路の出力を入力し、前記発振クロック信
号が前記入力クロック信号に同期するように前記セレク
タを制御する制御回路とを有する位相同期発振回路。 - 【請求項２】 前記セレクタの切り替えは、リングオシ
レータを巡回する変化信号が、第（ｎ＋１）のインバー
タチェーンを通過中に行われるように構成されている請
求項１記載の位相同期発振回路。 - 【請求項３】 前記制御回路はアップ／ダウンカウンタ
を有し、該アップ／ダウンカウンタは前記位相比較回路
の出力に応じて前記発振クロック信号をアップ／ダウン
カウントし、該カウンタの桁の小さいビットから順に第
１〜第ｎのセレクタを制御するように構成されている請
求項１または２記載の位相同期発振回路。 - 【請求項４】 前記位相比較回路は、データ入力端子と
クロック入力端子とを有するＤフリップフロップにより
構成され、前記発振クロック信号をクロック入力端子に
入力し、前記入力クロック信号をデータ入力端子に入力
する請求項１から３のいずれか１項記載の位相同期発振
回路。 - 【請求項５】 前記リングオシレータはさらに、２個の
インバータ素子を直列に接続した第（ｎ＋２）のインバ
ータチェーンと、第（ｎ＋２）のインバータチェーンの
入力または出力を切り替え出力する第（ｎ＋１）のセレ
クタとを有し、前記アップ／ダウンカウンタの第１のセ
レクタを切り替えるビットよりもｍビット下の信号によ
り、リングオシレータを巡回する変化信号が約２m回巡
回する間に１回だけ第（ｎ＋２）のインバータチェーン
をリングオシレータに組み入れるように第（ｎ＋１）の
セレクタを制御する請求項３記載の位相同期発振回路。 - 【請求項６】 前記制御回路は、前記位相比較回路の出
力により第（ｎ＋１）のセレクタを制御するよう構成さ
れている請求項５記載の位相同期発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122897A JP2596313B2 (ja) | 1993-05-25 | 1993-05-25 | 位相同期発振回路 |
| US08/248,254 US5490182A (en) | 1993-05-25 | 1994-05-24 | Phase-locked loop circuit having ring oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122897A JP2596313B2 (ja) | 1993-05-25 | 1993-05-25 | 位相同期発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334515A true JPH06334515A (ja) | 1994-12-02 |
| JP2596313B2 JP2596313B2 (ja) | 1997-04-02 |
Family
ID=14847331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122897A Expired - Lifetime JP2596313B2 (ja) | 1993-05-25 | 1993-05-25 | 位相同期発振回路 |
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1993
- 1993-05-25 JP JP5122897A patent/JP2596313B2/ja not_active Expired - Lifetime
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1994
- 1994-05-24 US US08/248,254 patent/US5490182A/en not_active Expired - Fee Related
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| JP2596313B2 (ja) | 1997-04-02 |
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