JPS63135880A

JPS63135880A - 集積回路

Info

Publication number: JPS63135880A
Application number: JP61283942A
Authority: JP
Inventors: Takashi Onodera; 岳志小野寺; Kazutoshi Shimizume; 和年清水目; Morio Sato; 守男佐藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-11-28
Filing date: 1986-11-28
Publication date: 1988-06-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、スキャンパス試験法により回路試験を行え
る集積回路に関する。

〔発明の概要〕

この発明は、スキャンパス試験法により回路試験を行え
る集積回路において、２ポートフリップフロップ回路の
出力端子にラッチ回路を接続することにより、論理的設
計制約を受けずにスキャンバス試験を行える集積回路を
実現できるようにしたものである。

〔従来の技術〕

ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成されている。

ＬＳＩ（大規模集積回路）では、回路規模が非常に大き
くなると、同一チップ上に配置されるフリップフロップ
及び組合わせゲート回路の数が非常に多くなり、そのた
め、その良否を判定するための試験が難しくなる。

ＬＳＩの試験は、従来、試験パターンをＬＳＩに与え、
ＬＳＩの内部状態を設定し、ＬＳＩの出カバターンと期
待値と比較してその良否を判定するようになされている
。ＬＳＩの中で試験パターンが入力される入力端子と信
号的に近接する内部論理は、任意に状態を設定すること
は容易であるが、その結果を出力することは難しい、即
ち、コントロールアビリティ　（制御容易性）は良好で
あるが、オブザーブアビリティ　（観測容易性）が良く
ない。一方、出力端子と信号的に近接する部分は、その
出力を観測することは容易であるが、内部論理を任意に
設定することは難しい。即ち、オプザープアビリティは
良好であるが、コントロールアビリティが良くない。

そこで、ＬＳＩの試験を効率的に行う方法がいくつか提
案されている。その１つは、ブロックアイソレーション
法である。ブロックアイソレーション法では、ＬＳＩの
内部が複数ブロックに分割される。そして、ｔ、ｓｒｉ
内部に各ブロックからの入出力信号を選択するセレクタ
を配設し、入力端子からの人力信号を夫々セレクタを介
して各ブロックに直接供給でき、各ブロックの出力信号
を夫々セレクタを介して直接取り出せるようになされて
いる。各ブロック毎の試験を行っていくことにより、Ｌ
ＳＩ全体の試験を行うことが可能となる。

ところが、ブロックアイソレーション法ではＬＳＩの内
部が複数分割され、これらのブロックの夫々から人出力
線が導出されるため、配線量が増大するという問題があ
る。また、ブロックの人出力信号線数がＬＳＩの端子数
より多い場合には適用できないという欠点がある。

また、ＬＳＩの試験を効率的に行う方法として、スキャ
ンパス試験法が提案されている。スキャンバス試験法で
は、ＬＳＩの動作モードとしてノーマルモードとは別個
にスキャンモードが設けられている。スキャンモードで
は、ＬＳＩの中のフリップフロップがシフトレジスタと
して機能される。

これにより、各フリップフロップに組合わせゲート回路
をパスしてデータが転送され、各フリップフロップが任
意の状態に設定可能となる。また、各フリップフロップ
の出力は、スキャンモードで組合わせゲート回路をパス
して転送され、出力端子から取り出せる。

即ち、第６図においてＧ５１．Ｇ５２．Ｇ５３が組合わ
せゲート回路、Ｆ５１．Ｆ５２．Ｆ１ａがＤフリップフ
ロップ、Ｓ５１．Ｓ５２．Ｓ５３がセレクタである。セ
レクタＳ５１には入力端子５１からテストデータが供給
されると共に、組合わせゲート回路Ｇ５１の出力が供給
される。セレクタＳ５２にはフリップフロップＦ５１の
出力が供給されると共に、組合わせゲート回路Ｇ５２の
出力が供給される。セレクタＳ５３にはフリップフロッ
プＦ５２の出力が供給されると共に、組合わせゲート回
ＦａｒＧ５３の出力が供給される。

セレクタ５５１−３５３は、端子５２に与えられるモー
ド切換え信号により制御される。ノーマルモードでは、
フリップフロップＦ５１にセレクタＳ５１を介して組合
わせゲート回路Ｇ５１の出力が供給され、フリップフロ
ップＦ５２にセレクタＳ５２を介して組合わせゲート回
路Ｇ５２の出力が供給され、フリップフロップＦ５３に
セレクタＳ５３を介して組合わせゲート回路０５３の出
力が供給される。

スキャンモードでは、フリップフロップＦ５１にセレク
タ３５１を介して入力端子５１からのテストデータが供
給され、フリップフロップＦ５２にセレクタＳ５２を介
してフリップフロップＦ５１の出力が供給され、フリッ
プフロラ１Ｆ５３にセレクタＳ５３を介してフリップフ
ロップＦ５２の出力が供給される。フリップフロップＦ
５１〜Ｆ５３のクロック入力端子Ｃには端子５３からク
ロックが供給される。

スキャンパス試験を行う場合には、先ず、動作モードが
スキャンモードに設定され、入力端子５１からテストデ
ータが与えられる。このテストデータがフリップフロッ
プＦ５１−Ｆ５３に転送され、各フリップフロラ１Ｆ５
１−Ｆ５３の状態が設定される０次に、動作モードがノ
ーマルモードに設定され、組合わせゲート回路Ｇ５１−
Ｇ５３の出力がフリップフロップＦ５１〜Ｆ５３に取り
込まれる。そして、動作モードがテストモードに設定さ
れ、各フリップフロップＦ５１−Ｆ５３の出力が出力端
子５４から取り出される。出力端子５４から取り出され
る出力データと期待値とが比較され、その良否が判定さ
れる。

〔発明が解決しようとする問題点〕

スキャンパス試験法を行える集積回路を構成する場合、
従来、スキャンバス経路を付加する前の論理回路にいく
つかの論理的設計制約があった。

集積回路を開発していく際には、この論理的設計制約を
考慮し、論理的設計制約を受けている回路が生じてしま
った場合には、他の回路に置き換えるようにしなければ
ならなかった。

例えば、第７図に示すように、フリップフロップＦ６１
の出力と入力端子６１からのクロックとをＯＲゲート６
２に供給し、ＯＲゲート６２の出力をフリップフロップ
Ｆ６１のクロック入力端子Ｃに供給するような構成は規
則違反である。なぜなら、この場合、フリップフロップ
Ｆ６１の出力がハイレベルに維持されていると、入力端
子６１にクロックを供給してもフリップフロップＦ６２
のクロック入力端子Ｃにはハイレベルが供給されたまま
となり、データを取り込めなくなる。また、フリップフ
ロップＦ６１の出力が変化すると、入力端子６１にクロ
ックを供給しなくてもデータを取り込んでしまう、この
ため、集積回路上のフリップフロップの状態をスキャン
モードでテストデータを転送して設定し、ノーマルモー
ドで組合わせゲート回路にフリップフロップの出力を与
え、組合わせゲート回路の出力をフリップフロップに取
り込んでスキャンバス試験を行う際、スキャンモードで
フリップフロップ間をデータが転送できなくなったり、
ＯＲゲート６２からクロックが出力されず、組合わせゲ
ート回路Ｇ６１の出力をフリップフロップＦ６２に取り
込めない場合が生じる。

また、組合わせゲート回路中に、第８図に示すように、
ＮＡＮＤゲート７３の出力をＮＡＮＤゲート７１にフィ
ードバックし、ＮＡＮＤゲート７１の出力を、ＯＲゲー
ト７２を介してＮＡＮＤゲート７３に供給するような順
序回路が含まれていてはならない。順序回路では、過去
の出力に応じて次の出力が決まる。即ち、ＯＲゲート７
２の一方の入力端子にｒＯＪが供給され、ＮＡＮＤゲー
ト７３の一方の入力端子にｒｌＪが供給されていて、Ｎ
ＡＮＤゲー１−７１の一方の入力端子に「１」を供給す
るものとする。この時、Ｎ　Ａ　Ｎ　Ｄゲート７３の過
去の出力がｒｌＪならば、ＮＡＮＤゲート７１の出力が
「０」になり、ＯＲゲート７２の出力が「０」になり、
ＮＡＮＤゲート７３の出力が「１」になる。ＮＡＮＤゲ
ート７３の過去の出力がｒＯＪならば、ＮＡＮＤゲート
７１の出力がｒｌＪになり、ＯＲゲート７２の出力が「
ｌ」になり、ＮＡＮＤゲート７３の出力が「０」になる
。

例えば、第６図において、入力端子５１からのデータを
スキャンモードで転送し、フリップフロップＦ５１−Ｆ
５３を夫々全てｒｌＪに設定し、ノーマルモードで組合
わせゲート回路Ｇ５１〜Ｇ５３の出力をフリップフロッ
プＦ５１〜Ｆ５３に取り込み、スキャンモードで出力端
子５４からスキャンアウトしてスキャンバス試験を行う
とする。

ところが、フリップフロップＦ５１〜Ｆ５３を全てｒｌ
Ｊに設定するには、入力端子５１に「１１１」のデータ
をシリアルで供給していかなければならず、フリップフ
ロップＦ５１−Ｆ５３の状態を１度に全て「１」に設定
できない。つまり、この場合、フリップフロップＦ５１
〜Ｆ５３の状態をｒｌＪ　　ｒｌＪ　　ｒｌＪにするに
は、フリップフロップＦ５１−Ｆ５３が夫々ｒＯＪ　　
ｒＯＪ　　ｒＯＪの状態から、フリップフロップＦ５１
〜Ｆ５３が夫々ｒｌＪ　　ｒＯＪ　　ｒＯＪの状態、フ
リップフロップＦ５１〜Ｆ５３が夫々ｒｌＪ　ｒｌＪ　
ｒＱＪの状態を経る必要があ°る。このようにデータを
スキャンインしている最中にも、フリップフロップＦ５
１〜Ｆ５３の出力は変化し、これらのフリップフロップ
Ｆ５１〜Ｆ５３の出力が組合わせゲート回路Ｇ５１〜０
５３に入力されている。このため、例えば組み合わせゲ
ート回路Ｇ５２中に順序回路が含まれているとすると、
組合わせゲート回路Ｇ５２の入力もこれらの状態を経て
変化してしまう。

したがって、その結果は、組合わせゲート回路０５１〜
Ｇ５３を１度に全てｒｌＪのデータに設定した場合と違
ってしまう場合がある。

上述したような論理的設計制約を受ける回路構成は、通
常の回路設計時に良く現れる。このように論理的設計制
約を受ける回路が生じた際、これを他の回路に置き換え
ていくことは、多大な労力が必要になると共に、これに
より回路構成が複雑化したり、回路規模が大型化したり
する場合がある。また、他の回路に置き換えられない場
合もある。

また、従来のスキャンパス試験を行える集積回路には、
ＲＳフリップフロップを組み込むことができなかった。

スキャンパス試験法では、テスト時にフリップフロップ
がシフトレジスタ接続されるため、スキャンパス試験を
行う際にはＤフリップフロップとして機能できるように
する必要がある。そこで、Ｄフリップフコツブにセント
・リセット端子を設けることが考えられる。

ところが、従来のスキャンパス試験を行える集積回路で
は、フリップフロップにセット・リセット端子を設ける
ことができなかった。つまり、第９図においてフリップ
フロップＦ８１には「０」がスキャンパス経路ＳＬを介
してスキャンインされており、組合わせゲート回路Ｇ８
１からセレクタ３８１を介してフリップフロップＦ８１
に供給されるデータＤＡＩがｒＬＪとされ、組合わせゲ
ート回路Ｇ８１からセレクタＳ８２を介してフリップフ
ロップＦ８２に供給されるデータＤＡ２がｒｌＪとされ
ているとする。この時、ノーマルモードでクロック入力
端子５３にクロックを供給すると、フリップフロップＦ
８１に組合わせゲート回路Ｇ８１の出力が供給され、フ
リップフロップＦ８２に組合わせゲート回路Ｆ８２の出
力が供給され、フリップフロップＦ８１がｒｌＪに設定
され、フリップフロップＦ８２が「１」に設定されるは
ずである。ところが、フリップフロップＦ８１の出力が
「０」から「１」に変化することにより、フリップフロ
ップＦ８２がリセットされ、フリップフロップＦ８２が
「０」になってしまう。

回路の接続は正しいが、信号の伝搬スピードが遅いとい
う故障がある。このような故障を検出することが遅延テ
ストと呼ばれている。従来のスキャンパス試験を行える
集積回路では、この遅延テストを行うことができない場
合があった。

つまり、例えば第１０図において、フリップフロップＦ
９２の出力がＡＮＤゲート９０を介してセレクタＳ９３
．フリップフロップＦ９３に供給される経路りが「１」
から「０」に変化する時間が所定時間かどうかをテスト
するものとする。この場合、先ず、フリップフロップＦ
９１．Ｆ９２を共にｒｌＪのデータをスキャンインし、
その後、フリップフロップＦ９２の出力のみ「０」にし
、基準時間経過後にノーマルモードで端子５３からクロ
ックを供給し、フリップフロップＦ９３にＡＮＤゲート
９０の出力を取り込み、この取り込まれたデータをスキ
ャンアウトするようにして、基準時間内に経路りの状態
が変化したかを検査するようにすれば、経路りの遅延テ
ストを行える。ところが、フリップフロップＦ９２の出
力のみ「０」にするのは、スキャンイン動作では不可能
である。すなわち、フリップフロップＦ９１の出力がフ
リップフロップＦ９２．フリップフロップＦ９３を転送
されてスキャンパス経路ＳＬが形成されているので、ス
キャンパス動作でフリップフロップＦ９２の出力をｒＯ
Ｊにするには、フリップフロップＦ９１の出力を「Ｏ」
にしなければならない。組合わせゲート回路Ｇ９１の出
力をｒｌＪに、組合わせゲート回路Ｇ９２の出力をｒＯ
Ｊに設定することも考えられるが、この条件を求めるの
は多くの手間を要すると共に、実現不可能な場合もある
。

したがってこの発明の目的は、スキャンパス試験を行え
ると共に、元の回路に論理的設計制約を要求されない集
積回路を提供することにある。

この発明の他の目的は、ＲＳフリップフロップを組み込
んでスキャンパス試験を行える集積回路を提供すること
にある。

この発明の更に他の目的は、遅延テストを行える集積回
路を提供することにある。

〔問題点を解決するための手段〕

この発明は、第１及び第２のデータ入力端子と第１及び
第２のクロック入力端子と単一の出力端子とを有する２
ポートフリップフロップ回路の第１のデータ入力端子に
通常動作時のデータを人力、し、第２のデータ入力端子
にテストデータを入力し、第１のクロック入力端子に通
常動作時のクロックを供給し、第２のクロック入力端子
にテスト用クロックを供給し、出力端子を他の２ポート
フリップフロップ回路の第２のデータ入力端子に接続す
るようになすと共にラッチ回路を介して被テスト回路に
接続するようになし、第１及び第２のクロック入力端子
に供給されるクロック及びラッチ回路を制御することに
よって動作モードを制御するようにしたことを特徴とす
る集積回路である。

〔作用〕

ディジタル回路は、基本的にフリップフロ・ノブと組合
わせゲート回路とにより構成されてむする。

この発明が適用された集積回路は、基本回路Ｂと組合わ
せゲート回路Ｇとから構成されている。基本回路Ｂは、
２ポートフリツプフロ・ノブｌの出力端子にラッチ２を
接続し、クロック入力端子Ｃ２にＡＮＤゲート３の出力
端子を接続して構成される。この基本回路Ｂがフリップ
フロップが用ｌ／）られるべき位置に配置される。

フリップフロップの出力をラッチにラッチしておくこと
ができるので、組合わせゲート回路Ｇの入力を一定状態
に保持しておいてから、一度に変えることができる。こ
のため、組合わせケーート回路Ｇ中に順序回路が含まれ
ていても、動作試験を行える。また、種々の論理的設計
制約を受けずに集積回路を実現でき、設計の自由度が向
上される。

〔実施例〕

この発明の実施例について以下の順序で説明する。

ａ、全体構成及びスキャンパス試験す、ＲＳフリップフロップを組込んだ場合の説明Ｃ０組合わせゲート回路中に順序回路が含まれる場合の
説明ｄ、他のフリップフロップの出力がクロック入力される
場合の説明ａ、全体構成及びスキャンバス試験ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成されている。

この発明が通用された集積回路は、第１図に示すように
、基本回路Ｂと組合わせゲート回路Ｇとから構成されて
いる。基本回路Ｂは、フリップフロップが用いられるべ
き位置に配置される。このような基本回路Ｂを用いるこ
とにより、スキャンパス試験が可能となる。この際、元
の論理回路に論理的設計制約は殆ど要求されず、設計さ
れた論理回路をそのまま集積回路上に展開できる０例え
ば組合わせゲート回路Ｇ中に順序回路が含まれていても
良いし、また、フリップフロップのクロック入力端子に
他のフリップフロップの出力とクロック入力とのＯＲ出
力が供給されていても良い、ＲＳフリップフロップを組
込むこともできる。

基本回路Ｂは、第１図に示すように、フリ・ノブフロッ
プｌの出力端子Ｑをラッチ２のデータ入力端子りに接続
し、フリップフロップ１のり、ロック入力端子Ｃ，にＡ
ＮＤゲート３の出力端子を接続し、フリップフロップｌ
のリセット入力端子Ｒ及びセット入力端子ＳにＡＮＤゲ
ート４及び５の出力端子を接続して構成される。

２ポートフリツプフロツプｌは、２つのデータ入力端子
Ｄ＋、Ｄｚと、２つのクロック入力端子Ｃ１、Ｃ！と、
１つの出力端子Ｑとを有している。更に、このフリップ
・フロップ１は、リセット入力端子Ｒとセット入力端子
Ｓとを有している。このフリップフロップｌは、クロッ
ク入力端子Ｃ１にクロックが供給されると、データ入力
端子り、に供給されるデータに対するＤフリップフロッ
プとして動作し、クロック入力端子Ｃ２にクロックが供
給されると、データ入力端子Ｄ２に供給されるデータに
対するＤフリップフロップとして動作する。

このような動作を行う２ボートフリツプフロツプとして
は、例えば特願昭６１−５８９３１号明細書に示されて
いるものを用いることができる。更に、このフリップフ
ロップｌは、セット入力端子Ｓとリセット入力端子Ｒを
有し、セット入力端子Ｓにセット入力が供給されるとセ
ットされ、リセット入力端子Ｒにリセット入力が供給さ
れるとリセットされる。

ラッチ２は、ラッチパルス入力端子りにランチパルスが
供給されると、データ入力端子りに供給されるデータを
ラッチし、ラッチパルスがローレベルになってもそのデ
ータを保持している。ハイレベルのラッチパルスが供給
されている間では、データ入力端子りに供給されるデー
タが出力端子Ｑからそのまま出力される。

基本回路Ｂは、ノーマルモードでは組合わせゲート回路
Ｇの出力を取り込むフリップフロップとして動作する。

なお、この際、Ｄフリップフロップとして動作させるば
かりでなく、ＲＳＳフリップフロップして動作させるこ
ともできる。スキャンモードにすると、基本回路Ｂのフ
リップフロップ１がシフトレジスタとして機能され、組
合わせゲート回路Ｇを介して基本回路Ｂのフリップフロ
ップｌにシリアルでデータが転送される。即ち、入力端
子１１に供給されるテストデータＴＤがスキャンパス経
路ＳＬを介して転送され、出力端子１８からスキャンア
ウトされる。

このような基本回路Ｂを用いると、元の論理回路がどの
ように構成されていても、スキャンパス試験を行うこと
ができる。勿論、従来のスキャンパス試験を行うために
要求されていた元の回路に対する論理的設計制約が全て
満足されている場合には、従来のスキャンパス試験と同
様の手順でスキャンパス試験を行うことができる。

つまり、第２図において、Ｂ１〜Ｂ３が基本回路を示し
、Ｇ１−Ｇ３が組合わせゲート回路を示す。勿論、集積
回路上には基本回路Ｂ及び組合わせゲート回路Ｇが多数
配列されているが、説明を簡単とするため、集積回路上
の基本回路Ｂ１−８３及び組合わせゲート回路０１〜Ｇ
４について説明する。組合わせゲート回路０１〜Ｇ３は
、従来のスキャンパス試験を行える回路における論理的
設計制約を全て満足しているものとする。基本回路Ｂ１
のフリップフロップＩＡのデータ入力端子ＤＩには、入
力端子１１からテスト用のデータＴＤが供給され、基本
回路Ｂ２のフリップフロップＩＢのデータ入力端子Ｄ１
には、基本回路ＢｌのフリップフロップＩＡの出力が供
給され、基本回路Ｂ３のフリップフロップＩｃのデータ
入力端子り、には、基本回路Ｂ２のフリップフロップＩ
Ｂの出力が供給される。これにより、スキャンバス経路
ＳＬが形成される。

基本回路Ｂ１のフリップフロップｌＡのクロ７り入力端
子Ｃ１には、ＡＮＤゲート１６の出力が供給され、基本
回路Ｂ２のフリップフロップＩＢのクロック入力端子Ｃ
１には、ＡＮＤゲート１６の出力が供給され、基本回路
Ｂ３のフリップフロップＩＣのクロ７り入力端子Ｃ１に
は、ＡＮＤゲート１６の出力が供給される。

基本回路ＢｌのフリップフロップＩＡのデータ入力端子
り、には組合わせゲート回路Ｇ１の出力が供給され、基
本回路Ｂ２のフリップフロップｌＢのデータ入力端子Ｄ
２には組合わせゲート回路Ｇ２の出力が供給され、基本
回路Ｂ３のフリップフロップＩＣのデータ入力端子Ｄｔ
には組合わせゲート回路Ｇ３の出力が供給される。

基本回路Ｂ１のフリップフロップＩＡのクロック入力端
子Ｃ２にはＡＮＤゲート３Ａの出力が供給され、基本回
路Ｂ２のフリップフロップＩＢのクロック入力端子Ｃｔ
にはＡＮＤゲー）３Ｂの出力が供給され、基本回路Ｂ３
のフリップフロップＩＣのクロック入力端子ＣｔにはＡ
ＮＤゲート３Ｃの出力が供給される。

基本回路ＢｌのフリップフロップＩＡの出力端子Ｑの出
力がラッチ２Ａの入力端子りに供給されると共に、フリ
ップフロップＩＢの入力端子り。

に供給される。基本回路Ｂ２のフリップフ口ソブ１Ｂの
出力端子Ｑの出力がラッチ２Ｂの入力端子りに供給され
ると共に、フリップフロップＩＣの入力端子り、に供給
される。基本回路Ｂ３のフリップフロップＩＣの出力端
子Ｑの出力がランチ２Ｃの入力端子りに供給されると共
に、出力端子１８から取り出される。

ラッチ２Ａの出力端子Ｑ及びこの出力が組合わせゲート
回路Ｇ２に供給され、ラッチ２Ｂの出力端子Ｑ及びこの
出力が組合わせゲート回路Ｇ３に供給され、ランチ２Ｃ
の出力端子Ｑ及びｄの出力が他の組合わせゲート回路（
図示せず）に供給される。

端子１３に信号Ｓ１が供給され、この信号ＳＬがＡＮＤ
ゲート１６の一方の入力端子に供給されると共に、反転
されてＡＮＤゲート１７の一方の入力端子に供給される
。端子１４に信号Ｓ２が供給され、この信号Ｓ２がＡＮ
Ｄゲート１６の他方入力端子に供給されると共に、ＡＮ
Ｄゲート１７の他方の入力端子に供給される。ＡＮＤゲ
ート１６の出力がフリップフロップＩＡ〜ＩＣのクロッ
ク入力端子Ｃ１に供給される。ＡＮＤゲート１７の出力
がＡＮＤゲート３Ａ、４Ａ、５ＡＳＡＮＤゲート３Ｂ、
４Ｂ、５Ｂ、ＡＮＤゲート３Ｃ１４Ｃ，５Ｃに夫々供給
される。端子１５に信号Ｓ３が供給され、この信号Ｓ３
がラッチ２Ａ〜２Ｃの入力端子りに供給される。

（ｉｓｌをローレベル、信号Ｓ２をハイレベル、信号Ｓ
３をハイレベルにすると、基本回路Ｂｌ〜Ｂ３はノーマ
ルモードとなる。

つまり、ノーマルモードでは、端子１３に供給される信
号Ｓ１がローレベルとされ、端子１４に供給される信号
Ｓ２がハイレベルとされるので、ＡＮＤゲート１６の出
力がローレベルになり、ＡＮＤゲート１７の出力がハイ
レベルになる。ＡＮＤゲート１７の出力がハイレベルな
ので、基本回路８１〜Ｂ３におけるＡＮＤゲート３Ａ、
３Ｂ。

３Ｃが開き、ＡＮＤゲート３Ａ〜３Ｃを夫々介して端子
１２からのシステムクロックＮＣＫがフリップフロップ
ＩＡ−１ｃのクロック入力端子Ｃ２に夫々供給される。

一方、ＡＮＤゲー１−１６の出力がローレベルなので、
フリップフロップＩＡ。

ＩＢ、Ｉｃのクロック入力端子Ｃ８にはクロックがイ共
給されない。フリップフロップＩＡ〜ＩＣは、クロック
入力端子Ｃ２にクロックが供給されるとデータ入力端子
Ｄ２に供給されるデータに対するフリップフロップとし
て動作するので、フリップフロップＩＡ−１Ｇは、組合
わせゲート回路Ｇｌ〜Ｇ３に対するＤフリップフロップ
として動作する。また、信号Ｓ３がハイレベルとされて
いるので、フリップフロップＩＡ、ＩＢ、ＩＣの出力は
ラッチ２Ａ、２Ｂ、２Ｃを夫々通過して出力される。

なお、システムクロックＮＣＫは、個々の基本回路Ｂ１
−８３に対して夫々別のちのを用いても良い。

信号Ｓ１をハイレベル、信号Ｓ２をスキャンクロツタ、
信号Ｓ３をローレベルにすると、基本口！Ｂ１−Ｂ５は
スキャンモードとなる。

つまり、スキャンモードでは、端子１３に供給される信
号Ｓ１がハイレベルとされ、端子１４に信号Ｓ２として
スキャンクロツタが供給されるので、スキャンクロック
がＡＮＤゲート１６から出力される。このスキャンクロ
ックがＡＮＤゲート１６から基本回路Ｂ１〜Ｂ３におけ
るフリップフロップＩＡ〜ＩＣのクロック入力端子ＣＩ
に供給される。一方、端子１３からの信号Ｓｌがハイレ
ベルなので、ＡＮＤゲート１７の出力がローレベルにな
る。このため、ＡＮＤゲート３Ａ〜３Ｃが閉じ、システ
ムクロックＮＣＫがフリップフロップＩＡ〜ＩＣのクロ
ック入力端子Ｃｇに供給されなくなる。このため、フリ
ップフロップＩＡ−ＩＣは、入力端子り、に供給される
データに対するＤフリップフロップとして動作する。こ
れにより、フリップフロップＩＡ〜ＩＣがシフトレジス
タ接続となり、入力端子１１からのテストデータＴＤが
組合わせゲート回路Ｇｌ〜Ｇ３をパスしてスキャンバス
経路ＳＬを介してフリップフロップＩＡ〜ＩＣを転送さ
れ、出力端子１８から取り出される。この時、端子１５
からの信号Ｓ３はローレベルとされているので、フリッ
プフロップＩＡ−１Ｃにデータを転送している間でも、
組合わせゲート回路Ｇ２．Ｇ３に対する入力は変化しな
い。

フリップフロップＩＡ、ｌＢに設定されたデータは、端
子１５からの信号Ｓ３をハイレベルにすると、組合わせ
ゲート回路Ｇ２．Ｇ３に夫々一度に入力される。そして
、クロックＮＣＫがハイレベルの時、信号Ｓｌ及びＧ３
をローレベルにしておき、信号Ｓ２をローレベルからハ
イレベルに立上げると、組合わせゲート回路Ｇ１〜Ｇ３
の出力がフリップフロップＩＡ〜ＩＣに夫々取り込まれ
る。

スキャンバス試験では、以下のステップが繰り返されて
ＬＳＩの試験がなされる。

先ず、動作モードがスキャンモードに設定され、入力端
子１１にテストデータが与えられる。このテストデータ
がフリップフロップＩＡ−１ｃに転送され、各フリップ
フロップＩＡ−ＩＣの状態が設定される０次に、動作モ
ードがノーマルモードに設定され、組合わせゲート回路
０１〜Ｇ３の出力がフリップフロップＩ　Ａ　ＮＩ　Ｃ
に取り込まれる。

そして、動作モードがスキャンモードに設定され、各フ
リップフロップＩＡ〜ＩＣの出力が出力端子１８から取
り出される。出力端子１８から取り出される出力データ
と期待値とが比較され、その良否が判定される。

フリップフロップＩＡ−ＩＣの状態を設定した後、フリ
ップフロップＩＡ〜ＩＣの出力を組合わせゲート回路に
供給する際、信号Ｓ３をハイレベルにすると、フリップ
フロップＩＡ−ＩＣの出力がラッチ２Ａ〜２Ｃに夫々一
度にラッチされ、一度に設定されたデータを組合わせゲ
ート回路に供給することができる。

組合わせゲート回路Ｇｌ〜Ｇ３の出力をフリップフロッ
プＩＡ−１ｃに夫々取り込む際、信号Ｓ１及びＧ３をロ
ーレベルにしておき、信号Ｓ２をローレベルからハイレ
ベルに立上げると、レーシングを起こさず、組合わせゲ
ート回路Ｇ１−Ｇ３の出力をフリップフロップＩＡ−Ｉ
Ｃに夫々取り込むことができる。

ｂ、ＲＳフリップフロップを組込む場合の説明スキャン
バス経路には、従来、ＲＳフリップフロップを組込めな
かった。なぜなら、スキャンバス試験法では、テスト時
にフリップフロップがシフトレジスタ接続されるため、
フリップフロップとしてシフトレジスタを構成できるＤ
フリップフロップしか用いることができなかったからで
ある。

しかしながら、この基本回路Ｂを用いることによりＲＳ
フリップフロップを組込める。第３図はＲＳフリップフ
ロップを組込んだ例である。第３図において基本回路Ｂ
１２は、組合わせゲート回路Ｇ１２の出力によりセット
／リセットされるＲＳフリップフロップとして動作する
。ノーマル動作時には信号ＳＬがローレベルとされ、信
号Ｓ２がハイレベルとされ、信号Ｓ３がハイレベルとさ
れる。これにより、ＡＮＤゲート１７の出力がハイレベ
ルとなり、ＡＮＤゲート４Ｅ及び５Ｅが開き、組合わせ
ゲート回路Ｇ１２の出力がＡＮＤゲート４Ｅ及び５Ｅを
介してフリップフロップｌＥのリセット入力端子Ｒ及び
セット入力端子Ｓに供給される。

スキャン時には信号Ｓ１がローレベル、信号Ｓ２がスキ
ャンクロック、信号Ｓ３がローレベルとされる。これに
より、フリップフロップｌＤ〜ＩＦに組合わせゲート回
路Ｇ１１．Ｇ１２．Ｇ１３をバスしてデータが転送され
る。基本回路Ｂ１２のフリップフロップｌＥには、リセ
ット入力端子Ｒとセット入力端子Ｓが設けられているの
で、このようにスキャン回路の中にＲＳフリップフロッ
プを組込むことができる。

Ｃ４組合わせゲート回路中に順序回路が含まれる場合の
説明スキャンパス試験を行える集積回路では、従来、組合わ
せゲート回路中に順序回路が含まれないようにする必要
があった。この基本回路Ｂを用いることにより、組合わ
せゲート回路中に順序回路が含まれていてもスキャンバ
ス試験を行える。

つまり、第４図において組合わせゲート回路Ｇ２２に順
序回路が含まれているとする。スキャンバス試験を行う
際には、信号Ｓｌがハイレベル、信号Ｓ２がスキャンク
ロック、信号Ｓ３がローレベルとされる。そして、端子
１１からテストデータＴＤが供給される。このテストデ
ータＴＤがフリップフロップＩＧ、ＩＨ，ＩＩを転送さ
れ、フリップフロップＩＧ、ＬＨ，１１の状態が設定さ
れる。スキャンモードの時、信号Ｓ３がローレベルとさ
れている。このためラッチ２Ｇ、２Ｈ，２■にはデータ
がラッチされていて、スキャンバスを行っている時に、
組合わせゲート回路Ｇ２２゜Ｇ２３．Ｇ２４の入力デー
タが変化してしまうことがない。信号Ｓ３をハイレベル
にすると、フリップフロップＩＧ、ＩＨ，ＩＩに設定さ
れたデータが組合わせゲート回路Ｇ２２．Ｇ２３に一度
に入力される。そして、信号Ｓ１をローレベルにし、（
を号ｓ３をローレベルにし、信号Ｓ２にクロックを供給
すると、その立上がりで組合わせゲート回路Ｇ２１．Ｇ
２２．Ｇ２３の出力がフリップフロップＩＧ、ＩＨ，Ｉ
Ｉに取り込まれる。フリップフロップＩＧ、ＩＨ，１１
に組合わせゲート回路Ｇ２１．Ｇ２２．Ｇ２３の出力が
取り込まれたら、信号ｓ１がローレベル、信号Ｓ２がス
キャンクロック、信号Ｓ３がローレベルとされ、フリッ
プフロップＩＧ、ＩＨ，１１の出力が出力端子１８から
取り出される。この時にも、信号Ｓ３がローレベルとさ
れているので、組合わせゲート回路Ｇ２２、Ｇ２３．Ｇ
２４の入力は変化しない。

このように、スキャンイン及びスキャンアウトを行う際
に、各組合わせゲート回路Ｇ２１−Ｇ２４の入力は変化
しない。そして、フリップフロップＩＧ〜１■に設定さ
れたデータを一度に組合わせゲート回路Ｇ２２〜Ｇ２４
に入力させることができる。このため、スキャンイン及
びスキャンアウト時に順序回路を含む組合わせゲート回
路Ｇ２２の状態が変化しない。したがって、組合わせゲ
ート回路中に順序回路が含まれていても、スキャンパス
試験を行うことができる。

ｄ、他のフリップフロップの出力がクロック入力される
場合の説明スキャンパス試験を行える集積回路では、従来、第７図
に示したように、フリップフロップのクロック入力端子
に他のフリップフロップの出力とクロック入力とのＯＲ
出力を供給するようにすることはできなかった。この基
本回路Ｂを用いることにより、このような場合でもスキ
ャンパス試験を行える。

つまり、第５図において、基本回路Ｂ３１のラッチ２Ｊ
の出力かＯＲゲート４１の一方の入力端子に供給され、
ＯＲゲー）４１の他方の入力端子には端子１２からの信
号が供給される。ＯＲゲート４１の出力が基本回路Ｂ３
２のＡＮＤゲート３Ｋに供給される。スキャンパス試験
を行う際には、信号Ｓｌがハイレベル、信号Ｓ２がスキ
ャンクロック、信号Ｓ３がローレベルとされる。そして
、端子１１からテストデータＴＤが供給され、このテス
トデータＴＤがフリップフロップＩＪ、ＩＫ。

ＩＬを転送される。この時、信号Ｓ３がローレベルとさ
れていると共に、ＡＮＤゲート１７の出力がローレベル
なので、ＯＲゲート４１の出力はフリップフロップＩＫ
に供給されない、フリップフロップＩＪ、ＩＫ、ＬＬの
状態が設定されたら、このフリップフロップＩＪ、ＩＫ
、ＩＬのデータがラッチ２Ｊ、２に、２Ｌに夫々ラッチ
される。

そして、信号Ｓ１をローレベルにし、信号Ｓ３をローレ
ベルにし、信号Ｓ２にクロックを供給すると、その立上
がりで組合わせゲート回路Ｇ３１゜Ｇ３２．Ｇ３３の出
力がフリップフロップＩＪ。

ＩＫ、ＬＬに取り込まれる。この時、ＯＲゲート４１の
出力はハイレベルであれば、組合わせゲート回路Ｇ３２
の出力をフリップフロップＩＫに取り込むことができる
。ＯＲゲー）４１の出力をハイレベルにするには、ラッ
チ２Ｊにハイレベルをラッチしておけば良い。組合わせ
ゲート回路Ｇ３１、Ｇ３２．Ｇ３３の出力がフリップフ
ロップｌＪ、ＩＫ、ＩＬに取り込まれたら、信号Ｓｌが
ローレベル、信号Ｓ２がスキャンクロツタ、信号Ｓ３が
ローレベルとされ、スキャンモードに設定され、フリッ
プフロップ３１Ａ、３１Ｂ、３１Ｃの出力が出力端子１
８から取り出される。

〔発明の効果〕

この発明に依れば、フリップフロップの出力をラッチす
るラッチが設けられている。このため、組合わせゲート
回路の入力を必要に応じて一度に入力させることができ
、例えばスキャンイン、スキャンアウト時においては、
組合わせゲート回路の入力を一定に保持しておくことが
できる。これにより、元の論理回路に論理的設計制約が
殆ど要求されない０例えば、組合わせゲート回路中に順
序回路が含まれていても良いし、フリップフロップのク
ロック入力に他のフリップフロップの出力がＯＲゲート
を介して供給されていても良い。

このように、元の論理回路に論理的設計制約が殆ど要求
されないので、設計の自由度が向上される。設計の自由
度が向上されれば、回路設計が容易となると共に、回路
を小型化していくことが可能である。

また、このように、フリップフロ７プの出力を一度ラッ
チに蓄えておき、必要に応じてラッチの出力を組合わせ
ゲート回路に供給できるので、テストパターンの生成が
容易に行える。更に、この発明に依れば、フリップフロ
ップ出力を一度ラッチに蓄えておくことができるので、
遅延テストを行うこともできる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例における回路試験の説明に用いるブロ
ック図、第３図はこの発明の一実施例においてＲＳＳフ
リップフロップ含む場合の説明に用いるブロック図、第
４図はこの発明の一実施例において順序回路を含む場合
の説明に用いるブロック図、第５図はこの発明の一実施
例において他のフリップフロップの出力がクロック入力
される場合の説明に用いるブロック図、第６図は従来の
スキャンバス試験の説明に用いるブロック、図、第７図
及び第８図は従来のスキャンバス試験において定められ
ていた論理的設計制約の一例及び他の例を示すブロック
図、第９図及び第１０図は従来のスキャンバス試験を行
える集積回路の問題点を説明するためのブロック図であ
る。図面における主要な符号の説明１、ＩＡ〜ＩＬ：２ボートフリツプフロツプ、２．２Ａ
〜２Ｌ：ラッチ、　　１１：テストデータの入力端子、
　　Ｉ８：テストデータの出力端子。

Claims

【特許請求の範囲】

第１及び第２のデータ入力端子と第１及び第２のクロッ
ク入力端子と単一の出力端子とを有する２ポートフリッ
プフロップ回路の上記第１のデータ入力端子に通常動作
時のデータを入力し、上記第２のデータ入力端子にテス
トデータを入力し、上記第１のクロック入力端子に通常
動作時のクロックを供給し、上記第２のクロック入力端
子にテスト用クロックを供給し、上記出力端子を他の２
ポートフリップフロップ回路の第２のデータ入力端子に
接続するようになすと共にラッチ回路を介して被テスト
回路に接続するようになし、上記第１及び第２のクロッ
ク入力端子に供給されるクロック及び上記ラッチ回路を
制御することによって動作モードを制御するようにした
ことを特徴とする集積回路。