CN1138279C - 扫描路径形成电路 - Google Patents

Abstract

连接电路(CC)由选择器(2，3)和触发器(4)形成的。测试保持控制信号(thld)和移位方式控制信号(sm)分别开关地控制着选择器(2，3)。一个扫描输入端(si)连接至选择器(2)的数据输入0端，同时，触发器(4)的输出端连接至它的数据输入1端。选择器(2)的输出端连接至选择器(3)数据输入1端，输入端(d)连接至选择器(3)的数据输入0端，选择器(3)的输出端连接至触发器的一个输入端。触发器(4)的输出端还连接至扫描输出端(so)和连接电路(CC)的一输出端(q)，在常规操作中，通过输入端(d)输入数据，这样，提供了一种扫描路径形成电路，在常规操作中得到高速操作。

Description

扫描路径形成电路

本发明涉及一种测试电路，并且特别涉及一种扫描路径形成电路，它用于半导体器件的逻辑电路，用于测试该逻辑电路。

通常，在半导体器件中设计一简易测试电路，用于半导体器件中逻辑电路的测试操作。

在说明测试简化设计的一个扫描测试之前，参照图30描述作为一逻辑电路的数据电路和该数据电路的输入/输出操作。

图30是一电路框图，示出了一数据电路1和用于输入数据至数据电路1和从数据电路1输出数据的电路。

在所有的说明中，符号表示数据或信号和端口，比如，符号IN[0]可以表示输入数据或一数据输入端。

现在描述数据电路1，该数据电路1包括输入端DI[0]至DI[3]和输出端DO[0]至DO[3]，该数据电路1是一个从输出端DO[0]至DO[3]输出输出数据DO[0]至DO[3]的电路，它们相应于提供给输入端DI[0]至DI[3]的输入数据DI[0]至DI[3]。数据电路1可以是一个组合电路或是一个诸如RAM(随机存储器)的存储电路。通过下面将要描述的选择器102[0]至102[3]以及触发器4[0]至4[3]，数据输入端IN[0]至IN[3]和数据输出端OUT[0]至OUT[3]分别与输入端DI[0]至DI[3]和输出端DO[0]至DO[3]相连。加到数据或端口的[数字]表示数据的位数。  如上所述，从端口输入或输出的数据分别与位数相关，因此，当一般称作数据或端口时，或者不考虑位数变化时，下文中省去位数。还有当省去位数时，各个数据分别相应于各个位数的端口。

现在描述与数据输入/输出相关的电路，为了保持输入或输出数据，在数据电路1的输入端DI和数据输入端IN之间以及在输出端DO和数据输出端OUT之间分别插入选择器102和触发器4。从保持端HLD0输入的一个保持控制信号HLD0同时地控制所有的选择器102，触发器是一个D型触发器，或是一个与D型触发器具有相似功能的触发器，选择器102和触发器4的功能在每一位都相似，并且在输入和输出侧彼此相同。尽管下面的描述是针对输入侧上的选择器102和触发器4，它也可以应用于输出侧。

现在说明连接的状态，每个选择器102包括二个数据输入端，即数据输入0端和数据输入1端，当保持控制信号HLD0是″0″时，选择并连接数据输入0端，当保持控制信号HLD0是″1″时，选择并连接数据输入1端。数据输入0端与各个数据输入端IN相连，同时数据输入1端与触发器4的输出端相连，各选择器102的输出端与各触发器4的输入端相连，触发器4的输出端与各输入端DI和选择器102的数据输入1端相连。

现在说明如上所述连接状态的电路的操作。当保持控制信号HLD0是″0″时，输入至选择器102的数据输入0端的数据与选择器102的输出端相连，因此，通过选择器102和触发器4输入数据IN被提供给输入端DI，另一方面，当保持控制信号HLD0是″1″时，选择数据输入1端，从而通过选择器102，从触发器4输出端输出的数据被提供给触发器4的输入端，这样保持触发器4的数据。

考虑输入和输出侧，图30所示电路的电路运行总结如下：当保持控制信号HLD0是″0″时，输入数据IN被输入至输入端DI，并且输出数据DO从数据输出端OUT输出，换句话，输入操作和输出操作彼此同步。另一方面，当保持控制信号HLD0是″1″时，选择器102和触发器4分别保持输入数据DI和输出数据DO。

现在描述扫描测试。

扫描测试适用于：

1.在要测试的电路上提供一扫描路径；

2.从扫描路径向电路提供测试模式；

3.根据扫描路径上的测试模式，构成从电路输出的输出数据；以及

4.分析该结果。

扫描测试是简化设计测试的一种技术，扫描路径是通过转换触发器为扫描触发器而实现的，其中触发器连接至测试电路的输入或输出端。

图31是一电路框图，示出了将一触发器4转换为一扫描触发器SFF的一种状态，在这种情况下，扫描转换适用于连接一选择器103至触发器4的一个输入端，通过一移位方式信号SM控制选择器103的一个输出被转换，数据D和扫描输入数据SI分别输入至选择器103数据输入0端和数据输入1端，  当移位方式信号SM是″0″时，选择输入至触发器4的数据D，当信号SM是″1″时，选择输入至触发器4的扫描输入数据SI。

图32是一电路图，示出了一个带有扫描路径的数据电路1。由选择器102和103和触发器4组成的连接电路PCC[0]至PCC[3]分别被连接在输入侧上数据输入端IN[0]至IN[3]和输入端DI[0]至DI[3]之间。相似地，连接电路PCC[0]至PCC[3]分别被连接在输出侧的数据输出端DO[0]至DO[3]和输出端OUT[0]至OUT[3]之间。图33示出了各连接电路PCC。

在输入和输出侧上的连接电路PCC的功能彼此相同，因此，与图30相似，参照输入侧描述图33所示的连接电路PCC的连接状态。

选择器102有一个连接至数据输入端IN的数据输入0端和一个连接至触发器4的输出端的数据输入1端，选择器102的输出端连接至选择器103的一数据输入0端。选择器103的数据输入1端连接至扫描输入SI，选择器103的输出端连接至触发器4的一个输入端，同时，如上所述，触发器4的输出数据输入至选择器102的数据输入1端，并进一步输出作为连接电路PCC的扫描输出数据SO或串行输入数据Q。

如图32所示，各扫描输出数据SO定义一个具有下一比特数的连接电路PCC的扫描输入数据SI，并输入至连接电路PCC的移位输入端SI，输入侧连接电路PCC[3]的扫描输出数据SO定义输出侧连接电路PCC[0]的扫描输入数据SI，并且输出侧连接电路PCC[3]的扫描输出数据SO被输出，作为整个扫描路径的扫描输出数据SO。

现在描述电路的操作，图32所示电路的操作包括一常规操作和一扫描测试操作。

首先描述常规操作，图32所示电路的常规操作与图30电路的操作相似。

在常规操作中，移位方式控制信号SM设定为″0″.此时，如果保持控制信号HLD0为″0″，通过输入侧上的连接电路PCC，输入数据IN输入至数据电路1的输入端DI，另一方面，通过输出侧上的连接电路PCC，从数据输出端OUT输出输出数据DO。另一方面，如果保持控制信号HLD0为″1″，输入和输出数据IN和DO被分别保持在连接电路PCC。

现在描述扫描测试操作，在扫描测试中，顺序执行测试模式的移位输入，执行，和测试结果的移位输出。

1.测试模式的移位输入

准备在数据电路1输入测试模式时，在输入侧连接电路PCC移位输入测试模式，当设定移位方式控制信号SM是″1″时，可以从扫描输入端SI移位输入要输入至数据电路1的移位模式。现有技术的数据电路1是4位的，因此4位测试模式移位输入至连接电路PCC，输入至输入侧连接电路的PCC[0]至PCC[3]的测试模式，以下述顺序移位输入，输入侧连接电路PCC[0]→PCC[1]→PCC[2]→PCC[3]。

2.执行

移位方式控制信号SM设定为″0″，如果保持控制信号HLD0为″1″，完成测试模式移位输入的数据被保持在输入侧连接电路PCC，同时完成测试模式移位输入的数据即测试模式被保持在输出侧连接电路PCC，当设定移位方式控制信号SM为″0″时，如果保持控制信号HLD0为″0″，输入数据IN输入至输入端DI，并且从数据输出端OUT输出是数据电路1的测试结果的输出数据DO。之后，当保持控制信号HLD0从″0″变为″1″时，在输入侧连接电路PCC内保持输入数据IN，同在输出侧连接电路PCC内保持是测试结果的输出数据DO。

3.测试结果的移位输出

移位方式控制信号SM设定为″1″，此时，从扫描输出端SO顺序移位输出测试结果。

上述为图32所示电路的电路操作。

如图32所示，在用于常规操作的各数据输入端IN和数据电路1的各输入端DI之间包括二个选择器102和103，相似地，在数据电路1的各输出端DO和用于常规操作的各数据输出端OUT之间包括二个选择器102和103。因此，配置增加，并且常规操作中电路速度不利地降低。

按照本发明的第一方面，扫描路径形成电路包括一连接电路和一控制电路，其中，连接电路包括第一和第二开关电路，一个存储电路，一个用于连接电路的输入端，一个用于连接电路的测试输入端，一个用于连接电路的输出端和用于连接电路的第一和第二控制端，分别输入至连接电路的第一和第二控制端的连接电路的第一和第二控制信号取二值逻辑，包括彼此不同的第一和第二逻辑，第一开关电路具有用于第一开关电路的第一输入端，用于第一开关电路的第二输入端，用于第一开关电路的第一输出端，和一个用于第一开关电路的控制端，第二开关电路具有用于第二开关电路的第一输入端，用于第二开关电路的第二输入端，用于第二开关电路的一个输出端和一个用于第二开关电路的控制端，存储电路具有用于存储电路的输入和输出端，用于第一开头电路的控制端形成连接电路的第一控制端，第一开关电路的第一输入端形成连接电路的输入端，当连接电路的第一控制信号取第一逻辑时，第一开关电路的第一输入端连接至第一开关电路输出端，当连接电路的第一控制信号取第二逻辑时，第一开关电路的第二输入端连接至第一开关电路输出端，第二开关电路的控制端形成连接电路的第二控制端，第二开关电路的第一输入端形成连接电路的测试输入端，当连接电路的第二控制信号取第一逻辑时，第二开关电路的第一输入端连接至第二开关电路的输出端，当连接电路的第二控制信号取第二逻辑时，第二开关电路的第二输入端连接至第二开关电路的输出端，第二开关电路的输出端连接至第一开关电路的第二输入端，第一开关电路的输出端连接至存储电路的输入端，存储电路的输出端形成连接电路的输出端，并连接至第二开关电路的第二输入端，控制电路包括用于控制电路的第一和第二控制输入端，用于控制电路的第一和第二控制输出端及一个用于控制电路的测试端，控制电路的第一和第二控制输入信号和控制电路的测试信号分别输入至控制电路的第一和第二控制输入端及控制电路的测试端，同时，从控制电路的第一和第二控制输出端分别输出第一和第二控制输出信号，控制电路的第一和第二控制输入信号，第一和第二控制输出信号，以及测试信号分别取二值逻辑，当控制电路的测试信号取二值逻辑的一个时，控制电路的第一和第二控制输出信号的逻辑与控制电路的第二控制输入信号的逻辑相等，当控制电路测试信号取该二值逻辑的另一个值时，控制电路的第一控制输出信号的逻辑与控制电路的第一控制输入信号的反相逻辑相等，并且控制电路的第二控制输出信号与控制电路的第一控制输入信号的逻辑相等，控制电路的第一控制输出端连接至连接电路的第一控制端，并且控制电路的第二控制输出端连接至连接电路的第二控制端，从而控制连接电路。

按照本发明的第二方面，扫描路径形成电路包括一连接电路和一控制电路，其中，连接电路包括第一和第二开关电路，一个存储电路，一个用于连接电路的输入端，一个用于连接电路的测试输入端，一个用于连接电路的输出端和用于连接电路的第一和第二控制端，分别输入至连接电路的第一和第二控制端的连接电路的第一和第二控制信号取二值逻辑，包括彼此不同的第一和第二逻辑，第一开关电路具有用于第一开关电路的第一输入端，用于第一开关电路的第二输入端，用于第一开关电路的第一输出端，和一个用于第一开关电路的控制端，第二开关电路具有用于第二开关电路的第一输入端，用于第二开关电路的第二输入端，用于第二开关电路的一个输出端和一个用于第二开关电路的控制端，存储电路具有用于存储电路的输入和输出端，用于第一开头电路的控制端形成连接电路的第一控制端，第一开关电路的第一输入端形成连接电路的输入端，当连接电路的第一控制信号取第一逻辑时，第一开关电路的第一输入端连接至第一开关电路输出端，当连接电路的第一控制信号取第二逻辑时，第一开关电路的第二输入端连接至第一开关电路输出端，第二开关电路的控制端形成连接电路的第二控制端，第二开关电路的第一输入端形成连接电路的测试输入端，当连接电路的第二控制信号取第一逻辑时，第二开关电路的第一输入端连接至第二开关电路的输出端，当连接电路的第二控制信号取第二逻辑时，第二开关电路的第二输入端连接至第二开关电路的输出端，第二开关电路的输出端连接至第一开关电路的第二输入端，第一开关电路的输出端连接至存储电路的输入端，存储电路的输出端形成连接电路的输出端，并连接至第二开关电路的第二输入端，控制电路包括用于控制电路的第一和第二控制输入端及用于控制电路的第一和第二控制输出端，控制电路的第一和第二控制输入信号被分别输入至控制电路的第一和第二控制输入端，同时，控制电路的第一和第二控制输出信号分别从控制电路的第一和第二控制输出端输出，控制电路的第一和第二控制输入信号及控制电路的第一和第二控制输出信号分别取二值逻辑，当控制电路的第一控制输入信号取第一逻辑时，控制电路的第一和第二控制输出信号的逻辑与控制电路的第二控制输入信号的逻辑相等，当控制电路的第一控制输入信号取第二逻辑时，控制电路的第一控制输出信号的逻辑与控制电路的第一控制输入信号的反相逻辑相等，控制电路的第二控制输出信号的逻辑与控制电路的第一控制输入信号的逻辑相等，控制电路的第一控制输出端连接至连接电路的第一控制端，并且控制电路的第二控制输出端连接至连接电路的第二控制端，从而控制连接电路。

按照本发明的第三方面，扫描路径形成电路包括一连接电路和一控制电路，其中，连接电路包括第一和第二开关电路，一个存储电路，一个用于连接电路的输入端，一个用于连接电路的测试输入端，一个用于连接电路的输出端和用于连接电路的第一和第二控制端，分别输入至连接电路的第一和第二控制端的连接电路的第一和第二控制信号取二值逻辑，包括彼此不同的第一和第二逻辑，第一开关电路具有用于第一开关电路的第一输入端，用于第一开关电路的第二输入端，用于第一开关电路的第一输出端，和一个用于第一开关电路的控制端，第二开关电路具有用于第二开关电路的第一输入端，用于第二开关电路的第二输入端，用于第二开关电路的一个输出端和一个用于第二开关电路的控制端，存储电路具有用于存储电路的输入和输出端，用于第一开头电路的控制端形成连接电路的第一控制端，第一开关电路的第一输入端形成连接电路的输入端，当连接电路的第一控制信号取第一逻辑时，第一开关电路的第一输入端连接至第一开关电路输出端，当连接电路的第一控制信号取第二逻辑时，第一开关电路的第二输入端连接至第一开关电路输出端，第二开关电路的控制端形成连接电路的第二控制端，第二开关电路的第一输入端形成连接电路的测试输入端，当连接电路的第二控制信号取第一逻辑时，第二开关电路的第一输入端连接至第二开关电路的输出端，当连接电路的第二控制信号取第二逻辑时，第二开关电路的第二输入端连接至第二开关电路的输出端，第二开关电路的输出端连接至第一开关电路的第二输入端，第一开关电路的输出端连接至存储电路的输入端，存储电路的输出端形成连接电路的输出端，并连接至第二开关电路的第二输入端，控制电路包括用于控制电路的第一至第三控制输入端，用于控制电路的第一和第二控制输出端，和用于控制电路的测试端，控制电路的第一至第三控制输入信号和控制电路的测试信号被分别输入于控制电路的第一至第三控制输入端和控制电路的测试端，同时，从控制电路的第一和第二控制输出端分别输出控制电路的第一和第二控制输出信号，控制电路的第一至第三控制输入信号，控制电路的第一和第二控制输出信号，及控制电路的测试信号分别取二值逻辑，当控制电路的测试信号取该二值逻辑的一个时，控制电路的第一和第二控制输出信号的逻辑与控制电路的第二控制输入信号的逻辑相等，当控制电路的测试信号取该二值逻辑另外一个值时，控制电路的第一和第二控制输出信号的逻辑分别与控制电路的第一和第三控制输入信号相等，控制电路的第一控制输出端连接至连接电路的第一控制端，控制电路的第二控制输出端连接至连接电路的第二控制端，从而控制连接电路。

按照本发明的第四方面，扫描路径形成电路包括一连接电路和一控制电路，其中，连接电路包括第一和第二开关电路，一个存储电路，一个用于连接电路的输入端，一个用于连接电路的测试输入端，一个用于连接电路的输出端和用于连接电路的第一和第二控制端，分别输入至连接电路的第一和第二控制端的连接电路的第一和第二控制信号取二值逻辑，包括彼此不同的第一和第二逻辑，第一开关电路具有用于第一开关电路的第一输入端，用于第一开关电路的第二输入端，用于第一开关电路的第一输出端，和一个用于第一开关电路的控制端，第二开关电路具有用于第二开关电路的第一输入端，用于第二开关电路的第二输入端，用于第二开关电路的一个输出端和一个用于第二开关电路的控制端，存储电路具有用于存储电路的输入和输出端，用于第一开头电路的控制端形成连接电路的第一控制端，第一开关电路的第一输入端形成连接电路的输入端，当连接电路的第一控制信号取第一逻辑时，第一开关电路的第一输入端连接至第一开关电路输出端，当连接电路的第一控制信号取第二逻辑时，第一开关电路的第二输入端连接至第一开关电路输出端，第二开关电路的控制端形成连接电路的第二控制端，第二开关电路的第一输入端形成连接电路的测试输入端，当连接电路的第二控制信号取第一逻辑时，第二开关电路的第一输入端连接至第二开关电路的输出端，当连接电路的第二控制信号取第二逻辑时，第二开关电路的第二输入端连接至第二开关电路的输出端，第二开关电路的输出端连接至第一开关电路的第二输入端，第一开关电路的输出端连接至存储电路的输入端，存储电路的输出端形成连接电路的输出端，并连接至第二开关电路的第二输入端，控制电路包括用于控制电路的第一至第三控制输入端，用于控制电路的第一和第二控制输出端，和用于控制电路的测试端，控制电路的第一至第三控制输入信号和控制电路的测试信号被分别输入于控制电路的第一至第三控制输入端和控制电路的测试端，同时，从控制电路的第一和第二控制输出端分别输出控制电路的第一和第二控制输出信号，控制电路的第一至第三控制输入信号，控制电路的第一和第二控制输出信号，及控制电路的测试信号分别取二值逻辑，当控制电路的测试信号取该二值逻辑的一个时且控制电路的的第一和第三控制输入信号取第一逻辑时，控制电路的第一和第二控制输出信号的逻辑与控制电路的第二控制输入信号的逻辑相等，当控制电路的测试信号取该二值逻辑另外一个值时，控制电路的第一和第二控制输出信号的逻辑分别与控制电路的第一和第三控制输入信号相等，控制电路的第一控制输出端连接至连接电路的第一控制端，控制电路的第二控制输出端连接至连接电路的第二控制端，从而控制连接电路。

按照本发明的第五方面，扫描路径形成电路包括一连接电路和一控制电路，其中，连接电路包括第一和第二开关电路，一个存储电路，一个用于连接电路的输入端，一个用于连接电路的测试输入端，一个用于连接电路的输出端和用于连接电路的第一和第二控制端，分别输入至连接电路的第一和第二控制端的连接电路的第一和第二控制信号取二值逻辑，包括彼此不同的第一和第二逻辑，第一开关电路具有用于第一开关电路的第一输入端，用于第一开关电路的第二输入端，用于第一开关电路的第一输出端，和一个用于第一开关电路的控制端，第二开关电路具有用于第二开关电路的第一输入端，用于第二开关电路的第二输入端，用于第二开关电路的一个输出端和一个用于第二开关电路的控制端，存储电路具有用于存储电路的输入和输出端，用于第一开头电路的控制端形成连接电路的第一控制端，第一开关电路的第一输入端形成连接电路的输入端，当连接电路的第一控制信号取第一逻辑时，第一开关电路的第一输入端连接至第一开关电路输出端，当连接电路的第一控制信号取第二逻辑时，第一开关电路的第二输入端连接至第一开关电路输出端，第二开关电路的控制端形成连接电路的第二控制端，第二开关电路的第一输入端形成连接电路的测试输入端，当连接电路的第二控制信号取第一逻辑时，第二开关电路的第一输入端连接至第二开关电路的输出端，当连接电路的第二控制信号取第二逻辑时，第二开关电路的第二输入端连接至第二开关电路的输出端，第二开关电路的输出端连接至第一开关电路的第二输入端，第一开关电路的输出端连接至存储电路的输入端，存储电路的输出端形成连接电路的输出端，并连接至第二开关电路的第二输入端，控制电路包括用于控制电路的第一至第三控制输入端和第一和第二控制输出端，控制电路的第一至第三控制输入信号分别输入至控制电路的第一至第三控制输入端，同时分别从控制电路的第一和第二控制输出端输出控制电路的第一和第二控制输出信号，控制电路的第一至第三控制输入信号和控制电路的第一和第二控制输出信号分别取二值逻辑，当控制电路的第一控制输入信号取第一逻辑时，所述控制电路的第一和第二控制输出信号的逻辑与控制电路的第二控制输入信号的逻辑值相等，当控制电路的第一控制输入信号取第二逻辑时，控制电路的第一和第二控制输出信号的逻辑分别与控制电路的第一和第三控制输入信号的逻辑值相等，控制电路的第一控制输出端连接至连接电路的第一控制端，控制电路的第二控制输出端连接至连接电路的第二控制端，从而控制该连接电路。

按照本发明的第六方面，扫描路径形成电路包括一连接电路和一控制电路，其中，连接电路包括第一和第二开关电路，一个存储电路，一个用于连接电路的输入端，一个用于连接电路的测试输入端，一个用于连接电路的输出端和用于连接电路的第一和第二控制端，分别输入至连接电路的第一和第二控制端的连接电路的第一和第二控制信号取二值逻辑，包括彼此不同的第一和第二逻辑，第一开关电路具有用于第一开关电路的第一输入端，用于第一开关电路的第二输入端，用于第一开关电路的第一输出端，和一个用于第一开关电路的控制端，第二开关电路具有用于第二开关电路的第一输入端，用于第二开关电路的第二输入端，用于第二开关电路的一个输出端和一个用于第二开关电路的控制端，存储电路具有用于存储电路的输入和输出端，用于第一开头电路的控制端形成连接电路的第一控制端，第一开关电路的第一输入端形成连接电路的输入端，当连接电路的第一控制信号取第一逻辑时，第一开关电路的第一输入端连接至第一开关电路输出端，当连接电路的第一控制信号取第二逻辑时，第一开关电路的第二输入端连接至第一开关电路输出端，第二开关电路的控制端形成连接电路的第二控制端，第二开关电路的第一输入端形成连接电路的测试输入端，当连接电路的第二控制信号取第一逻辑时，第二开关电路的第一输入端连接至第二开关电路的输出端，当连接电路的第二控制信号取第二逻辑时，第二开关电路的第二输入端连接至第二开关电路的输出端，第二开关电路的输出端连接至第一开关电路的第二输入端，第一开关电路的输出端连接至存储电路的输入端，存储电路的输出端形成连接电路的输出端，并连接至第二开关电路的第二输入端，控制电路包括用于控制电路的第一至第三控制输入端和第一和第二控制输出端，控制电路的第一至第三控制输入信号分别输入至控制电路的第一至第三控制输入端，同时分别从控制电路的第一和第二控制输出端输出控制电路的第一和第二控制输出信号，控制电路的第一至第三控制输入信号和控制电路的第一和第二控制输出信号分别取二值逻辑，当控制电路的第一和第三控制输入信号取第一逻辑时，所述控制电路的第一和第二控制输出信号的逻辑与控制电路的第二控制输入信号的逻辑值相等，当控制电路的第一控制输入信号取第二逻辑时，控制电路的第一和第二控制输出信号的逻辑分别与控制电路的第一和第三控制输入信号的逻辑值相等，控制电路的第一控制输出端连接至连接电路的第一控制端，控制电路的第二控制输出端连接至连接电路的第二控制端，从而控制该连接电路。

按照本发明的第七方面，扫描路径形成电路包括一连接电路和一控制电路，其中，连接电路包括一用于连接电路的输入端，一用于连接电路的测试输入端，一用于连接电路的输出端和用于连接电路的第一和第二控制端，输入至连接电路的第一和第二控制端的第一和第二控制信号取二值逻辑，它分别由彼此不同的第一和第二逻辑组成，当连接电路的第一控制信号取第一逻辑时，连接电路从连接电路的输出端输出一个输入至连接电路的输入端的信号，当连接电路的第一控制信号取第二逻辑且连接电路的第二控制信号取第一逻辑时，连接电路从连接电路的输出端输出一个输入至连接电路的测试输入端的信号。当连接电路的第一和第二控制信号各取第二逻辑时，如果输入至期望(expectation)端一个信号的逻辑与输入至连接电路的输出端的信号逻辑相符，连接电路从连接电路的输出端保持输出已从连接电路的输出端输出的一个信号，如果输入至期望端的信号的逻辑与输入至连接电路输入端的信号的逻辑不相符，连接电路保持从连接电路的输出端输出第一逻辑。控制电路包括用于控制电路的第一至第三控制输入端和用于控制电路的第一和第二控制输出端，控制电路的第一至第三控制输入信号分别输入至控制电路的第一至第三控制输入端，同时，分别从控制电路的第一和第二控制输出端输出用于控制电路的第一和第二控制输出信号，控制电路的第一至第三控制输入信号和控制电路的第一和第二控制输出信号分别取二值逻辑，当控制电路的第一和第三控制输入信号取第一逻辑时，控制电路的第一和第二控制输出信号的逻辑与控制电路的第二控制输入信号的逻辑相等，当控制电路的第一和第三控制输入信号取第二逻辑时，控制电路的第一和第二控制输出信号的逻辑分别与控制电路的第一和第三控制输入信号的逻辑相等，控制电路的第一控制输出端连接至连接电路的第一控制端，控制电路的第二控制输出端连接至连接电路的第二控制端，从而控制连接电路。

按照本发明的第八方面，连接电路还包括一个比较端和一个期望端，并且包括一个Ex-OR单元，一个NAND单元和一个AND单元，输入至比较端的比较信号取二值逻辑，Ex-OR单元包括一用于Ex-OR单元的输出端和用于Ex-OR单元的二个输入端，NAND单元包括一用于NAND单元的一个输出端和用于NAND单元二个输入端，AND单元包括一用于AND单元的一个输出端和用于AND单元二个输入端，通过AND单元连接存储电路的输出端和第二开关电路的第二输入端，Ex-OR单元的一个输入端形成期望端，Ex-OR单元的另一输入端和第一开关电路的第一输入端相连，Ex-OR单元的输出端连接至NAND单元的任一输入端，NAND单元的另一输入端形成比较端，NAND单元的输出端连接至AND单元的一个输入端，并且存储电路的输出端连接至AND单元的另一个输入端。

按照本发明的第九方面，连接电路还包括一个比较端和一期望端，并包括一Ex-OR单元和一NAND单元，存储电路还包括一个用于存储电路的初始端，输入至比较端的比较信号取二值逻辑，Ex-OR单元包括一个用于Ex-OR单元的输出端和用于Ex-OR单元的二个输入端，NAND单元包括一个输出端和二个输入端，Ex-OR单元的一个输入端形成一期望端，Ex-OR单元另一个输入端和第一开关电路的第一输入端连接在一起，Ex-OR单元的输出端连接至NAND单元的一个输入端，NAND单元的另一个输入端形成比较端，并且NAND单元的输出端连接至存储电路的初始端。

按照本发明的第十方面，扫描路径形成电路是一个用于RAM的扫描路径形成电路，该RAM包括一个写入端和读出端，在各写入端和各读出端设有连接电路，写入端连接至用于写入端的连接电路的输出端，读出端连接至用于读出端的连接电路的输入端，控制用于各写入端连接电路的一写控制电路是控制电路，控制用于各读出端连接电路的一读控制电路是控制电路，并且写控制电路和读控制电路的控制是彼此独立的。

在按照本发明的第一至第六方面的结构中，在连接电路的输入端和输出端之间包括一个开关电路，因此，通过连接常规操作的端口至连接电路的输入端减少了设置，从而，提高了常规操作的电路速度。

在按照本发明的第一方面的结构中，使用的是这样一种控制电路，它与控制电路的第一和第二控制输入信号的逻辑无关，通过接收控制电路的测试信号而控制连接电路，  因此，可以独立于无关的控制输入信号的逻辑而控制连接电路。

在按照本发明的第二方面的结构中，使用的是这样一种控制电路，它通过接收用于控制电路的第一和第二控制输入信号而控制连接电路，因此，与本发明的第一方面相比，可以用更少的控制信号控制连接电路。

在按照本发明的第三方面的结构中，使用的是这样一种控制电路，它与控制电路的第一至第三控制输入信号的逻辑无关，通过接收控制电路的测试信号而控制连接电路，从而，可以独立于无关的控制输入信号的逻辑而控制连接电路。

在按照本发明的第四方面的结构中，使用的是这样一种控制电路，当控制电路的测试信号取第一逻辑时设定第一和第三控制输入信号取第一逻辑的情况下，通过接收控制电路的测试信号而控制连接电路，它与控制电路的第一和第三控制输入信号或与控制电路的第二控制输入信号无关，从而可以独立于无关的控制输入信号的逻辑控制连接电路。

在按照本发明的第五方面的结构中，使用的是这样一种控制电路，在设定控制电路的第一控制输入信号取常规的第一逻辑的情况下，通过接收控制电路的第一控制输入信号而控制连接电路，它与控制电路的第一和第三控制输入信号或与控制电路的第二控制输入信号无关，从而，可以独立于无关的控制输入信号的逻辑而控制连接电路。

在按照本发明的第六方面的结构中，使用的是这样一种控制电路，在设定控制输入信号的第一和第三控制输入信号取常规操作中的第一逻辑的情况下，通过接收控制电路的第一控制输入信号而控制连接电路，它与控制电路的第一和第三控制输入信号或与控制电路的第三控制输入信号无关，从而，可以独立于无关的控制输入信号的逻辑而控制连接电路。

在按照本发明的第七方面的结构中，当控制电路的第一和第二控制输入信号取第二逻辑时，连接电路执行信号的保持和测试结果的压缩，这样，通过压缩测试结果，可以减少保持测试结果的次数。

在按照本发明的第八和第九方面的结构中，当连接电路的第一和第二控制输入信号取第二逻辑时，转换压缩信号的逻辑，以保持存放在存储电路的数据和压缩测试结果，从而，通过压缩测试结果，可以减少保持测试结果的次数。

在按照本发明的第十方面的结构中，写控制电路和读控制电路的控制彼此独立，可以彼此独立地控制写入端和读出端的同步操作。

在按照本发明的第十一方面的结构中，写地址控制电路的控制，写输入控制电路的控制，读地址控制电路的控制和读输出控制电路的控制彼此独立，从而可以彼此独立地控制在写地址端，在写输入端，在读地址端和在读输出端内的各同步操作。

相应地，本发明的一个目的是提供一种用于逻辑电路测试操作中的扫描路径形成电路，它可以得到一高速常规操作。

与附图一起，通过下文的本发明的详细描述，本发明的前述和其他目的，特征，方面及优点将更加清楚。

图1是一电路框图，示出了按照本发明第一实施例的带有一个由测试电路TC和控制电路CTL1组成的测试电路的逻辑电路；

图2是一电路框图，示出了各个连接电路CC；

图3是一电路框图，示出了按照本发明的各个测试电路TC；

图4是一电路框图，示出了多个带有由测试电路TC组成的扫描路径的逻辑电路；

图5是一电路框图，示出了一个包括扫描触发器HSFF的电路；

图6是一电路框图，示出了按照本发明的扫描触发器HSFF；

图7是一电路框图，示出了一个控制电路CTL2；

图8是一电路框图，示出了一个二输入选择器的结构；

图9是一电路框图，示出了一个控制电路CTL2a；

图10是一电路框图，示出了按照本发明第二实施例的包括有一测试电路CTC的的一逻辑电路；

图11是一电路框图，示出了各连接电路CCC；

图12是一电路框图，示出了一个连接电路CCCr；

图13是一电路框图，示出了由连接电路CCC形成的测试电路CTC；

图14是一电路框图，示出了分别控制测试电路TC和CTC的控制电路CTL3和CCTL3；

图15是一电路框图，示出了带有用于多个逻辑电路的扫描路径的一个电路；

图16是一电路框图，示出了带有扫描触发器HSFF和HSFFa的一电路；

图17是一电路框图，示出了图14中仅在输入端出现的电路；

图18是一电路框图，示出了与控制电路CTL3具有同样功能的一控制电路CTL3a；

图19是一电路框图，示出了一个带有保持端HLDO的电路，该保持端HLDO通过一扫描触发器HSFF与一控制电路CLT3相连；

图20是一电路框图，示出了按照本发明第二实施例的一个测试电路TCS；

图21是一电路框图，示出了按照本发明第三实施例的一个控制电路CTL5；

图22是一电路框图，示出了一控制电路CTL5a；

图23是一电路框图，示出了一控制电路CTL6；

图24是一电路框图，示出了一控制电路CTL6a；

图25是一电路框图，示出了一控制电路CTL7；

图26是一电路框图，示出了一控制电路CTL7a；

图27是一电路框图，示出了一控制电路CTL7b；

图28是一电路框图，示出了一个带有按照本发明第4实施例的扫描路径的RAM；

图29是一电路框图，示出了图28所示进一步改进而形成的一个电路；

图30是一电路框图，示出了具有保持功能的一个逻辑电路；

图31是一电路框图，示出了一个触发器4扫描变换的一个状态；

图32是一电路框图，示出了一个由图30所示触发器扫描变换而形成一电路；以及

图33是一电路框图，示出了一连接电路PCC。

第一实施例

图1是一个按照本发明第一实施例的逻辑电路的框图，它带有一个控制电路和一个测试电路，与现有技术中相同的结构、功能等用同一参考标号表示。

如图1所示，它定义了一个测试电路，测试电路TC控制一个是逻辑电路的数据电路1的输入/输出。

现在描述数据电路1，数据电路1包括输入端DI[0]至DI[3]和输出端DO[0]至DO[3]。数据电路1是一个输出输出数据DO[0]至DO[3]的电路，输出数据DO[0]至DO[3]是对应于从输出端DO[0]至DO[3]提供给输入端DI[0]至DI[3]的输入数据DI[0]至DI[3]。一组合电路或如RAM的一存储电路可以作为数据电路1。

尽管示于本实施例的数据电路1是4位，本发明的测试电路并不限于这种4位逻辑电路，按照本发明的测试电路可以应用于任意位。加到数据或端口的″位数″表示数据的位数。如上所述，输入的或从端口输出的数据分别与位数相联系。因此，当一般称作数据或端口时，或位数变化不考虑时，位数可被省去。还有，即使省去位数，数据还是分别相应于各个位数的端口。为了清楚地确定各相应位，用DI[N]描述，除有说明，N表示0，1，2和3中的一个任意数字。

现在描述与数据输入/输出相关的电路，在数据电路1的输入端DI和数据输入端IN之间，以及输出端DO与数据输出端OUT之间分别插入测试电路TC。各测试电路TC包括输入端d[0]至d[3]，输出端q[0]至q[3]，扫描输入端si，测试保持端thld，移位方式端sm和扫描输出端so。

下面分别描述通过输入至测试保持端thld和移位方式端sm的测试保持控制信号thld和移位方式控制信号sm，各测试电路TC的运行。当移位方式控制信号sm是″0″时，测试电路TC引入输入至输入端d的数据，并从输出端q输出。当移位方式控制信号sm是″1″，测试保持控制电路thld是″0″时，测试电路TC引入输入至扫描输入端si的数据并从输出端so输出。当移位方式控制信号sm是″1″并且测试保持控制信号thld是″1″时，在下面将要描述的测试电路TC的连接电路CC内保持数据。

使用连接电路CC得到执行前述电路操作的测试电路TC，连接电路CC如图2所示，现在描述连接电路CC，选择器2和3以及触发器4形成连接电路CC。各选择器2和3具有一个数据输入0端，一个数据输入1端，一个输出端和一个控制端。开关选择器的控制信号输入至各选择器的控制端。当控制信号为″0″时，选择数据输入0端，并连接至输出端。另一方面，当控制信号是″1″时，选择数据输入1端，并连接至输出端。这样，通过选择输入至选择器的控制信号″0″或″1″，可以选择从选择器输出的数据。分别通过测试保持控制信号thld和移位方式控制信号sm交换地控制选择器2和3。当触发器4的输出端连接至数据输入1端时，扫描输入端si连接至选择器2的数据输入0端。选择器2的输出端连接至选择器3的数据输入1端。各输入端d连接至选择器的数据输入0端。选择器3的输出端连接至触发器4的输入端。如上所述，触发器4的输出数据输入至选择器2的数据输入1端，并进一步输出作为扫描输出数据so或连接电路CC的串行输入数据q。串行输入数据按一般运行输出，触发器4是一个D型触发器或一个与D型触发器具有相似功能的触发器。

现在描述连接电路CC的电路操作。当移位方式控制信号sm是″0″时，连接电路CC输出输入至输入端d的一个信号。当移位控制信号sm是″1″并且测试保持控制信号thld是″0″时，连接电路CC输出输入至扫描输入端si的数据。当移位方式控制信号sm是″1″且测试保持控制信号thld是″1″时，连接电路CC保持扫描触发器4的数据。在数据输入端d[0]至d[3]和输出端q[0]至q[3]分别插入和连接这种连接电路CC[0]至CC[3]，从而形成了4位测试电路。

图3是一电路图，示出了各测试电路TC的结构。连接电路CC顺序地彼此连接以形成测试电路TC。现在说明位于连接电路CC的连接。连接电路CC[0]的选择器2[0]的数据输入0端与测试电路TC的扫描输入端si相连。对于N＝1至3，连接电路CC[N-1]的扫描输出数据so[N-1]被输入至连接电路CC[N]的选择器2[N]的数据输入0端。连接电路CC[3]的触发器4[3]的输出端与测试电路TC的扫描输出端so相连。除了上述连接之外，各连接电路CC[N]的扫描输出端so[N]还形成测试电路TC的输出端q[N]。

现在参照图1描述按照本实施例的包括数据电路1和扫描路径的电路。

首先，描述一般运行所需的数据输入端IN，数据输出端OUT，数据电路1和测试电路TC之间的连接。在数据电路1的输入侧，测试电路TC的输入端d[N]和输出端q[N]分别与数据电路1的数据输入端IN[N]和输入端DI[N]相连。还有在输出侧，测试电路TC的输入端d[N]和输出端q[N]分别与数据电路1的输出端DO[N]和数据输出端OUT[N]相连。

现在说明进行扫描测试时所使用的扫描输入端SI和si和扫描输出端SO和so。扫描输入端SI与输入侧测试电路TC的扫描输入端si相连，输入侧测试电路TC的扫描输出端so与输出侧测试电路TC的扫描输入端si相连，输出侧测试电路TC的扫描输出端so与是扫描路径的最终输出端的扫描输出端SO相连。

现在描述按照本实施例的一控制电路CTL1，它向测试电路TC提供测试保持控制信号thld和移位方式控制信号sm。控制电路CTL1输入有测试控制信号TEST，移位方式控制信号SM和保持控制信号HLD0，并向测试电路TC输出测试保持控制信号thld和移位方式控制信号sm。

当测试控制信号TEST是″0″时，控制电路CTL1输出保持控制信号HLD0，作为测试保持控制信号thld和移位方式控制信号sm。另一方面，当测试控制信号TEST是″1″时，控制电路CTL1输出移位方式控制信号SM的逻辑反相信号作为测试保持控制信号thld，并同时输出移位方式控制信号SM作为移位方式控制信号sm。现在说明逻辑反相信号，当输入信号是″0″时，逻辑反相信号是″1″，反之依然。

现在说明控制电路CTL1的连接，选择器5和6以及反相器10形成控制电路CTL1。各选择器5和6具有一个数据输入0端，一个数据输入1端，一个输出端和一个控制端。用于同时开关选择器5和6的测试控制信号TEST被输入至选择器5和6的控制端。当测试控制信号TEST是″0″时，选择各数据输入0端并连接至输出端。另一方面，当测试控制信号TEST是″1″时，选择各数据输入1端并连接至输出端。因此，通过输入至选择器5和6的位于″1″和″0″的测试控制信号TEST可以分别地选择选择器5和6输出的数据。一保持端HLD0被分别连接至选择器5和6的数据输入0端。通过反相器10，移位方式端SM连接至选择器5的数据输入1端，同时连接至选择器6的数据输入1端。选择器5的输出端连接至测试电路TC的测试保持端thld，选择器6的输出端连接至测试电路TC的移位方式端sm。

图1所示电路的运行总结如下，该电路运行包括普通操作和扫描测试操作。表1示出了在普通操作和扫描测试中各信号和数据的最佳设定值。参照图1，符号DC表示″无关″，即信号或数据与运行无关。

                              表1

	常规操作		扫描测试
							输入/输出同步	保持	数据输入	执行	数据输出
TEST	0		1
						SM	0		1	0	1
HLD0	0	1	DC	1/0	DC
						SI	DC		1/0	DC	1/0

首先描述普通操作，在普通操作中，设置测试控制信号TEST为″0″。当测试控制信号TEST是″0″时，选择器5和6输出已输入至数据输入0端的数据，因此，保持控制信号HLD0被提供给输入和输出侧测试电路TC作为测试保持控制信号thld和移位方式控制信号sm。如果保持控制信号HLD0同时是″0″，通过输入侧连接电路CC，输入数据IN被输入至输入侧的数据电路1的输入端DI。相似地，通过输出侧连接电路CC，输出数据DO被输出至输出侧的数据电路1的输出端OUT。另一方面，如果保持控制信号HLD0是″1″，在连接电路CC中分别保持输入数据IN和输出数据DO。

现在描述扫描测试的操作。在扫描测试中，顺序地执行测试模式的移位输入，执行和测试结果的移位输出。在扫描测试中，设置测试控制信号TEST为″1″，当测试控制信号TEST是″1″时，移位方式控制信号SM的反相逻辑信号和移位方式控制信号SM被分别提供给输入和输出侧测试电路TC，作为测试保持控制信号thld和移位方式控制信号sm。

1.测试模式的移位输入

准备在数据电路1输入测试模式时，测试模式被移位至输入侧连接电路CC。当移位方式控制信号SM设为″1″时，输入至数据电路1的测试模式可以从扫描输入端SI被移入。本实施例的数据电路1是4位，因此，4位测试模式被移入。以CC0→CC1→CC2→CC3顺序测试模式被移位输入至输入侧连接电路。通过移位方式控制信号SM同时地控制输入和输出侧测试电路TC，从而在输出侧连接电路CC[0]至CC[3]也发生数据的移位。

2.执行

移位方式控制信号SM设置为″0″，同时，通过输入侧的各连接电路CC输入数据IN被输入至输入端DI，并且，作为数据电路1的测试结果的输出数据DO从输出侧上的数据输出端OUT输出。

3.测试结果的移位输出

移位方式控制信号SM被设置为″1″，此时，测试结果被顺序地从扫描输出端SO移位输出。

上述是图1所示电路的电路操作，还有，当图2所示选择器2和3的数据输入0端和数据输入1端彼此互换，并且输入至选择器2和3的各控制端的测试保持控制信号thld和移位方式控制信号sm的″0″和″1″互换时，按照本发明的测试电路的电路操作保持不变。

当使用图1所示的控制电路CTL1时，可以取得如下优点：

图4是一电路图，示出了分别在数据电路1，1a和1b的输入和输出侧上通过提供测试电路TC形成一扫描路径的一电路。数据电路1a和1b是逻辑电路，同时控制电路CTL1(没示出)控制数据电路1。输入至数据电路1的输入和输出侧上的测试电路TC上的一保持控制信号HLD0从数据电路1a输出。

数据电路1a，1和1b顺序地排列，并且以如下方式形成扫描路径：扫描输入端SI→数据电路1a的输入侧上的测试电路TC→数据电路1a的输出侧上的测试电路TC→数据电路1的输入侧上的测试电路TC→数据电路1的输出侧上的测试电路TC→数据电路1b的输入侧上的测试电路TC→数据电路1b的输出侧上的测试电路TC。

在如上所述的图4所示的电路中，保持控制信号HLD0从数据电路1a被分别提供给在数据电路1输入和输出侧上的测试电路TC。控制电路CTL1控制是保持端HLD0还是移位方式端SM被测试控制信号TEST所选择。因此，通过控制电路CTL1控制数据电路1的输入和输出侧测试电路TC，数据电路1的扫描测试可以不依赖于从数据电路1a上提供的保持控制信号HLD0，从而使测试模式的形成简单化。

如图5所示，通过一扫描触发器HSFF可以连接一扫描输入端SI至输入侧测试电路TC的扫描输入端si。

图6是一扫描触发器HSFF的一个电路图。扫描触发器HSFF是由选择器14和触发器15组成的一个电路。该扫描触发器15是用于确定一个输入至控制测试电路TC的控制电路的保持控制信号HLD。保持控制信号HLD是一个包括保持控制信号HLD0的一个信号。选择器14具有一个数据输入0端，一个数据输入1端，一个输出端和一个控制端。用于开关选择器14的移位方式控制信号SM输入至控制端。当移位方式控制信号SM是″0″时，选择数据输入0端并连接至输出端。另一方面，当移位方式控制信号SM是″1″时，选择数据输入1端并连接至输出端。因此，通过将输入至选择器14的移位方式控制信号SM在″1″和″0″之间转换，可以选择从选择器14输出的数据。扫描输入端SI连接至选择器14的数据输入1端，同时保持端HLD连接至数据输入0端。选择器14的输出端连接至触发器15的输入端。触发器15的输出端确定扫描触发器HSFF的一个扫描输出端SO。触发器15是一个D型触发器或是一个与D型触发器具有相似功能的触发器。

在控制电路输入保持控制信号HLD，输入至控制电路的保持控制信号HLD适应于控制测试电路TC，即切换包括在测试电路TC中的选择器2的连接，因此，保持控制信号HLD本身并不从测试电路1或扫描路径输出作为输出数据。当不提供扫描触发器HSFF时，很难直接保持保持控制信号HLD。当保持控制信号HLD不是期望的逻辑时，由保持控制信号HLD控制的测试电路TC不能执行期望的操作。因此，必须直接地保持保持控制信号HLD。通过使用扫描触发器HSFF可以直接地保持保持控制信号HLD。

在扫描触发器HSFF的数据输入0端通过输入保持控制信号HLD并且设定移位方式控制信号SM为″0″，可以使触发器15存储保持控制信号HLD的值，如上所述，移位方式控制信号SM控制选择器14。然而还可以重新提供一与测试电路TC控制无关的一控制端，以通过从这个控制端输出的控制信号控制选择器14。

现在描述保持存储在扫描触发器HSFF的触发器15的值的一种方法。参照图5，输入至扫描触发器HSFF的选择器14的数据输入0端的保持控制信号HLD是保持信号HLD0。在图5所示的结构中，保持在扫描触发器HSFF的数据被输入至输入侧测试电路TC的扫描输入端，从而在从扫描路径取出以后保持控制信号HLD0可以保持，作为扫描输出数据SO。

尽管如图5所示扫描触发器HSFF插入至扫描输入端SI和输入侧测试电路TC的扫描输入端si之间，当扫描触发器HSFF插入输入侧测试电路TC的扫描输出端so和输出侧测试电路TC的扫描输入端si时也可以得到同样的功能，以保持保持控制信号HLD。还有，当触发器HSFF插入输出侧测试电路TC的扫描输出端和扫描输出端SO之间，也可以得到同样的功能。

如上所述很清楚，数据电路1的操作测试并不直接需要扫描触发器HSFF。除非特别需要，本实施例中和其他实施例中的扫描触发器HSFF的说明将被省略。

现在描述按照本实施例的另一种控制电路。图7是一个电路图，示出了一个替换图1所示控制电路CTL1的一个控制电路CTL2。

现在描述控制电路CTL2。控制电路CTL2是这样一种电路，它带有一个移位方式控制信号SM和一个保持控制信号HLD0，并向测试电路TC输出一个测试保持控制信号thld和一个移位方式控制信号sm。

当移位方式控制信号SM是″0″时，控制电路CTL2输出保持控制信号HLD0，作为测试保持控制信号thld和移位方式控制信号sm。另一方面，当移位方式控制信号SM是″1″时，控制电路CTL2输出″0″和″1″分别作为测试保持控制信号thld和移位方式控制信号sm。

参考图7描述控制电路CTL2的结构。二个门电路可以形成控制电路CTL2。各门电路都有二个输入端和一个输出端。一个门电路是门20，另一个是OR门21。门20对输入信号re的反相逻辑和输入信号ge执行AND操作，其中输入信号re输入至反相输入端re，输入信号ge输入至输入端ge。OR门21对输入至它的二个输入信号执行OR操作。

现在描述控制电路CTL2的连接状态。保持端HLD0连接至门20的输入端ge和OR门21的第一输入端。移位方式端SM连接至门20的反相输入端re和OR门的第二输入端。门20和OR门21的输出端分别向测试电路输出测试保持控制信号thld和移位方式控制信号sm。控制电路CTL2与控制电路CTL1的不同点在于前者没有测试端TEST。

图7所示控制电路的电路操作总结如下：电路操作包括常规操作的控制和扫描测试操作控制。表2示出了在常规操作和在扫描测试中与控制电路CTL2相关的各信号和数据的最佳设定值。

                             表2

	常规操作		扫描测试
							输入/输出同步	保持	数据输入	执行	数据输出
SM	0		1	0	1
						HLD0	0	1	DC	1/0	DC
SI	DC		1/0	DC	1/0

现在描述常规操作。在常规操作中，移位方式控制信号SM设置为″0″，当移位方式控制信号SM是″0″时，门20和OR门21向输入和输出侧测试电路TC提供保持控制信号HLD0，作为测试保持控制信号thld和移位方式控制信号sm。当保持控制信号HLD0为″0″时，通过输入侧连接电路CC，输入数据IN输入至在输入侧上的数据电路1的输入端DI。在输出侧，通过输出侧连接电路CC从数据输出端OUT输出输出数据DO。另一方面，当保持控制信号HLD0是″1″时，在连接电路CC中分别保持输入数据IN和输出数据DO。

现在描述扫描测试的操作。在扫描测试中，顺序地执行测试模式的移位输入，执行和测试结果的移位输出。

1.测试模式的移位输入

当移位方式控制信号SM设定为″1″时，输入至数据电路1的测试模式可以从扫描输入端SI被移位输入。

2.执行

移位方式控制信号SM设定为″0″。由于移位方式控制信号SM为″0″，电路操作等同于常规操作。此时，通过输入或输出侧上的各连接电路CC，输入数据IN输入至输入端DI，作为数据电路1的测试结果的输出数据DO从数据输出端OUT输出。

3.测试结果的移位输出

移位方式控制信号SM设定为″1″，此时，从扫描输出端SO顺序地移位输出测试结果。

上述为图7所示电路的电路操作。

当用图9所示的一控制电路CTL2a替换图7所示的控制电路CTL2时，可以得到同样的电路操作。现在描述控制电路CTL2a。与控制电路CTL2相似，控制电路CTL2a是一个带有移位方式控制信号SM和保持控制信号HLD0的一个电路，并向测试电路TC输出测试保持控制信号thld移位方式控制信号sm。

当移位方式控制信号SM是″0″时，控制电路CTL2a输出保持控制信号HLD0，作为测试保持控制信号thld和移位方式控制信号sm。当测试方式控制信号是″1″时，测试电路CTL2a分别输出″0″和″1″，作为测试保持控制信号thld和移位方式控制信号sm。

参照图9描述控制电路CTL2a的结构。控制电路CTL2a可以由二个门组成。各个门有二个输入端和一个输出端。一个门是门20a，另一个门是OR门21a。门20a和OR门21a的结构和功能分别与门20和OR门21相同。

现在描述控制电路CTL2a的连接状态。保持端HLD0连接至20a的一个输入端ge。移位方式端SM连接至门20a的反相输入端re和OR门21A的第一输入端。门20a的输出端连接至测试电路TC的测试保持端thld和门21a的第二输入端。OR门21a的输出端连接至测试电路TC的移位方式端sm。

当使用没有接收测试控制信号的TEST的控制电路CTL2或CTL2a时，不可能使数据电路1的扫描测试独立于保持控制信号HLD0，其中保持控制信号HLD0来自于图4所示电路数据电路1a。然而，控制电路CTL1使用二个选择器，即选择器5和6。如图8所示，三个门形成二输入选择器。三个门是由一个AND门G1、一个OR门G2和一个具有反相输入端re和输入端ge的门G3组成。因此，用二个门即门20和OR门21替换选择器5和6，减少了电路面积。

实施例2

本发明的实施例2示出了一个用于逻辑电路的测试电路。该逻辑电路还附加有保持和压缩测试结果的功能。本实施例还示出了一个能在逻辑电路操作测试中保持数据的控制电路。本实施例还示出了一个测试电路，它彼此独立地控制一个输入侧测试电路和一个输出侧测试电路。

图10是一个电路图，示出了按照本发明的一逻辑电路和一个测试电路。与图1具有相同结构和功能的元件用同一标号表示，并在此省去多余的描写。

如图10所示，测试电路TC执行数据电路1的输入控制，测试电路CTC执行输出控制。

现在描述测试电路CTC，测试电路CTC插入数据输出端OUT和数据电路1的输出端DO之间。测试电路CTC包括与测试电路TC相似的输入端d[0]至d[3]，输出端q[0]至q[3]，一个扫描输入端si，一个测试保持端thld，一个移位方式端sm和一个扫描输出端so，还包括一个期望的数据端exp和一个比较端cmpen。测试电路CTC具有这样一种功能，将响应于测试模式从数据电路1输出的数据DO与期望的数据EXP相比较，并且还具有保持比较结果和压缩测试结果的一种功能。期望的数据EXP是输出数据模式，数据模式是响应于输入至数据电路1的测试模式，从正常操作的数据电路1输出的，期望的数据EXP输入至期望数据端EXP。

现在描述测试结果的压缩。在开始测试之前，测试电路CTC这样设置，即在测试电路CTC中不保持″0″。当与比较数据不匹配时没有进行测试电路CTC的单个判决时，测试电路CTC不保持″0″，当比较数据不匹配时进行测试电路CTC的单个判决时，测试电路CTC保持″0″。一但保持″0″，就一直保持″0″。这就是测试结果的压缩。

压缩测试示出了使用测试结果压缩的一个测试。在完成测试之后，如果确定在测试电路CTC中没保持″0″，将观测到数据电路1输出与所有期望的输出数据相同的数据，并确定数据电路1正常操作。如果确定在测试电路CTC中保持″0″，将观测到数据电路1输出与所期望输出数据不同的数据，并确定数据电路非正常操作。因此在测试模式输出至数据电路1时，不需要每次保持测试结果。仅通过在数据电路1中顺序输入多个测试模式，并同时压缩测试电路CTC中的测试结果和在完成压缩测试之后观测压缩测试结果，可以完成数据电路1的测试操作。

现在分别描述输入至测试保持端thld，移位方式端sm，比较端cpemn和期望数据端exp的测试保持控制信号thld，移位方式控制信号sm，比较使能信号CMPEN和期望的数据EXP而进行的测试电路CTC的操作。

测试电路CTC是这样一种电路，它能将期望的数据EXP与输入数据d相比较。当移位方式控制信号sm是″0″时，测试电路CTC含有输入至输入端d的数据，并从输出端q输出该数据。当移位方式控制信号sm是″1″并且测试保持控制信号thld是″0″时，测试电路CTC含有来自扫描输入端si的数据并从扫描输出端so输出该数据。当移位方式控制信号sm是″1″，测试保持控制thld是″1″并比较使能信号CMPEN是″0″时，测试电路CTC保持压缩测试结果。当移位方式控制信号sm是″1″，测试保持控制信号thld是″1″并且比较使能信号CMPEN是″1″时，测试电路CTC压缩并保持所输入的期望的数据EXP和输入数据d的比较结果。

使用图11所示的各连接电路CCC，可以得到执行上述操作的测试电路CTC。现在描述连接电路CCC。连接电路CCC包括一个输入端cd，一个扫描输入端csi，一个测试保持端ctbld，一个移位方式端csm，一个扫描输出端cso，一个期望的数据端cexp和一个比较端ccmpen。连接电路CCC是由选择器2和3，一个触发器4，一个Ex-OR门30，一个NAND门31和一个AND门32形成的。

各选择器2和3具有一个数据输入0端，一个数据输入1端，一个输出端和一个控制端。选择器2和3是通过测试保持控制信号cthld和移位方式控制信号csm分别进行开关控制的。输入端cd连接至Ex-OR门30的第一输入端和选择器3的数据输入0端。期望的数据端cexp连接至Ex-OR门30的第二输入端。Ex-OR门30的输出端连接至NAND门31的第一输入端，同时比较端ccmpen连接至NAND门31的第二输入端。NAND门31的输出端连接至AND门32的第一输入端，同时触发器4的一个输出端连接至AND门32的第二输入端。AND门32的一个输出端连接至选择器2的数据输入1端，同时扫描输入端csi连接至选择器2的数据输入0端。选择器2的输出端连接至选择器3的数据输入1端，同时如上所述，输入端cd连接至选择器3的数据输入0端。选择器3的输出端连接至触发器4的一个输入端。如上所述，触发器4的输出数据输入至AND门32的第二输入端，并输入至连接电路CCC的扫描输出端cso。

现在描述连接电路CCC的电路操作。

1.当移位方式控制信号csm是″0″时，连接电路CCC输出一个通过选择器3和触发器4输入至输入端cd的一个信号。

2.当移位方式控制信号csm是″1″并且测试保持控制信号cthld是″0″时，连接电路CCC输出一个通过选择器2和3以及触发器4从扫描输出端cso输入至扫描输入端csi的数据。

3.下面将要描述当移位方式控制信号csm是″1″且测试保持控制信号cthld是″1″时，电路的操作。

当从比较端ccmpen输入的比较使能信号ccmpen是″0″时，不考虑Ex-OR门30的输出数据，NAND门31向AND门32输出″1″。此时，通过选择器2和3，门32向触发器4输出触发器4的输出数据。因此，连接电路CCC保持触发器4的数据。

当从比较端ccmpen输入的比较使能信号ccmpen是″1″时，NAND门31输出Ex-OR门30输出数据的一个反相信号。当期望的数据exp与输入数据cd彼此符合时，Ex-OR门30输出″0″，当这些数据互相不符合时，输出″1″。因此，当期望的数据exp和输入数据cd在Ex-OR门彼此相符合时，NAND门31向AND门32输出″1″。此时，通过选择器2和3，AND门32向触发器4输出触发器4的输出数据。因此，连接电路CCC保持触发器4的数据。当在Ex-OR门30内的期望的数据exp与输入数据cd不相符合时，NAND门31向AND32输出″0″。此时，AND门32通过选择器2和3向触发器4输出″0″，并且触发器4向AND门32输出″0″。这样就连续使AND门32，选择器2和3以触发器4保持为″0″。

使用这样一种连接电路CCC，得到了测试电路CTC的前述操作。

连接电路CCC[0]至CCC[3]被分别地插入并连接至数据输入端d[0]至d[3]以及输出端q[0]至q[3]之间，以形成4位测试电路CTC。图13示出了测试电路CTC。

测试电路CTC的结构详细描述如下：连接电路CCC[N]的输入端cd[N]，测试保持端cthld[N]，移位方式端csm[N]，扫描输出端cso[N]，期望的数据端cexp[N]和比较端ccmpen[N]分别连接至测试电路CTC的输入端d[N]，测试保持端thld，移位方式端sm，输出端q[N]，期望的数据端exp和比较端cmpen。还有，连接电路CCC[N]的扫描输出端cso[N]分别连接至连接电路CCC[N+1]的扫描输入端csi[N+1]。当N＝3时，连接电路CCC[3]的扫描输出端csi[3]连接至测试电路CTC的扫描输出端so。另一方面，连接电路CCC[0]的扫描输入端csi[0]连接至测试电路CTC的扫描输入端si。

参照图10描述包括本实施例的逻辑电路和测试电路的电路。

现在描述常规操作所必须的位于数据输入端IN，数据输出端OUT，数据电路1和测试电路TC和CTC之间的连接。在数据电路1的输入侧，测试电路TC的输入端d[N]和输出端q[N]分别连接至数据电路1的数据输入端IN[N]和输入端DI[N]。并且在输出侧，测试电路CTC的输入端d[N]和输出端q[N]分别连接至数据电路1的输出端DO[N]和输出端OUT[N]。

现在描述执行扫描测试所使用的扫描输入端SI与测试电路TC和CTC的各扫描输入端si之间的连接以及扫描输出端SO与测试电路TC和CTC的各扫描输出端so之间的连接。扫描输入端SI连接至测试电路TC的扫描输入端si。测试电路TC的扫描输出端so连接至测试电路CTC的扫描输入端si。测试电路CTC的扫描输出端so连接至是最终扫描路径输出端的扫描输出端SO。

在本实施例中，如图10所示，保持控制信号HLD0或移位控制信号SM被提供给测试电路TC的移位方式端sm。保持控制信号HLD1或移位方式控制信号SM被提供给测试电路CTC的移位方式端sm。还有，保持控制信号HLD0或测试保持控制信号THLD0被提供给测试电路TC的测试保持端thld，保持控制信号HLD1或测试保持控制信号THLD1被提供给测试电路CTC的测试保持端thld。期望的数据EXP和比较使能信号CMPEN被分别提供给测试电路CTC的期望的数据端exp和比较端cmpen，用于进行控制。

图14示出了提供上述控制信号的控制电路。图14是一电路图，示出了带有控制电路CTL3和CCTL3的用于分别控制测试电路TC和CTC的一电路。

控制电路CTL3接收保持控制信号HLD0，测试保持控制信号THLD0，移位方式控制信号SM和测试控制信号TEST，并提供测试保持控制信号thld和移位方式控制信号sm至测试电路TC，与控制电路CTL3相似，CCTL3接收保持控制信号HLD1，测试保持控制信号THLD1，移位方式控制信号SM和一测试控制信号TEST，并提供测试保持控制信号thld和移位方式控制信号sm至测试电路CTC。移位方式控制信号SM和测试控制信号TEST被提供给控制电路CTL3和CCTL3。另一方面，期望的数据EXP和比较使能信号CMPEN被提供给独立于控制电路CCTL3的测试电路CTC。

首先描述控制电路CTL3的电路操作。当测试控制信号TEST是″0″时，控制电路CTL3输出保持控制信号HLD0作为测试保持控制信号thld和移位方式控制信号sm。另一方面，当测试控制信号TEST是″1″时，控制电路CTL3输出测试保持控制信号THLD0和移位方式控制信号SM分别作为测试保持控制信号thld和移位方式控制信号sm。

首先描述控制电路CCTL3的电路操作。控制电路CCTL3的电路操作与控制电路CTL3的操作相似。当测试控制信号TEST是″0″时，控制电路CCTL3输出保持控制信号HLD1作为测试保持控制信号thld和移位方式控制信号sm。另一方面，  当测试控制信号TEST是″1″时，控制电路CTLC3输出测试保持控制信号THLD1和移位方式控制信号SM分别作为测试保持控制信号thld和移位方式控制信号sm。

参照图14描述控制电路CCTL3的结构。控制电路CTL3是由选择器5和6形成的，各选择器具有一个数据输入0端，一个数据输入1端，一个输出端和一个控制端。测试信号TEST输入至选择器5和6的控制端，用于同时地开关选择器5和6。当测试控制信号TEST是″0″时，选择数据输入0端并连接至输出端。另一方面，当测试控制信号TEST是″1″时，选择数据输入1端并连接至输出端。通过在″0″和″1″之间转换输入至选择器5和6的测试控制信号TEST，可以分别选择从选择器5和6输出的数据。保持端HLD0分别连接至选择器5和6的数据输入0端。测试保持端THLD0连接至选择器5的数据输入1端，并且移位方式端SM连接至选择器6的数据输入1端。选择器5的输出端连接至测试电路TC的测试保持端thld。选择器6的输出端连接至测试电路TC的移位方式端sm。

现在参照图14描述控制电路CCTL3的结构。控制电路CCTL3的连接与控制电路CTL3的连接相似。通过如下转换控制电路CTL3形成控制电路CCTL3：

选择器5和6→选择器7和8

保持端HLD0→保持端HLD1

测试保持端THLD0→测试保持端THLD1

图14所示的控制电路的电路操作总结如下：电路操作包括一常规操作，一常规扫描测试操作和一使用测试结果压缩功能的扫描测试操作。常规扫描测试操作是实施例1中所示的扫描测试操作。使用测试结果压缩功能的扫描测试操作是这样一种操作，它将逻辑电路的真实输出数据与在逻辑电路的输出侧上的逻辑电路的输出数据进行比较，通过保持压缩结果，压缩测试结果，并在压缩之后扫描输出数据。表3示出了在常规操作，常规扫描测试和使用测试结果压缩功能的扫描测试中各信号和数据的最佳设定值。

                                                                     表3

	常规操作				扫描测试						压缩测试
															输入/输出同步	保持			数据输入	执行	数据输出	保持			初始化	执行	数据输出
输入	输出	输入/输出	输入	输出	输入/输出
						TEST	0				1						1
SM	0				1															0	1	1			1
						HLD0	0	1	0	1	DC						DC
HLD1	0	0	1	1	DC															DC
											THLD0	DC				0	0	0	1				0	1	0	1/0	0
THLD1	DC				0	0	0	0	1	1										0	1	0
											CMPEN	0				0							0	1/0	0
EXP	DC				0																	0				1/0	0
											SI	DC				1/0	DC	DC	DC				1	1/0	DC

现在描述常规操作。在常规操作中，设定测试控制信号TEST和比较使能信号CMPEN设定为″0″。首先描述输入侧，当测试控制信号TEST是″0″时，选择器5和6输出输入至数据输入0端的数据，因此保持控制信号HLD0被提供给测试电路TC，作为测试保持控制信号thld和移位方式控制信号sm。如果此时保持控制信号HLD0是″0″，通过形成测试电路TC的连接电路CC，输入数据IN输入至数据电路1的输入端DI。另一方面，如果保持控制信号HLD0是″1″，在连接电路CC内保持输入数据IN。在输出侧，选择器7和8输出输入至数据输入0端的数据，因此，保持控制信号HLD1被提供给测试电路CTC，作为测试保持控制信号thld和移位方式控制信号sm。如果此时保持控制信号HLD1是″0″，通过形成测试电路CTC的连接电路CCC，从数据输出端OUT输出输出数据DO，另一方面，如果保持控制信号HLD1是″1″，由于比较使能信号CMPEN是″0″，在连接电路CCC保持输出数据DO。

在常规操作中，常规扫描测试和扫描测试使用测试结果压缩功能，测试控制信号TEST被设置为″1″。当测试控制信号TEST是″1″时，形成控制电路CTL3的选择器5和6和形成控制电路CCTL3的选择器7和8分别输出输入至数据输入1端的数据。在输入侧，测试保持控制信号THLD0移位方式控制信号SM输出至测试电路TC，分别作为保持控制信号thld和移位方式控制信号sm。在输出侧，保持控制信号THLD1和移位方式控制SM输出至测试电路CTC，分别作为测试保持控制信号thld和移位方式控制信号sm。

现在描述常规扫描测试操作。在常规扫描测试中，比较使能信号CMPEN设定为″0″。在常规扫描测试中，顺序地执行测试模式的移位输入，执行和测试结果的移位输出。在连接电路CC和CCC中可以保持数据。

1.测试模式的移位输入

准备在数据电路1中输入测试模式时，测试模式移位进输入侧连接电路CC，通过分别设置测试保持控制信号THLD0和移位方式控制信号SM为″0″和″1″，要输入至数据电路1的测试模式可以从扫描输入端SI移位输入。本实施例中数据电路是4位的，因此，移位输入4位测试模式。以输入侧连接电路CC0→CC1→CC2→CC3的顺序移位输入测试模式。

2.执行

移位方式控制信号SM设定为″0″。此时，通过连接电路CC，输入数据IN输入至输入侧的输入端DI，同时，是数据电路1的测试结果的输出数据DO通过连接电路CCC从输出侧数据输出端OUT输出。

3.测试结果移位输出

分别设定测试保持控制信号THLD1和移位方式控制信号SM为″0″和″1″。此时，从扫描输出端SO顺序地移位输出测试结果。

为了保持扫描测试的数据为中间级，移位方式控制信号SM设置为″1″。如果保持控制信号THLD0是″1″，连接电路CC保持输入侧上的数据。另一方面，如果保持控制信号THLD1是″1″，连接电路CCC保持输出侧上的数据。

当用测试电路TC替换输出侧测试电路CTC时，也可以实现上述的常规操作和常规扫描测试。在连接电路CC或CCC中，保持常规操作和常规扫描测试的数据，因此，电路的造价和电路面积可以减少。

如下所述，在扫描测试执行中，通过在扫描测试操作执行中保持输入至输入端DI的输入数据IN，使用一个扫描路径就可以完成多个逻辑电路的扫描测试。

图15是一电路图，示出了分别在数据电路lin的一个输入侧，在数据电路1in的输出侧和数据电路1的输入侧之间，在数据电路1的输出侧和数据电路lin的输入侧之间以及在数据电路1out的输出侧上的具有测试电路TCa，TC，TCb和TCc的一电路，用于形成一个扫描路径。数据电路1in和1out分别是逻辑电路。数据电路1in提供输入数据IN至数据电路1。数据电路1提供输出数据OUT至数据电路1out。控制电路CTLTCa，CTL3，CTLTCb和CTLTCc(没示出)分别控制测试电路TCa，TC，TCb和TCc。测试电路TCa具有与测试电路TC相似的功能。测试电路TCb和TCc与测试电路TC或CTC的结构和功能相似。

数据电路1in，1和1out顺序排列，并且以这样的顺序形成扫描路径，即：扫描输入端SI→测试电路TCa→测试电路TC→测试电路TCb→测试电路TCc→扫描输出端SO。

通过测试电路保持输入至数据电路1的输入端DI的来自数据电路1in的输入数据IN，之后，从扫描输出端SO移位输出。在测试电路TCb和TCc中可以执行相似的操作。

通过执行上述操作，使用一个扫描路径可以完成多个逻辑电路的扫描测试。

在常规扫描测试中，描述在1至3的操作必须通过一些测试模式重复。现在描述能充分完成单个移位输出的一个扫描测试，以响应所有的模式，即使用测试结果压缩功能的扫描测试操作。

现在参照图14描述使用测试结果压缩功能的扫描测试操作。在使用测试结果压缩功能的扫描测试中，在初始化之后，替换地执行测试模式的移位输入和比较及压缩。在响应所有期望的测试模式的比较和压缩完成以后，移位输出压缩的测试结果。

在使用测试结果压缩功能的扫描测试中，比较使能信号CMPEN取″0″或″1″。

1.初始化

初始化时，包括在用于形成测试电路CTC的连接电路CCC的所有触发器4被设置为″ 1″，分别设置移位控制信号SM为″1″，测试保持控制信号THLD0和THLD1为″0″，从而从扫描输入端SI移位输入″1″，因而在触发器4中设置为″1″。比较使能信号CMPEN设置为″0″。

2.移位输入和测试模式的比较和压缩

准备在数据电路1中输入测试模式时，测试模式移位输入至输入侧连接电路CC。此时，为了保持初始化时连接电路CCC的触发器4设置为″1″，测试保持控制信号THLD1被设置为″1″。保持控制信号THLD0和移位方式控制信号SM的值分别与它们初始化时相等。换句话，以这样一种状态输入至数据电路1的测试模式从扫描输入端SI移位输入，此时测试保持控制信号THLD0是″0″，测试保持控制信号THLD1是″1″并且移位方式控制信号SM是″1″。

本实施例的数据电路1是4位的，因此移位输入4位测试模式。以输入侧连接电路CC[0]→CC[1]→CC[2]→CC[3]的顺序移位输入测试模式。比如，提供4个全周期序列作为测试模式。通过将所有位为″0″的数据加至M序列就形成了全周期序列。因此，通过提供全周期序列作为测试模式，在连接电路CC中可以有效地设定所有组合的测试模式。还有，当测试保持控制信号THLD0是″0 ″时，通过重复地移位输入测试模式，然后设定测试保持控制信号THLD0为″1″，以保持连接电路CC内的测试模式，可以有效地输入测试模式至数据电路1，从而以行进的方式顺序地重复″0″和″1″。

为了测试模式而设置比较使能信号CMPEN为″1″，以使测试输入期望的数据EXP的状态，从而比较数据电路1的输出与期望的数据EXP，比较结果被前述的测试电路CTC电路操作所压缩。

3.测试结果的移位输出

分别设定测试保持控制信号THLD1和移位方式控制信号SM为″0″和″1″。此时，压缩在连接电路CCC的测试结果从扫描输出端SO顺序移位输出。

上述为图14所示的电路的电路操作。用图12所示连接电路CCCr替代图11所示的各连接电路CCC，也可以得到相似的电路操作。连接电路CCCr的特征在于在触发器上有效地使用了一复位端。参照连接电路CCCr和CCC的不同点和相同点来描述连接电路CCCr。

连接电路CCCr包括有与连接电路CCC相同功能的端口，还具有一个时钟端t。即，连接电路CCCr上具有的一个输入端cdr，一个扫描输入端csir，一个测试保持端cthldr，一个移位方式端csmr，一个扫描输出端csor，一个期望的数据端cexpr和一个比较端ccmpenr，分别与连接电路CCC上的输入端cd，扫描输入端csi，测试保持端cthld，移位方式端csm，扫描输出端cso，期望的数据端cexp和比较端ccmpen的功能相同。

选择器2和3，触发器4r，Ex-OR门30r和一个门31r形成连接电路CCCr。Ex-OR门31r的结构和功能与Ex-OR门30相同，同时，门31r执行分别输入至二个输入端信号和输入至反相输入端的一个反相信号的NAND操作，并从输出端输出。

在此所描述的实施例中，在触发器4中的复位端和时钟端没有用于特别的功能，因此省去它们的描述。然而，在连接电路CCCr中，有效地使用复位端，并使用输入至时钟的一个信号以完成同步，以压缩测试结果。因此，仅在连接电路CCCr中说明触发器4的复位端和时钟端。接着，需要加一时钟端T至测试电路CTC，以与连接电路CCCr的时钟端t相连。然而，省去了测试电路CTC的时钟端T。

连接电路CCCr和CCC之间的主要不同为：

1.门31r和NAND门31及AND门32的不同；

2.触发器4和选择器2之间的连接与触发器4r和选择器2之间的连接的不同；

3.时钟端t的出现和连接所引起的不同。其他连接相似并省去其描述。

Ex-OR的一个输出端连接至门31r的第一输入端，同时比较端ccmpenr连接至门31r的第二输入端。时钟端t连接至门31r的反相输入端，以及触发器4r的时钟端。门31r的输出端连接至触发器4的复位端。当接收到″0″时，触发器4r复位端复位它本身所存储的数据。触发器4r的输出端连接至选择器2的数据输入1端和连接电路CCCr的扫描输出端csor。

现在描述连接电路CCCr的电路操作。当使用连接电路CCCr时，得到与连接电路CCC的电路操作1和2完全相同的电路操作，以及与连接电路CCC的电路操作3相似的操作。现在描述使用连接电路CCCr的电路操作3。

当比较使能信号ccmpenr是″0″时，不论Ex-OR门30r的输出数据和输入至时钟端t的时钟信号t，门31r输出″1″至触发器4r的复位端。因此，在触发器4不复位数据，并且连接电路CCC保持触发器4r的数据。

当比较使能信号ccmpenr是″1″且从时钟端t输入的时钟信号t是″0″时，门31r输出Ex-OR门30r的输出数据的反相信号。当在Ex-OR门30r中期望的数据expr与输入数据cdr相符合时，门31r向触发器4的复位端输出″1″。这样，连接电路CCCr保持触发器4r的数据。

如果Ex-OR门30r的期望的数据expr与输入数据cdr不相符时，门31r向触发器4r的复位端输出″0″，这样，在触发器4r的数据被复位，因此，在选择器2和3以及触发器4内连续保持″0″。

换句话，当期望的数据expr与输入数据cdr相符合时，连接电路CCCr具有保持触发器4r的数据的功能，同时，当数据彼此不相符时，触发器4r内保持″0″。然而，使用连接电路CCCr可以得到如下优点：

通过选择器2和3，触发器4以及AND门32所形成的一个回路，连接电路CCC保持数据。另一方面，通过选择器2和3，触发器4所形成的一回路，连接电路CCCr保持数据，因此，不希望的噪声等对数据所引起的的影响被大大地减少。

同时，时钟信号t同步连接电路CCCr，从门31r移去反相输入端，不能用时钟信号进行这种同步，从而门31r定义了一个NAND门。

从上述可以很清楚，与使用连接电路CCC相似，使用连接电路CCCr可以形成测试电路CTC。

通过在数据电路1的输出侧上提供测试电路CTC，并使用测试结果压缩功能执行扫描测试，可以移位输出响应于多个测试模式的测试结果。因此，在多个测试模式上使用测试结果压缩功能以进行扫描测试所需要的时间少于在多个测试模式上进行常规扫描测试所需要的时间。即缩短了测试时间。

当使用图14所示的控制电路CTL3时，得到与参照实施例1所描述的相似的效果。在控制电路CTL3中，测试控制信号TEST控制是否选择保持端HLD0或测试保持端THLD0和移位方式端SM，因此，通过使用控制电路CTL3，可以独立于图4所示电路的数据电路1a所提供的保持控制信号HLD0，进行数据电路1的扫描测试。

控制电路CTL3与CCTL3的结构不同在于其输入的控制信号。由于测试控制信号TEST同时地控制选择器5，6，7和8，所以它们的操作彼此相同。至于涉及控制电路结构的本发明，可以描述控制测试电路TC的各控制电路，这些描述可以用于控制测试电路CTC的各控制电路。因此，图14所示的电路可以如图17所示，同时省略数据电路1输出侧上的电路。除非特别要求，下面省去数据电路1的输出侧上电路的描述。

在本实施例中，输入至输入和输出侧的控制电路的保持控制信号HLD0和HLD1彼此不同。因此，需要使用多个扫描触发器以确认保持控制信号。现在参照图16，描述用于确认多个保持控制信号的所使用的这种扫描触发器。图16示出了扫描触发器连接状态，使用它们用于确认多个保持控制信号，同时省去测试保持端，期望的数据端，比较端等。

考虑保持控制信号HLD0和HLD1被确认。在扫描输入端SI和测试电路TC的扫描输入端si之间插入扫描触发器HSFF和HSFFa。扫描触发器HSFF由选择器14和触发器15组成。相似地，扫描触发器HSFFa由选择器14a和触发器15a组成。提供扫描触发器HSFF，用于确认输入至控制测试电路TC的控制电路的保持控制信号HLD0。相似地，提供扫描触发器HSFFa，用于确认输入至控制测试电路CTC的控制电路的保持控制信号HLD1。各选择器14有一个数据输入0端，一个数据输入1端，一个输出端和一个控制端。用于开关选择器14和14a的移位方式控制信号SM输入至各控制端。当移位方式控制信号SM是″0″时，选择数据输入0端，并连接至输出端。另一方面，当移位方式控制信号SM是″1″时，选择数据输入1端，并连接至输出端。因此，通过选择输入至选择器14和14a的位于″1″和″0″之间的移位方式控制信号SM，可以选择从选择器14和14a输出的数据。扫描输入端SI连接至选择器14的数据输入1端。保持端HLD0连接至选择器14的数据输入0端。选择器14的输出端连接至触发器15的一个输入端。触发器的一个输出端连接至选择器14a的数据输入1端。保持端HLD1连接至选择器14a的数据输入0端。触发器15a的一个输出端连接至测试电路TC的扫描输入端si。触发器15和15a是D型触发器，或是与D型触发器具有相似功能的触发器。

在前述的扫描触发器HSFF和HSFFa中，通过设定移位方式控制信号SM为″0″，可分别在触发器15和15a中存储保持控制信号HLD0和HLD1的值。在图16所示的结构中，扫描触发器HSFF和HSFFa的输出端连接至测试电路TC的扫描输入端si。因此，可以设定移位方式信号SM为″1″，并且测试保持控制信号THLD0和THLD1可以设定为″0″，从而，从扫描路径处取出保持控制信号HLD0和HLD1，可以保持，作为扫描输出数据SO，当移位方式控制信号SM是″0″时，扫描输出数据SO分别存储在扫描触发器HSFF和HSFFa。比如，使用相似结构，可以保持诸如测试控制信号THLD0和THLD1的其他控制信号。

如上所述用移位方式控制信号SM控制选择器14和14a的同时，可以新提供一个与测试电路TC和CTC控制相关的控制端，用于通过从该控制端输出的一个控制信号控制选择器14和14a。然而，使用移位方式控制信号SM以控制选择器14和14a，可以得到如下优点：

在本实施例的测试电路TC和CTC中，当测试控制信号TEST是″1″时，移位方式控制信号SM被设定为″0″，从而通过连接电路CC，输入数据输入至在输入侧的输入端DI。此时，作为数据电路1的测试结果的输出数据DO通过连接电路CC从输出端OUT输出。当移位方式控制信号SM是″0″时，控制信号HLD0和HLD1存储在扫描触发器HSFF和HSFFa，同时在测试电路TC内不移位控制信号HLD0和HLD1。在扫描测试中，当移位输入测试模式或移位输出测试结果时，移位方式控制信号SM设定为″1″。因此，从移位输入端SI移位输入的测试模式在选择器14和14a中进行，从而扫描触发器HSFF和HSFFa避免了测试模式的移位输入或测试结果的移位输出。当用移位方式控制信号SM控制选择器14和14a时，在扫描测试操作中没有坏的影响施加，因此，通过使用移位方式控制信号SM，可以减少提供控制信号至扫描触发器HSFF和HSFFa的控制端。

尽管扫描触发器HSFF和HSFFa插入至扫描输入端SI和测试电路TC的扫描输入端si，当扫描触发器插入至测试电路TC的扫描输出端so和测试电路CTC的扫描输入端si之间，也可以得到同样的功能。并且可以保持保持控制信号HLD0和HLD1。当扫描触发器插入至测试电路CTC的扫描输出端so和扫描输出端SO之间时也可以得到相同的功能。

尽管上述描述中保持到二个控制信号，但可保持的控制信号的数量并不限于二个，当保持多个控制信号时，从上述可以很清楚，可以串联地连接同样数量的扫描触发器。

对于常规操作和扫描测试操作，可以使用按照本实施例的测试电路TC和CTC保持功能，从而可以减少电路尺寸。

现在描述按照本实施例的另一控制电路。图18是一电路图，示出了一控制电路CTL3a，它与图17所示的控制电路CTL3具有相同的功能。

控制电路CTL3a和CTL3的不同在于其结构不同。结构不同在于连接至选择器6的数据输入0端的一个端口。换句话，选择器5的输出端连接至选择器6的数据输入0端。

现在描述控制电路CTL3a的电路操作。考虑到上述结构不同，仅须考虑测试控制信号TEST是″0″的情况，当测试控制信号TEST是″0″时，选择器6输出选择器5的输出，因此，从选择器6的输出端输出保持控制信号HLD0。

因此，控制电路CTL3a的电路操作与控制电路CTL3的操作相同。

参照图17，控制电路CTL3直接连接至保持端HLD0，测试保持端THLD0和移位方式控制信号SM。在常规操作中，通过设定输入至选择器14的控制端的移位方式控制信号SM为″0″，经过图19所示的扫描触发器HSFF，可以连接保持端HLD0至控制电路CTL3。

现在描述按照本实施例的一个测试电路，通过改变扫描触发器的结构可以得到该测试电路。与上述电路具有相似结构，功能相同的部件用相同的标号表示，并略去多余的描述。

图20是一电路图，示出了一个按照本实施例的逻辑电路和测试电路。本实施例的测试电路TCS是这样一个电路，用它替代测试电路TC。与测试电路TC相似，通过触发器4，选择保持功能的选择器2和选择扫描方式的选择器3形成按照本实施例的测试电路TCS。测试保持控制信号控制选择器2，且移位方式控制信号sm控制选择器3。

测试电路TC与TCS的不同在于，用于选择保持功能的选择器2与用于选择扫描方式的选择器3的顺序互相交换。

现在描述测试电路TCS。测试电路TCS可以用于数据电路1的输入或输出侧。用于输出侧的测试电路TCS的操作与用于输入侧的测试电路TCS的操作相似。因此，图20仅示出了输入侧，并且除非特别要求，仅描述输入侧。

数据电路1是由测试电路TCS输入控制的。测试电路TCS插入至数据输入端IN与数据电路1的输入端DI之间。测试电路TCS包括用于输入输入数据IN[0]至IN[3]的输入端d[0]至d[3]，用于向数据电路1的输入端DI输出数据的输出端q[0]至q[3]，一个扫描输入端si，一个测试保持端thld，一个移位方式端sm，和一个扫描输出端so。

现在描述分别输入至测试保持端thld和移位方式端sm的测试保持控制信号thld和移位方式控制信号sm。当移位方式控制信号sm和测试保持控制信号thld是″0″时，测试电路TCS形成输入至输入端d的数据，并从输出端q输出它。当移位方式控制信号sm是″1″且测试保持控制信号thld是″0″时，测试电路TC形成输入至扫描输入端si的数据并从扫描输出端so输出它。当测试保持控制信号thld是″1″时，数据保持在测试电路TCS。

通过下述形成执行上述操作的测试电路TCS：触发器4的输出端[N-1]连接至选择器3[N]的数据输入1端。特别当N＝O时，扫描输入端si连接至选择器3[0]的数据输入1端。数据输入端IN连接至选择器3[N]的数据输入0端。选择器3[N]的输出端连接至选择器2[N]的数据输入0端。触发器4[N]的输出端连接至选择器2[N]的数据输入1端。选择器2[N]的输出端连接至触发器4[N]的输入端。触发器4[N]的输出端如上所述连接至选择器2[N]的数据输入1端，并还连接至数据电路1的输入端DI[N]和选择器3[N+1]。特别当N＝3时，触发器4[3]的输出端连接至选择器2[3]的数据输入1端，输入端DI[3]和测试电路TCS的扫描输出端。

当在数据电路1的输出侧上提供测试电路TCS时，可以用上述描述进行下述转换：

数据输入端IN→输出端DO

输入端DI→数据输出端OUT

通过上述测试电路TCS，可以进行常规操作和扫描测试操作。

现在描述按照本实施例的提供测试保持控制信号thld和移位方式控制信号sm至测试电路TCS的一个控制电路CTL4。控制电路CTL4是这样一个电路，它带有测试控制信号TEST，移位方式控制信号SM和测试保持控制信号THLD以及保持控制信号HLD0，并输出测试保持控制信号thld和移位方式控制信号sm至测试电路TCS。

控制电路CTL4有规律输出移位方式控制信号SM，作为移位方式控制信号sm。当测试控制信号TEST是″0″时，控制电路CTL4输出保持控制信号HLD0作为测试控制控制信号thld。当测试控制信号TEST是″1″时，控制电路CTL4输出测试保持控制信号THLD0，作为测试保持控制信号thld。

参照图20描述控制电路CTL4的连接。控制电路CTL4包括一个选择器5。测试控制信号TEST输入至选择器5的一个控制端。

保持端HLD0连接至选择器5的数据输入0端。测试保持控制端THLD0连接至选择器5的数据输入1端。选择器5的一个输出端连接至测试电路TCS的测试保持端thld。移位方式控制端SM直接连接至测试电路TCS的移位方式端sm。

与使用在数据电路1的输出侧上的一个控制电路CTL4相关，在上述描述中可以进行下述转换：

保持端HLD0→保持端HLD1

测试保持端THLD0→测试保持端THLD1

通过上述测试电路TCS可以进行常规操作和扫描测试操作。

图20所示电路的电路操作总结如下：描述了在数据电路1的输入和输出侧上提供测试电路TCS的情况。该电路操作包括常规操作和扫描测试操作。

常规电路操作与由控制电路CTL1，CTL2或CTL3以及测试电路TC所组成电路的操作相同。

现在描述扫描测试操作。仅在执行和数据保持过程中，构成控制电路CTL4和测试电路TCS的电路操作与构成控制电路CTL3和测试电路TC的电路操作不同。因此，仅描述执行和数据保持。

1.执行

通过设定移位方式控制信号SM和测试保持控制信号THLD1为″0″，可以得到组成控制电路CTL3的电路相同的电路操作和测试电路TC。

2.保持

为了保持输入侧上的数据为扫描测试的中间级，可以设定测试保持控制信号THLD0为″1″。另一方面，为了在输出侧保持数据，测试保持控制信号THLD1为″1″。

上述为图20所示的控制电路的电路操作。当分别在数据电路1的输入和输出侧上提供测试电路TCS时，通过移位方式控制信号SM可以同时地控制输入和输出侧测试电路TCS。

现在描述前述测试电路TCS所形成的一个扫描路径。当在数据电路1的输入侧上提供测试电路TCS时，在各数据输入端IN与逻辑电路的各输入端DI之间包括二个选择器2和3。还有当在数据电路1的输出侧上提供测试电路TCS时，在各输出端DO和各数据输出端OUT上包括二个选择器2和3。因此，在常规操作中，可以保持与常规测试电路相似的一个操作速度。

然而，控制测试电路TCS的各控制电路CTL4仅包括一个选择器5，因此可以减少电路尺寸。还有在测试电路TCS中，在常规操作和扫描测试操作中可以使用它的保持功能，从而通过消除额外部分，可以减少电路尺寸。

实施例3

本发明的实施例3涉及一个控制测试电路的一控制电路。

本实施例的控制电路适于控制一测试电路TC或CTC，它的结构比实施例1和2的控制电路的结构简单。控制测试电路TC和TCT的控制电路向测试电路TC和CTC提供一测试保持控制信号thld和一移位方式控制信号sm。该电路的结构和功能保持不变而不管该电路是应用于测试电路TC或CTC，因此，仅参照测试电路TC进行描述。下面的描述是针对数据电路1的输入侧，它还可以应用于输出侧。

图21是一电路图，示出了按照本实施例的一个控制电路CTL5。控制电路CTL5接收一保持控制信号HLD0，一测试保持控制信号THLD0，一移位方式控制信号SM和一测试控制信号TEST，并向测试电路TC提供该测试保持控制信号thld和移位方式控制信号sm。在常规操作中，测试保持控制信号THLD0设定为″0″，因此，与实施例2的控制电路相比，控制电路CTL5的电路面积减少。在输出侧的测试电路TC上提供该控制电路CTL5时，可以进行下述变换：

保持控制信号HLD0→保持控制信号HLD1

测试保持控制信号THLD0→测试保持控制信号THLD1

参照图21描述该控制电路CTL5的结构。通过三个门电路形成该控制电路CTL5。每个门各有二个输入端和一个输出端。这些门包括门41和OR门42和43。

门41具有一个输入端ge和一个反相输入端re。门41对输入至反相输入端re的一输入信号re的反相逻辑与输入至输入端ge的一输入信号ge执行AND操作。各OR门42和43执行二个输入信号的OR操作。

现在描述控制电路CTL5的连接状态。测试端TEST连接至门41的反相输入端。保持端HLD0连接至门41的输入端ge。门41的输出端连接至OR门42和43的第一输入端。测试保持端THLD0连接至OR门42的第二输入端，移位方式端SM连接至OR门42的第二输入端。OR门42和43的输出端分别向测试电路TC输出测试保持控制信号thle和移位方式控制信号sm。

图21所示的控制电路的电路操作总结如下：电路操作包括常规操作的控制和扫描测试操作的控制。表4示出了在常规操作和扫描测试中与控制电路CTL5相关的各信号和数据的最佳设定值。

                             表4

	常规操作		扫描测试
								输入/输出同步	保持	数据输入	执行	数据输出	保持
TEST	0		1
							SM	0		1	0	1	1
HLD0	0	1	DC
							THLD0	0		0	0	0	1
SI	DC		1/0	DC	1/0	DC

现在描述控制电路CTL5和CTL3常规电路操作的不同。与设定控制电路CTL3相似，在常规操作中设定测试控制信号TEST为″0″，在控制电路CTL5中，设定移位方式控制信号SM和测试保持控制信号THLD0为″0″。由于这种设定，在常规操作中控制电路CTL5的电路操作与控制电路CTL3的电路操作一样。

在扫描测试操作中控制电路CTL5的电路操作与控制电路CTL3的一样，因此，省去多余的描述。

还有，当用控制电路CTL5控制测试电路TC时，可以得到实施例2所示的常规操作的控制和扫描测试操作的控制。

控制电路CTL5由三个门形成，在设定测试保持控制信号为″0″的同时用控制电路CTL5进行控制，可以减少半导体器件的电路面积。

图22示出了一个控制电路CTL5a，它的形成与控制电路CTL5相似，并具有相似的功能。

参照控制电路CTL5a与CTL5的不同描述控制电路CTL5a的结构和连接。与控制电路CTL5相似，控制电路CTL5a可以由包括门41a和OR门42a和43a的三个门组成。门41a和OR门42a和43a的结构和功能分别与门41和OR门42和43相同。

控制电路CTL5中门41的输出端连接至OR门43的第一输入端的同时，在控制电路CTL5a中OR门42a的输出端连接至OR门43a的第一输入端。

由于连接的前述差异，在控制电路CTL5与CTL5a的电路操作中没有不同，因此省去电路操作的描述。

控制电路CTL5a的形成与控制电路CTL5相似，并且其电路操作与控制电路CTL5相同。因此，使用控制电路CTL5a可以得到与控制电路CTL5相似的效果。

现在描述控制电路CTL6，它与实施例1所示的控制电路CTL2相似，不接收一个测试控制信号TEST而控制测试电路TC或CTC。

图23是一电路图，示出了按照本实施例的控制电路CTL6。在控制电路CTL5内设定移位方式控制信号SM为″0″，在扫描测试操作中，通过进一步设定保持控制信号HLD0为″0″，在控制电路CTL6中省去测试端TEST。

当在输出侧测试电路TC中提供控制电路CTL6时可以进行如相转换：

保持控制信号HLD0→保持控制信号HLD1

测试保持控制信号THLD0→测试保持控制信号THLD1

参照图23描述控制电路CTL6的结构。选择器5和OR门45形成控制电路CTL6。

现在描述控制电路CTL6的连接状态。选择器5有一个数据输入0端，一个数据输入1端，一个输出端和一个控制端。保持端HLD0连接至选择器5的数据输入0端和OR门45的第一输入端。测试保持端THLD0连接至选择器5的数据输入1端。移位方式端SM连接至选择器5控制端和OR门45的第二输入端。选择器5的输出端和OR门45向测试电路TC分别输出测试保持控制信号thld和移位方式控制信号sm。

图23所示的控制电路的电路操作总结如下：电路操作包括常规操作的控制和扫描测试操作的控制。表5示出了在常规操作和扫描测试中与控制电路CTL6相关的各信号和数据的最佳设定值。

                                  表5

	常规操作		扫描测试
								输入/输出同步	保持	数据输入	执行	数据输出	保持
SM	0		1	0	1	1
							HLD0	0	1	0
THLD0	DC		0	0	0	1
							SI	DC		1/0	DC	1/0	DC

在常规操作中，通过设定移位方式控制信号SM为″0″，可以得到与控制电路CTL3和CTL5相同的电路操作。

现在描述在扫描测试操作中控制电路CTL6的电路操作。在扫描测试操作中，当执行测试模式的移位输入，测试结果的移位输出和数据保持时，移位方式控制信号SM被设定为″1″。此时，控制电路CTL6的电路操作与控制电路CTL3和CTL5的电路操作相同。在扫描测试操作中执行时，移位方式控制信号SM和保持控制信号HLD0被设定为″0″，从而控制电路CTL6的电路操作与控制电路CTL3和CTL5的电路操作相同。

还有，当用控制电路CTL6控制测试电路TC时，可以得到实施例2所示的常规操作的控制和扫描测试操作控制。

在扫描测试操作中通过设定保持控制信号HLD0为″0″，控制电路CTL6可以不使用测试端TEST而控制测试电路TC，由于可以省去测试端TEST，使用本实施例的控制电路可以减少半导体器件的电路面积。

图24示出了一控制电路CTL6a，它的形成与控制电路CTL6相似并具有相同的功能。

参照图24描述控制电路CTL6a的结构。与形成控制电路CTL6的选择器5和OR门45的结构和功能相似，控制电路CTL6a由选择器5a和OR门45a形成。

在控制电路CTL6中，保持端HLLD0连接至OR门45的第一输入端，在控制电路CTL6a中选择器5a的输出端连接至OR门45a的第一输入端。连接状态的不同并不产生电路操作的不同，并且控制电路CTL6a的电路操作与控制电路CTL6的电路操作相同。因此，当使用控制电路CTL6a时，可以执行与控制电路CTL6相似的操作。

因此，当用控制电路CTL6a控制测试电路TC时，也可以得到与实施例2所示的常规操作的控制和扫描测试操作的控制。还有，使用控制电路CTL6a可以得到与控制电路CTL6相同的效果。

现在示出在本实施例中通过进一步简化控制电路的结构而得到的一控制电路。

图25是一电路图，示出了本实施例的一个控制电路CTL7。控制电路CTL7的端口与控制电路CTL6的端口一样。还有，控制电路CTL7的电路结构与控制电路CTL5的结构特别相似。表6示出了在常规操作和扫描测试中与控制电路CTL7相关的各信号和数据的最佳设定值。

                                  表6

	常规操作		扫描测试
								输入/输出同步	保持	数据输入	执行	数据输出	保持
SM	0		1	0	1	1
							HLD0	0	1	0
THLD0	0		0	0	0	1
							SI	DC		1/0	DC	1/0	DC

在控制电路CTL7中，通过在常规操作中设定移位方式控制信号SM和测试保持控制信号THLD0为″0″，同时在扫描测试操作中设定保持控制信号HLD0为″0″，可以用小规模的电路结构得到与控制电路CTL5和CTL6相同的电路操作。

参照图25描述控制电路CTL7的结构和状态。与控制电路CTL5相似，可以用包括门50和OR门51和52的三个门电路形成控制电路CTL7。门50的结构和功能与形成控制电路CTL5的门41相同。

参照控制电路CTL7与控制电路CTL5的不同点描述控制电路CTL7的连接状态。在控制电路CTL5中，测试端TEST连接至门41的反相输入端re，并且保持端HLD0连接至OR门43的第一输入端。另一方面，移位方式端SM连接至门50的反相输入端，并且保持端HLD0连接至OR门52的第一输入端。其它端口的连接，控制电路CTL5和CTL7相同。

为了明白控制电路CTL7的电路操作，明白门50和OR门52的操作就足够了，其中门50的反相输入端re连接至移位方式控制端SM，OR门52的第一输入端连接至保持端HLD0。

首先描述门50的操作。在使用控制电路CTL5的控制操作中，参照常规操作和扫描测试操作中，仅在扫描测试的执行中测试控制信号TEST和移位方式控制信号SM不同。至于反相输入端re与移位方式端SM相连的门50，仅考虑扫描测试的执行。然而，在扫描测试的执行中，输出端与选择器3的控制端相连的OR门52仅简单地输出″0″，并且在扫描测试执行中移位方式控制信号SM被设定为″0″，因此，该条件被满足。因此，门50的操作对扫描测试的执行不施加影响。

现在描述OR门52的操作。当移位方式控制信号SM是″1″时，与OR门43的操作相似，OR门52需输出″1″。因此，可以明白常规操作和移位方式控制信号SM是″0″的扫描测试执行。已参照图50描述了扫描测试的执行。在常规操作中OR门52可输出″0″，并且在常规操作中保持控制信号HLD0设定为″0″，从而满足该条件。

从上述可以明白，控制电路CTL7和CTL5的电路操作彼此相同。

因此，通过控制电路CTL7的控制测试电路TC，可以得到实施例2所示的常规操作的控制和扫描测试操作的控制。

由于控制电路CTL7是由三个门组成的，与用控制电路CTL6进行控制的情况相比，用控制电路CTL7进行控制，同时设定测试保持控制信号THLD0为″0″，半导体器件的电路面积可以减少。

还有，在扫描测试操作中，通过设定保持控制信号HLD0为″0″，控制电路CTL7可以不使用测试端TEST而控制测试电路。可以省去测试端TEST，从而，当使用按照本实施例的控制电路时，进一步减少了半导体器件的电路面积。

图26和27示出了控制电路CTL7a和CTL7b，它们与控制电路CTL7的形成相似，并具有同样的功能。图26和27是电路图，示出了按照本实施例的控制电路CTL7a和CTL7b。

参照图26和27，描述控制电路CTL7a和CTL7b的结构与控制电路CTL7的不同。控制电路CTL7a是由门50a和OR门51a和52a组成，同时，控制电路CTL7b是由门50b和OR门51b和52b组成。门50a和50b及OR门51a，51b，52a和52b分别与门50和OR门51和52的功能和结构相同。

现在参照与控制电路CTL7的不同，描述控制电路CTL7a和CTL7b的连接状态。在控制电路CTL7中，保持端HLD0连接至OR门52的第一输入端。在控制电路CTL7a中，门50a的输出端连接至OR门52a的第一输入端。在控制电路CTL7b中，OR门51b的输出端连接至OR门52b的第一输入端。

由于前述连接的不同，在控制电路CTL7，CTL7a和CTL7b中的电路操作没有不同。从而可以用控制电路CTL7a和CTL7b替代控制电路CTL7控制测试电路TC。

测试电路TC可以用本实施例所示的各种控制电路进行控制。

实施例4

在本发明的实施例4中，使用实施例2所示测试电路TC和CTC以形成一扫描路径，并用于一个RAM的操作测试。

图28是一电路图，示出了带有一测试电路的RAM，与实施例1至3所示具有相同功能和结构的单元用同一标号表示。

如图28所示，定义测试电路的测试电路TCA0，TCDI，TCA1和CTC输入/输出控制是逻辑电路的RAM11。

现在描述RAM11。RAM11包括用于写入RAM11的地址写的地址输入端A0[0]至A0[2]，和用于数据输入的输入端DI0[0]至DI0[2]。还有，RAM11包括用于从RAM11读数据的地址写的地址输入端A1[0]至A1[2]和用于数据输出的输出端DO1[0]至DO1[2]。

RAM11是这样一个电路，它将输入至输入端DI0[0]至DI0[2]的输入数据DI0[0]至DI0[2]写入这样一个特定的地址，它相应于提供给地址输入端A0[0]A0[2]的输入数据。还有，RAM11是这样一个电路，它从数据输出端DO1[0]至DO1[2]输出已输入至相应于输入数据A1[0]至A1[2]的特定地址的数据，其中输入数据A1[0]至A1[2]提供给地址输入端A1[0]至A1[2]。尽管本实施例所示的RAM11是三位的，按照实施例的测试电路可以应用于任意位。

在地址输入端A0[0]至A0[2]的输入数据的端口是数据输入端INA0[0]至INA0[2]，用于在输入端DI0[0]至DI0[2]输入数据的端口是数据输入端INDI[0]至INDI[2]，用于在地址输入端A1[0]至A1[2]输入数据的端口是数据输入端INA1[0]至INA1[2]，并且用于从输出端DO1[0]至DO1[2]输出数据的端口是数据输出端OUT[0]至OUT[2]。

现在描述测试电路TCA0，TCDI，TCA1和CTC。测试电路TCA0，TCDI和TCA1在结构和操作上与测试电路TC相似。在地址输入端A0[0]至A0[2]和INA0[0]至INA0[2]之间插入测试电路TCA0。这在输入端DI0[0]至DI0[2]和INDI[0]至INDI[2]之间插入测试电路TCDI。在地址输入端A1[0]至A1[2]和输出端INA1[0]至INA1[2]之间插入测试电路TCA1。在输出端DO[1]至DO[2]和OUT[0]至OUT[2]之间插入测试电路CTC。

描述扫描输入端SI和扫描输出端SO之间的连接，它们用于扫描测试和测试电路TCA0，TCDI，TCA1和CTC。

参照图28，这样形成扫描路径：扫描输入端SI→扫描触发器70和71→测试电路TCA0的扫描输入端si→测试电路TCA0的扫描输出端so→测试电路TCDI的扫描输入端si→测试电路TCDI的扫描输出端so→测试电路TCA1的扫描输入端si→测试电路TCA1的扫描输出端so→测试电路CTC的扫描输入端si→测试电路CTC的扫描输出端so→扫描输出端SO。在测试电路TCA0和TCDI之间，在测试电路TCDI和TCA1之间，在测试电路TCA1和CTC之间以及在测试电路CTC和扫描输出端SO之间可以提供扫描触发器70和71。

现在描述扫描触发器70和71。扫描触发器70和71是这样的触发器，用来分别保持保持控制信号HLD0和HLD1。与图6所示的扫描触发器HSFF相似，每个扫描触发器70和71是由一个选择器和一个触发器组成。形成扫描触发器HSFF的数据输入0端，数据输入1端和选择器14的控制端被认为是扫描触发器HSFF它本身的那些端口。相似地，每个扫描触发器70和71包括一个数据输入0端，一个数据输入1端，一个输出端和一个控制端。响应于输入至控制端的一个信号，各扫描触发器70和71输出一个输入至数据输入0端和数据输入1端的信号。

每个测试电路TCA0，TCDI，TCA1和CTC包括一个测试保持端thld和一个移位方式端sm，并被分别带有一测试保持控制信号thld和一移位万式控制信号sm。还有，测试电路CTC还包括一个比较端cmpen和期望端exp[0]至exp[2]，并被分别提供有一比较使能信号CMPEN和期望的数据EXP[0]至EXP[2]。

现在描述分别向测试电路TCA0，TCD1，TCA1和CTC提供测试保持控制信号thld和移位方式控制信号sm的一个电路。通过选择器60和65形成提供测试保持控制信号thld和移位方式控制信号sm的电路。

每个选择器60和65包括一个数据输入0端，一个数据输入1端，一个输出端，和一个控制端。测试端TEST连接至选择器60和65的控制端。

选择器60和61的输出端分别连接至测试电路TCA0和TCDI的测试保持端，以彼此独立地提供测试保持控制信号thld。选择器62的输出端连接至测试电路TCA0和TCDI的各移位方式端sm，以提供移位方式控制信号sm。相似地，选择器63和64的输出端分别连接至测试电路TCA1和CTC的测试保持端thld，以彼此独立地提供测试保持控制信号thld。选择器65的输出端连接至测试电路TCA1和CTC的各移位方式端sm，以提供移位方式控制信号sm。

现在描述保持端。保持端HLD0连接至扫描触发器70的各数据输入0端和选择器60至62，相似地，保持端HLD1连接至扫描触发器71的各数据输入0端和选择器63和65。移位方式端SM连接至选择器62和65的各数据输入1端及扫描触发器70和71的各控制端，测试保持端THLDA0和THLDDI0分别连接至选择器60和61的数据输入1端。测试保持端THLDA1和THLDDO1分别连接至选择器63和64的数据输入1端。

现在描述图28所示电路的电路操作。该电路操作包括常规操作和测试操作。测试操作包括一常规扫描测试操作和一使用测试结果压缩功能的一扫描测试操作。

首先描述常规操作。在常规操作中，当测试控制信号TEST是″0”，测试控制信号TEST和压缩使能信号CMPEN设定为“0 ″。选择器60至65分别输出输入至数据输入0端的数据。因此，保持控制信号HLD0被提供给测试电TCA0和TCDI，作为测试保持控制信号thld和移位方式控制信号sm。保持控制信号HLD1被提供给测试电路TCA1和CTC，作为测试保持控制信号thld和移位方式控制信号sm。如果此时保持控制信号HLD0是″0″，分别通过测试电路TCA0和TCDI，输入数据INA0和INDI输入至RAM11的地址输入端A0和输入端DI。另一方面，当保持控制信号HLD0是″1″时，输入数据INA0和INDI保持在测试电路TCA0和TCDI。当保持控制信号HLD1是″0″时，相似地，输入数据INA1通过测试电路TCA1连接至RAM11的地址输入端A1。通过测试电路CTC，从数据输出端OUT输出输出数据DO1。当保持控制信号HLD1是″1″时，输入数据INA1和输出数据DO1保持在测试电路TCA1和CTC。

换句话，在常规操作中，保持控制信号HLD0同时地控制保持在测试电路TCA0和TCDI的数据。还有，保持控制信号HLD1同时地控制保持在测试电路TCA1和CTC的数据。因此，保持在写地址输入端A0和输入端DI0的数据和保持在读地址输入端A1和输出端DO11的数据被彼此独立地控制。

现在描述测试操作。在测试操作中，测试控制信号TEST设定为″1″，并且比较使能信号CMPEN设定为″0″，当测试控制信号TEST是″1″时，选择器60和65分别输出已输入至数据输入1端的数据。同时，测试保持控制信号THLDA0和移位方式控制信号SM输入至测试电路TCA0，分别作为测试保持控制信号thld和移位方式控制信号sm。测试保持控制信号THLDDI0和移位方式控制信号SM输入至测试电路TCDI，分别作为测试保持控制信号thld和移位方式控制信号sm。还有，测试保持控制信号THLDA1和移位方式控制信号SM输入至测试电路TCA1，作为测试保持控制信号thld和移位方式控制信号sm。测试保持控制信号THLDD1和移位方式控制信号SM输入至测试电路CTC，分别作为测试保持控制信号thld和移位方式控制信号sm。

现在总结测试操作的控制。移位方式控制信号SM输入至测试电路TCA0，TCDI，TCA1和CTC，作为移位方式控制信号sm，以控制输入至测试电路TCA0，TCDI，TCA1和CTC数据的选择。分别通过测试保持控制信号THLDA0，THLDDI0，THLDA1和THLDDO1，可以独立地完成测试电路TCA0，TCDI，TCA1和CTC内数据的保持。

单独执行在各测试电路的数据保持，从而，可以得到下面的优点：

考虑从地址输入端A0和A1和输入端DI至输出端DO的路径包括二个触发器，它由输入和输出端侧上的二个触发器组成。考虑必须与RAM11同步的逻辑电路12。比如，假设逻辑电路12的输入和输出端上的路径包括三个触发器。为了得到RAM11与逻辑电路12的同步，在通过一个触发器传递数据所需的时间内，数据保持在RAM11中。换句话，包括在路径的触发器数据量的不同，通过保持数据可以得到同步。

在图28所示电路中，保持在写地址输入端A0和输入端DI的数据和保持在读地址输入端A1和输出端DO的数据是彼此独立地控制的。因此，可以同步RAM11的输出，同时灵活地复制形成路径的和包括在逻辑电路12的触发器数量。

在测试操作中，彼此独立地控制保持在地址输入端A0，保持在输入端DI，保持在地址输入端A1和输出端DO的数据，从而，可以有效地进行RAM11的操作测试。

图29示出了一电路，在常规操作中，它也可以彼此独立地控制保持在地址输入端A0，保持在输入端DI，保持在地址输入端A1和输出端DO的数据。

图29是一电路图，示出了一个带有测试电路的RAM11。与图28所示电路相似，作为一个逻辑电路，RAM11是由定义一个测试电路的测试电路TCA0，TCD，TCA1和CTC输入/输出控制的。

为了独立地控制保持在常规操作中的数据，图28所示的保持端如下进行转换：

保持端HLD0→保持端HLDA0和HLDDI0

保持端HLD1→保持端HLDA1和HLDDO1

随着保持端的这种转换，对于选择器和扫描触发器进行如下转换：

选择器62→选择器62a和62b

选择器65→选择器65a和65b

扫描触发器70→扫描触发器70a和70b

扫描触发器71→扫描触发器71a和71b

选择器62a，62b，65a，和65b的结构和功能与选择器62和65的相同。相似地，扫描触发器70a，70b，71a和71b的结构和功能与扫描触发器70和71的相同。参照图29所示的电路，现在仅描述与图28所示电路不同的部分。

现在描述扫描触发器70a，70b，71a，和71b。扫描触发器70a，70b，71a，和71b是扫描触发器，它们分别用于保持保持控制信号HLDA0，HLDDI0，HLDA1和HLDO1。扫描触发器70a，70b，71a，和71b分别包括数据输入0端，数据输入1端，输出端和控制端，响应于输入至控制端的信号，扫描触发器70a，70b，71a，和71b分别输出已输入至数据输入0端的信号或输入至数据输入1端的信号。

现在描述分别向测试电路TCA0，TCDI，TCA1和CTC提供测试保持控制信号thld和移位方式控制信号sm的一电路。提供测试保持控制信号thld和移位方式控制信号sm的电路是由选择器60，61，62a，62b，63，64，65a和65b组成。

选择器60，61，62a，62b，63，64，65a，和65b是这样的选择器，分别包括数据输入0端，数据输入1端，输出端和控制端。测试端TEST连接至这些选择器的控制端。

选择器60和62a的输出端分别连接至测试电路TCA0的测试保持端thld和移位方式端sm，以提供测试保持控制信号thld和移位方式控制信号sm。由于相似的连接，选择器61和62a向测试电路TCDI提供测试保持控制信号thld和移位方式控制信号sm。选择器63和65a向测试电路TCA1提供测试保持控制信号thld和移位方式控制信号sm。选择器64和65b向测试电路CTC提供测试保持控制信号thld和移位方式控制信号sm。

现在描述保持端。保持端HLDA0连接至扫描触发器70a的数据输入0端和选择器60和62a。保持端HLDDI0连接至扫描触发器70b的数据输入0端和选择器61和62b。相似地，保持端HLDA1连接至扫描触发器71a的数据输入0端和选择器64和65a。保持端HLDDO1连接至扫描触发器71b的数据输入0端和选择器63和65b。移位方式端SM连接至选择器62a，62b，65a和65b的数据输入1端和扫描触发器70a，70b，71a和71b的控制端。测试保持端THLDA0和THLDDI0分别连接至选择器60和61的数据输入1端。测试保持端THLDA1和THLDDO1分别连接至选择器63和64的数据输入1端。

现在描述图29所示电路的电路操作。与图28所示电路相似，电路操作包括一常规操作和测试操作。

现在描述常规操作。在常规操作中，测试控制信号TEST和比较使能信号CMPEN被设定为″0″。当测试控制信号TEST是″0″时，选择器60，61，62a，62b，63，64，65a和65b分别输出已输入至数据输入0端的数据。因此，保持控制信号HLDA0提供给测试电路TCA0，作为测试保持控制信号thld和移位方式控制信号sm。保持控制信号HLDDI0提供给测试电路TCDI，作为保持控制信号thld和移位方式控制信号sm。相似地，保持控制信号HLDA1提供给测试电路TCA1，作为测试保持控制信号thld和移位方式控制信号sm。保持控制信号HLDDO1提供给测试电路CTC，作为测试保持控制信号thld和移位方式控制信号sm。

因此，通过保持控制信号HLDA0，HLDDI0，HLDA1和HLDDO1在″0″和″1″之间转换，可以彼此独立地控制输入数据INA0，INDI和INA1的输入和在测试电路TCA0，TCDl，TCA1和CTC内数据的输出以及数据的保持。

现在描述测试操作。在测试操作中，测试控制信号TEST设定为″1″，并且比较使能信号CMPEN设定为″0″。当测试控制信号TEST是″1″时，选择器60，61，62a，62b，63，64，65a和65b分别输出已输入至数据输入1端的数据。如上所述，移位方式端SM连接至选择器62a，62b，65a和65b的各数据输入1端。与图28所示的电路相似，测试保持端THLDA0和THLDDI0分别连接至选择器60和61的数据输入1端，同时，测试保持端THLDA1和THLDDO1分别连接至选择器63和64的数据输入1端。因此，在测试操作中电路操作与图28所示电路的操作相同。

换句话，在测试操作中，与图28所示电路相同的电路在图29所示的电路中得到。在常规操作中，可以彼此独立地控制保持在地址输入端A0，保持在输入端DI，保持在地址输入端A1和保持在输出端DO的数据，从而，得到了更加显著的效果。

尽管详细地示出和描述了本发明，前述描述仅是用于说明的并不受任何限制。应当明白，在不脱离本发明的范围的情况下，可以进行各种修改和变化。

Claims (20)

1.一种扫描路径形成电路，包括：

一连接电路；和

一控制电路，其中，

所述连接电路包括第一和第二开关电路，一存储电路，所述连接电路的一输入端，所述连接电路的一测试输入端，所述连接电路的一输出端和所述连接电路的第一和第二控制端；

分别输入至所述连接电路的所述第一和第二控制端的所述连接电路的第一和第二控制信号取二值逻辑，该二值逻辑由彼此不同的第一和第二逻辑组成；

所述第一开关电路具有用于所述第一开关电路的一第一输入端，用于所述第一开关电路的一第二输入端，用于所述第一开关电路的一输出端和用于所述第一开关电路的一控制端；

所述第二开关电路具有用于所述第二开关电路的一第一输入端，用于所述第二开关电路的一第二输入端，用于所述第二开关电路的一输出端和用于所述第二开关电路的一控制端；

所述存储电路具有用于所述存储电路的输入和输出端；

所述第一开关电路的所述控制端形成所述连接电路的所述第一控制端；

所述第一开关电路的所述第一输入端形成所述连接电路的所述输入端；

当所述连接电路的所述第一控制信号取所述第一逻辑时，所述第一开关电路的所述第一输入端连接至所述第一开关电路的所述输出端；

当所述连接电路的所述第一控制信号取所述第二逻辑时，所述第一开关电路的所述第二输入端连接至所述第一开关电路的所述输出端；

所述第二开关电路的所述控制端形成所述连接电路的所述第二控制端；

所述第二开关电路的所述第一输入端形成所述连接电路的所述测试输入端；

当所述连接电路的所述第二控制信号取所述第一逻辑时，所述第二开关电路的所述第一输入端连接至所述第二开关电路的所述输出端；

当所述连接电路的所述第二控制信号取所述第二逻辑时，所述第二开关电路的所述第二输入端连接至所述第二开关电路的所述输出端；

所述第二开关电路的所述输出端连接至所述第一开关电路的所述第二输入端；

所述第一开关电路的所述输出端连接至所述存储电路的所述输入端；

所述存储电路的所述输出端形成所述连接电路的所述输出端，并连接至所述第二开关电路的所述第二输入端；

所述控制电路包括用于所述控制电路的第一和第二控制输入端，用于所述控制电路的第一和第二控制输出端，和用于所述控制电路的一测试端；

所述控制电路的第一和第二控制输入信号和所述控制电路的测试信号分别输入至所述控制电路的所述第一和第二控制输入端和所述控制电路的所述测试端，同时，分别从所述控制电路的所述第一和第二控制输出端输出第一和第二控制输出信号；

所述控制电路的所述第一和第二控制输入信号，所述控制电路的所述第一和第二控制输出信号，和所述控制电路的所述测试信号分别取所述二值逻辑；

当所述控制电路的所述测试信号取所述二值逻辑中的一个时，所述控制电路的所述第一和第二控制输出信号的逻辑等于所述控制电路的所述第二控制输入信号的逻辑；

当所述控制电路的所述测试信号取所述二值逻辑中的另一个时，所述控制电路的所述控制电路的所述第一控制输出信号的逻辑等于所述控制电路的所述第一控制输入信号的反相逻辑，并且所述控制电路的所述第二控制输出信号的逻辑等于所述控制电路的所第一控制输入信号的逻辑；

所述控制电路的所述第一控制输出端连接至所述连接电路的所述第一控制端；以及

所述控制电路的所述第二控制输出端连接至所述连接电路的所述第二控制端，从而控制所述连接电路。

2.一种扫描路径形成电路，包括；

一连接电路；和

一控制电路，其中，

所述连接电路包括第一和第二开关电路，一存储电路，所述连接电路的一输入端，所述连接电路的一测试输入端，所述连接电路的一输出端和所述连接电路的第一和第二控制端；

分别输入至所述连接电路的所述第一和第二控制端的所述连接电路的第一和第二控制信号取二值逻辑，该二值逻辑由彼此不同的第一和第二逻辑组成；

所述第一开关电路具有用于所述第一开关电路的一第一输入端，用于所述第一开关电路的一第二输入端，用于所述第一开关电路的一输出端和用于所述第一开关电路的一控制端；

所述第二开关电路具有用于所述第二开关电路的一第一输入端，用于所述第二开关电路的一第二输入端，用于所述第二开关电路的一输出端和用于所述第二开关电路的一控制端；

所述存储电路具有用于所述存储电路的输入和输出端；

所述第一开关电路的所述控制端形成所述连接电路的所述第一控制端；

所述第一开关电路的所述第一输入端形成所述连接电路的所述输入端；

当所述连接电路的所述第一控制信号取所述第一逻辑时，所述第一开关电路的所述第一输入端连接至所述第一开关电路的所述输出端；

当所述连接电路的所述第一控制信号取所述第二逻辑时，所述第一开关电路的所述第二输入端连接至所述第一开关电路的所述输出端；

所述第二开关电路的所述控制端形成所述连接电路的所述第二控制端；

所述第二开关电路的所述第一输入端形成所述连接电路的所述测试输入端；

当所述连接电路的所述第二控制信号取所述第一逻辑时，所述第二开关电路的所述第一输入端连接至所述第二开关电路的所述输出端；

当所述连接电路的所述第二控制信号取所述第二逻辑时，所述第二开关电路的所述第二输入端连接至所述第二开关电路的所述输出端；

所述第二开关电路的所述输出端连接至所述第一开关电路的所述第二输入端；

所述第一开关电路的所述输出端连接至所述存储电路的所述输入端；

所述存储电路的所述输出端形成所述连接电路的所述输出端，并连接至所述第二开关电路的所述第二输入端；

所述控制电路包括用于所述控制电路的第一和第二控制输入端和用于所述控制电路的第一和第二控制输出端；

所述控制电路的第一和第二控制输入信号分别输入至所述控制电路的所述第一和第二控制输入端，同时从所述控制电路的所述第一和第二控制输出端分别输出所述控制电路的第一和第二控制输出信号；

所述控制电路的所述第一和第二控制输入信号和所述控制电路的所述第一和第二控制输出信号分别取所述的二值逻辑；

当所述控制电路的所述第一控制输入信号取所述第一逻辑时，所述控制电路的所述第一和第二控制输出信号的逻辑等于所述控制电路的所述第二控制输入信号的逻辑；

当所述控制电路的所述第一控制输入信号取所述第二逻辑时，所述控制电路的所述第一控制输出信号的逻辑等于所述控制电路的所述第一控制输入信号的反相逻辑，并且所述控制电路的所述第二控制输出信号的逻辑等于所述控制电路的所述第一控制输入信号的逻辑；

所述控制电路的所述第一控制输出端连接至所述连接电路的所述第一控制端；以及

所述控制电路的所述第二控制输出端连接至所述连接电路的所述第二控制端，从而控制所述的连接电路。

3，一种扫描路径形成电路，包括：

一连接电路；和

一控制电路，其中，

所述连接电路包括第一和第二开关电路，一存储电路，所述连接电路的一输入端，所述连接电路的一测试输入端，所述连接电路的一输出端和所述连接电路的第一和第二控制端；

分别输入至所述连接电路的所述第一和第二控制端的所述连接电路的第一和第二控制信号取二值逻辑，该二值逻辑由彼此不同的第一和第二逻辑组成；

所述第一开关电路具有用于所述第一开关电路的一第一输入端，用于所述第一开关电路的一第二输入端，用于所述第一开关电路的一输出端和用于所述第一开关电路的一控制端；

所述第二开关电路具有用于所述第二开关电路的一第一输入端，用于所述第二开关电路的一第二输入端，用于所述第二开关电路的一输出端和用于所述第二开关电路的一控制端；

所述存储电路具有用于所述存储电路的输入和输出端；

所述第一开关电路的所述控制端形成所述连接电路的所述第一控制端；

所述第一开关电路的所述第一输入端形成所述连接电路的所述输入端；

当所述连接电路的所述第一控制信号取所述第一逻辑时，所述第一开关电路的所述第一输入端连接至所述第一开关电路的所述输出端；

当所述连接电路的所述第一控制信号取所述第二逻辑时，所述第一开关电路的所述第二输入端连接至所述第一开关电路的所述输出端；

所述第二开关电路的所述控制端形成所述连接电路的所述第二控制端；

所述第二开关电路的所述第一输入端形成所述连接电路的所述测试输入端；

当所述连接电路的所述第二控制信号取所述第一逻辑时，所述第二开关电路的所述第一输入端连接至所述第二开关电路的所述输出端；

当所述连接电路的所述第二控制信号取所述第二逻辑时，所述第二开关电路的所述第二输入端连接至所述第二开关电路的所述输出端；

所述第二开关电路的所述输出端连接至所述第一开关电路的所述第二输入端；

所述第一开关电路的所述输出端连接至所述存储电路的所述输入端；

所述存储电路的所述输出端形成所述连接电路的所述输出端，并连接至所述第二开关电路的所述第二输入端；

所述控制电路包括用于所述控制电路的第一至第三控制输入端，用于所述控制电路的第一和第二控制输出端，和一个用于所述控制电路的一测试端；

所述控制电路的第一至第三控制输入信号和所述控制电路的一个测试信号分别输入至所述控制电路的所述第一至第三控制输入端和所述控制电路的所述测试端，同时，从所述控制电路的所述第一和第二控制输出端分别输出所述控制电路的第一和第二控制输出信号；

所述控制电路的所述第一至第三控制输入信号，所述控制电路的所述第一和第二控制输出信号以及所述控制电路的所述测试信号分别取所述的二值逻辑；

当所述控制电路的所述测试信号取所述二值逻辑的一个时，所述控制电路的所述第一和第二控制输出信号的逻辑等于所述控制电路的所述第二控制输入信号的逻辑；

当所述控制电路的所述测试信号取所述二值逻辑的另一个时，所述控制电路的所述第一和第二控制输出信号的逻辑分别等于所述控制电路的所述第一和第三控制输入信号的逻辑；

所述控制电路的所述第一控制输出端连接至所述连接电路的所述第一控制端；以及

所述控制电路的所述第二控制输出端连接至所述连接电路的所述第二控制端，从而控制所述的连接电路。

4.一种扫描路径形成电路，包括：

一连接电路；和

一控制电路，其中，

所述连接电路包括第一和第二开关电路，一存储电路，所述连接电路的一输入端，所述连接电路的一测试输入端，所述连接电路的一输出端和所述连接电路的第一和第二控制端；

分别输入至所述连接电路的所述第一和第二控制端的所述连接电路的第一和第二控制信号取二值逻辑，该二值逻辑由彼此不同的第一和第二逻辑组成；

所述第一开关电路具有用于所述第一开关电路的一第一输入端，用于所述第一开关电路的一第二输入端，用于所述第一开关电路的一输出端和用于所述第一开关电路的一控制端；

所述第二开关电路具有用于所述第二开关电路的一第一输入端，用于所述第二开关电路的一第二输入端，用于所述第二开关电路的一输出端和用于所述第二开关电路的一控制端；

所述存储电路具有用于所述存储电路的输入和输出端；

所述第一开关电路的所述控制端形成所述连接电路的所述第一控制端；

所述第一开关电路的所述第一输入端形成所述连接电路的所述输入端；

当所述连接电路的所述第一控制信号取所述第一逻辑时，所述第一开关电路的所述第一输入端连接至所述第一开关电路的所述输出端；

当所述连接电路的所述第一控制信号取所述第二逻辑时，所述第一开关电路的所述第二输入端连接至所述第一开关电路的所述输出端；

所述第二开关电路的所述控制端形成所述连接电路的所述第二控制端；

所述第二开关电路的所述第一输入端形成所述连接电路的所述测试输入端；

当所述连接电路的所述第二控制信号取所述第一逻辑时，所述第二开关电路的所述第一输入端连接至所述第二开关电路的所述输出端；

当所述连接电路的所述第二控制信号取所述第二逻辑时，所述第二开关电路的所述第二输入端连接至所述第二开关电路的所述输出端；

所述第二开关电路的所述输出端连接至所述第一开关电路的所述第二输入端；

所述第一开关电路的所述输出端连接至所述存储电路的所述输入端；

所述存储电路的所述输出端形成所述连接电路的所述输出端，并连接至所述第二开关电路的所述第二输入端；

所述控制电路包括用于所述控制电路的第一至第三控制输入端，用于所述控制电路的第一和第二控制输出端，和一个用于所述控制电路的一测试端；

所述控制电路的第一至第三控制输入信号和所述控制电路的一个测试信号分别输入至所述控制电路的所述第一至第三控制输入端和所述控制电路的所述测试端，同时，从所述控制电路的所述第一和第二控制输出端分别输出所述控制电路的第一和第二控制输出信号；

所述控制电路的所述第一至第三控制输入信号，所述控制电路的所述第一和第二控制输出信号以及所述控制电路的所述测试信号分别取所述的二值逻辑；

当所述控制电路的所述测试信号取所述二值逻辑的一个值，且所述控制电路的所述第一和第三控制输入信号分别取所述第一逻辑时，所述控制电路的所述第一和第二控制输出信号的逻辑等于所述控制电路的所述第二控制输入信号的逻辑；

当所述控制电路的所述测试信号取所述二值逻辑的另一个时，所述控制电路的所述第一和第二控制输出信号的逻辑分别等于所述控制电路的所述第一和第三控制输入信号的逻辑；

所述控制电路的所述第一控制输出端连接至所述连接电路的所述第一控制端；以及

所述控制电路的所述第二控制输出端连接至所述连接电路的所述第二控制端，从而控制所述的连接电路。

5.一种扫描路径形成电路，包括：

一连接电路；和

一控制电路，其中，

所述连接电路包括第一和第二开关电路，一存储电路，所述连接电路的一输入端，所述连接电路的一测试输入端，所述连接电路的一输出端和所述连接电路的第一和第二控制端；

分别输入至所述连接电路的所述第一和第二控制端的所述连接电路的第一和第二控制信号取二值逻辑，该二值逻辑由彼此不同的第一和第二逻辑组成；

所述第一开关电路具有用于所述第一开关电路的一第一输入端，用于所述第一开关电路的一第二输入端，用于所述第一开关电路的一输出端和用于所述第一开关电路的一控制端；

所述第二开关电路具有用于所述第二开关电路的一第一输入端，用于所述第二开关电路的一第二输入端，用于所述第二开关电路的一输出端和用于所述第二开关电路的一控制端；

所述存储电路具有用于所述存储电路的输入和输出端；

所述第一开关电路的所述控制端形成所述连接电路的所述第一控制端；

所述第一开关电路的所述第一输入端形成所述连接电路的所述输入端；

当所述连接电路的所述第一控制信号取所述第一逻辑时，所述第一开关电路的所述第一输入端连接至所述第一开关电路的所述输出端；

当所述连接电路的所述第一控制信号取所述第二逻辑时，所述第一开关电路的所述第二输入端连接至所述第一开关电路的所述输出端；

所述第二开关电路的所述控制端形成所述连接电路的所述第二控制端；

所述第二开关电路的所述第一输入端形成所述连接电路的所述测试输入端；

当所述连接电路的所述第二控制信号取所述第一逻辑时，所述第二开关电路的所述第一输入端连接至所述第二开关电路的所述输出端；

当所述连接电路的所述第二控制信号取所述第二逻辑时，所述第二开关电路的所述第二输入端连接至所述第二开关电路的所述输出端；

所述第二开关电路的所述输出端连接至所述第一开关电路的所述第二输入端；

所述第一开关电路的所述输出端连接至所述存储电路的所述输入端；

所述存储电路的所述输出端形成所述连接电路的所述输出端，并连接至所述第二开关电路的所述第二输入端；

所述控制电路包括用于所述控制电路的第一至第三控制输入端和用于所述控制电路的第一和第二控制输出端；

所述控制电路的第一至第三控制输入信号分别输入至所述控制电路的所述第一至第三控制输入端，同时从所述控制电路的所述第一和第二控制输出端分别输出所述控制电路的第一和第二控制输出信号；

所述控制电路的所述第一至第三控制输入信号和所述控制电路的所述第一和第二控制输出信号分别取所述的二值逻辑；

当所述控制电路的所述第一控制输入信号取所述第一逻辑时，所述控制电路的所述第一和第二控制输出信号的逻辑等于所述控制电路的所述第二控制输入信号的逻辑；

当所述控制电路的所述第一控制输入信号取所述第二逻辑时，所述控制电路的所述第一和第二控制输出信号的逻辑分别等于所述控制电路的所述第一和第三控制输入信号的逻辑；

所述控制电路的所述第一控制输出端连接至所述连接电路的所述第一控制端；以及

所述控制电路的所述第二控制输出端连接至所述连接电路的所述第二控制端，从而控制所述的连接电路。

6.一种扫描路径形成电路，包括：

一连接电路；和

一控制电路，其中，

所述连接电路包括第一和第二开关电路，一存储电路，所述连接电路的一输入端，所述连接电路的一测试输入端，所述连接电路的一输出端和所述连接电路的第一和第二控制端；

分别输入至所述连接电路的所述第一和第二控制端的所述连接电路的第一和第二控制信号取二值逻辑，该二值逻辑由彼此不同的第一和第二逻辑组成；

所述第一开关电路具有用于所述第一开关电路的一第一输入端，用于所述第一开关电路的一第二输入端，用于所述第一开关电路的一输出端和用于所述第一开关电路的一控制端；

所述第二开关电路具有用于所述第二开关电路的一第一输入端，用于所述第二开关电路的一第二输入端，用于所述第二开关电路的一输出端和用于所述第二开关电路的一控制端；

所述存储电路具有用于所述存储电路的输入和输出端；

所述第一开关电路的所述控制端形成所述连接电路的所述第一控制端；

所述第一开关电路的所述第一输入端形成所述连接电路的所述输入端；

当所述连接电路的所述第一控制信号取所述第一逻辑时，所述第一开关电路的所述第一输入端连接至所述第一开关电路的所述输出端；

当所述连接电路的所述第一控制信号取所述第二逻辑时，所述第一开关电路的所述第二输入端连接至所述第一开关电路的所述输出端；

所述第二开关电路的所述控制端形成所述连接电路的所述第二控制端；

所述第二开关电路的所述第一输入端形成所述连接电路的所述测试输入端；

当所述连接电路的所述第二控制信号取所述第一逻辑时，所述第二开关电路的所述第一输入端连接至所述第二开关电路的所述输出端；

当所述连接电路的所述第二控制信号取所述第二逻辑时，所述第二开关电路的所述第二输入端连接至所述第二开关电路的所述输出端；

所述第二开关电路的所述输出端连接至所述第一开关电路的所述第二输入端；

所述第一开关电路的所述输出端连接至所述存储电路的所述输入端；

所述存储电路的所述输出端形成所述连接电路的所述输出端，并连接至所述第二开关电路的所述第二输入端；

所述控制电路包括用于所述控制电路的第一至第三控制输入端和用于所述控制电路的第一和第二控制输出端；

所述控制电路的第一至第三控制输入信号分别输入至所述控制电路的所述第一至第三控制输入端，同时从所述控制电路的所述第一和第二控制输出端分别输出所述控制电路的第一和第二控制输出信号；

所述控制电路的所述第一至第三控制输入信号和所述控制电路的所述第一和第二控制输出信号分别取所述的二值逻辑；

当所述控制电路的所述第一和第三控制输入信号取所述第一逻辑时、所述控制电路的所述第一和第二控制输出信号的逻辑等于所述控制电路的所述第二控制输入信号的逻辑；

当所述控制电路的所述第一控制输入信号取所述第二逻辑时，所述控制电路的所述第一和第二控制输出信号的逻辑分别等于所述控制电路的所述第一和第三控制输入信号的逻辑；

所述控制电路的所述第一控制输出端连接至所述连接电路的所述第一控制端；以及

所述控制电路的所述第二控制输出端连接至所述连接电路的所述第二控制端，从而控制所述的连接电路。

7.一种扫描路径形成电路，包括：

一连接电路；和

一控制电路，其中，

所述连接电路包括用于所述连接电路的一输入端，用于所述连接电路的一测试输入端，用于所述连接电路的一输出端，用于所述连接电路的第一和第二控制端，和一个期望端；

输入至所述连接电路的所述第一和第二控制端的所述连接电路的第一和第二控制信号取二值逻辑，该二值逻辑分别由彼此不同的第一和第二逻辑组成；

当所述连接电路的所述第一控制信号取所述第一逻辑时，所述连接电路从所述连接电路的所述输出端输出一个输入至所述连接电路的所述输入端的一个信号；

当所述连接电路的所述第一控制信号取所述第二逻辑且所述连接电路的所述第二控制信号取所述第一逻辑时，所述连接电路从所述连接电路的所述输出端输出一个输入至所述连接电路的所述测试输入端的一个信号；

当所述连接电路的所述第一和第二控制信号各取所述第二逻辑时，如果输入至所述期望端的信号的逻辑与输入至所述连接电路的所述输入端的所述信号相符，所述连接电路保持输出一个从所述连接电路的所述输出端输出的信号，并且如果输入至所述期望端的所述信号的逻辑与输入所述连接电路的所述输入端的所述信号的逻辑不相符，所述连接电路保持从所述连接电路的所述输出端输出所述第一逻辑；

所述控制电路包括用于所述控制电路的第一至第三控制输入端和用于所述控制电路的第一和第二控制输出端；

所述控制电路的第一至第三控制输入信号分别输入至所述控制电路的所述第一至第三控制输入端，同时从所述控制电路的所述第一和第二控制输出端分别输出所述控制电路的第一和第二控制输出信号；

所述控制电路的所述第一至第三控制输入信号和所述控制电路的所述第一和第二控制输出信号分别取所述的二值逻辑；

当所述控制电路的所述第一和第三控制输入信号取所述第一逻辑时，所述控制电路的所述第一和第二控制输出信号的逻辑等于所述控制电路的所述第二控制输入信号的逻辑；

当所述控制电路的所述第一控制输入信号取所述第二逻辑时，所述控制电路的所述第一和第二控制输出信号的逻辑分别等于所述控制电路的所述第一和第三控制输入信号的逻辑；

所述控制电路的所述第一控制输出端连接至所述连接电路的所述第一控制端；以及

所述控制电路的所述第二控制输出端连接至所述连接电路的所述第二控制端，从而控制所述的连接电路。

8.根据权利要求3的扫描路径形成电路，其中，

所述连接电路还包括一比较端和一期望端，并包括一Ex-OR单元，一NAND单元和一AND单元；

输入至所述比较端的一比较信号取所述的二值逻辑；

所述Ex-OR单元包括一用于所述Ex-OR单元的输出端和用于所述Ex-OR单元的二个输入端；

所述NAND单元包括一用于所述NAND单元的输出端和用于所述NAND单元的二个输入端；

所述AND单元包括一用于所述AND单元的输出端和用于所述AND单元的二个输入端；

所述存储电路的所述输出端与所述第二开关电路的所述第二输入端的连接是通过所述AND单元进行的；

所述Ex-OR单元的所述输入端的一个形成所述期望端；

所述Ex-OR单元的所述输入端的另一个与所述第一开关电路的所述第一输入端相连接；

所述Ex-OR单元的所述输出端连接至所述NAND单元的所述输入端的一个；

所述NAND单元的所述输入端的另一个形成所述比较端；

所述NAND单元的所述输出端连接至所述AND单元的一个所述输入端；以及

所述存储电路的所述输出端连接至所述AND单元的所述输入端的另一个。

9.根据权利要求4的扫描路径形成电路，其中，

所述连接电路还包括一比较端和一期望端，并包括一Ex-OR单元，一NAND单元和一AND单元；

输入至所述比较端的一比较信号取所述的二值逻辑；

所述Ex-OR单元包括一用于所述Ex-OR单元的输出端和用于所述Ex-OR单元的二个输入端；

所述NAND单元包括一用于所述NAND单元的输出端和用于所述NAND单元的二个输入端；

所述AND单元包括一用于所述AND单元的输出端和用于所述AND单元的二个输入端；

所述存储电路的所述输出端与所述第二开关电路的所述第二输入端的连接是通过所述AND单元进行的；

所述Ex-OR单元的所述输入端的一个形成所述期望端；

所述Ex-OR单元的所述输入端的另一个与所述第一开关电路的所述第一输入端相连接；

所述Ex-OR单元的所述输出端连接至所述NAND单元的所述输入端的一个；

所述NAND单元的所述输入端的另一个形成所述比较端；

所述NAND单元的所述输出端连接至所述AND单元的一个所述输入端；以及

所述存储电路的所述输出端连接至所述AND单元的所述输入端的另一个。

10.根据权利要求5的扫描路径形成电路，其中，

所述连接电路还包括一比较端和一期望端，并包括一Ex-OR单元，一NAND单元和一AND单元；

输入至所述比较端的一比较信号取所述的二值逻辑；

所述Ex-OR单元包括一用于所述Ex-OR单元的输出端和用于所述Ex-OR单元的二个输入端；

所述NAND单元包括一用于所述NAND单元的输出端和用于所述NAND单元的二个输入端；

所述AND单元包括一用于所述AND单元的输出端和用于所述AND单元的二个输入端；

所述存储电路的所述输出端与所述第二开关电路的所述第二输入端的连接是通过所述AND单元进行的；

所述Ex-OR单元的所述输入端的一个形成所述期望端；

所述Ex-OR单元的所述输入端的另一个与所述第一开关电路的所述第一输入端相连接；

所述Ex-OR单元的所述输出端连接至所述NAND单元的所述输入端的一个；

所述NAND单元的所述输入端的另一个形成所述比较端；

所述NAND单元的所述输出端连接至所述AND单元的一个所述输入端；以及

所述存储电路的所述输出端连接至所述AND单元的所述输入端的另一个。

11.根据权利要求6的扫描路径形成电路，其中，

所述连接电路还包括一比较端和一期望端，并包括一Ex-OR单元，一NAND单元和一AND单元；

输入至所述比较端的一比较信号取所述的二值逻辑；

所述Ex-OR单元包括一用于所述Ex-OR单元的输出端和用于所述Ex-OR单元的二个输入端；

所述NAND单元包括一用于所述NAND单元的输出端和用于所述NAND单元的二个输入端；

所述AND单元包括一用于所述AND单元的输出端和用于所述AND单元的二个输入端；

所述存储电路的所述输出端与所述第二开关电路的所述第二输入端的连接是通过所述AND单元进行的；

所述Ex-OR单元的所述输入端的一个形成所述期望端；

所述Ex-OR单元的所述输入端的另一个与所述第一开关电路的所述第一输入端相连接；

所述Ex-OR单元的所述输出端连接至所述NAND单元的所述输入端的一个；

所述NAND单元的所述输入端的另一个形成所述比较端；

所述NAND单元的所述输出端连接至所述AND单元的一个所述输入端；以及

所述存储电路的所述输出端连接至所述AND单元的所述输入端的另一个。

12.根据权利要求3的扫描路径形成电路，其中，

所述连接电路还包括一比较端和一期望端，并包括一Ex-OR单元和一NAND单元；

所述存储电路还包括一个用于所述存储电路的初始端；

输入至所述比较端的比较信号取所述的二值逻辑；

所述Ex-OR单元包括一用于所述Ex-OR单元的输出端和用于所述Ex-OR单元的二个输入端；

所述NAND单元包括一用于所述NAND单元的输出端和用于所述NAND单元的二个输入端；

所述Ex-OR单元的所述输入端的一个形成所述期望端；

所述Ex-OR单元的所述输入端的另一个与所述第一开关电路的所述第一输入端相连接；

所述Ex-OR单元的所述输出端连接至所述NAND单元的所述输入端的一个；

所述NAND单元的所述输入端的另一个形成所述比较端；以及

所述NAND单元的所述输出端连接至所述存储电路的所述初始端。

13.根据权利要求4的扫描路径形成电路，其中，

所述连接电路还包括一比较端和一期望端，并包括一Ex-OR单元和一NAND单元；

所述存储电路还包括一个用于所述存储电路的初始端；

输入至所述比较端的比较信号取所述的二值逻辑；

所述Ex-OR单元包括一用于所述Ex-OR单元的输出端和用于所述Ex-OR单元的二个输入端；

所述NAND单元包括一用于所述NAND单元的输出端和用于所述NAND单元的二个输入端；

所述Ex-OR单元的所述输入端的一个形成所述期望端；

所述Ex-OR单元的所述输入端的另一个与所述第一开关电路的所述第一输入端相连接；

所述Ex-OR单元的所述输出端连接至所述NAND单元的所述输入端的一个；

所述NAND单元的所述输入端的另一个形成所述比较端；以及

所述NAND单元的所述输出端连接至所述存储电路的所述初始端。

14.根据权利要求5的扫描路径形成电路，其中，

所述连接电路还包括一比较端和一期望端，并包括一Ex-OR单元和一NAND单元；

所述存储电路还包括一个用于所述存储电路的初始端；

输入至所述比较端的比较信号取所述的二值逻辑；

所述Ex-OR单元包括一用于所述Ex-OR单元的输出端和用于所述Ex-OR单元的二个输入端；

所述NAND单元包括一用于所述NAND单元的输出端和用于所述NAND单元的二个输入端；

所述Ex-OR单元的所述输入端的一个形成所述期望端；

所述Ex-OR单元的所述输入端的另一个与所述第一开关电路的所述第一输入端相连接；

所述Ex-OR单元的所述输出端连接至所述NAND单元的所述输入端的一个；

所述NAND单元的所述输入端的另一个形成所述比较端；以及

所述NAND单元的所述输出端连接至所述存储电路的所述初始端。

15.根据权利要求6的扫描路径形成电路，其中，

所述连接电路还包括一比较端和一期望端，并包括一Ex-OR单元和一NAND单元；

所述存储电路还包括一个用于所述存储电路的初始端；

输入至所述比较端的比较信号取所述的二值逻辑；

所述Ex-OR单元包括一用于所述Ex-OR单元的输出端和用于所述Ex-OR单元的二个输入端；

所述NAND单元包括一用于所述NAND单元的输出端和用于所述NAND单元的二个输入端；

所述Ex-OR单元的所述输入端的一个形成所述期望端；

所述Ex-OR单元的所述输入端的另一个与所述第一开关电路的所述第一输入端相连接；

所述Ex-OR单元的所述输出端连接至所述NAND单元的所述输入端的一个；

所述NAND单元的所述输入端的另一个形成所述比较端；以及

所述NAND单元的所述输出端连接至所述存储电路的所述初始端。

16.根据权利要求3的扫描路径形成电路，所述一扫描路径形成电路是为包括一写入端和一读出端的RAM提供的，

在各所述写入端和各所述读出端准备有所述连接电路；

在用于所述写入端的所述连接电路中，所述写入端连接至所述连接电路的所述输出端；

在用于所述读出端的所述连接电路中，所述读出端连接至所述连接电路的所述输入端；

控制用于所述写入端的所述连接电路的一写入控制电路是所述控制电路；

控制用于所述读出端的所述连接电路的一读出控制电路是所述控制电路；以及

所述写入控制电路的控制与所述读出控制电路的控制是彼此独立的。

17.根据权利要求4的扫描路径形成电路，所述扫描路径形成电路是为包括一写入端和一读出端的RAM提供的，

在各所述写入端和各所述读出端准备有所述连接电路；

在用于所述写入端的所述连接电路中，所述写入端连接至所述连接电路的所述输出端；

在用于所述读出端的所述连接电路中，所述读出端连接至所述连接电路的所述输入端；

控制用于所述写入端的所述连接电路的一写入控制电路是所述控制电路；

控制用于所述读出端的所述连接电路的一读出控制电路是所述控制电路；以及

所述写入控制电路的控制与所述读出控制电路的控制是彼此独立的。

18.根据权利要求5的扫描路径形成电路，所述扫描路径形成电路是为包括一写入端和一读出端的RAM提供的，

在各所述写入端和各所述读出端准备有所述连接电路；

在用于所述写入端的所述连接电路中，所述写入端连接至所述连接电路的所述输出端；

在用于所述读出端的所述连接电路中，所述读出端连接至所述连接电路的所述输入端；

控制用于所述写入端的所述连接电路的一写入控制电路是所述控制电路；

控制用于所述读出端的所述连接电路的一读出控制电路是所述控制电路；以及

所述写入控制电路的控制与所述读出控制电路的控制是彼此独立的。

19.根据权利要求6的扫描路径形成电路，所述扫描路径形成电路是为包括一写入端和一读出端的RAM提供的，

在各所述写入端和各所述读出端准备有所述连接电路；

在用于所述写入端的所述连接电路中，所述写入端连接至所述连接电路的所述输出端；

在用于所述读出端的所述连接电路中，所述读出端连接至所述连接电路的所述输入端；

控制用于所述写入端的所述连接电路的一写入控制电路是所述控制电路；

控制用于所述读出端的所述连接电路的一读出控制电路是所述控制电路；以及

所述写入控制电路的控制与所述读出控制电路的控制是彼此独立的。

20.根据权利要求7的扫描路径形成电路，所述扫描路径形成电路是为包括一写入端和一读出端的RAM提供的，

在各所述写入端和各所述读出端准备有所述连接电路；

在用于所述写入端的所述连接电路中，所述写入端连接至所述连接电路的所述输出端；

在用于所述读出端的所述连接电路中，所述读出端连接至所述连接电路的所述输入端；

控制用于所述写入端的所述连接电路的一写入控制电路是所述控制电路；

控制用于所述读出端的所述连接电路的一读出控制电路是所述控制电路；以及

所述写入控制电路的控制与所述读出控制电路的控制是彼此独立的。

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