CN1744720A

CN1744720A - 可变长度解码装置

Info

Publication number: CN1744720A
Application number: CNA2005100939684A
Authority: CN
Inventors: 高仓宪太郎; 北村臣二; 永田太一
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Nuvoton Technology Corp Japan
Priority date: 2004-08-31
Filing date: 2005-08-31
Publication date: 2006-03-08
Anticipated expiration: 2025-08-31
Also published as: CN100493202C; JP3990392B2; JP2006074197A; US20060044165A1; US7102551B2

Abstract

根据本发明的用于解码可变长度编码数据和行程长度编码数据的可变长度解码装置包括：可变长度解码单元3，用于以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的方式，顺序地解码从外部输入的可变长度编码数据和行程长度编码数据；数据缓冲器4，用于存储“LEVEL”；地址保持器5和6，用于根据“RUN”表示的“0”的个数存储与“RUN”对应的“LEVEL”的地址；写控制单元7，用于根据地址保持器的信息在数据缓冲器4中写入“LEVEL”；和读控制单元8，用于根据地址保持器的信息从数据缓冲器4中读取“LEVEL”。

Description

可变长度解码装置

技术领域

本发明涉及用于对编码数据执行可变长度解码和行程长度解码的解码方法和解码装置，在编码数据中使用了行程长度编码和可变长度编码，更具体地讲，是涉及使用在用于扩展压缩图像数据的图像扩展技术中的可变长度解码方法和可变长度解码装置。本发明进一步涉及图像获取系统。

背景技术

使用行程长度编码和可变长度编码的压缩和扩展压缩数据的方法，作为压缩图像数据的常用技术，被应用于JPEG(联合图像专家组)和MPEG(运动图像专家组)。随着数码相机和数码摄像机的发展和通信技术的进步，该方法作为能够用少量信息传递数据的技术而被广泛应用。

图36显示图像压缩装置的一个典型示例。下面参见图36给出对所示装置的描述。

被预先分成包含8×8像素的块、并且被顺序地输入的图像数据，在用于执行离散余弦变换的DCT(离散余弦变换)单元101中被频率变换，从而产生DCT系数。在大部分自然图像中，颜色平滑地变化。如图37所示，作为执行频率变换的结果，具有较大数值的DCT系数集中在低频区域m中，而具有较小数值的DCT系数分布在高频区域n中。特别是，位于左上角的系数被称为没有频率成分的DC成分，其余系数被称为AC成分。

在量化单元102中，DCT系数被除以预设量化数值，从而产生量化系数。作为该处理的结果，系数“0”可以被集中在不影响图像质量的高频区域。

如图38所示，在可变长度编码单元103中，将表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”，以Z形扫描(zigzag scan)的次序组合，从而产生行程长度(run length)数据。按照上述组合的出现比率，分配具有不同长度的代码字，从而减少数据量。

如图39所示，与该图像压缩装置的结构相对应，用于解码以上述方式编码的可变长度编码数据的图像扩展装置，包括可变长度解码单元104、逆量化单元105和逆DCT单元106。

在可变长度解码单元104中，数据以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的状态进行解码，并且产生与“RUN”的大小一样多的“0”系数，并且这些“0”系数与“LEVEL”表示的系数组合。这种操作被重复执行，直到产生与8×8像素对应的系数。

所产生的与8×8像素对应的系数，在逆量化单元105中被乘以预设量化数值，从而得到逆量化DCT系数。进一步地，系数在逆DCT单元106中被执行频率区域-空间区域变换，图像数据从而被解码。

参见图40描述可变长度解码单元104的传统结构。

从输入单元107输入的可变长度编码数据，在可变长度解码单元108中以如下状态被解码：表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合。写控制单元109向选择器110提供选择信号，使得与已解码的“RUN”数值一样多的“0”被写入数据缓冲器112中。在与已解码的“RUN”数值一样多的“0”被写入后，由“LEVEL”表示的系数被写入数据缓冲器112。该操作被重复执行，直到产生和8×8像素一样多的系数，然后，数据被读控制单元111以Z形扫描次序(图38)从数据缓冲器112中顺序地读取，并从输出单元113输出到逆量化单元105。

然而，在该传统结构中，在与已解码的“RUN”数值一样多的“0”被顺序写入期间，不能执行可变长度解码单元108的处理。所造成的缺点是产生空闲周期，这对于实现高速运算是个不利障碍。

作为上述问题的解决方法而提出的行程长度解码电路在未审日本专利申请公开No.08-167856中被公开。下面参见图41描述行程长度解码电路的示例。

存储在第一数据缓冲器116和第二数据缓冲器117中的所有数据字被预先初始化为“0”。从输入单元114输入的可变长度编码数据在可变长度解码单元115中以如下状态被解码：表示“0”的个数的“RUN”和表示参数数值大小的“LEVEL”被组合。“LEVEL”数据被提供给选择单元122和123，而解码后的“RUN”数据被提供给地址加法器118，所以只有“RUN”的数值是线性增加的，然后，增加结果被输出到写控制单元119。输出的数据在写控制单元119中被转换成Z形扫描地址，转换的结果被输出到选择单元124和125。地址加法器118用于向选择单元122及124或选择单元123及125提供“H”电平作为选择信号，而向其他单元输出“L”电平，以及用于在与8×8像素对应的处理完成之前反转选择信号的逻辑“LEVEL”。

当地址加法器118向选择单元122和124提供“H”电平时，读控制单元120将读地址输出给数据缓冲器117，而当地址加法器118向选择单元123和125提供“H”电平时，读控制单元120将读地址输出给数据缓冲器116。根据来自读控制单元120的读地址，输出数据从数据缓冲器116和117中的一个经过输出单元126或127输出。

当读地址从读控制单元120输出到数据缓冲器116或117时，初始化单元121通过微量偏移定时(slightly shifted timing)将相同的地址作为初始化地址输出到选择单元124或125。

当来自地址加法器118的选择信号为“H”电平时，选择单元122和123将“LEVEL”数据从可变长度解码单元115输出到对应的数据缓冲器116和117，而当选择信号为“L”电平时输出“0”。

当来自地址加法器118的选择信号为“H”电平时，选择单元124和125输出来自写控制单元119的Z形扫描地址，而当选择信号为“L”电平时，输出来自初始化单元121的初始化地址。

每当与8×8像素对应的处理完成时，来自地址加法器118和读控制单元120的地址被初始化为初始值。

根据图41所示的解码电路，在所有存储于第一数据缓冲器116中的数据被初始化为“0”之后，只有“LEVEL”数据在用基于已解码的行程长度代码的Z形扫描地址标识的位置处重写“0”。因此，在当构成块的8×8像素中只有非“0”部分被写入第一数据缓冲器116期间，存储在第二数据缓冲器117中的一个块被读取并被初始化。

根据上述传统技术，当存储在数据缓冲器中的数据被预先初始化为“0”，并且只有“LEVEL”数据基于行程长度代码被写在数据缓冲器中的对应位置时，一个块所需要的处理可以依照构成一个块的8×8像素中的非“0”成分而被减少。

然而，在上述传统结构中，初始化数据缓冲器是必需的。此外，由于所有数据必须从数据缓冲器读取，因此不利的是，不能减少在解码过程和读操作之间产生的空闲时间和对数据缓冲器的访问次数。

发明内容

因此，本发明的主要目的是提供能够省却数据缓冲器的初始化以及通过缩短读操作的处理时间实现高效的可变长度解码方法和可变长度解码装置。

为了实现上述目的，根据本发明的可变长度解码装置是一种用于解码可变长度编码数据和行程长度编码数据的可变长度解码装置，包括：

可变长度解码单元，用于以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的方式，顺序地解码从外部输入的可变长度编码数据和行程长度编码数据；

数据缓冲器，用于存储该“LEVEL”；

地址保持器，用于根据“RUN”表示的“0”的个数保持与该“RUN”对应的“LEVEL”的地址；

写控制单元，用于根据地址保持器的信息在数据缓冲器中写入“LEVEL”；

读控制单元，用于根据地址保持器的信息从数据缓冲器中读取“LEVEL”；

选择单元，用于根据地址保持器的信息选择“0”和存储于数据缓冲器中的“LEVEL”中的一个，并输出所选择的数据；和

后级处理单元，用于对来自选择单元的数据执行后级处理，向外部输出所得到的数据。

上述结构技术上的特征在于，通过地址保持器和选择单元的组合，从数据缓冲器读取的数据被局限于“LEVEL”。

根据上述结构，在此最小结构中，根据的地址保持器的信息，只有“LEVEL”被读取，因此可以减少对数据缓冲器的访问次数。结果，可以提供消耗较少能量的可变长度解码装置。

所描述的可变长度解码装置中，该地址保持器优选包括：

地址加法器，用于根据“RUN”表示的“0”的个数计算与“RUN”对应的“LEVEL”的地址，并控制该写控制单元；和

信息寄存器，用于存储由地址加法器得到的结果，并控制该选择单元和读控制单元。

根据上述结构，在此最小结构中，根据存储在信息寄存器中的信息，只有“LEVEL”被读取，因此可以减少对数据缓冲器的访问次数。结果，可以提供消耗较少能量的可变长度解码装置。

在上述结构中，根据所输入的“RUN”，所述信息优选以解码次序存储在信息寄存器中。

根据本发明的可变长度解码装置优选进一步包括：

时钟控制单元，用于控制向所述数据缓冲器提供的时钟，其中

该时钟控制单元根据存储在信息寄存器中的数值(关于信息寄存器中的数据数值是否为“0”的信息)，只有在数据数值不为“0”时向数据缓冲器提供时钟。

根据上述结构，时钟在有限的时间长度内被提供给数据缓冲器。结果，可以提供消耗较少能量的可变长度解码装置。

在所描述的可变长度解码装置中，优选地，用于根据“RUN”表示的“0”的个数存储与“RUN”对应的“LEVEL”的地址，并控制写控制单元、读控制单元和选择单元的地址存储单元，构成所述地址保持器。

根据上述结构，在此最小结构中，根据地址存储单元，只有“LEVEL”被读取，因此可以减少对数据缓冲器的访问次数。结果，可以提供消耗较少能量的可变长度解码装置。

作为根据本发明的可变长度解码装置的优选结构，所述数据缓冲器适于在一个地址处存储L(L是至少为2的自然数)个“LEVEL”，进一步包括第二选择单元，用于根据信息寄存器的数值选择并输出所述L个数据，并且所述L个数据根据所述信息寄存器的数值被同时读取。

根据上述结构，信息寄存器可以以多个比特被同时判断，以便可以减少对数据缓冲器的访问次数。结果，可以提供消耗较少能量的可变长度解码装置。

根据本发明的可变长度解码装置，包括：

第一数据缓冲器，用于存储所述“LEVEL”；

地址保持器，用于根据“RUN”表示的“0”的个数保持与该“RUN”对应的“LEVEL”的地址(前面所描述的地址加法器和信息寄存器的组合，或者地址存储单元)；

第一写控制单元，用于根据地址保持器的信息在第一数据缓冲器中写入“LEVEL”；

第一读控制单元，用于根据地址保持器的数值从第一数据缓冲器中读取“LEVEL”；

选择单元，用于根据地址保持器的数值选择“0”和存储于第一数据缓冲器中的“LEVEL”中的一个，并输出所选择的数据；

第二数据缓冲器，用于存储来自选择单元的数据；

第二写控制单元，用于与第一读控制单元的操作协作控制对第二数据缓冲器的写操作；

第二读控制单元，用于控制对第二数据缓冲器的读操作；和

后级处理单元，用于对从第二数据缓冲器输出的数据执行后级处理，并输出所得到的数据到外部。

根据上述结构，第一数据缓冲器的数据无需等待后级处理单元的处理完成就可以被输出，这允许很快执行下一个可变长度解码。结果，可以加速解码处理。

较佳地，根据本发明的可变长度解码装置适于，将来自选择单元的数据不仅输出到第二数据缓冲器，而且也输出到后级处理单元。

根据上述结构，当后级处理单元的处理比预期执行得早时，可以避免对第二数据缓冲器的写操作。结果，可以加速解码处理。

较佳地，包括地址加法器的根据本发明的可变长度解码装置进一步包括：

包括至少一个信息寄存器的信息寄存器组，用于根据地址加法器得到的结果，以不同的排列次序存储数据；和

寄存器选择单元，用于获得表示来自后级处理单元的解码数据的特征的特征信息，以及根据所述特征信息选择信息寄存器组中的任意寄存器。

根据上述结构，在具有诸如MPEG-4等多个扫描模式的可变长度解码处理中，可以以更高的速度执行解码处理。

根据本发明的可变长度解码装置是一种用于解码可变长度编码数据和行程长度编码数据的可变长度解码装置，包括：

第一数据缓冲器，用于存储所述“LEVEL”；

地址加法器，用于根据“RUN”表示的“0”的个数计算与该“RUN”对应的“LEVEL”的地址；

第一信息寄存器，用于存储由地址加法器得到的结果；

第一写控制单元，用于根据地址加法器的信息在第一数据缓冲器中存储“LEVEL”；

第一读控制单元，用于根据第一信息寄存器的数值从第一数据缓冲器中读取“LEVEL”；

第二信息寄存器，具有与第一信息寄存器相同的结构；

第二数据缓冲器，用于存储来自第一数据缓冲器的“LEVEL”；

第二读控制单元，用于根据第二信息寄存器的数值，控制对第二数据缓冲器的读操作；

选择单元，用于根据第二信息寄存器的数值，选择“0”和存储于数据缓冲器中的“LEVEL”中的一个；和

后级处理单元，用于对从选择单元输出的数据执行后级处理，并输出所得到的数据到外部。

根据上述结构，只有“LEVEL”在第一和第二数据缓冲器之间传输，这样可以更高速度实现可变长度解码。

较佳地，根据本发明的可变长度解码装置进一步具有用于初始化第二数据缓冲器的初始化单元，其中在读操作完成之后，第二数据缓冲器被该初始化单元初始化。

根据上述结构，可以省略用于从第一数据缓冲器中选择“LEVEL”和“0”中的一个的选择单元，并且只有“LEVEL”在第一和第二数据缓冲器之间传输。结果，可变长度解码可以用最小的结构获得更高的速度。

包括第二数据缓冲器、第二写控制单元和第二读控制单元的根据本发明的可变长度解码装置，进一步具有：

数据缓冲器组，包括第二数据缓冲器的至少一个数据缓冲器被安排在其中；

第二选择单元，用于选择从多个数据缓冲器读取的数据，其中

来自第一数据缓冲器的数据，被连续地存储在所述多个数据缓冲器的每一个中。

根据上述结构，第一数据缓冲器的数据无需等待后级处理单元的处理完成就可以被输出，这允许很快执行下一个可变长度解码。结果，可以加速解码过程。

根据本发明的可变长度解码装置包括多个处理系统，其中信息寄存器、数据缓冲器、写控制单元和读控制单元组成各系统，并且进一步包括切换单元，用于以属于一个处理系统的数据缓冲器将数据输出到后级处理单元的方式进行控制，其中对一个处理系统中的数据缓冲器的写操作以及对另一处理系统中的数据缓冲器的读操作被同时执行。

在上述结构中，当写操作和读操作被同时执行时，数据无需等待对数据缓冲器的读操作完成就可以被传输。因此，可以减少可变长度解码处理所需的时间长度，结果，解码过程通常可以以更高的速度执行。

在根据本发明的可变长度解码装置中，包括写端口和能够独立地读取数据的读端口的存储器构成所述数据缓冲器，并且信息寄存器具有与至少一个块对应的比特长度，其中写和读操作以如下方式被并行执行：在“LEVEL”被写入数据缓冲器时，读操作由读控制单元启动。

在上述结构中，当写操作和读操作被同时执行时，数据无需等待与数据缓冲器对应的读操作完成就可以被传输。因此，可以减少可变长度解码的处理时间，作为其结果，通常可以用最小结构以更高的速度执行解码过程。

其次，根据本发明的可变长度解码方法是一种用于解码可变长度编码数据和行程长度编码数据的可变长度解码方法，包括以下步骤：

顺序地输入可变长度编码数据和行程长度编码数据的步骤；

以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的方式、顺序地解码所输入的可变长度编码数据和行程长度编码数据的步骤；

根据“RUN”表示的“0”的个数保持与该“RUN”对应的“LEVEL”的地址的步骤；

根据该地址在数据缓冲器中存储“LEVEL”的步骤；

根据该地址从数据缓冲器中读取“LEVEL”的步骤；

根据该地址选择“0”和存储于数据缓冲器中的“LEVEL”中的一个、并输出所选择的数据的步骤；

对所选择的数据执行后级处理的步骤；和

输出后级处理后的数据的步骤。

根据上述方法，可以通过根据该地址的判断，来控制数据读操作和从选择单元的数据输出。因此，根据该地址，只有“LEVEL”被读取，并可以减少对数据缓冲器的访问次数。结果，可以提供消耗较少能量的可变长度解码装置。

根据本发明的可变长度解码方法，包括：

以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的方式、顺序地解码所输入数据的步骤；

根据“RUN”表示的“0”的个数，计算并增加与该“RUN”对应的“LEVEL”的地址的步骤；

存储表示地址增加结果的信息的步骤；

根据该地址增加结果在第一数据缓冲器中存储“LEVEL”的步骤；

如果第二数据缓冲器处于可写状态，根据存储在信息寄存器中的信息从第一数据缓冲器中读取“LEVEL”的步骤；

根据存储在信息寄存器中的信息，选择“0”和存储于第一数据缓冲器中的“LEVEL”中的一个的步骤；

在第二数据缓冲器中存储在选择单元中所选择的数据的步骤；

从第二数据缓冲器读取该数据的步骤；

对从第二数据缓冲器读取的数据执行后级处理的步骤；和

输出后级处理后的数据的步骤。

根据上述方法，第一数据缓冲器的数据无需等待后级处理单元的处理完成就可以被输出，这允许很快执行下一个可变长度解码。结果，可以进一步加速解码过程。

在根据本发明的可变长度解码方法中，解码后的“LEVEL”以较小地址的次序被顺序而紧凑地存储在第一数据缓冲器中，然后在对第二数据缓冲器的写操作或对第二数据缓冲器的读操作时，被扫描转换。

根据上述方法，计算第一数据缓冲器中的地址就变成不是必须的，从而可以更容易地访问数据缓冲器。

根据本发明的可变长度解码方法，包括：

存储表示地址增加结果的信息的步骤；

传输DC系数的步骤；

根据该DC系数判断解码数据的特征的步骤；

按照由所判断的解码数据的特征确定的数据排列次序，从第二数据缓冲器读取数据的步骤；

对从第二数据缓冲器读取的数据执行后级处理的步骤；和

输出后级处理后的数据的步骤。

根据上述方法，在具有诸如MPEG-4等多个扫描模式的可变长度解码处理中，可以以更高的速度执行解码处理。

较佳地，根据本发明的可变长度解码方法进一步包括：

在第二信息寄存器中存储第一信息寄存器结果的步骤；

在第二数据缓冲器中存储从第一数据缓冲器中读取的“LEVEL”的步骤；

根据第二信息寄存器的数值从第二数据缓冲器中读取“LEVEL”的步骤；

根据第二信息寄存器的数值，选择“0”和存储在第二数据缓冲器中的“LEVEL”中的一个的步骤，其中

如果第二数据缓冲器处于可写状态，从第一数据缓冲器输出的“LEVEL”被存储在第二数据缓冲器中。

根据上述方法，只有“LEVEL”在第一和第二数据缓冲器之间传输，结果，可以以更高速度执行可变长度解码。

较佳地，根据本发明的可变长度解码方法进一步包括初始化第二数据缓冲器的步骤，其中在对第二数据缓冲器的读操作完成之后，第二数据缓冲器被初始化。

根据上述方法，可以省略用于从第一数据缓冲器中选择“LEVEL”和“0”中的一个的选择单元，并且只有“LEVEL”在第一和第二数据缓冲器之间传输。因此，可以加速可变长度解码。

在根据本发明的可变长度解码方法中，较佳地，信息寄存器具有与至少一个将要被解码的块对应的比特长度，并且包括写端口和能够独立地读取数据的读端口的存储器构成所述数据缓冲器，进一步包括以下步骤：

以较小地址的次序在数据缓冲器中紧凑地存储“LEVEL”的步骤；

至少一个“LEVEL”一被存储到数据缓冲器中就开始读操作的步骤；

判断数据缓冲器中被写入的将被解码的“LEVEL”的位置是否与允许读和写“LEVEL”的位置相对应；

当所述写入位置不与允许写入“LEVEL”的位置相对应时，暂时中止解码的步骤；和

当写操作被允许时，重新开始解码的步骤。

根据上述方法，当写操作和读操作被同时执行时，数据无需等待与数据缓冲器对应的读操作完成就可以被传输。因此，可以减少可变长度解码的处理时间，作为其结果，通常能够以更高的速度执行解码过程。

根据本发明的第一图像获取系统包括：

图像处理电路，包括任意的上述可变长度解码装置，该图像处理电路执行图像处理；

传感器，用于向图像处理电路输出图像信号；和

光学系统，用于对所述传感器中的光成像。

根据上述结构，随着更高速度的可变长度解码，在图像处理中可以预期更高的速度。

根据本发明的第二图像获取系统在第一图像获取系统结构中进一步包括转换器，用于将从所述传感器获得的图像信号转换成数字信号，并将该数字信号提供给图像处理电路。

根据上述结构，可以发挥数字信号处理的优势。

附图说明

本发明通过附图举例说明，但是不局限于附图中的图，其中类似的标记表示相似的元件。其中：

图1为根据本发明第一优选实施例的可变长度解码装置的结构框图；

图2为根据第一优选实施例的可变长度解码装置操作的流程图；

图3为根据第一优选实施例的信息寄存器的示意图；

图4为根据第一优选实施例的读地址移位(shift)的图解；

图5为根据第一优选实施例的可变长度解码装置的另一种结构的结构框图(具有时钟控制特征)；

图6为根据第一优选实施例的可变长度解码装置操作的时序图；

图7为根据第一优选实施例的可变长度解码装置的又一种结构的结果框图(具有地址存储单元)；

图8为根据本发明第二优选实施例的可变长度解码装置的结构框图；

图9为根据第二优选实施例的数据存储方法和数据缓冲器结构的示意图；

图10为根据第二优选实施例的信息寄存器的示意图；

图11为根据本发明第三优选实施例的可变长度解码装置的结构框图；

图12为根据第三优选实施例的可变长度解码装置操作的流程图；

图13为根据第三优选实施例的另一可变长度解码装置的结构框图；

图14为根据第三优选实施例的数据存储方法的示意图；

图15为根据第三优选实施例的可变长度解码装置操作的流程图(扫描转换)；

图16为MPEG-4基本解码过程的流程图；

图17为DC/AC预测的示意图；

图18显示根据第三优选实施例的水平优先次序扫描的例子；

图19显示根据第三优选实施例的垂直优先次序扫描的例子；

图20为根据第三优选实施例的MPEG-4解码过程的流程图；

图21为根据第三优选实施例的按照水平优先次序扫描的信息寄存器的示意图；

图22为根据第三优选实施例的按照垂直优先次序扫描的信息寄存器的示意图；

图23为根据本发明第四优选实施例的可变长度解码装置的结构框图；

图24为根据本发明第五优选实施例的可变长度解码装置的结构框图；

图25为根据第五优选实施例的可变长度解码装置操作的流程图；

图26为根据本发明第六优选实施例的可变长度解码装置的结构框图；

图27为根据第六优选实施例的可变长度解码装置操作的流程图；

图28为根据本发明第七优选实施例的可变长度解码装置的结构框图；

图29为根据本发明第八优选实施例的可变长度解码装置的结构框图；

图30为根据本发明第九优选实施例的可变长度解码装置的结构框图；

图31为根据第九优选实施例的可变长度解码装置操作的流程图；

图32为根据第九优选实施例的可变长度解码装置操作的时序图；

图33为根据第九优选实施例的数据存储方法的示意图；

图34为根据第九优选实施例的信息寄存器的示意图；

图35为根据本发明第十优选实施例的图像获取系统的结构框图；

图36为典型图像编码装置结构的框图；

图37为DC参数实例的示意图；

图38为解码后量化DCT系数和Z形扫描的示意图；

图39为典型图像解码装置的结构框图；

图40为根据传统技术的可变长度解码单元的结构框图；

图41为根据传统技术的用于解码行程长度编码的解码电路的结构框图。

具体实施方式

在下文中，参考附图描述本发明的优选实施例。

第一优选实施例

参考附图描述根据本发明第一优选实施例的可变长度解码装置。

图1显示根据第一优选实施例的可变长度解码装置的示意结构。本实施例参考一个块包括8×8个数据的情况来进行描述。

参见图1中的标号，2表示输入单元，用于的输入单元可变长度编码/行程长度编码数据，3表示可变长度解码单元，用于以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的状态、对从输入单元2输入的数据顺序地进行解码，4表示用于存储“LEVEL”的数据缓冲器，5表示地址加法器，用于计算与基于由“RUN”指示的“0”的个数相关的“LEVEL”的地址，6表示m×n比特的信息寄存器，用于存储地址加法器5所获得结果，7表示写控制单元，用于根据来自地址加法器5的信息在数据缓冲器4中存储“LEVEL”，8表示读控制单元，用于根据信息寄存器6的数值从数据缓冲器4读取“LEVEL”，9表示选择单元，用于根据信息寄存器6的数值选择“0”和存储在数据缓冲器4中的“LEVEL”中的一个，并输出所选择数据，10表示用于对来自选择单元9的数据进行后级处理的后级处理单元，11表示用于输出来自后级处理单元10的数据的输出单元。

图2是根据第一优选实施例的可变长度解码装置的工作流程图。参见图2描述该流程。

可变长度编码/行程长度编码数据从输入单元2输入。所输入的数据在可变长度解码单元3中以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的状态被顺序地解码(步骤S1)。

地址加法器5根据已解码的“RUN”的大小，按照图中38所示的Z形扫描次序，即1→2→9→17...的次序计算地址(步骤S2)。

如图3所示，在信息寄存器6中，例如，与“RUN”的大小对应的“0”按照Z形扫描的次序顺序被保存，以及例如“1”作为“LEVEL”的地址被保存在“0”位置之后的位置(步骤S3)。

写控制单元7在地址加法器5获得的地址写入“LEVEL”(步骤S4)。

判断与一个块对应的“LEVEL”的写入是否完成。当写入操作没有完成时，处理回到步骤S1，当写入操作完成时前进到读操作(S5)。

在可变长度解码单元3中，数据以与一个块对应的“RUN”和“LEVEL”被组合的状态被解码。当“LEVEL”的写入完成时(步骤S5中为是)，读控制单元8接收指示与后级处理单元10相关的允许读操作的控制信号，并以此判断信息寄存器(步骤S6)，并将与在信息寄存器6中存储“1”的比特对应的地址输出到数据缓冲器4，由此读取存储在该地址的“LEVEL”(步骤S7)。例如，如图4中所示的地址移位。读控制单元8一判断信息寄存器6，选择单元9就在信息寄存器6的比特为“0”时将“0”输出到后级处理单元10，而在比特为“1”时从数据缓冲器4中将“LEVEL”作为输出数据输出(步骤S7)。

后级处理单元10对来自选择单元9的数据执行后级处理(步骤S8)，并且从输出单元11输出处理后的数据(步骤S9)。

信息寄存器的判断

信息寄存器6的各比特被同时判断，与信息寄存器6中存储“1”的比特对应的地址被顺序地从读控制单元8输出到数据缓冲器4。在选择单元9中，与信息寄存器6的显示“0”(图3中显示的间隔a)的数值一样多的“0”，可以被输出到后级处理单元10。

时钟控制

如图5所示，可以进一步提供时钟控制单元12，用于根据信息寄存器6的数值，相对于数据缓冲器4控制与时钟供应。

读使能控制

如图6所示，可以根据信息寄存器6的数值，相对于数据缓冲器4对读信号b进行控制。

地址存储

如图7所示，可以包括代替地址加法器5和信息寄存器6的地址存储单元13，在这种情况下，根据“RUN”写入数据缓冲器4中的“LEVEL”的地址，被存储在地址存储单元13中。在地址存储单元13中，地址被按照图38中所示的Z形扫描的次序，即1→2→9→17...的次序进行计算。

读控制单元8从数据缓冲器4顺序地读取数据。只有当从数据缓冲器4中读取的数据为在存储于地址存储单元13中的地址处的数据时，选择单元9才从数据缓冲器4读取数据，而其它时候输出“0”。

根据所描述的本实施例的结构，可以得到如下效果。

因为只有来自可变长度解码单元3的“LEVEL”被写入，因而可以提供能够实现达到更高速度的可变长度解码装置。

在选择单元9中，在数据被读取时，根据判断只有必要的数据被输出，所述判断基于选择单元9中的信息寄存器6的数值。所以，传统技术中所需要的初始化数据缓冲器，就变得不是必须的了。结果，能够实现较小尺寸的电路。

在根据信息寄存器6的数值向数据缓冲器4提供与非“0”数据的个数相对应的时钟情况下，可以控制功率消耗。结果，能够以较低功率执行处理。

在根据信息寄存器6的数值向数据缓冲器4提供与非“0”数据的个数相对应的读控制信号的情况下，可以控制功率消耗。结果，能够以较低功率执行处理。

第二优选实施例

参照附图描述根据本发明第二优选实施例的可变长度解码装置。

图8显示根据第二优选实施例的可变长度解码装置的结构示意图。图8中与第一优选实施例有相似结构的部件用相同的标号表示，这里不再描述。

根据本实施例的可变长度解码装置以如下方式组成：数据缓冲器4适于在一个地址存储两个来自可变长度解码单元3的“LEVEL”，并且在根据第一优选实施例的可变长度解码装置的结构中进一步包括用于选择从数据缓冲器4输出的数据的第二选择单元14。

参见附图描述根据本实施例的可变长度解码装置的运行。本实施例是参考一个块包括8×8个数据的情况进行描述的。

输入单元2、可变长度解码单元3和地址加法器5的运行，与第一优选实施例中描述的一样。

如图9和10所示，写控制单元7在数据缓冲器4中的一个地址处共同存储两个来自可变长度解码单元3的数据。为了描述在一个地址存储数据的方法，当8×8块的左上角为“1”，右下角为“64”时，具有较小数字的数据存储在高位侧，而具有较大数字的数据存储在低位侧。

在可变长度解码单元3中，数据以与一个块对应的“RUN”和“LEVEL”被组合的状态被解码。在“LEVEL”被写入之后，读控制单元8接收到指示允许相对于后级处理单元10进行读操作的控制信号，由此以两个比特判断信息寄存器6。将与一个不为“0”或两个都不为“0”的两个比特对应的地址输出，并且在地址(在这个例子中与两个数据对应)中存储的“LEVEL”被从数据缓冲器4中读取。读控制单元8一判断信息寄存器6，第二选择单元14就在两个比特的高位为“1”时从数据缓冲器4中输出数据的高位，而在两个比特的低位为“1”时从数据缓冲器4中输出数据的低位“LEVEL”。此后选择单元9、后级处理单元10和输出单元11的运行与第一优选实施例中所描述的相同。

根据本实施例提供的上述结构，得到如下效果。

数据缓冲器4在一个地址存储多个数据，并且读控制单元8以多个比特同时判断信息寄存器6。因此，具有未显示为“0”的连续数值的数据能够同时被读取，这缩短了关于数据缓冲器4的访问时间。结果，能够提供耗费较少功率的可变长度解码装置。

在本实施例中，在数据缓冲区4的一个地址处存储两个数据，但是，可以在一个地址处存储比两个数据更多的数据。

第三优选实施例

参照附图描述根据本发明第三优选实施例的可变长度解码装置。

图11显示根据第三优选实施例的可变长度解码装置的结构示意图。图11中与第一优选实施例有相似结构的元件用相同的标号表示，这里不再描述。

根据本实施例的可变长度解码装置以如下方式组成：在根据第一优选实施例的可变长度解码装置的结构中进一步包括第二数据缓冲器15、第二写控制单元16和第二读控制单元17。

输入单元2、可变长度解码单元3、地址加法器5、信息寄存器器6、第一写控制单元7、第一读控制单元8和选择单元9的操作与第一优选实施例中描述的一样。

图12为根据第三优选实施例的可变长度解码装置运行的流程图。参见图12描述处理流程。

在可变长度解码单元3中，数据以与一个块对应的“RUN”和“LEVEL”被组合的状态被解码(步骤S11)。当“LEVEL”的写入完成时(步骤S12到S14)，第一读控制单元8判断信息寄存器6(步骤S16到S17)，并且将信息寄存器6中与其中存储“1”的比特对应的地址输出到数据缓冲器4，从而读取存储在该地址的“LEVEL”(步骤S18)。第一读控制单元8一判断信息寄存器6，选择单元9就在信息寄存器6的比特为“0”时将“0”输出到第二数据缓冲器15，而在比特为“1”时将“LEVEL”从数据缓冲器4作为输出数据输出(步骤S18)。

第二写控制单元16与第一读控制单元8协作写入来自选择单元9的数据(步骤S19)。

当与一个块对应的数据相对于第二数据缓冲器15写入完成时(步骤S20中为是)，第二读控制单元17从第二数据缓冲器15读取数据(步骤S21)，并且将所读取的数据输出到后级处理单元10(步骤S22)。同时，可变长度解码单元3开始解码下一个块(步骤S11)。

在可变长度解码单元3中，数据以与一个块对应的“RUN”和“LEVEL”被组合的状态被解码(步骤S11)。如果后级处理单元已经完成该处理(步骤S23中为是)，则重复上述操作(步骤S24)。如果后级处理单元没有完成该处理，则暂停数据传输。

没有使用第二数据缓冲器的结构

如图13的结构所示，从选择单元9输出的数据，不仅可以输出到第二数据缓冲器15，而且还可以输出到后级处理单元10。

根据以上描述的结构，得到如下效果。

第一数据缓冲器4的数据，能够被输出而不需等待后级处理单元10的处理完成。结果，下一个可变长度解码能够立刻执行，这进一步加速了解码过程。

来自选择单元9的数据不仅可以被输出到第二数据缓冲器15，而且可以被输出到后级处理单元10。结果，当后级处理单元10的处理执行得比可变长度解码更早时，可以避免关于第二数据缓冲器15的写操作，这使得通常可以以更高的速度执行解码处理。

从左结束数据缓冲器中的数据存储

如图14和15所示，当数据被存储在第一数据缓冲器中时，已解码的“LEVEL”被以较小地址的次序紧密地从左存储。存储的数据，在被写入第二数据缓冲器15时可以被扫描转换(步骤S18a)，或者可以在从第二数据缓冲器15读取时被扫描转换(步骤S21a)。

结果，计算第一数据缓冲器中的地址就成为不是必须的了，这使访问数据缓冲器更容易。

包括DC系数传输的MPEG-4对应

在MPEG-4中，处理单位是由六个各包括8×8象素的块数据形成的宏块，而四个亮度成分块和两个色差成分块组成宏块。存在两种类型的宏块，一种是根据在时间上彼此相同的图像空间内的预测进行编码的帧内宏块(intra-macroblock)，另一种是根据时间上彼此不同的图像预测而进行编码的帧间宏块(inter-macro block)。

如图16所示，宏块的类型受到可变长度解码(步骤S31)，并且用来指示各个块中所有8×8个数据是否都为“0”的CBP(Coded Block Pattern，编码块模式)被解码(步骤S32)。其中CBP为“1”的块中的系数被解码，而CBP为“0”的任何块中的系数作为“0”被解码(步骤S33)。

如图17所示，在帧内宏块的情况下，从将要解码的左侧块或上侧块中选择出最佳的预测块，并且通过根据该已确定的块得到差值来减少编码数量。在图17中，块X为将要被解码的块，块A、B和C为与块X相邻的已经被解码的块。块X、A、B和C各自包括多个DCT系数。

根据表达式1选择块X的预测块P。

表达式1

如果(|σA-σB|＜|σV-σC|)

P＝C

否则

P＝A

上述表达式中的σA、σB和σC为对应块的DC系数，|z|表示z的绝对值。更具体地讲，计算各个相邻块A、B和C的DC系数的梯度，选择具有较大梯度的块作为将被解码的块X的预测块P。

为了更有效地执行编码处理，除了预测DC系数外，MPEG-4包括也对AC系数执行预测的模式。

在通过DC系数预测的编码处理中，如上所选择的预测块系数中，只有DC系数将被用于预测，并且这些系数在编码中系数固定地通过Z形扫描进行读取。

在通过AC系数预测的编码处理中，当将要被解码的块受到可变长度解码时，依靠DC预测的结果选择扫描次序。例如，除了图38中所示的Z形扫描外，当预测块为C时，选择图18中所示的水平优先次序扫描，而当预测块为A时，选择图19中所示垂直优先次序扫描。

如上所述，预测方向是根据相邻的块决定的，并且选择编码中的扫描次序，也就是图38中所示的Z形扫描、图18中所示的水平优先次序扫描、图19中所示的垂直优先次序扫描，以执行扫描转换(步骤S34)。然后，执行逆量化处理(步骤S35)和逆DCT处理(步骤S36)，以便成功实现MPEG-4中的解码。

图20为根据第三优选实施例的可变长度解码装置中与MPEG-4对应的处理的流程图。参见图20描述处理流程。

与从输入单元2输入的数据对应的宏块类型和CBP，在可变长度解码单元3中受到可变长度解码(步骤41)。进一步，系数被解码(步骤S42)。然后数据被顺序地以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的状态进行解码(步骤S43至步骤S46)。

在与宏块对应的可变长度解码完成(步骤S46至步骤S47)之后，将与相应块的DC系数传输到第二数据缓冲器15(步骤S48)，并且在后级处理单元10中，根据上述方法判断确定数据排列的预测方向(步骤S49)。在执行AC预测的情况下，数据以水平扫描次序或垂直扫描次序进行解码。结果，在图21中显出了水平扫描情况下信息寄存器中的数据排列，而在图22中显出了垂直扫描情况下信息寄存器中的数据排列。

第一读控制单元8判断信息寄存器6(步骤S50)，并且与信息寄存器6中存储“1”的比特对应的地址，被输出到数据缓冲器4，使得存储在该地址的“LEVEL”被读取(步骤S51)。在选择单元9中，第一读控制单元8对信息寄存器6进行判断，当信息寄存器6中的比特为“0”时“0”就被输出到第二数据缓冲器15，而当比特为“1”时来自第一数据缓冲器4的“LEVEL”就被作为输出数据而输出(步骤S51)。

第二写控制单元16与第一读控制单元8协作写入来自选择单元9的数据(步骤S52)。

在与一个块对应的数据写入完成之后(步骤S53中为是)，第二读控制单元17根据适合于确定的预测方向的扫描方法，从第二数据缓冲器15中读取数据(步骤S54至S55)，并且将所读取的数据输出到后级处理单元10(步骤S56)。同时，可变长度解码单元3开始解码下一个块(步骤S41)。

在可变长度解码单元3中，数据以与一个块对应的“RUN”和“LEVEL”被组合的状态被解码。如果后级处理单元10已经完成该处理(步骤S57中为是)，则重复执行上述操作(步骤S58)。如果后级处理单元10没有完成该处理，则暂停数据传输。

其中CBP为“0”的块，可能不会被传输到第二数据缓冲器15。因为CBP信息和DC系数一样被输出到后级处理单元10，后级处理单元10将第二数据缓冲器15中所有相关的块作为“0”，并且执行后级处理。

根据上述本实施例的结构，得到如下效果。

因为增加了仅传输DC系数的步骤，所以可以加速通过MPEG-4中使用的AC预测或类似方法实现的可变长度解码处理。

第四优选实施例

参照附图描述根据本发明第四优选实施例的可变长度解码装置。

图23显示根据第四优选实施例的可变长度解码装置的结构示意图。图23中与第一优选实施例有相似结构的部件用相同的标号表示，这里不再描述。

根据本实施例的可变长度解码装置以如下方式组成：在根据第一优选实施例的可变长度解码装置的结构中进一步提供信息寄存器组18和寄存器选择单元19，其中信息寄存器组18包括至少一个能够基于地址加法器5结果、以不同排列次序存储m×n比特数据的信息寄存器，寄存器选择单元19用于从后级处理单元10获得表示已解码块的特征的特征信息、并且根据该特征信息选择任意信息寄存器组18。

参见附图描述根据本实施例的可变长度解码装置的操作。在下面所给出的描述中，一个宏块包括6个数据块，每个块包括8×8个数据。

输入单元2、可变长度解码单元3、数据缓冲器4、地址加法器5、写控制单元7、读控制单元8和选择单元9的操作，与第一优选实施例中所描述的操作一样。

参见图20的流程图描述本实施例。

在可变长度解码单元3中，数据以与一个宏块对应的“RUN”和“LEVEL”被组合的状态被解码(步骤S41和S42)。当“LEVEL”的写入完成时(步骤S43和S45)，读控制单元8从数据缓冲器4中读取各个块的DC系数(步骤S48)，并将所读取的DC系数输出到后级处理单元10。如图17所示，预测方向根据由后级处理单元10接收的DC系数来确定，并且将表示扫描次序的选择信号输出到寄存器选择单元19。寄存器选择单元19从信息寄存器组18中选择合适的信息寄存器，以使读控制单元8和选择单元9得到控制。其后选择单元9、后级处理单元10和输出单元11的操作与第一优选实施例中描述的相同。

根据以上描述的本实施例的结构，得到如下效果。

信息寄存器组18中提供了具有多种排列的信息寄存器，可以根据从后级处理单元10输入的信息选择信息寄存器，因此能够提高诸如MPEG-4中可变长度解码的解码速度。

第五优选实施例

参照附图描述根据本发明第五优选实施例的可变长度解码装置。

图24显示根据第五优选实施例的可变长度解码装置的结构示意图。图24中与第一优选实施例有相似结构的部件以相同的标号表示，这里不再描述。

根据本实施例的可变长度解码装置以如下方式组成：在根据第一优选实施例的可变长度解码装置的结构中进一步包括：用于存储地址加法器5结果的第二信息寄存器20，用于存储来自第一数据缓冲器4的“LEVEL”的第二数据缓冲器21，用于控制相对于第二数据缓冲器21的数据写入的第二写控制单元，以及用于根据第二信息寄存器20从第二数据缓冲器21中读取“LEVEL”的第二读控制单元23。

参照附图描述根据本实施例的可变长度解码装置的操作。本实施例以一个块包括8×8个数据的情况进行描述。

输入单元2、可变长度解码单元3、第一数据缓冲器4、地址加法器5、第一写控制单元7和第一读控制单元8的操作，与第一优选实施例中所描述的操作一样。

图25是根据第五优选实施例的可变长度解码装置运行的流程图。参照图25，描述该处理流程。

在可变长度解码单元3中，数据以与一个块对应的“RUN”和“LEVEL”被组合的状态被解码(步骤S61)。当“LEVEL”的写入完成时(步骤S62至S64)，第一读控制单元8判断第一信息寄存器(步骤S66)，并将与在第一信息寄存器6中存储“1”的比特对应的地址输出到第一数据缓冲器4，从而读取存储在该地址的“LEVEL”(步骤S67)。第二写控制单元22和第一读控制单元8协作在第二数据缓冲器21中写入来自第一数据缓冲器4的数据(步骤S68)。

在关于第二数据缓冲器21的与一个块对应的数据写入完成之后(步骤S69中为是)，第二读控制单元23判断第二信息寄存器20(步骤S70)，并将与在第二信息寄存器20中存储“1”的比特对应的地址输出到第二数据缓冲器21，从而读取存储在该地址的“LEVEL”(步骤S71)。

第二读控制单元23一判断第二信息寄存器20，选择单元9就在第二信息寄存器20的比特为“0”时向后级处理单元10输出“0”，而在该比特为“1”时将来自第二数据缓冲器21的“LEVEL”作为输出数据输出(步骤S72)。同时，可变长度解码单元3开始解码下一个块(步骤S61)，并且数据以与一个块对应的“RUN”和“LEVEL”被组合的状态被解码(步骤S61)。然后，如果后级处理单元10已经完成该处理(步骤S73中为是)，则重复执行上述操作(步骤S74)，然而如果没有完成，则暂停数据传输。

根据以上描述的本实施例的结构，得到如下效果。

无需等待后级处理单元10的处理完成，就可以输出第一数据缓冲器4的数据。此外，只有“LEVEL”在数据缓冲器之间传输。结果，可以很快执行下一个可变长度解码，这进一步加速了解码处理。

第六优选实施例

参照附图描述根据本发明第六优选实施例的可变长度解码装置。

图26显示根据第六优选实施例的可变长度解码装置的结构示意图。图26中与第一优选实施例有相似结构的部件以相同的标号表示，这里不再描述。

根据本实施例的可变长度解码装置以如下方式组成：在根据第一优选实施例的可变长度解码装置的结构中进一步包括：用于存储来自第一数据缓冲器4的“LEVEL”的第二数据缓冲器24，用于控制相对于第二数据缓冲器24的数据写入的第二写控制单元25，用于从第二数据缓冲器24读取“LEVEL”的第二读控制单元26，和用于初始化第二数据缓冲器24的初始化单元27。

参照附图描述根据本实施例的可变长度解码装置的运行。本实施例以一个块包括8×8个数据的情况进行描述。

图27为根据第六优选实施例的可变长度解码装置运行的流程图。参照图27，描述该处理流程。

在解码处理开始之前，初始化单元27将第二数据缓冲器24中所有的数值初始化为“0”(步骤S81)。

在可变长度解码单元3中，数据以与一个块对应的“RUN”和“LEVEL”被组合的状态进行解码(步骤S82)。当“LEVEL”的写入完成时(步骤S83至S85)，第一读控制单元8判断第一信息寄存器(步骤S87至S88)，并将与在第一信息寄存器6中存储“1”的比特对应的地址输出到第一数据缓冲器4，从而读取存储在该地址的“LEVEL”(步骤S89)。第二写控制单元25与第一读控制单元8协作在第二数据缓冲器24中的由第一读控制单元8读取的地址处，写入来自第一数据缓冲器4的数据，从而重写其中初始化的数据(步骤S90)。

在第二数据缓冲器24中与一个块对应的数据写入完成之后(步骤S91中为是)，第二读控制单元26从第二数据缓冲器24中顺序地读取包括初始化数据的数据(步骤S92)。同时，可变长度解码单元3开始解码下一个块(步骤S82)，并且数据以与一个块对应的“RUN”和“LEVEL”被组合的状态进行解码。然后，如果后级处理单元10已经完成该处理(步骤S94中为是)，则重复执行上述操作(步骤S96)，然而如果没有完成，则暂停数据传输。

在对第二数据缓冲器24的读取操作完成、以及下一个块的写入开始之前，初始化单元27初始化第二数据缓冲器24(步骤S95)。

根据以上描述的本实施例的结构，得到如下效果。

提供了用于初始化第二数据缓冲器24的初始化单元27。因此，无需等待后级处理单元10的处理完成，就可以输出数据。此外，只有“LEVEL”在数据缓冲器之间传输。结果，可以很快执行下一个可变长度解码，这进一步加速了解码处理。

第七优选实施例

参照附图描述根据本发明第七优选实施例的可变长度解码装置。

图28显示根据第二优选实施例的可变长度解码装置的结构示意图。图28中与第一优选实施例有相似结构的部件以相同的标号表示，这里不再描述。

根据本实施例的可变长度解码装置以如下方式组成：在根据第一优选实施例的可变长度解码装置的结构中进一步包括：包括至少一个数据缓冲器的数据缓冲器组28，第二写控制单元29，第二读控制单元30，和用于从数据缓冲器组28中选择将要读取的数据的第二选择单元31。

参照附图描述根据本实施例的可变长度解码装置的运行。本实施例以一个块包括8×8个数据的情况进行描述。此外，在以下描述中，数据缓冲区组28包括两个数据缓冲器(第二和第三数据缓冲器28a和28b)

输入单元2、可变长度解码单元3、第一数据缓冲器4、地址加法器5、信息寄存器6、第一写控制单元7和第一读控制单元8的操作，与第一优选实施例中所描述的操作一样。

在可变长度解码单元3中，数据以与一个块对应的“RUN”和“LEVEL”被组合的状态进行解码。当“LEVEL”的写入完成时，第一读控制单元8判断第一信息寄存器，并将与在第一信息寄存器6中存储“1”的比特对应的地址输出到第一数据缓冲器4，从而读取存储在该地址的“LEVEL”。第一读控制单元8一判断信息寄存器6，选择单元9就在信息寄存器6的比特为“0”时向第二数据缓冲器15输出“0”，而在该比特为“1”时将来自第一数据缓冲器4的“LEVEL”作为输出数据输出。

第二写控制单元29和第一读控制单元8协作在第二数据缓冲器28a中写入来自选择单元9的数据。

在对第二数据缓冲器28a的与一个块对应的数据写入完成之后，第二读控制单元30读取来自第二数据缓冲器28a的数据，并将所读取的数据输出到第二选择单元31。每当与一个块对应的处理完成时，第二选择单元31在来自第二数据缓冲器28a的数据和来自第三数据缓冲器28b的数据之间切换，并将所选择的数据输出到后级处理单元10。

与可变长度解码单元3中以与一个块对应的“RUN”和“LEVEL”被组合的状态进行的数据解码完成相响应，开始执行将数据传输到第三数据缓冲器28b。在可变长度解码单元3中与一个块对应的解码处理完成后，来自选择单元9的数据交替地写入第二数据缓冲器28a和第三数据缓冲器28b。

根据以上描述的结构，得到如下效果。

后级处理单元10包含多个将被读取的数据缓冲器。因此，无需等待后级处理单元10的处理完成，就可以输出数据。结果，可以很快执行下一个可变长度解码，这进一步加速了解码处理。

在本实施例中，数据缓冲器组28的数据缓冲器可以多于两个。

第八优选实施例

参照附图描述根据本发明第八优选实施例的可变长度解码装置。

图29显示根据第八优选实施例的可变长度解码装置的结构示意图。图29中与第一优选实施例有相似结构的部件以相同的标号表示，这里不再描述。

根据本实施例的可变长度解码装置以如下方式组成：在根据第一优选实施例的可变长度解码装置的结构中进一步包括多个处理系统，用于根据从数据缓冲器读取的已解码的“RUN”、在信息寄存器中根据来自地址加法器的结果(显示“LEVEL”位置的数值)的存储来执行处理。下面根据包括两个处理系统的例子进行描述。

根据本实施例的可变长度解码装置如图29所示，进一步包括：用于存储地址加法器5结果的第二信息寄存器32，用于存储来自可变长度解码单元3的“LEVEL”的第二数据缓冲器33，用于根据来自地址加法器5的信息在第二数据缓冲器33中存储“LEVEL”的第二写控制单元34，用于根据第二信息寄存器32从第二数据缓冲器33读取“LEVEL”的第二读控制单元35，和用于在来自第一数据缓冲器4的数据和来自第二数据缓冲器33的数据之间切换、并输出所选择的数据的切换单元36。

如图29中所示，由第一信息寄存器6、第一数据缓冲器4、第一写控制单元7和第一读控制单元8以与第一优选实施例相同方式执行的处理，称为处理A，由第二信息寄存器32、第二数据缓冲器33、第二写控制单元34和第二读控制单元35以与第一优选实施例相同方式执行的处理，称为处理B。

根据在可变长度解码单元3中解码的“RUN”的大小，以图38中所示的Z形扫描次序执行地址计算，也就是以地址加法器5中的1→2→9→17...的次序执行地址计算。当根据处理A执行写操作、并且与一个块对应的解码数据从可变长度解码单元3中输出完成时，执行根据处理A的读操作，并且从切换单元36输出解码数据。与根据处理A的读操作同时，顺序地从可变长度解码单元3中输出与下一个块对应的解码数据，然后，地址由地址加法器5计算，从而执行根据处理B的写操作。

当与一个块对应的解码数据从可变长度解码单元3中输出完成时，执行根据处理B的读操作，而且从切换单元36输出解码数据。与根据处理B的读操作同时，顺序地从可变长度解码单元3中输出与下一个块对应的解码数据，从而执行根据处理A的写操作。

此后，后级处理单元10和输出单元11的操作与第一优选实施例中所描述的操作相同。

根据以上描述的本实施例的结构，得到如下效果。

由于具有双重的第一优选实施例的结构，因此可以同时执行写和读操作。因此，无需等待关于数据缓冲器的读操作的完成，这缩短了数据传输时间。结果，可以缩短整个可变长度解码过程的处理时间，并且可以实现高速率解码处理。

第九优选实施例

参照附图描述根据本发明第九优选实施例的可变长度解码装置。

图30显示根据第九优选实施例的可变长度解码装置的结构示意图。图30中与第一优选实施例有相似结构的部件以相同的标号表示，这里不再描述。

根据本实施例的可变长度解码装置以如下方式组成：在根据第一优选实施例的可变长度解码装置的结构中进一步包括：由包括写端口和能够独立地读取数据的读端口的数据缓冲器37，和具有与至少一个块对应的比特长度的信息寄存器38。

图31是根据第九优选实施例的可变长度解码装置操作的流程图。参照图31，描述该处理流程。进一步，图32显示根据第九优选实施例的时序。本实施例参考一个块包括8×8个数据的情况来进行描述。

输入单元2和地址加法器5的操作，与第一优选实施例中所描述的操作一样。

在可变长度解码单元3中，数据以表示“0”的个数的“RUN”和表示系数数值大小的“LEVEL”被组合的状态进行解码(步骤S101)，“LEVEL”被写入具有双端口的数据缓冲器37(步骤S102至S105)。按照如图33中所示的较小地址次序，“LEVEL”被紧凑地存储在数据缓冲器37中。当“LEVEL”从可变长度解码单元3存储到数据缓冲器37中时，读处理开始(步骤S107和S108)，并且与信息寄存器38中存储“1”的比特对应的地址，被输出到数据缓冲器37，以使存储在该地址的“LEVEL”被读取(步骤S108)。读控制单元8一判断信息寄存器38，选择单元9就在信息寄存器38的比特为“0”时将“0”输出到后级处理单元(步骤S109)，而在该比特为“1”时将来自第一数据缓冲器4的“LEVEL”作为输出数据输出。

如上所述，读和写操作同时执行，并且判断数据缓冲器中将被解码的“LEVEL”的写位置是否为允许写和读“LEVEL”的位置。然后，如果不是允许写的位置，则可变长度解码处理暂时中止。

如图32所示，在信号f为“H”时写操作是有效的，通过将信号G转换为“L”，数据I被存储到地址h的位置。当信号f为“L”时，写操作中止。读操作根据信号j来执行，信号j用于读取地址k的“LEVEL”，该地址k与在信息寄存器38中中存储“1”的比特对应。当写位置的“LEVEL”被读取并允许写操作时，信号f被转换为“H”，以便重新开始可变长度解码。如图33和34所示，只要写操作被允许，就连续地对下一个块执行可变长度解码。

根据以上描述的本实施例的结构，得到如下效果。

在后级处理单元能够充分发挥性能的情况下，由于数据的写和读同时执行，因而无需等待对数据缓冲器的读操作就可以执行数据传输。因此，可以缩短可变长度解码的处理时间。

数据被紧凑地存储在数据缓冲器中，这使得数据缓冲器能够被充分地使用并且需要少量的空间。

通过以上描述，解码处理能够在通常最佳的结构中获得更高的速度。

第十优选实施例

图35是根据本发明第十优选实施例的图像获取系统50的结构框图，该图像获取系统为数码静止照相机(DSC)的一个示例。图35中所示的信号处理装置55，为根据前面第一优选实施例到第九优选实施例所描述的可变长度解码装置中的任何一个。

如图35所示，进入光学系统51的图像光在图像传感器52上成像。图像传感器52由定时控制电路58驱动，从而存储图像光并将所存储的图像光光电转换成电信号。从图像传感器52读取的电信号在模数转换器(ADC)53中被转换成数字信号，然后被输入到包括信号处理装置55的图像处理电路54。在图像处理电路54中，执行诸如Y/C处理、边缘处理、图像放大/缩小处理、根据本发明的图像压缩/扩展处理等图像处理。经图像处理的信号被记录/传输电路56记录在介质中或者传输。所记录或传输的信号在再生电路57中再生。系统控制电路59控制整个图像获取系统50。

在根据本发明优选实施例的图像处理装置55中的图像处理，不是必须只应用于根据经光学系统51在图像传感器52中成像的光的信号。例如，图像处理可以应用于处理以电信号从外部装置输入的图像信号的情况。

这样进一步描述，在根据本发明的可变长度解码装置和可变长度解码方法中，与存储在数据缓冲器中的数据对应的信息，由地址保持器(由地址加法器和信息寄存器或者地址存储单元组成)掌握，从而读取除了“0”之外的数据。因此，缩短了读操作所需的时间长度，可变长度解码获得了更高的速度，并且减少了功率消耗。所以，根据本发明的可变长度解码装置和可变长度解码方法，可以应用于需要高速解码处理的图像解码系统等。

根据本发明的可变长度解码装置和可变长度解码方法，可以有效地应用于带有照相机的移动电话、DSC(数字静止照相机)等其中安装有MPEG-4的设备中，其中MPEG-4作为一种低比特率编码技术而受到关注。

虽然已经详细描述和图解了本发明，但是显然应该理解，仅是通过图解和举例的方式来说明本发明，本发明并不局限于这些图解和示例，本发明的精神和范围仅由所附的权利要求的范围限定。

Claims

1、一种用于解码可变长度编码数据和行程长度编码数据的可变长度解码装置，包括：

数据缓冲器，用于存储所述“LEVEL”；

写控制单元，用于根据该地址保持器的信息在数据缓冲器中写入“LEVEL”；

读控制单元，用于根据该地址保持器的信息从数据缓冲器中读取“LEVEL”；

选择单元，用于根据该地址保持器的信息选择“0”和存储于数据缓冲器中的“LEVEL”中的一个，并输出所选择的数据；和

后级处理单元，用于对来自选择单元的数据执行后级处理，并向外部输出所得到的数据。

2、根据权利要求1所述的可变长度解码装置，其中

该地址保持器包括：

地址加法器，用于根据“RUN”表示的“0”的个数计算与该“RUN”对应的“LEVEL”的地址，并且控制所述写控制单元；和

信息寄存器，用于存储由地址加法器得到的结果，并且控制所述选择单元和读控制单元。

3、根据权利要求2所述的可变长度解码装置，其中

该地址保持器进一步包括时钟控制单元，用于控制向所述数据缓冲器提供的时钟，并且

该时钟控制单元根据存储在信息寄存器中的数据数值是否为“0”的信息，仅在该数据数值不为“0”时向数据缓冲器提供时钟。

4、根据权利要求1所述的可变长度解码装置，其中

用于根据“RUN”表示的“0”的个数存储与该“RUN”对应的“LEVEL”的地址并控制写控制单元、读控制单元和选择单元的地址存储单元，构成所述地址保持器。

5、根据权利要求2所述的可变长度解码装置，其中

该数据缓冲器适于在一个地址中存储L(L是至少为2的自然数)个“LEVEL”，并且

进一步包括第二选择单元，用于根据信息寄存器的数值选择并输出所述L个数据，并且所述L个数据根据该信息寄存器的数值被同时读取。

6、根据权利要求1所述的可变长度解码装置，进一步包括：

第二数据缓冲器，用于存储来自选择单元的数据；

第二写控制单元，用于与读控制单元的操作协作控制对第二数据缓冲器的写操作；

第二读控制单元，用于控制对第二数据缓冲器的读操作；

并且该后级处理单元用于对来自第二数据缓冲器的数据执行后级处理，并向外部输出所得到的数据。

7、根据权利要求6所述的可变长度解码装置，其中

来自所述选择单元的数据也被输出到所述后级处理单元。

8、根据权利要求2所述的可变长度解码装置，进一步包括：

寄存器选择单元，用于获得表示来自后级处理单元的解码数据的特征的特征信息，并且根据所述特征信息选择信息寄存器组中的任意寄存器。

9、一种用于解码可变长度编码数据和行程长度编码数据的可变长度解码装置，包括：

第一数据缓冲器，用于存储所述“LEVEL”；

第一信息寄存器，用于存储由地址加法器得到的结果；

第一写控制单元，用于根据该地址加法器的信息在第一数据缓冲器中存储“LEVEL”；

第二信息寄存器，具有与所述第一信息寄存器相同的结构；

第二数据缓冲器，用于存储来自所述第一数据缓冲器的“LEVEL”；

选择单元，用于根据第二信息寄存器的数值，选择“0”和存储于第二数据缓冲器中的“LEVEL”中的一个；和

后级处理单元，用于对从选择单元输出的数据执行后级处理，并向外部输出所得到的数据。

10、根据权利要求9所述的可变长度解码装置，进一步包括用于初始化第二数据缓冲器的初始化单元，其中

在对第二数据缓冲器的读操作完成之后，该第二数据缓冲器被该初始化单元初始化。

11、根据权利要求6所述的可变长度解码装置，进一步包括：

12、根据权利要求1所述的可变长度解码装置，进一步包括：

多个处理系统，其中信息寄存器、数据缓冲器、写控制单元和读控制单元组成各系统；和

切换单元，用于以属于一个处理系统的数据缓冲器向后级处理单元输出数据的切换方式进行控制，其中

对一个处理系统中的数据缓冲器的写操作，以及对另一处理系统中的数据缓冲器的读操作，被同时执行。

13、根据权利要求2所述的可变长度解码装置，其中

包括写端口和能够独立地读取数据的读端口的存储器构成所述数据缓冲器，所述信息寄存器具有与至少一个块对应的比特长度，并且写和读操作以如下方式被并行执行：在“LEVEL”被写入数据缓冲器时，读操作由读控制单元启动。

14、根据权利要求1所述的可变长度解码装置，其中该后级处理单元为逆量化处理单元。

15、一种用于解码可变长度编码数据和行程长度编码数据的可变长度解码方法，包括以下步骤：

顺序地输入可变长度编码数据和行程长度编码数据的步骤；

根据所述地址在数据缓冲器中存储“LEVEL”的步骤；

根据所述地址从数据缓冲器中读取“LEVEL”的步骤；

根据所述地址选择“0”和存储于数据缓冲器中的“LEVEL”中的一个、并输出所选择的数据的步骤；

对所选择的数据执行后级处理的步骤；和

输出后级处理后的数据的步骤。

16、根据权利要求15所述的可变长度解码方法，其中

所述保持地址的步骤包括：

根据“RUN”表示的“0”的个数计算与该“RUN”对应的“LEVEL”的地址的步骤；和

根据信息寄存器中的地址存储标签的步骤。

17、根据权利要求15所述的可变长度解码方法，其中

在所述保持地址的步骤中，根据“RUN”表示的“0”的个数，直接存储与该“RUN”对应的“LEVEL”的地址。

18、根据权利要求15所述的可变长度解码方法，进一步包括：

在第二数据缓冲器中存储来自选择单元的数据的步骤；

从第二数据缓冲器读取数据的步骤；

对来自第二数据缓冲器的数据执行后级处理的步骤；

输出后级处理后的数据的步骤，其中

如果第二数据缓冲器处于可写状态，则所选择的数据被存储在第二数据缓冲器中。

19、根据权利要求18所述的可变长度解码方法，其中

解码后的“LEVEL”以较小地址的次序被顺序而紧凑地存储在第一数据缓冲器中，所存储的“LEVEL”或“0”在对第二数据缓冲器的写操作时，以预定扫描次序被转换、并被输出。

20、根据权利要求18所述的可变长度解码方法，其中

解码后的“LEVEL”以较小地址的次序被顺序而紧凑地存储在第一数据缓冲器中，所存储的“LEVEL”或所存储的“0”在对第二数据缓冲器的读操作时，以预定扫描次序被转换、并被输出。

21、根据权利要求18所述的可变长度解码方法，进一步包括：

传输DC系数的步骤；

根据所述DC系数判断解码数据的特征的步骤；

对从第二数据缓冲器读取的数据执行后级处理的步骤；和

输出后级处理后的数据的步骤。

22、根据权利要求18所述的可变长度解码方法，进一步包括：

在第二信息寄存器中存储第一信息寄存器结果的步骤；

在第二数据缓冲器中存储从第一数据缓冲器读取的“LEVEL”的步骤；

根据第二信息寄存器的数值从第二数据缓冲器读取“LEVEL”的步骤；

如果第二数据缓冲器处于可写状态，则从第一数据缓冲器输出的“LEVEL”被存储在第二数据缓冲器中。

23、根据权利要求18所述的可变长度解码方法，进一步包括初始化第二数据缓冲器的步骤，其中

在对第二数据缓冲器的读操作完成之后，第二数据缓冲器被初始化。

24、根据权利要求15所述的可变长度解码方法，其中

包括写端口和能够独立地读取数据的读端口的存储器构成所述数据缓冲器，进一步包括：

判断数据缓冲器中被写入将被解码的“LEVEL”的位置是否与允许读和写“LEVEL”的位置相对应的步骤；

当写操作被允许时，重新开始解码的步骤。

25、根据权利要求15所述的可变长度解码方法，其中

执行后级处理的步骤为逆量化步骤。

26、一种图像获取系统，包括：

图像处理电路，包括根据权利要求1至14所述的任意可变长度解码装置，并且执行图像处理；

传感器，用于将图像信号输出到该图像处理电路；和

光学系统，用于对所述传感器上的光成像。

27、根据权利要求26所述的图像获取系统，进一步包括转换器，用于将从所述传感器获得的图像信号转换成数字信号，并将所述数字信号提供到该图像处理电路。