CN102063857A - 集成电路装置以及电子设备 - Google Patents

Abstract

本发明提供能够以小于图像存储器的访问单位的单位来插入图像的集成电路装置以及电子设备等。该集成电路装置具有存储器控制器(140)和读出-修改-写入电路(160)。当存储于图像存储器(20)中的第1图像数据的各像素的比特数是N比特，第1图像数据的改写单位比特数是M比特，存储器控制器(140)对图像存储器(20)一次所能够访问的比特数是L比特时，读出-修改-写入电路(160)将对应于L/M个写入使能信号中激活的写入使能信号的第1图像数据的像素数据，改写为对应于第2图像数据的像素数据，其中，N为自然数，M为M≥N的自然数，L为L＞M的自然数，L、M为N的自然数倍。

Description

集成电路装置以及电子设备

技术领域

本发明涉及集成电路装置以及电子设备等。

背景技术

在对各种图像进行显示的显示装置中，一般使用一种实施显示控制的显示控制器(例如，专利文献1中所公开的显示控制器)。显示控制器将从主机等输入的图像数据存储于图像存储器中，并且根据该图像数据来进行显示控制。此时，有时会需要在存储于图像存储器中的图像的一部分中插入其他的图像，并进行显示。

但是，当将插入的其他图像的图像数据直接写入到图像存储器中时，有时只能以图像存储器的访问单位进行写入，而无法以小于访问单位的单位进行改写。例如，当图像存储器的1地址为16比特、且1像素的像素数据为1比特时，只能按每存储于1地址中的16像素进行改写。此时，以1像素单位对插入的图像的位置进行调节、或对圆等的图形进行写入将变得困难。

在先技术文献

专利文献1：日本特开2006-18002号公报

发明内容

发明所要解决的问题

根据本发明的几种形式，能够提供一种以小于图像存储器的访问单位的单位插入图像的集成电路装置以及电子设备等。

解决课题的方法

本发明的一种形式涉及一种集成电路装置，其具有：存储器控制器，其执行和图像存储器之间的接口处理，该图像存储器用于存储第1图像数据；读出-修改-写入电路，其根据第2图像数据和写入使能信号，对存储于所述图像存储器中的所述第1图像数据进行改写，当所述第1图像数据的各像素的比特数是N比特，所述第1图像数据的改写单位比特数是M比特，所述存储器控制器对所述图像存储器一次所能够访问的比特数是L比特时，所述读出-修改-写入电路在与所述L比特对应的L/M个所述写入使能信号中，将对应于激活的写入使能信号的所述第1图像数据的像素数据，改写为对应于所述第2图像数据的像素数据，其中，N为自然数，M为M≥N的自然数，L为满足L＞M的2以上的自然数，L、M分别为N的自然数倍。

根据本发明的一种形式，假设第1图像数据的各像素的比特数是N比特、第1图像数据的改写单位比特数是M比特、存储器控制器对图像存储器一次所能够访问的比特数是L比特。此时，在与L比特对应的L/M个写入使能信号中，对应于激活的写入使能信号的第1图像数据的像素数据被改写为，对应于第2图像数据的像素数据。由此，能够以小于图像存储器的访问单位(L比特)的单位(M比特，且L＞M)来实现图像插入等。

此外，在本发明的一种形式中，可采用如下设定，即，当与所述L比特对应的L/M个所述写入使能信号处于非激活时，所述读出-修改-写入电路不对所述第1图像数据的对应的像素数据进行改写。

根据此种形式，能够在L/M个写入使能信号中，对与激活的写入使能信号相对应的第1图像数据的像素数据进行改写，而在L/M个的写入使能信号处于非激活时，不对第1图像数据的对应的像素数据进行改写。

此外，在本发明的一种形式中，可采用如下设定，即，所述读出-修改-写入电路具有对所述第2图像数据进行缓冲的第1缓冲存储器，在所述第1缓冲存储器中，写入改写后的所述第1图像数据。

根据此种形式，能够通过第1缓冲存储器对第2图像数据进行缓冲，并且将改写后的第1图像数据写入其第1缓冲存储器。

此外，在本发明的一种形式中，可采用如下设定，即，所述第1缓冲存储器中，1地址的比特数是k×L比特，所述第1缓冲存储器以突发模式将n×k×L比特的数据传送至所述图像存储器，其中，k为自然数，n为2以上的自然数。

根据此种形式，能够以突发模式将n×k×L比特的数据从第1缓冲存储器传送至图像存储器中。

此外，在本发明的一种形式中，可采用如下设定，即，所述读出-修改-写入电路在从所述图像存储器中读出所述第1图像数据时，向所述存储器控制器发送对应于n×k×L比特的请求信号。

根据此种形式，通过向存储器控制器发送对应于n×k×L比特的请求信号，从而能够从图像存储器中读出第1图像数据。

此外，在本发明的一种形式中，可采用如下设定，即，作为所述对应于n×k×L比特的请求信号，所述读出-修改-写入电路发送n×k个请求信号，当与所述L比特对应的所述写入使能信号处于非激活时，所述读出-修改-写入电路将所述n×k个请求信号中对应的请求信号设为非激活。

根据此种形式，能够根据写入使能信号来发送请求信号。即，当与第1图像数据的L比特对应的写入使能信号处于非激活时，读出-修改-写入电路能够将n×k个请求信号中对应的请求信号设为非激活。

此外，在本发明的一种形式中，可采用如下设定，即，所述第1缓冲存储器由第1先入先出缓冲存储器构成，所述第1先入先出缓冲存储器(FIFO)中以所述突发模式进行的传送被控制为，当可变的段数为m时，使n×m成为固定值，其中m为自然数。

根据此种形式，能够通过第1先入先出缓冲存储器而构成第1缓冲存储器。而且，能够对以突发模式进行的传送进行控制，从而将第1先入先出缓冲存储器的段数m设为可变，并且n×m成为固定值。

此外，在本发明的一种形式中，可采用如下设定，即，具有第2缓冲存储器，所述第2缓冲存储器输入图像数据流作为所述第1图像数据或者所述第2图像数据，所述第2缓冲存储器可将所述图像数据流的各像素数据的格式变换为存储于所述图像存储器中的像素数据的格式，并进行存储。

根据此种形式，能够将作为第1图像数据或者第2图像数据而被输入的图像数据流的各像素数据的格式，变换为存储于图像存储器中的像素数据的格式，并进行存储。

此外，在本发明的一种形式中，可采用如下设定，即，所述第2缓冲存储器由第2先入先出缓冲存储器构成，所述第2先入先出缓冲存储器中，作为所述图像数据流，写入包含多个像素数据的输入数据，并且将所述输入数据连续地依次移位，当所述输入数据中包含水平扫描线终端的像素数据时，所述第2先入先出缓冲存储器对所述输入数据进行移位，直到下一个水平扫存储器对所述输入数据进行移位，直到下一个水平扫描线的开始端的像素数据到达所述第2先入先出缓冲存储器的终端，从而可将所述图像数据流按每个水平扫描线进行划分。

根据此种方式，能够通过第2先入先出缓冲存储器而构成第2缓冲存储器。而且，当第2先入先出缓冲存储器的输入数据中包含水平扫描线终端的像素数据时，第2先入先出缓冲存储器对输入数据进行移位，直到下一个水平扫描线的开始端的像素数据到达第2先入先出缓冲存储器的终端，从而能够将图像数据流按每个水平扫描线进行划分。

此外，本发明的其他形式涉及一种电子设备，该电子设备具有上述所述的集成电路装置。

附图说明

图1(A)～(D)为比较例的说明图。

图2为本实施方式的显示控制器的结构示例。

图3(A)、图3(B)为本实施方式的动作说明图。

图4为本实施方式的动作说明图。

图5为读出-修改-写入电路的详细的结构示例。

图6为读出-修改-写入处理的动作示例。

图7为读出-修改-写入处理的动作示例。

图8为读出-修改-写入处理的动作示例。

图9为本实施方式的显示控制器的第2结构示例。

图10为第2缓冲存储器的动作说明图。

图11为第2缓冲存储器的动作说明图。

图12为电子设备的结构示例。

符号说明

10···主机；

20···图像存储器；

30···电气光学装置；

32···驱动器；

34···电气光学面板；

70···操作部；

80···通信部；

100···显示控制器；

110···主机I/F电路(主机接口电路)；

120···图像处理电路；

140···存储器控制器；

150···显示控制电路；

160···读出-修改-写入电路；

180···内部总线；

BA1···第1缓冲存储器；

BA2···第2缓冲存储器；

WRC···改写电路；

SEL···选择器；

BT···缓冲存储器；

CT···控制电路；

PD···第2图像数据(写入图像数据)；

WE···写入使能信号；

CBS···总线控制器；

RQ···请求信号。

具体实施方式

以下，对本发明的优选实施方式进行详细说明。另外，以下所说明的本实施方式，并不能解释为对权利要求所记载的本发明的内容进行不合理限定，在本实施方式中所说明的全部结构，不一定是本发明的解决手段所必须的。

1、比较例

首先，使用图1(A)～图1(D)，对本实施方式的比较例进行说明。在图1(A)中，模式化地表示了对显示设备的图像显示进行控制的显示控制器中所具有的SRAM(图像存储器)。如图1(A)所示，假设在SRAM中，存储有先输入至显示控制器的背景图像的图像数据。例如对显示设备的操作菜单进行弹出显示等时，有时会对背景图像的一部分进行图像的改写。此时，在本实施方式的比较例中，用被输入至显示控制器中的写入图像的图像数据，来直接对存储于SRAM中的背景图像的一部分图像数据进行改写。

如图1(B)所示，假设在SRAM的各地址中存储有16比特的数据。例如，在SRAM中，通过屏蔽信号(LDMQ信号、UDMQ信号)，来设定是否允许向各地址的上位8比特的访问、以及是否允许向各地址的下位8比特的访问。此时，对SRAM的一次访问中所能够改写的最小访问单位是8比特(广义上的L比特，L为2以上的自然数)。以此方式，在图像数据的1像素例如由1比特(广义上的N比特，N为满足N＜L的自然数)的数据构成的情况下，只能将SRAM的图像数据按每8像素而进行改写。

因此，如图1(C)所示，对于背景图像只能按每8像素对写入图像的插入位置进行调节。此外，如图1(D)所示，在欲对背景图像插入圆形等图形时，也无法插入圆滑的圆形。如此，在将写入图像直接改写到SRAM时，存在无法以小于SRAM的访问单位(L比特)的单位进行改写的问题。

2、结构示例

在图2中，图示了能够以小于SRAM(广义上的图像存储器)的访问单位(L比特)的单位(M比特，M为满足L＞M≥N的自然数)进行改写的、本实施方式中的显示控制器的结构示例。该显示控制器100(广义上的集成电路装置)具有：主机I/F电路110(主机接口电路)、图像处理电路120、存储器控制器140(存储器接口电路)、显示控制电路150、读出-修改-写入电路160、内部总线180。此外，本实施方式不限定于该结构，其可以实施例如省略其结构要素中的一部分(例如图像处理电路)、或追加其他结构要素等的各种改变。

显示控制器100将从主机10输入的背景图像数据(第1图像数据)存储于图像存储器20中。而且，通过根据从主机10输入的写入图像数据(第2图像数据)，而对存储于图像存储器20中的背景图像数据进行改写，来实施对背景图像的写入图像的插入。

具体而言，主机I/F电路110执行和主机10(主机装置、外部装置)之间的各种接口处理，并且接收来自于主机10的背景图像数据以及写入图像数据。例如，主机I/F电路110将背景图像数据以及写入图像数据作为图像数据流而接收。主机10和主机I/F电路110，例如通过串行总线或者并行总线而被连接在一起。而且，主机I/F电路110在与主机10之间进行数据信号、地址信号、或者写入/读出信号等的接口信号的交换，以实现和主机10之间的接口。

图像处理电路120执行通过主机I/F电路110而接收到的图像(图像数据)的图像处理。例如，图像处理电路120执行图像的旋转、平滑化、修饰(trimming)、亮度强调、或者色彩强调等的处理。图像处理电路120也可具有未图示的行缓冲存储器。该行缓冲存储器例如由SRAM构成，并且对向图像存储器20传送的图像数据进行缓冲(暂时地存储)。

读出-修改-写入电路160将来自图像处理电路120的背景图像数据传送至图像存储器20。而且，读出-修改-写入电路160从图像存储器20中读出背景图像数据，并根据来自图像处理电路120的写入图像数据来对该读出的数据进行改写，且将改写后的数据写入图像存储器20中。具体而言，读出-修改-写入电路160根据写入使能信号来进行背景图像数据的改写。写入使能信号为，例如从主机10提供的信号、或者通过图像处理电路120而生成的信号，其由与写入图像数据的各像素相对应的比特而构成。而且，通过该写入使能信号，来对是否执行背景图像数据的各像素的改写进行设定。在本实施方式中，读出-修改-写入电路160通过使用该写入使能信号来控制改写，从而能够以小于图像存储器20的访问单位的单位来对背景图像数据进行改写。

存储器控制器140执行和内部总线180之间的接口处理、或者对图像存储器20的读出/写入控制。具体而言，存储器控制器140接受来自于读出-修改-写入电路160的图像数据，并将该图像数据写入(存储到)图像存储器20中。此外，存储器控制器140读出存储于图像存储器20中的图像数据，并将读出的数据传送(发送)至显示控制电路150。存储器控制器140例如可以指定开始地址并通过突发模式来进行读出/写入控制，也可以按照各地址分别进行读出/写入控制。

在此，图像存储器20(视频存储器：VRAM)例如由SRAM等构成，并用于存储要显示在电子光学装置30上的图像的图像数据。该图像存储器20可以由显示控制器100的外部存储器构成。即，图像存储器20可以由独立于显示控制器100的集成电路装置构成。或者，图像存储器20也可以包含在显示控制器100中。例如，既可以在显示控制器100的芯片(模块)中内置图像存储器20，也可以在显示控制器100的芯片中堆叠图像存储器20的芯片。

显示控制电路150根据来自于存储器控制器140的图像数据，来执行电子光学装置30的显示控制。例如，显示控制电路150将显示数据信号或者控制信号(同步信号等)输出至电子光学装置30。电子光学装置30可以包括，例如液晶面板或者电泳面板等的电子光学面板、对电子光学面板的数据线(源极线)进行驱动的数据驱动器(源极驱动器)、和对电子光学面板的扫描线(栅极线)进行驱动的扫描驱动器(栅极驱动器)等。

另外，在上文中，以经由图像处理电路120和读出-修改-写入电路160而把来自于主机10的背景图像数据写入图像存储器20的情况作为示例而进行了说明。但是，在本实施方式中，图像处理电路120也可以和内部总线180相连接，也可以不经由读出-修改-写入电路160而将来自于主机10的背景图像数据写入图像存储器20。

3、动作示例

下面使用图3之(A)、(B)、图4，对使用写入使能信号而对背景图像数据进行改写的本实施方式的动作示例进行说明。在下文中，以M＝N时的情况作为示例来进行说明。即，将1比特的写入使能信号与1像素对应的情况作为示例来进行说明。但是，在本实施方式中，也可以是M＞N(M为N的自然数倍)的情况。即，1比特的写入使能信号也可以与多个像素对应。

如图3之(A)所示，假设作为写入图像数据而提供有8像素×8像素的图像数据，并且各像素的像素数据由4比特(广义上的N比特)的数据构成。

此时，如图3之(B)所示，输入有由8比特×8比特的信号(数据)构成的写入使能信号。该写入使能信号的各比特对应于写入图像数据的各像素(M＝N＝4)。而且，比特值“0”(广义上的第1理论电平)表示，对图像数据的改写进行指示的激活的比特；比特值“1”(广义上的第2理论电平)表示，对图像数据的非改写(屏蔽)进行指示的非激活的比特。

如图4的A1所示，例如按照写入图像数据的每16比特，判断是否执行背景图像数据的改写。该16比特(广义上的L比特)为图像存储器20的访问单位，例如为图像存储器20的1地址的比特数。或者为，图像存储器20的1地址中通过屏蔽信号而被控制访问的比特数。

如A2所示，当与16比特的写入图像数据对应的4比特(L/M比特)的所有写入使能信号均为“1”时，不执行背景图像数据的改写。如A3所示，当4比特的写入使能信号中“0”和“1”并存时，从图像存储器20中读出背景图像数据。而且，与写入使能信号的“0”相对应的背景图像数据的像素数据，被改写为写入图像数据的像素数据。与写入使能信号的“1”相对应的背景图像数据的像素数据，依旧作为背景图像数据的像素数据而使用。而且，改写后的数据被存储于图像存储器20中的原来的地址上。如A4所示，当4比特的所有的写入使能信号均为“0”时，不执行背景图像数据的读出，并将写入图像数据写入图像存储器20的对应的地址上。

另外，在图4中，以一个写入使能信号由1比特的数据构成时的情况作为示例而进行了说明。但是，在本实施方式中，一个写入使能信号也可以由多个比特的数据构成。

那么，如在比较例中所述，当用写入图像数据来对存储于图像存储器中的背景图像数据进行直接置换时，存在无法以小于图像存储器的访问单位(L比特)的单位进行置换的问题。

关于这一点，根据本实施方式，当背景图像数据的各像素的比特数是N比特，背景图像数据的改写单位比特数是M比特(L＞M≥N)，存储器控制器140对图像存储器20一次所能够访问的比特数是L比特时，在与该L比特对应的L/M个写入使能信号中，对应于激活的写入使能信号的背景图像数据的像素数据被改写为，对应于写入图像数据的像素数据。

例如在图4中，如上文所述，当按图像存储器20的1地址的每16比特(L比特)进行访问并改写时，根据L/M＝4比特的写入使能信号，L＝16比特的背景图像数据按每M＝N＝4比特的像素数据而被改写。

根据此种方式，通过根据写入使能信号而对存储于图像存储器20中的背景图像数据进行改写，从而能够以小于图像存储器20的访问单位的单位(M比特)来对背景图像数据进行置换。

更具体而言，在本实施方式中，当L/M个的写入使能信号为激活(“0”)和非激活(“1”)共存时，通过对与读出的背景图像数据中的激活相对应的像素数据进行改写，来执行像素数据的改写。此外，当所有的L/M个的写入使能信号都处于激活(“0”)时，通过直接将写入图像数据写入到图像存储器20中，来执行图像数据的改写。

根据此种方式，能够根据写入图像数据和写入使能信号，而将背景图像数据按每个像素进行改写。具体而言，能够根据与背景图像数据的各像素相对应的L/M比特的写入使能信号，而以小于图像存储器20的访问单位的单位来对背景图像数据的L比特进行改写。

此外，在本实施方式中，当L/M个的写入使能信号处于非激活(“1”)时，不对背景图像数据的对应的像素数据进行改写。具体而言，如在图4等中的说明所示，不执行从图像存储器20的背景图像数据的读出、或者对于图像存储器20的写入。

根据此种方式，在对图像存储器20一次所能够访问的L比特不需要进行改写的情况下，可以不对该L比特的背景图像数据进行改写。此外，通过在不需要改写时不访问图像存储器20，从而能够省略多余的访问。

4、读出-修改-写入电路

在图5中，图示了能够实现上述动作示例的读出-修改-写入电路160的详细结构示例。该读出-修改-写入电路160包括：控制电路CT、先入先出缓冲存储器电路BA1(广义上的第1缓冲存储器)、先入先出缓冲存储器(FIFO)电路BE(广义上的缓冲存储器)、改写电路WRC、总线控制器CBS。另外，本实施方式的读出-修改-写入电路160不限定于该结构，可以实施例如省略其结构要素中的一部分(例如，先入先出缓冲存储器电路BE、缓冲存储器BT)、或追加其他结构要素等的各种改变。

先入先出缓冲存储器电路BA1接收写入图像数据PD，并向改写电路WRC输出改写对象的写入图像数据QB1。此外，先入先出缓冲存储器电路BA1在被输入来自于主机的背景图像数据时，不将该数据输出至改写电路WRC，而是输出至总线控制器CBS。在此，改写对象的写入图像数据QB1为，例如先入先出缓冲存储器电路BA1的对应于1地址的数据。或者为，存储于先入先出缓冲存储器电路BA1的数据中最早被输入的数据、或者是到达了先入先出缓冲存储器电路BA1的最下段(或者是最上段)的数据。

先入先出缓冲存储器电路BE接收写入使能信号WE，从而向改写电路WRC输出与改写对象的数据QB1对应的写入使能信号QBE。例如，写入使能信号QBE为，存储于先入先出缓冲存储器电路BE的数据中最早被输入的数据、或者是到达了先入先出缓冲存储器电路BE的最下段(或者是最上段)的数据。

改写电路WRC根据写入图像数据QB1和写入使能信号QBE，对从图像存储器20中读出的改写对象的背景图像数据RD进行改写。而且，换写电路WRC将改写后的图像数据QBT写入(置换)到，先入先出缓冲存储器电路BA1的存储有写入图像数据QB1的地址上。被写入先入先出缓冲存储器电路BA1中的改写后的图像数据，从先入先出缓冲存储器电路BA1经由总线控制器CBS被传送至图像存储器20中。

更具体而言，改写电路WRC包括选择器SEL和缓冲存储器BT。选择器SEL根据来自于先入先出缓冲存储器电路BE的写入使能信号QBE，而选择来自于先入先出缓冲存储器电路BA1的写入图像数据QB1、或者来自于图像存储器20的背景图像数据RD中的一个。缓冲存储器BT对由选择器SEL所选择的数据进行存储。例如，缓冲存储器BT由对先入先出缓冲存储器电路BA1的对应于1地址的数据进行存储的寄存器或者存储器构成。

控制电路CT例如由序列发生器构成，并对读出-修改-写入电路160的各结构要素进行控制。例如，根据写入使能信号WE，来进行是否需要背景图像数据的改写的判断，并在需要改写时，对改写电路WRC发出改写指示。此外，对先入先出缓冲存储器电路BA1、BE的数据输入时机或者数据输出时机进行控制、对改写电路WRC的改写时机进行控制。

总线控制器CBS对与内部总线180相连接的各结构要素间的数据传送(数据通信)进行控制。例如，向存储器控制器140发送读出命令或者写入命令、请求信号、数据信号、地址信号等，从而进行图像数据的传送。总线控制器CBS可以在先入先出缓冲存储器电路BA1和图像存储器20之间进行突发模式的数据传送，也可以进行按照每个地址的数据传送。

5、读出-修改-写入处理

下面利用图6～图8，对上述的详细结构示例的读出-修改-写入处理的动作示例进行说明。在图6中，模式化地图示了背景图像数据的读出的动作示例。另外，在下文中，假设在上述的先入先出缓冲存储器电路BA1的各地址中存储有64比特(广义上的k×L比特，且k是自然数)的数据，在各段中存储有2×64比特(广义上的n×k×L比特，且n是自然数)的数据。而且，假设最下段的2×64比特的数据在改写后，被突发传送至图像存储器20中。

在图6的B1中，图示了先入先出缓冲存储器电路BA1的最下段的写入图像数据。在图6中，假设1格表示16比特的数据，图像存储器20的1地址为16比特(广义上的L比特)。此外，假设图像数据的1像素为4比特(广义上的N比特)。在B2中，图示了先入先出缓冲存储器电路BE的最下段的写入使能信号。在图6的B2中，1格表示4比特的写入使能信号。而且，格中的“1”表示4比特均是“1”、“0”表示4比特均是“0”、“1/0”表示“1”和“0”共存。与先入先出缓冲存储器电路BA1的1地址相对应的写入使能信号的数量是16个(广义上的k×L/M个)。

如B3所示，在背景图像数据的读出动作中，输出用于对从图像存储器的读出进行请求的请求信号RQ。该请求信号RQ为，与先入先出缓冲存储器电路BE的最下段的写入使能信号相对应的信号。具体而言，当与图像存储器的1地址相对应的4比特的写入使能信号为“1”和“0”共存时，与该地址相对应的请求信号将被激活。而且，如B4所示，准备信号RDY从存储器控制器被发送，且如B5所示，请求的地址的背景图像数据RD被读出。如B6所示，在读出完成后改写的触发信号将被激活。

在图7中，模式化地图示了所读出的背景图像数据的改写动作示例。如图7的C1所示，先入先出缓冲存储器电路BA1的最下段的数据中对应于1地址的数据QB1被输入至选择器SEL中。如C2、C3所示，与QB1相对应的背景图像数据RD、写入使能信号QBE被输入至选择器SEL中。而且，如C4所示，由选择器SEL选择的数据被缓冲存储器BT缓存。如C5所示，缓冲存储器BT的数据被存储在，先入先出缓冲存储器电路BA1的最下段的对应地址中。

在图8中，模式化地图示了改写后的数据向图像存储器的写入动作示例。如图8的D1所示，用于请求向图像存储器写入的请求信号RQ被输出。该请求信号RQ为，与先入先出缓冲存储器电路BE的最下段的写入使能信号相对应的信号。具体而言，当与图像存储器的1地址相对应的4比特的写入使能信号为“1”和“0”共存时、以及仅为“0”时，与该地址相对应的请求信号将被激活。而且，来自于先入先出缓冲存储器电路BA1的图像数据将被写入图像存储器中请求信号RQ被激活的地址中。

如以上说明所示，根据本实施方式，具有对写入图像数据进行缓存的先入先出缓冲存储器电路BA1。而且，以k×L比特单位，将改写后的背景图像数据写入到先入先出缓冲存储器电路BA1中。例如，如图6等中的说明所示，以先入先出缓冲存储器电路BA1的1地址的比特数、即64比特为单位，来进行写入。

根据此种方式，能够将先入先出缓冲存储器电路BA1共用于背景图像数据的缓存、和改写后的背景图像数据的存储。此外，通过将改写后的背景图像数据写入到先入先出缓冲存储器电路BA1中，从而能够将该背景图像数据传送至图像存储器20中。

另外，在本实施方式中，当先入先出缓冲存储器电路BE的最下段的写入使能信号均为“1”时，可以不执行上述的改写动作。此时，先入先出缓冲存储器电路BA1的最下段的改写图像数据可以原封不动地被传送至图像存储器20中。根据此种方式，能够省略不必要的改写动作，从而使读出-修改-写入处理高速化。

此外，在本实施方式中，先入先出缓冲存储器电路BA1的1地址的比特数是k×L比特，并且先入先出缓冲存储器电路BA1的n×k×L比特的数据以突发模式被传送至图像存储器20。

根据此种方式，不需要按图像存储器的每1地址(L比特)进行读出和改写，从而能够使读出-修改-写入处理高速化。即，当按每个地址进行读出时，从图像存储器读出时的等待时间(从请求起到读出数据被发送为止的延迟时间)，将产生在每个地址上。另一方面，如果采用突发传送，则一次的突发传送中只产生一次的等待时间，从而能够节省读出时间。

此外，在本实施方式中，在从图像存储器20读出背景图像数据时，向存储器控制器140发送对应于n×k×L比特的请求信号。例如，如图6等中的说明所示，与2×64比特的写入图像数据相对应的请求信号RQ被发送。

根据此种方式，能够以突发模式从图像存储器20读出，与n×k×L比特的写入图像数据相对应的n×k×L比特的背景图像数据。

具体而言，在本实施方式中，n×k个的请求信号作为对应于n×k×L比特的请求信号而被发送。而且，当与写入图像数据的L比特相对应的写入使能信号处于非激活时，n×k个的请求信号中对应的请求信号将被设为非激活。例如，如图6等中的说明所示，2×64/16＝8个的请求信号RQ被发送，当与L＝16比特的写入图像数据相对应的写入使能信号的4比特全部为“1”时，相对应的请求信号RQ被设为非激活。

根据此种方式，能够只对图像存储器20的各地址的背景图像数据中，需要改写的地址的背景图像数据进行读出。即，能够从图像存储器20中仅读出写入使能信号为“0”和“1”并存的数据，即需要按每个像素进行改写的背景图像数据。

另外，在本实施方式中，也可以采用如下设定，即，先入先出缓冲存储器电路BA1中以突发模式进行的传送被控制为，当可变的段数为m(m为自然数)时，使n×m成为固定值。例如，先入先出缓冲存储器电路BA1可以由SRAM等的存储器构成。而且，还可以通过执行地址控制，以与一次的突发传送所传送的地址数n(突发数)成反比的方式改变先入先出缓冲存储器的段数m，从而使以突发模式进行的传送被控制为，n×m成为固定值。

根据此种方式，能够将从先入先出缓冲存储器电路BA1向图像存储器20的突发数n设为可变。此外，通过将以突发模式进行的传送控制为，使n×m成为固定值，从而能够有效地活用先入先出缓冲存储器电路BA1的电路资源。

6、第2结构示例

在图9中，图示了本实施方式的显示控制器的第2结构示例。图9中所示的显示控制器100(广义上的集成电路装置)具有：主机I/F电路110、先入先出缓冲存储器电路BA2(广义上的第2缓冲存储器电路)、图像处理电路120、存储器控制器140、显示控制电路150、读出-修改-写入电路160、内部总线180。另外，在下文中，对在图2等中说明过的主机I/F电路等的结构要素标记相同的符号，并适当地省略说明。在此，本实施方式不限定于此结构，可以实施例如省略其结构要素中的一部分(例如图像处理电路)、或追加其他结构要素等的各种改变。

先入先出缓冲存储器电路BA2对来自主机10(外部)的图像数据进行缓冲(暂时地存储)，并且将缓冲后的图像数据输出至图像处理电路120中。此外，先入先出缓冲存储器电路BA2对以图像数据流形式而从主机10(外部)提供的图像数据进行扩展处理。例如，如在图10等中的后述所示，作为扩展处理，执行了对图像数据流的像素数据的格式进行变换的处理、或者按每个水平扫描线对像素数据进行划分的处理。扩展后的数据被传送至图像处理电路120所具有的未图示的行缓冲存储器中。先入先出缓冲存储器电路BA2例如由将多个触发器(flip-flop)电路依次连接的移位寄存器构成。

下面利用图10、图11，对先入先出缓冲存储器电路BA2的动作示例进行说明。在图10中，图示了像素数据的格式变换的动作示例。如图10的E1所示，图像数据流例如通过16比特的并行总线而从主机10被提供。假设该图像数据流的各像素数据为1比特(1bpp：每像素的比特数)。

在此，设定显示控制器100的图像数据的格式为，每像素数据4比特(4bpp)。以此方式，如E2所示，图像数据流的格式从1bpp变换为4bpp。例如，来自主机的图像数据流的像素数据“1”变换为“1111”、“0”变换为“0000”。而且，如E3所示，格式变换后的64比特的图像数据被存储于先入先出缓冲存储器电路BA2中。如E4所示，前次存储于先入先出缓冲存储器电路BA2中的64比特的图像数据，被传送至图像处理电路120中。

如上所述，在本实施方式中，具有先入先出缓冲存储器电路BA2，其被输入图像数据流以作为背景图像数据或者写入图像数据。而且，先入先出缓冲存储器电路BA2对图像数据流的各像素数据进行格式变换并存储。

根据此种方式，能够将图像数据流的格式变换为显示控制器中使用的格式。例如，当存储于图像存储器20中的图像数据的bpp、和图像数据流的bpp不同时，能够进行该bpp的格式变换。

在图11中，图示了将图像数据流按每个水平扫描线进行划分的处理的动作示例。如图11的F1所示，例如假设在16像素(64比特)中的第八像素处存在水平扫描线的末端。此时，如F2所示，包括该末端的8像素的像素数据被传送至图像处理电路120中。剩余的8像素的像素数据，例如填写“0”。而且，如F3所示，对应于8像素的数据被移位，并且如F4所示，下一个的水平扫描线的最初的16像素的像素数据被传送。

如F5所示，对应于8像素的数据被移位，并且如F6所示，16像素的像素数据从主机10被写入。而且，如F7所示，对应于8像素的数据被移位，并且如F8所示，接下来的16像素的像素数据被传送。此后，重复执行同样的动作。

如此，根据本实施方式，在先入先出缓冲存储器电路BA2中，写入包含多个像素数据的输入数据，并且先入先出缓冲存储器电路BA2将该输入数据连续地依次移位。而且，当输入数据中包含水平扫描线末端的像素数据时，所述先入先出缓冲存储器电路BA2对输入数据进行移位，直到下一个水平扫描线的开始端的像素数据到达先入先出缓冲存储器电路BA2的末端(图11的F3)。

根据此种方式，能够将16比特的作为并行数据而被输入的图像数据流，按每个水平扫描线的像素数据进行划分。由此，能够以简单的动作来实现水平扫描线的划分，从而能够使图像数据流的传送高速化。由此，实现了来自主机10的图像数据流的传送效率的提高，从而能够缩短主机10的总线(CPU总线)的占用时间。此外，当要求在从主机10的图像数据流传送中不得实施中途切断的规格时，通过传送的高速化能够使满足规格的设计变得容易。

7、电子设备

在图12中，图示了具有本实施方式的显示控制器的电子设备的结构示例。该电子设备具有：主机10、显示控制器100(集成电路装置)、电子光学装置30、存储部60、操作部70、通信部80。另外，本实施方式不限定于该结构，可以实施例如省略其结构要素中的一部分(例如通信部)、或追加其他结构要素等的各种改变。

作为本实施方式的电子设备，例如可以应用于移动电话终端、便携式信息终端、电子书终端、便携式游戏终端、数码相框等。

主机10例如通过CPU来实现，其将图像数据流提供给显示控制器100，并执行各结构要素的控制。显示控制器100例如通过ASIC来实现，其将显示数据提供给电子光学装置30，并对电子光学装置30进行显示控制。电子光学装置30具有驱动器32、电子光学面板34。驱动器32输出数据电压及扫描信号，从而对电子光学面板34进行驱动。电子光学面板34例如通过液晶面板或者电泳面板(EPD：Electrophoretic Display)来实现。存储部60例如通过ROM、RAM等的存储器、或者硬盘驱动器来实现，其对主机使用的程序进行存储，或作为主机的工作存储器而发挥功能、或作为视频存储器而发挥功能。操作部70例如由各种按钮、触摸面板构成，并且用于输入操作信息。通信部80通过无线通信或者有线通信，而获得图像数据或者动画数据。

另外，虽然如上文叙述对本实施方式进行了详细说明，但是可以在实质上不脱离本发明的新内容以及效果的条件下进行多种变形，这对于本领域技术人员来说是显而易见的。因此，此种改变例也均包含在本发明的范围内。例如，在说明书或者附图中，至少一次与更加广义或者同义的不同用词(集成电路装置、非激活、激活等)以及一起记载的用词(显示控制器、第1理论电平、第2理论电平等)，在说明书或者附图中的任何位置，均能够替换为不同的用词。另外，集成电路装置、电子光学装置、电子设备等的结构、动作也不限定于本实施方式所说明的内容，而是可以进行各种变形。

Claims (10)

1.一种集成电路装置，其特征在于，具有：

存储器控制器，其执行和图像存储器之间的接口处理，该图像存储器用于存储第1图像数据；

读出-修改-写入电路，其根据第2图像数据和写入使能信号，对存储于所述图像存储器中的所述第1图像数据进行改写；

当所述第1图像数据的各像素的比特数是N比特，所述第1图像数据的改写单位比特数是M比特，所述存储器控制器对所述图像存储器一次所能够访问的比特数是L比特时，所述读出-修改-写入电路在与所述L比特对应的L/M个所述写入使能信号中，将对应于激活的写入使能信号的所述第1图像数据的像素数据，改写为对应于所述第2图像数据的像素数据，其中，N为自然数，M为M≥N的自然数，L为满足L＞M的2以上的自然数，L、M分别为N的自然数倍。

2.如权利要求1所述的集成电路装置，其特征在于，

当与所述L比特对应的L/M个所述写入使能信号处于非激活时，所述读出-修改-写入电路不对所述第1图像数据中的对应的像素数据进行改写。

3.如权利要求1或者2所述的集成电路装置，其特征在于，

所述读出-修改-写入电路具有对所述第2图像数据进行缓冲的第1缓冲存储器，

在所述第1缓冲存储器中，写入改写后的所述第1图像数据。

4.如权利要求3所述的集成电路装置，其特征在于，

所述第1缓冲存储器中，1地址的比特数是k×L比特，

所述第1缓冲存储器以突发模式将n×k×L比特的数据传送至所述图像存储器，其中，k为自然数，n为2以上的自然数。

5.如权利要求4所述的集成电路装置，其特征在于，

所述读出-修改-写入电路在从所述图像存储器中读出所述第1图像数据时，向所述存储器控制器发送对应于n×k×L比特的请求信号。

6.如权利要求5所述的集成电路装置，其特征在于，

作为所述对应于n×k×L比特的请求信号，所述读出-修改-写入电路发送n×k个请求信号，

当与所述L比特对应的所述写入使能信号处于非激活时，所述读出-修改-写入电路将所述n×k个请求信号中对应的请求信号设为非激活。

7.如权利要求4至6中任意一项所述的集成电路装置，其特征在于，

所述第1缓冲存储器由第1先入先出缓冲存储器构成，

所述第1先入先出缓冲存储器中以所述突发模式进行的传送被控制为，当可变的段数为m时，使n×m成为固定值，其中m为自然数。

8.在权利要求1至7中任意一项所述的集成电路装置，其特征在于，

具有第2缓冲存储器，所述第2缓冲存储器输入图像数据流作为所述第1图像数据或者所述第2图像数据，

所述第2缓冲存储器将所述图像数据流的各像素数据的格式变换为存储于所述图像存储器中的像素数据的格式，并进行存储。

9.如权利要求8所述的集成电路装置，其特征在于，

所述第2缓冲存储器由第2先入先出缓冲存储器构成，所述第2先入先出缓冲存储器中，作为所述图像数据流，写入包含多个像素数据的输入数据，并且将所述输入数据连续地依次移位，

当所述输入数据中包含水平扫描线终端的像素数据时，所述第2先入先出缓冲存储器对所述输入数据进行移位，直到下一个水平扫描线的开始端的像素数据到达所述第2先入先出缓冲存储器的终端，从而将所述图像数据流按每个水平扫描线进行划分。

10.一种电子设备，其特征在于，

具有权利要求1至9中所述的集成电路装置。

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