CN105096795A - 显示驱动器集成电路以及包括它的移动装置和设备 - Google Patents

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Abstract

提供了一种显示驱动器集成电路以及包括它的移动装置和设备，所述显示驱动器集成电路(IC)包括：第一驱动器IC，用于从主机接收第一图像数据信号并处理第一图像数据信号；以及第二驱动器IC，用于从主机接收第二图像数据信号并处理第二图像数据信号。第一驱动器IC将第一图像数据信号的第一部分发送到第二驱动器IC。第二驱动器IC将第二图像数据信号的第二部分发送到第一驱动器IC。

Description

显示驱动器集成电路以及包括它的移动装置和设备
技术领域
在此描述的一个或更多个实施例涉及一种多芯片显示驱动器集成电路及其驱动方法。
背景技术
显示装置可以包括栅极驱动器集成电路(IC)和源极驱动器IC。栅极驱动器IC顺序地选择像素单元阵列的栅极信号线并施加扫描注入信号。源极驱动器IC将图像数据转换为像素电压，并将像素电压施加到数据信号线。
因为源极驱动器IC驱动数据信号线，所以源极驱动器IC可以称为数据驱动器IC。数据驱动器IC驱动像素单元的源电极。当栅极驱动器IC选择注入信号，施加扫描脉冲并将薄膜晶体管(TFT)控制为导通状态时，数据驱动器IC通过每条数据信号线将信号电压施加到像素单元。
栅极驱动器IC将注入信号顺序地供应到像素单元阵列的栅极线。栅极驱动器IC可以是一种顺序地产生TFT的导通-截止信号电压的移位寄存器。
另一栅极驱动器IC可以包括移位寄存器、电平转换器和输出缓冲器。移位寄存器产生与时钟同步的注入信号。输出缓冲器驱动作为非常大的电容负载来操作的栅电极。
发明内容
根据一个实施例，一种显示驱动器集成电路(IC)包括：第一驱动器IC，用于从主机接收第一图像数据信号并处理第一图像数据信号；以及第二驱动器IC，用于从主机接收第二图像数据信号并处理第二图像数据信号，其中，第一驱动器IC将第一图像数据信号的第一部分发送到第二驱动器IC，第二驱动器IC将第二图像数据信号的第二部分发送到第一驱动器IC。
第一驱动器IC可以使用所述第二部分处理第一图像数据信号并可以将处理后的第一图像数据信号发送到显示面板。当第一图像数据信号包括对应于显示面板的左区域的像素信息时，所述第一部分可以包括对应于所述左区域的边界的像素信息。可以通过主机中的应用处理器使第一图像数据信号中像素的次序反向。
第二驱动器IC可以使用所述第一部分处理第二图像数据信号并将处理后的第二图像数据信号发送到显示面板。当第二图像数据信号包括对应于显示面板的右区域的像素信息时，所述第二部分可以包括对应于所述右区域的边界的像素信息。
第一驱动器IC可以包括：第一数据缓冲器，包括至少一个第一行缓冲器以存储第一图像数据信号；第一行缓冲器控制器，用于控制所述至少一个第一行缓冲器；以及第一内部接口控制器，用于发送所述第一部分并用于接收所述第二部分。第二驱动器IC可以包括：第二数据缓冲器，包括至少一个第二行缓冲器以存储第二图像数据信号；第二行缓冲器控制器，用于控制所述至少一个第二行缓冲器；以及第二内部接口控制器，用于发送所述第二部分并接收所述第一部分。
第一数据缓冲器可以与第一水平同步信号同步地接收第一图像数据信号并可以与第一水平同步信号同步地将第一图像数据信号输出到显示面板，第二数据缓冲器可以与第二水平同步信号同步地接收第二图像数据信号并可以与第一水平同步信号同步地将第二图像数据信号输出到显示面板。
所述至少一个第一行缓冲器和所述至少一个第二行缓冲器中的每个可以包括左半行缓冲器和右半行缓冲器，左半行缓冲器和右半行缓冲器中的每个可以独立地执行读操作或写操作。第一驱动器IC可以包括像素缓冲器以存储通过第一内部接口控制器接收的所述第二部分，第二驱动器IC可以包括像素缓冲器以存储通过第二内部接口控制器接收的所述第一部分。
第一驱动器IC和第二驱动器IC中的每个可以包括图像处理器以处理第一图像数据信号或第二图像数据信号，图像处理器可以控制关于第一图像数据信号或第二图像数据信号的对比度或锐度。第一驱动器IC和第二驱动器IC中的每个可以以一个单独的IC来实现。所述第一部分和所述第二部分中的每个可以在水平肩部时间期间被发送。
第一驱动器IC可以通过移动产业处理器接口(MIPI)接收第一图像数据信号，第一驱动器IC可以使用串行外围接口(SPI)总线将所述第一部分发送到第二驱动器IC，第二驱动器IC可以通过MIPI接收第二图像数据信号，第二驱动器IC可以使用SPI总线将所述第二部分发送到第一驱动器IC。
根据另一实施例，一种用于驱动包括第一驱动器IC和第二驱动器IC的显示驱动器IC的方法包括：通过第一驱动器IC从主机接收第一图像数据信号；通过第二驱动器IC从主机接收第二图像数据信号；将来自第一驱动器IC的第一图像数据信号的第一部分发送到第二驱动器IC；以及将来自第二驱动器IC的第二图像数据信号的第二部分发送到第二驱动器IC。
所述方法可以包括通过第一驱动器IC使用所述第二部分来处理第一图像数据信号。所述方法可以包括将来自第一驱动器IC的处理后的第一图像数据信号发送到显示面板。上述方法可以包括通过第二驱动器IC使用所述第一部分来处理第二图像数据信号。所述方法可以包括将来自第二驱动器IC的处理后的第二图像数据信号发送到显示面板。
根据另一实施例，一种移动装置包括应用处理器以及用于从应用处理器接收第一图像数据信号和第二图像数据信号的显示驱动器IC，其中，显示驱动器IC包括：第一驱动器IC，用于从主机接收第一图像数据信号并用于处理第一图像数据信号；以及第二驱动器IC，用于从主机接收第二图像数据信号并处理第二图像数据信号，其中，第一驱动器IC将第一图像数据信号的第一部分发送到第二驱动器IC，第二驱动器IC将第二图像数据信号的第二部分发送到第一驱动器IC。
第一驱动器IC可以使用所述第二部分处理第一图像数据信号并将处理后的第一图像数据信号发送到显示面板。第一图像数据信号可以包括对应于显示面板的左区域的像素信息，所述第一部分可以包括对应于所述左区域的边界的像素信息。
第二驱动器IC可以使用所述第一部分处理第二图像数据信号并可以将处理后的第二图像数据信号发送到显示面板。当第二图像数据信号包括对应于显示面板的右区域的像素信息时，所述第二部分可以包括对应于所述右区域的边界的像素信息。
根据另一实施例，一种设备包括：第一驱动器，用于处理第一数据信号；以及第二驱动器，用于处理第二数据信号，其中，第一数据信号包括对应于图像的第一区域的像素信息，第二数据信号包括对应于图像的第二区域的像素信息，其中，第一驱动器在水平肩部时间期间将第一数据信号的一部分发送到第二驱动器，第二驱动器在水平肩部时间期间将第二数据信号的一部分发送到第一驱动器，以产生图像。
第一驱动器可以包括用于处理第一数据信号的第一控制器，第一数据信号通过第一组列驱动器输出，第二驱动器可以包括用于处理第二数据信号的第二控制器，第二数据信号通过第二组列驱动器输出。第一驱动器和第二驱动器可以被包括在不同的集成电路(IC)芯片中。
第一驱动器可以基于从第二驱动器发送的所述第二数据信号的一部分处理第一数据信号，第二驱动器可以基于从第一驱动器发送的所述第一数据信号的一部分处理第二数据信号。所述第一数据信号的一部分和所述第二数据信号的一部分中的至少一者可以对应于图像的第一区域与第二区域之间的边界。
附图说明
通过参照附图详细地描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：
图1示出了现有技术的显示驱动器集成电路；
图2示出了显示驱动器IC的实施例；
图3示出了用于控制图2中的显示驱动器IC的时序图的实施例；
图4A示出了在水平肩部(porch)时间期间当发送两个像素时的总线宽度和时钟频率的示例，图4B示出了当发送两个像素和与两个像素中的每个像素对应的地址时的总线宽度和时钟频率的示例；
图5A至5C示出了根据另外的实施例的图2中的显示驱动器IC的操作；
图6示出了图2中的显示驱动器IC的实施例；
图7示出了根据一个实施例的图6中的显示驱动器IC的操作；
图8示出了根据一个实施例的图6中的显示驱动器IC的操作；
图9示出了显示驱动器IC的另一实施例；
图10示出了根据一个实施例的图9中的显示驱动器IC的操作；
图11示出了显示驱动器IC的另一实施例；
图12A和图12B示出了根据一个实施例的图11中的显示驱动器IC的操作；
图13示出了显示驱动器IC的另一实施例；
图14示出了根据一个实施例的图13中的显示驱动器IC的操作；
图15示出了包括图2中的显示驱动器IC的计算机系统的实施例；
图16示出了包括图2中的显示驱动器IC的计算机系统的另一实施例；以及
图17示出了包括图2中的显示驱动器IC的计算机系统的另一实施例。
具体实施方式
在下文中，将参照附图更充分地描述示例实施例；然而，它们可以以不同的形式实现，且不应该被解释成局限于这里阐述的实施例。相反，提供这些实施例，使得本公开将是彻底的和完整的，且这些实施例将把示例性实施方式充分传达给本领域技术人员。
还将理解的是，当元件被称作“连接到”或“结合到”另一元件时，该元件可以直接“连接到”或“结合到”另一元件，或者可以存在中间元件。相反，当元件被称作“直接连接到”或“直接结合到”另一元件时，不存在中间元件。用于描述元件之间的关系的其它词语应该以同样的方式进行解释(即，“在……之间”与“直接在……之间”，“与……相邻”与“与……直接相邻”等)。
同时，当能够以任何其它方式实现任意实施例时，可以与流程图中具体说明的流程不同地执行具体框图中具体说明的功能或操作。例如，连续地两个框图实际上可以同时地执行功能或操作，两个框图可以根据相关操作或功能相反地执行功能或操作。
图1示出了现有技术的从主机20接收图像数据信号DI的显示驱动器集成电路(IC)10。显示驱动器IC10将接收到的图像数据信号DI发送到显示面板30。显示面板30显示对应于图像数据信号DI的图像。
显示驱动器IC10包括时序控制器TCON和第一列驱动器CD1至第八列驱动器CD8。示出了8列驱动器，显示驱动器IC10可以以单个芯片来实现。时序控制器TCON将来自主机20的图像数据信号DI分配给第一列驱动器CD1至第八列驱动器CD8中的每个。显示面板30通过第一列驱动器CD1至第八列驱动器CD8接收图像数据信号DI。
图2示出了多芯片的显示驱动器IC100的实施例。在该实施例中，显示驱动器IC100被示出为包括两个芯片。在其它实施例中，显示驱动器IC100可以包括不同数量的芯片。例如，可选的实施例可以包括与芯片的数量相同数量的数据图像信号，每个芯片可以包括比图中示出的4列驱动器更多列或更少列的驱动器。
显示驱动器IC100包括第一驱动器IC110和第二驱动器IC120。在该实施例中，第一驱动器IC110和第二驱动器IC120中的每个以一个单独的芯片来实现。
主机130将对应于一帧的图像数据分成两个图像数据信号(例如，第一图像数据信号DI1和第二图像数据信号DI2)。主机130将第一图像数据信号DI1发送到第一驱动器IC110。主机130将第二图像数据信号DI2发送到第二驱动器IC120。主机130可以包括例如应用处理器或者可以以例如应用处理器来实现。
例如，第一图像数据信号DI1可以包括使显示面板140的左区域显示的像素信息。第二图像数据信号DI2可以包括使显示面板140的右区域显示的像素信息。显示驱动器IC100从主机130接收第一图像数据信号DI1和第二图像数据信号DI2，例如，第一驱动器IC110从主机130接收第一图像数据信号DI1，第二驱动器IC120从主机130接收第二图像数据信号DI2。
显示驱动器IC100将第一图像数据信号DI1和第二图像数据信号DI2发送到显示面板140。第一驱动器IC110包括第一列驱动器CD1至第四列驱动器CD4以及第一时序控制器TCON1。第二驱动器IC120包括第五列驱动器CD5至第八列驱动器CD8以及第二时序控制器TCON2。列控制器的数量可以是8个或不同的数量。
主机130通过移动产业处理器接口(MIPI)将第一图像数据信号DI1发送到第一时序控制器TCON1。第一时序控制器TCON1处理第一图像数据信号DI1。第一时序控制器TCON1将处理后的第一图像数据信号DI1分配给第一列驱动器CD1至第四列驱动器CD4中的每个。
主机130通过MIPI将第二图像数据信号DI2发送到第二时序控制器TCON2。第二时序控制器TCON2处理第二图像数据信号DI2。第二时序控制器TCON2将处理后的第二图像数据信号DI2分配给第五列驱动器CD5至第八列驱动器CD8中的每个。
显示面板140从第一列驱动器CD1至第四列驱动器CD4中的每个接收处理后的第一图像数据信号DI1并从第五列驱动器CD5至第八列驱动器CD8中的每个接收处理后的第二图像数据信号DI2。显示面板140显示对应于第一图像数据信号DI1和第二图像数据信号DI2的图像。
为了处理第一图像数据信号DI1中的像素，第一驱动器IC110可以使用关于分别与该像素相邻的像素的信息。例如，第一驱动器IC110可以使用关于第二图像数据信号DI2中部分像素的信息以处理第一图像数据信号DI1中的对应于像素的边界的像素。
为了处理第二图像数据信号DI2中的像素，第二驱动器IC120可以使用关于分别与该像素相邻的像素的信息。例如，第二驱动器IC120可以使用关于第一图像数据信号DI1中部分像素的信息以处理第二图像数据信号DI2中的对应于像素的边界的像素。
第一驱动器IC110可以被称为主电路110以表示它提供部分图像数据。第二驱动器IC120可以被称为从电路120以表示它接收部分图像数据。第一驱动器IC110和第二驱动器IC120中的每个可以具有相同的构造，但这是不必要的。此外，第一驱动器IC110或第二驱动器IC120可以由主机130来确定。
图3是描述根据一个实施例的图2中的显示驱动器IC的操作的示意图。参照图2和图3，在主机130切换一次第一水平同步信号HS1之后，主机130将第一图像数据信号DI1发送到主电路110。在主机130切换一次第二水平同步信号HS2之后，主机130将第二图像数据信号DI2发送到从电路120。
为了处理第一图像数据信号DI1中的第三像素，主电路110使用第二像素信息和第四像素信息。此外，为了处理第一图像数据信号DI1中的第三像素，主电路110使用第一、第二、第四和第五像素信息。
为了处理包括在第一图像数据信号DI1中的第800像素，主电路110使用包括在第二图像数据信号DI2中的第801像素信息。然而，主电路110可以接收第一图像数据信号DI1，但不可以接收第二图像数据信号DI2。
同样地，为了处理包括在第二图像数据信号DI2中的第801像素，从电路120使用包括在第一图像数据信号DI1中的第800像素信息。然而，从电路120可以接收第二图像数据信号DI2，但不可以接收第一图像数据信号DI1。
当将部分第一图像数据信号DI1(例如，第800像素信息)发送到从电路120时，主电路110可以在水平肩部时间期间发送所述部分第一图像数据信号DI1。水平肩部时间可以是在视频规范中规定的水平肩部时间。同样地，当将部分第二图像数据信号DI2(例如，第801像素信息)发送到主电路110时，从电路120可以在水平肩部时间期间发送所述部分第二图像数据信号DI2。
因此，为了在水平肩部时间期间发送部分第一图像数据信号DI1，主电路110可以增大时钟频率或主线宽度。为了在水平肩部时间期间发送部分第二图像数据信号DI2，从电路120可以增大时钟频率或主线宽度。
图4A是示出在水平肩部时间期间当发送两个像素时的时钟频率和总线宽度的示例的表。关于一个像素的信息可以包括例如均包括8比特的红色信息、绿色信息和蓝色信息。因此，关于一个像素的信息可以由24比特构成。当总线的速度为1Gbps时，水平肩部时间为450nsec。在其它实施例中可以使用不同数量的比特或不同速度。
参照图2和图4A，主电路110或从电路120在水平肩部时间期间发送两个像素数据信号(例如，48比特)。当总线宽度为24比特且时钟频率为10MHz至50MHz时，主电路110可以在水平肩部时间期间将两个像素数据信号发送到从电路120。当总线宽度为8比特且时钟频率为20MHz至50MHz时，主电路110可以在水平肩部时间期间将两个像素数据信号发送到从电路120。当总线宽度为4比特且时钟频率为30MHz至50MHz时，主电路110可以在水平肩部时间期间将两个像素数据信号发送到从电路120。
然而，当总线宽度为2比特且时钟频率的范围为10MHz至50MHz时，主电路110不能在水平肩部时间期间将两个像素数据信号发送到从电路120。例如，当发送两个像素数据信号的时间超过450nsec时，主电路110不能将两个像素数据信号发送到从电路120。
图4B是示出在水平肩部时间期间当发送两个像素和与两个像素中的每个像素对应的地址时的时钟频率和总线宽度的示例的表。参照图2和图4B，主电路110或从电路120在水平肩部时间期间发送两个像素数据信号(例如，48比特)和与两个像素数据信号中的每个对应的地址。
当总线宽度为24比特并且时钟频率的范围为20MHz至50MHz时，主电路110可以在水平肩部时间期间将两个像素数据信号和与两个像素数据信号中的每个对应的地址发送到从电路120。当总线宽度为8比特并且时钟频率的范围为30MHz至50MHz时，主电路110可以在水平肩部时间期间将两个像素数据信号和与两个像素数据信号对应的地址发送到从电路120。当总线宽度为4比特并且时钟频率的范围为40MHz至50MHz时，主电路110可以在水平肩部时间期间将两个像素数据信号和与两个像素数据信号对应的地址发送到从电路120。
然而，当总线宽度为2比特并且时钟频率的范围为10MHz至50MHz时，主电路110不能在水平肩部时间期间将两个像素数据信号和与两个像素数据信号对应的地址发送到从电路120。例如，当发送2个像素数据信号的时间超过450nsec时，主电路110不能将两个像素数据信号和对应于两个像素数据信号的地址发送到从电路120。
图5A至图5C是用于描述图2中的显示驱动器IC的另一操作的示意图。参照图1、图2、图5A、图5B和图5C，图5A中的图像数据信号DI可以包括关于白色像素和黑色像素的信息。例如，如图5B中所示，图像数据信号DI可以包括仅具有白色像素的第一图像数据信号DI1和仅具有黑色像素的第二图像数据信号DI2。
主机130将仅包括白色像素的第一图像数据信号DI1发送到主电路110，并将仅包括黑色像素的第二图像数据信号DI2发送到从电路120。当主电路110处理第一图像数据信号DI1时，对应于第一图像数据信号DI1的图像可以具有非常高的亮度。在另一方面，当从电路120处理第二图像数据信号DI2时，对应于第二图像数据信号DI2的图像可以具有非常低的亮度。
然而，当以单个芯片实现的显示驱动器IC10处理图5A中的图像数据信号DI时，显示驱动器IC10可以在不将图像数据信号DI分成第一图像数据信号DI1和第二图像数据信号DI2的情况下处理第一图像数据信号DI1中的像素和第二图像数据信号DI2中的像素。因此，处理图5A中的图像数据信号DI的结果可以与处理图5C中的图像数据信号DI’的结果相似。
图6示出了图2中的显示驱动器IC100的实施例。参照图2和图6，显示驱动器IC100包括主电路110和从电路120。主电路110包括第一驱动器IC110，从电路120包括第二驱动器IC120。
主电路110包括主MIPI链路111、主行缓冲器(L/B)控制器112、主数据缓冲器113、主求和器114、主内部接口(I/F)控制器115、主像素(PXL)缓冲器116、主图像处理器117、主时序控制器118和主列驱动器(CD)119。
主MIPI链路111可以根据MIPI方法接收来自主机130的第一图像数据信号DI1。主机130可以以例如应用处理器来实现。
主L/B控制器112可以控制主数据缓冲器113以将通过主MIPI链路111接收的第一图像数据信号DI1存储到主数据缓冲器113。主数据缓冲器113包括第一主L/BMLB1至第三主L/BMLB3。
主数据缓冲器113将第一图像数据信号发送到主求和器114。将参照图7描述主L/B控制器112和第一主L/BMLB1至第三主L/BMLB3的操作。
主内部I/F控制器115将第一图像数据信号DI1的第一部分P1发送到从内部I/F控制器125。例如，主内部I/F控制器115可以使用串行外设I/F(SPI)总线将第一部分P1发送到从内部I/F控制器125。
从内部I/F控制器125将第二图像数据信号DI2的第二部分P2发送到主内部I/F控制器115。例如，从内部I/F控制器125可以使用SPI总线将第二部分P2发送到主内部I/F控制器115。
主像素缓冲器116存储第二部分P2。此外，第一主L/BMLB1至第三主L/BMLB3中的一个可以存储第二部分P2。
主求和器114将第一图像数据信号DI1与第二部分P2结合并将结果发送到主图像处理器117。主图像处理器117可以控制关于第一图像数据信号DI1的对比度或锐度。
主时序控制器118可以将主图像处理器117处理后的结果发送到主CD119。主CD119可以控制显示面板140显示处理后的结果。
当显示面板140支持宽四倍扩展图形阵列(WQXGA)时，显示面板140具有1600×2560分辨率。例如，基于水平轴，第一图像数据信号DI1包括关于第一像素至第800像素的图像信息，第二图像数据信号DI2包括关于第801像素至第1600像素的图像信息。第一部分P1可以包括关于第800像素的信息或者第799像素和第800像素的信息。第二部分P2可以包括关于第801像素的信息或者第801像素和第802像素的信息。
当主电路110控制显示面板140以使显示面板140的左区域显示时，第一图像数据信号DI1可以包括关于对应于左区域的像素的图像信息。当从电路120控制显示面板140以使显示面板140的右区域显示时，第二图像数据信号DI2可以包括关于对应于右区域的像素的图像信息。第一部分P1可以包括关于对应于左区域的边界的像素的图像信息。第二部分P2可以包括关于对应于右区域的边界的像素的图像信息。
从电路120包括从MIPI链路121、从L/B控制器122、从数据缓冲器123、从求和器124、从内部I/F控制器125、从PXL缓冲器126、从图像处理器127、从时序控制器128和从CD129。主电路110和从电路120可以具有相同的构造并执行相同的操作。
图7示出了根据一个实施例的图6中的显示驱动器IC的操作。参照图6和图7，垂直信号VS被激活。在第一水平时间1H期间，第一主L/BMLB1存储第一左图像数据信号LD1。
在第二水平时间2H期间，第二主L/BMLB2存储第二左图像数据信号LD2。当数据共享使能信号DSE被启用时，主电路110将关于对应于第一左图像数据信号LD1的边界的像素的信息(例如，第一部分P1)发送到从电路120。
在第三水平时间3H期间，第三主L/BMLB3存储第三左图像数据信号LD3。另外，主电路110将关于与第二左图像数据信号LD2的边界对应的像素的信息发送到从电路120。
当L/B读取数据使能信号LBRDE被启用时，主电路110将存储在第一主L/BMLB1中的第一左图像数据信号LD1发送到主CD119。例如，在水平时间的两个周期之后，第一左图像数据信号LD1被发送到主CD119。因此，主电路110可以具有充分的时间以将关于与第一左图像数据信号LD1的边界对应的像素的信息发送到从电路120。
在第四水平时间4H期间，第一主L/BMLB1存储第四左图像数据信号LD4。另外，主电路110将关于与第三左图像数据信号LD3的边界对应的像素的信息发送到从电路120。此外，主电路110将存储在第二主L/BMLB2中的第二左图像数据信号LD2发送到主CD119。
在第五水平时间5H期间，第二主L/BMLB2存储第五左图像数据信号LD5。另外，主电路110将关于与第四左图像数据信号LD4的边界对应的像素的信息发送到从电路120。此外，主电路110将存储在第三主L/BMLB3中的第三左图像数据信号LD3发送到主CD119。
在第六水平时间6H期间，第三主L/BMLB3存储第六左图像数据信号LD6。另外，主电路110将关于与第五左图像数据信号LD5的边界对应的像素的信息发送到从电路120。此外，主电路110将存储在第一主L/BMLB1中的第四左图像数据信号LD4发送到主CD119。
图8示出了根据一个实施例的图6中的显示驱动器IC的操作。参照图2、图6、和图8，在操作S1中，主电路110从主机130接收第一图像数据信号DI1。
在操作S2中，从电路120从主机130接收第二图像数据信号DI2。当主电路110显示对应于显示面板140的左区域的图像时，第一图像数据信号DI1可以包括关于对应于左区域的像素的信息。当从电路120显示对应于显示面板140的右区域的图像时，第二图像数据信号DI2可以包括关于对应于右区域的像素的信息。
第一部分P1可以包括关于与左区域的边界对应的像素的信息。第二部分P2可以包括关于与右区域的边界对应的像素的信息。
在操作S3中，主电路110将第一图像数据信号DI1的第一部分P1发送到从电路120。
在操作S4中，从电路120将第二图像数据信号DI2的第二部分P2发送到主电路110。
在操作S5中，主电路110使用第二部分P2处理第一图像数据信号DI1并将处理后的第一图像数据信号DI1发送到显示面板140。
在操作S6中，从电路120使用第一部分P1处理第二图像数据信号DI2并将处理后的第二图像数据信号DI2发送到显示面板140。
图9示出了包括与图2中的显示驱动器IC100的构造相同的构造的显示驱动器IC200的另一实施例。应用处理器(AP)230将修正的图像数据信号DI1’发送到主时序控制器TCON1并将第二图像数据信号DI2发送到从时序控制器TCON2。
修正的第一图像数据信号DI1’的像素次序可以是第一图像数据信号DI1的反向的像素次序。例如，当第一图像数据信号DI1的像素次序是从第一像素到第800像素，第二图像数据信号DI2的像素次序是从第801像素到第1600像素时，修正的第一图像数据信号DI1’的像素次序可以从第800像素到第一像素。
图10示出了根据一个实施例的图9中的显示驱动器IC的操作。参照图9和图10，AP230切换一次第一水平同步信号HS1，然后将修正的第一图像数据信号DI1’发送到主电路210。AP230切换一次第二水平同步信号HS2，然后将第二图像数据信号DI2发送到从电路220。
从电路220可以使用修正后的第一图像数据信号DI1’中的第800像素信息以处理包括在第二图像数据信号DI2中的第801像素。然而，从电路220可以接收第二图像数据信号DI2，但不可以接收修正后的第一图像数据信号DI1’。
主电路210可以使用第二图像数据信号DI2中的第801像素信息以处理包括在修正后的第一图像数据信号DI1’中的第800像素。然而，主电路210可以接收修正后的第一图像数据信号DI1’，但不可以接收第二图像数据信号DI2。
主电路210首先接收可以被从电路220使用的第800像素信息。因此，主电路210可以在水平肩部时间期间将第800像素信息发送到从电路220。
从电路220首先接收可以被主电路210使用的第801像素信息。因此，从电路220可以在水平肩部时间期间将第801像素信息发送到主电路210。在一个实施例中，主电路210可以将所述修正后的第一图像数据信号DI1’的像素次序修正为与第一图像数据信号DI1的像素次序一致。
图11示出了包括主电路310和从电路320的显示驱动器IC300的另一实施例。主电路310包括主MIPI链路311、主L/B控制器312、主数据缓冲器313、主求和器314、主内部I/F控制器315、主PXL缓冲器316、主图像处理器317、主时序控制器318和主CD319。
从电路320包括从MIPI链路321、从L/B控制器322、从数据缓冲器323、从求和器324、从内部I/F控制器325、从PXL缓冲器326、从图像处理器327、从时序控制器328和从CD329。主电路310和从电路320可以具有相同的构造并执行相同的操作。图11中的显示驱动器IC300可以具有与图6中的显示驱动器IC200的结构相同的结构。
主数据缓冲器313与第一水平同步信号HS1同步地接收并输出第一图像数据信号DI1。然而，当从数据缓冲器323与第二水平同步信号HS2同步地接收并输出第二图像数据信号DI2时，会产生偏移问题。例如，由于时间延迟，第一水平同步信号HS1和第二水平同步信号HS2的相位会不同。因此，会在主电路110和从电路120中的每个的输出信号中产生偏移问题。
为了解决这种问题，主数据缓冲器313中的第一主L/BMLB1至第三主L/BMLB3中的每个可以与第一水平同步信号HS1同步地执行读操作和写操作。此外，从数据缓冲器323中的第一从L/BSLB1至第三从L/BSLB3中的每个可以与第二水平同步信号HS2同步地执行写操作并且与第一水平同步信号HS1同步地执行读操作。
图12A和图12B是描述根据实施例的图11中的显示驱动器IC的操作的示意图。参照图11和图12A，第一主L/BMLB1至第三主L/BMLB3中的每个可以执行双端口操作。例如，第一主L/BMLB1至第三主L/BMLB3可以通过一个端口执行读操作，通过另一个端口执行写操作。同样地，第一从L/BSLB1至第三从L/BSLB3也可以执行双端口操作。
当第一水平同步信号HS1比第二水平同步信号HS2快1/2H(单位水平时间)时，会在第一图像数据信号DI1和第二图像数据信号DI2之间产生偏移问题。例如，第一图像数据信号DI1可以比第二图像数据信号DI2早输出多达1H。
为了解决这种问题，第一主L/BMLB1至第三主L/BMLB3中的每个与第一水平同步信号HS1同步地存储并输出第一图像数据信号DI1。此外，第一从L/BSLB1至第三从L/BSLB3中的每个与第二水平同步信号HS2同步地存储第二图像数据信号DI2并与第一水平同步信号HS1同步地输出第二图像数据信号DI2。
例如，在第一水平时间1H期间，主电路310与第一水平同步信号HS1同步地将第一主图像数据信号M_LD1存储到第一主L/BMLB1。另外，从电路320与第二水平同步信号HS2同步地将第一从图像数据信号S_LD1存储到第一从L/BSLB1，其中，第二水平同步信号HS2比第一水平同步信号HS1慢1/2H。
在第二水平时间2H期间，主电路310与第一水平同步信号HS1同步地将第二主图像数据信号M_LD2存储到第二主L/BMLB2。另外，从电路320与第二水平同步信号HS2同步地将第二从图像数据信号S_LD2存储到第二从L/BSLB2。
主电路310与第一水平同步信号HS1同步地输出第一主图像数据信号M_LD1。此外，从电路320与第一水平同步信号HS1同步地输出第一从图像数据信号S_LD1。
在第三水平时间3H期间，主电路310与第一水平同步信号HS1同步地将第三主图像数据信号M_LD3存储到第一主L/BMLB1。另外，从电路320与第二水平同步信号HS2同步地将第三从图像数据信号S_LD3存储到第一从L/BSLB1。主电路310与第一水平同步信号HS1同步地输出第二主图像数据信号M_LD2。从电路320与第一水平同步信号HS1同步地输出第二从图像数据信号S_LD2。
参照图11和图12B，第一主L/BMLB1至第三主L/BMLB3中的每个可以执行双端口操作。同样地，第一从L/BSLB1至第三从L/BSLB3也可以执行双端口操作。
当第一水平同步信号HS1比第二水平同步信号HS2慢1/2H时，第二图像数据信号DI2可以比第一图像数据信号DI1早输出多达1H。
为了解决这种问题，第一主L/BMLB1至第三主L/BMLB3中的每个与第一水平同步信号HS1同步地存储并输出第一图像数据信号DI1。此外，第一从L/BSLB1至第三从L/BSLB3中的每个与第二水平同步信号HS2同步地存储第二图像数据信号DI2并与第一水平同步信号HS1同步地输出第二图像数据信号DI2。
例如，从电路320与第二水平同步信号HS2同步地将第一从图像数据信号S_LD1存储到第一从L/BSLB1，其中，第二水平同步信号HS2比第一水平同步信号HS1快1/2H。
在第一水平时间1H期间，主电路310与第一水平同步信号HS1同步地将第一主图像数据信号M_LD1存储到第一主L/BMLB1。从电路320与第二水平同步信号HS2同步地将第二从图像数据信号S_LD2存储到第二从L/BSLB2。
在第二水平时间2H期间，主电路310与第一水平同步信号HS1同步地将第二主图像数据信号M_LD2存储到第二主L/BMLB2。另外，从电路320与第二水平同步信号HS2同步地将第二从图像数据信号S_LD2存储到第二从L/BSLB2。
主电路310与第一水平同步信号HS1同步地输出第一主图像数据信号M_LD1。此外，从电路320与第一水平同步信号HS1同步地输出第一从图像数据信号S_LD1。
在第三水平时间3H期间，主电路310与第一水平同步信号HS1同步地将第三主图像数据信号M_LD3存储到第一主L/BMLB1。主电路310与第一水平同步信号HS1同步地输出第二主图像数据信号M_LD2。此外，从电路320与第一水平同步信号HS1同步地输出第二从图像数据信号S_LD2。
图13示出了包括主电路410和从电路420的显示驱动器IC400的另一实施例。主电路410包括主MIPI链路411、主L/B控制器412、主数据缓冲器413、主求和器414、主内部I/F控制器415、主PXL缓冲器416、主图像处理器417、主时序控制器418和主CD419。主数据缓冲器413包括第一左半主L/BMHLLB1、第一右半主L/BMHRLB1、第二左半主L/BMHLLB2和第二右半主L/BMHRLB2。
从电路420包括从MIPI链路421、从L/B控制器422、从数据缓冲器423、从求和器424、从内部I/F控制器425、从PXL缓冲器426、从图像处理器427、从时序控制器428和从CD429。从数据缓冲器423包括第一左半从L/BSHLLB1、第一右半从L/BSHRLB1、第二左半从L/BSHLLB2和第二右半从L/BSHRLB2。
主电路410和从电路420可以具有相同的构造并执行相同的操作。图13中示出的显示驱动器IC400具有与图11中的显示驱动器IC300的结构相同的结构。
当主数据缓冲器413和从数据缓冲器423具有不能执行双端口操作的L/B时，不能利用图12A和图12B中的方法来解决第一图像数据信号DI1与第二图像数据信号DI2之间的偏移问题。
为了解决这种问题，第一左半主L/BMHLLB1和第一右半主L/BMHRLB1中的每个可以独立地执行读操作或写操作。此外，第二左半主L/BMHLLB2和第二右半主L/BMHRLB2中的每个可以独立地执行读操作或写操作。
此外，主数据缓冲器413和从数据缓冲器423可以包括相同的构造。
主电路410可以将第一个接收到的第一图像数据信号DI1存储到第一左半主L/BMHLLB1和第一右半主L/BMHRLB1。此外，主电路410可以将第二个接收到的第一图像数据信号DI1存储到第二左半主L/BMHLLB2和第二右半主L/BMHRLB2。
从电路420可以将第一个接收到的第二图像数据信号DI2存储到第一左半从L/BSHLLB1和第一右半从L/BSHRLB1。此外，从电路420可以将第二个接收到的第二图像数据信号DI2存储到第二左半从L/BSHLLB2和第二右半从L/BSHRLB2。
图14示出了根据一个实施例的图13中的显示驱动器IC400的操作。参照图13和图14，第一图像数据信号DI1包括第一左半数据LHD1和第一右半数据RHD1。同样地，第二图像数据信号DI2包括第二左半数据LHD2和第二右半数据RHD2。
在第一水平时间1H期间，第一左半主L/BMHLLB1与第一水平同步信号HS1同步地存储第一个接收到的第一左半数据LHD1。另外，第一右半主L/BMHRLB1与第一水平同步信号HS1同步地存储第一个接收到的第一右半数据RHD1。第一左半从L/BSHLLB1与第二水平同步信号HS2同步地存储第一个接收到的第二左半数据LHD2，其中，第二水平同步信号HS2比第一水平同步信号HS1慢1/2H。
在第二水平时间2H期间，第一左半主L/BMHLLB1与第一水平同步信号HS1同步地输出第一个接收到的第一左半数据LHD1。另外，第一右半主L/BMHRLB1与第一水平同步信号HS1同步地输出第一个接收到的第一右半数据RHD1。
此外，第二左半主L/BMHLLB2与第一水平同步信号HS1同步地存储第二个接收到的第一左半数据LHD1。此外，第二右半主L/BMHRLB2与第一水平同步信号HS1同步地存储第二个接收到的第一右半数据RHD1。
第一右半从L/BSHRLB1与第二水平同步信号HS2同步地存储第一个接收到的第二右半数据RHD2。此外，第一左半从L/BSHLLB1与第一水平同步信号HS1同步地输出第一个接收到的第二左半数据LHD2。此外，第一右半从L/BSHRLB1与第一水平同步信号HS1同步地输出第一个接收到的第二右半数据RHD2。
第二左半从L/BSHLLB2与第二水平同步信号HS2同步地存储第二个接收到的第二左半数据LHD2。
在第三水平时间3H期间，第一左半主L/BMHLLB1与第一水平同步信号HS1同步地存储第三个接收到的第一左半数据LHD1。另外，第一右半主L/BMHRLB1与第一水平同步信号HS1同步地存储第三个接收到的第一右半数据RHD1。
此外，第二左半主L/BMHLLB2与第一水平同步信号HS1同步地输出第二个接收到的第一左半数据LHD1。此外，第二右半主L/BMHRLB2与第一水平同步信号HS1同步地输出第二个接收到的第一右半数据RHD1。
第二右半从L/BSHRLB2与第二水平同步信号HS2同步地存储第二个接收到的第二右半数据RHD2。此外，第二左半从L/BSHLLB2与第一水平同步信号HS1同步地输出第二个接收到的第二左半数据LHD2。此外，第二右半从L/BSHRLB2与第一水平同步信号HS1同步地输出第二个接收到的第二右半数据RHD2。
第一左半从L/BSHLLB1与第二水平同步信号HS2同步地存储第三个接收到的第二左半数据LHD2。
在第四水平时间4H期间，第一左半主L/BMHLLB1与第一水平同步信号HS1同步地输出第三个接收到的第一左半数据LHD1。另外，第一右半主L/BMHRLB1与第一水平同步信号HS1同步地输出第三个接收到的第一右半数据RHD1。
此外，第二左半主L/BMHLLB2与第一水平同步信号HS1同步地存储第四个接收到的第一左半数据LHD1。此外，第二右半主L/BMHRLB2与第一水平同步信号HS1同步地存储第四个接收到的第一右半数据RHD1。
第一右半从L/BSHLLB1与第二水平同步信号HS2同步地存储第三个接收到的第二右半数据RHD2。此外，第一左半从L/BSHLLB1与第一水平同步信号HS1同步地输出第三个接收到的第二左半数据LHD2。并且，第一右半从L/BSHRLB1与第一水平同步信号HS1同步地输出第三个接收到的第二右半数据RHD2。
第二左半从L/BSHLLB2与第二水平同步信号HS2同步地存储第四个接收到的第二左半数据LHD2。
在第五水平时间5H期间，第二左半主L/BMHLLB2与第一水平同步信号HS1同步地输出第四个接收到的第一左半数据LHD1。另外，第二右半主L/BMHRLB2与第一水平同步信号HS1同步地输出第四个接收到的第一右半数据RHD1。
第二右半从L/BSHRLB2与第二水平同步信号HS2同步地存储第四个接收到的第二右半数据RHD2。此外，第二左半从L/BSHLLB2与第一水平同步信号HS1同步地输出第四个接收到的第二左半数据LHD2。此外，第二右半从L/BSHRLB2与第一水平同步信号HS1同步地输出第四个接收到的第二右半数据RHD2。
图15示出了包括显示驱动器IC(例如，可以是图2中的显示驱动器IC)的计算机系统510的一个实施例。参照图15，计算机系统510包括存储装置511、AP512、无线电收发器513、天线514、输入装置515和显示装置516，其中，AP512包括用于控制存储装置511的存储控制器。
无线电收发器513通过天线514发送并接收无线电信号。例如，无线电收发器513将通过天线514接收的无线电信号转换成可以在AP512中处理的信号。因此，AP512处理从无线电收发器513输出的信号，并将处理后的信号发送到显示装置516。
此外，无线电收发器513将从AP512输出的信号转换成无线电信号，并通过天线514将转换的无线电信号发送到外部装置。
输入装置515输入用于控制AP512的操作的控制信号或将要被AP512处理的数据。输入装置515可以是例如点击装置，例如触摸板、计算机鼠标、按键和/或键盘，但不限于此。显示装置516可以包括图2中的显示驱动器IC。
图16示出了包括显示驱动器IC(例如，可以是图2中的显示驱动器IC)的计算机系统520的另一实施例。参照图16，计算机系统520可以是个人计算机(PC)、网络服务器、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
计算机系统520包括存储装置521、AP522、输入装置523和显示装置524，其中，AP522包括用于控制存储装置521的数据处理操作的存储控制器。
AP522根据通过输入装置523输入的数据通过显示装置524显示存储在存储装置521中的数据。例如，输入装置523可以是点击装置，例如触摸板、计算机鼠标、按键和/或键盘，但不限于此。AP522可以控制计算机系统520和存储装置521的整体操作。显示装置524可以包括图2中的显示驱动器IC。
图17示出了包括显示驱动器IC(例如，可以是图2中的显示驱动器IC)的计算机系统530的另一实施例。参照图17，计算机系统530可以是图像处理装置，例如，数码照相机，或者在其上安装数码照相机的移动电话、智能手机或平板PC。
计算机系统530还包括存储装置531、AP532、输入装置533、图像传感器534和显示装置535，其中，AP532包括用于控制存储装置531的例如写操作或读操作的数据处理操作的存储控制器。
输入装置533输入用于控制AP532的操作的控制信号或将要被AP532处理的数据。输入装置533可以是例如点击装置，例如触摸板、计算机鼠标、按键和/或键盘，但不限于此。
计算机系统530的图像传感器534将光学图像转换成数字信号。转换的数字信号被发送到AP532。按照AP532的控制，转换的数字信号通过显示装置535被显示或者被存储在存储装置531中。显示装置535可以包括图2中的显示驱动器IC。
根据前述的实施例中的一个或更多个，提供了一种可以在划分并处理图像数据的情况下处理图像数据的显示驱动器IC。这些实施例可以应用于控制显示面板的显示驱动器IC。
这里已经公开了示例实施例，尽管采用了特定术语，但特定术语只是以一般的和描述性的意义来使用和解释，而不是出于限制目的。在一些情况下，如本领域的技术人员将清楚的，自提交本申请之时起，除非另外指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离权利要求书中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种改变。

Claims (20)

1.一种显示驱动器集成电路，所述显示驱动器集成电路包括：
第一驱动器集成电路，用于从主机接收第一图像数据信号并处理第一图像数据信号；以及
第二驱动器集成电路，用于从主机接收第二图像数据信号并处理第二图像数据信号，其中，第一驱动器集成电路将第一图像数据信号的第一部分发送到第二驱动器集成电路，第二驱动器集成电路将第二图像数据信号的第二部分发送到第一驱动器集成电路。
2.根据权利要求1所述的显示驱动器集成电路，其中，第一驱动器集成电路使用所述第二部分处理第一图像数据信号并将处理后的第一图像数据信号发送到显示面板。
3.根据权利要求2所述的显示驱动器集成电路，其中，
当第一图像数据信号包括对应于显示面板的左区域的像素信息时，所述第一部分包括对应于所述左区域的边界的像素信息。
4.根据权利要求3所述的显示驱动器集成电路，其中，通过主机中的应用处理器使第一图像数据信号中像素的次序反向。
5.根据权利要求1所述的显示驱动器集成电路，其中，第二驱动器集成电路使用所述第一部分处理第二图像数据信号并将处理后的第二图像数据信号发送到显示面板。
6.根据权利要求5所述的显示驱动器集成电路，其中：
当第二图像数据信号包括对应于显示面板的右区域的像素信息时，所述第二部分包括对应于所述右区域的边界的像素信息。
7.根据权利要求1所述的显示驱动器集成电路，其中，第一驱动器集成电路包括：
第一数据缓冲器，包括至少一个第一行缓冲器以存储第一图像数据信号；
第一行缓冲器控制器，用于控制所述至少一个第一行缓冲器；以及
第一内部接口控制器，用于发送所述第一部分并用于接收所述第二部分。
8.根据权利要求7所述的显示驱动器集成电路，其中，第二驱动器集成电路包括：
第二数据缓冲器，包括至少一个第二行缓冲器以存储第二图像数据信号；
第二行缓冲器控制器，用于控制所述至少一个第二行缓冲器；以及
第二内部接口控制器，用于发送所述第二部分并接收所述第一部分。
9.根据权利要求8所述的显示驱动器集成电路，其中：
第一数据缓冲器与第一水平同步信号同步地接收第一图像数据信号并与第一水平同步信号同步地将第一图像数据信号输出到显示面板，并且
第二数据缓冲器与第二水平同步信号同步地接收第二图像数据信号并与第一水平同步信号同步地将第二图像数据信号输出到显示面板。
10.根据权利要求9所述的显示驱动器集成电路，其中：
所述至少一个第一行缓冲器和所述至少一个第二行缓冲器中的每个包括左半行缓冲器和右半行缓冲器，并且
左半行缓冲器和右半行缓冲器中的每个独立地执行读操作或写操作。
11.一种移动装置，所述移动装置包括应用处理器以及用于从应用处理器接收第一图像数据信号和第二图像数据信号的显示驱动器集成电路，其中，显示驱动器集成电路包括：
第一驱动器集成电路，用于从主机接收第一图像数据信号并处理第一图像数据信号；以及
第二驱动器集成电路，用于从主机接收第二图像数据信号并处理第二图像数据信号，其中，第一驱动器集成电路将第一图像数据信号的第一部分发送到第二驱动器集成电路，第二驱动器集成电路将第二图像数据信号的第二部分发送到第一驱动器集成电路。
12.根据权利要求11所述的移动装置，其中，第一驱动器集成电路使用所述第二部分处理第一图像数据信号并将处理后的第一图像数据信号发送到显示面板。
13.根据权利要求12所述的移动装置，其中：
当第一图像数据信号包括对应于显示面板的左区域的像素信息时，所述第一部分包括对应于所述左区域的边界的像素信息。
14.根据权利要求11所述的移动装置，其中，第二驱动器集成电路使用所述第一部分处理第二图像数据信号并将处理后的第二图像数据信号发送到显示面板。
15.根据权利要求14所述的移动装置，其中：
当第二图像数据信号包括对应于显示面板的右区域的像素信息时，所述第二部分包括对应于所述右区域的边界的像素信息。
16.一种设备，所述设备包括：
第一驱动器，用于处理第一数据信号；以及
第二驱动器，用于处理第二数据信号，
其中，第一数据信号包括对应于图像的第一区域的像素信息，第二数据信号包括对应于图像的第二区域的像素信息，其中，第一驱动器在水平肩部时间期间将第一数据信号的一部分发送到第二驱动器，第二驱动器在水平肩部时间期间将第二数据信号的一部分发送到第一驱动器，以产生图像。
17.根据权利要求16所述的设备，其中：
第一驱动器包括用于处理第一数据信号的第一控制器，第一数据信号通过第一组列驱动器输出，并且
第二驱动器包括用于处理第二数据信号的第二控制器，第二数据信号通过第二组列驱动器输出。
18.根据权利要求17所述的设备，其中，第一驱动器和第二驱动器被包括在不同的集成电路芯片中。
19.根据权利要求16所述的设备，其中：
第一驱动器基于从第二驱动器发送的所述第二数据信号的一部分处理第一数据信号，并且
第二驱动器基于从第一驱动器发送的所述第一数据信号的一部分处理第二数据信号。
20.根据权利要求16所述的设备，其中，所述第一数据信号的一部分和所述第二数据信号的一部分中的至少一者对应于图像的第一区域与第二区域之间的边界。
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