JP2002023710A - 液晶表示装置 - Google Patents
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- G09G5/006—Details of the interface to the display terminal
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
(57)【要約】
【課題】伝送線上において、転送クロック及び表示デー
タのデューティー比の変化するような場合でもデータの
取り込みが可能なデータドライバを有することで、高速
伝送可能な液晶表示装置を提供する。 【解決手段】データドライバ内部において、転送クロッ
クのデューティー比を５０％に再生する信号再生回路を
有する。信号再生回路によって再生された信号は、転送
クロックに対して、周期は等しく、且つ前記２信号の立
ち上がり時間の差と立ち下がり時間の差が等しくなるよ
うにする。表示データは信号再生回路によって再生され
た信号でラッチを行うことで、セットアップ／ホールド
時間のマージンを増やすことができるため、より高速な
伝送を実現することができる。
タのデューティー比の変化するような場合でもデータの
取り込みが可能なデータドライバを有することで、高速
伝送可能な液晶表示装置を提供する。 【解決手段】データドライバ内部において、転送クロッ
クのデューティー比を５０％に再生する信号再生回路を
有する。信号再生回路によって再生された信号は、転送
クロックに対して、周期は等しく、且つ前記２信号の立
ち上がり時間の差と立ち下がり時間の差が等しくなるよ
うにする。表示データは信号再生回路によって再生され
た信号でラッチを行うことで、セットアップ／ホールド
時間のマージンを増やすことができるため、より高速な
伝送を実現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
る液晶ドライバにおいて制御信号及び表示データを転送
するための技術に関する。
る液晶ドライバにおいて制御信号及び表示データを転送
するための技術に関する。
【０００２】
【従来の技術】液晶表示装置の低価格化と表示領域の周
辺に当たる額縁部分の低スペース化を実現する技術とし
て、液晶ドライバをガラス基板上に直接配置すると共
に、上記ドライバ内に伝送線を有し、これを直列に接続
して転送する方式があり、以下この接続方式をカスケー
ド接続方式とする。
辺に当たる額縁部分の低スペース化を実現する技術とし
て、液晶ドライバをガラス基板上に直接配置すると共
に、上記ドライバ内に伝送線を有し、これを直列に接続
して転送する方式があり、以下この接続方式をカスケー
ド接続方式とする。
【０００３】カスケード接続方式における制御信号及び
表示データの転送方式の従来例としては、例えば特開平
９−３６０９４３号公報に記されている方式があり、以
下前記従来方式について、図２〜４を用いて説明する。
表示データの転送方式の従来例としては、例えば特開平
９−３６０９４３号公報に記されている方式があり、以
下前記従来方式について、図２〜４を用いて説明する。
【０００４】図２は従来例におけるデータドライバのブ
ロック図であり、図１において後述する本発明のデータ
ドライバのブロック図と同等の機能を有する回路及び信
号線に対しては、同じ番号を記してあり、その動作につ
いては、本発明の実施例において説明する。２０１は従
来例におけるデータドライバ、２０２、２０３は入出力
バッファ、２０４は転送信号の極性を決定するＤＲＥＶ
信号である。
ロック図であり、図１において後述する本発明のデータ
ドライバのブロック図と同等の機能を有する回路及び信
号線に対しては、同じ番号を記してあり、その動作につ
いては、本発明の実施例において説明する。２０１は従
来例におけるデータドライバ、２０２、２０３は入出力
バッファ、２０４は転送信号の極性を決定するＤＲＥＶ
信号である。
【０００５】図３は従来例におけるデータドライバを適
用しない場合のデータバスにおける信号波形の変化を示
す図、図４はデータドライバ２０１を適用した場合のデ
ータバスにおける信号波形の変化を示す図である。
用しない場合のデータバスにおける信号波形の変化を示
す図、図４はデータドライバ２０１を適用した場合のデ
ータバスにおける信号波形の変化を示す図である。
【０００６】図２に示すように、データドライバ２０１
は、転送信号の論理レベルを反転させる出力バッファ回
路を持つ入力バッファ回路２０２及び２０３と、その入
力バッファ回路の出力側に挿入される排他的論理和回路
（ＥＸ−ＯＲ）とを有する。
は、転送信号の論理レベルを反転させる出力バッファ回
路を持つ入力バッファ回路２０２及び２０３と、その入
力バッファ回路の出力側に挿入される排他的論理和回路
（ＥＸ−ＯＲ）とを有する。
【０００７】ＥＸ−ＯＲは、自ドライバに取り込む信号
の論理レベルを本来の論理レベルに戻すためのものであ
る。ＥＸ−ＯＲはＤＲＥＶ信号２０４に従い、入力バッ
ファ回路の出力をそのまま反転するか、または、論理レ
ベルを反転してから出力する。なお、ＤＲＥＶ信号２０
４の論理レベルは各データドライバにおいて固定である
ため、例えば基盤上の配線により、ＤＲＥＶ信号の入力
端子に、対応する電圧（Ｖｃｃ又はＧＮＤ）を供給する
ようにする。
の論理レベルを本来の論理レベルに戻すためのものであ
る。ＥＸ−ＯＲはＤＲＥＶ信号２０４に従い、入力バッ
ファ回路の出力をそのまま反転するか、または、論理レ
ベルを反転してから出力する。なお、ＤＲＥＶ信号２０
４の論理レベルは各データドライバにおいて固定である
ため、例えば基盤上の配線により、ＤＲＥＶ信号の入力
端子に、対応する電圧（Ｖｃｃ又はＧＮＤ）を供給する
ようにする。
【０００８】論理レベルの反転を行わない同じ回路構成
のバッファ回路を多段に接続してパルス伝送を行った場
合には、伝送パルスのデューティー比が変化する。例え
ば、そのバッファ回路が、伝送パルスの立ち下がりに比
べ立ち上がりの応答特性が鈍いものである場合には、図
３に示すように、バッファ回路を通過する毎に伝送信号
の立ち上がりが遅延し、パルス幅の減少による伝送品質
の低下が起こる。
のバッファ回路を多段に接続してパルス伝送を行った場
合には、伝送パルスのデューティー比が変化する。例え
ば、そのバッファ回路が、伝送パルスの立ち下がりに比
べ立ち上がりの応答特性が鈍いものである場合には、図
３に示すように、バッファ回路を通過する毎に伝送信号
の立ち上がりが遅延し、パルス幅の減少による伝送品質
の低下が起こる。
【０００９】従来例では、図４に示すように、データド
ライバ２０１の出力バッファ回路を通過する毎に、伝送
信号（表示データ２０５及びデータ転送クロック２０
６）の論理レベルが反転するため、伝送信号の立ち上が
り及び立ち下がりの一方が極端に遅延することを防止で
きる。
ライバ２０１の出力バッファ回路を通過する毎に、伝送
信号（表示データ２０５及びデータ転送クロック２０
６）の論理レベルが反転するため、伝送信号の立ち上が
り及び立ち下がりの一方が極端に遅延することを防止で
きる。
【００１０】
【発明が解決しようとする課題】上記従来技術を用いれ
ば、データドライバ毎に転送クロック及び表示データを
反転することができ、それによって反転させない場合よ
りも高速転送が可能となる。
ば、データドライバ毎に転送クロック及び表示データを
反転することができ、それによって反転させない場合よ
りも高速転送が可能となる。
【００１１】しかしながら、上記従来技術では、次の課
題を解決することができない。
題を解決することができない。
【００１２】（１）信号を反転させるのみであり、一度
発生したデューティー差を解消することができない。例
えば１個目のデータドライバにおけるデューティーが５
０％、３個目のデータドライバにおけるデューティーが
４５％となったとき、５個目のデータドライバにおいて
は４０％程度になると予測でき、少なくとも再度デュー
ティー５０％に戻ることは期待できない。
発生したデューティー差を解消することができない。例
えば１個目のデータドライバにおけるデューティーが５
０％、３個目のデータドライバにおけるデューティーが
４５％となったとき、５個目のデータドライバにおいて
は４０％程度になると予測でき、少なくとも再度デュー
ティー５０％に戻ることは期待できない。
【００１３】（２）これに伴い、表示データを転送クロ
ックの立ち上がり／立ち下がりでデータドライバに取り
込むデュアルエッジ転送においては、上記転送クロック
のエッジに対するセットアップ／ホールド時間のマージ
ンが、立ち上がりエッジと立ち下がりエッジでは異なっ
てくる。即ち、デュアルエッジ駆動では、転送クロック
と表示データの最大周波数は共に等しいため、入出力バ
ッファや伝送線の線幅を転送クロックと表示データで等
しくし、これによって上記データドライバにおける出力
バッファから入力バッファまでの、立ち上がり時の遅延
時間及び立ち下がり時の遅延時間の転送クロックと表示
データの差を少なくできる。一方、遅延時間は立ち上が
りと立ち下がりでは異なるため、転送クロックの立ち上
がりエッジではセットアップ時間のマージンは十分ある
にもかかわらず、ホールド時間のマージンは少なくな
り、逆に転送クロックの立ち下がりエッジではホールド
時間のマージンは十分あるにもかかわらず、セットアッ
プ時間のマージンは少なくなる、等の現象が発生する。
セットアップ／ホールド時間のマージンは両方のエッジ
に対して要求されるため、結果として、セットアップ／
ホールド時間ともにマージンが少なくなる。
ックの立ち上がり／立ち下がりでデータドライバに取り
込むデュアルエッジ転送においては、上記転送クロック
のエッジに対するセットアップ／ホールド時間のマージ
ンが、立ち上がりエッジと立ち下がりエッジでは異なっ
てくる。即ち、デュアルエッジ駆動では、転送クロック
と表示データの最大周波数は共に等しいため、入出力バ
ッファや伝送線の線幅を転送クロックと表示データで等
しくし、これによって上記データドライバにおける出力
バッファから入力バッファまでの、立ち上がり時の遅延
時間及び立ち下がり時の遅延時間の転送クロックと表示
データの差を少なくできる。一方、遅延時間は立ち上が
りと立ち下がりでは異なるため、転送クロックの立ち上
がりエッジではセットアップ時間のマージンは十分ある
にもかかわらず、ホールド時間のマージンは少なくな
り、逆に転送クロックの立ち下がりエッジではホールド
時間のマージンは十分あるにもかかわらず、セットアッ
プ時間のマージンは少なくなる、等の現象が発生する。
セットアップ／ホールド時間のマージンは両方のエッジ
に対して要求されるため、結果として、セットアップ／
ホールド時間ともにマージンが少なくなる。
【００１４】（３）更に、従来例の方法においては、デ
ータドライバを介する毎に信号を反転する必要があるた
め、奇遇を判別するための制御信号（従来例においては
ＤＲＥＶ信号）が必要となるため、チップ上のピン数増
加につながる。
ータドライバを介する毎に信号を反転する必要があるた
め、奇遇を判別するための制御信号（従来例においては
ＤＲＥＶ信号）が必要となるため、チップ上のピン数増
加につながる。
【００１５】以上のように（１）（２）は多数のデータ
ドライバをカスケード接続する必要がある大画面化、及
び転送周波数が高速となる高精細化を進める上での課題
となり、（３）は低価格化を進める上での課題となる。
ドライバをカスケード接続する必要がある大画面化、及
び転送周波数が高速となる高精細化を進める上での課題
となり、（３）は低価格化を進める上での課題となる。
【００１６】本発明の目的は、上記課題を鑑み、ドライ
バをカスケード接続する場合において、大画面、高精
細、及び低価格化を進めることの可能な液晶表示装置を
供給することを目的とする。
バをカスケード接続する場合において、大画面、高精
細、及び低価格化を進めることの可能な液晶表示装置を
供給することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を解決するた
め、本発明の液晶表示装置におけるドライバは、少なく
とも内部に転送クロックのデューティーを液晶コントロ
ール回路から出力されたデューティー、即ち５０％に再
生するクロック再生回路を有すると共に、前記クロック
再生回路にて生成されたクロックは、表示データとの位
相関係が明確化するように再生し、セットアップ／ホー
ルド時間のマージンが十分に得られにする。以上によっ
て発明が解決しようとする課題において示した（１）
（２）が解決され、大画面化、高精細化を実現できる。
め、本発明の液晶表示装置におけるドライバは、少なく
とも内部に転送クロックのデューティーを液晶コントロ
ール回路から出力されたデューティー、即ち５０％に再
生するクロック再生回路を有すると共に、前記クロック
再生回路にて生成されたクロックは、表示データとの位
相関係が明確化するように再生し、セットアップ／ホー
ルド時間のマージンが十分に得られにする。以上によっ
て発明が解決しようとする課題において示した（１）
（２）が解決され、大画面化、高精細化を実現できる。
【００１８】更に転送クロック及び表示データは反転す
ることなく出力できるようにし、これによって（３）を
解決し、低価格化を図ることができる。
ることなく出力できるようにし、これによって（３）を
解決し、低価格化を図ることができる。
【００１９】
【発明の実施の形態】以下、第一の実施例について、図
１、図５〜１３を用いて説明する。
１、図５〜１３を用いて説明する。
【００２０】図１は第一の実施例におけるデータドライ
バの構成を示すブロック図であり、１０１はデータドラ
イバであり、本実施例において、３８４本の液晶出力線
を有するものとする。１０２は入力転送クロック、１０
３は入力表示データ、１０４は入力イネーブル信号であ
る。データドライバ１０１は、入力イネーブル信号１０
４に基づき、入力転送クロック１０２の立ち上がりエッ
ジと立ち下がりエッジで表示データ１０３の取り込みを
行うものとする。１０５は表示データに応じた電圧を液
晶表示パネルに出力する入力液晶印加信号、１０６は液
晶表示パネルに出力する電圧を決定する入力液晶基準電
圧である。１０７はクロック再生回路、１０８はクロッ
ク再生回路で入力転送クロック１０２に基づき再生され
た再生転送クロックであり、１０９はラッチクロックで
あり、再生転送クロック１０８の２逓倍信号である。１
１０はイネーブル制御回路、１１１はラッチアドレス開
始信号、１１２は出力開始信号、１１３は出力イネーブ
ル信号であり、１１１〜１１３は入力イネーブル信号１
０４及び入力転送クロック１０２に基づきイネーブル制
御回路１１０で生成される。１１４は入力表示データ１
０３をラッチクロック１０９の立ち上がりエッジでラッ
チするラッチ回路、１１５はラッチ回路１１４でラッチ
された表示データである。１１６、１１８は出力バッフ
ァであり、出力開始信号１１２がローレベルの場合はハ
イインピーダンス状態となる。１１７は出力転送クロッ
ク、１１９は出力表示データである。１２０はラッチア
ドレス生成回路、１２１はラッチアドレスであり、ラッ
チアドレス１２１はラッチクロック１０９、ラッチアド
レス開始信号１１１に基づきラッチアドレス生成回路１
２０で生成される。１２２はラッチ回路（１）、１２３
はラッチ回路（１）１２２においてラッチアドレス１２
１に基づき取り込まれた表示データである。１２４はラ
ッチ回路（２）、１２５はラッチ回路（２）１２４にお
いて入力液晶印加信号１０５に基づき出力される表示デ
ータである。１２６は液晶駆動回路、１２７は表示デー
タ１２５に基づき入力液晶基準電圧から生成された液晶
印加電圧である。１２８は入力液晶印加信号１０５をバ
ッファリングした出力液晶印加信号、１２９は入力液晶
基準電圧１０６を電流増幅した出力液晶基準電圧であ
る。
バの構成を示すブロック図であり、１０１はデータドラ
イバであり、本実施例において、３８４本の液晶出力線
を有するものとする。１０２は入力転送クロック、１０
３は入力表示データ、１０４は入力イネーブル信号であ
る。データドライバ１０１は、入力イネーブル信号１０
４に基づき、入力転送クロック１０２の立ち上がりエッ
ジと立ち下がりエッジで表示データ１０３の取り込みを
行うものとする。１０５は表示データに応じた電圧を液
晶表示パネルに出力する入力液晶印加信号、１０６は液
晶表示パネルに出力する電圧を決定する入力液晶基準電
圧である。１０７はクロック再生回路、１０８はクロッ
ク再生回路で入力転送クロック１０２に基づき再生され
た再生転送クロックであり、１０９はラッチクロックで
あり、再生転送クロック１０８の２逓倍信号である。１
１０はイネーブル制御回路、１１１はラッチアドレス開
始信号、１１２は出力開始信号、１１３は出力イネーブ
ル信号であり、１１１〜１１３は入力イネーブル信号１
０４及び入力転送クロック１０２に基づきイネーブル制
御回路１１０で生成される。１１４は入力表示データ１
０３をラッチクロック１０９の立ち上がりエッジでラッ
チするラッチ回路、１１５はラッチ回路１１４でラッチ
された表示データである。１１６、１１８は出力バッフ
ァであり、出力開始信号１１２がローレベルの場合はハ
イインピーダンス状態となる。１１７は出力転送クロッ
ク、１１９は出力表示データである。１２０はラッチア
ドレス生成回路、１２１はラッチアドレスであり、ラッ
チアドレス１２１はラッチクロック１０９、ラッチアド
レス開始信号１１１に基づきラッチアドレス生成回路１
２０で生成される。１２２はラッチ回路（１）、１２３
はラッチ回路（１）１２２においてラッチアドレス１２
１に基づき取り込まれた表示データである。１２４はラ
ッチ回路（２）、１２５はラッチ回路（２）１２４にお
いて入力液晶印加信号１０５に基づき出力される表示デ
ータである。１２６は液晶駆動回路、１２７は表示デー
タ１２５に基づき入力液晶基準電圧から生成された液晶
印加電圧である。１２８は入力液晶印加信号１０５をバ
ッファリングした出力液晶印加信号、１２９は入力液晶
基準電圧１０６を電流増幅した出力液晶基準電圧であ
る。
【００２１】図５は本発明における液晶表示装置の構成
を示す図である。５０１は液晶表示装置であり、本実施
例における表示領域のサイズは、１０２４×３（ＲＧ
Ｂ）×７６８のＸＧＡと呼ばれる規格とする。５０２は
液晶コントローラ、５０３−１〜５０３−８は図１にお
いて示したデータドライバ、５０４−１〜５０４−３は
ゲートドライバであり、ゲートドライバは２５６本の出
力数を有するとともに、データドライバ５０３−１〜５
０３−８、ゲートドライバ５０４−１〜５０４−３は液
晶表示装置５０１のガラス基板上に配置されたものとす
る。５０５−１〜５０５−８はデータドライバ信号群で
あり、前段の液晶コントローラ５０２及びデータドライ
バ５０３と次段のデータドライバとの間で接続されてい
る。５０６−１〜５０６−３はゲートドライバ信号群で
あり、データドライバ信号群と同様に前段の液晶コント
ローラ５０２及びゲートドライバと次段のゲートドライ
バとの間で接続されている。
を示す図である。５０１は液晶表示装置であり、本実施
例における表示領域のサイズは、１０２４×３（ＲＧ
Ｂ）×７６８のＸＧＡと呼ばれる規格とする。５０２は
液晶コントローラ、５０３−１〜５０３−８は図１にお
いて示したデータドライバ、５０４−１〜５０４−３は
ゲートドライバであり、ゲートドライバは２５６本の出
力数を有するとともに、データドライバ５０３−１〜５
０３−８、ゲートドライバ５０４−１〜５０４−３は液
晶表示装置５０１のガラス基板上に配置されたものとす
る。５０５−１〜５０５−８はデータドライバ信号群で
あり、前段の液晶コントローラ５０２及びデータドライ
バ５０３と次段のデータドライバとの間で接続されてい
る。５０６−１〜５０６−３はゲートドライバ信号群で
あり、データドライバ信号群と同様に前段の液晶コント
ローラ５０２及びゲートドライバと次段のゲートドライ
バとの間で接続されている。
【００２２】図６はクロック再生回路１０７の構成を示
す図であり、６０１は入力転送クロック１０２の入力バ
ッファ、６０２はその出力である。６０３、６０４は反
転回路、６０５、６０６は各々入力転送クロック６０
２、比較信号６１９を反転回路６０３、６０４で反転し
た信号である。６０７、６０８は入力信号におけるエッ
ジ同士の位相差を比較し、その差を出力するエッジ比較
回路、６０９-up、６１０-upはそれぞれエッジ比較回路
６０７、６０８における位相進み信号、６０９-dwn、６
１０-dwnはそれぞれエッジ比較回路１０７、１０８にお
ける位相遅れ信号である。６１１はエッジ判別回路であ
り、エッジ比較回路６０７、６０８の出力に基づきエッ
ジを判別すべく演算を行い、その結果を位相進み信号６
１２-up、位相遅れ信号６１２-dwnとして出力する。６
１３はチャージポンプ回路、６１４はバイアス電圧であ
り、図中においてはＣＭＯＳ回路で構成され、位相進み
信号６１２-upと位相遅れ信号６１２-dwnの論理レベル
に応じてバイアス電圧６１４が変化する。６１５はルー
プフィルタであり、バイアス電圧６１４の高周波成分を
取り除きバイアス電圧６１６を生成する。６１７は入力
電位レベルに応じて出力周波数が変化するＶＣＯ（電圧
制御発振器）である。６１８は分周回路であり、ラッチ
クロック１０９を分周し、比較信号６１９を生成する。
６２０は比較信号６１９の反転回路であり、再生転送ク
ロック１０８を出力する。
す図であり、６０１は入力転送クロック１０２の入力バ
ッファ、６０２はその出力である。６０３、６０４は反
転回路、６０５、６０６は各々入力転送クロック６０
２、比較信号６１９を反転回路６０３、６０４で反転し
た信号である。６０７、６０８は入力信号におけるエッ
ジ同士の位相差を比較し、その差を出力するエッジ比較
回路、６０９-up、６１０-upはそれぞれエッジ比較回路
６０７、６０８における位相進み信号、６０９-dwn、６
１０-dwnはそれぞれエッジ比較回路１０７、１０８にお
ける位相遅れ信号である。６１１はエッジ判別回路であ
り、エッジ比較回路６０７、６０８の出力に基づきエッ
ジを判別すべく演算を行い、その結果を位相進み信号６
１２-up、位相遅れ信号６１２-dwnとして出力する。６
１３はチャージポンプ回路、６１４はバイアス電圧であ
り、図中においてはＣＭＯＳ回路で構成され、位相進み
信号６１２-upと位相遅れ信号６１２-dwnの論理レベル
に応じてバイアス電圧６１４が変化する。６１５はルー
プフィルタであり、バイアス電圧６１４の高周波成分を
取り除きバイアス電圧６１６を生成する。６１７は入力
電位レベルに応じて出力周波数が変化するＶＣＯ（電圧
制御発振器）である。６１８は分周回路であり、ラッチ
クロック１０９を分周し、比較信号６１９を生成する。
６２０は比較信号６１９の反転回路であり、再生転送ク
ロック１０８を出力する。
【００２３】図７は図６で示したエッジ比較回路６０
７、６０８の構成を示す図である。図８はエッジ比較回
路の動作を示すタイミング図、図９はエッジ判別回路の
構成を示す図であり、ＮＯＲ回路９０１−１〜９０１−
３と反転回路９０２で構成される。
７、６０８の構成を示す図である。図８はエッジ比較回
路の動作を示すタイミング図、図９はエッジ判別回路の
構成を示す図であり、ＮＯＲ回路９０１−１〜９０１−
３と反転回路９０２で構成される。
【００２４】図１０はＶＣＯ６１７の構成を示す図であ
り、１００１はバイアス入力のある反転回路、１００２
は出力バッファであり、ＶＣＯ６１７は奇数個の反転回
路１００１を接続すると共に、最終段の出力を初段の入
力とすることで、発振周波数を得ている。
り、１００１はバイアス入力のある反転回路、１００２
は出力バッファであり、ＶＣＯ６１７は奇数個の反転回
路１００１を接続すると共に、最終段の出力を初段の入
力とすることで、発振周波数を得ている。
【００２５】図１１はバイアス電圧とＶＣＯ６１７の発
振周波数の関係を示す図であり、図１２はクロック再生
回路１０８の動作を示すタイミング図、図１３はデータ
ドライバ１０１の動作を示すタイミング図である。以上
の図面に基づき、本実施例の動作について説明する。
振周波数の関係を示す図であり、図１２はクロック再生
回路１０８の動作を示すタイミング図、図１３はデータ
ドライバ１０１の動作を示すタイミング図である。以上
の図面に基づき、本実施例の動作について説明する。
【００２６】図５に示すように、液晶コントローラ５０
２において生成されたデータドライバ信号群５０５−１
は、一段目のデータドライバ５０３−１に転送される。
ここで、データドライバ５０３の動作について説明す
る。図１３に示すように、入力転送クロック１０２は立
ち下がり／立ち下がりエッジで入力表示データ１０３の
取り込みができるタイミングで前段の回路から転送され
てくる。しかしながら、従来例においても説明したよう
に、前段回路における出力バッファや自段回路における
入力バッファ、伝送線のインピーダンス等によって、入
力転送クロック１０２や入力表示データ１０３等はデュ
ーティーが変化してしまう。
２において生成されたデータドライバ信号群５０５−１
は、一段目のデータドライバ５０３−１に転送される。
ここで、データドライバ５０３の動作について説明す
る。図１３に示すように、入力転送クロック１０２は立
ち下がり／立ち下がりエッジで入力表示データ１０３の
取り込みができるタイミングで前段の回路から転送され
てくる。しかしながら、従来例においても説明したよう
に、前段回路における出力バッファや自段回路における
入力バッファ、伝送線のインピーダンス等によって、入
力転送クロック１０２や入力表示データ１０３等はデュ
ーティーが変化してしまう。
【００２７】データドライバ５０３においては、初めに
図１に示すクロック再生回路１０７において入力転送ク
ロック１０２からラッチクロック１０９と再生転送信号
１０８を生成する。この過程について図６〜１２を用い
て説明する。クロック再生回路１０７に入力した入力転
送クロック１０２は、図６に示すように入力バッファを
介した後、比較信号６１９との立ち上がりエッジ同士を
比較するエッジ比較回路６０７、前記６０２と６１９を
それぞれ反転回路６０３、６０４で反転することによっ
て立ち下がりエッジ同士を比較するエッジ比較回路６０
８に入力する。エッジ比較回路６０７、６０８は図７に
示す構成となっており、そのタイミング図は、例えば６
０７の場合には図８に示すように、２入力信号の立ち上
がりエッジを比較し、両者の立ち上がりタイミングが等
しければ、出力である６０９−up、６０９−dwnを共
に、ローレベルとし、入力転送クロック６０２が比較ク
ロック６２０よりも速く立ち上がる場合は、６０２がハ
イレベルで６２０がローレベルの期間において６０９−
dwnをハイレベルとする。逆に６０２が６２０よりも遅
く立ち上がる場合は、６０２がローレベルで６２０がハ
イレベルの期間において６０９−upをハイレベルとす
る。
図１に示すクロック再生回路１０７において入力転送ク
ロック１０２からラッチクロック１０９と再生転送信号
１０８を生成する。この過程について図６〜１２を用い
て説明する。クロック再生回路１０７に入力した入力転
送クロック１０２は、図６に示すように入力バッファを
介した後、比較信号６１９との立ち上がりエッジ同士を
比較するエッジ比較回路６０７、前記６０２と６１９を
それぞれ反転回路６０３、６０４で反転することによっ
て立ち下がりエッジ同士を比較するエッジ比較回路６０
８に入力する。エッジ比較回路６０７、６０８は図７に
示す構成となっており、そのタイミング図は、例えば６
０７の場合には図８に示すように、２入力信号の立ち上
がりエッジを比較し、両者の立ち上がりタイミングが等
しければ、出力である６０９−up、６０９−dwnを共
に、ローレベルとし、入力転送クロック６０２が比較ク
ロック６２０よりも速く立ち上がる場合は、６０２がハ
イレベルで６２０がローレベルの期間において６０９−
dwnをハイレベルとする。逆に６０２が６２０よりも遅
く立ち上がる場合は、６０２がローレベルで６２０がハ
イレベルの期間において６０９−upをハイレベルとす
る。
【００２８】従ってクロック生成回路１０７において
は、例えば入力転送クロック６０２に対して、比較信号
６１９が同じ周期及びデューティーで、比較信号６１９
の位相がわずかに遅れていた場合、エッジ比較回路６０
７においては入力転送クロック６０２の立ち上がりから
比較信号６１９の立ち上がりまでの期間において位相遅
れ信号６０９−dwnがハイレベルとなり、又入力転送ク
ロック６０２の立ち下がりから比較信号６１９の立ち下
がりまでの期間において位相遅れ信号６１０−dwnがハ
イレベルとなり、その他の期間においては位相進み信号
６０９−up、６１０−up、位相遅れ信号６０９−dwn、
６１０−dwn共にローレベルとなり、結果として前記位
相進み信号と位相遅れ信号は入力転送クロック６０２と
比較信号６１９の立ち上がりと立ち下がりにおける位相
差情報を有することとなる。
は、例えば入力転送クロック６０２に対して、比較信号
６１９が同じ周期及びデューティーで、比較信号６１９
の位相がわずかに遅れていた場合、エッジ比較回路６０
７においては入力転送クロック６０２の立ち上がりから
比較信号６１９の立ち上がりまでの期間において位相遅
れ信号６０９−dwnがハイレベルとなり、又入力転送ク
ロック６０２の立ち下がりから比較信号６１９の立ち下
がりまでの期間において位相遅れ信号６１０−dwnがハ
イレベルとなり、その他の期間においては位相進み信号
６０９−up、６１０−up、位相遅れ信号６０９−dwn、
６１０−dwn共にローレベルとなり、結果として前記位
相進み信号と位相遅れ信号は入力転送クロック６０２と
比較信号６１９の立ち上がりと立ち下がりにおける位相
差情報を有することとなる。
【００２９】このようにして生成された位相進み信号６
０９−up、６１０−up、及び位相遅れ信号６０９−dw
n、６１０−dwnはエッジ判別回路６１１において、立ち
上がりと立ち下がりで別個に生成した位相差情報それぞ
れの論理和を取ることによって立ち上がりと立ち下がり
の位相進み情報、位相遅れ情報をそれぞれ一つの情報と
すると共に、後段のチャージポンプ回路６１３に適した
信号レベルとするため、位相進み信号においては、位相
差が発生した場合はローレベルとなるように論理変換を
行う。更に、位相差信号は位相進みと位相遅れが同時に
発生してはならないが、単に論理和演算を行ったのみで
は、例えば位相進み信号６０９−ＵＰと位相遅れ信号６
１０−ＤＷＮが共にハイレベルとなる期間を有する可能
性がある。従って、位相遅れ信号に対しては、ＮＯＲ回
路９０１−２で論理和演算を行った後、反転回路９０２
でハイアクティブとした位相進み信号によって、ＮＯＲ
回路９０１−３を用いてマスクしている。
０９−up、６１０−up、及び位相遅れ信号６０９−dw
n、６１０−dwnはエッジ判別回路６１１において、立ち
上がりと立ち下がりで別個に生成した位相差情報それぞ
れの論理和を取ることによって立ち上がりと立ち下がり
の位相進み情報、位相遅れ情報をそれぞれ一つの情報と
すると共に、後段のチャージポンプ回路６１３に適した
信号レベルとするため、位相進み信号においては、位相
差が発生した場合はローレベルとなるように論理変換を
行う。更に、位相差信号は位相進みと位相遅れが同時に
発生してはならないが、単に論理和演算を行ったのみで
は、例えば位相進み信号６０９−ＵＰと位相遅れ信号６
１０−ＤＷＮが共にハイレベルとなる期間を有する可能
性がある。従って、位相遅れ信号に対しては、ＮＯＲ回
路９０１−２で論理和演算を行った後、反転回路９０２
でハイアクティブとした位相進み信号によって、ＮＯＲ
回路９０１−３を用いてマスクしている。
【００３０】以上のように生成された位相進み信号６１
２−up、位相遅れ信号６１２−dwnは、チャージポンプ
回路６１３に入力する。チャージポンプ回路６１３は、
図６に示すように、位相進み信号６１２−upはソース側
を高電位レベルとしたＰＭＯＳのゲートに入力し、位相
遅れ信号６１２−dwnはソース側を低電位レベルとした
ＮＭＯＳのゲートに入力する。前記ＰＭＯＳとＮＭＯＳ
のドレイン側は接続し、そのノードからバイアス電圧６
１４を得ている。従って、位相進み信号６１２−upがロ
ーレベルとなれば高電位側から電流を流れこむことでバ
イアス電圧６１４の電位が上昇し、位相遅れ信号６１２
−dwnがローレベルとなれば低電位側に電流を流すこと
でバイアス電圧６１４の電位が低下する。更に６１２−
upがハイレベル、６１２−dwnがローレベルの場合は何
れのソース側も電流を流さないため、バイアス電圧６１
４は変化しない。以上のような動作によって生成された
バイアス電圧６１４はループフィルタ６１５によって高
周波成分を取り除いた後、ＶＣＯ回路６１７に入力す
る。
２−up、位相遅れ信号６１２−dwnは、チャージポンプ
回路６１３に入力する。チャージポンプ回路６１３は、
図６に示すように、位相進み信号６１２−upはソース側
を高電位レベルとしたＰＭＯＳのゲートに入力し、位相
遅れ信号６１２−dwnはソース側を低電位レベルとした
ＮＭＯＳのゲートに入力する。前記ＰＭＯＳとＮＭＯＳ
のドレイン側は接続し、そのノードからバイアス電圧６
１４を得ている。従って、位相進み信号６１２−upがロ
ーレベルとなれば高電位側から電流を流れこむことでバ
イアス電圧６１４の電位が上昇し、位相遅れ信号６１２
−dwnがローレベルとなれば低電位側に電流を流すこと
でバイアス電圧６１４の電位が低下する。更に６１２−
upがハイレベル、６１２−dwnがローレベルの場合は何
れのソース側も電流を流さないため、バイアス電圧６１
４は変化しない。以上のような動作によって生成された
バイアス電圧６１４はループフィルタ６１５によって高
周波成分を取り除いた後、ＶＣＯ回路６１７に入力す
る。
【００３１】次に、このＶＣＯ回路６１７の動作につい
て説明する。ＶＣＯ回路６１７は図１１に示すように、
バイアス電圧と発振周波数の間に線形性を有している。
従ってバイアス電圧６１４がＶＬとＶＨの範囲において
は、バイアス電圧がＶ１からＶ２に変化した場合の周波
数変化とＶ２からＶ１に変化した場合の周波数変化は等
しくなる。
て説明する。ＶＣＯ回路６１７は図１１に示すように、
バイアス電圧と発振周波数の間に線形性を有している。
従ってバイアス電圧６１４がＶＬとＶＨの範囲において
は、バイアス電圧がＶ１からＶ２に変化した場合の周波
数変化とＶ２からＶ１に変化した場合の周波数変化は等
しくなる。
【００３２】以上のＶＣＯ回路６１７によって発生した
信号が再生転送クロック１０９として、クロック再生回
路から出力すると共に、前記エッジ比較回路６０７にフ
ィードバックすると共に、反転回路６０４を介してエッ
ジ比較回路６０８にもフィードバックする。
信号が再生転送クロック１０９として、クロック再生回
路から出力すると共に、前記エッジ比較回路６０７にフ
ィードバックすると共に、反転回路６０４を介してエッ
ジ比較回路６０８にもフィードバックする。
【００３３】以上の動作を結果、クロック再生回路１０
７の入力における入力転送クロック１０２として、デュ
ーティーｔ0／Ｔ0％（Ｔ0は入力信号の１周期分の期
間、ｔ0はハイレベルの期間）の信号が入力した場合、
図１２に示すように、比較信号６１９は、入力転送クロ
ック１０２の立ち上がりに対してｔｒｍ期間速く立ち上
がり、１０２の立ち下がりに対してｔｆｍ期間遅く立ち
下がる。この時、ｔｒｍとｔｆｍはＶＣＯ回路６１７の
特性から等しくなり、従ってｔｒｍ＝ｔｆｍ＝（Ｔ0-t
0)/2となり、比較信号６１９はデューティー50%で、入
力転送クロック１０２に対して前後に同じ幅だけ遅延時
間の変化した信号となり、これを反転した再生転送クロ
ック１０９も同様となる。
７の入力における入力転送クロック１０２として、デュ
ーティーｔ0／Ｔ0％（Ｔ0は入力信号の１周期分の期
間、ｔ0はハイレベルの期間）の信号が入力した場合、
図１２に示すように、比較信号６１９は、入力転送クロ
ック１０２の立ち上がりに対してｔｒｍ期間速く立ち上
がり、１０２の立ち下がりに対してｔｆｍ期間遅く立ち
下がる。この時、ｔｒｍとｔｆｍはＶＣＯ回路６１７の
特性から等しくなり、従ってｔｒｍ＝ｔｆｍ＝（Ｔ0-t
0)/2となり、比較信号６１９はデューティー50%で、入
力転送クロック１０２に対して前後に同じ幅だけ遅延時
間の変化した信号となり、これを反転した再生転送クロ
ック１０９も同様となる。
【００３４】以上によって生成されたラッチクロック１
０８及び再生転送クロック１０９に基づきデータドライ
バ１０１は動作を行う。そこで、本ラッチクロック及び
再生転送クロックを用いた場合のデータ取り込み方法に
ついて図１３を用いて説明する。
０８及び再生転送クロック１０９に基づきデータドライ
バ１０１は動作を行う。そこで、本ラッチクロック及び
再生転送クロックを用いた場合のデータ取り込み方法に
ついて図１３を用いて説明する。
【００３５】前段のデータドライバから出力される出力
転送クロック１１７及び表示データ１１９のデューティ
ーが５０％であった場合においても、入出力バッファや
伝送線のインピーダンスによって、自段に入力する入力
転送クロック１０２及び入力表示データ１０３はデュー
ティーが変化する。しかしながら、入出力バッファの駆
動能力及び伝送線のインピーダンスが何れの伝送路でも
等しい場合、図１３に示すように、転送クロックが立ち
上がりにおいてｔｄｒ秒遅延し、立ち下がりにおいてｔ
ｄｆ秒遅延する場合、表示データにおいても立ち上がり
ではｔｄｒ秒遅延し、立ち下がりでｔｄｆ秒遅延するこ
ととなり、即ち１周期Ｔ0に対して、デューティーは５
０％であったものが、（５０＋（Ｔｄｆ−Ｔｄｒ）／Ｔ
0）％に変化する。ここで、図１において、入力表示デ
ータ１０３はラッチ回路１１４で再生転送クロック１０
９によってラッチすることとなるが、仮に入力転送クロ
ック１０２でラッチするとした場合、セットアップ／ホ
ールド時間マージンは、Tdr>Tdfの場合、図１３からク
ロック立ち下がりエッジにおいてセットアップ時間のマ
ージンはTrsuのままであるが、ホールド時間のマージン
はTrho'=Trho-(Tdr-Tdf)となる。これに対して、立ち下
がりエッジにおいてセットアップ時間のマージンはTfs
u'=Tfsu-(Tdr-Tdf)となる。立ち上がり時と立ち下がり
時では同時にセットアップ／ホールド時間のマージンを
満たす必要があるため、回路としてのセットアップ時間
のマージンはTsu'=Tfsu-(Tdr-Tdf)、ホールド時間のマ
ージンはTho'=Trho-(Tdr-Tdf)となる。
転送クロック１１７及び表示データ１１９のデューティ
ーが５０％であった場合においても、入出力バッファや
伝送線のインピーダンスによって、自段に入力する入力
転送クロック１０２及び入力表示データ１０３はデュー
ティーが変化する。しかしながら、入出力バッファの駆
動能力及び伝送線のインピーダンスが何れの伝送路でも
等しい場合、図１３に示すように、転送クロックが立ち
上がりにおいてｔｄｒ秒遅延し、立ち下がりにおいてｔ
ｄｆ秒遅延する場合、表示データにおいても立ち上がり
ではｔｄｒ秒遅延し、立ち下がりでｔｄｆ秒遅延するこ
ととなり、即ち１周期Ｔ0に対して、デューティーは５
０％であったものが、（５０＋（Ｔｄｆ−Ｔｄｒ）／Ｔ
0）％に変化する。ここで、図１において、入力表示デ
ータ１０３はラッチ回路１１４で再生転送クロック１０
９によってラッチすることとなるが、仮に入力転送クロ
ック１０２でラッチするとした場合、セットアップ／ホ
ールド時間マージンは、Tdr>Tdfの場合、図１３からク
ロック立ち下がりエッジにおいてセットアップ時間のマ
ージンはTrsuのままであるが、ホールド時間のマージン
はTrho'=Trho-(Tdr-Tdf)となる。これに対して、立ち下
がりエッジにおいてセットアップ時間のマージンはTfs
u'=Tfsu-(Tdr-Tdf)となる。立ち上がり時と立ち下がり
時では同時にセットアップ／ホールド時間のマージンを
満たす必要があるため、回路としてのセットアップ時間
のマージンはTsu'=Tfsu-(Tdr-Tdf)、ホールド時間のマ
ージンはTho'=Trho-(Tdr-Tdf)となる。
【００３６】これに対して、本実施例を適用した場合の
再生転送クロックにおいては、デューティーが50％とな
り、且つ立ち上がり／立ち下がりにおいて、入力転送ク
ロックと比較して、立ち上がりでは(Tdr-Tdf)/2秒速く
立ち上がり、立ち下がりでは(Tdr-Tdf)/2秒遅く立ち下
がるため、立ち上がりでのセットアップ／ホールド時間
のマージンはそれぞれTrsu"=Trsu-(Tdr-Tdf)/2,Thsu"=T
fsu'+(Tdr-Tdf)/2=Tfsu-(Tdr-Tdf)/2、立ち下がりでの
セットアップ／ホールド時間のマージンはTfsu"=Tfsu'+
(Tdr-Tdf)/2=Tfsu-(Tdr-Tdf)/2、Tfho"=Tfsu-(Tdr-Tdf)
/2となり、セットアップ／ホールド時間のマージンはク
ロックの立ち上がり／立ち下がりでの差が無くなり、セ
ットアップ／ホールド時間の両方において(Tdr-Tdf)/2
秒のマージンが発生し、その分高速伝送が可能となる。
再生転送クロックにおいては、デューティーが50％とな
り、且つ立ち上がり／立ち下がりにおいて、入力転送ク
ロックと比較して、立ち上がりでは(Tdr-Tdf)/2秒速く
立ち上がり、立ち下がりでは(Tdr-Tdf)/2秒遅く立ち下
がるため、立ち上がりでのセットアップ／ホールド時間
のマージンはそれぞれTrsu"=Trsu-(Tdr-Tdf)/2,Thsu"=T
fsu'+(Tdr-Tdf)/2=Tfsu-(Tdr-Tdf)/2、立ち下がりでの
セットアップ／ホールド時間のマージンはTfsu"=Tfsu'+
(Tdr-Tdf)/2=Tfsu-(Tdr-Tdf)/2、Tfho"=Tfsu-(Tdr-Tdf)
/2となり、セットアップ／ホールド時間のマージンはク
ロックの立ち上がり／立ち下がりでの差が無くなり、セ
ットアップ／ホールド時間の両方において(Tdr-Tdf)/2
秒のマージンが発生し、その分高速伝送が可能となる。
【００３７】次に第二の実施例として、第一の実施例と
は異なる構成のクロック再生回路を用いた場合につい
て、図１、図１４〜２１を用いて説明する。
は異なる構成のクロック再生回路を用いた場合につい
て、図１、図１４〜２１を用いて説明する。
【００３８】図１４は第二の実施例におけるクロック再
生回路の構成を示すブロック図である。１４０１は第一
遅延回路であり、入力転送クロック１０２のハイレベル
幅の半分だけ位相を遅延し、遅延転送クロック（１）１
４０２を生成する。１４０３はデューティー再生回路で
あり、遅延転送クロック（１）１４０２の立ち上がりと
同期して、デューティーを５０％とした再生転送クロッ
ク（１）１４０４を生成する。１４０５は第二遅延回路
であり、第一遅延回路（１）１４０１と同様の機能を有
することで、再生転送クロック（１）１４０４のハイレ
ベル幅の半分だけ位相を遅延し、再生転送クロック１０
８を生成する。１４０６は排他的論理和回路であり、再
生転送クロック（１）と再生転送クロック１０８の排他
的論理和演算を行うことで、ラッチクロック１０９を生
成する。
生回路の構成を示すブロック図である。１４０１は第一
遅延回路であり、入力転送クロック１０２のハイレベル
幅の半分だけ位相を遅延し、遅延転送クロック（１）１
４０２を生成する。１４０３はデューティー再生回路で
あり、遅延転送クロック（１）１４０２の立ち上がりと
同期して、デューティーを５０％とした再生転送クロッ
ク（１）１４０４を生成する。１４０５は第二遅延回路
であり、第一遅延回路（１）１４０１と同様の機能を有
することで、再生転送クロック（１）１４０４のハイレ
ベル幅の半分だけ位相を遅延し、再生転送クロック１０
８を生成する。１４０６は排他的論理和回路であり、再
生転送クロック（１）と再生転送クロック１０８の排他
的論理和演算を行うことで、ラッチクロック１０９を生
成する。
【００３９】図１５は第一遅延回路１４０１の構成を示
す図である。１５０１−１、２は同一の構成からなる遅
延回路であり、共に遅延制御信号１５０２に基づき入力
信号を遅延させる。ここでは、遅延回路１５０１−１は
入力転送クロック１０２を遅延することで、遅延転送ク
ロック（１）１４０２を生成し、遅延回路１５０１−２
は遅延転送クロック（１）１４０２を遅延することで、
遅延転送クロック（２）１５０３を生成する。１５０４
は反転回路、１５０５は反転回路１５０４によって生成
された入力転送クロック１０２の反転信号である。１５
０６はエッジ比較回路であり、遅延転送クロック（２）
１５０３と反転信号１５０５の立ち上がりエッジの位相
差を判定し、その結果を位相進み信号１５０７-up、位
相遅れ信号１５０７-dwnとして出力する。１５０８は遅
延回路、１５０９は反転信号１５０５の遅延信号であ
る。１５１０はアップ／ダウンカウンタであり、遅延信
号１５０９に同期して、位相進み信号１５０７-upが有
効である場合はカウントアップを行い、位相遅れ信号１
５０７-dwnが有効である場合はカウントダウンを行い、
結果をカウント信号１５１１として生成する。１５１２
はデコーダであり、ｎビットからなるカウント信号１５
１１を、２＾ｎビットのうち１ビットのみが有効となる
遅延制御信号１５０２に変換する。
す図である。１５０１−１、２は同一の構成からなる遅
延回路であり、共に遅延制御信号１５０２に基づき入力
信号を遅延させる。ここでは、遅延回路１５０１−１は
入力転送クロック１０２を遅延することで、遅延転送ク
ロック（１）１４０２を生成し、遅延回路１５０１−２
は遅延転送クロック（１）１４０２を遅延することで、
遅延転送クロック（２）１５０３を生成する。１５０４
は反転回路、１５０５は反転回路１５０４によって生成
された入力転送クロック１０２の反転信号である。１５
０６はエッジ比較回路であり、遅延転送クロック（２）
１５０３と反転信号１５０５の立ち上がりエッジの位相
差を判定し、その結果を位相進み信号１５０７-up、位
相遅れ信号１５０７-dwnとして出力する。１５０８は遅
延回路、１５０９は反転信号１５０５の遅延信号であ
る。１５１０はアップ／ダウンカウンタであり、遅延信
号１５０９に同期して、位相進み信号１５０７-upが有
効である場合はカウントアップを行い、位相遅れ信号１
５０７-dwnが有効である場合はカウントダウンを行い、
結果をカウント信号１５１１として生成する。１５１２
はデコーダであり、ｎビットからなるカウント信号１５
１１を、２＾ｎビットのうち１ビットのみが有効となる
遅延制御信号１５０２に変換する。
【００４０】図１６は遅延回路１５０１の構成を示す図
である。遅延回路１５０１は、２＾ｎ個からなる遅延回
路１６０１−１〜１６０１−２＾ｎを有し、入力である
入力転送クロック１０２を２＾ｎ段階に遅延し、遅延信
号１６０２−１〜１６０２−２＾ｎを生成する。１６０
３−１〜１６０３−２＾ｎはスイッチング回路であり、
２＾ｎビットからなる遅延制御信号１５０２に基づき多
くとも一つのスイッチング回路をオン状態とすること
で、出力である遅延転送クロック（１）１４０２を得
る。尚、遅延回路１５０１−１と１５０２−２は同等の
回路からなる。
である。遅延回路１５０１は、２＾ｎ個からなる遅延回
路１６０１−１〜１６０１−２＾ｎを有し、入力である
入力転送クロック１０２を２＾ｎ段階に遅延し、遅延信
号１６０２−１〜１６０２−２＾ｎを生成する。１６０
３−１〜１６０３−２＾ｎはスイッチング回路であり、
２＾ｎビットからなる遅延制御信号１５０２に基づき多
くとも一つのスイッチング回路をオン状態とすること
で、出力である遅延転送クロック（１）１４０２を得
る。尚、遅延回路１５０１−１と１５０２−２は同等の
回路からなる。
【００４１】図１７はエッジ比較回路の構成を示す図で
あり、１７０１−１、１７０１−２は遅延回路、１７０
２−１、１７０２−２はラッチ回路である。図１７に示
す構成によってエッジ比較回路１５０６は、遅延転送ク
ロック（２）１５０３に対して、反転信号１５０５が遅
延回路１７０１−１における遅延分よりも位相が進んで
いる場合には１５０７−upがハイレベルとなり、逆に反
転信号１５０５に対して、遅延転送クロック（２）１５
０３が遅延回路１７０１−２における遅延分よりも位相
が進んでいる場合には１５０７−dwnがハイレベルとな
る。
あり、１７０１−１、１７０１−２は遅延回路、１７０
２−１、１７０２−２はラッチ回路である。図１７に示
す構成によってエッジ比較回路１５０６は、遅延転送ク
ロック（２）１５０３に対して、反転信号１５０５が遅
延回路１７０１−１における遅延分よりも位相が進んで
いる場合には１５０７−upがハイレベルとなり、逆に反
転信号１５０５に対して、遅延転送クロック（２）１５
０３が遅延回路１７０１−２における遅延分よりも位相
が進んでいる場合には１５０７−dwnがハイレベルとな
る。
【００４２】図１８は第一遅延回路の動作を示すタイミ
ング図である。
ング図である。
【００４３】図１９はデューティー再生回路１４０３の
構成を示す図である。１９０１−１、２は同一の構成か
らなる遅延回路であり、共に遅延制御信号１９０２に基
づき入力信号を遅延させる。ここでは、遅延回路１９０
１−１は遅延転送クロック（１）１４０２を遅延するこ
とで、クリア信号１９０３を生成し、遅延回路１５０１
−２はクリア信号１９０３を遅延することで、遅延転送
クロック（３）１９０４を生成する。１９０５はエッジ
比較回路であり、例えば図１７において示した回路と同
様の機能を有し、遅延転送クロック（３）１９０４と遅
延転送クロック（１）１４０２の位相差の比較を行い、
その結果を位相進み信号１９０６-up、位相遅れ信号１
９０６-dwnとして出力する。１９０７は遅延回路、１９
０８は遅延回路１９０７で遅延した遅延転送クロック
（１）１４０２の遅延信号である。１９１０はアップ／
ダウンカウンタであり、遅延信号１９０８に同期して、
位相進み信号１９０６-upが有効である場合はカウント
アップを行い、位相遅れ信号１９０６-dwnが有効である
場合はカウントダウンを行い、結果をカウント信号１９
１１を生成する。１９１２はデコーダであり、ｎビット
からなるカウント信号１９１１を、２＾ｎビットのうち
１ビットのみが有効となる遅延制御信号１９０２に変換
する。１９１３はエッジクリア機能付きのラッチ回路で
あり、遅延転送クロック（１）１４０２に同期してハイ
レベル電圧をラッチすると共に、クリア信号１９０３の
立ち下がりで非同期のクリア動作を行い、再生転送クロ
ック１０８を生成する。
構成を示す図である。１９０１−１、２は同一の構成か
らなる遅延回路であり、共に遅延制御信号１９０２に基
づき入力信号を遅延させる。ここでは、遅延回路１９０
１−１は遅延転送クロック（１）１４０２を遅延するこ
とで、クリア信号１９０３を生成し、遅延回路１５０１
−２はクリア信号１９０３を遅延することで、遅延転送
クロック（３）１９０４を生成する。１９０５はエッジ
比較回路であり、例えば図１７において示した回路と同
様の機能を有し、遅延転送クロック（３）１９０４と遅
延転送クロック（１）１４０２の位相差の比較を行い、
その結果を位相進み信号１９０６-up、位相遅れ信号１
９０６-dwnとして出力する。１９０７は遅延回路、１９
０８は遅延回路１９０７で遅延した遅延転送クロック
（１）１４０２の遅延信号である。１９１０はアップ／
ダウンカウンタであり、遅延信号１９０８に同期して、
位相進み信号１９０６-upが有効である場合はカウント
アップを行い、位相遅れ信号１９０６-dwnが有効である
場合はカウントダウンを行い、結果をカウント信号１９
１１を生成する。１９１２はデコーダであり、ｎビット
からなるカウント信号１９１１を、２＾ｎビットのうち
１ビットのみが有効となる遅延制御信号１９０２に変換
する。１９１３はエッジクリア機能付きのラッチ回路で
あり、遅延転送クロック（１）１４０２に同期してハイ
レベル電圧をラッチすると共に、クリア信号１９０３の
立ち下がりで非同期のクリア動作を行い、再生転送クロ
ック１０８を生成する。
【００４４】図２０はデューティー再生回路の動作タイ
ミングを示す図である。以上の図面に基づき、第二の実
施例の動作について詳細に説明する。
ミングを示す図である。以上の図面に基づき、第二の実
施例の動作について詳細に説明する。
【００４５】第一の実施例と同じく、データドライバ１
０１に対してはデューティーの変化した入力転送クロッ
ク１０２が入力される。データドライバ１０１において
は前記外部から入力される入力転送クロック１０２は、
図１４に示す本実施例のクロック再生回路１０８におけ
るクロック再生回路１０７に転送される。ここでクロッ
ク再生回路の動作について、図１５〜２０を用いて説明
する。
０１に対してはデューティーの変化した入力転送クロッ
ク１０２が入力される。データドライバ１０１において
は前記外部から入力される入力転送クロック１０２は、
図１４に示す本実施例のクロック再生回路１０８におけ
るクロック再生回路１０７に転送される。ここでクロッ
ク再生回路の動作について、図１５〜２０を用いて説明
する。
【００４６】図１５において、入力転送クロック１０２
は遅延回路１５０１−１に転送される。遅延回路１５０
１−１は、図１６に示す構成であり、２＾ｎ個の遅延回
路１６０１−１〜１６０１−２＾ｎを用いることで、入
力転送クロック１０２を２＾ｎ段階に遅延させている。
以上の回路によって生成された２＾ｎ段階の遅延信号１
６０２−１〜１６０２−２＾ｎから、遅延制御信号１５
０２によってスイッチング回路１６０３−１〜１６０３
−２＾ｎのうち、只一つのスイッチング回路が選択され
ることによって、遅延転送クロック（１）１４０２が生
成される。このようにして生成された遅延転送クロック
（１）１４０２は遅延回路１５０１−２に入力する。こ
こで遅延回路１５０１−２は遅延回路１５０１−１と全
く等しい回路であり、遅延制御信号は共通なため、遅延
回路１５０１−１の遅延時間と遅延回路１５０１−２の
遅延時間は等しくなる。このように遅延回路１５０１−
２を介することで、遅延転送クロック（２）１５０３を
生成する。遅延転送クロック（２）１５０３と前記反転
信号１５０５はエッジ比較回路１５０６に入力する。エ
ッジ比較回路１５０６は、図１７に示すような構成であ
り、入力信号同士の位相差が、遅延回路１７０１−１と
１７０１−２によって決定される遅延時間の範囲内にあ
れば、即ちデジタル的に１５０３と１５０５の位相差が
周期の倍数となったとみなされ、位相進み信号１５０７
-upと位相遅れ信号１５０７-dwnは共にロウレベルとな
り、入力転送クロック（２）１５０３が反転信号１５０
５に対して遅延回路１７０１−１による遅延時間分より
も進んでいれば１５０７−upがハイレベル、反転信号１
５０５が入力転送クロック（２）１５０３に対して遅延
回路１７０１−２による遅延時間分よりも進んでいれば
１５０７−dwnがハイレベルとなる。尚、この回路は実
質的に第一の実施例におけるエッジ比較回路６０７、６
０８と同等の意味を有するが、本実施例においては位相
差の幅に関する情報は大きな意味をゆうしないため、図
１７に示した回路を用いることができる。
は遅延回路１５０１−１に転送される。遅延回路１５０
１−１は、図１６に示す構成であり、２＾ｎ個の遅延回
路１６０１−１〜１６０１−２＾ｎを用いることで、入
力転送クロック１０２を２＾ｎ段階に遅延させている。
以上の回路によって生成された２＾ｎ段階の遅延信号１
６０２−１〜１６０２−２＾ｎから、遅延制御信号１５
０２によってスイッチング回路１６０３−１〜１６０３
−２＾ｎのうち、只一つのスイッチング回路が選択され
ることによって、遅延転送クロック（１）１４０２が生
成される。このようにして生成された遅延転送クロック
（１）１４０２は遅延回路１５０１−２に入力する。こ
こで遅延回路１５０１−２は遅延回路１５０１−１と全
く等しい回路であり、遅延制御信号は共通なため、遅延
回路１５０１−１の遅延時間と遅延回路１５０１−２の
遅延時間は等しくなる。このように遅延回路１５０１−
２を介することで、遅延転送クロック（２）１５０３を
生成する。遅延転送クロック（２）１５０３と前記反転
信号１５０５はエッジ比較回路１５０６に入力する。エ
ッジ比較回路１５０６は、図１７に示すような構成であ
り、入力信号同士の位相差が、遅延回路１７０１−１と
１７０１−２によって決定される遅延時間の範囲内にあ
れば、即ちデジタル的に１５０３と１５０５の位相差が
周期の倍数となったとみなされ、位相進み信号１５０７
-upと位相遅れ信号１５０７-dwnは共にロウレベルとな
り、入力転送クロック（２）１５０３が反転信号１５０
５に対して遅延回路１７０１−１による遅延時間分より
も進んでいれば１５０７−upがハイレベル、反転信号１
５０５が入力転送クロック（２）１５０３に対して遅延
回路１７０１−２による遅延時間分よりも進んでいれば
１５０７−dwnがハイレベルとなる。尚、この回路は実
質的に第一の実施例におけるエッジ比較回路６０７、６
０８と同等の意味を有するが、本実施例においては位相
差の幅に関する情報は大きな意味をゆうしないため、図
１７に示した回路を用いることができる。
【００４７】位相進み信号１５０７-upと位相遅れ信号
１５０７-dwnは遅延信号１５０９と共にアップ／ダウン
カウンタ１５１０に入力する。アップ／ダウンカウンタ
１５１０は位相進み信号１５０７-upがハイレベルであ
る場合にはカウントアップ動作を、位相遅れ信号１５０
７-dwnがハイレベルである場合にはカウントダウン動作
を遅延信号１５０９に基づき行う。従って、図１８の動
作タイミング図に示すように、位相進み信号１５０７−
upがハイレベルであるときは、カウント信号１５１１は
３、４、５とカウントアップ動作を行い、１５０７−u
p、１５０７−dwnが共にロウレベルとなると、カウント
動作を停止し、その計数値を保持する。以上のようにし
て生成されたｎビットのカウント信号１５１１はデコー
ダ１５１２で、２＾ｎビットにデコードされ、遅延制御
信号１５０２を生成する。以上の動作によって、入力転
送クロック１０２の立ち上がりに対して遅延信号（３）
１５０３の立ち上がりエッジがある範囲内に入ることで
立ち上がりエッジが一致したとみなされる場合には、そ
の状態を保持することができる。
１５０７-dwnは遅延信号１５０９と共にアップ／ダウン
カウンタ１５１０に入力する。アップ／ダウンカウンタ
１５１０は位相進み信号１５０７-upがハイレベルであ
る場合にはカウントアップ動作を、位相遅れ信号１５０
７-dwnがハイレベルである場合にはカウントダウン動作
を遅延信号１５０９に基づき行う。従って、図１８の動
作タイミング図に示すように、位相進み信号１５０７−
upがハイレベルであるときは、カウント信号１５１１は
３、４、５とカウントアップ動作を行い、１５０７−u
p、１５０７−dwnが共にロウレベルとなると、カウント
動作を停止し、その計数値を保持する。以上のようにし
て生成されたｎビットのカウント信号１５１１はデコー
ダ１５１２で、２＾ｎビットにデコードされ、遅延制御
信号１５０２を生成する。以上の動作によって、入力転
送クロック１０２の立ち上がりに対して遅延信号（３）
１５０３の立ち上がりエッジがある範囲内に入ることで
立ち上がりエッジが一致したとみなされる場合には、そ
の状態を保持することができる。
【００４８】ここで、遅延回路１５０１−１と１５０１
−２は同じ回路であるため、遅延回路１５０１−１で生
成される遅延転送クロック（１）１４０２の立ち上がり
エッジは入力転送クロック１０２のハイレベル期間の半
分ずれた位置となる。
−２は同じ回路であるため、遅延回路１５０１−１で生
成される遅延転送クロック（１）１４０２の立ち上がり
エッジは入力転送クロック１０２のハイレベル期間の半
分ずれた位置となる。
【００４９】次にデューティ再生回路１４０３の動作に
ついて、図１９、２０を用いて説明する。図１９におい
て、遅延転送クロック（１）１４０２はラッチ回路１９
１３と共に遅延回路１９０１−１に転送される。遅延回
路１９０１−１は遅延回路１５０１−１と同じく図１６
に示す構成であり、遅延制御信号１９０２によって、只
一つのスイッチング回路が選択されることによって、リ
セット信号１９０３が生成される。このようにして生成
されたリセット信号１９０３はラッチ回路１９１３のク
リア信号として適用されると共に、遅延回路１９０１−
２に入力する。ここで遅延回路１９０１−１と１９０１
−２と全く等しい回路であり、遅延制御信号は共通なた
め、遅延回路１９０１−１の遅延時間と遅延回路１９０
１−２の遅延時間は等しくなる。ここで遅延制御信号１
９０２の生成方法は、図１５を用いて説明した第一遅延
回路１４０１の場合と同等である。ラッチ回路１９１３
は、遅延転送クロック（１）１４０２の立ち上がりエッ
ジでハイレベルをラッチし、クリア信号１９０３の立ち
上がりでロウレベルにクリアされるため、その出力であ
る再生転送信号１０８は、図２０に示すように入力転送
信号１０２と等しい周期であり、且つデューティーが５
０％である信号となる。更に、遅延転送クロック（１）
１４０２は入力転送クロック１０２に対してハイレベル
幅の半周期分位相がずれているため、再生転送クロック
１０８も又、入力転送クロック１０２のハイレベル幅の
半周期分位相がずれ、目的の信号を生成することが可能
となる。このようにして生成された再生転送クロック１
０８は更に第二遅延回路１４０５に入力する。第二遅延
回路１４０５は第一遅延回路１４０１と全く同様の機能
を有し、入力信号のハイレベルの半周期分ずらした信号
を出力する。ここで第二遅延回路１４０５の入力信号と
なる再生転送クロック１４０４は、デューティーが５０
％であるため、再生転送クロック１０８は再生転送クロ
ック１４０４に対して１／４周期分位相のずれた信号と
なり、前記２信号を排他的論理和回路１４０６でＥＸＯ
Ｒ演算することで、ラッチクロック１０９の生成を行
う。
ついて、図１９、２０を用いて説明する。図１９におい
て、遅延転送クロック（１）１４０２はラッチ回路１９
１３と共に遅延回路１９０１−１に転送される。遅延回
路１９０１−１は遅延回路１５０１−１と同じく図１６
に示す構成であり、遅延制御信号１９０２によって、只
一つのスイッチング回路が選択されることによって、リ
セット信号１９０３が生成される。このようにして生成
されたリセット信号１９０３はラッチ回路１９１３のク
リア信号として適用されると共に、遅延回路１９０１−
２に入力する。ここで遅延回路１９０１−１と１９０１
−２と全く等しい回路であり、遅延制御信号は共通なた
め、遅延回路１９０１−１の遅延時間と遅延回路１９０
１−２の遅延時間は等しくなる。ここで遅延制御信号１
９０２の生成方法は、図１５を用いて説明した第一遅延
回路１４０１の場合と同等である。ラッチ回路１９１３
は、遅延転送クロック（１）１４０２の立ち上がりエッ
ジでハイレベルをラッチし、クリア信号１９０３の立ち
上がりでロウレベルにクリアされるため、その出力であ
る再生転送信号１０８は、図２０に示すように入力転送
信号１０２と等しい周期であり、且つデューティーが５
０％である信号となる。更に、遅延転送クロック（１）
１４０２は入力転送クロック１０２に対してハイレベル
幅の半周期分位相がずれているため、再生転送クロック
１０８も又、入力転送クロック１０２のハイレベル幅の
半周期分位相がずれ、目的の信号を生成することが可能
となる。このようにして生成された再生転送クロック１
０８は更に第二遅延回路１４０５に入力する。第二遅延
回路１４０５は第一遅延回路１４０１と全く同様の機能
を有し、入力信号のハイレベルの半周期分ずらした信号
を出力する。ここで第二遅延回路１４０５の入力信号と
なる再生転送クロック１４０４は、デューティーが５０
％であるため、再生転送クロック１０８は再生転送クロ
ック１４０４に対して１／４周期分位相のずれた信号と
なり、前記２信号を排他的論理和回路１４０６でＥＸＯ
Ｒ演算することで、ラッチクロック１０９の生成を行
う。
【００５０】以上のによって、入力転送クロック１０２
に対して、周期が等しくデューティーが５０％であり、
且つ入力転送クロック１０２のデューティー差の半分の
時間だけ速く（又は遅く）立ち上がり、遅く（又は速
く）立ち下がる信号を生成することが可能となり、従っ
て第一の実施例と同等の効果を有する再生転送クロック
をデジタル回路のみで構成することが可能となる。
に対して、周期が等しくデューティーが５０％であり、
且つ入力転送クロック１０２のデューティー差の半分の
時間だけ速く（又は遅く）立ち上がり、遅く（又は速
く）立ち下がる信号を生成することが可能となり、従っ
て第一の実施例と同等の効果を有する再生転送クロック
をデジタル回路のみで構成することが可能となる。
【００５１】尚、本発明においては液晶表示装置におい
て、特にデータドライバを直列に接続したカスケード接
続に限って説明してきたが、本発明は勿論これに限った
ことはなく、データドライバを並列に接続した方式にお
いても適用することが可能である。さらに本発明は液晶
表示装置に限ることはなく、伝送線や入出力バッファを
有することでデータのデューティーが変化する恐れのあ
る全ての装置に対して適用可能であることは言うまでも
ない。
て、特にデータドライバを直列に接続したカスケード接
続に限って説明してきたが、本発明は勿論これに限った
ことはなく、データドライバを並列に接続した方式にお
いても適用することが可能である。さらに本発明は液晶
表示装置に限ることはなく、伝送線や入出力バッファを
有することでデータのデューティーが変化する恐れのあ
る全ての装置に対して適用可能であることは言うまでも
ない。
【００５２】
【発明の効果】以上で説明したように、本発明によれ
ば、データドライバに転送クロックの再生回路を設ける
ことによって、自段のドライバにおいて表示データの取
り込みを容易なものとすると共に、次段のドライバへ転
送信号及び表示データのデューティーを変えることなく
転送することが可能となることから、より多くのデータ
ドライバを接続することができ、更に表示データのセッ
トアップ／ホールドマージンを増加させることが可能と
なることから、転送周波数を上昇させることが可能とな
り、これらによって低価格化を実現できるカスケード方
式の液晶表示装置においても大画面化、高精細化を実現
できる。
ば、データドライバに転送クロックの再生回路を設ける
ことによって、自段のドライバにおいて表示データの取
り込みを容易なものとすると共に、次段のドライバへ転
送信号及び表示データのデューティーを変えることなく
転送することが可能となることから、より多くのデータ
ドライバを接続することができ、更に表示データのセッ
トアップ／ホールドマージンを増加させることが可能と
なることから、転送周波数を上昇させることが可能とな
り、これらによって低価格化を実現できるカスケード方
式の液晶表示装置においても大画面化、高精細化を実現
できる。
【図１】第一の実施例におけるデータドライバの構成を
示すブロック図
示すブロック図
【図２】従来例におけるデータドライバの構成を示すブ
ロック図
ロック図
【図３】データバスにおける信号波形の変化を示す図
【図４】従来例のデータバスにおける信号波形の変化を
示す図
示す図
【図５】本発明における液晶表示装置の構成を示す図
【図６】クロック再生回路の構成を示す図
【図７】位相比較回路の構成を示す図
【図８】位相比較回路の動作を示す図
【図９】エッジ判別回路の構成を示す図
【図１０】ＶＣＯの構成を示す図
【図１１】バイアス電圧とＶＣＯ発振周波数の関係を示
す図
す図
【図１２】クロック再生回路のタイミング関係を示す図
【図１３】データドライバのタイミング関係を示す図
【図１４】第二の実施例におけるクロック再生回路の構
成を示す図
成を示す図
【図１５】第一遅延回路の構成を示す図
【図１６】遅延回路の構成を示す図
【図１７】エッジ比較回路の構成を示す図
【図１８】第一遅延回路の動作を示すタイミング図
【図１９】デューティー再生回路の構成を示す図
【図２０】デューティー再生回路の動作を示すタイミン
グ図
グ図
１０１…データドライバ、１０２…入力転送クロック、
１０３…入力表示データ、１０４…入力イネーブル信
号、１０５…入力液晶印加信号、１０６…入力液晶基準
電圧、１０７…クロック再生回路、１０８…再生転送ク
ロック、１０９…ラッチクロック、１１０…イネーブル
制御回路、１１１…ラッチアドレス開始信号、１１２…
出力開始信号、１１３…出力イネーブル信号、１１４…
ラッチ回路、１１５…表示データ、１１６…出力バッフ
ァ、１１７…出力転送クロック、１１８…出力バッフ
ァ、１１９…出力表示データ、１２０…ラッチアドレス
生成回路、１２１…ラッチアドレス、１２２…ラッチ回
路（１）、１２３…表示データ、１２４…ラッチ回路
（２）、１２５…表示データ、１２６…液晶駆動回路、
１２７…液晶印加電圧、１２８…出力液晶印加信号、１
２９…出力液晶基準電圧、２０１…データドライバ、２
０２…入力バッファ、２０３…出力バッファ、２０４…
ＤＲＥＶ信号、２０５…表示データ、２０６…データ転
送クロック、５０１…液晶表示装置、５０２…液晶コン
トローラ、５０３−１〜５０３−８…データドライバ、
５０４−１〜５０４−３…ゲートドライバ、５０５−１
〜５０５−８…データドライバ信号群、５０６−１〜５
０６−３…ゲートドライバ信号群、６０１…入力バッフ
ァ、６０２…入力バッファ、６０１の出力、６０３…反
転回路、６０４…反転回路、６０５…反転回路６０３で
反転した信号、６０６…反転回路６０４で反転した信
号、６０７…エッジ比較回路、６０８…エッジ比較回
路、６０９-up…エッジ比較回路６０７の位相進み信
号、６０９-dwn…エッジ比較回路６０７の位相遅れ信
号、６１０-up…エッジ比較回路６０８の位相進み信
号、６１０-dwn…エッジ比較回路６０８の位相遅れ信
号、６１１…エッジ判別回路、６１２-up…エッジ判別
回路６１１の位相進み信号、６１２-dwn…エッジ判別回
路６１１の位相遅れ信号、６１３…チャージポンプ回
路、６１４…バイアス電圧、６１５…ループフィルタ、
６１６…バイアス電圧、６１７…ＶＣＯ、６１８…分周
回路、６１９…比較信号、６２０…反転回路 ９０１−１〜９０１−３…論理和回路、９０２…反転回
路、１００１…電流制御反転回路、１００２…出力バッ
ファ、１４０１…第一遅延回路、１４０２…遅延転送ク
ロック（１）、１４０３…デューティー再生回路、１４
０４…遅延転送クロック（１）、１４０５…第二遅延回
路、１４０６…排他的論理和回路、１５０１−１、２…
遅延回路、１５０２…遅延制御信号、１５０３…遅延転
送クロック（２）、１５０４…反転回路、１５０５…反
転信号、１５０６…エッジ比較回路、１５０７−up…位
相進み信号、１５０７−dwn…位相遅れ信号、１５０８
…遅延回路、１５０９…遅延信号、１５１０…アップ／
ダウンカウンタ、１５１１…カウント信号、１５１２…
デコーダ、１６０１−１〜１６０１−２＾ｎ…遅延回
路、１６０２−１〜１６０２−２＾ｎ…遅延信号、１６
０３−１〜１６０３−２＾ｎ…スイッチング回路、１７
０１−１、２…遅延回路、１７０２−１、２…ラッチ回
路、１９０１−１、２…遅延回路、１９０２…遅延制御
信号、１９０３…クリア信号、１９０４…遅延転送クロ
ック（３）、１９０５…エッジ比較回路、１９０６−up
…位相進み信号、１９０６−dwn…位相遅れ信号、１９
０７…遅延回路、１９０８…遅延信号、１９１０…アッ
プ／ダウンカウンタ、１９１１…カウント信号、１９１
２…デコーダ、１９１３…エッジクリア機能付きラッチ
回路、
１０３…入力表示データ、１０４…入力イネーブル信
号、１０５…入力液晶印加信号、１０６…入力液晶基準
電圧、１０７…クロック再生回路、１０８…再生転送ク
ロック、１０９…ラッチクロック、１１０…イネーブル
制御回路、１１１…ラッチアドレス開始信号、１１２…
出力開始信号、１１３…出力イネーブル信号、１１４…
ラッチ回路、１１５…表示データ、１１６…出力バッフ
ァ、１１７…出力転送クロック、１１８…出力バッフ
ァ、１１９…出力表示データ、１２０…ラッチアドレス
生成回路、１２１…ラッチアドレス、１２２…ラッチ回
路（１）、１２３…表示データ、１２４…ラッチ回路
（２）、１２５…表示データ、１２６…液晶駆動回路、
１２７…液晶印加電圧、１２８…出力液晶印加信号、１
２９…出力液晶基準電圧、２０１…データドライバ、２
０２…入力バッファ、２０３…出力バッファ、２０４…
ＤＲＥＶ信号、２０５…表示データ、２０６…データ転
送クロック、５０１…液晶表示装置、５０２…液晶コン
トローラ、５０３−１〜５０３−８…データドライバ、
５０４−１〜５０４−３…ゲートドライバ、５０５−１
〜５０５−８…データドライバ信号群、５０６−１〜５
０６−３…ゲートドライバ信号群、６０１…入力バッフ
ァ、６０２…入力バッファ、６０１の出力、６０３…反
転回路、６０４…反転回路、６０５…反転回路６０３で
反転した信号、６０６…反転回路６０４で反転した信
号、６０７…エッジ比較回路、６０８…エッジ比較回
路、６０９-up…エッジ比較回路６０７の位相進み信
号、６０９-dwn…エッジ比較回路６０７の位相遅れ信
号、６１０-up…エッジ比較回路６０８の位相進み信
号、６１０-dwn…エッジ比較回路６０８の位相遅れ信
号、６１１…エッジ判別回路、６１２-up…エッジ判別
回路６１１の位相進み信号、６１２-dwn…エッジ判別回
路６１１の位相遅れ信号、６１３…チャージポンプ回
路、６１４…バイアス電圧、６１５…ループフィルタ、
６１６…バイアス電圧、６１７…ＶＣＯ、６１８…分周
回路、６１９…比較信号、６２０…反転回路 ９０１−１〜９０１−３…論理和回路、９０２…反転回
路、１００１…電流制御反転回路、１００２…出力バッ
ファ、１４０１…第一遅延回路、１４０２…遅延転送ク
ロック（１）、１４０３…デューティー再生回路、１４
０４…遅延転送クロック（１）、１４０５…第二遅延回
路、１４０６…排他的論理和回路、１５０１−１、２…
遅延回路、１５０２…遅延制御信号、１５０３…遅延転
送クロック（２）、１５０４…反転回路、１５０５…反
転信号、１５０６…エッジ比較回路、１５０７−up…位
相進み信号、１５０７−dwn…位相遅れ信号、１５０８
…遅延回路、１５０９…遅延信号、１５１０…アップ／
ダウンカウンタ、１５１１…カウント信号、１５１２…
デコーダ、１６０１−１〜１６０１−２＾ｎ…遅延回
路、１６０２−１〜１６０２−２＾ｎ…遅延信号、１６
０３−１〜１６０３−２＾ｎ…スイッチング回路、１７
０１−１、２…遅延回路、１７０２−１、２…ラッチ回
路、１９０１−１、２…遅延回路、１９０２…遅延制御
信号、１９０３…クリア信号、１９０４…遅延転送クロ
ック（３）、１９０５…エッジ比較回路、１９０６−up
…位相進み信号、１９０６−dwn…位相遅れ信号、１９
０７…遅延回路、１９０８…遅延信号、１９１０…アッ
プ／ダウンカウンタ、１９１１…カウント信号、１９１
２…デコーダ、１９１３…エッジクリア機能付きラッチ
回路、
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３３ Ｇ０９Ｇ 3/20 ６３３Ｕ (72)発明者 新田 博幸 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 渡邉 明洋 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 輿 博文 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 恒川 悟 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2H093 NA10 NA32 NA33 NA43 NA51 NA80 NC16 NC22 NC23 NC26 NC27 NC59 NC90 ND32 ND34 ND36 ND52 5C006 AA21 AF50 AF72 BB16 BC02 BC12 BC16 BC20 BF04 BF14 BF26 FA13 FA37 5C080 AA10 BB05 CC03 FF11 JJ02 JJ03 JJ04 JJ05
Claims (5)
- 【請求項１】液晶パネルと、入力される表示データに対
応した階調電圧を前記液晶パネルに印加する複数のデー
タドライバと、前記液晶パネルの走査ラインを順次選択
状態とする走査ドライバと、制御信号及び表示データを
前記データドライバ及び走査ドライバに供給する液晶コ
ントロール回路と、前記液晶コントロール回路及び各デ
ータドライバを直列に接続して、表示データ及び制御信
号を伝送する複数の伝送線路とを備えた液晶表示装置に
おいて、 前記データドライバに入力された表示データと同期した
転送クロックのデューティー比を、前記液晶コントロー
ル回路から出力されたデューティー比に再生する再生回
路と、 前記再生回路から出力されるデューティー比の再生され
た転送クロックに基づき表示データのラッチを行うラッ
チ回路を有するデータドライバを具備することを特徴と
する液晶表示装置。 - 【請求項２】請求項１記載の液晶表示装置において、前
記再生回路は、データドライバに入力する前記データド
ライバに入力する転送クロックとデューティー比の再生
された転送クロックとを比較することで出力を得るフィ
ードバック回路で構成することを特徴とする液晶表示装
置。 - 【請求項３】液晶パネルと、入力される表示データに対
応した階調電圧を前記液晶パネルに印加するデータドラ
イバと、前記液晶パネルの走査ラインを順次選択状態と
する走査ドライバと、制御信号及び表示データを前記デ
ータドライバ及び走査ドライバに供給する液晶コントロ
ール回路を有し、前記液晶コントロール回路とデータド
ライバとは直列に接続して、表示データ及び制御信号の
伝送を行うことを特徴とする液晶表示装置において、 前記データドライバは、その内部において最初に表示デ
ータの取り込みを行う回路のセットアップ／ホールド時
間のマージンを増加すべく、転送クロック及び表示デー
タの変換を行う回路を有し、 前記転送クロック及び表示データの変換回路からの出力
を次段のデータドライバに伝送することを特長とする液
晶表示装置。 - 【請求項４】請求項３記載の液晶表示装置において、前
記セットアップ／ホールド時間のマージンが増加した転
送クロック変換回路からの出力信号の２逓倍信号を生成
する手段を有し、前記２逓倍信号に基づき表示データの
最初の取り込みを行うことを特長とするデータドライバ
を具備する液晶表示装置。 - 【請求項５】液晶パネルと、入力される表示データに対
応した階調電圧を前記液晶パネルに印加するデータドラ
イバと、前記液晶パネルの走査ラインを順次選択状態と
する走査ドライバと、制御信号及び表示データを前記デ
ータドライバ及び走査ドライバに供給する液晶コントロ
ール回路を有し、 前記液晶コントロール回路とデータドライバとは直列に
接続して、表示データ及び制御信号の伝送を行うことを
特徴とする液晶表示装置において、 表示データと同期した転送信号の周期をＴ０、ローレベ
ル期間とハイレベル期間の差をＴｘとする場合、前記デ
ータドライバの内部において、Ｔｒ期間速く立ち上が
り、Ｔｘ−Ｔｒ期間遅く立ち下がる信号を新たに生成し
（但し、Ｔｘ＞０の場合においてＴｘ＞Ｔｒ＞０であ
り、）Ｔｘ＜０の場合において０＞Ｔｒ＞Ｔｘであ
る。、前記内部で新たに生成された信号に基づき前記デ
ータドライバは動作することを特徴とする液晶表示装
置。
Priority Applications (4)
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| US7339582B2 (en) | 2003-01-29 | 2008-03-04 | Nec Electronics Corportion | Display device including a plurality of cascade-connected driver ICs |
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2000
- 2000-07-06 JP JP2000210685A patent/JP2002023710A/ja active Pending
-
2001
- 2001-02-24 KR KR10-2001-0009504A patent/KR100418535B1/ko not_active IP Right Cessation
- 2001-03-02 US US09/796,633 patent/US6603468B2/en not_active Expired - Lifetime
- 2001-03-30 TW TW090107775A patent/TW525112B/zh not_active IP Right Cessation
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