KR102261510B1 - 표시 장치 및 표시 장치의 구동 방법 - Google Patents

표시 장치 및 표시 장치의 구동 방법 Download PDF

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Abstract

표시 장치는 표시 패널, 제1 및 제2 타이밍 제어부들을 포함한다. 표시 패널은 제1 및 제2 영역들로 구분된다. 제1 타이밍 제어부는 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생한다. 제2 타이밍 제어부는 표시 패널의 제2 영역의 동작을 제어하고, 제1 기준 클럭 신호를 수신하고, 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생한다. 제1 및 제2 타이밍 제어부들은 제1 기준 클럭 신호에 기초하여 동기화되고, 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받는다.

Description

표시 장치 및 표시 장치의 구동 방법{DISPLAY APPARATUS AND METHOD OF OPERATING DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 상대적으로 크기가 큰 표시 패널을 포함하는 표시 장치 및 상기 표시 장치의 구동 방법에 관한 것이다.
일반적으로, 표시 장치는 표시 패널 및 타이밍 제어부를 포함한다. 타이밍 제어부는 표시 패널의 전반적인 동작을 제어한다. 예를 들어, 타이밍 제어부는 표시 패널이 영상을 표시하도록 제어할 수 있다.
표시 패널의 크기가 증가함에 따라, 표시 패널의 동작을 제어하기 위한 연산량이 증가할 수 있다. 상기 연산량을 분산 처리하여 표시 장치의 동작 성능을 향상시키기 위하여, 최근에는 하나의 표시 장치가 두 개 이상의 타이밍 제어부를 포함하고 각각의 타이밍 제어부가 표시 패널의 일부의 동작을 제어하는 구동 방식이 연구되고 있다.
본 발명의 일 목적은 동작 성능이 향상될 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 제1 타이밍 제어부 및 제2 타이밍 제어부를 포함한다. 상기 표시 패널은 제1 영역 및 제2 영역으로 구분된다. 상기 제1 타이밍 제어부는 상기 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 상기 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생한다. 상기 제2 타이밍 제어부는 상기 표시 패널의 제2 영역의 동작을 제어하고, 상기 제1 기준 클럭 신호를 수신하고, 상기 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 상기 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생한다. 상기 제1 및 제2 타이밍 제어부들은 상기 제1 기준 클럭 신호에 기초하여 동기화되고, 상기 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받는다.
일 실시예에서, 상기 제1 데이터가 상기 제1 타이밍 제어부에서 상기 제2 타이밍 제어부로 전송되는 경우에, 상기 제1 타이밍 제어부는 상기 제1 동기화 클럭 신호에 기초하여 상기 제1 데이터를 출력하고, 상기 제2 타이밍 제어부는 상기 제1 동기화 클럭 신호, 상기 제2 내부 기준 클럭 신호 및 상기 제2 동기화 클럭 신호에 기초하여 상기 전송된 제1 데이터에 대한 데이터 캡쳐 동작을 수행할 수 있다.
상기 제1 및 제2 내부 기준 클럭 신호들은 상기 제1 기준 클럭 신호보다 높은 주파수를 가지고, 상기 제1 및 제2 동기화 클럭 신호들은 상기 제1 및 제2 내부 기준 클럭 신호들보다 낮은 주파수를 가지며, 상기 데이터 캡쳐 동작은 다위상(multi-phase) 캡쳐 동작일 수 있다.
일 실시예에서, 상기 제1 데이터가 상기 제2 타이밍 제어부에서 상기 제1 타이밍 제어부로 전송되는 경우에, 상기 제2 타이밍 제어부는 상기 제2 동기화 클럭 신호에 기초하여 상기 제1 데이터를 출력하고, 상기 제1 타이밍 제어부는 상기 제1 동기화 클럭 신호, 상기 제1 내부 기준 클럭 신호 및 상기 제2 동기화 클럭 신호에 기초하여 상기 전송된 제1 데이터에 대한 데이터 캡쳐 동작을 수행할 수 있다.
일 실시예에서, 상기 제1 및 제2 타이밍 제어부들은, 상기 제1 및 제2 타이밍 제어부들 중 적어도 하나가 페일(fail) 모드에 진입하였음을 나타내는 제1 동기화 신호에 기초하여 추가적으로 동기화될 수 있다.
상기 제1 및 제2 타이밍 제어부들 중 적어도 하나가 상기 페일 모드에 진입한 경우에, 상기 제1 동기화 신호가 활성화되고, 상기 표시 장치는 상기 활성화된 제1 동기화 신호에 기초하여 시스템 페일 모드에 진입할 수 있다.
일 실시예에서, 상기 제1 및 제2 타이밍 제어부들은, 상기 제1 및 제2 타이밍 제어부들 모두가 초기화되었음을 나타내는 제1 동기화 신호에 기초하여 추가적으로 동기화될 수 있다.
상기 제1 및 제2 타이밍 제어부들의 초기화가 모두 완료된 경우에, 상기 제1 동기화 신호가 활성화되고, 상기 제1 및 제2 타이밍 제어부들의 초기화가 모두 완료된 후 상기 표시 패널에 대한 수직 동기화가 완료된 경우에, 상기 제1 동기화 신호가 비활성화될 수 있다.
상기 표시 패널에 대한 수직 동기화가 완료된 후 상기 표시 패널의 행들 각각에 대한 수평 동기화를 수행하는 경우에, 상기 제1 동기화 신호가 주기적으로 활성화될 수 있다.
일 실시예에서, 상기 제1 데이터는 제1 영상 데이터를 더 포함할 수 있다. 상기 제1 동기화 신호가 활성화되는 동안에, 상기 제1 동기화 클럭 신호에 기초하여 상기 제1 영상 데이터가 상기 제1 타이밍 제어부에서 상기 제2 타이밍 제어부로 전송될 수 있다.
상기 제1 영상 데이터는 상기 제1 영역과 상기 제2 영역의 경계부에 표시되는 경계 영상에 상응할 수 있다.
상기 제1 타이밍 제어부는 마스터(master)로서 동작하고, 상기 제2 타이밍 제어부는 슬레이브(slave)로서 동작할 수 있다.
일 실시예에서, 상기 제1 타이밍 제어부는 상기 제1 타이밍 제어부를 상기 마스터로 설정하는 제1 설정 신호를 수신하고, 상기 제2 타이밍 제어부는 상기 제2 타이밍 제어부를 상기 슬레이브로 설정하는 제2 설정 신호를 수신할 수 있다.
일 실시예에서, 상기 제1 타이밍 제어부는 제1 내부 파라미터에 기초하여 상기 마스터로 설정되며, 상기 제2 타이밍 제어부는 제2 내부 파라미터에 기초하여 상기 슬레이브로 설정될 수 있다.
상기 제1 타이밍 제어부는 제1 발진기, 제1 위상 고정 루프, 제1 동기화 클럭 신호 발생부, 제1 데이터 처리부 및 제1 입출력부를 포함할 수 있다. 상기 제1 발진기는 상기 제1 기준 클럭 신호를 발생할 수 있다. 상기 제1 위상 고정 루프는 상기 제1 기준 클럭 신호에 기초하여 상기 제1 내부 기준 클럭 신호를 발생할 수 있다. 상기 제1 동기화 클럭 신호 발생부는 상기 제1 내부 기준 클럭 신호에 기초하여 상기 제1 동기화 클럭 신호를 발생할 수 있다. 상기 제1 데이터 처리부는 상기 제1 내부 기준 클럭 신호 및 상기 제1 동기화 클럭 신호에 기초하여 데이터 처리 동작을 수행할 수 있다. 상기 제1 입출력부는 상기 제1 기준 클럭 신호를 출력하고, 상기 제1 동기화 클럭 신호에 기초하여 상기 제1 데이터를 출력하거나 상기 제2 동기화 클럭 신호 및 상기 제1 데이터를 수신할 수 있다.
상기 표시 장치는 적어도 하나의 제1 데이터 구동부 및 적어도 하나의 제2 데이터 구동부를 더 포함할 수 있다. 상기 적어도 하나의 제1 데이터 구동부는 상기 제1 타이밍 제어부와 연결되고, 상기 제1 영역에 배치되는 제1 데이터 라인들과 연결되며, 제1 데이터 전압들을 발생하여 상기 제1 데이터 라인들에 인가할 수 있다. 상기 적어도 하나의 제2 데이터 구동부는 상기 제2 타이밍 제어부와 연결되고, 상기 제2 영역에 배치되는 제2 데이터 라인들과 연결되며, 제2 데이터 전압들을 발생하여 상기 제2 데이터 라인들에 인가할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 패널의 구동 방법에서는, 제1 기준 클럭 신호에 기초하여, 표시 패널의 제1 영역의 동작을 제어하는 제1 타이밍 제어부와 상기 표시 패널의 제2 영역의 동작을 제어하는 제2 타이밍 제어부를 동기화시킨다. 동기화된 상기 제1 및 제2 타이밍 제어부들에 기초하여 상기 표시 패널을 구동한다. 상기 제1 및 제2 타이밍 제어부들을 동기화시키는데 있어서, 상기 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 및 제2 내부 기준 클럭 신호들을 발생하며, 상기 제1 및 제2 내부 기준 클럭 신호들에 기초하여 상기 제1 및 제2 동기화 클럭 신호들을 발생한다. 상기 제1 및 제2 동기화 클럭 신호들에 기초하여, 상기 제1 타이밍 제어부와 상기 제2 타이밍 제어부가 제1 데이터를 주고받는다.
일 실시예에서, 상기 제1 데이터가 상기 제1 타이밍 제어부에서 상기 제2 타이밍 제어부로 전송되는 경우에, 상기 제1 타이밍 제어부는 상기 제1 동기화 클럭 신호에 기초하여 상기 제1 데이터를 출력하고, 상기 제2 타이밍 제어부는 상기 제1 동기화 클럭 신호, 상기 제2 내부 기준 클럭 신호 및 상기 제2 동기화 클럭 신호에 기초하여 상기 전송된 제1 데이터에 대한 데이터 캡쳐 동작을 수행할 수 있다.
상기 제1 및 제2 내부 기준 클럭 신호들은 상기 제1 기준 클럭 신호보다 높은 주파수를 가지고, 상기 제1 및 제2 동기화 클럭 신호들은 상기 제1 및 제2 내부 기준 클럭 신호들보다 낮은 주파수를 가지며, 상기 데이터 캡쳐 동작은 다위상(multi-phase) 캡쳐 동작일 수 있다.
일 실시예에서, 상기 제1 및 제2 타이밍 제어부들은, 상기 제1 및 제2 타이밍 제어부들 중 적어도 하나가 페일(fail) 모드에 진입하였음을 나타내는 제1 동기화 신호 및 상기 제1 및 제2 타이밍 제어부들 모두가 초기화되었음을 나타내는 제2 동기화 신호 중 적어도 하나에 기초하여 추가적으로 동기화될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 표시 장치는, 제1 타이밍 제어부에서 발생되는 제1 기준 클럭 신호에 기초하여 제1 및 제2 타이밍 제어부들이 동기화될 수 있고, 페일 모드 동기화를 위한 제1 동기화 신호 및 초기화 동작 동기화를 위한 제2 동기화 신호 중 적어도 하나에 기초하여 상기 제1 및 제2 타이밍 제어부들이 추가적으로 동기화될 수 있다. 또한, 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 및 제2 타이밍 제어부들이 제1 데이터를 주고받을 수 있으며, 제1 및 제2 내부 기준 클럭 신호에 기초하여 다위상 캡쳐 동작이 수행될 수 있다. 따라서, 타이밍 제어부들이 효율적으로 동기화될 수 있으며, 타이밍 제어부들을 포함하는 표시 장치의 동작 성능이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 제1 및 제2 타이밍 제어부들의 일 예를 나타내는 블록도이다.
도 3은 도 2의 타이밍 제어부들에서 수행되는 데이터 캡쳐 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1의 표시 장치에 포함되는 제1 및 제2 타이밍 제어부들의 다른 예를 나타내는 블록도이다.
도 5는 도 1의 표시 장치에 포함되는 제1 및 제2 타이밍 제어부들의 또 다른 예를 나타내는 블록도이다.
도 6, 7 및 8은 도 5의 타이밍 제어부들의 동작을 설명하기 위한 타이밍도들이다.
도 9는 도 1의 표시 장치에 포함되는 표시 패널의 일 예를 나타내는 도면이다.
도 10 및 11은 도 1의 표시 장치에 포함되는 제1 및 제2 타이밍 제어부들의 또 다른 예들을 나타내는 블록도들이다.
도 12는 본 발명의 실시예들에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 제1 타이밍 제어부(200), 제2 타이밍 제어부(250), 게이트 구동부(300), 제1 데이터 구동부(400) 및 제2 데이터 구동부(450)를 포함한다.
표시 패널(100)은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)과 연결되고, 출력 영상 데이터들(RGBD3, RGBD4)에 기초하여 영상을 표시한다. 복수의 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 복수의 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
표시 패널(100)은 매트릭스 형태로 배치된 복수의 픽셀들(미도시)을 포함할 수 있다. 상기 복수의 픽셀들 각각은 복수의 게이트 라인들(GL) 중 하나 및 복수의 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다.
상기 복수의 픽셀들 각각은 스위칭 소자, 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터 및 스토리지 캐패시터를 포함할 수 있다. 상기 스위칭 소자는 박막 트랜지스터일 수 있다. 상기 액정 캐패시터는 픽셀 전극과 연결되어 데이터 전압이 인가되는 제1 전극 및 공통 전극과 연결되어 공통 전압이 인가되는 제2 전극을 포함할 수 있다. 상기 스토리지 캐패시터는 상기 픽셀 전극과 연결되어 상기 데이터 전압이 인가되는 제1 전극 및 스토리지 전극과 연결되어 스토리지 전압이 인가되는 제2 전극을 포함할 수 있다. 상기 스토리지 전압은 상기 공통 전압과 동일한 레벨을 가질 수 있다.
일 실시예에서, 상기 복수의 픽셀들 각각은 직사각형 형상을 가질 수 있다. 상기 복수의 픽셀들 각각은 제1 방향(D1)의 단변 및 제2 방향(D2)의 장변을 가질 수 있다. 상기 복수의 픽셀들 각각의 단변은 게이트 라인들(GL)과 평행할 수 있고, 상기 복수의 픽셀들 각각의 장변은 데이터 라인들(DL)과 평행할 수 있다.
표시 패널(100)은 제1 영역(A1) 및 제2 영역(A2)으로 구분된다. 제1 영역(A1)은 제1 타이밍 제어부(200) 및 제1 데이터 구동부(400)의 제어에 기초하여 동작할 수 있다. 제2 영역(A2)은 제2 타이밍 제어부(250) 및 제2 데이터 구동부(450)의 제어에 기초하여 동작할 수 있다.
타이밍 제어부들(200, 250)은 표시 패널(100)의 동작을 제어하며, 게이트 구동부(300) 및 데이터 구동부들(400, 450)의 동작을 제어한다. 제1 타이밍 제어부(200)는 외부의 장치(예를 들어, 호스트)로부터 제1 입력 영상 데이터(RGBD1) 및 제1 입력 제어 신호(CONT1)를 수신한다. 제2 타이밍 제어부(250)는 상기 외부의 장치로부터 제2 입력 영상 데이터(RGBD2) 및 제2 입력 제어 신호(CONT2)를 수신한다. 입력 영상 데이터들(RGBD1, RGBD2)은 적색 계조 데이터(R), 녹색 계조 데이터(G) 및 청색 계조 데이터(B)를 각각 포함할 수 있다. 입력 제어 신호들(CONT1, CONT2)은 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 각각 포함할 수 있다.
제1 타이밍 제어부(200)는 표시 패널(100)의 제1 영역(A1)의 동작을 제어하고, 제1 입력 영상 데이터(RGBD1) 및 제1 입력 제어 신호(CONT1)에 기초하여 제1 출력 영상 데이터(RGBD3), 제1 제어 신호(CONT3) 및 제2 제어 신호(CONT4)를 발생한다. 제2 타이밍 제어부(250)는 표시 패널(100)의 제2 영역(A2)의 동작을 제어하고, 제2 입력 영상 데이터(RGBD2) 및 제2 입력 제어 신호(CONT2)에 기초하여 제2 출력 영상 데이터(RGBD4) 및 제3 제어 신호(CONT5)를 발생한다.
구체적으로, 제1 타이밍 제어부(200)는 제1 입력 영상 데이터(RGBD1)를 기초로 제1 출력 영상 데이터(RGBD3)를 발생하여 제1 데이터 구동부(400)에 제공할 수 있다. 제1 타이밍 제어부(200)는 제1 입력 제어 신호(CONT1)를 기초로 게이트 구동부(300)의 동작을 제어하기 위한 제1 제어 신호(CONT3)를 발생하여 게이트 구동부(300)에 제공할 수 있다. 제1 타이밍 제어부(200)는 제1 입력 제어 신호(CONT1)를 기초로 제1 데이터 구동부(400)의 동작을 제어하기 위한 제2 제어 신호(CONT4)를 발생하여 제1 데이터 구동부(400)에 제공할 수 있다. 제2 타이밍 제어부(250)는 제2 입력 영상 데이터(RGBD2)를 기초로 제2 출력 영상 데이터(RGBD4)를 발생하여 제2 데이터 구동부(450)에 제공할 수 있다. 제2 타이밍 제어부(250)는 제2 입력 제어 신호(CONT2)를 기초로 제2 데이터 구동부(450)의 동작을 제어하기 위한 제3 제어 신호(CONT5)를 발생하여 제2 데이터 구동부(450)에 제공할 수 있다.
실시예에 따라서, 출력 영상 데이터들(RGBD3, RGBD4) 각각은 입력 영상 데이터들(RGBD1, RGBD2)과 각각 실질적으로 동일한 영상 데이터일 수도 있고 입력 영상 데이터들(RGBD1, RGBD2) 각각을 보정하여 발생된 보정 영상 데이터일 수도 있다. 제1 제어 신호(CONT3)는 수직 개시 신호 및 게이트 클럭 신호 등을 포함할 수 있다. 제2 및 제3 제어 신호들(CONT4, CONT5) 각각은 수평 개시 신호, 데이터 클럭 신호, 데이터 로드 신호, 극성 제어 신호 등을 포함할 수 있다.
일 실시예에서, 제1 타이밍 제어부(200)는 마스터(master)로서 동작할 수 있고, 제2 타이밍 제어부(250)는 슬레이브(slave)로서 동작할 수 있다. 이 경우, 제1 및 제2 타이밍 제어부들(200, 250)은 제1 타이밍 제어부(200)에서 발생되는 기준 클럭 신호에 기초하여 동기화될 수 있으며, 상기 기준 클럭 신호에 기초하여 발생되는 동기화 클럭 신호들에 기초하여 데이터를 주고받을 수 있다. 본 발명의 실시예들에 따른 타이밍 제어부들(200, 250)의 동기화 방식에 대해서는 도 2 내지 8을 참조하여 상세하게 후술하도록 한다.
게이트 구동부(300)는 제1 타이밍 제어부(200)로부터 제1 제어 신호(CONT3)를 수신한다. 게이트 구동부(300)는 제1 제어 신호(CONT3)에 기초하여 복수의 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 발생한다. 게이트 구동부(300)는 상기 게이트 신호들을 복수의 게이트 라인들(GL)에 순차적으로 인가할 수 있다.
제1 데이터 구동부(400)는 제1 타이밍 제어부(200)와 연결되고, 제1 영역(A1)에 배치되는 제1 데이터 라인들과 연결된다. 제1 데이터 구동부(400)는 제1 타이밍 제어부(200)로부터 제2 제어 신호(CONT4) 및 제1 출력 영상 데이터(RGBD3)를 수신한다. 제1 데이터 구동부(400)는 제2 제어 신호(CONT4) 및 디지털 형태의 제1 출력 영상 데이터(RGBD3)에 기초하여 아날로그 형태의 제1 데이터 전압들을 발생한다. 제1 데이터 구동부(400)는 상기 제1 데이터 전압들을 상기 제1 데이터 라인들에 인가할 수 있다.
제2 데이터 구동부(450)는 제2 타이밍 제어부(250)와 연결되고, 제2 영역(A2)에 배치되는 제2 데이터 라인들과 연결된다. 제2 데이터 구동부(450)는 제2 타이밍 제어부(250)로부터 제3 제어 신호(CONT5) 및 제2 출력 영상 데이터(RGBD4)를 수신한다. 제2 데이터 구동부(450)는 제3 제어 신호(CONT5) 및 디지털 형태의 제2 출력 영상 데이터(RGBD4)에 기초하여 아날로그 형태의 제2 데이터 전압들을 발생한다. 제2 데이터 구동부(450)는 상기 제2 데이터 전압들을 상기 제2 데이터 라인들에 인가할 수 있다.
일 실시예에서, 데이터 구동부들(400, 450) 각각은 쉬프트 레지스터(미도시), 래치(미도시), 신호 처리부(미도시) 및 버퍼부(미도시)를 포함할 수 있다. 상기 쉬프트 레지스터는 래치 펄스를 상기 래치에 출력할 수 있다. 상기 래치는 상기 출력 영상 데이터를 일시 저장한 후 상기 신호 처리부에 출력할 수 있다. 상기 신호 처리부는 디지털 형태의 출력 영상 데이터에 기초하여 아날로그 형태의 상기 데이터 전압들을 발생하여 상기 버퍼부에 출력할 수 있다. 상기 버퍼부는 상기 데이터 전압들의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압들을 상기 데이터 라인들에 출력할 수 있다.
실시예에 따라서, 게이트 구동부(300) 및/또는 데이터 구동부들(400, 450)은 표시 패널(100) 상에 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(100)에 연결될 수 있다. 실시예에 따라서, 게이트 구동부(300) 및/또는 데이터 구동부들(400, 450)은 표시 패널(100)에 집적될 수도 있다.
도 1에서는 표시 장치(10)가 하나의 제1 데이터 구동부(400) 및 하나의 제2 데이터 구동부(450)를 포함하는 것으로 도시하였으나, 표시 장치(10)는 복수의 제1 데이터 구동부들 및 복수의 제2 데이터 구동부들을 포함하여 구현될 수도 있다. 상기 복수의 제1 데이터 구동부들은 제1 타이밍 제어부(200) 및 상기 제1 데이터 라인들과 연결되며, 상기 제1 데이터 전압들을 발생하여 상기 제1 데이터 라인들에 인가할 수 있다. 상기 복수의 제2 데이터 구동부들은 제2 타이밍 제어부(250) 및 상기 제2 데이터 라인들과 연결되며, 상기 제2 데이터 전압들을 발생하여 상기 제2 데이터 라인들에 인가할 수 있다. 또한, 도시하지는 않았지만, 표시 장치(10)는 두 개 이상의 게이트 구동부들을 포함하여 구현될 수도 있다.
도 2는 도 1의 표시 장치에 포함되는 제1 및 제2 타이밍 제어부들의 일 예를 나타내는 블록도이다.
도 2에서는, 타이밍 제어부들(200, 250)의 동기화를 위한 구성요소들을 중심으로 도시하였으며, 출력 영상 데이터들(RGBD3, RGBD4) 및 제어 신호들(CONT3, CONT4, CONT5)을 발생하기 위한 구성요소들은 도시를 생략하였다.
도 2를 참조하면, 제1 타이밍 제어부(200)는 제1 기준 클럭 신호(RCK)를 발생하고, 제1 기준 클럭 신호(RCK)에 기초하여 제1 내부 기준 클럭 신호(IRCK1)를 발생하고, 제1 내부 기준 클럭 신호(IRCK1)에 기초하여 제1 동기화 클럭 신호(SCK1)를 발생한다. 제2 타이밍 제어부(250)는 제1 타이밍 제어부(200)로부터 제1 기준 클럭 신호(RCK)를 수신하고, 제1 기준 클럭 신호(RCK)에 기초하여 제2 내부 기준 클럭 신호(IRCK2)를 발생하고, 제2 내부 기준 클럭 신호(IRCK2)에 기초하여 제2 동기화 클럭 신호(SCK2)를 발생한다.
제1 및 제2 타이밍 제어부들(200, 250)은 제1 기준 클럭 신호(RCK)에 기초하여 동기화된다. 상술한 것처럼, 제1 및 제2 타이밍 제어부들(200, 250)은 하나의 기준 클럭 신호(RCK)에 기초하여 구동 클럭들(IRCK1, IRCK2, SCK1, SCK2)을 발생하며, 따라서 타이밍 제어부들(200, 250) 사이에 클럭 동기화가 보장될 수 있다. 한편, 도 5 내지 7을 참조하여 후술하는 것처럼, 제1 및 제2 타이밍 제어부들(200, 250)은 제1 동기화 신호(FSS) 및 제2 동기화 신호(RSS) 중 적어도 하나에 기초하여 추가적으로 동기화될 수도 있다.
또한, 제1 및 제2 타이밍 제어부들(200, 250)은 제1 및 제2 동기화 클럭 신호들(SCK1, SCK2)에 기초하여 제1 데이터(DAT1)를 주고받는다. 상술한 것처럼, 제1 및 제2 타이밍 제어부들(200, 250)은 동기화된 클럭 신호들에 기초하여 데이터를 주고받으며, 따라서 타이밍 제어부들(200, 250) 사이에 데이터 동기화가 보장될 수 있다. 예를 들어, 제1 데이터(DAT1)는 영상 데이터(예를 들어, 제1 영역(A1)과 제2 영역(A2)의 경계부에 표시되는 경계 영상에 상응하는 데이터)를 포함하거나, 테스트 패턴 데이터, 디더링(dithering) 데이터, 반전구동방식에 대한 데이터, 그 밖에 동기화를 위한 데이터 등을 포함할 수 있다.
도 2의 예에서는, 제1 데이터(DAT1)가 제1 타이밍 제어부(200)에서 제2 타이밍 제어부(250)로 전송될 수 있다. 이 경우, 제1 타이밍 제어부(200)는 제1 동기화 클럭 신호(SCK1)에 기초하여 제1 데이터(DAT1)를 출력할 수 있다. 제2 타이밍 제어부(250)는 제1 동기화 클럭 신호(SCK1), 제2 내부 기준 클럭 신호(IRCK2) 및 제2 동기화 클럭 신호(SCK2)에 기초하여 전송된 제1 데이터(DAT1)에 대한 데이터 캡쳐 동작을 수행할 수 있다.
도 3은 도 2의 타이밍 제어부들에서 수행되는 데이터 캡쳐 동작을 설명하기 위한 타이밍도이다.
도 2 및 3을 참조하면, 제1 기준 클럭 신호(RCK)에 기초하여 발생된 제1 및 제2 내부 기준 클럭 신호들(IRCK1, IRCK2) 각각은 제1 기준 클럭 신호(RCK)보다 높은 주파수를 가질 수 있다. 제1 및 제2 내부 기준 클럭 신호들(IRCK1, IRCK2)은 실질적으로 동일한 주파수를 서로 가질 수 있다.
제1 및 제2 내부 기준 클럭 신호들(IRCK1, IRCK2)에 기초하여 발생된 제1 및 제2 동기화 클럭 신호들(SCK1, SCK2) 각각은 제1 및 제2 내부 기준 클럭 신호들(IRCK1, IRCK2)보다 낮은 주파수를 가질 수 있다. 제1 및 제2 동기화 클럭 신호들(SCK1, SCK2)은 실질적으로 동일한 주파수를 서로 가질 수 있다. 또한, 제1 데이터(DAT1)는 제1 동기화 클럭 신호(SCK1)에 기초하여 전송되므로, 제1 데이터(DAT1)의 전송 주파수는 제1 및 제2 동기화 클럭 신호들(SCK1, SCK2)의 주파수와 실질적으로 동일할 수 있다.
제1 데이터(DAT1)에 대한 상기 데이터 캡쳐 동작은 다위상(multi-phase) 캡쳐 동작일 수 있다. 다시 말하면, 상기 제1 데이터(DAT1)의 전송 주파수보다 높은 주파수를 갖는 제2 내부 기준 클럭 신호(IRCK2)에 기초하여 하나의 값을 복수 회 캡쳐할 수 있으며, 따라서 캡쳐된 데이터에 대한 신뢰성 및 무결성이 향상될 수 있다.
도 3에서는 클럭 신호들의 상승 에지에 기초하여 상기 데이터 캡쳐 동작이 수행되는 것으로 도시하였으나, 실시예에 따라서 상기 데이터 캡쳐 동작은 클럭 신호들의 하강 에지에 기초하여 수행되거나 클럭 신호들의 상승 및 하강 에지 모두에 기초하여 수행될 수도 있다.
다시 도 2를 참조하면, 제1 타이밍 제어부(200)는 제1 발진기(210), 제1 위상 고정 루프(215), 제1 동기화 클럭 신호 발생부(220), 제1 데이터 처리부(225) 및 제1 입출력부(230)를 포함할 수 있다.
제1 발진기(210)는 제1 기준 클럭 신호(RCK)를 발생할 수 있다. 제1 위상 고정 루프(215)는 제1 기준 클럭 신호(RCK)에 기초하여 제1 내부 기준 클럭 신호(IRCK1)를 발생할 수 있다. 제1 동기화 클럭 신호 발생부(220)는 제1 내부 기준 클럭 신호(IRCK1)에 기초하여 제1 동기화 클럭 신호(SCK1)를 발생할 수 있다. 제1 데이터 처리부(225)는 제1 내부 기준 클럭 신호(IRCK1) 및 제1 동기화 클럭 신호(SCK1)에 기초하여 데이터 처리 동작을 수행할 수 있고, 제2 타이밍 제어부(250)에 전송하기 위한 제1 데이터(DAT1)를 발생할 수 있다. 제1 입출력부(230)는 제1 기준 클럭 신호(RCK)를 출력할 수 있고, 제1 동기화 클럭 신호(SCK1)에 기초하여 제1 데이터(DAT1)를 출력할 수 있다. 도시하지는 않았지만, 제1 데이터 처리부(225)는 제1 내부 기준 클럭 신호(IRCK1) 및 제1 동기화 클럭 신호(SCK1)에 기초하여 제1 입력 영상 데이터(도 1의 RGBD1)에 대한 데이터 처리 및 캡쳐 동작을 더 수행할 수도 있다.
제2 타이밍 제어부(250)는 제2 위상 고정 루프(265), 제2 동기화 클럭 신호 발생부(270), 제2 데이터 처리부(275) 및 제2 입출력부(280)를 포함할 수 있다.
제2 위상 고정 루프(265)는 제1 기준 클럭 신호(RCK)에 기초하여 제2 내부 기준 클럭 신호(IRCK2)를 발생할 수 있다. 제2 동기화 클럭 신호 발생부(270)는 제2 내부 기준 클럭 신호(IRCK2)에 기초하여 제2 동기화 클럭 신호(SCK2)를 발생할 수 있다. 제2 데이터 처리부(275)는 제1 동기화 클럭 신호(SCK1), 제2 내부 기준 클럭 신호(IRCK2) 및 제2 동기화 클럭 신호(SCK2)에 기초하여 제1 데이터(DAT1)에 대한 데이터 캡쳐 동작을 수행할 수 있다. 제2 입출력부(280)는 제1 기준 클럭 신호(RCK)를 수신할 수 있고, 제1 동기화 클럭 신호(SCK1) 및 제1 데이터(DAT1)를 수신할 수 있다. 도시하지는 않았지만, 제2 데이터 처리부(275)는 제2 내부 기준 클럭 신호(IRCK2) 및 제2 동기화 클럭 신호(SCK2)에 기초하여 제2 입력 영상 데이터(도 1의 RGBD2)에 대한 데이터 처리 및 캡쳐 동작을 더 수행할 수도 있다.
도 4는 도 1의 표시 장치에 포함되는 제1 및 제2 타이밍 제어부들의 다른 예를 나타내는 블록도이다.
제1 데이터(DAT1')가 제2 타이밍 제어부(250)에서 제1 타이밍 제어부(200)로 전송되고 이에 따라 데이터 처리부들(225, 275) 및 입출력부들(230, 280)의 동작이 변경되는 것을 제외하면, 도 4의 타이밍 제어부들(200, 250)은 도 2의 타이밍 제어부들(200, 250)과 실질적으로 동일할 수 있다.
도 4를 참조하면, 제1 데이터(DAT1')가 제2 타이밍 제어부(250)에서 제1 타이밍 제어부(200)로 전송될 수 있다. 이 경우, 제2 타이밍 제어부(250)는 제2 동기화 클럭 신호(SCK2)에 기초하여 제1 데이터(DAT1')를 출력할 수 있다. 제1 타이밍 제어부(200)는 제1 동기화 클럭 신호(SCK1), 제1 내부 기준 클럭 신호(IRCK1) 및 제2 동기화 클럭 신호(SCK2)에 기초하여 전송된 제1 데이터(DAT1')에 대한 데이터 캡쳐 동작을 수행할 수 있다. 상기 데이터 캡쳐 동작은 도 3을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
제2 데이터 처리부(275)는 제2 내부 기준 클럭 신호(IRCK2) 및 제2 동기화 클럭 신호(SCK2)에 기초하여 데이터 처리 동작을 수행할 수 있고, 제1 타이밍 제어부(200)에 전송하기 위한 제1 데이터(DAT1')를 발생할 수 있다. 제2 입출력부(280)는 제1 기준 클럭 신호(RCK)를 수신할 수 있고, 제2 동기화 클럭 신호(SCK2)에 기초하여 제1 데이터(DAT1')를 출력할 수 있다. 제1 데이터 처리부(225)는 제1 동기화 클럭 신호(SCK1), 제1 내부 기준 클럭 신호(IRCK1) 및 제2 동기화 클럭 신호(SCK2)에 기초하여 제1 데이터(DAT1')에 대한 데이터 캡쳐 동작을 수행할 수 있다. 제1 입출력부(230)는 제1 기준 클럭 신호(RCK)를 출력할 수 있고, 제2 동기화 클럭 신호(SCK2) 및 제1 데이터(DAT1')를 수신할 수 있다.
한편, 도 2 및 4에서 도시하지는 않았지만, 제1 및 제2 타이밍 제어부들(200, 250) 각각은 제어 신호들(도 1의 CONT3, CONT4, CONT5)을 발생하는 제어 신호 발생부 및 입력 영상 데이터들(RGBD1, RGBD2)에 대한 얼룩 보정, 화질 보정, 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함) 및/또는 능동 캐패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함) 등을 수행하는 영상 처리부 등을 더 포함할 수 있다.
또한, 도 2 및 4에서 도시하지는 않았지만, 제2 타이밍 제어부(250)는 제2 발진기를 더 포함할 수 있다. 도 2 및 4에서는 제1 타이밍 제어부(200)가 마스터로서 동작하고 제2 타이밍 제어부(250)가 슬레이브로서 동작하는 경우에 기초하여 본 발명의 실시예들을 도시하였으나, 실시예에 따라서 상기 제2 타이밍 제어부가 마스터로서 동작하고 상기 제1 타이밍 제어부가 슬레이브로서 동작할 수도 있다. 이 경우, 상기 제2 타이밍 제어부는 상기 제2 발진기에서 발생된 제2 기준 클럭 신호를 상기 제1 타이밍 제어부에 전송하며, 상기 제2 기준 클럭 신호에 기초하여 상기 제1 및 제2 타이밍 제어부들이 동기화될 수 있다.
도 5는 도 1의 표시 장치에 포함되는 제1 및 제2 타이밍 제어부들의 또 다른 예를 나타내는 블록도이다.
도 5를 참조하면, 제1 및 제2 타이밍 제어부들(200a, 250a)은 제1 기준 클럭 신호(RCK)에 기초하여 동기화되고, 동기화 클럭 신호(SCK)에 기초하여 상기 제1 데이터를 주고받는다. 제1 및 제2 타이밍 제어부들(200a, 250a)은 도 2 및 4에 도시된 것과 유사한 구조를 가질 수 있다.
제1 및 제2 타이밍 제어부들(200a, 250a)은 제1 동기화 신호(FSS) 및 제2 동기화 신호(RSS) 중 적어도 하나에 기초하여 추가적으로 동기화될 수 있다. 제1 동기화 신호(FSS)는 제1 및 제2 타이밍 제어부들(200a, 250a) 중 적어도 하나가 페일(fail) 모드에 진입하였음을 나타내는 신호일 수 있다. 제2 동기화 신호(RSS)는 제1 및 제2 타이밍 제어부들(200a, 250a) 모두가 초기화되었음을 나타내는 신호일 수 있다.
도 6, 7 및 8은 도 5의 타이밍 제어부들의 동작을 설명하기 위한 타이밍도들이다.
도 5 및 6을 참조하면, 제1 및 제2 타이밍 제어부들(200a, 250a) 중 적어도 하나가 상기 페일 모드에 진입한 경우에, 제1 동기화 신호(FSS)가 활성화될 수 있다. 표시 장치(도 1의 10)는 상기 활성화된 제1 동기화 신호(FSS)에 기초하여 시스템 페일 모드에 진입할 수 있다.
예를 들어, 시간 t1에서, 제1 타이밍 제어부(200a)는 페일 모드 진입 조건을 만족하여 상기 페일 모드에 진입하고(즉, TCON1_FAIL=논리 하이 레벨), 제1 동기화 신호(FSS)는 활성화되며(즉, FSS=논리 로우 레벨), 표시 장치(도 1의 10)는 상기 시스템 페일 모드에 진입한다(즉, SYS_FAIL=논리 하이 레벨). 제2 타이밍 제어부(250a)는 제1 동기화 신호(FSS)에 기초하여 제1 타이밍 제어부(200a)가 상기 페일 모드에 진입하였음을 인식한다. 시간 t2에서, 제2 타이밍 제어부(250a)는 상기 페일 모드에 진입한다(즉, TCON2_FAIL=논리 하이 레벨). 시간 t3에서, 제1 타이밍 제어부(200a)는 상기 페일 모드에서 탈출한다(즉, TCON1_FAIL=논리 로우 레벨). 시간 t4에서, 제2 타이밍 제어부(250a)는 상기 페일 모드에서 탈출한다(즉, TCON2_FAIL=논리 로우 레벨). 제1 및 제2 타이밍 제어부들(200a, 250a)이 모두 상기 페일 모드에서 탈출한 경우에, 즉 TCON1_FAIL과 TCON2_FAIL이 모두 논리 로우 레벨을 가지는 시간 t4에서, 제1 동기화 신호(FSS)는 비활성화되며(즉, FSS=논리 하이 레벨), 표시 장치(도 1의 10)는 상기 시스템 페일 모드에서 탈출한다(즉, SYS_FAIL=논리 로우 레벨).
도 5 및 7을 참조하면, 제1 및 제2 타이밍 제어부들(200a, 250a)의 초기화가 모두 완료된 경우에, 제2 동기화 신호(RSS)가 활성화될 수 있다. 제1 및 제2 타이밍 제어부들(200a, 250a)의 초기화가 모두 완료된 후 표시 패널(도 1의 100)에 대한 수직 동기화가 완료된 경우에, 제2 동기화 신호(RSS)가 비활성화될 수 있다.
예를 들어, 시간 tA에서, 표시 장치(도 1의 10)에 전원이 인가된다(즉, PWR=논리 하이 레벨). 시간 tB에서, 초기화 신호가 활성화되며(즉, RST=논리 하이 레벨), 제1 및 제2 타이밍 제어부들(200a, 250a)은 내부의 저장부(예를 들어, EEPROM)에 저장된 초기 설정 값들을 로딩한다. 시간 tC에서, 제1 타이밍 제어부(200a)에 대한 로딩 동작(즉, 상기 초기화 동작)이 완료된다(즉, TCON1_LD=논리 하이 레벨). 시간 tD에서, 제2 타이밍 제어부(250a)에 대한 로딩 동작(즉, 상기 초기화 동작)이 완료된다(즉, TCON2_LD=논리 하이 레벨). TCON1_LD와 TCON2_LD가 모두 논리 하이 레벨을 가지는 시간 tD에서, 제2 동기화 신호(RSS)가 활성화되며(즉, RSS=논리 하이 레벨), 이에 따라 표시 패널(도 1의 100)에 대한 수직 동기화가 수행된다. 시간 tE에서, 표시 패널(도 1의 100)에 대한 수직 동기화가 완료되며, 이에 따라 TCON1_LD와 TCON2_LD가 모두 논리 로우 레벨이 되고, 제2 동기화 신호(RSS) 또한 비활성화된다(즉, RSS=논리 로우 레벨).
도 5 및 8을 참조하면, 시간 tN에서, 표시 패널(도 1의 100)에 제N(N은 자연수) 프레임을 표시하기 위한 동작이 수행된다. 구간 SV에서, 제2 동기화 신호(RSS)가 활성화되며, 이에 따라 표시 패널(도 1의 100)에 대한 수직 동기화가 수행된다. 도 8의 구간 SV는 도 7의 시간 tD 내지 tE의 구간과 실질적으로 동일할 수 있다. 수직 동기화 이후의 구간 TB에서, 표시 패널(도 1의 100)은 블랙 영상을 표시할 수 있다.
표시 패널(도 1의 100)에 대한 수직 동기화가 완료된 후, 제2 동기화 신호(RSS)가 주기적으로 활성화되며, 표시 패널(도 1의 100)의 행들 각각에 대한 수평 동기화가 수행된다. 예를 들어, 구간 SH1에서, 표시 패널(도 1의 100)의 제1 행에 대한 제1 수평 동기화가 수행된다. 제1 수평 동기화 이후의 구간 TH1에서, 표시 패널(도 1의 100)은 제1 행의 영상을 표시할 수 있다. 이와 마찬가지로, 구간 SH2 및 SHX에서, 표시 패널(도 1의 100)의 제2 및 제X(X는 자연수) 행들에 대한 제2 및 제X 수평 동기화들이 수행되며, 제2 및 제X 수평 동기화들 이후의 구간 TH2 및 THX에서, 표시 패널(도 1의 100)은 제2 및 제X 행들의 영상을 표시할 수 있다.
시간 t(N+1)에서, 표시 패널(도 1의 100)에 제(N+1) 프레임을 표시하기 위한 동작이 수행된다.
일 실시예에서, 제1 및 제2 타이밍 제어부들(200a, 250a)이 주고받는 상기 제1 데이터는 제1 영상 데이터(IMD1)일 수 있다. 제2 동기화 신호(RSS)가 활성화되는 동안에, 즉, 구간 SV1, SH1, SH2 및/또는 SHX에서, 동기화 클럭 신호(SCK)에 기초하여 제1 및 제2 타이밍 제어부들(200a, 250a)이 제1 영상 데이터(IMD1)를 주고받을 수 있다. 예를 들어, 제1 동기화 클럭 신호(SCK1)에 기초하여 제1 영상 데이터(IMD1)가 제1 타이밍 제어부(200a)에서 제2 타이밍 제어부(250a)로 전송되거나, 제2 동기화 클럭 신호(SCK2)에 기초하여 제1 영상 데이터(IMD1)가 제2 타이밍 제어부(250a)에서 제1 타이밍 제어부(200a)로 전송될 수 있다.
일 실시예에서, 제1 영상 데이터(IMD1)는 표시 패널(도 1의 100)의 제1 영역(도 1의 A1)과 제2 영역(도 1의 A2)의 경계부에서 표시되는 경계 영상에 상응할 수 있다. 도 9를 참조하여 후술하는 것처럼, 상기 표시 패널이 지그재그(zigzag) 구조를 가지는 경우에, 상기 경계 영상에 상응하는 제1 영상 데이터(IMD1)를 제1 타이밍 제어부(200a)에서 제2 타이밍 제어부(250a)로 전송하여 효율적으로 영상을 표시할 수 있다.
도 9는 도 1의 표시 장치에 포함되는 표시 패널의 일 예를 나타내는 도면이다.
도 9를 참조하면, 표시 패널은 복수의 픽셀들(PIX1, PIX2, PIX3, PIX4)을 포함한다. 복수의 픽셀들(PIX1~PIX4) 각각은 세 개의 서브 픽셀들을 포함할 수 있다. 예를 들어, 픽셀(PIX1)은 서브 픽셀들(R1, G1, B1)을 포함하고, 픽셀(PIX2)은 서브 픽셀들(R2, G2, B2)을 포함하고, 픽셀(PIX3)은 서브 픽셀들(R3, G3, B3)을 포함하며, 픽셀(PIX4)은 서브 픽셀들(R4, G4, B4)을 포함할 수 있다.
서브 픽셀들(R1~R4, G1~G4, B1~B4)은 서브 픽셀들(R1~R4, G1~G4, B1~B4)이 배치되는 행에 따라 데이터 라인들(DLA, DLB, DLC, DLD, DLE, DLF, DLG)과 지그재그로 연결될 수 있다. 예를 들어, 제1 행에 배치되는 서브 픽셀들(R1, G1, B1, R2, G2, B2)은 오른쪽에 배치되는 데이터 라인들(DLB, DLC, DLD, DLE, DLF, DLG)과 각각 연결되며, 제2 행에 배치되는 서브 픽셀들(R3, G3, B3, R4, G4, B4)은 왼쪽에 배치되는 데이터 라인들(DLA, DLB, DLC, DLD, DLE, DLF)과 각각 연결될 수 있다.
도 1을 참조하여 상술한 것처럼, 표시 패널은 제1 영역(A1) 및 제2 영역(A2)으로 구분된다. 픽셀들(PIX1, PIX3)은 제1 영역(A1)에 배치되며, 픽셀들(PIX2, PIX4)은 제2 영역(A2)에 배치될 수 있다. 데이터 라인들(DLA, DLB, DLC)은 제1 타이밍 제어부(도 1의 200)에 기초하여 구동되며, 데이터 라인들(DLD, DLE, DLF, DLG)은 제2 타이밍 제어부(도 1의 250)에 기초하여 구동될 수 있다. 이 때, 제1 영역(A1)과 제2 영역(A2)의 경계부에 배치되는 서브 픽셀들(B1, B3)을 구동하는데 있어서, 서브 픽셀(B1)은 데이터 라인(DLD)에 인가되는 데이터 전압에 기초하여 구동되고 서브 픽셀(B3)은 데이터 라인(DLC)에 인가되는 데이터 전압에 기초하여 구동될 수 있다. 따라서, 서브 픽셀(B1)을 구동하기 위한 데이터를 제1 타이밍 제어부(도 1의 200)에서 제2 타이밍 제어부(도 1의 250)로 전달하고 상기 데이터에 상응하는 상기 데이터 전압을 데이터 라인(DLD)에 인가하는 경우에, 상기 경계부에 표시되는 경계 영상을 효율적으로 표시할 수 있다.
도 10 및 11은 도 1의 표시 장치에 포함되는 제1 및 제2 타이밍 제어부들의 또 다른 예들을 나타내는 블록도들이다.
도 10을 참조하면, 제1 및 제2 타이밍 제어부들(200b, 250b)은 제1 기준 클럭 신호(RCK)에 기초하여 동기화되고, 동기화 클럭 신호(SCK)에 기초하여 제1 데이터(DAT1)를 주고받는다. 제1 및 제2 타이밍 제어부들(200b, 250b)은 제1 동기화 신호(FSS) 및 제2 동기화 신호(RSS) 중 적어도 하나에 기초하여 추가적으로 동기화될 수 있다.
제1 타이밍 제어부(200b)는 마스터로서 동작할 수 있고, 제2 타이밍 제어부(250b)는 슬레이브로서 동작할 수 있다. 이 경우, 제1 타이밍 제어부(200b)는 제1 타이밍 제어부(200b)를 상기 마스터로 설정하는 제1 설정 신호(SS1)를 수신할 수 있다. 제2 타이밍 제어부(250b)는 제2 타이밍 제어부(250b)를 상기 슬레이브로 설정하는 제2 설정 신호(SS2)를 수신할 수 있다. 예를 들어, 제1 및 제2 설정 신호들(SS1, SS2)은 외부의 장치(예를 들어, 호스트)로부터 수신될 수 있다.
도시하지는 않았지만, 실시예에 따라서, 제1 타이밍 제어부(200b)는 제1 설정 신호(SS1)에 기초하여 상기 슬레이브로 설정되고, 제2 타이밍 제어부(250b)는 제2 설정 신호(SS2)에 기초하여 상기 마스터로 설정될 수도 있다.
도 11을 참조하면, 제1 및 제2 타이밍 제어부들(200c, 250c)은 제1 기준 클럭 신호(RCK)에 기초하여 동기화되고, 동기화 클럭 신호(SCK)에 기초하여 제1 데이터(DAT1)를 주고받는다. 제1 및 제2 타이밍 제어부들(200c, 250c)은 제1 동기화 신호(FSS) 및 제2 동기화 신호(RSS) 중 적어도 하나에 기초하여 추가적으로 동기화될 수 있다.
제1 타이밍 제어부(200c)는 마스터로서 동작할 수 있고, 제2 타이밍 제어부(250c)는 슬레이브로서 동작할 수 있다. 이 경우, 제1 타이밍 제어부(200c)는 제1 내부 파라미터(PINT1)에 기초하여 상기 마스터로 설정될 수 있다. 제2 타이밍 제어부(250c)는 제2 내부 파라미터(PINT2)에 기초하여 상기 슬레이브로 설정될 수 있다. 예를 들어, 제1 및 제2 내부 파라미터들(PINT1, PINT2)은 상기 외부의 장치로부터 수신되지 않으며, 내부의 저장부(예를 들어, EEPROM)에 저장되어 있고 도 7을 참조하여 상술한 초기화 동작 시에 상기 저장부로부터 로딩될 수 있다.
도시하지는 않았지만, 실시예에 따라서, 제1 타이밍 제어부(200c)는 제1 내부 파라미터(PINT1)에 기초하여 상기 슬레이브로 설정되고, 제2 타이밍 제어부(250c)는 제2 내부 파라미터(PINT2)에 기초하여 상기 마스터로 설정될 수도 있다.
도 12는 본 발명의 실시예들에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
도 1, 2 및 12를 참조하면, 본 발명의 실시예들에 따른 표시 장치의 구동 방법에서는, 제1 기준 클럭 신호(RCK)에 기초하여, 표시 패널(100)의 제1 영역(A1)의 동작을 제어하는 제1 타이밍 제어부(200)와 표시 패널(100)의 제2 영역(A2)의 동작을 제어하는 제2 타이밍 제어부(300)를 동기화시킨다(단계 S100). 구체적으로, 마스터로서 동작하는 제1 타이밍 제어부(200)는 제1 기준 클럭 신호(RCK)를 발생하고(단계 S110), 제1 및 제2 타이밍 제어부들(200, 250)은 제1 기준 클럭 신호(RCK)에 기초하여 제1 및 제2 내부 기준 클럭 신호들(IRCK1, IRCK2)을 발생하며(단계 S130), 제1 및 제2 타이밍 제어부들(200, 250)은 제1 및 제2 내부 기준 클럭 신호들(IRCK1, IRCK2)에 기초하여 제1 및 제2 동기화 클럭 신호들(SCK1, SCK2)을 발생한다(단계 S150).
제1 및 제2 타이밍 제어부들(200, 250)은 제1 및 제2 동기화 클럭 신호들(SCK1, SCK2)에 기초하여 제1 데이터(DAT1)를 주고받을 수 있다(단계 S200). 예를 들어, 제1 데이터(DAT1)는 영상 데이터(예를 들어, 제1 영역(A1)과 제2 영역(A2)의 경계부에 표시되는 경계 영상에 상응하는 데이터)를 포함하거나, 테스트 패턴 데이터, 디더링(dithering) 데이터, 반전구동방식에 대한 데이터, 그 밖에 동기화를 위한 데이터 등을 포함할 수 있다.
동기화된 제1 및 제2 타이밍 제어부들(200, 250)에 기초하여 표시 패널(100)을 구동한다(단계 S300).
일 실시예에서, 제1 데이터(DAT1)는 제1 타이밍 제어부(200)에서 상기 제2 타이밍 제어부(250)로 전송될 수 있다. 이 경우, 제1 타이밍 제어부(200)는 제1 동기화 클럭 신호(SCK1)에 기초하여 제1 데이터(DAT1)를 출력하고, 제2 타이밍 제어부(250)는 제1 동기화 클럭 신호(SCK1), 제2 내부 기준 클럭 신호(IRCK2) 및 제2 동기화 클럭 신호(SCK2)에 기초하여 전송된 제1 데이터(DAT1)에 대한 데이터 캡쳐 동작을 수행할 수 있다. 상기 데이터 캡쳐 동작은 다위상 캡쳐 동작일 수 있다.
일 실시예에서, 제1 및 제2 타이밍 제어부들(200, 250)은 제1 동기화 신호(도 5의 FSS) 및 제2 동기화 신호(도 5의 RSS) 중 적어도 하나에 기초하여 추가적으로 동기화될 수 있다. 또한, 제1 및 제2 타이밍 제어부들(200, 250)은 외부에서 수신되는 설정 신호들(도 10의 SS1, SS2) 또는 내부에 저장된 내부 파라미터들(도 11의 PINT1, PINT2)에 기초하여 마스터 및 슬레이브 중 하나로 설정될 수 있다.
이상, 표시 장치가 두 개의 타이밍 제어부들을 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 표시 장치가 세 개 이상의 타이밍 제어부들을 포함하고 세 개 이상의 타이밍 제어부들을 동기화 시키는 경우에도 적용될 수 있을 것이다.
본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 제1 영역 및 제2 영역으로 구분되는 표시 패널;
    상기 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 상기 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생하는 제1 타이밍 제어부; 및
    상기 표시 패널의 제2 영역의 동작을 제어하고, 상기 제1 기준 클럭 신호를 수신하고, 상기 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 상기 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생하는 제2 타이밍 제어부를 포함하고,
    상기 제1 및 제2 타이밍 제어부들은 상기 제1 기준 클럭 신호에 기초하여 동기화되고, 상기 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받으며,
    상기 제1 데이터가 상기 제1 타이밍 제어부에서 상기 제2 타이밍 제어부로 전송되는 경우에,
    상기 제1 타이밍 제어부는 상기 제1 동기화 클럭 신호에 기초하여 상기 제1 데이터를 출력하고,
    상기 제2 타이밍 제어부는 상기 제1 동기화 클럭 신호, 상기 제2 내부 기준 클럭 신호 및 상기 제2 동기화 클럭 신호에 기초하여 상기 전송된 제1 데이터에 대한 데이터 캡쳐 동작을 수행하는 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 및 제2 내부 기준 클럭 신호들은 상기 제1 기준 클럭 신호보다 높은 주파수를 가지고, 상기 제1 및 제2 동기화 클럭 신호들은 상기 제1 및 제2 내부 기준 클럭 신호들보다 낮은 주파수를 가지며,
    상기 데이터 캡쳐 동작은 다위상(multi-phase) 캡쳐 동작인 것을 특징으로 하는 표시 장치.
  4. 제1 영역 및 제2 영역으로 구분되는 표시 패널;
    상기 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 상기 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생하는 제1 타이밍 제어부; 및
    상기 표시 패널의 제2 영역의 동작을 제어하고, 상기 제1 기준 클럭 신호를 수신하고, 상기 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 상기 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생하는 제2 타이밍 제어부를 포함하고,
    상기 제1 및 제2 타이밍 제어부들은 상기 제1 기준 클럭 신호에 기초하여 동기화되고, 상기 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받으며,
    상기 제1 데이터가 상기 제2 타이밍 제어부에서 상기 제1 타이밍 제어부로 전송되는 경우에,
    상기 제2 타이밍 제어부는 상기 제2 동기화 클럭 신호에 기초하여 상기 제1 데이터를 출력하고,
    상기 제1 타이밍 제어부는 상기 제1 동기화 클럭 신호, 상기 제1 내부 기준 클럭 신호 및 상기 제2 동기화 클럭 신호에 기초하여 상기 전송된 제1 데이터에 대한 데이터 캡쳐 동작을 수행하는 것을 특징으로 하는 표시 장치.
  5. 제1 영역 및 제2 영역으로 구분되는 표시 패널;
    상기 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 상기 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생하는 제1 타이밍 제어부; 및
    상기 표시 패널의 제2 영역의 동작을 제어하고, 상기 제1 기준 클럭 신호를 수신하고, 상기 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 상기 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생하는 제2 타이밍 제어부를 포함하고,
    상기 제1 및 제2 타이밍 제어부들은 상기 제1 기준 클럭 신호에 기초하여 동기화되고, 상기 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받으며,
    상기 제1 및 제2 타이밍 제어부들은, 상기 제1 및 제2 타이밍 제어부들 중 적어도 하나가 페일(fail) 모드에 진입하였음을 나타내는 제1 동기화 신호에 기초하여 추가적으로 동기화되는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 타이밍 제어부들 중 적어도 하나가 상기 페일 모드에 진입한 경우에, 상기 제1 동기화 신호가 활성화되고,
    상기 표시 장치는 상기 활성화된 제1 동기화 신호에 기초하여 시스템 페일 모드에 진입하는 것을 특징으로 하는 표시 장치.
  7. 제1 영역 및 제2 영역으로 구분되는 표시 패널;
    상기 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 상기 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생하는 제1 타이밍 제어부; 및
    상기 표시 패널의 제2 영역의 동작을 제어하고, 상기 제1 기준 클럭 신호를 수신하고, 상기 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 상기 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생하는 제2 타이밍 제어부를 포함하고,
    상기 제1 및 제2 타이밍 제어부들은 상기 제1 기준 클럭 신호에 기초하여 동기화되고, 상기 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받으며,
    상기 제1 및 제2 타이밍 제어부들은, 상기 제1 및 제2 타이밍 제어부들 모두가 초기화되었음을 나타내는 제1 동기화 신호에 기초하여 추가적으로 동기화되는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 타이밍 제어부들의 초기화가 모두 완료된 경우에, 상기 제1 동기화 신호가 활성화되고,
    상기 제1 및 제2 타이밍 제어부들의 초기화가 모두 완료된 후 상기 표시 패널에 대한 수직 동기화가 완료된 경우에, 상기 제1 동기화 신호가 비활성화되는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 표시 패널에 대한 수직 동기화가 완료된 후 상기 표시 패널의 행들 각각에 대한 수평 동기화를 수행하는 경우에, 상기 제1 동기화 신호가 주기적으로 활성화되는 것을 특징으로 하는 표시 장치.
  10. 제 8 항에 있어서,
    상기 제1 데이터는 제1 영상 데이터를 더 포함하고,
    상기 제1 동기화 신호가 활성화되는 동안에, 상기 제1 동기화 클럭 신호에 기초하여 상기 제1 영상 데이터가 상기 제1 타이밍 제어부에서 상기 제2 타이밍 제어부로 전송되는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 제1 영상 데이터는 상기 제1 영역과 상기 제2 영역의 경계부에 표시되는 경계 영상에 상응하는 것을 특징으로 하는 표시 장치.
  12. 제1 영역 및 제2 영역으로 구분되는 표시 패널;
    상기 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 상기 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생하는 제1 타이밍 제어부; 및
    상기 표시 패널의 제2 영역의 동작을 제어하고, 상기 제1 기준 클럭 신호를 수신하고, 상기 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 상기 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생하는 제2 타이밍 제어부를 포함하고,
    상기 제1 및 제2 타이밍 제어부들은 상기 제1 기준 클럭 신호에 기초하여 동기화되고, 상기 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받으며,
    상기 제1 타이밍 제어부는 마스터(master)로서 동작하고, 상기 제2 타이밍 제어부는 슬레이브(slave)로서 동작하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 타이밍 제어부는 상기 제1 타이밍 제어부를 상기 마스터로 설정하는 제1 설정 신호를 수신하고,
    상기 제2 타이밍 제어부는 상기 제2 타이밍 제어부를 상기 슬레이브로 설정하는 제2 설정 신호를 수신하는 것을 특징으로 하는 표시 장치.
  14. 제 12 항에 있어서,
    상기 제1 타이밍 제어부는 제1 내부 파라미터에 기초하여 상기 마스터로 설정되며,
    상기 제2 타이밍 제어부는 제2 내부 파라미터에 기초하여 상기 슬레이브로 설정되는 것을 특징으로 하는 표시 장치.
  15. 제1 영역 및 제2 영역으로 구분되는 표시 패널;
    상기 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 상기 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생하는 제1 타이밍 제어부; 및
    상기 표시 패널의 제2 영역의 동작을 제어하고, 상기 제1 기준 클럭 신호를 수신하고, 상기 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 상기 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생하는 제2 타이밍 제어부를 포함하고,
    상기 제1 및 제2 타이밍 제어부들은 상기 제1 기준 클럭 신호에 기초하여 동기화되고, 상기 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받으며,
    상기 제1 타이밍 제어부는,
    상기 제1 기준 클럭 신호를 발생하는 제1 발진기;
    상기 제1 기준 클럭 신호에 기초하여 상기 제1 내부 기준 클럭 신호를 발생하는 제1 위상 고정 루프;
    상기 제1 내부 기준 클럭 신호에 기초하여 상기 제1 동기화 클럭 신호를 발생하는 제1 동기화 클럭 신호 발생부;
    상기 제1 내부 기준 클럭 신호 및 상기 제1 동기화 클럭 신호에 기초하여 데이터 처리 동작을 수행하는 제1 데이터 처리부; 및
    상기 제1 기준 클럭 신호를 출력하고, 상기 제1 동기화 클럭 신호에 기초하여 상기 제1 데이터를 출력하거나 상기 제2 동기화 클럭 신호 및 상기 제1 데이터를 수신하는 제1 입출력부를 포함하는 것을 특징으로 하는 표시 장치.
  16. 제1 영역 및 제2 영역으로 구분되는 표시 패널;
    상기 표시 패널의 제1 영역의 동작을 제어하고, 제1 기준 클럭 신호를 발생하고, 상기 제1 기준 클럭 신호에 기초하여 제1 내부 기준 클럭 신호를 발생하고, 상기 제1 내부 기준 클럭 신호에 기초하여 제1 동기화 클럭 신호를 발생하는 제1 타이밍 제어부; 및
    상기 표시 패널의 제2 영역의 동작을 제어하고, 상기 제1 기준 클럭 신호를 수신하고, 상기 제1 기준 클럭 신호에 기초하여 제2 내부 기준 클럭 신호를 발생하고, 상기 제2 내부 기준 클럭 신호에 기초하여 제2 동기화 클럭 신호를 발생하는 제2 타이밍 제어부를 포함하고,
    상기 제1 및 제2 타이밍 제어부들은 상기 제1 기준 클럭 신호에 기초하여 동기화되고, 상기 제1 및 제2 동기화 클럭 신호들에 기초하여 제1 데이터를 주고받으며,
    상기 제1 타이밍 제어부와 연결되고, 상기 제1 영역에 배치되는 제1 데이터 라인들과 연결되며, 제1 데이터 전압들을 발생하여 상기 제1 데이터 라인들에 인가하는 적어도 하나의 제1 데이터 구동부; 및
    상기 제2 타이밍 제어부와 연결되고, 상기 제2 영역에 배치되는 제2 데이터 라인들과 연결되며, 제2 데이터 전압들을 발생하여 상기 제2 데이터 라인들에 인가하는 적어도 하나의 제2 데이터 구동부를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제1 기준 클럭 신호에 기초하여, 표시 패널의 제1 영역의 동작을 제어하는 제1 타이밍 제어부와 상기 표시 패널의 제2 영역의 동작을 제어하는 제2 타이밍 제어부를 동기화시키는 단계; 및
    동기화된 상기 제1 및 제2 타이밍 제어부들에 기초하여 상기 표시 패널을 구동하는 단계를 포함하고,
    상기 제1 및 제2 타이밍 제어부들을 동기화시키는 단계는,
    상기 제1 기준 클럭 신호를 발생하는 단계;
    상기 제1 기준 클럭 신호에 기초하여 제1 및 제2 내부 기준 클럭 신호들을 발생하는 단계; 및
    상기 제1 및 제2 내부 기준 클럭 신호들에 기초하여 상기 제1 및 제2 동기화 클럭 신호들을 발생하는 단계를 포함하며,
    상기 제1 및 제2 동기화 클럭 신호들에 기초하여, 상기 제1 타이밍 제어부와 상기 제2 타이밍 제어부가 제1 데이터를 주고받으며,
    상기 제1 데이터가 상기 제1 타이밍 제어부에서 상기 제2 타이밍 제어부로 전송되는 경우에,
    상기 제1 타이밍 제어부는 상기 제1 동기화 클럭 신호에 기초하여 상기 제1 데이터를 출력하고,
    상기 제2 타이밍 제어부는 상기 제1 동기화 클럭 신호, 상기 제2 내부 기준 클럭 신호 및 상기 제2 동기화 클럭 신호에 기초하여 상기 전송된 제1 데이터에 대한 데이터 캡쳐 동작을 수행하는 표시 장치의 구동 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 제1 및 제2 내부 기준 클럭 신호들은 상기 제1 기준 클럭 신호보다 높은 주파수를 가지고, 상기 제1 및 제2 동기화 클럭 신호들은 상기 제1 및 제2 내부 기준 클럭 신호들보다 낮은 주파수를 가지며,
    상기 데이터 캡쳐 동작은 다위상(multi-phase) 캡쳐 동작인 것을 특징으로 하는 표시 장치의 구동 방법.
  20. 제1 기준 클럭 신호에 기초하여, 표시 패널의 제1 영역의 동작을 제어하는 제1 타이밍 제어부와 상기 표시 패널의 제2 영역의 동작을 제어하는 제2 타이밍 제어부를 동기화시키는 단계; 및
    동기화된 상기 제1 및 제2 타이밍 제어부들에 기초하여 상기 표시 패널을 구동하는 단계를 포함하고,
    상기 제1 및 제2 타이밍 제어부들을 동기화시키는 단계는,
    상기 제1 기준 클럭 신호를 발생하는 단계;
    상기 제1 기준 클럭 신호에 기초하여 제1 및 제2 내부 기준 클럭 신호들을 발생하는 단계; 및
    상기 제1 및 제2 내부 기준 클럭 신호들에 기초하여 상기 제1 및 제2 동기화 클럭 신호들을 발생하는 단계를 포함하며,
    상기 제1 및 제2 동기화 클럭 신호들에 기초하여, 상기 제1 타이밍 제어부와 상기 제2 타이밍 제어부가 제1 데이터를 주고받으며,
    상기 제1 및 제2 타이밍 제어부들은, 상기 제1 및 제2 타이밍 제어부들 중 적어도 하나가 페일(fail) 모드에 진입하였음을 나타내는 제1 동기화 신호 및 상기 제1 및 제2 타이밍 제어부들 모두가 초기화되었음을 나타내는 제2 동기화 신호 중 적어도 하나에 기초하여 추가적으로 동기화되는 것을 특징으로 하는 표시 장치의 구동 방법.
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