KR101682116B1

KR101682116B1 - 디스플레이 컨트롤러와 상기 디스플레이 컨트롤러를 포함하는 디스플레이 시스템

Info

Publication number: KR101682116B1
Application number: KR1020100028272A
Authority: KR
Inventors: 이동한; 노종호
Original assignee: 삼성전자주식회사
Priority date: 2010-03-30
Filing date: 2010-03-30
Publication date: 2016-12-02
Also published as: US8963798B2; US20110242412A1; KR20110108844A

Abstract

디스플레이 컨트롤러는 제1디스플레이 명령을 디코딩하고 디코딩 신호와 상기 제1디스플레이 명령이 수신됨을 지시하는 제1동기 정보를 출력하기 위한 디코더와, 제2디스플레이 컨트롤러로부터 출력되고 제2디스플레이 명령이 수신되었음을 지시하는 제2동기 정보와 상기 디코더로부터 출력된 상기 디코딩 신호에 기초하여 제1제어 신호를 발생하기 위한 제어 회로와, 상기 제1제어 신호에 기초하여 비디오 소스에 저장된 비디오 데이터의 일부와 상기 비디오 데이터의 일부를 디스플레이에서 디스플레이하기 위한 복수의 제1타이밍 제어 신호들을 상기 디스플레이로 전송하기 위한 비디오 출력 로직 회로를 포함한다.

Description

디스플레이 컨트롤러와 상기 디스플레이 컨트롤러를 포함하는 디스플레이 시스템{Display controller and display system having the display controller}

본 발명의 개념에 따른 실시 예는 디스플레이 컨트롤러에 관한 것으로, 특히 디스플레이 컨트롤러와 상기 디스플레이 컨트롤러를 포함하는 디스플레이 시스템에 관한 것이다.

디스플레이 컨트롤러는 복수의 타이밍 제어 신호들을 이용하여 디스플레이에서 디스플레이되는 비디오 영상을 제어할 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 하나의 비디오 소스로부터 출력된 비디오 데이터를 복수 개로 나누고 나누어진 비디오 데이터를 복수 개의 디스플레이들 각각에 디스플레이할 때 상기 복수 개의 디스플레이들 각각으로 공급되는 타이밍 제어 신호들의 동기를 맞출 수 있는 디스플레이 컨트롤러와 상기 디스플레이 컨트롤러를 포함하는 디스플레이 시스템을 제공하는 것이다.

본 발명의 실시 예에 따른 디스플레이 컨트롤러는 제1디스플레이 명령을 디코딩하고 디코딩 신호와 상기 제1디스플레이 명령이 수신됨을 지시하는 제1동기 정보를 출력하기 위한 디코더, 제2디스플레이 컨트롤러로부터 출력되고 제2디스플레이 명령이 수신되었음을 지시하는 제2동기 정보와 상기 디코더로부터 출력된 상기 디코딩 신호에 기초하여 제1제어 신호를 발생하기 위한 제어 회로, 및 상기 제1제어 신호에 기초하여 비디오 소스에 저장된 비디오 데이터의 일부와 상기 비디오 데이터의 일부를 디스플레이에서 디스플레이하기 위한 복수의 제1타이밍 제어 신호들을 상기 디스플레이로 전송하기 위한 비디오 출력 로직 회로를 포함하고, 상기 제어 회로는, 상기 복수의 제1타이밍 제어 신호들 중의 제1신호의 시작 시점과 상기 제2디스플레이 컨트롤러에 의하여 생성된 복수의 제2타이밍 제어 신호들 중의 제2신호의 시작 시점의 비교 결과에 따라 제2제어 신호를 생성하고, 상기 비디오 출력 로직 회로는 상기 제2제어 신호에 응답하여 상기 제1신호의 시작 시점을 제어할 수 있다.
상기 제1신호와 상기 제2신호 각각은 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 비디오 클락 신호 중 어느 하나일 수 있다.
본 발명의 실시 예에 따른 디스플레이 시스템은 제1디스플레이의 동작을 제어하고, 제1디스플레이 명령이 수신됨을 지시하는 제1동기 정보를 출력하기 위한 제1디스플레이 컨트롤러, 상기 제1디스플레이와 다른 제2디스플레이의 동작을 제어하고, 제2디스플레이 명령이 수신됨을 지시하는 제2동기 정보를 출력하기 위한 제2디스플레이 컨트롤러, 및 하나의 프레임에 상응하는 비디오 데이터를 저장하기 위한 비디오 소스를 더 포함하고, 상기 제1디스플레이 컨트롤러는 상기 제1디스플레이 명령과 상기 제2동기 정보에 응답하여 상기 제1디스플레이의 동작을 제어하기 위한 복수의 제1타이밍 제어 신호들을 출력하고, 상기 제2디스플레이 컨트롤러는 상기 제2디스플레이 명령과 상기 제1동기 정보에 응답하여 상기 제2디스플레이의 동작을 제어하기 위한 복수의 제2타이밍 제어 신호들을 출력하고, 상기 제1디스플레이 컨트롤러는 상기 제1디스플레이에 상기 비디오 데이터의 일부를 하나의 프레임으로서 디스플레이하기 위하여 상기 비디오 데이터의 일부와 함께 상기 복수의 제1타이밍 제어 신호들을 상기 제1디스플레이로 전송하고, 상기 제2디스플레이 컨트롤러는 상기 제2디스플레이에 상기 비디오 데이터의 나머지 일부를 하나의 프레임으로서 디스플레이하기 위하여 상기 비디오 데이터의 나머지 일부와 함께 상기 복수의 제2타이밍 제어 신호들을 상기 제2디스플레이로 전송하고, 상기 제1디스플레이 컨트롤러와 상기 제2디스플레이 컨트롤러 각각은 상기 복수의 제1타이밍 제어 신호들 중의 제1신호의 시작 시점과 상기 복수의 제2타이밍 제어 신호들 중의 제2신호의 시작 시점의 차이를 비교하고 비교 결과에 따라 상기 제1신호의 시작 시점과 상기 제2신호의 시작 시점을 조절할 수 있다.
상기 복수의 제1타이밍 제어 신호들은 제1수직 동기 신호 또는 제1수평 동기 신호를 포함하고, 상기 복수의 제2타이밍 제어 신호들은 제2수직 동기 신호 또는 제2수평 동기 신호를 포함하고, 상기 제1수직 동기 신호와 상기 제2수직 동기 신호는 서로 동기되고, 상기 제1수평 동기 신호와 상기 제2수평 동기 신호는 서로 동기될 수 있다.
상기 제1디스플레이 컨트롤러는, 상기 제1디스플레이 명령을 디코딩하여 제1디코딩 신호와 상기 제1동기 정보를 출력하기 위한 제1디코더, 상기 제2동기 정보를 검출하기 위한 제1검출기, 상기 제1디코딩 신호와 상기 제1검출기의 출력 신호에 응답하여 제1제어 신호를 출력하기 위한 제1신호 발생기, 및 상기 제1제어 신호에 응답하여 비디오 소스에 저장된 비디오 데이터의 일부와 상기 복수의 제1타이밍 제어 신호들을 상기 제1디스플레이로 출력하기 위한 제1비디오 출력 로직 회로를 포함하며, 상기 제2디스플레이 컨트롤러는, 상기 제2디스플레이 명령을 디코딩하여 제2디코딩 신호와 상기 제2동기 정보를 출력하기 위한 제2디코더, 상기 제1동기 정보를 검출하기 위한 제2검출기, 상기 제2디코딩 신호와 상기 제2검출기의 출력 신호에 응답하여 제2제어 신호를 출력하기 위한 제2신호 발생기, 및 상기 제2제어 신호에 응답하여 상기 비디오 소스에 저장된 비디오 데이터의 나머지 일부와 상기 복수의 제2타이밍 제어 신호들을 상기 제2디스플레이로 출력하기 위한 제2비디오 출력 로직 회로를 포함할 수 있다.
상기 제1디코더와 상기 제2디코더 각각은 SFR(special function register)로 구현될 수 있다.
상기 제1신호와 상기 제2신호 각각은 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 비디오 클락 신호 중 어느 하나일 수 있다.
상기 제1디스플레이 컨트롤러는, 상기 제1신호의 상기 시작 시점과 상기 제2신호의 상기 시작 시점을 비교하고 제1검출 신호를 출력하는 제1검출기, 및 상기 제1검출 신호에 응답하여 상기 제1신호의 상기 시작 시점을 제어하는 제1비디오 출력 로직 회로를 포함하고, 상기 제2디스플레이 컨트롤러는, 상기 제1신호의 상기 시작 시점과 상기 제2신호의 상기 시작 시점을 비교하고 제2검출 신호를 출력하는 제2검출기, 및 상기 제2검출 신호에 응답하여 상기 제2신호의 상기 시작 시점을 제어하는 제2비디오 출력 로직 회로를 포함할 수 있다.
상기 제1검출기는, 상기 제1신호의 시작 시점을 카운트하기 위한 제1카운터, 상기 제2신호의 시작 시점을 카운트하기 위한 제2카운터, 및 상기 제1카운터의 카운트 값과 상기 제2카운터의 카운트 값을 비교하고, 비교 결과에 상응하는 상기 제1검출 신호를 출력하기 위한 제1비교기를 포함하고, 상기 제2검출기는, 상기 제2신호의 시작 시점을 카운트하기 위한 제3카운터, 상기 제1신호의 시작 시점을 카운트하기 위한 제4카운터, 및 상기 제3카운터의 카운트 값과 상기 제4카운터의 카운트 값을 비교하고, 비교 결과에 상응하는 상기 제2검출 신호를 출력하기 위한 제2비교기를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 시스템은 복수의 디스플레이 컨트롤러들을 포함하고, 상기 복수의 디스플레이 컨트롤러에서, 각 디스플레이 컨트롤러가 동기 정보를 출력하고 상기 디스플레이 컨트롤러들의 적어도 다른 어느 하나로부터 출력된 상기 동기 정보에 기초하여 복수의 디스플레이들 중 상응하는 디스플레이의 동작을 제어하고, 상기 복수의 디스플레이 컨트롤러들은 제1디스플레이 컨트롤러와 제2디스플레이 컨트롤러를 포함하고, 상기 복수의 디스플레이들은 상기 제1디스플레이 컨트롤러에 상응하는 제1디스플레이와 상기 제2디스플레이 컨트롤러에 상응하는 제2디스플레이를 포함하고, 상기 제1디스플레이 컨트롤러는 제1디스플레이 명령과 상기 제2디스플레이 컨트롤러로부터 수신된 제2동기 정보에 응답하여 상기 제1디스플레이의 동작을 제어하기 위해 복수의 제1타이밍 제어 신호들을 출력하고, 상기 제2디스플레이 컨트롤러는 제2디스플레이 명령과 상기 제2디스플레이 컨트롤러로부터 수신된 제1동기 정보에 응답하여 상기 제2디스플레이의 동작을 제어하기 위해 복수의 제2타이밍 제어 신호들을 출력하고, 상기 제1디스플레이 컨트롤러는 상기 제1디스플레이에 대한 프레임으로 비디오 데이터의 제1일부를 디스플레이하기 위하여 상기 비디오 데이터의 상기 제1일부와 함께 상기 복수의 제1타이밍 제어 신호들을 상기 제1디스플레이로 전송하고, 상기 제2디스플레이 컨트롤러는 상기 제2디스플레이에 대한 프레임으로 상기 비디오 데이터의 제2일부를 디스플레이하기 위하여 상기 비디오 데이터의 상기 제2일부와 함께 상기 복수의 제2타이밍 제어 신호들을 상기 제2디스플레이로 전송하고, 상기 제1디스플레이 컨트롤러와 상기 제2디스플레이 컨트롤러 각각은 상기 복수의 제1타이밍 제어 신호들 중 제1신호의 시작 시점과 상기 복수의 제2타이밍 신호들 중 제2신호의 시작 시점을 비교하고, 각각의 비교 결과에 따라 상기 제1신호의 시작 시점과 상기 제2신호의 시작 시점을 조절할 수 있다.
각 디스플레이 컨트롤러는 각각의 디스플레이 명령을 수신하고, 각 디스플레이 컨트롤러는 상기 디스플레이 컨트롤러들의 중 적어도 다른 어느 하나로부터 출력된 상기 동기 정보와 상기 수신된 디스플레이 명령에 기초하여 상기 상응하는 디스플레이의 동작을 제어할 수 있다.
각 디스플레이 컨트롤러는 상기 수신된 디스플레이 명령에 응답하여 상기 동기 정보를 생성할 수 있다.
상기 디스플레이 컨트롤러들은 상기 상응하는 디스플레이들에 대한 비디오 데이터의 디스플레이가 동기화되도록 상기 상응하는 디스플레이들의 동작을 제어할 수 있다.
상기 비디오 데이터를 저장하는 비디오 소스를 더 포함하고, 각 디스플레이 컨트롤러는 상기 저장된 비디오 데이터의 일부를 디스플레이 하기 위해 상기 상응하는 디스플레이의 동작을 제어할 수 있다.
각 디스플레이 컨트롤러는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 비디오 클락 신호 중 적어도 어느 하나를 동기화할 수 있다.
각 디스플레이 컨트롤러는 상기 디스플레이 컨트롤러들의 중 적어도 다른 어느 하나로부터 출력된 상기 동기 정보에 기초하여 상기 상응하는 디스플레이의 동작을 제어할 수 있다.
상기 제1디스플레이에 디스플레이되는 제1비디오 데이터와 상기 제2디스플레이에 디스플레이되는 제2비디오 데이터는 싱글 비디오 이미지로 구성될 수 있다.
상기 복수의 디스플레이에 디스플레이되는 복수의 비디오 데이터는 싱글 비디오 이미지로 구성될 수 있다.

삭제

본 발명의 실시 예에 따른 데이터 처리 시스템은 하나의 비디오 소스로부터 출력된 비디오 데이터를 복수 개로 나누어 복수 개로 나누어진 비디오 데이터를 복수 개의 디스플레이들 각각에 디스플레이할 때 상기 복수 개의 디스플레이들 각각으로 공급되는 타이밍 제어 신호들의 동기를 맞출 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다.
도 3은 도 1 또는 도 2에 도시된 복수의 디스플레이 컨트롤러들의 상세 블락도의 일 실시 예를 나타낸다.
도 4는 도 1 또는 도 2에 도시된 복수의 디스플레이 컨트롤러들로부터 출력된 복수의 타이밍 제어 신호들의 타이밍 도를 나타낸다.
도 5는 도 1 또는 도 2에 도시된 복수의 디스플레이 컨트롤러들의 상세 블락도의 다른 실시 예를 나타낸다.
도 6은 도 5에 도시된 복수의 검출기들의 상세 블락도를 나타낸다.
도 7은 도 5에 도시된 복수의 디스플레이 컨트롤러들로부터 출력되는 타이밍 제어 신호의 타이밍 도를 나타낸다.
도 8은 라인 분리(line split) 방식에 따라 두 개의 디스플레이들에서 디스플레이되는 비디오 데이터를 나타낸다.
도 9는 프레임 분리(frame split) 방식에 따라 두 개의 디스플레이들에서 디스플레이되는 비디오 데이터를 나타낸다.
도 10은 도 3에 도시된 복수의 디스플레이 컨트롤러들을 포함하는 디스플레이 시스템의 동작을 설명하기 위한 플로우차트이다.
도 11은 도 5에 도시된 복수의 디스플레이 컨트롤러들을 포함하는 디스플레이 시스템의 동작을 설명하기 위한 플로우차트이다.
도 12는 본 발명의 또 다른 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다.
도 13은 본 발명의 또 다른 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다.
도 14는 본 발명의 또 다른 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다. 도 1에서는 설명의 편의를 위하여, 두 개의 디스플레이들(130과 150)과 두 개의 디스플레이 컨트롤러들(120과 140)을 도시하나, 실시 예에 따라 디스플레이 시스템(100A)은 N(N은 자연수)개의 디스플레이들과 N개의 디스플레이 컨트롤러들을 포함할 수 있다. 상기 N개의 디스플레이 컨트롤러들 각각은 상기 N개의 디스플레이들 각각의 동작을 제어할 수 있고 상기 N개의 디스플레이들 각각으로 출력되는 타이밍 제어 신호들 각각을 동기시키기 위하여 서로 통신할 수 있다.

도 1을 참조하면, 디스플레이 시스템(100A)은 CPU(110), 제1디스플레이 컨트롤러(120), 제1디스플레이(130), 제2디스플레이 컨트롤러(140), 제2디스플레이 (150), 및 프레임 버퍼(160)를 포함한다.

프로세서와 같은 CPU(110)는 디스플레이 시스템(100A)의 디스플레이 동작을 제어한다.

CPU(110)는 유저(user)에 의하여 입력된 디스플레이 모드 변경 명령(IST)에 따라 제1디스플레이 컨트롤러(120)의 동작과 제2디스플레이 컨트롤러(140)의 동작을 제어할 수 있다.

여기서 디스플레이 모드 변경 명령(IST)은 하나의 비디오 소스, 예컨대 프레임 버퍼(160)에 저장된 하나의 프레임에 해당하는 비디오 데이터를 도 8 또는 도 9에 도시된 바와 같이 두 개의 디스플레이들(130과 150)에 나누어 디스플레이하기 위한 명령을 의미한다.

따라서 디스플레이 모드 변경 명령(IST)이 입력되기 전에는 각 디스플레이 (130과 140)은 각 디스플레이 컨트롤러(120과 140)의 제어하에 서로 다른 비디오 영상을 디스플레이할 수 있다.

디스플레이 시스템(100A)은 디스플레이 모드 변경 명령(IST)에 따라 상기 비디오 데이터를 복수 개로 분할하고 복수 개로 분할된 각 비디오 데이터를 프레임 (frame)으로서 각 디스플레이를 이용하여 디스플레이할 수 있다. 이를 멀티 디스플레이 동작(multi display operation)이라 한다.

예컨대, CPU(110)는 디스플레이 모드 변경 명령(IST)을 디코딩(또는 해석)하고 디코딩(또는 해석) 결과에 따라 제1디스플레이 명령(D_CMD1)과 제2디스플레이 명령(D_CMD2)을 생성할 수 있다. 이 경우 CPU(110)는 제1디스플레이 명령(D_CMD1)을 생성한 후 제2디스플레이 명령(D_CMD2)을 생성할 수 있고 반대로 제2디스플레이 명령(D_CMD2)을 생성한 후 제1디스플레이 명령(D_CMD1)을 생성할 수 있다.

제1디스플레이 컨트롤러(120)는 제1디스플레이 명령(D_CMD1)과 제2디스플레이 컨트롤러(140)로부터 출력된 제2동기 정보(Sync_2x)에 따라 도 6에 도시된 라인 분리(line split) 방식 또는 도 7에 도시된 프레임 분리(frame split) 방식에 따라 프레임 버퍼(160)에 저장된 비디오 데이터의 일부(이하, '제1비디오 데이터'라 한다)를 디스플레이하기 위하여 제1비디오 데이터(DATA1)와 함께 복수의 제1타이밍 제어 신호들(CTRL1)을 제1디스플레이(130)로 출력할 수 있다. 제1비디오 데이터 (DATA1)는 제1디스플레이(130)에서 하나의 프레임을 형성한다.

이때 제2디스플레이 컨트롤러(140)는 제2디스플레이 명령(D_CMD2)에 응답하여 제2동기 정보(Sync_2x)를 생성하고 생성된 제2동기 정보(Sync_2X)를 제1디스플레이 컨트롤러(120)로 출력할 수 있다.

제2디스플레이 컨트롤러(140)는 제2디스플레이 명령(D_CMD2)과 제1디스플레이 컨트롤러(120)로부터 출력된 제1동기 정보(Sync_1X)에 따라 도 6에 도시된 라인 분리 방식 또는 도 7에 도시된 프레임 분리 방식에 따라 프레임 버퍼(160)에 저장된 비디오 데이터의 나머지 일부(이하 '제2비디오 데이터'라 한다)를 디스플레이하기 위하여 제2비디오 데이터(DATA2)와 함께 복수의 제2타이밍 제어 신호들 (CTRL2)을 제2디스플레이(150)로 출력할 수 있다. 제2비디오 데이터(DATA2)는 제2디스플레이(130)에서 하나의 프레임을 형성한다.

이때 제1디스플레이 컨트롤러(120)는 제1디스플레이 명령(D_CMD2)에 응답하여 제1동기 정보(Sync_1X)를 생성하고 생성된 제1동기 정보(Sync_1X)를 제2디스플레이 컨트롤러(140)로 출력한다.

즉, 제1디스플레이 컨트롤러(120)는 제1디스플레이 명령(D_CMD1)과 제2동기 정보(Sync_2X)에 응답하여 제1비디오 데이터(DATA1)를 제1디스플레이(130)로 전송할 수 있고 제2디스플레이 컨트롤러(140)는 제2디스플레이 명령(D_CMD2)과 제1동기 정보(Sync_1X)에 응답하여 제2비디오 데이터(DATA2)를 제2디스플레이(150)로 전송할 수 있다.

따라서, 제1디스플레이(130)에서 디스플레이되는 하나의 프레임에 상응하는 비디오 영상과 제2디스플레이(150)에서 디스플레이되는 하나의 프레임에 상응하는 비디오 영상은 도 6 또는 도 7에 도시된 바와 같이 서로 일치한다. 여기서 일치라 함은 두 개의 디스플레이들(130과 150)에서 디스플레이되는 두 개의 비디오 영상들이 마치 하나의 디스플레이에서 디스플레이되는 비디오 영상과 같음을 의미한다.

제1디스플레이(130)와 제2디스플레이(150) 각각의 사이즈, 해상도 (resolution), 또는 동작 주파수(operating frequency)는 서로 동일할 수도 있고 서로 다를 수도 있다.

그러나, 제1디스플레이 컨트롤러(120)와 제2디스플레이 컨트롤러(140)는 동기 정보(Sync_1X과 Sync_2X)를 서로 주고받을 수 있으므로, 각 디스플레이 컨트롤러(120과 40)는 서로 동기된 각 타이밍 제어 신호를 각 디스플레이(130과 150)로 출력할 수 있다.

비디오 소스의 일 예인 프레임 버퍼(160)는 프레임 단위로 비디오 데이터를 저장할 수 있다.

도 2는 본 발명의 다른 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다. 도 2를 참조하면, 디스플레이 시스템(100B)은 도 1에 도시된 디스플레이 시스템(100A)과 달리 두 개의 CPU들(110-1과 110-2)를 포함한다.

제1CPU(110-1)는 제1디스플레이 컨트롤러(120)의 동작을 제어하고 제2CPU (110-2)는 제2디스플레이 컨트롤러(140)의 동작을 제어한다.

예컨대, 각 CPU(110-1과 110-2)는 디스플레이 모드 변경 명령(IST)에 응답하여 각 디스플레이 명령(D_CMD1과 D_CMD2)을 생성한다. 각 디스플레이 명령(D_CMD1과 D_CMD2)은 동시에 또는 소정의 시간 차이를 두고 각 디스플레이 컨트롤러(120과 140)로 출력될 수 있다.

도 3은 도 1 또는 도 2에 도시된 복수의 디스플레이 컨트롤러들의 상세 블락도의 일 실시 예를 나타내고, 도 4는 도 1 또는 도 2에 도시된 복수의 디스플레이 컨트롤러들로부터 출력되는 복수의 타이밍 제어 신호들의 타이밍 도를 나타내고, 도 8은 라인 분리(line split) 방식에 따라 두 개의 디스플레이들에서 디스플레이되는 비디오 데이터를 나타내고, 도 9는 프레임 분리(frame split) 방식에 따라 두 개의 디스플레이들에서 디스플레이되는 비디오 데이터를 나타낸다.

디스플레이 시스템(100A 또는 100B)의 동작은 도 1부터 도 4, 도 8, 및 도 9를 참조하여 상세히 설명하면 다음과 같다.

도 1의 CPU(110)는 디스플레이 모드 변경 명령(IST)을 수신하고, 수신된 디스플레이 모드 변경 명령(IST)에 따라 제1디스플레이 명령(D_CMD1)과 제2디스플레이 명령(D_CMD2)을 발생한다. 도 2의 제1CPU(110-1)와 제2CPU(110-2) 각각은 디스플레이 모드 변경 명령(IST)을 수신하고, 수신된 디스플레이 모드 변경 명령(IST)에 따라 제1디스플레이 명령(D_CMD1)과 제2디스플레이 명령(D_CMD2) 각각을 발생한다.

제1디스플레이 명령(D_CMD1)이 제2디스플레이 명령(D_CMD2)보다 먼저 발생할 때, 디스플레이 시스템(100A 또는 100B)의 동작을 설명하면 다음과 같다.

제1디스플레이 컨트롤러(120)의 제1디코더(121)는 수신된 제1디스플레이 명령(D_CMD1)을 디코딩하고 제1디코딩 신호를 제1제어 회로(123), 예컨대 제1신호 발생기(127)로 출력한다.

제1디코더(121)가 제1디스플레이 명령(D_CMD1)을 수신한 경우, 제1디코더 (121)는 제1디스플레이 명령(D_CMD1)이 수신되었음을 지시하는 제1동기 정보 (Sync_1X)를 제2디스플레이 컨트롤러(140)의 제2제어 회로(143), 예컨대 제2검출기 (145)로 출력한다.

제2검출기(145)는 제1동기 정보(Sync_11)의 수신을 검출하고 제2검출 신호 (DET2)를 제2신호 발생기(147)로 출력한다.

그 후 제2디스플레이 컨트롤러(140)의 제2디코더(141)는 수신된 제2디스플레이 명령(D_CMD2)을 디코딩하고 제2디코딩 신호를 제2제어 회로(143), 예컨대 제2신호 발생기(147)로 출력한다.

제2디코더(141)가 제2디스플레이 명령(D_CMD2)을 수신한 경우, 제2디코더 (141)는 제2디스플레이 명령(D_CMD2)이 수신되었음을 지시하는 제2동기 정보 (Sync_21)를 제1디스플레이 컨트롤러(120)의 제1제어 회로(123), 예컨대 제1검출기 (125)로 출력한다.

제1검출기(125)는 제2동기 신호(Sync_21)의 수신을 검출하고 제1검출 신 호 (DET1)를 제1신호 발생기(127)로 출력한다.

따라서 제1신호 발생기(127)는 제1디코더(121)로부터 출력된 제1디코딩 신호와 제1검출 신호(DET1)에 따라 제1제어 신호(ST1)를 생성한다. 즉, 제1디코더(121)로부터 출력된 제1디코딩 신호를 수신한 제1제어 회로(123)는 제2동기 신호 (Sync_21)를 검출한 후에 비로소 제1제어 신호(ST1)를 생성할 수 있다.

제1비디오 출력 로직 회로(127)는 제1제어 신호(ST1)에 응답하여 제1비디오 클락 신호(VCLK1), 제1수직 동기 신호(Vsync1), 제1수평 동기 신호(Hsync1), 제1데이터 인에이블 신호(VDEN1)를 생성하고, 생성된 제1타이밍 제어 신호들(VCLK1, Vsync1, Hsync1, 및 VDEN1)과 함께 프레임 버퍼(160)에 저장된 제1비디오 데이터 (DATA1)를 제1디스플레이(130)로 전송한다.

제2신호 발생기(147)는 제2디코더(141)로부터 출력된 제2디코딩 신호와 제2검출 신호(DET2)에 따라 제2제어 신호(ST2)를 생성한다. 즉, 제1동기 신호 (Sync_11)를 수신한 제2제어 회로(143)는 제2디스플레이 명령(D_CMD2)을 수신한 후에야 비로소 제2제어 신호(ST2)를 생성할 수 있다.

제2비디오 출력 로직 회로(149)는 제2제어 신호(ST2)에 응답하여 제2비디오 클락 신호(VCLK2), 제2수직 동기 신호(Vsync2), 제2수평 동기 신호(Hsync2), 제2데이터 인에이블 신호(VDEN2)를 생성하고, 생성된 제2타이밍 제어 신호들(VCLK2, Vsync2, Hsync2, 및 VDEN2)과 함께 프레임 버퍼(160)에 저장된 제2비디오 데이터 (DATA2)를 제2디스플레이(150)로 전송한다.

도 4에 도시된 바와 같이 제1비디오 클락 신호(VCLK1)의 타이밍(예컨대, 시작 시점)과 제2비디오 클락 신호 (VCLK2)의 타이밍(예컨대, 시작 시점)은 서로 일치하고, 제1수직 동기 신호(Vsync1)의 타이밍(예컨대, 시작 시점)과 제2수직 동기 신호(Vsync2)의 타이밍(예컨대, 시작 시점)은 서로 일치하고, 제1수평 동기 신호(Hsync1)의 타이밍(예컨대, 시작 시점)과 제2수평 동기 신호(Hsync2)의 타이밍(예컨대, 시작 시점)은 서로 일치하고, 제1데이터 인에이블 신호(VDEN1)의 타이밍(예컨대, 시작 시점)과 제2데이터 인에이블 신호(VDEN2)의 타이밍(예컨대, 시작 시점)은 서로 일치한다.

각 수직 동기 신호(Vsync1과 Vsync2)는 프레임(frame)의 시작과 끝을 제어하기 위한 신호이고, 각 수평 동기 신호(Hsync1과 Hsync2)는 라인(line)의 시작과 끝을 제어하기 위한 신호이고, 각 데이터 인에이블 신호(VDEN1과 VDEN2)는 각 비디오 데이터(DATA1과 DATA2)의 유효를 지시하는 신호이다. 각 비디오 데이터 (DATA1과 DATA2)는 각 비디오 클락 신호(VCLK1과 VCLK2)에 따라 각 디스플레이(130과 150)에서 디스플레이된다.

여기서 일치한다 함은 짝을 이루는 타이밍 제어 신호들(예컨대, VCLK1과 VCLK2, Vsync1과 Vsync2, Hsync1과 Hsync2, VDEN1과 VDEN2)이 마치 하나의 신호처럼 주파수와 위상이 완전히 일치함을 의미할 수도 있고 또는 미리 정의된 허용 범위 내에서 주파수와 위상이 일치함을 의미할 수도 있다.

제1디스플레이(130)는 복수의 제1타이밍 제어 신호들(VCLK1, Vsyns1, Hsync1, 및 VDEN1)에 따라 제1비디오 데이터(DATA1)를 하나의 프레임으로 디스플레이할 수 있고 제2디스플레이(150)는 복수의 제2타이밍 제어 신호들(VCLK2, Vsyns2, Hsync2, 및 VDEN2)에 따라 제2비디오 데이터(DATA2)를 하나의 프레임으로 디스플레이할 수 있다.

따라서, 디스플레이 시스템(100A 또는 100B)은 도 8에 도시된 바와 같이 프레임 버퍼(160)에 저장된 하나의 프레임에 해당하는 비디오 데이터(예컨대, A)가 라인 분리 방식에 따라 두 개의 디스플레이들(130과 150)에 분리되어 디스플레이되더라도 마치 하나의 디스플레이에서 디스플레이되는 것과 같이 서로 일치된 비디오 영상을 디스플레이할 수 있다.

또한, 디스플레이 시스템(100A 또는 100B)은 도 9에 도시된 바와 같이 프레임 버퍼(160)에 저장된 하나의 프레임에 해당하는 비디오 데이터(예컨대, A)가 프레임 분리 방식에 따라 두 개의 디스플레이들(130과 150)에 분리되어 디스플레이되더라도 마치 하나의 디스플레이에서 디스플레이되는 것과 같이 서로 일치된 비디오 영상을 디스플레이할 수 있다.

각 디스플레이(130과 150)는 TFT-LCD, LED, 또는 OLED과 같은 평판 디스플레이로 구현될 수 있다.

실시 예에 따라, 각 디코더(121과 141)는 SFR(Special Function Register)로 구현될 수 있다.

또한, 각 검출기(123과 143)는 플래그(flag)를 저장할 수 있는 레지스터로 구현될 수 있다. 이때 각 동기 신호(Sync_11과 Sync_21)는 K(K는 자연수)-비트 플래그일 수 있다.

따라서, 각 디코더(121과 141)는 각 디스플레이 명령(M_CMD1과 M_CMD2)에 응답하여 각 플래그(Sync_11과 Sync_21)를 생성할 수 있고 각 플래그 (Sync_11과 Sync_21)는 각 레지스터(123과 143)에 저장될 수 있다.

예컨대, 각 디코더(121과 141)는 각 디스플레이 명령(D_CMD1과 D_CMD2)에 응답하여 각 플래그(Sync_11과 Sync_21)를 1로 설정할 수 있다.

계속하여, 제2디스플레이 명령(D_CMD2)이 제1디스플레이 명령(D_CMD1)보다 먼저 발생할 때, 디스플레이 시스템(100A 또는 100B)의 동작을 도 1부터 도 4, 도 8, 및 도 9를 참조하여 설명하면 다음과 같다.

제2디코더(141)는 수신된 제2디스플레이 명령(D_CMD2)을 디코딩하고 제2디코딩 신호를 제2제어 회로(143), 예컨대 제2신호 발생기(147)로 출력하고 제2디스플레이 명령(D_CMD2)이 수신되었음을 지시하는 제2동기 정보 (Sync_2X=Sync_21)를 제1디스플레이 컨트롤러(120)의 제1제어 회로(123), 예컨대, 제1검출기(125)로 전송한다. 따라서 제1검출기(125)는 제2동기 정보(Sync_21)가 수신됨을 검출하고 제1검출 신호(DET1)를 제1신호 발생기(127)로 출력한다.

그 후 제1디코더(121)는 수신된 제1디스플레이 명령(D_CMD1)을 디코딩하고 제1디코딩 신호를 제1제어 회로(123), 예컨대 제1신호 발생기(127)로 출력하고 제1디스플레이 명령(D_CMD1)이 수신되었음을 지시하는 제1동기 정보 (Sync_1X=Sync_11)를 제2디스플레이 컨트롤러(140)의 제2제어 회로(143), 예컨대, 제2검출기(155)로 전송한다. 따라서 제2검출기(145)는 제1동기 정보(Sync_11)가 수신됨을 검출하고 제2검출 신호(DET2)를 제2신호 발생기(147)로 출력한다.

이때 제1제어 회로(123)는 제1디스플레이 명령(D_CMD1)과 제1검출 신호 (DET1)에 응답하여 제1제어 신호(ST1)를 제1비디오 출력 로직 회로(129)로 출력하고 제2제어 회로(143)는 제2디스플레이 명령(D_CMD2)과 제2검출 신호(DET2)에 응답하여 제2제어 신호(ST2)를 제2비디오 출력 로직 회로(149)로 출력한다.

실시 예에 따라 제1제어 회로(123)로부터 출력되는 제1제어 신호(ST1)의 출력 시점과 제2제어 회로(143)로부터 출력되는 제2제어 신호(ST2)의 출력 시점은 설계 사양에 따라 서로 일치되거나 또는 허용 오차 범위 내에서 서로 일치될 수 있다.

또한 다른 실시 예에 따라 복수의 제1타이밍 제어 신호들(VCLK1, Vsync1, Hsync1, 및 VDEN1) 각각의 타이밍, 예컨대 출력 시점과 복수의 제2타이밍 제어 신호들(VCLK2, Vsync2, Hsync2, 및 VDEN2) 각각의 타이밍, 예컨대 출력 시점은 설계 사양에 따라 서로 일치되거나 또는 허용 오차 범위 내에서 서로 일치될 수 있다.

도 5는 도 1 또는 도 2에 도시된 복수의 디스플레이 컨트롤러들의 상세 블락도의 다른 실시 예를 나타낸다.

도 5에 도시된 복수의 디스플레이 컨트롤러들(120과 140) 각각이 디스플레이 모드 변경 명령(IST)에 따라 멀티 디스플레이 동작을 수행하는 도중에 각 동기 정보(Sync_12와 Sync_22)를 이용하여 제1비디오 데이터(DATA1)의 디스플레이를 제어하는 복수의 제1타이밍 제어 신호들(CTRL1) 중에서 적어도 어느 하나의 타이밍과 제2비디오 데이터(DATA2)의 디스플레이를 제어하는 복수의 제2타이밍 제어 신호들(CTRL2) 중에서 적어도 어느 하나의 타이밍을 일치 또는 동기시킬 수 있다.

도 5를 참조하면, 제1디스플레이 컨트롤러(120)는 제1디코더(121), 제1제어 회로(123-1), 및 제1비디오 출력 로직 회로(129)를 포함한다.

제1디코더(121)는 수신된 제1디스플레이 명령(D_CMD1)을 디코딩하고 제1디코딩 신호를 제1제어 회로(123-1), 예컨대 제1신호 발생기(127-1)로 출력한다.

제1제어 회로(123-1)는 상기 제1디코딩 신호와 제2디스플레이 컨트롤러(140)로부터 출력된 제2동기 정보(Sync_22)에 따라 제3제어 신호(ST3)를 제1비디오 출력 로직 회로(129)로 출력한다.

여기서 제2동기 정보(Sync_22)는 복수의 제2타이밍 제어 신호들(CTRL2), 즉 제2비디오 클락 신호(VCLK2), 제2수직 동기 신호(Vsync2), 제2수평 동기 신호 (Hsync2), 및 제2데이터 인에이블 신호(VEDN2) 중에서 적어도 하나에 대한 정보를 포함한다.

제1검출기(125-1)는 제1동기 정보(Sync_12)와 제2동기 정보(Sync_22)를 비교하고 제3검출 신호(DET3)를 제1신호 발생기(127-1)로 전송한다. 제1신호 발생기(127-1)는 제3검출 신호(DET3)에 응답하여 제3제어 신호(ST3)를 제1비디오 출력 로직 회로(129)로 출력한다.

제1비디오 출력 로직 회로(129)는 제3제어 신호(ST3)에 응답하여 복수의 제1타이밍 제어 신호들(CTRL1), 즉 제1비디오 클락 신호(VCLK1), 제1수직 동기 신호 (Vsync1), 제1수평 동기 신호(Hsync1), 및 제1데이터 인에이블 신호(VEDN1) 중에서 적어도 하나의 타이밍, 예컨대 하승 에지의 시작 시점 또는 하강 에지의 시작 시점을 제어한다.

제2디스플레이 컨트롤러(140)는 제2디코더(141), 제2제어 회로(143-1), 및 제2비디오 출력 로직 회로(149)를 포함한다.

제2디코더(141)는 수신된 제2디스플레이 명령(D_CMD2)을 디코딩하고 제2디코딩 신호를 제2제어 회로(143-1), 예컨대 제2신호 발생기(147-1)로 출력한다.

제2제어 회로(143-1)는 상기 제2디코딩 신호와 제1디스플레이 컨트롤러(120)로부터 출력된 제1동기 정보(Sync_12)에 따라 제4제어 신호(ST4)를 제2비디오 출력 로직 회로(149)로 출력한다.

제1동기 정보(Sync_12)는 복수의 제1타이밍 제어 신호들(CTRL1) 중에서 적어도 하나에 대한 정보를 포함한다.

제2검출기(145-1)는 제1동기 정보(Sync_12)와 제2동기 정보(Sync_22)를 비교하고 제4검출 신호(DET4)를 제2신호 발생기(147-1)로 전송한다. 제2신호 발생기(147-1)는 제4검출 신호(DET4)에 응답하여 제4제어 신호(ST4)를 제2비디오 출력 로직 회로(149)로 출력한다.

제2비디오 출력 로직 회로(149)는 제4제어 신호(ST4)에 응답하여 복수의 제2타이밍 제어 신호들(CTRL1) 중에서 적어도 하나의 타이밍을 제어한다.

각 제어 회로(123-1과 143-1)는 각 디스플레이(130과 150)에서 디스플레이되는 픽셀 정보를 나타내는 신호, 예컨대 각 수평 동기 신호(Hsync1과 Hsync2)를 이용하여 각 디스플레이(130과 150)에서 디스플레이되는 상기 픽셀 정보를 수정할 수 있다.

도 6은 도 5에 도시된 복수의 검출기들의 상세 블락도를 나타내고, 도 7은 도 5에 도시된 복수의 디스플레이 컨트롤러들로부터 출력된 타이밍 제어 신호의 타이밍도를 나타낸다.

도 5부터 도 7을 참조하여 각 디스플레이 컨트롤러(120과 140)가 각 수직 동기 신호(Vsync1과 Vsync2)의 타이밍을 제어 또는 동기시키는 방법을 설명하면 다음과 같다.

우선, 제1동기 정보(Sync_12)는 제1수직 동기 신호(Vsync1)에 대한 정보이고, 제2동기 정보(Sync_22)는 제2수직 동기 신호(Vsync2)에 대한 정보라 가정한다.

멀티 디스플레이 동작이 수행되는 도중에 각 검출기(125-1과 145-1)는 제1동기 정보(Sync_12)와 제2동기 정보(Sync_22)를 서로 비교하고 각 검출 신호(DET3와 DET4)를 출력한다.

제1검출기(125-1)는 제1카운터(124-1), 제2카운터(124-2), 및 제1비교기 (124-3)를 포함한다.

제1카운터(124-1)는 제1카운터 클락 신호(CLK1)에 응답하여 제1동기 정보 (Sync_12), 예컨대 제1수직 동기 신호(Vsync1)를 카운트하고 제1카운트 값(CNT1)을 출력한다. 예컨대, 제1카운터(124-1)는 제1시점(T0)부터 제1수직 동기 신호 (Vsync1)의 상승 에지인 제1시점(T1)까지의 제1시간을 카운트하고 상기 제1시간에 상응하는 제1카운트 값(CNT1)을 출력할 수 있다.

제2카운터(124-2)는 제1카운터 클락 신호(CLK1)에 응답하여 제2동기 정보 (Sync_22), 예컨대 제2수직 동기 신호(Vsync2)를 카운트하고 제2카운트 값(CNT2)을 출력한다. 예컨대, 제2카운터(124-2)는 제1시점(T0)부터 제2수직 동기 신호 (Vsync2)의 상승 에지인 제2시점(T1)까지의 제2시간을 카운트하고 상기 제2시간에 상응하는 제2카운트 값(CNT2)을 출력할 수 있다.

제1비교기(124-3)는 제1카운트 값(CNT1)과 제2카운트 값(CNT2)을 비교하고 비교 결과에 상응하는 제3검출 신호(DET3)를 출력한다. 제3검출 신호(DET3)는 제2시점(T1)과 제1시점(T0)의 시간 차이(DL)에 대한 정보를 포함한다.

제2검출기(145-1)는 제3카운터(144-1), 제4카운터(144-2), 및 제2비교기 (144-3)를 포함한다.

제3카운터(144-1)는 제1카운터 클락 신호(CLK1)에 동기된 제2카운터 클락 신호(CLK2)에 응답하여 제2동기 정보(Sync_22), 예컨대 제2수직 동기 신호(Vsync2)를 카운트하고 제3카운트 값(CNT3)을 출력한다. 예컨대, 제3카운터(144-1)는 제1시점(T0)부터 제2수직 동기 신호(Vsync2)의 상승 에지인 제2시점(T1)까지의 제2시간을 카운트하고 상기 제2시간에 상응하는 제3카운트 값(CNT3)을 출력할 수 있다.

제4카운터(144-2)는 제2카운터 클락 신호(CLK2)에 응답하여 제2동기 정보 (Sync_22), 예컨대 제2수직 동기 신호(Vsync2)를 카운트하고 제4카운트 값(CNT4)을 출력한다. 예컨대, 제4카운터(144-2)는 제1시점(T0)부터 제1수직 동기 신호 (Vsync1)의 상승 에지인 제1시점(T1)까지의 제1시간을 카운트하고 상기 제1시간에 상응하는 제4카운트 값(CNT4)을 출력할 수 있다.

제2비교기(144-3)는 제3카운트 값(CNT3)과 제4카운트 값(CNT4)을 비교하고 비교 결과에 상응하는 제4검출 신호(DET4)를 출력한다. 제4검출 신호(DET4)는 제2시점(T1)과 제1시점(T0)의 시간 차이(DL)에 대한 정보를 포함한다.

따라서, 제1신호 발생기(127-1)는 제3검출 신호(DET3)에 따라 제3제어 신호 (ST3)를 생성하고 제2신호 발생기(147-1)는 제4검출 신호(DET4)에 따라 제4제어 신호(ST4)를 생성한다.

도 7에 도시된 바와 같이 제1비디오 출력 로직 회로(129)는 제3제어 신호 (ST3)에 따라 제1수직 동기 신호(Vsync1)의 타이밍, 예컨대 제1수직 동기 신호 (Vsync1)의 발생 시점을 제어할 수 있다. 제1수직 동기 신호(Vsync1)의 발생 시점이 제어됨에 따라 제1비디오 출력 로직 회로(129)는 제1수직 동기 신호(Vsync1)를 제외한 복수의 제1타이밍 제어 신호들(Hsync1, VCLK1, 및 VDEN1) 각각의 타이밍을 제어할 수 있다. 따라서, 도 7의 제3시점(T3)에서는 서로 동기된 각 수직 동기 신호(Vsync1과 Vsync2)가 각 데이터(DATA1과 DATA2)와 함께 각 디스플레이(130과 150)로 전송될 수 있다.

이에 따라 복수의 제1타이밍 신호들(CTRL1) 각각의 타이밍과 복수의 제2타이밍 신호들(CTRL2) 각각의 타이밍은 도 4에 도시된 바와 같이 동기될 수 있다.

또한, 제1동기 정보(Sync_12)가 제1수평 동기 신호(Hsync1)이고 제2동기 정보(Sync_22)가 제2수평 동기 신호(Hsync2)일 때, 제1제어 회로(123-1)와 제2제어 회로(143-1) 각각은 제1수평 동기 신호(Hsync1)의 타이밍과 제2수평 동기 신호 (Hsync2)의 타이밍을 일치 또는 동기시킬 수 있다. 따라서, 도 7의 제3시점(T3)에서는 서로 동기된 각 수평 동기 신호(Hsync1과 Hsync2)가 각 데이터(DATA1과 DATA2)와 함께 각 디스플레이(130과 150)로 전송될 수 있다.

또한, 제1동기 정보(Sync_12)가 제1데이터 인에이블 신호(VDEN1)이고 제2동기 정보(Sync_22)가 제2데이터 인에이블 신호(VDEN2)일 때, 제1제어 회로(123-1)와 제2제어 회로(143-1) 각각은 제1데이터 인에이블 신호(VDEN1)의 타이밍과 제2데이터 인에이블 신호(VDEN2)의 타이밍을 일치 또는 동기시킬 수 있다.

또한, 제1동기 정보(Sync_12)가 제1비디오 클락 신호(VCLK1)이고 제2동기 정보(Sync_22)가 제2비디오 클락 신호(VCLK2)일 때, 제1제어 회로(123-1)와 제2제어 회로(143-1) 각각은 제1비디오 클락 신호(VCLK1)의 타이밍과 제2비디오 클락 신호(VCLK2)의 타이밍을 일치 또는 동기시킬 수 있다.

도 5부터 도 7을 참조하여 설명한 바와 같이, 멀티 디스플레이 동작이 수행하는 도중에도 각 디스플레이 컨트롤러(120과 140)는 각 비디오 데이터(DATA1와 DATA2)의 디스플레이를 제어할 수 있는 짝을 이루는 타이밍 제어 신호들(예컨대, Vsync1과 Vsync2, Hsync1과 Hsync2, VCLK1과 VCLK2, 및 VDEN1과 VDEN2) 각각의 타이밍을 서로 동기시킬 수 있다.

도 10은 도 3에 도시된 복수의 디스플레이 컨트롤러들을 포함하는 디스플레이 시스템의 동작을 설명하기 위한 플로우차트이다.

도 1부터 도 4, 및 도 10을 참조하면, CPU(110)는 디스플레이 모드 변경 명령(IST)을 수신하고(S10), 이에 따라 제1디스플레이 명령(D_CMD1)과 제2디스플레이 명령(D_CMD2)을 소정의 시간 차이를 두고 생성한다.

각 디코더(121과 141)는 각 디스플레이 명령(D_CMD1과 D_CMD2)에 응답하여 각 디코딩 신호를 생성한다. 또한, 각 디스플레이 명령(D_CMD1과 D_CMD2)이 수신될 때, 각 디코더(121과 141)는 각 디스플레이 명령(D_CMD1과 D_CMD2)이 수신됨을 지시하는 각 동기 정보(Sync_11과 Sync_21)를 생성한다.

각 제어 회로(123과 143)는 각 디코딩 신호와 각 동기 정보(Sync_11과 Sync_21)를 수신한다(S20). 각 제어 회로(123과 143)는 각 디코딩 신호와 각 동기 정보(Sync_11과 Sync_21)가 모두 수신됨에 따라 각 제어 신호(ST1과 ST2)를 생성한다.

제1비디오 출력 로직 회로(129)는 제1제어 신호(ST1)에 응답하여 제1비디오 데이터(DATA1)를 도 8 또는 도 9에 도시된 바와 같이 제1디스플레이(130)에서 디스플레이하기 위한 복수의 제1타이밍 제어 신호들(CTRL1)을 생성한다(S30).

또한, 제2비디오 출력 로직 회로(149)는 제2제어 신호(ST2)에 응답하여 제2비디오 데이터(DATA2)를 도 8 또는 도 9에 도시된 바와 같이 제2디스플레이(150)에서 디스플레이하기 위한 복수의 제2타이밍 제어 신호들(CTRL2)을 생성한다(S30).

이때 제1비디오 출력 로직 회로(129)에 의하여 생성된 복수의 제1타이밍 제어 신호들(CTRL1) 각각의 타이밍과 제2비디오 출력 로직 회로(149)에 의하여 생성된 복수의 제2타이밍 제어 신호들(CTRL2) 각각의 타이밍은 도 4에 도시된 바와 같이 동기된다.

제1디스플레이(130)는 복수의 제1타이밍 제어 신호들(CTRL1)에 따라 제1비디오 데이터(DATA1)를 하나의 프레임으로서 디스플레이하고 제2디스플레이(150)는 복수의 제2타이밍 제어 신호들(CTRL2)에 따라 제2비디오 데이터(DATA2)를 하나의 프레임으로서 디스플레이한다(S40).

도 11은 도 5에 도시된 복수의 디스플레이 컨트롤러들을 포함하는 디스플레이 시스템의 동작을 설명하기 위한 플로우차트이다.

도 1, 도 2, 도 5부터 도 9, 및 도 11을 참조하면, 멀티 디스플레이 동작이 수행되는 동안, 제1디스플레이(130)는 복수의 제1타이밍 제어 신호들(CTRL1)에 따라 제1비디오 데이터(DATA1)를 하나의 프레임으로서 디스플레이하고 제2디스플레이(150)는 복수의 제2타이밍 제어 신호들(CTRL2)에 따라 제2비디오 데이터(DATA2)를 하나의 프레임으로서 디스플레이한다(S110).

도 5에 도시된 각 검출기(125-1과 145-1)는 제1동기 정보(Sync_12), 예컨대 복수의 제1타이밍 제어 신호들(CTRL1) 중에서 어느 하나와 제2동기 정보(Sync_22), 예컨대 복수의 제2타이밍 제어 신호들(CTRL2) 중에서 어느 하나를 수신한다(S120).

제1검출기(125-1)는 복수의 제1타이밍 제어 신호들(CTRL1) 중에서 어느 하나(예컨대, Vsync1, Hsync1, VCLK1, 또는 VDEN1)의 타이밍과 복수의 제2타이밍 제어 신호들(CTRL2) 중에서 어느 하나(예컨대, Vsync2, Hsync2, VCLK2, 또는 VDEN2)의 타이밍을 비교하고 비교 결과에 상응하는 제3검출 신호(DET3)를 제1신호 발생기(127-1)로 출력한다. 이때 제1신호 발생기(127-1)는 제3검출 신호(DET3)에 응답하여 제3제어 신호(ST3)를 출력한다. 제1비디오 출력 로직 회로(129)는 제3제어 신호(ST3)에 응답하여 복수의 제1타이밍 제어 신호들(CTRL1) 중에서 적어도 하나의 타이밍을 조절한다(S130).

이와 동시에 제2검출기(145-1)는 복수의 제1타이밍 제어 신호들(CTRL1) 중에서 어느 하나(예컨대, Vsync1, Hsync1, VCLK1, 또는 VDEN1)의 타이밍과 복수의 제2타이밍 제어 신호들(CTRL2) 중에서 어느 하나(예컨대, Vsync2, Hsync2, VCLK2, 또는 VDEN2)의 타이밍을 비교하고 비교 결과에 상응하는 제4검출 신호(DET4)를 제2신호 발생기(147-1)로 출력한다. 이때 제2신호 발생기(147-1)는 제4검출 신호(DET4)에 응답하여 제4제어 신호(ST4)를 출력한다. 제2비디오 출력 로직 회로(149)는 제7제어 신호(ST4)에 응답하여 복수의 제2타이밍 제어 신호들(CTRL2) 중에서 적어도 하나의 타이밍을 조절한다(S130).

각 비디오 출력 로직 회로(129과 149)에 의하여 조절된 타이밍을 갖는 제어 신호들(예컨대, Vsync1과 Vsync2, 또는 Hsync1과 Hsync2)은 도 7에 도시된 바와 같다.

제1디스플레이(130)는 조절된 타이밍을 갖는 적어도 하나의 제어 신호를 포함하는 복수의 제1타이밍 제어 신호들(CTRL1)에 따라 제1비디오 데이터(DATA1)를 하나의 프레임으로서 디스플레이하고 제2디스플레이(150)는 조절된 타이밍을 갖는 적어도 하나의 제어 신호를 포함하는 복수의 제2타이밍 제어 신호들(CTRL2)에 따라 제2비디오 데이터(DATA2)를 하나의 프레임으로서 디스플레이한다(S140).

도 12는 본 발명의 또 다른 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다.

도 12를 참조하면, 디스플레이 시스템(100C)은 특정 시점에 멀티 디스플레이 동작을 수행할 수 있다. 예컨대, 제1디스플레이(130)가 텍스트 데이터를 디스플레이하고 제2디스플레이(130)가 키보드를 디스플레이할 때 CPU(110)로 디스플레이 모드 변경 명령(IST)이 입력되면 CPU(110)는 제1디스플레이 명령(D_CMD1)과 제2디스플레이 명령(D_CMD2)을 출력한다.

제1디스플레이 컨트롤러(120-1)는 각 비디오 데이터(IM1~IMm)를 순차적으로 제1디스플레이(130)로 출력하고 제2디스플레이 컨트롤러(140-1)는 각 비디오 데이터(IM5~IMn)를 순차적으로 제2디스플레이(150)로 출력한다.

제1디스플레이 컨트롤러(120-1)는 제1디스플레이 명령(D_CMD1)에 응답하여 제1준비 명령(RD1)을 제2디스플레이 컨트롤러(140-1)로 출력하고 제2디스플레이 컨트롤러(140-1)는 제2디스플레이 명령(D_CMD2)에 응답하여 제2준비 명령(RD2)을 제1디스플레이 컨트롤러(120-1)로 출력한다.

이 경우 제2디스플레이 컨트롤러(140-1)는 제1준비 명령(RD1)에 응답하여 프레임(IM6)을 타켓 프레임으로 설정하고 제1디스플레이 컨트롤러(120-1)는 제2준비 명령(RD2)에 응답하여 프레임(IM4)을 타켓 프레임으로 설정할 수 있다.

예컨대, 제1디스플레이 컨트롤러(120-1)가 현재 프레임(IM1)을 제1디스플레이(130)로 출력하고 제2디스플레이 컨트롤러(140-1)가 현재 프레임(IM5)을 제2디스플레이(150)로 출력하고 있을 때, 제1디스플레이 컨트롤러(120-1)는 각 타겟 프레임(IM4와 IN6)의 출력 시점을 일치 또는 동기시키기 위하여 다음 출력 프레임을 프레임(IM4)로 점프하도록 제어할 수 있다. 따라서, 각 디스플레이 컨트롤러(120-1과 140)는 각 동기 정보(Sync_1X와 Sync_2X)를 이용하여 각 타겟 프레임(IM4와 IN6)의 출력 시점을 일치 또는 동기시킬 수 있다.

다른 예로서, 제1디스플레이 컨트롤러(120-1)가 현재 프레임(IM1)을 제1디스플레이(130)로 출력하고 제2디스플레이 컨트롤러(140-1)가 현재 프레임(IM5)을 제2디스플레이(150)로 출력하고 있을 때, 제2디스플레이 컨트롤러(140-1)는 각 타겟 프레임(IM4와 IN6)의 출력 시점을 일치 또는 동기시키기 위하여 제1디스플레이 컨트롤러(120-1)가 각 프레임(IM2와 IM3)을 제1디스플레이(130)로 출력할 때까지 타겟 프레임(IM6)의 출력 시점을 지연시킬 수 있다. 따라서 각 디스플레이 컨트롤러(120-1과 140)는 각 동기 정보(Sync_1X와 Sync_2X)를 이용하여 각 타겟 프레임(IM4와 IN6)의 출력 시점을 일치 또는 동기시킬 수 있다.

도 13은 본 발명의 또 다른 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다. 디스플레이 시스템(100)은 두 개의 디스플레이들(130과 150)을 포함하는 이동 전화기 또는 게임기 일 수 있다. 여기서, 디스플레이 시스템(100)은 각 디스플레이 시스템(100A, 100B, 또는 100C)을 포함하는 총괄적인 시스템일 수 있다. 또한, 제1디스플레이 컨트롤러(120)는 도 1, 도 2, 또는 도 12에 도시된 제1디스플레이 컨트롤러(120 또는 120-1)일 수 있고 제2디스플레이 컨트롤러(140)는 도 1, 도 2, 또는 도 12에 도시된 제2디스플레이 컨트롤러(140 또는 140-1)일 수 있다.

도 14는 본 발명의 또 다른 실시 예에 따른 디스플레이 시스템의 개략적인 블락도를 나타낸다. 도 14를 참조하면, 디스플레이 시스템(300)은 MIPI^®(mibile industry processor interface)를 사용 또는 지원할 수 있는 디스플레이 시스템, 예컨대 이동 전화기, PDA(personal digital assistant), PMP(portable multimedia player), 또는 스마트 폰(smart phone)으로 구현될 수 있다.

디스플레이 시스템(300)은 어플리케이션 프로세서, 두 개의 디스플레이들 (130과 150), 및 이미지 센서(340)를 포함한다.

상기 어플리케이션 프로세서에 구현된 CSI 호스트(330)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(340)의 CSI 장치와 시리얼 통신할 수 있다.

상기 어플리케이션 프로세서에 구현된 각 DSI 호스트(310과 320)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 각 디스플레이 (130과 150)의 DSI 장치와 시리얼 통신할 수 있다.

디스플레이 시스템(300)은 상기 어플리케이션 프로세서와 통신할 수 있는 RF 칩을 더 포함할 수 있다. 디스플레이 시스템(300)의 PHY와 상기 RF 칩의 PHY는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.

디스플레이 시스템(300)은 스토리지, 마이크, 및 스피커를 더 포함할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100A, 100B, 및 100C; 디스플레이 시스템
110; CPU
120; 제1디스플레이 컨트롤러
130; 제1디스플레이
140; 제2디스플레이 컨트롤러
150; 제2디스플레이
16; 프레임 버퍼
121; 제1디코더
123; 제1제어 회로
129; 제1비디오 출력 로직 회로
141; 제2디코더
143; 제1제어 회로
149; 제1비디오 출력 로직 회로

Claims

제1디스플레이 명령을 디코딩하고 디코딩 신호와 상기 제1디스플레이 명령이 수신됨을 지시하는 제1동기 정보를 출력하기 위한 디코더;
제2디스플레이 컨트롤러로부터 출력되고 제2디스플레이 명령이 수신되었음을 지시하는 제2동기 정보와 상기 디코더로부터 출력된 상기 디코딩 신호에 기초하여 제1제어 신호를 발생하기 위한 제어 회로; 및
상기 제1제어 신호에 기초하여 비디오 소스에 저장된 비디오 데이터의 일부와 상기 비디오 데이터의 일부를 디스플레이에서 디스플레이하기 위한 복수의 제1타이밍 제어 신호들을 상기 디스플레이로 전송하기 위한 비디오 출력 로직 회로를 포함하고,
상기 제어 회로는,
상기 복수의 제1타이밍 제어 신호들 중의 제1신호의 시작 시점과 상기 제2디스플레이 컨트롤러에 의하여 생성된 복수의 제2타이밍 제어 신호들 중의 제2신호의 시작 시점의 비교 결과에 따라 제2제어 신호를 생성하고,
상기 비디오 출력 로직 회로는 상기 제2제어 신호에 응답하여 상기 제1신호의 시작 시점을 제어하는 디스플레이 컨트롤러.
제1항에 있어서,
상기 제1신호와 상기 제2신호 각각은 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 비디오 클락 신호 중 어느 하나인 디스플레이 컨트롤러.
제1디스플레이의 동작을 제어하고, 제1디스플레이 명령이 수신됨을 지시하는 제1동기 정보를 출력하기 위한 제1디스플레이 컨트롤러;
상기 제1디스플레이와 다른 제2디스플레이의 동작을 제어하고, 제2디스플레이 명령이 수신됨을 지시하는 제2동기 정보를 출력하기 위한 제2디스플레이 컨트롤러; 및
하나의 프레임에 상응하는 비디오 데이터를 저장하기 위한 비디오 소스를 더 포함하고,
상기 제1디스플레이 컨트롤러는 상기 제1디스플레이 명령과 상기 제2동기 정보에 응답하여 상기 제1디스플레이의 동작을 제어하기 위한 복수의 제1타이밍 제어 신호들을 출력하고,
상기 제2디스플레이 컨트롤러는 상기 제2디스플레이 명령과 상기 제1동기 정보에 응답하여 상기 제2디스플레이의 동작을 제어하기 위한 복수의 제2타이밍 제어 신호들을 출력하고,
상기 제1디스플레이 컨트롤러는 상기 제1디스플레이에 상기 비디오 데이터의 일부를 하나의 프레임으로서 디스플레이하기 위하여 상기 비디오 데이터의 일부와 함께 상기 복수의 제1타이밍 제어 신호들을 상기 제1디스플레이로 전송하고,
상기 제2디스플레이 컨트롤러는 상기 제2디스플레이에 상기 비디오 데이터의 나머지 일부를 하나의 프레임으로서 디스플레이하기 위하여 상기 비디오 데이터의 나머지 일부와 함께 상기 복수의 제2타이밍 제어 신호들을 상기 제2디스플레이로 전송하고,
상기 제1디스플레이 컨트롤러와 상기 제2디스플레이 컨트롤러 각각은 상기 복수의 제1타이밍 제어 신호들 중의 제1신호의 시작 시점과 상기 복수의 제2타이밍 제어 신호들 중의 제2신호의 시작 시점의 차이를 비교하고 비교 결과에 따라 상기 제1신호의 시작 시점과 상기 제2신호의 시작 시점을 조절하는 디스플레이 시스템.
제3항에 있어서,
상기 복수의 제1타이밍 제어 신호들은 제1수직 동기 신호 또는 제1수평 동기 신호를 포함하고,
상기 복수의 제2타이밍 제어 신호들은 제2수직 동기 신호 또는 제2수평 동기 신호를 포함하고,
상기 제1수직 동기 신호와 상기 제2수직 동기 신호는 서로 동기되고, 상기 제1수평 동기 신호와 상기 제2수평 동기 신호는 서로 동기된 디스플레이 시스템.
제3항에 있어서,
상기 제1디스플레이 컨트롤러는,
상기 제1디스플레이 명령을 디코딩하여 제1디코딩 신호와 상기 제1동기 정보를 출력하기 위한 제1디코더;
상기 제2동기 정보를 검출하기 위한 제1검출기;
상기 제1디코딩 신호와 상기 제1검출기의 출력 신호에 응답하여 제1제어 신호를 출력하기 위한 제1신호 발생기; 및
상기 제1제어 신호에 응답하여 비디오 소스에 저장된 비디오 데이터의 일부와 상기 복수의 제1타이밍 제어 신호들을 상기 제1디스플레이로 출력하기 위한 제1비디오 출력 로직 회로를 포함하며,
상기 제2디스플레이 컨트롤러는,
상기 제2디스플레이 명령을 디코딩하여 제2디코딩 신호와 상기 제2동기 정보를 출력하기 위한 제2디코더;
상기 제1동기 정보를 검출하기 위한 제2검출기;
상기 제2디코딩 신호와 상기 제2검출기의 출력 신호에 응답하여 제2제어 신호를 출력하기 위한 제2신호 발생기; 및
상기 제2제어 신호에 응답하여 상기 비디오 소스에 저장된 비디오 데이터의 나머지 일부와 상기 복수의 제2타이밍 제어 신호들을 상기 제2디스플레이로 출력하기 위한 제2비디오 출력 로직 회로를 포함하는 디스플레이 시스템.
제5항에 있어서,
상기 제1디코더와 상기 제2디코더 각각은 SFR(special function register)로 구현되는 디스플레이 시스템.
제3항에 있어서,
상기 제1신호와 상기 제2신호 각각은 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 비디오 클락 신호 중 어느 하나인 디스플레이 시스템.
제3항에 있어서,
상기 제1디스플레이 컨트롤러는,
상기 제1신호의 상기 시작 시점과 상기 제2신호의 상기 시작 시점을 비교하고 제1검출 신호를 출력하는 제1검출기; 및
상기 제1검출 신호에 응답하여 상기 제1신호의 상기 시작 시점을 제어하는 제1비디오 출력 로직 회로를 포함하고,
상기 제2디스플레이 컨트롤러는,
상기 제1신호의 상기 시작 시점과 상기 제2신호의 상기 시작 시점을 비교하고 제2검출 신호를 출력하는 제2검출기; 및
상기 제2검출 신호에 응답하여 상기 제2신호의 상기 시작 시점을 제어하는 제2비디오 출력 로직 회로를 포함하는 디스플레이 시스템.
제8항에 있어서,
상기 제1검출기는,
상기 제1신호의 시작 시점을 카운트하기 위한 제1카운터;
상기 제2신호의 시작 시점을 카운트하기 위한 제2카운터; 및
상기 제1카운터의 카운트 값과 상기 제2카운터의 카운트 값을 비교하고, 비교 결과에 상응하는 상기 제1검출 신호를 출력하기 위한 제1비교기를 포함하고,
상기 제2검출기는,
상기 제2신호의 시작 시점을 카운트하기 위한 제3카운터;
상기 제1신호의 시작 시점을 카운트하기 위한 제4카운터; 및
상기 제3카운터의 카운트 값과 상기 제4카운터의 카운트 값을 비교하고, 비교 결과에 상응하는 상기 제2검출 신호를 출력하기 위한 제2비교기를 포함하는 디스플레이 시스템.
복수의 디스플레이 컨트롤러들을 포함하는 디스플레이 시스템에서,
상기 복수의 디스플레이 컨트롤러에서, 각 디스플레이 컨트롤러가 동기 정보를 출력하고 상기 디스플레이 컨트롤러들의 적어도 다른 어느 하나로부터 출력된 상기 동기 정보에 기초하여 복수의 디스플레이들 중 상응하는 디스플레이의 동작을 제어하고,
상기 복수의 디스플레이 컨트롤러들은 제1디스플레이 컨트롤러와 제2디스플레이 컨트롤러를 포함하고, 상기 복수의 디스플레이들은 상기 제1디스플레이 컨트롤러에 상응하는 제1디스플레이와 상기 제2디스플레이 컨트롤러에 상응하는 제2디스플레이를 포함하고,
상기 제1디스플레이 컨트롤러는 제1디스플레이 명령과 상기 제2디스플레이 컨트롤러로부터 수신된 제2동기 정보에 응답하여 상기 제1디스플레이의 동작을 제어하기 위해 복수의 제1타이밍 제어 신호들을 출력하고,
상기 제2디스플레이 컨트롤러는 제2디스플레이 명령과 상기 제2디스플레이 컨트롤러로부터 수신된 제1동기 정보에 응답하여 상기 제2디스플레이의 동작을 제어하기 위해 복수의 제2타이밍 제어 신호들을 출력하고,
상기 제1디스플레이 컨트롤러는 상기 제1디스플레이에 대한 프레임으로 비디오 데이터의 제1일부를 디스플레이하기 위하여 상기 비디오 데이터의 상기 제1일부와 함께 상기 복수의 제1타이밍 제어 신호들을 상기 제1디스플레이로 전송하고,
상기 제2디스플레이 컨트롤러는 상기 제2디스플레이에 대한 프레임으로 상기 비디오 데이터의 제2일부를 디스플레이하기 위하여 상기 비디오 데이터의 상기 제2일부와 함께 상기 복수의 제2타이밍 제어 신호들을 상기 제2디스플레이로 전송하고,
상기 제1디스플레이 컨트롤러와 상기 제2디스플레이 컨트롤러 각각은 상기 복수의 제1타이밍 제어 신호들 중 제1신호의 시작 시점과 상기 복수의 제2타이밍 신호들 중 제2신호의 시작 시점을 비교하고, 각각의 비교 결과에 따라 상기 제1신호의 시작 시점과 상기 제2신호의 시작 시점을 조절하는 디스플레이 시스템.
제10항에 있어서,
각 디스플레이 컨트롤러는 각각의 디스플레이 명령을 수신하고, 각 디스플레이 컨트롤러는 상기 디스플레이 컨트롤러들의 중 적어도 다른 어느 하나로부터 출력된 상기 동기 정보와 상기 수신된 디스플레이 명령에 기초하여 상기 상응하는 디스플레이의 동작을 제어하는 디스플레이 시스템.
제11항에 있어서,
각 디스플레이 컨트롤러는 상기 수신된 디스플레이 명령에 응답하여 상기 동기 정보를 생성하는 디스플레이 시스템.
제12항에 있어서,
상기 디스플레이 컨트롤러들은 상기 상응하는 디스플레이들에 대한 비디오 데이터의 디스플레이가 동기화되도록 상기 상응하는 디스플레이들의 동작을 제어하는 디스플레이 시스템.
제13항에 있어서,
상기 비디오 데이터를 저장하는 비디오 소스를 더 포함하고,
각 디스플레이 컨트롤러는 상기 저장된 비디오 데이터의 일부를 디스플레이 하기 위해 상기 상응하는 디스플레이의 동작을 제어하는 디스플레이 시스템.
제13항에 있어서,
각 디스플레이 컨트롤러는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 비디오 클락 신호 중 적어도 어느 하나를 동기화하는 디스플레이 시스템.
제12항에 있어서,
각 디스플레이 컨트롤러는 상기 디스플레이 컨트롤러들의 중 적어도 다른 어느 하나로부터 출력된 상기 동기 정보에 기초하여 상기 상응하는 디스플레이의 동작을 제어하는 디스플레이 시스템.
제10항에 있어서,
상기 복수의 디스플레이에 디스플레이되는 복수의 비디오 데이터는 싱글 비디오 이미지로 구성된 디스플레이 시스템.