JP5214613B2

JP5214613B2 - 表示装置、表示装置の制御装置、表示装置の駆動方法、液晶表示装置、テレビジョン受像機

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Publication number: JP5214613B2
Application number: JP2009528050A
Authority: JP
Inventors: 資光伊藤
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Description

本発明は、表示装置の走査信号線に供給される走査信号（ゲートオンパルス）に関する。

表示装置（例えば、液晶表示装置）の高精細化に伴う各画素への書き込み時間の短縮や表示装置の大型化に伴う信号波形の鈍りに対応するため、表示部を複数の領域に分割し、各領域を別々に駆動する構成が提案されている。例えば特許文献１（図３０参照）には、表示部を、複数のソースライン（ＨＳ１〜ＨＳｍ）および複数のゲートライン（Ｇ１〜Ｇ（ｎ／２））を含む第１の領域と、複数のソースライン（ＨＳ１’〜ＨＳｍ’）および複数のゲートライン（Ｇ（ｎ／２＋１）〜Ｇｎ）を含む第２の領域とに分割し、第１の領域を駆動するソースドライバ１０２およびゲートドライバ１０３を設けるとともに、第２の領域を駆動するソースドライバ１０２’およびゲートドライバ１０３’を設けた表示装置が開示されている。
日本国公開特許公報「特開平１１−１０２１７２号（１９９９年４月１３日公開）」

上記のように表示部を複数の領域に分割する構成においては、領域ごとの形成条件の相違に起因してゲートラインの線幅等が異なり、同一階調表示をしても領域ごとに輝度が異なってしまう場合がある。ここで本願発明者は、このような場合に各領域を別々に駆動すると、領域間の輝度差が目立ち、各領域の境界が認識されるおそれがあることを見出した。

本発明は上記課題に鑑みてなされたものであり、その目的は、表示部を複数の領域に分割して駆動する表示装置において、領域間の輝度差を抑制しうる構成を提案する点にある。

本表示装置は、複数のデータ信号線および複数の走査信号線が形成された表示部を備えるとともに、該表示部に複数の走査信号線を含む第１領域と複数の走査信号線を含む第２領域とが設けられ、第１領域の各走査信号線に第１走査信号が出力され、第２領域の各走査信号線に第２走査信号が出力される表示装置であって、上記第１走査信号のアクティブ期間の波形と第２走査信号のアクティブ期間の波形とを異ならせるための波形調整部を備えることを特徴とする。

上記構成よれば、同一階調を表示しても第１および第２領域で輝度差が生じる場合に、波形調整部を用いて上記第１走査信号のアクティブ期間の波形と第２走査信号のアクティブ期間の波形とを異ならせることで、上記輝度差を低減することができる。これにより、各領域の境界が認識されにくくなる。

本表示装置は、複数のデータ信号線および複数の走査信号線が形成された表示部を備えるとともに、該表示部に複数の走査信号線を含む第１領域と複数の走査信号線を含む第２領域とが設けられ、第１領域に対応して第１走査信号が生成され、第２領域に対応して第２走査信号が生成される表示装置であって、データ信号の出力期間に対する上記第１走査信号のアクティブ期間の開始タイミングと、上記データ信号の出力期間に対する上記第２走査信号のアクティブ期間の開始タイミングとを異ならせるためのタイミング調整部が含まれていることを特徴とする。

上記構成よれば、データ信号の出力期間に対する上記第１走査信号のアクティブ期間の開始タイミングと、上記データ信号の出力期間に対する上記第２走査信号のアクティブ期間の開始タイミングとを異ならせることで上記輝度差を低減することができる。これにより、各領域の境界を認識されにくくすることができる。

本表示装置は、入力される調整データに基づいて波形調整部を制御する波形調整部制御部を備える構成とすることができる。こうすれば、波形調整部を自動制御でき、便利である。また、本表示装置は、入力される調整データに基づいてタイミング調整部を制御するタイミング調整部制御回路を備える構成とすることもできる。こうすれば、タイミング調整部を自動制御でき、便利である。

本表示装置は、上記調整データを格納するメモリを備える構成とすることができる。こうすれば、メモリにデータを書き込むことで調整データを設定することができ、便利である。

本表示装置では、上記波形調整部は、第１走査信号のアクティブ期間の幅と第２走査信号のアクティブ期間の幅とを異ならせる構成とすることもできる。

本表示装置では、第１および第２走査信号はそれぞれ、アクティブ期間終了に伴う戻り部分の少なくとも一部が傾斜している構成とすることもできる。

本表示装置では、上記波形調整部は、第１走査信号の上記戻り部分の傾斜と第２走査信号の上記戻り部分の傾斜とを異ならせる構成とすることもできる。

本表示装置では、上記波形調整部は、第１走査信号の上記戻り部分の開始タイミングと第２走査信号の上記戻り部分の開始タイミングとを異ならせる構成とすることもできる。

本表示装置では、上記波形調整部は、第１走査信号の立ち上がりの急峻さ（立ち上がり速さ）と第２走査信号の立ち上がりの急峻さ（立ち上がり速さ）とを異ならせる構成とすることもできる。

本表示装置では、上記波形調整部は、第１走査信号の立ち下がりの急峻さ（立ち下がり速さ）と第２走査信号の立ち下がりの急峻さ（立ち下がり速さ）とを異ならせる構成とすることもできる。

本表示装置では、上記波形調整部は、第１走査信号のアクティブ期間の電圧と第２走査信号のアクティブ期間の電圧とを異ならせる構成とすることもできる。

本表示装置では、第１クロック信号を用いて第１走査信号が生成され、第２クロック信号を用いて第２走査信号が生成される構成とすることもできる。

本表示装置では、上記タイミング調整部は、データ信号の出力開始時における第１クロック信号と第２クロック信号の位相を異ならせる構成とすることもできる。

本表示装置では、第１領域に対応する第１走査信号線駆動回路と、第２領域に対応する第２走査信号線駆動回路とが設けられ、第１走査信号線駆動回路は、第１走査電圧を用いて上記第１走査信号を生成し、第２走査信号線駆動回路は、第２走査電圧を用いて上記第２走査信号を生成する構成とすることもできる。

本表示装置では、上記第１走査電圧を生成する第１走査電圧生成回路と、第２の走査電圧を生成する第２走査電圧生成回路とを備え、第１および第２走査電圧生成回路の少なくとも一方に、上記波形調整部が含まれている構成とすることもできる。

本表示装置では、上記第１走査電圧生成回路は、定電圧に周期的な変化を与えて第１走査電圧を生成し、上記第２走査電圧生成回路は、定電圧に周期的な変化を与えて第２走査電圧を生成する構成とすることもできる。

本表示装置では、上記第１走査電圧生成回路は、定電圧を昇圧あるいは降圧して第１走査電圧を生成し、上記第２走査電圧生成回路は、定電圧を昇圧あるいは降圧して第２走査電圧を生成する構成とすることもできる。

本表示装置では、各走査電圧生成回路は、第１および第２トランジスタと第１および第２抵抗とダイオードとを含み、第１トランジスタのコレクタ端子が定電圧源に接続されるとともにそのエミッタ端子が対応する走査信号線駆動回路に接続され、第２トランジスタの第１導通端子が接地され、第２トランジスタの制御端子に、上記変化のタイミングを制御する信号が入力され、上記第１抵抗の一方の端部が第１トランジスタのコレクタ端子に接続されるとともに他方の端部が第１トランジスタのベース端子に接続され、上記第２抵抗の一方の端部が第１トランジスタのベース端子に接続されるとともに他方の端部が第２トランジスタの第２導通端子に接続され、上記ダイオードのアノード端子が第１トランジスタのエミッタ端子に接続されるとともにカソード端子が第１トランジスタのベース端子に接続されている構成とすることもできる。この場合、少なくとも一方の走査電圧生成回路では、第２抵抗と並列して、可変抵抗として機能する波形調整部が配されている構成とすることもできる。また、少なくとも一方の走査電圧生成回路では、第１抵抗と並列して、可変抵抗として機能する波形調整部が配されている構成とすることもできる。

本表示装置では、各走査電圧生成回路は、第１および第２トランジスタと第１および第２抵抗とダイオードとを含み、第１トランジスタのコレクタ端子が定電圧源に接続され、第２トランジスタの第１導通端子が接地され、第２トランジスタの制御端子に、上記変化のタイミングを制御する信号が入力され、上記第１抵抗の一方の端部が第１トランジスタのコレクタ端子に接続されるとともに他方の端部が第１トランジスタのベース端子に接続され、上記第２抵抗の一方の端部が第１トランジスタのベース端子に接続されるとともに他方の端部が第２トランジスタの第２導通端子に接続され、上記ダイオードのアノード端子が第１トランジスタのエミッタ端子に接続されるとともにカソード端子が第１トランジスタのベース端子に接続され、少なくとも一方の走査電圧生成回路では、第１トランジスタのエミッタ端子と、対応する走査信号線駆動回路との間に、可変抵抗として機能する波形調整部が配されている構成とすることもできる。

本表示装置では、各走査電圧生成回路は、第３トランジスタと第３抵抗とツェナーダイオードとを含み、上記第３トランジスタのコレクタ端子が定電圧源に接続されるとともにそのエミッタ端子が対応する走査信号線駆動回路に接続され、上記ツェナーダイオードのアノード端子が接地されるとともにカソード端子が第３トランジスタのベース端子に接続され、上記第３抵抗の一方の端部が第３トランジスタのコレクタ端子に接続されるとともに他方の端部が第３トランジスタのベース端子に接続されている構成とすることもできる。この場合、少なくとも一方の走査電圧生成回路では、第３抵抗と並列して、可変抵抗として機能する波形調整部が配されている構成とすることもできる。

本表示装置では、各走査電圧生成回路は、第３トランジスタと第３抵抗とツェナーダイオードとを含み、第３トランジスタのコレクタ端子が定電圧源に接続され、ツェナーダイオードのアノード端子が接地されるとともにカソード端子が第３トランジスタのベース端子に接続され、上記第３抵抗の一方の端部が第３トランジスタのコレクタ端子に接続されるとともに他方の端部が第３トランジスタのベース端子に接続され、少なくとも一方の走査電圧生成回路では、第３トランジスタのエミッタ端子と、対応する走査信号線駆動回路との間に、可変抵抗として機能する波形調整部が配されている構成とすることもできる。

本表示装置では、各走査電圧生成回路は、第４・５抵抗とアンプ回路とを含み、アンプ回路の正相端子が定電圧源に接続されるとともにその出力端子が対応する走査信号線駆動回路に接続され、第４抵抗の一方の端部が接地されるとともに他方の端部がアンプ回路の逆相端子に接続され、第５抵抗の一方の端部がアンプ回路の逆相端子に接続されるとともに他方の端部がアンプ回路の出力端子に接続されている構成とすることもできる。この場合、少なくとも一方の走査電圧生成回路では、第５抵抗と並列して、可変抵抗として機能する波形調整部が配されている構成とすることもできる。

本表示装置では、第１領域に対応する第１走査信号線駆動回路と、第２領域に対応する第２走査信号線駆動回路とが設けられ、第１走査信号線駆動回路は、第１クロック信号を用いて上記第１走査信号を生成し、第２走査信号線駆動回路は、第２クロック信号を用いて上記第２走査信号を生成する構成とすることもできる。

本表示装置では、上記第１クロック信号を生成する第１タイミング制御回路と、第２クロック信号を生成する第２タイミング制御回路とを備え、第１および第２タイミング制御回路の少なくとも一方に、上記タイミング調整部が含まれている構成とすることもできる。

本表示装置では、走査信号線に直交する方向を上下方向とすれば、上記表示パネルは、上半分の走査信号線を含む第１領域と下半分の走査信号線を含む第２領域とに分けられている構成とすることもできる。

本表示装置では、走査信号線に沿う方向を左右方向とすれば、上記表示パネルは、左半分の走査信号線を含む第１領域と右半分の走査信号線を含む第２領域とに分けられている構成とすることもできる。

本表示装置の制御装置は、複数のデータ信号線および複数の走査信号線が形成された表示部を備えるとともに、該表示部に複数の走査信号線を含む第１領域と複数の走査信号線を含む第２領域とが設けられ、第１領域に対応して第１走査信号が生成され、第２領域に対応して第２走査信号が生成される表示装置に用いられる、表示装置の制御装置（例えば、表示装置内に設けられる制御装置）であって、上記第１走査信号のアクティブ期間の波形と第２走査信号のアクティブ期間の波形とを異ならせるための波形調整部を備えることを特徴とする。

本表示装置の制御装置は、複数のデータ信号線および複数の走査信号線が形成された表示部を備えるとともに、該表示部に複数の走査信号線を含む第１領域と複数の走査信号線を含む第２領域とが設けられ、第１領域に対応して第１走査信号が生成され、第２領域に対応して第２走査信号が生成される表示装置に用いられる、表示装置の制御装置であって、
データ信号の出力期間に対する上記第１走査信号のアクティブ期間の開始タイミングと、上記データ信号の出力期間に対する上記第２走査信号のアクティブ期間の開始タイミングとを異ならせるためのタイミング調整部を備えることを特徴とする。

本表示装置の駆動方法は、複数のデータ信号線および複数の走査信号線が形成された表示部を備えるとともに、該表示部に複数の走査信号線を含む第１領域と複数の走査信号線を含む第２領域とが設けられ、第１領域に対応して第１走査信号が生成され、第２領域に対応して第２走査信号が生成される表示装置を駆動するための、表示装置の駆動方法であって、上記第１走査信号のアクティブ期間の波形と第２走査信号のアクティブ期間の波形とを異ならせることを特徴とする。

本表示装置の駆動方法は、複数のデータ信号線および複数の走査信号線が形成された表示部を備えるとともに、該表示部に複数の走査信号線を含む第１領域と複数の走査信号線を含む第２領域とが設けられ、第１領域に対応して第１走査信号が生成され、第２領域に対応して第２走査信号が生成される表示装置を駆動するための、表示装置の駆動方法であって、データ信号の出力期間に対する上記第１走査信号のアクティブ期間の開始タイミングと、上記データ信号の出力期間に対する上記第２走査信号のアクティブ期間の開始タイミングとを異ならせることを特徴とする。

本液晶表示装置は、上記表示装置を備えることを特徴とする。また、本テレビジョン受像機は、上記液晶表示装置と、テレビジョン放送を受信するチューナ部とを備えることを特徴とする。

以上のように、本表示装置によれば、同一階調を表示しても第１および第２領域で輝度差が生じる場合に、波形調整部を用いて上記第１走査信号のアクティブ期間の波形と第２走査信号のアクティブ期間の波形とを異ならせることで、上記輝度差を低減することができる。

本液晶表示装置の構成を示す模式図である。本実施の形態１の構成（図１のドライバ制御回路の構成例）を示すブロック図である。図２に示す構成の一具体例を示す回路図である。図３の各部の波形を示すタイミングチャートである。波形調整部の設定例を説明する表である。第１走査信号および第２走査信号のアクティブ期間の波形を示すグラフである。図２に示す構成の他の具体例を示す回路図である。図２に示す構成の他の具体例を示す回路図である。本実施の形態２の構成（図１のドライバ制御回路の構成例）を示すブロック図である。後段回路の構成を示す回路図である。図９に示す構成の他の具体例を示す回路図である。図１１の各部の波形を示すタイミングチャートである。第１走査信号および第２走査信号のアクティブ期間の波形を示すグラフである。第１走査信号および第２走査信号のアクティブ期間の波形を示すグラフである。図９に示す構成の他の具体例を示す回路図である。図９に示す構成の他の具体例を示す回路図である。本実施の形態３の構成（図１のドライバ制御回路の構成例）を示す回路図である。本実施の形態３の他構成を示す回路図である。本実施の形態３の他構成を示す回路図である。本実施の形態４の構成（図１のドライバ制御回路の構成例）を示すブロック図である。本実施の形態５の構成（図１のドライバ制御回路の構成例）を示すブロック図である。データ信号の出力、第１ＧＣＫ、第１走査信号、第２ＧＣＫ、および第２走査信号の各波形を示すタイミングチャートである。データ信号の出力、第１ＧＣＫ、第１走査信号、第２ＧＣＫ、および第２走査信号の各波形を示すタイミングチャートである。本実施の形態４の他構成（図１のドライバ制御回路の構成例）を示すブロック図である。第１走査信号および第２走査信号のアクティブ期間の波形を示すグラフである。本実施の形態２の他構成（図１のドライバ制御回路の構成例）を示す回路図である。本実施の形態４における、第１ＧＯＥ、第１ＧＣＫ、第１走査信号、第２ＧＯＥ、第２ＧＣＫ、第２走査信号の各波形を示すタイミングチャートである。本液晶表示装置の他の構成を示す模式図である。本テレビジョン受像機の構成を示すブロック図である。従来の液晶表示装置の構成を示す回路図である。

符号の説明

１液晶表示装置
２表示部
３ドライバ制御回路
５第１タイミングコントローラ
５ａ波形調整部
５ｂタイミング調整部
６第２タイミングコントローラ
６ａ波形調整部
６ｂタイミング調整部
７第１走査電圧生成回路
７ｘ波形生成部
７ｙ波形調整部
８第２走査電圧生成回路
８ｘ波形生成部
８ｙ波形調整部
１１定電圧源
３５ＬＳＩ
４５メモリ
ＦＡ（表示部の）第１の領域
ＳＡ（表示部の）第２の領域
ＧＤＦ第１ゲートドライバ
ＧＤＳ第２ゲートドライバ

本発明の実施の一形態を図１〜図２９に基づいて説明すれば以下のとおりである。

図１は本液晶表示装置の構成を示すブロック図である。同図に示されるように、本液晶表示装置１は、表示部２と、第１ゲートドライバＧＤＦ（第１走査信号線駆動回路）と、第２ゲートドライバＧＤＳ（第２走査信号線駆動回路）と、第１ソースドライバＳＤＦと、第２ソースドライバＳＤＳと、ドライバ制御回路３とを備える。表示部２は、データ信号線ＳＦ１〜ＳＦｎおよび走査信号線ＧＦ１〜ＧＦｋを含む第１の領域ＦＡと、データ信号線ＳＳ１〜ＳＳｎおよび走査信号線ＧＳｋ＋１〜ＧＳｍを含む第２の領域ＳＡとに分割されており、各領域（ＦＡ・ＳＡ）が別々に駆動される。すなわち、第１の領域ＦＡに含まれるデータ信号線ＳＦ１〜ＳＦｎは第１ソースドライバＳＤＦに駆動され、第１の領域ＦＡに含まれる走査信号線ＧＦ１〜ＧＦｋは第１ゲートドライバＧＤＦに駆動され、第２の領域ＳＡに含まれるデータ信号線ＳＳ１〜ＳＳｎは第２ソースドライバＳＤＳに駆動され、第２の領域ＳＡに含まれる走査信号線ＧＳｋ＋１〜ＧＳｍは第２ゲートドライバＧＤＳに駆動される。なお、ドライバ制御回路３は、第１ゲートドライバＧＤＦ、第２ゲートドライバＧＤＳ、第１ソースドライバＳＤＦ、および第２ソースドライバＳＤＳを制御する。

〔実施の形態１〕
図２は、図１のドライバ制御回路３の一部と第１および第２ゲートドライバＧＤＦ・ＧＤＳとを示すブロック図である。同図に示されるように、ドライバ制御回路３は、定電圧源１１と、非選択電圧生成回路２５と、メモリ４５と、ＬＳＩ３５（波形調整部制御回路）と、タイミングコントローラ２１と、第１走査電圧生成回路７と、第２走査電圧生成回路８とを備える。なお、第１走査電圧生成回路７は、波形生成部７ｘと波形調整部７ｙとを含み、第２走査電圧生成回路８は、波形生成部８ｘと波形調整部８ｙとを含む。

第１走査電圧生成回路７は、定電圧源１１から供給された定電圧を第１の領域ＦＡに対応するように変化させて第１走査電圧とし、これを第１ゲートドライバＧＤＦに出力する。また、第２走査電圧生成回路８は、定電圧源１１から供給された定電圧を第２の領域ＳＡに対応するように変化させて第２走査電圧とし、これを第２ゲートドライバＧＤＳに出力する。タイミングコントローラ２１は、ＧＣＫ（ゲートクロックパルス）を第１および第２ゲートドライバＧＤＦ・ＧＤＳそれぞれに出力するとともに、第１および第２走査電圧を生成するためのパルス信号を波形生成部７ｘ・８ｘに出力する。ＬＳＩ３５は、メモリ４５から読み出したデータに基づいて波形調整部７ｙ・８ｙを制御する。なお、第１および第２走査電圧を生成するための上記パルス信号は、タイミングコントローラ２１からＬＳＩ３５を介して波形生成部７ｘ・８ｘに出力されても構わない。

第１ゲートドライバＧＤＦは、第１走査電圧生成回路７から供給された第１走査電圧と、非選択電圧生成回路２５から供給された非選択電圧と、タイミングコントローラ２１から供給されたＧＣＫとを用いて第１走査信号を生成し、これを第１の領域ＦＡの各走査信号線（ＧＦ１〜ＧＦｋ）に出力する。また、第２ゲートドライバＧＤＳは、第２走査電圧生成回路８から供給された第２走査電圧と、非選択電圧生成回路２５から供給された非選択電圧と、タイミングコントローラ２１から供給されたＧＣＫとを用いて第２走査信号を生成し、これを第２の領域ＳＡの各走査信号線（ＧＳｋ＋１〜ＧＳｍ）に出力する。

図３は図２の一具体例を示す回路図である。同図に示されるように、波形生成部７ｘは、ＮＰＮ型のバイポーラトランジスタであるトランジスタＴｒ１（第１トランジスタ）と、抵抗Ｒ１・Ｒ２（第１・２抵抗）と、ダイオードｄと、ＮチャネルのＦＥＴであるトランジスタＴｒ２（第２トランジスタ）とを備える。ここで、トランジスタＴｒ１は、そのコレクタ端子が定電圧源１１に接続され、そのエミッタ端子が第１ゲートドライバＧＤＦに接続され、トランジスタＴｒ２は、そのソース端子が接地され、そのゲート端子はＬＳＩ３５に接続され、抵抗Ｒ１は、その一方の端部がトランジスタＴｒ１のコレクタ端子に接続され、他方の端部がトランジスタＴｒ１のベース端子に接続され、ダイオードｄは、そのアノード端子がトランジスタＴｒ１のエミッタ端子に接続され、カソード端子がトランジスタＴｒ１のベース端子に接続されている。また、トランジスタＴｒ１のベース端子がノードＸに接続し、トランジスタＴｒ２のドレイン端子がノードＹに接続され、ノードＸは抵抗Ｒ２を介してノードＹに接続されている。また、波形調整部７ｙは３つの抵抗ｒ１〜ｒ３と、３つのトランジスタＳ１〜Ｓ３とを備える。ここで、抵抗ｒ１はその一方の端部がノードＸに接続され、他方がトランジスタＳ１を介してノードＹに接続され、抵抗ｒ２はその一方の端部がノードＸに接続され、他方がトランジスタＳ２を介してノードＹに接続され、抵抗ｒ３はその一方の端部がノードＸに接続され、他方がトランジスタＳ３を介してノードＹに接続され、トランジスタＳ１〜Ｓ３それぞれのゲート端子がＬＳＩ３５に接続されている。すなわち、第１走査電圧生成回路７では、波形生成部７ｘのトランジスタＴｒ１のベース端子とトランジスタＴｒ２のドレイン端子との間に接続された抵抗Ｒ２に並列して波形調整部７ｙが挿入された構成となっている。

同様に、波形生成部８ｘは、ＮＰＮ型のバイポーラトランジスタであるトランジスタＴｒ１と、抵抗Ｒ１・Ｒ２と、ダイオードｄと、ＮチャネルのＦＥＴであるトランジスタＴｒ２とを備える。ここで、トランジスタＴｒ１は、そのコレクタ端子が定電圧源１１に接続され、そのエミッタ端子が第２ゲートドライバＧＤＳに接続され、トランジスタＴｒ２は、そのソース端子が接地され、そのゲート端子はＬＳＩ３５に接続され、抵抗Ｒ１は、その一方の端部がトランジスタＴｒ１のコレクタ端子に接続され、他方の端部がトランジスタＴｒ１のベース端子に接続され、ダイオードｄは、そのアノード端子がトランジスタＴｒ１のエミッタ端子に接続され、カソード端子がトランジスタＴｒ１のベース端子に接続されている。また、トランジスタＴｒ１のベース端子がノードＸに接続し、トランジスタＴｒ２のドレイン端子がノードＹに接続され、ノードＸは抵抗Ｒ２を介してノードＹに接続されている。また、波形調整部８ｙは３つの抵抗ｒ１〜ｒ３と、３つのトランジスタＳ１〜Ｓ３とを備える。ここで、抵抗ｒ１はその一方の端部がノードＸに接続され、他方がトランジスタＳ１を介してノードＹに接続され、抵抗ｒ２はその一方の端部がノードＸに接続され、他方がトランジスタＳ２を介してノードＹに接続され、抵抗ｒ３はその一方の端部がノードＸに接続され、他方がトランジスタＳ３を介してノードＹに接続され、トランジスタＳ１〜Ｓ３それぞれのゲート端子がＬＳＩ３５に接続されている。すなわち、第２走査電圧生成回路８では、波形生成部８ｘのトランジスタＴｒ１のベース端子とトランジスタＴｒ２のドレイン端子との間に接続された抵抗Ｒ２に並列して波形調整部８ｙが挿入された構成となっている。

ここで、定電圧源１１の出力をＡ、第１ゲートドライバＧＤＦへの入力をＢ、トランジスタＴｒ２のゲート端子への入力（パルス信号）をＣ、非選択電圧生成回路２５の出力をＤ、タイミングコントローラ２１から第１ゲートドライバＧＤＦへの入力（ＧＣＫ）をＥ、第１ゲートドライバＧＤＦで生成される電圧パルスをＦとして、Ａ〜Ｆの各波形を図４に示す。

トランジスタＴｒ１のコレクタ端子には定電圧源１１からの出力Ａが供給されており、トランジスタＴｒ２がＯＦＦ（トランジスタＴｒ２のゲート端子への入力Ｃが「Ｌ」）となって所定時間が経過すると、トランジスタＴｒ１のベース電流およびコレクタ電流が一定となり、ＧＤＦへの入力Ｂは定電圧ＶＧＨとなる。この状態でトランジスタＴｒ２がＯＮする（トランジスタＴｒ２のゲート端子への入力Ｃが「Ｈ」になる）と、ダイオードｄに電流が流れてトランジスタＴｒ１はＯＦＦするため、ＧＤＦへの入力ＢはＶＧＨから下がっていく。そして、この状態でトランジスタＴｒ２がＯＦＦする（トランジスタＴｒ２のゲート端子への入力Ｃが「Ｌ」になる）と、トランジスタＴｒ１のコレクタ電流が流れ出し、ＧＤＦへの入力ＢはＶＧＨに向けて上がっていく。そして、所定時間が経過すると、トランジスタＴｒ１のベース電流およびコレクタ電流が一定となって、ＧＤＦへの入力ＢはＶＧＨとなる。このように、定電圧源１１から供給された定電圧は、第１走査電圧生成回路７によってノコギリ刃状の波形とされ、第１ゲートドライバＧＤＦに入力される。また、第１ゲートドライバＧＤＦには、非選択電圧生成回路２５から、Ｄで示すＧＮＤ電圧未満の定電圧が入力される。すなわち、第１ゲートドライバＧＤＦは、タイミングコントローラ２１からの入力Ｅ（ＧＣＫ）が「Ｈ」の期間は、非選択電圧生成回路２５から入力された電圧（非選択電圧）を選択し、上記ＧＣＫが「Ｌ」の期間は、第１走査電圧生成回路７から入力された電圧（第１走査電圧）を選択することで、Ｆに示すような、立ち下がり部分（戻り部分）が傾斜した電圧パルスを生成し、この電圧パルスがアクティブ期間に立つような第１走査信号（ゲートオンパルス信号）を各走査信号線（ＧＦ１〜ＧＦｋ）に出力する。

また、波形調整部７ｙは第１走査電圧生成回路７におけるノードＸ・Ｙ間の抵抗値を設定するものである。具体的には、ＬＳＩ３５からの信号によって、トランジスタＳ１〜Ｓ３それぞれがＯＮあるいはＯＦＦされる。この組み合わせパターンとしては、図５に示すように、パターン１が、Ｓ１→ＯＮ、Ｓ２→ＯＮ、Ｓ３→ＯＮ、パターン２が、Ｓ１→ＯＮ、Ｓ２→ＯＮ、Ｓ３→ＯＦＦ、パターン３が、Ｓ１→ＯＮ、Ｓ２→ＯＦＦ、Ｓ３→ＯＮ、パターン４が、Ｓ１→ＯＦＦ、Ｓ２→ＯＮ、Ｓ３→ＯＮ、パターン５が、Ｓ１→ＯＮ、Ｓ２→ＯＦＦ、Ｓ３→ＯＦＦ、パターン６が、Ｓ１→ＯＦＦ、Ｓ２→ＯＮ、Ｓ３→ＯＦＦ、パターン７が、Ｓ１→ＯＦＦ、Ｓ２→ＯＦＦ、Ｓ３→ＯＮ、パターン８が、Ｓ１→ＯＦＦ、Ｓ２→ＯＦＦ、Ｓ３→ＯＦＦとなっている。例えば、パターン４であれば、抵抗ｒ１および抵抗ｒ２並びに抵抗Ｒ２の合成抵抗の値が、第１走査電圧生成回路７のノードＸ・Ｙ間の抵抗値となる。

ここで、ノードＸ・Ｙ間の抵抗値を大きくすると、電圧パルスの立ち下がり部分の傾斜が小さくなり、ノードＸ・Ｙ間の抵抗値を小さくすると、パルス信号の立ち下がり部分の傾斜が大きくなる（図６参照）。したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が低輝度となる場合には、図６に示すように、第２ゲートドライバＧＤＳから出力される第２走査信号Ｇ２の立ち下がり部分の傾斜を、第１ゲートドライバＧＤＦから出力される第１走査信号Ｇ１の立ち下がり部分の傾斜よりも小さくすればよいので、第２走査電圧生成回路８におけるノードＸ・Ｙ間の抵抗値が第１走査電圧生成回路７におけるノードＸ・Ｙ間の抵抗値よりも大きくなるように、波形調整部７ｙおよび波形調整部８ｙのパターン設定（Ｓ１〜Ｓ３のＯＮ／ＯＦＦ設定）が行われる。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号を波形調整部７ｙおよび波形調整部８ｙに出力することで上記パターン設定が行われる。なお、この調整データはパネルごとに設定しておくことが望ましい。

図７は図２の他の具体例を示す回路図である。同図に示されるように、波形生成部７ｘは、ＮＰＮ型のバイポーラトランジスタであるトランジスタＴｒ１と、抵抗Ｒ１・Ｒ２と、ダイオードｄと、ＮチャネルのＦＥＴであるトランジスタＴｒ２とを備える。ここで、トランジスタＴｒ１は、そのコレクタ端子が定電圧源１１に接続され、そのエミッタ端子が第１ゲートドライバＧＤＦに接続され、トランジスタＴｒ２は、そのソース端子が接地され、そのゲート端子はＬＳＩ３５に接続され、抵抗Ｒ１は、その一方の端部がトランジスタＴｒ１のコレクタ端子に接続され、他方の端部がトランジスタＴｒ１のベース端子に接続され、ダイオードｄは、そのアノード端子がトランジスタＴｒ１のエミッタ端子に接続され、カソード端子がトランジスタＴｒ１のベース端子に接続されている。また、トランジスタＴｒ１のコレクタ端子がノードＸに接続し、トランジスタＴｒ２のドレイン端子が抵抗Ｒ２を介してノードＹに接続されている。また、波形調整部７ｙは３つの抵抗ｒ１〜ｒ３と、３つのトランジスタＳ１〜Ｓ３とを備える。ここで、抵抗ｒ１はその一方の端部がノードＸに接続され、他方がトランジスタＳ１を介してノードＹに接続され、抵抗ｒ２はその一方の端部がノードＸに接続され、他方がトランジスタＳ２を介してノードＹに接続され、抵抗ｒ３はその一方の端部がノードＸに接続され、他方がトランジスタＳ３を介してノードＹに接続され、トランジスタＳ１〜Ｓ３それぞれのゲート端子がＬＳＩ３５に接続されている。すなわち、第１走査電圧生成回路７では、抵抗Ｒ１に並列して波形調整部７ｙが挿入された構成となっている。また、第２走査電圧生成回路８における波形生成部８ｘおよび波形調整部８ｙはそれぞれ、波形生成部８ｘのトランジスタＴｒ１のエミッタ端子が第２ゲートドライバＧＤＳに接続される点を除いて、上記した波形生成部７ｘおよび波形調整部７ｙと同一の構成である。

図７の構成でも、ノードＸ・Ｙ間の抵抗値を変えることで、電圧パルスの立ち下がり部分の傾斜が変わる。したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が低輝度となる場合には、第２ゲートドライバＧＤＳから出力される第２走査信号の立ち下がり部分の傾斜が、第１ゲートドライバＧＤＦから出力される第１走査信号の立ち下がり部分の傾斜よりも小さくなるように、波形調整部７ｙおよび波形調整部８ｙのパターン設定（Ｓ１〜Ｓ３のＯＮ／ＯＦＦ設定）が行われる。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号を波形調整部７ｙおよび波形調整部８ｙに出力することで上記パターン設定が行われる。

図８は図２のさらに他の具体例を示す回路図である。同図に示されるように、波形生成部７ｘは、ＮＰＮ型のバイポーラトランジスタであるトランジスタＴｒ１と、抵抗Ｒ１・Ｒ２と、ダイオードｄと、ＮチャネルのＦＥＴであるトランジスタＴｒ２とを備える。ここで、トランジスタＴｒ１は、そのコレクタ端子が定電圧源１１に接続され、そのエミッタ端子がノードＸに接続され、トランジスタＴｒ２は、そのソース端子が接地され、そのゲート端子がＬＳＩ３５に接続され、そのドレイン端子が抵抗Ｒ２を介してトランジスタＴｒ１のベース端子に接続されている。抵抗Ｒ１は、その一方の端部がトランジスタＴｒ１のコレクタ端子に接続され、他方の端部がトランジスタＴｒ１のベース端子に接続され、ダイオードｄは、そのアノード端子がトランジスタＴｒ１のエミッタ端子に接続され、カソード端子がトランジスタＴｒ１のベース端子に接続されている。また、ノードＹが第１ゲートドライバＧＤＦに接続されている。また、波形調整部７ｙは３つの抵抗ｒ１〜ｒ３と、３つのトランジスタＳ１〜Ｓ３とを備える。ここで、抵抗ｒ１はその一方の端部がノードＸに接続され、他方がトランジスタＳ１を介してノードＹに接続され、抵抗ｒ２はその一方の端部がノードＸに接続され、他方がトランジスタＳ２を介してノードＹに接続され、抵抗ｒ３はその一方の端部がノードＸに接続され、他方がトランジスタＳ３を介してノードＹに接続され、トランジスタＳ１〜Ｓ３それぞれのゲート端子がＬＳＩ３５に接続されている。すなわち、第１走査電圧生成回路７では、トランジスタＴｒ１のエミッタ端子に接続するノードＸと第１ゲートドライバＧＤＦに接続するノードＹと間に波形調整部７ｙが挿入された構成となっている。また、第２走査電圧生成回路８における波形生成部８ｘおよび波形調整部８ｙはそれぞれ、波形生成部８ｘのトランジスタＴｒ１のエミッタ端子が第２ゲートドライバＧＤＳに接続される点を除いて、上記した波形生成部７ｘおよび波形調整部７ｙと同一の構成である。

図８の構成でも、ノードＸ・Ｙ間の抵抗値を変えることで、電圧パルスの立ち下がり部分の傾斜が変わる。したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が低輝度となる場合には、第２ゲートドライバＧＤＳから出力される第２走査信号の立ち下がり部分の傾斜が、第１ゲートドライバＧＤＦから出力される第１走査信号の立ち下がり部分の傾斜よりも小さくなるように、波形調整部７ｙおよび波形調整部８ｙのパターン設定（Ｓ１〜Ｓ３のＯＮ／ＯＦＦ設定）が行われる。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号を波形調整部７ｙおよび波形調整部８ｙに出力することでパターン設定が行われる。

本実施の形態では、第１走査電圧生成回路７および第２走査電圧生成回路８それぞれに波形調整部を設けているがこれに限定されない。いずれかにのみ波形調整部を設ける構成も可能である。

〔実施の形態２〕
図９は、図１のドライバ制御回路３の一部と第１および第２ゲートドライバＧＤＦ・ＧＤＳとを示すブロック図である。同図に示されるように、ドライバ制御回路３は、定電圧源１１と、非選択電圧生成回路２５と、メモリ４５と、ＬＳＩ３５と、タイミングコントローラ２１と、第１走査電圧生成回路７と、第２走査電圧生成回路８とを備える。なお、第１走査電圧生成回路７は、波形生成部７ｘと波形調整部７ｙとを含み、第２走査電圧生成回路８は、波形生成部８ｘと波形調整部８ｙとを含む。

第１走査電圧生成回路７は、定電圧源１１から供給された定電圧を第１の領域ＦＡに対応するように変化させて第１走査電圧とし、これを第１ゲートドライバＧＤＦに出力する。また、第２走査電圧生成回路８は、定電圧源１１から供給された定電圧を第２の領域ＳＡに対応するように変化させて第２走査電圧とし、これを第２ゲートドライバＧＤＳに出力する。タイミングコントローラ２１は、ＧＣＫ（ゲートクロックパルス）を第１および第２ゲートドライバＧＤＦ・ＧＤＳそれぞれに出力する。ＬＳＩ３５は、メモリ４５から読み出したデータに基づいて、波形調整部７ｙおよび波形調整部８ｙを制御する。

そして、第１ゲートドライバＧＤＦは、第１走査電圧生成回路７から供給された第１走査電圧と、非選択電圧生成回路２５から供給された非選択電圧と、タイミングコントローラ２１から供給されたＧＣＫとを用いて第１走査信号を生成し、これを第１の領域ＦＡの各走査信号線（ＧＦ１〜ＧＦｋ）に出力する。また、第２ゲートドライバＧＤＳは、第２走査電圧生成回路８から供給された第２走査電圧と、非選択電圧生成回路２５から供給された非選択電圧と、タイミングコントローラ２１から供給されたＧＣＫとを用いて第２走査信号を生成し、これを第２の領域ＳＡの各走査信号線（ＧＳｋ＋１〜ＧＳｍ）に出力する。

図１１は図９の具体例を示す回路図である。同図に示されるように、波形生成部７ｘは、ＮＰＮ型のバイポーラトランジスタであるトランジスタＴｒ３（第３トランジスタ）と、抵抗Ｒ３（第３抵抗）と、ツェナーダイオードＴｄとを備える。ここで、トランジスタＴｒ３は、そのコレクタ端子が定電圧源１１に接続され、そのエミッタ端子が第１ゲートドライバＧＤＦに接続され、ツェナーダイオードＴｄは、そのアノード端子が接地され、カソード端子がトランジスタＴｒ３のベース端子に接続され、抵抗Ｒ３は、その一方の端部がノードＸに接続され、他方の端部がノードＹに接続されている。ノードＸはトランジスタＴｒ３のコレクタ端子に接続され、ノードＹはトランジスタＴｒ３のベース端子に接続されている。また、波形調整部７ｙは３つの抵抗ｒ１〜ｒ３と、３つのトランジスタＳ１〜Ｓ３とを備える。ここで、抵抗ｒ１はその一方の端部がノードＸに接続され、他方がトランジスタＳ１を介してノードＹに接続され、抵抗ｒ２はその一方の端部がノードＸに接続され、他方がトランジスタＳ２を介してノードＹに接続され、抵抗ｒ３はその一方の端部がノードＸに接続され、他方がトランジスタＳ３を介してノードＹに接続され、トランジスタＳ１〜Ｓ３それぞれのゲート端子がＬＳＩ３５に接続されている。すなわち、第１走査電圧生成回路７では、トランジスタＴｒ３のコレクタ・ベース端子間に接続された抵抗Ｒ３と並列に、波形調整部７ｙが挿入された構成となっている。また、第２走査電圧生成回路８における波形生成部８ｘおよび波形調整部８ｙはそれぞれ、波形生成部８ｘのトランジスタＴｒ１のエミッタ端子が第２ゲートドライバＧＤＳに接続される点を除いて、上記した波形生成部７ｘおよび波形調整部７ｙと同一の構成である。

ここで、定電圧源１１の出力をＡ、第１ゲートドライバＧＤＦへの入力をＢ、非選択電圧生成回路２５の出力をＤ、タイミングコントローラ２１から第１ゲートドライバＧＤＦへの入力（ＧＣＫ）をＥ、第１ゲートドライバＧＤＦで生成される電圧パルスをＦとして、Ａ・Ｂ・Ｄ〜Ｆの各波形を図１２に示す。

トランジスタＴｒ１のコレクタ端子には定電圧源１１からの出力Ａが供給されており、この出力Ａは波形生成部７ｘによって降圧され、第１ゲートドライバＧＤＦへの入力Ｂとなる。また、第１ゲートドライバＧＤＦには、非選択電圧生成回路２５から、Ｄで示すＧＮＤ電圧未満の定電圧が入力される。すなわち、第１ゲートドライバＧＤＦは、タイミングコントローラ２１からの入力Ｅ（ＧＣＫ）が「Ｈ」の期間は、非選択電圧生成回路２５から入力された電圧（非選択電圧）を選択し、上記ＧＣＫが「Ｌ」の期間は、第１走査電圧生成回路７から入力された電圧（第１走査電圧）を選択することで、Ｆに示すような矩形の電圧パルスを生成し、この電圧パルスがアクティブ期間に立つような第１走査信号（ゲートオンパルス）を各走査信号線（ＧＦ１〜ＧＦｋ）に出力する。

また、波形調整部７ｙは第１走査電圧生成回路７におけるノードＸ・Ｙ間の抵抗値を設定するものである。具体的には、ＬＳＩ３５からの信号によって、トランジスタＳ１〜Ｓ３それぞれがＯＮあるいはＯＦＦされる。この組み合わせパターンは、図５に示すとおりである。

ここで、ノードＸ・Ｙ間の抵抗値を変えると、トランジスタＴｒ３のベース電流が変化して、電圧パルスの立ち上がりおよび立ち下がりの急峻度合い（鈍り度合い）が変わる。したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が高輝度となる場合には、図１３に示すように、第２ゲートドライバＧＤＳから出力される第２走査信号Ｇ２の立ち上がりおよび立ち下がりが、第１ゲートドライバＧＤＦから出力される第１走査信号Ｇ１の立ち上がりおよび立ち下がりよりも鈍るように、波形調整部７ｙおよび波形調整部８ｙのパターン設定（Ｓ１〜Ｓ３のＯＮ／ＯＦＦ設定）が行われる。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号を波形調整部７ｙおよび波形調整部８ｙに出力することでパターン設定が行われる。

図１５は図９の他の具体例を示す回路図である。同図に示されるように、波形生成部７ｘは、ＮＰＮ型のバイポーラトランジスタであるトランジスタＴｒ３と、抵抗ｒ３と、ツェナーダイオードＴｄとを備える。ここで、トランジスタＴｒ３は、そのコレクタ端子が定電圧源１１に接続され、そのエミッタ端子がノードＸに接続され、ツェナーダイオードＴｄは、そのアノード端子が接地され、カソード端子がトランジスタＴｒ３のベース端子に接続され、抵抗Ｒ３は、その一方の端部がトランジスタＴｒ３のコレクタ端子に接続され、他方の端部がトランジスタＴｒ３のベース端子に接続されている。また、ノードＸはトランジスタＴｒ３のエミッタ端子に接続され、ノードＹは第１ゲートドライバＧＤＦに接続されている。また、波形調整部７ｙは３つの抵抗ｒ１〜ｒ３と、３つのトランジスタＳ１〜Ｓ３とを備える。ここで、抵抗ｒ１はその一方の端部がノードＸに接続され、他方がトランジスタＳ１を介してノードＹに接続され、抵抗ｒ２はその一方の端部がノードＸに接続され、他方がトランジスタＳ２を介してノードＹに接続され、抵抗ｒ３はその一方の端部がノードＸに接続され、他方がトランジスタＳ３を介してノードＹに接続され、トランジスタＳ１〜Ｓ３それぞれのゲート端子がＬＳＩ３５に接続されている。すなわち、第１走査電圧生成回路７では、トランジスタＴｒ３のエミッタ端子と第１ゲートドライバＧＤＦ間に波形調整部７ｙが挿入された構成となっている。また、第２走査電圧生成回路８における波形生成部８ｘおよび波形調整部８ｙはそれぞれ、波形生成部８ｘのトランジスタＴｒ１のエミッタ端子が第２ゲートドライバＧＤＳに接続される点を除いて、上記した波形生成部７ｘおよび波形調整部７ｙと同一の構成である。

図１５の構成でも、ノードＸ・Ｙ間の抵抗値（ダンピング抵抗の値）を変えると、電圧パルスの立ち上がりおよび立ち下がりの鈍り度合いが変わる。したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が高輝度となる場合には、第２ゲートドライバＧＤＳから出力される第２走査信号の立ち上がりおよび立ち下がりが、第１ゲートドライバＧＤＦから出力される第１走査信号の立ち上がりおよび立ち下がりよりも鈍るように、波形調整部７ｙおよび波形調整部８ｙのパターン設定（Ｓ１〜Ｓ３のＯＮ／ＯＦＦ設定）が行われる。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号を波形調整部７ｙおよび波形調整部８ｙに出力することでパターン設定が行われる。

図１６は図９のさらに他の具体例を示す回路図である。同図に示されるように、波形生成部７ｘは、アンプ（回路）ＡＭＰと、抵抗Ｒ４・Ｒ５（第４・５抵抗）とを備える。ここで、アンプＡＭＰは、その出力端子が第１ゲートドライバＧＤＦに接続され、そのプラス（正相）端子が定電圧源１１に接続され、そのマイナス（逆相）端子がノードＸに接続されている。また、抵抗Ｒ４は、その一方の端部が接地され、他方の端部がノードＸに接続され、抵抗Ｒ５は、その一方の端部がアンプＡＭＰの出力端子に接続され、他方の端部がノードＸに接続されている。また、波形調整部７ｙは３つの抵抗ｒ１〜ｒ３と、３つのトランジスタＳ１〜Ｓ３とを備える。ここで、抵抗ｒ１はその一方の端部がノードＸに接続され、他方がトランジスタＳ１を介してノードＹに接続され、抵抗ｒ２はその一方の端部がノードＸに接続され、他方がトランジスタＳ２を介してノードＹに接続され、抵抗ｒ３はその一方の端部がノードＸに接続され、他方がトランジスタＳ３を介してノードＹに接続され、トランジスタＳ１〜Ｓ３それぞれのゲート端子がＬＳＩ３５に接続されている。すなわち、第１走査電圧生成回路７では、アンプＡＭＰのマイナス端子と出力端子との間に波形調整部７ｙが挿入された構成となっている。また、第２走査電圧生成回路８における波形生成部８ｘおよび波形調整部８ｙはそれぞれ、波形生成部８ｘのアンプＡＭＰの出力端子が第２ゲートドライバＧＤＳに接続される点を除いて、上記した波形生成部７ｘおよび波形調整部７ｙと同一の構成である。

ここで、ノードＸ・Ｙ間の抵抗値を変えると、電圧パルスの高さ（電圧値）が変わる。したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が高輝度となる場合には、図１４に示すように、第２ゲートドライバＧＤＳから出力される第２走査信号Ｇ２のアクティブ期間の電圧値が、第１ゲートドライバＧＤＦから出力される第１走査信号Ｇ１のアクティブ期間の電圧値よりも小さくなるように、波形調整部７ｙおよび波形調整部８ｙのパターン設定（Ｓ１〜Ｓ３のＯＮ／ＯＦＦ設定）が行われる。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号を波形調整部７ｙおよび波形調整部８ｙに出力することでパターン設定が行われる。

本実施の形態では、波形調整部７ｙ・８ｙおよび波形生成部７ｘ・８ｘを図２６のように構成してもよい。ここでは、波形生成部７ｘはスイッチングレギュレータであり、比較回路２２と、発振回路２１と、トランジスタＴｒ７と、コイルＬと、ダイオードｄと、容量Ｃと、抵抗Ｒ２０とを備える。なお、コイルＬは、一方の端部が定電圧源１１に接続され、他方の端部はトランジスタＴｒ７のドレイン端子に接続され、ダイオードｄは、そのアノード端子がトランジスタＴｒ７のドレイン端子に接続され、カソード端子が容量Ｃの一方電極に接続され、容量Ｃの他方電極は接地されている。また、比較回路２２の出力端子は発振回路２１に接続され、発振回路２１はトランジスタＴｒ７のゲート端子に接続され、第１ゲートドライバＧＤＦはダイオードｄのカソード端子に接続されている。抵抗Ｒ２０は、一方の端部が接地され、他方の端部がノードＹに接続されている。このノードＹは比較回路２２（入力端子）に接続され、比較回路には基準電圧が入力されている。そして、第１ゲートドライバＧＤＦに接続するノードＸとノードＹとの間に波形調整部７ｙが接続される。波形調整部７ｙは図１６の波形調整部７ｙと同一構成である。また、第２走査電圧生成回路８における波形生成部８ｘおよび波形調整部８ｙはそれぞれ、波形生成部８ｘのノードＸが第２ゲートドライバＧＤＳに接続される点を除いて、上記した波形生成部７ｘおよび波形調整部７ｙと同一の構成である。

上記構成でも、ノードＸ・Ｙ間の抵抗値を変えると、電圧パルスの高さ（電圧値）が変わる。したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が高輝度となる場合には、図１４に示すように、第２ゲートドライバＧＤＳから出力される第２走査信号Ｇ２のアクティブ期間の電圧値が、第１ゲートドライバＧＤＦから出力される第１走査信号Ｇ１のアクティブ期間の電圧値よりも小さくなるように、波形調整部７ｙおよび波形調整部８ｙのパターン設定（Ｓ１〜Ｓ３のＯＮ／ＯＦＦ設定）が行われる。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号を波形調整部７ｙおよび波形調整部８ｙに出力することでパターン設定が行われる。

〔実施の形態３〕
本実施の形態では、図１１の波形生成部７ｘに図１０に示す後段回路１０を挿入するとともに図１１の波形生成部８ｘに図１０に示す後段回路１０を挿入して、図１７のように構成する。すなわち、第１ゲートドライバＧＤＦとトランジスタＴｒ３のエミッタ端子との間に後段回路１０を接続し、第２ゲートドライバＧＤＳとトランジスタＴｒ３のエミッタ端子との間に後段回路１０を接続する。なお、後段回路１０は、ＮＰＮ型のバイポーラトランジスタであるトランジスタＴｒ１１と、抵抗Ｒ１１・Ｒ１２と、ダイオードｄと、ＮチャネルのＦＥＴであるトランジスタＴｒ１２とを備え、トランジスタＴｒ１２のソース端子が接地され、抵抗Ｒ１１は、その一方の端部がトランジスタＴｒ１１のコレクタ端子に接続され、他方の端部がトランジスタＴｒ１１のベース端子に接続され、ダイオードｄは、そのアノード端子がトランジスタＴｒ１１のエミッタ端子に接続され、カソード端子がトランジスタＴｒ１１のベース端子に接続されている。また、トランジスタＴｒ１１のベース端子が、抵抗Ｒ１２を介して、トランジスタＴｒ１２のドレイン端子に接続されている。そして、図１７では、図１０のトランジスタＴｒ１１のエミッタ端子が第１ゲートドライバＧＤＦ（第２ゲートドライバＧＤＳ）に接続され、該トランジスタＴｒ１１のコレクタ端子がトランジスタＴｒ３のエミッタ端子に接続され、図１０のトランジスタＴｒ１２のゲート端子がタイミングコントローラ２１に接続されている。図１７の構成でも、波形調整部７ｙ・８ｙの抵抗値を異ならせることで、第１走査信号Ｇ１のアクティブ期間の波形と第２走査信号Ｇ２のアクティブ期間の波形とを異ならせることができる。

また、本実施の形態では、図１５の波形生成部７ｘに図１０に示す後段回路１０を挿入するとともに図１５の波形生成部８ｘに図１０に示す後段回路１０を挿入して、図１８のように構成してもよい。すなわち、第１ゲートドライバＧＤＦとノードＹとの間に後段回路１０を接続し、第２ゲートドライバＧＤＳとノードＹとの間に後段回路１０を接続する。図１８では、図１０のトランジスタＴｒ１１のエミッタ端子が第１ゲートドライバＧＤＦ（第２ゲートドライバＧＤＳ）に接続され、該トランジスタＴｒ１１のコレクタ端子がノードＹに接続され、図１０のトランジスタＴｒ１２のゲート端子がタイミングコントローラ２１に接続されている。図１８の構成でも、波形調整部７ｙ・８ｙの抵抗値を異ならせることで、第１走査信号Ｇ１のアクティブ期間の波形と第２走査信号Ｇ２のアクティブ期間の波形とを異ならせることができる。

また、本実施の形態では、図１６の波形生成部７ｘに図１０に示す後段回路１０を挿入するとともに図１６の波形生成部８ｘに図１０に示す後段回路１０を挿入して、図１９のように構成してもよい。すなわち、第１ゲートドライバＧＤＦとアンプＡＭＰの出力端子との間に後段回路１０を接続し、第２ゲートドライバＧＤＳとアンプＡＭＰの出力端子との間に後段回路１０を接続する。図１９では、図１０のトランジスタＴｒ１１のエミッタ端子が第１ゲートドライバＧＤＦ（第２ゲートドライバＧＤＳ）に接続され、該トランジスタＴｒ１１のコレクタ端子がアンプＡＭＰの出力端子に接続され、図１０のトランジスタＴｒ１２のゲート端子がタイミングコントローラ２１に接続されている。図１９の構成でも、波形調整部７ｙ・８ｙの抵抗値を異ならせることで、第１走査信号Ｇ１のアクティブ期間の波形と第２走査信号Ｇ２のアクティブ期間の波形とを異ならせることができる。なお、後段回路１０のトランジスタＴｒ１２のゲート端子に入力されるパルス信号は、タイミングコントローラ２１からＬＳＩ３５を介して後段回路１０に入力されても構わない。

〔実施の形態４〕
図２０は、図１のドライバ制御回路３の一部と第１および第２ゲートドライバＧＤＦ・ＧＤＳとを示すブロック図である。同図に示されるように、ドライバ制御回路３は、定電圧源１１と、非選択電圧生成回路２５と、メモリ４５と、ＬＳＩ３５と、走査電圧生成回路９と、第１タイミングコントローラ５と、第２タイミングコントローラ６とを備える。第１タイミングコントローラ５は波形調整部５ａを含み、第２タイミングコントローラ６は、波形調整部６ａを含む。

走査電圧生成回路９は、定電圧源１１から供給された定電圧を用いて走査電圧を生成し、これを第１ゲートドライバＧＤＦおよび第２ゲートドライバＧＤＳに出力する。第１タイミングコントローラ５は、第１の領域ＦＡに対応する第１ＧＣＫ（ゲートクロック）を生成し、これを第１ゲートドライバＧＤＦに出力する。第２タイミングコントローラ６は、第２の領域ＳＡに対応する第２ＧＣＫ（ゲートクロック）を生成し、これを第２ゲートドライバＧＤＳに出力する。ＬＳＩ３５は、メモリ４５から読み出したデータに基づいて波形調整部５ａおよび波形調整部６ａを制御する。

第１ゲートドライバＧＤＦは、走査電圧生成回路９から供給された走査電圧と、非選択電圧生成回路２５から供給された非選択電圧と、第１タイミングコントローラ５から供給された第１ＧＣＫとを用いて第１走査信号Ｇ１を生成し、これを第１の領域ＦＡの各走査信号線（ＧＦ１〜ＧＦｋ）に出力する。また、第２ゲートドライバＧＤＳは、走査電圧生成回路９から供給された走査電圧と、非選択電圧生成回路２５から供給された非選択電圧と、第２タイミングコントローラ６から供給された第２ＧＣＫとを用いて第２走査信号Ｇ２を生成し、これを第２の領域ＳＡの各走査信号線（ＧＳｋ＋１〜ＧＳｍ）に出力する。

データ信号の出力をＰ、第１タイミングコントローラ５から第１ゲートドライバＧＤＦへの入力（第１ＧＣＫ）をＱ、第１ゲートドライバＧＤＦで生成される電圧パルス（第１走査信号Ｇ１のアクティブ期間の波形）をＲとして、Ｐ〜Ｒの各波形を図２２に示す。第１ゲートドライバＧＤＦは、第１タイミングコントローラ５からの入力（第１ＧＣＫ）が「Ｈ」の期間は、非選択電圧生成回路２５から入力された電圧（非選択電圧）を選択し、第１ＧＣＫが「Ｌ」の期間は、走査電圧生成回路９から入力された電圧（走査電圧）を選択することで、Ｒに示すような矩形の電圧パルスを生成し、この電圧パルスがアクティブ期間に立つような第１走査信号Ｇ１（ゲートオンパルス信号）を各走査信号線（ＧＦ１〜ＧＦｋ）に出力する。

ここで、波形調整部５ａは第１ＧＣＫを調整し、波形調整部６ａは第２ＧＣＫを調整するものである。例えば、図２２のように、第１ＧＣＫおよび第２ＧＣＫにつき、パルスの立ち上がりタイミングを同一にしてパルス幅を異ならせる。これにより、第１走査信号Ｇ１のアクティブ期間の幅と、第２走査信号Ｇ２のアクティブ期間の幅とを異ならせることができる。

したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が高輝度となる場合には、図２２に示すように、第２走査信号Ｇ２のアクティブ期間の幅が、第１走査信号Ｇ１のアクティブ期間の幅よりも小さくなるように、波形調整部５ａおよび波形調整部６ａが制御される。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号を波形調整部５ａおよび波形調整部６ａに出力することで上記設定が行われる。なお、この調整データはパネルごとに設定しておくことが望ましい。

上記構成では、各タイミングコントローラ（５・６）で第１ＧＣＫおよび第２ＧＣＫを生成しているが、図２７のように、第１タイミングコントローラ５で第１ＧＣＫおよび第１ＧＯＥを生成し、第２タイミングコントローラ６で第２ＧＣＫおよび第２ＧＯＥを生成し、第１ＧＯＥおよび第２ＧＯＥの位相をずらすことで、第１走査信号Ｇ１のアクティブ期間の幅と、第２走査信号Ｇ２のアクティブ期間の幅とを異ならせてもよい。

さらに、本実施の形態では、図２０の走査電圧生成回路９の代わりに図１０の後段回路１０を２つ設け、その一方を波形調整部５ａに接続するとともに他方を波形調整部６ａに接続し、図２４のように構成することもできる。この構成では、第１走査信号Ｇ１の立ち下がり部分が図２５のように傾斜する。ここで、図１０のトランジスタＴｒ１２のゲート端子に入力されるパルス信号を、波形調整部５ａ（波形調整部６ａ）によって調整することで、図２５に示すように、第１走査信号Ｇ１の立ち下がり開始タイミングと、第２走査信号Ｇ２の立ち下がり開始タイミングとをずらし、第１走査信号Ｇ１のアクティブ期間の波形と第２走査信号Ｇ２のアクティブ期間の波形とを異ならせることができる。

本実施の形態では、第１タイミングコントローラ５および第２タイミングコントローラ６それぞれに波形調整部を設けているがこれに限定されない。いずれかにのみ波形調整部を設ける構成も可能である。

〔実施の形態５〕
図２１は、図１のドライバ制御回路３の一部と第１および第２ゲートドライバＧＤＦ・ＧＤＳとを示すブロック図である。同図に示されるように、ドライバ制御回路３は、定電圧源１１と、非選択電圧生成回路２５と、メモリ４５と、ＬＳＩ３５（タイミング調整部制御回路）と、走査電圧生成回路９と、第１タイミングコントローラ５と、第２タイミングコントローラ６とを備える。第１タイミングコントローラ５はタイミング調整部５ｂを含み、第２タイミングコントローラ６は、タイミング調整部６ｂを含む。

走査電圧生成回路９は、定電圧源１１から供給された定電圧を用いて走査電圧を生成し、これを第１ゲートドライバＧＤＦおよび第２ゲートドライバＧＤＳに出力する。第１タイミングコントローラ５は、第１の領域ＦＡに対応する第１ＧＣＫ（ゲートクロック）を生成し、これを第１ゲートドライバＧＤＦに出力する。第２タイミングコントローラ６は、第２の領域ＳＡに対応する第２ＧＣＫ（ゲートクロック）を生成し、これを第２ゲートドライバＧＤＳに出力する。ＬＳＩ３５は、メモリ４５から読み出したデータに基づいて、タイミング調整部５ｂおよびタイミング調整部６ｂを制御する。

そして、第１ゲートドライバＧＤＦは、走査電圧生成回路９から供給された走査電圧と、非選択電圧生成回路２５から供給された非選択電圧と、第１タイミングコントローラ５から供給された第１ＧＣＫとを用いて第１走査信号を生成し、これを第１の領域ＦＡの各走査信号線（ＧＦ１〜ＧＦｋ）に出力する。また、第２ゲートドライバＧＤＳは、走査電圧生成回路９から供給された走査電圧と、非選択電圧生成回路２５から供給された非選択電圧と、第２タイミングコントローラ６から供給された第２ＧＣＫとを用いて第２走査信号を生成し、これを第２の領域ＳＡの各走査信号線（ＧＳｋ＋１〜ＧＳｍ）に出力する。

ここで、データ信号の出力をＰ、第１タイミングコントローラ５から第１ゲートドライバＧＤＦへの入力（第１ＧＣＫ）をＱ、第１ゲートドライバＧＤＦで生成される電圧パルスをＲ（第１走査信号Ｇ１のアクティブ期間の波形）として、Ｐ〜Ｒの各波形を図２３に示す。第１ゲートドライバＧＤＦは、第１タイミングコントローラ５からの入力（第１ＧＣＫ）が「Ｈ」の期間は、非選択電圧生成回路２５から入力された電圧（非選択電圧）を選択し、第１ＧＣＫが「Ｌ」の期間は、走査電圧生成回路９から入力された電圧（走査電圧）を選択することで、Ｒに示すような矩形の電圧パルスを生成し、この電圧パルスがアクティブ期間に立つような第１走査信号（ゲートオンパルス信号）を各走査信号線（ＧＦ１〜ＧＦｋ）に出力する。

ここで、タイミング調整部５ｂは第１ＧＣＫを調整し、タイミング調整部６ｂは第２ＧＣＫを調整するものである。例えば、第１ＧＣＫおよび第２ＧＣＫについて、図２３のように、パルス幅を同一にして立ち上がりタイミングを変えたりする。これにより、第１走査信号Ｇ１および第２走査信号Ｇ２のアクティブ期間の波形を同一にしつつ、第１走査信号Ｇ１のアクティブ期間およびデータ信号の出力期間の重なり時間（書き込み時間）と、第２走査信号Ｇ２のアクティブ期間およびデータ信号の出力期間の重なり時間（書き込み時間）とを異ならせることができる。

したがって、例えば、同一階調を表示したときに第１の領域ＦＡよりも第２の領域ＳＡの方が高輝度となる場合には、図２３に示すように、第１ＧＣＫのパルスがデータ信号の出力開始後に立ち下がるとともに次のパルスがデータ信号出力終了前に立ち上がる一方、第１ＧＣＫのパルスがデータ信号の出力開始前に立ち下がるとともに次のパルスがデータ信号出力終了前に立ち上がるように、タイミング調整部５ｂおよびタイミング調整部６ｂの設定が行われる。具体的には、メモリ４５に予め調整データが格納されており、ＬＳＩ３５が該調整データに基づいた信号をタイミング調整部５ｂおよびタイミング調整部６ｂに出力することで上記設定が行われる。なお、この調整データはパネルごとに設定しておくことが望ましい。

本液晶表示装置は、図２８に示すように、表示部を左右に分割する構成であってもよい。すなわち、表示部２は、データ信号線ＳＦ１〜ＳＦｋおよび走査信号線ＧＦ１〜ＧＦｍを含む第１の領域ＦＡ（左半分）と、データ信号線ＳＳｋ＋１〜ＳＳｎおよび走査信号線ＧＳ１〜ＧＳｍを含む第２の領域ＳＡ（右半分）とに分割されており、各領域（ＦＡ・ＳＡ）が別々に駆動される。この構成では、第１の領域ＦＡに含まれるデータ信号線ＳＦ１〜ＳＦｋは第１ソースドライバＳＤＦに駆動され、第１の領域ＦＡに含まれる走査信号線ＧＦ１〜ＧＦｍは第１ゲートドライバＧＤＦに駆動され、第２の領域ＳＡに含まれるデータ信号線ＳＳｋ＋１〜ＳＳｎは第２ソースドライバＳＤＳに駆動され、第２の領域ＳＡに含まれる走査信号線ＧＳ１〜ＧＳｍは第２ゲートドライバＧＤＳに駆動される。

本実施の形態では、第１タイミングコントローラ５および第２タイミングコントローラ６それぞれにタイミング調整部を設けているがこれに限定されない。いずれかにのみタイミング調整部を設ける構成も可能である。

本実施の形態にかかるテレビジョン受像機（液晶テレビ）は、図２９に示すように、本液晶表示装置１と、テレビジョン放送を受信して映像信号を出力するチューナ部４０とを備える。すなわち、テレビジョン受像機５０では、チューナ部４０から出力された映像信号に基づいて液晶表示装置１が映像（画像）表示を行う。

本発明は上記実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。

本発明の表示装置は、特に、液晶表示装置（例えば、液晶テレビ）に好適である。

Claims

複数のデータ信号線および複数の走査信号線が形成された表示部を備えるとともに、該表示部に複数の走査信号線を含む第１領域と複数の走査信号線を含む第２領域とが設けられ、第１領域の各走査信号線に第１走査信号が出力され、第２領域の各走査信号線に第２走査信号が出力される表示装置であって、
第１領域に設けられたデータ信号線と、第２領域に設けられたデータ信号線とが分離されており、
上記第１走査信号のアクティブ期間の波形と第２走査信号のアクティブ期間の波形とを異ならせるための波形調整部と、入力される調整データに基づいて上記波形調整部を制御する波形調整部制御回路と、上記調整データを格納するメモリと、第１領域のデータ信号線を駆動する第１データ信号線駆動回路と、第２領域のデータ信号線を駆動する第２データ信号線駆動回路とを備え、
上記波形調整部は、波形調整部制御回路の制御を受けて、第１走査信号のアクティブ期間に立ち上がる電圧パルスの幅と、第２走査信号のアクティブ期間に立ち上がる電圧パルスの幅とを異ならせることを特徴とする表示装置。
上記第１および第２走査信号の波形調整をしないと同一階調表示時に第１領域よりも第２領域の方が高輝度となる場合に、上記波形調整部は、第２走査信号のアクティブ期間に立ち上がる電圧パルスの幅を、第１走査信号のアクティブ期間に立ち上がる電圧パルスの幅よりも小さくする設定を行うことを特徴とする請求項１記載の表示装置。
上記波形調整部は、波形調整部制御回路から出力された、調整データに基づいた信号を受けて上記設定を行うことを特徴とする請求項２記載の表示装置。
走査信号線に直交する方向を上下方向とすれば、
上記表示部が上半分の走査信号線を含む第１領域と下半分の走査信号線を含む第２領域とに分けられていることを特徴とする請求項１に記載の表示装置。
走査信号線に沿う方向を左右方向とすれば、
上記表示部が左半分の走査信号線を含む第１領域と右半分の走査信号線を含む第２領域とに分けられていることを特徴とする請求項１に記載の表示装置。
請求項１〜５のいずれか１項に記載の表示装置を備えることを特徴とする液晶表示装置。
請求項６記載の液晶表示装置と、テレビジョン放送を受信するチューナ部とを備えることを特徴とするテレビジョン受像機。