KR20150128167A - 멀티칩으로 구성된 드라이버 집적 회로 및 이의 구동 방법 - Google Patents

멀티칩으로 구성된 드라이버 집적 회로 및 이의 구동 방법 Download PDF

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Abstract

본 발명의 하나의 실시형태에 따른 드라이버 집적 회로(driver integrated circuit)는 호스트로부터 제1 영상 데이터 신호를 수신하고, 상기 제1 영상 데이터 신호를 영상 처리하는 마스터 및 상기 호스트로부터 제2 영상 데이터 신호를 수신하고, 상기 제2 영상 데이터 신호를 영상 처리하는 슬레이브를 포함하고, 상기 마스터는 상기 제1 영상 데이터 신호 중 제1 부분을 상기 슬레이브로 전송하고, 상기 슬레이브는 상기 제2 영상 데이터 신호 중 제2 부분을 상기 마스터로 전송한다. 따라서, 드라이버 집적 회로는 상기 제2 부분을 이용하여 상기 제1 영상 데이터를 영상 처리하고, 상기 제1 부분을 이용하여 상기 제2 영상 데이터를 영상 처리할 수 있다.

Description

멀티칩으로 구성된 드라이버 집적 회로 및 이의 구동 방법{DRIVER INTEGRATED CIRCUIT COMPRISED OF MULTI-CHIP AND DRIVING METHOD THEREOF}
본 발명은 드라이버 집적 회로(driver integrated circuit)에 관한 것으로, 멀티칩으로 구성된 드라이버 집적 회로에 있어서, 영상 데이터를 분할해서 영상 처리하는 경우 분할된 영상 데이터의 경계의 픽셀은 인접한 픽셀 정보를 포함하지 않는 문제를 해결하기 위한 드라이버 집적 회로 및 이의 구동 방법에 관한 것이다.
일반적인 디스플레이 장치에서는 게이트 구동 집적회로(gate driver IC)와 소스 구동 집적회로(source driver IC), 두 종류의 구동 집적회로(driver IC)가 사용된다. 게이트(행) 구동 집적회로(gate(row) driver IC)는 화소 셀 어레이(cell-array)의 게이트 신호배선을 순차적으로 선택하여 스캔(scan) 주사 신호를 인가하고, 소스(열) 구동 집적회로(source(column) driver IC)는 화상 정보 디지털 데이터를 화소 전압으로 변경하여 데이터 신호배선에 인가한다.
행(row) 및 열(column) 구동 집적회로는 각각 게이트 신호배선과 데이터 신호배선을 구동하기 때문에 게이트 구동 집적회로와 데이터 구동 집적회로라고 한다. 데이터 구동 집적회로는 화소 셀의 소스 전극을 구동한다는 의미에서 소스 구동 집적 회로(source driver IC)라고도 한다. 게이트 구동 집적회로가 주사선을 선택하여 스캔 펄스(scan pulse)를 인가하여 박막 트랜지스터(Thin Film Transistor)를 온(on) 상태로 해주면, 소스 구동 집적회로는 각각의 신호배선을 통하여 화소 셀(cell)에 신호전압을 인가한다.
게이트 구동회로는 기본적으로 화소 셀 어레이의 게이트 라인에 순차적으로 주사신호를 공급한다. 게이트 구동회로는 박막트랜지스터(TFT)의 온-오프(On-Off) 신호전압을 순차적으로 발생시켜주는 일종의 시프트 레지스터(shift register)이다.
게이트 구동회로는 전형적으로 시프트 레지스터, 레벨 시프터(level shifter), 출력 버퍼(Output buffer)로 구성된다. 시프트 레지스터는 클럭(clock)에 동기되어 주사신호를 생성한다. 출력 버퍼는 매우 큰 커패시턴스 부하로 작용하는 게이트 전극을 구동한다.
본 발명의 목적은 드라이버 집적 회로가 멀티칩으로 구성되는 경우 영상 데이터를 분할해서 영상 처리하는 경우 발생할 수 있는 문제를 해결하기 위한 드라이버 집적 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 드라이버 집적 회로의 구동 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 드라이버 집적 회로를 포함하는 모바일 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 드라이버 집적 회로(driver integrated circuit)는 호스트(host)로부터 제1 영상 데이터 신호(image data signal)를 수신하고, 상기 제1 영상 데이터 신호를 영상 처리하는 제1 드라이버 집적 회로(driver integrated circuit) 및 상기 호스트로부터 제2 영상 데이터 신호를 수신하고, 상기 제2 영상 데이터 신호를 영상 처리하는 제2 드라이버 집적 회로를 포함하고, 상기 제1 드라이버 집적 회로는 상기 제1 영상 데이터 신호 중 제1 부분을 상기 제2 드라이버 집적 회로로 전송하고, 상기 제2 드라이버 집적 회로는 상기 제2 영상 데이터 신호 중 제2 부분을 상기 제1 드라이버 집적 회로로 전송한다.
하나의 실시 예에 있어서, 상기 제1 드라이버 집적 회로는 상기 제2 부분을 이용하여 상기 제1 영상 데이터 신호를 영상 처리하고, 상기 영상 처리된 제1 영상 데이터 신호를 디스플레이 패널(display panel)로 전송한다.
하나의 실시 예에 있어서, 상기 제1 영상 데이터 신호가 상기 디스플레이 패널의 레프트(left) 영역에 대응하는 픽셀 정보를 포함하는 경우, 상기 제1 부분은 상기 레프트 영역의 경계에 해당하는 픽셀 정보를 포함한다.
하나의 실시 예에 있어서, 상기 호스트는 애플리케이션 프로세서(application processor)를 포함하고, 상기 애플리케이션 프로세서는 상기 제1 영상 데이터 신호를 구성하는 픽셀들의 순서를 반대로 변경한다.
하나의 실시 예에 있어서, 상기 제2 드라이버 집적 회로는 상기 제1 부분을 이용하여 상기 제2 영상 데이터 신호를 영상 처리하고, 상기 영상 처리된 제2 영상 데이터 신호를 디스플레이 패널로 전송한다.
하나의 실시 예에 있어서, 상기 제2 영상 데이터 신호는 상기 디스플레이 패널의 라이트(right) 영역에 대응하는 픽셀 정보를 포함하는 경우, 상기 제2 부분은 상기 라이트 영역의 경계에 해당하는 픽셀 정보를 포함한다.
하나의 실시 예에 있어서, 상기 제1 드라이버 집적 회로(driver integrated circuit)는 상기 제1 영상 데이터 신호를 저장하기 위한 적어도 하나의 라인 버퍼(line buffer)를 포함하는 제1 데이터 버퍼(data buffer), 상기 적어도 하나의 라인 버퍼를 제어하기 위한 제1 라인 버퍼 컨트롤러(line buffer controller), 상기 제1 부분을 전송하고, 상기 제2 부분을 수신하기 위한 제1 인트라 인터페이스 컨트롤러(intra interface controller)를 포함한다.
하나의 실시 예에 있어서, 상기 제2 드라이버 집적 회로는 상기 제2 영상 데이터 신호를 저장하기 위한 적어도 하나의 라인 버퍼를 포함하는 제2 데이터 버퍼, 상기 적어도 하나의 라인 버퍼를 제어하기 위한 제2 라인 버퍼 컨트롤러, 상기 제2 부분을 전송하고, 상기 제1 부분을 수신하기 위한 제2 인트라 인터페이스 컨트롤러를 포함한다.
하나의 실시 예에 있어서, 상기 제1 데이터 버퍼는 제1 수평 싱크 신호(horizontal synchronization signal)에 동기되어 제1 영상 데이터 신호를 수신하고, 디스플레이 패널로 상기 제1 영상 데이터 신호를 출력하고, 상기 제2 데이터 버퍼는 제2 수평 싱크 신호(horizontal synchronization signal)에 동기되어 제2 영상 데이터 신호를 수신하고, 상기 제1 수평 싱크 신호에 동기되어 제2 영상 데이터 신호를 상기 디스플레이 패널로 출력한다.
하나의 실시 예에 있어서, 상기 적어도 하나의 라인 버퍼는 하프 레프트 라인 버퍼(half left line buffer)와 하프 라이트 라인 버퍼(half right line buffer)를 포함하고,상기 하프 레프트 라인 버퍼와 상기 하프 라이트 라인 버퍼 각각은 독립적으로 리드(read) 동작 또는 라이트(write) 동작을 수행할 수 있다.
하나의 실시 예에 있어서, 상기 제1 드라이버 집적 회로(driver integrated circuit)는 상기 제1 인트라 인터페이스 컨트롤러를 통하여 수신된 상기 제2 부분을 저장하기 위한 픽셀 버퍼를 더 포함하고, 상기 제2 드라이버 집적 회로는 상기 제2 인트라 인터페이스 컨트롤러를 통하여 수신된 상기 제1 부분을 저장하기 위한 픽셀 버퍼를 더 포함한다.
하나의 실시 예에 있어서, 상기 제1 및 상기 제2 드라이버 집적 회로(driver integrated circuit) 각각은 상기 제1 또는 제2 영상 데이터 신호를 영상 처리하는 이미지 프로세서(image processor)를 더 포함하고, 상기 이미지 프로세서는 상기 제1 또는 제2 영상 데이터 신호에 대하여 콘트라스트(contrast) 또는 샤프니스(sharpness)를 조절한다.
하나의 실시 예에 있어서, 상기 제1 및 제2 드라이버 집적 회로 각각은 하나의 독립된 집적 회로로 구현된다.
하나의 실시 예에 있어서, 상기 제1 및 제2 부분 각각은 수평 포치 타임(horizontal porch time) 동안 전송된다.
하나의 실시 예에 있어서, 상기 제1 드라이버 집적 회로는 MIPI(Mobile Industry Processor Interface)를 통하여 상기 제1 영상 데이터 신호를 수신하고, 상기 제1 드라이버 집적 회로는 SPI(Serial Peripheral Interface) 버스를 이용하여 상기 제1 부분을 상기 제2 드라이버 집적 회로로 전송하고, 상기 제2 드라이버 집적 회로는 상기 MIPI를 통하여 상기 제2 영상 데이터 신호를 수신하고, 상기 제2 드라이버 집적 회로는 상기 SPI 버스를 이용하여 상기 제2 부분을 상기 제1 드라이버 집적 회로로 전송한다.
본 발명의 다른 하나의 실시형태에 따른 드라이버 집적 회로(driver integrated circuit)의 구동 방법은 제1 드라이버 집적 회로에 의하여 호스트로부터 제1 영상 데이터 신호를 수신하는 단계, 제2 드라이버 집적 회로에 의하여 상기 호스트로부터 제2 영상 데이터 신호를 수신하는 단계, 상기 제1 드라이버 집적 회로에 의하여 상기 제1 영상 데이터 신호 중 제1 부분을 상기 제2 드라이버 집적 회로로 전송하는 단계 및 상기 제2 드라이버 집적 회로에 의하여 상기 제2 영상 데이터 신호 중 제2 부분을 상기 제1 드라이버 집적 회로로 전송하는 단계를 포함한다.
하나의 실시 예에 있어서, 상기 제1 드라이버 집적 회로(driver integrated circuit)에 의하여 상기 제2 부분을 이용하여 상기 제1 영상 데이터 신호를 영상 처리하는 단계를 더 포함한다.
하나의 실시 예에 있어서, 상기 제1 드라이버 집적 회로(driver integrated circuit)에 의하여 상기 영상 처리된 제1 영상 데이터 신호를 디스플레이 패널로 전송하는 단계를 더 포함한다.
하나의 실시 예에 있어서, 상기 제2 드라이버 집적 회로(driver integrated circuit)에 의하여 상기 제1 부분을 이용하여 상기 제2 영상 데이터 신호를 영상 처리하는 단계를 더 포함한다.
하나의 실시 예에 있어서, 상기 제2 드라이버 집적 회로(driver integrated circuit)에 의하여 상기 영상 처리된 제2 영상 데이터 신호를 디스플레이 패널로 전송하는 단계를 더 포함한다.
본 발명의 또 다른 하나의 실시형태에 따른 모바일 장치(mobile device)는 애플리케이션 프로세서(application processor) 및 상기 애플리케이션 프로세서로부터 제1 및 제2 영상 데이터 신호를 수신하는 드라이버 집적 회로(driver integrated circuit)를 포함하고, 상기 드라이버 집적 회로는 상기 제1 영상 데이터 신호를 영상 처리하는 제1 드라이버 집적 회로 및 상기 제2 영상 데이터 신호를 영상 처리하는 제2 드라이버 집적 회로를 포함하고, 상기 제1 드라이버 집적 회로는 상기 제1 영상 데이터 신호 중 제1 부분을 상기 제2 드라이버 집적 회로로 전송하고, 상기 제2 드라이버 집적 회로는 상기 제2 영상 데이터 신호 중 제2 부분을 상기 제1 드라이버 집적 회로로 전송한다.
하나의 실시 예에 있어서, 상기 제1 드라이버 집적 회로는 상기 제2 부분을 이용하여 상기 제1 영상 데이터 신호를 영상 처리하고, 상기 영상 처리된 제1 영상 데이터 신호를 디스플레이 패널로 전송한다.
하나의 실시 예에 있어서, 상기 제1 영상 데이터 신호가 상기 디스플레이 패널의 레프트(left) 영역에 대응하는 픽셀 정보를 포함하는 경우, 상기 제1 부분은 상기 레프트 영역의 경계에 해당하는 픽셀 정보를 포함한다.
하나의 실시 예에 있어서, 상기 제2 드라이버 집적 회로는 상기 제1 부분을 이용하여 상기 제2 영상 데이터 신호를 영상 처리하고, 상기 영상 처리된 제2 영상 데이터 신호를 디스플레이 패널로 전송한다.
하나의 실시 예에 있어서, 상기 제2 영상 데이터 신호가 상기 디스플레이 패널의 라이트(right) 영역에 대응하는 픽셀 정보를 포함하는 경우, 상기 제2 부분은 상기 라이트 영역의 경계에 해당하는 픽셀 정보를 포함한다.
본 발명의 실시 예에 따른 드라이버 집적 회로는 멀티칩으로 구성된 드라이버 집적 회로에 있어서, 영상 데이터를 분할해서 처리하는 경우 분할된 영상 데이터의 일부를 마스터 또는 슬레이브로 전송할 수 있다. 이를 통하여, 드라이버 집적 회로는 상기 전송된 영상 데이터의 일부를 이용하여 영상 데이터를 영상 처리할 수 있다.
도 1는 종래 기술에 따른 디스플레이 드라이버 집적 회로를 도시한 블럭도이다.
도 2는 본 발명의 실시 예에 따른 멀티칩 드라이버 집적 회로를 도시한 블럭도이다.
도 3은 도 2에 도시된 멀티칩 드라이버 집적 회로의 동작을 설명하기 위한 개념도이다.
도 4a는 2개의 픽셀 데이터를 수평 포치 타임 동안 전송하는 경우 가능한 클록 주파수와 버스폭을 도시한 테이블이다.
도 4b는 2개의 픽셀 데이터와 어드레스를 수평 포치 타임 동안 전송하는 경우 가능한 클록 주파수와 버스폭을 도시한 테이블이다.
도 5a 내지 도 5c는 도 2에 도시된 멀티칩 드라이버 집적 회로의 다른 동작을 설명하기 위한 개념도이다.
도 6는 도 2에 도시된 드라이버 집적 회로를 상세히 도시한 블록도이다.
도 7은 도 6에 도시된 드라이버 집적 회로의 동작을 도시한 개념도이다.
도 8은 도 6에 도시된 드라이버 집적 회로의 동작을 도시한 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 드라이버 집적 회로를 도시한 블록도이다.
도 10은 도 9에 도시된 드라이버 집적 회로의 동작을 도시한 개념도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 드라이버 집적 회로를 도시한 블록도이다.
도 12a 및 도 12b는 도 11에 도시된 드라이버 집적 회로의 동작을 설명하기 위한 개념도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 드라이버 집적 회로를 도시한 블록도이다.
도 14는 도 13에 도시된 드라이버 집적 회로의 동작을 설명하기 위한 개념도이다.
도 15는 도 1에 도시된 멀티칩 드라이버 집적 회로를 포함하는 컴퓨터 시스템(210)의 일 실시 예를 나타낸다.
도 16는 도 1에 도시된 멀티칩 드라이버 집적 회로를 포함하는 컴퓨터 시스템(220)의 다른 실시 예를 나타낸다.
도 17은 도 1에 도시된 멀티칩 드라이버 집적 회로를 포함하는 컴퓨터 시스템(230)의 또 다른 실시 예를 나타낸다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1는 종래 기술에 따른 디스플레이 드라이버 집적 회로를 도시한 블럭도이다.
도 1을 참조하면, 디스플레이 드라이버 집적 회로(10)는 호스트(20)로부터 영상 데이터 신호(DI)를 수신한다. 디스플레이 드라이버 집적 회로(10)는 수신된 영상 데이터 신호(DI)를 디스플레이 패널(Display Panel; 30)로 전송한다. 디스플레이 패널(30)은 영상 데이터 신호(DI)에 대응하는 영상을 디스플레이한다.
디스플레이 드라이버 집적 회로(10)는 타이밍 컨트롤러(Timing Controller; TCON) 그리고 제1 내지 제8 컬럼 드라이버(column driver;CD1-CD8)를 포함한다. 설명의 편의를 위하여, 8개의 컬럼 드라이버가 도시되었으나, 컬럼 드라이버의 개수는 이에 한정되지 않는다. 하나의 실시 예에 있어서, 디스플레이 드라이버 집적 회로(10)는 하나의 칩으로 구현된다.
타이밍 컨트롤러(TCON)는 호스트(20)로부터 전송된 영상 데이터 신호(DI)를 제1 내지 제8 컬럼 드라이버(CD1-CD8) 각각으로 분배한다. 디스플레이 패널(30)은 제1 내지 제8 컬럼 드라이버(CD1-CD8)을 통하여 영상 데이터 신호(DI)를 수신한다.
도 2는 본 발명의 실시 예에 따른 드라이버 집적 회로를 도시한 블럭도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 드라이버 집적 회로(Driver Integrated Circuit; 100)는 멀티칩(multi-chip)으로 구성될 수 있다. 하나의 실시 예에 있어서, 드라이버 집적 회로(100)는 2개의 칩으로 구성되었으나, 이에 한정되지는 않는다.
드라이버 집적 회로(100)는 제1 드라이버 집적 회로(110)와 제2 드라이버 집적 회로(120)로 구성된다. 하나의 실시 예에 있어서, 제1 드라이버 집적 회로(110)와 제2 드라이버 집적 회로(120) 각각은 하나의 독립된 집적 회로로 구현될 수 있다.
호스트(130)는 하나의 프레임에 대응하는 영상 데이터를 두 개(즉, 제1 및 제2 영상 데이터 신호(DI1-DI2))로 분할하여 제1 드라이버 집적 회로(110)와 제2 드라이버 집적 회로(120)로 전송한다. 하나의 실시 예에 있어서, 호스트(130)는 애플리케이션 프로세서(application processor)로 구현될 수 있다.
예를 들면, 제1 영상 데이터 신호(DI1)는 디스플레이 패널(140)의 레프트(left) 영역을 디스플레이하기 위한 픽셀 정보를 포함하고, 제2 영상 데이터 신호(DI2)는 디스플레이 패널(140)의 라이트(right) 영역을 디스플레이하기 위한 픽셀 정보를 포함한다.
드라이버 집적 회로(100)는 호스트(130)로부터 제1 및 제2 영상 데이터 신호(DI1-DI2)를 수신한다. 구체적으로, 제1 드라이버 집적 회로(110)는 호스트(130)로부터 제1 영상 데이터 신호(DI1)를 수신한다. 또한, 제2 드라이버 집적 회로(120)는 호스트(130)로부터 제2 영상 데이터 신호(DI2)를 수신한다.
드라이버 집적 회로(100)는 상기 수신된 제1 및 제2 영상 데이터 신호(DI1-DI2)를 디스플레이 패널(140)로 전송할 수 있다.
제1 드라이버 집적 회로(110)는 제1 내지 제4 컬럼 드라이버(CD1-CD4) 그리고 제1 타이밍 컨트롤러(TCON1)를 포함한다. 제2 드라이버 집적 회로(120)는 제5 내지 제8 컬럼 드라이버(CD5-CD8) 그리고 슬레이브 타이밍 컨트롤러(TCON2)를 포함한다. 하나의 실시 예에 있어서, 컬럼 드라이버는 8개로 구성되었으나, 이에 한정되지는 않는다.
호스트(130)는 MIPI(Mobile Industry Processor Interface)를 통하여 제1 영상 데이터 신호(DI1)를 제1 타이밍 컨트롤러(TCON1)로 전송한다. 제1 타이밍 컨트롤러(TCON1)는 제1 영상 데이터 신호(DI1)를 영상 처리한다. 제1 타이밍 컨트롤러(TCON1)는 상기 영상 처리된 제1 영상 데이터 신호(DI1)를 제1 내지 제4 컬럼 드라이버(CD1-CD4) 각각으로 분배한다.
호스트(130)는 MIPI를 통하여 제2 영상 데이터 신호(DI2)를 제2 타이밍 컨트롤러(TCON2)로 전송한다. 제2 타이밍 컨트롤러(TCON2)는 제2 영상 데이터 신호(DI2)를 영상 처리한다. 제2 타이밍 컨트롤러(TCON2)는 상기 영상 처리된 제2 영상 데이터 신호(DI2)를 제5 내지 제8 컬럼 드라이버(CD5-CD8) 각각으로 분배한다.
디스플레이 패널(140)은 제1 내지 제4 컬럼 드라이버(CD1-CD4)로부터 상기 영상 처리된 제1 영상 데이터 신호(DI1)를 수신하고, 제5 내지 제8 컬럼 드라이버(CD5-CD8)로부터 상기 영상 처리된 제2 영상 데이터 신호(DI2)를 수신한다. 디스플레이 패널(140)은 상기 제1 및 제2 영상 데이터 신호(DI1-DI2)에 대응하는 영상을 디스플레이한다.
제1 드라이버 집적 회로(110) 또는 제2 드라이버 집적 회로(120) 각각은 제1 또는 제2 영상 데이터 신호(DI1-DI2)에 포함된 픽셀들을 영상 처리를 위하여 픽셀들 각각에 인접하는 픽셀의 정보를 필요로 한다. 예를 들면, 제1 드라이버 집적 회로(110)는 제1 영상 데이터 신호(DI1)의 경계에 위치한 픽셀들을 영상 처리하기 위하여 제2 영상 데이터 신호(DI2)에 포함된 픽셀 정보를 필요로 한다. 마찬가지로, 제2 드라이버 집적 회로(120)는 제2 영상 데이터 신호(DI2)의 경계에 위치한 픽셀들을 영상 처리하기 위하여 제1 영상 데이터 신호(DI1)에 포함된 픽셀 정보를 필요로 한다. 이러한 문제는 도 3을 통하여 상세히 설명된다.
설명의 편의를 위하여, 영상 데이터의 일부를 제공한다는 의미로서 제1 드라이버 집적 회로(110)를 마스터(110)라고 한다. 그리고, 영상 데이터의 일부를 수신한다는 의미로서 제2 드라이버 집적 회로(120)는 슬레이브(120)라고 한다.
제1 및 제2 드라이버 집적 회로(110-120) 각각은 동일한 구성을 가진다. 또한, 호스트(130)의 선택에 의하여 제1 또는 제2 드라이버 집적 회로(110-120)는 결정될 수 있다.
도 3은 도 2에 도시된 멀티칩 드라이버 집적 회로의 동작을 설명하기 위한 개념도이다.
도 2 및 도 3을 참조하면, 호스트(130)는 제1 수평 싱크 신호(HS1)를 한번 토글(toggle)시킨 후, 제1 영상 데이터 신호(DI1)를 마스터(110)로 전송한다. 호스트(130)는 제2 수평 싱크 신호(HS2)를 한번 토글시킨 후, 제2 영상 데이터 신호(DI2)를 슬레이브(120)로 전송한다.
마스터(110)는 제1 영상 데이터 신호(DI1)에 포함된 3번 픽셀을 영상 처리하기 위하여 2번 및 4번 픽셀을 필요로 할 수 있다. 또한, 마스터(110)는 3번 픽셀을 영상 처리하기 위하여 1번, 2번, 4번 및 5번 픽셀을 필요로 할 수 있다.
마스터(110)는 800번 픽셀을 영상 처리하기 위하여 제2 영상 데이터 신호(DI2)에 포함된 801번 픽셀 정보를 필요로 한다. 그러나, 마스터(110)는 제1 영상 데이터 신호(DI1)를 수신할 수 있으나, 제2 영상 데이터 신호(DI2)를 수신할 수 없다.
마찬가지로, 슬레이브(120)는 801번 픽셀을 영상 처리하기 위하여 제1 영상 데이터 신호(DI1)에 포함된 800번 픽셀 정보를 필요로 한다. 그러나, 슬레이브(120)는 제2 영상 데이터 신호(DI2)를 수신할 수 있으나, 제1 영상 데이터 신호(DI1)를 수신할 수 없다.
만약 마스터(110)가 제1 영상 데이터 신호(DI1)의 일부 정보(예를 들면, 800번 픽셀 정보)를 슬레이브(120)로 전송하는 경우, 제1 영상 데이터 신호(DI1)의 일부 정보는 수평 포치 타임(Horizontal Porch Time) 동안 전송되어야 한다. 수평 포치 타임은 비디오 스펙(video specification)에서 규정된다. 마찬가지로, 슬레이브(120)가 제2 영상 데이터 신호(DI2)의 일부 정보를 마스터(110)로 전송하는 경우, 제2 영상 데이터 신호(DI2)의 일부 정보(예를 들면, 801번 픽셀 정보)는 수평 포치 타임 동안, 전송되어야 한다.
따라서, 마스터(110) 또는 슬레이브(120)는 수평 포치 타임 동안 제1 영상 데이터 신호(DI1)의 일부 정보 또는 제2 영상 데이터 신호(DI2)의 일부 정보를 전송하기 위하여 클록을 증가시키거나 버스 폭(Bus width)을 증가시킬 필요가 있다.
도 4a는 2개의 픽셀 데이터를 수평 포치 타임 동안 전송하는 경우 가능한 클록 주파수와 버스폭을 도시한 테이블이다.
하나의 픽셀 정보는 각각 8비트로 구성된 레드(Red) 정보, 그린(Green) 정보 및 블루(Blue) 정보를 포함한다. 따라서, 하나의 픽셀 정보는 24비트로 구성될 수 있다. 버스의 속도를 1Gbps(giga bit per second)라고 하면, 수평 포치 타임은 450ns이다.
도 2 및 도 4a를 참조하면, 마스터(110) 또는 슬레이브(120)가 2개의 픽셀 정보(즉, 48비트)를 수평 포치 타임 동안 전송한다고 가정한다.
버스 폭이 24 비트이고, 클록 주파수가 10MHz에서 50MHz 사이인 경우, 수평 포치 타임 동안 마스터(110)는 2픽셀 데이터를 슬레이브(120)로 전송할 수 있다. 버스 폭이 8 비트이고, 클록 주파수가 20MHz에서 50MHz 사이인 경우, 수평 포치 타임 동안 마스터(110)는 2픽셀 데이터를 슬레이브(120)로 전송할 수 있다. 버스 폭이 4 비트이고, 클록 주파수가 30MHz에서 50MHz 사이인 경우, 수평 포치 타임 동안 마스터(110)는 2픽셀 데이터를 슬레이브(120)로 전송할 수 있다.
그러나, 버스 폭이 2 비트이고, 클록 주파수가 10MHz에서 50MHz 사이인 경우, 수평 포치 타임 동안 마스터(110)는 2픽셀 데이터를 슬레이브(120)로 전송할 수 없다.즉, 2개의 픽셀 정보를 전송하는 시간이 450ns를 초과하는 경우, 마스터(110)는 2개의 픽셀 데이터를 슬레이브(120)로 전송할 수 없다.
도 4b는 2개의 픽셀 데이터와 이에 대응하는 각각의 픽셀 데이터에 대응하는 어드레스를 수평 포치 타임 동안 전송하는 경우 가능한 클록 주파수와 버스폭을 도시한 테이블이다.
도 2 및 도 4b를 참조하면, 마스터(110) 또는 슬레이브(120)는 2개의 픽셀 데이터(즉, 48비트)와 이에 대응하는 각각의 어드레스를 수평 포치 타임 동안 전송한다고 가정한다.
버스 폭이 24 비트이고, 클록 주파수가 20MHz에서 50MHz 사이인 경우, 수평 포치 타임 동안 마스터(110)는 2픽셀 데이터를 슬레이브(120)로 전송할 수 있다. 버스 폭이 8 비트이고, 클록 주파수가 30MHz에서 50MHz 사이인 경우, 수평 포치 타임 동안 마스터(110)는 2픽셀 데이터를 슬레이브(120)로 전송할 수 있다. 버스 폭이 4 비트이고, 클록 주파수가 40MHz에서 50MHz 사이인 경우, 수평 포치 타임 동안 마스터(110)는 2픽셀 데이터를 슬레이브(120)로 전송할 수 있다.
그러나, 버스 폭이 2 비트이고, 클록 주파수가 10MHz에서 50MHz 사이인 경우, 수평 포치 타임 동안 마스터(110)는 2픽셀 데이터를 슬레이브(120)로 전송할 수 없다. 즉, 2개의 픽셀 정보를 전송하는 시간이 450ns를 초과하는 경우, 마스터(110)는 2개의 픽셀 데이터를 슬레이브(120)로 전송할 수 없다.
도 5a 내지 도 5c는 도 2에 도시된 멀티칩 드라이버 집적 회로의 다른 동작을 설명하기 위한 개념도이다.
도 2, 도 5a, 도 5b 및 도 5c를 참조하면, 도 5a에 도시된 영상 데이터 신호(DI)는 일부분의 흰색 픽셀들과 나머지 부분의 검은색 픽셀들의 정보를 포함한다. 즉, 도 5b에 도시된 바와 같이, 영상 데이터 신호(DI)는 흰색 픽셀들만을 포함하는 제1 영상 데이터 신호(DI1)과 검은색 픽셀들만을 포함하는 제2 영상 데이터 신호(DI2)로 구성될 수 있다.
호스트(130)는 마스터(110)로 흰색 픽셀들만을 포함하는 제1 영상 데이터 신호(DI1)를 전송하고, 슬레이브(120)로 검은색 픽셀들만을 포함하는 제2 영상 데이터 신호(DI2)를 전송할 수 있다. 마스터(110)가 제1 영상 데이터 신호(DI1)를 영상 처리하면, 매우 높은 휘도(brightness)를 가질 것이다. 이에 비하여, 슬레이브(120)가 제2 영상 데이터 신호(DI2)를 영상 처리하면, 매우 낮은 휘도를 가질 것이다.
그러나, 만약 하나의 칩으로 구성된 드라이브 집적 회로가 도 5a에 도시된 영상 데이터 신호(DI)를 처리하는 경우, 하나의 칩으로 구성된 드라이브 집적 회로는 영상 데이터 신호(DI)를 흰색 픽셀들만을 포함하는 제1 영상 데이터 신호(DI1)과 검은색 픽셀들만을 포함하는 제2 영상 데이터 신호(DI2)로 구분하지 않고, 제1 영상 데이터 신호(DI1)에 포함된 픽셀들과 제2 영상 데이터 신호(DI2)에 포함된 픽셀들을 모두 이용하여 영상 처리를 할 수 있다. 따라서, 하나의 칩으로 구성된 드라이브 집적 회로가 도 5a에 도시된 영상 데이터 신호(DI)를 영상 처리한 결과는 도 5c에 도시된 영상 데이터 신호(DI')를 영상 처리한 결과와 유사할 것이다.
도 6는 도 2에 도시된 드라이버 집적 회로를 상세히 도시한 블록도이다.
도 2 및 도 6를 참조하면, 본 발명의 실시 예에 따른 드라이버 집적 회로(100)는 마스터(110) 및 슬레이브(120)을 포함한다.
마스터(110)는 마스터 MIPI 링크(Mobile Industry Processor Interface Link; 111), 마스터 라인 버퍼 컨트롤러(line buffer controller; 112), 마스터 데이터 버퍼(master dada buffer; 113), 마스터 합산기(114), 마스터 인트라 인터페이스 컨트롤러(115), 마스터 픽셀 버퍼(pixel buffer; 116), 마스터 이미지 프로세서(image processor; 117), 마스터 타이밍 컨트롤러(timing controller; 118) 및 마스터 컬럼 드라이버(119)를 포함한다.
마스터 MIPI 링크(111)는 호스트(130)로부터 제1 영상 데이터 신호(DI1)를 MIPI 방식에 따라 수신한다. 하나의 실시 예에 있어서, 호스트(130)는 애플리케이션 프로세서(application processor)로 구현될 수 있다.
마스터 라인 버퍼 컨트롤러(112)는 마스터 MIPI 링크(111)를 통하여 수신된 제1 영상 데이터 신호(DI1)를 마스터 데이터 버퍼(113)에 저장하도록 제어한다. 마스터 데이터 버퍼(113)는 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3)을 포함한다. 마스터 데이터 버퍼(113)는 제1 영상 데이터 신호(DI1)를 합산기(114)로 전송한다. 마스터 라인 버퍼 컨트롤러(112) 그리고 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3)의 동작은 도 7을 통하여 상세히 설명된다.
마스터 인트라 인터페이스 컨트롤러(115)는 제1 영상 데이터 신호(DI1) 중 제1 부분(P1)을 슬레이브 인트라 인터페이스 컨트롤러(125)로 전송한다. 마찬가지로, 슬레이브 인트라 인터페이스 컨트롤러(125)는 제2 영상 데이터 신호(DI2) 중 제2 부분(P2)을 마스터 인트라 인터페이스 컨트롤러(115)로 전송한다.
마스터 인트라 인터페이스 컨트롤러(115)는 SPI(Serial Peripheral Interface) 버스를 이용하여 제1 부분(P1)을 슬레이브 인트라 인터페이스 컨트롤러(125)로 전송하고, 슬레이브 인트라 인터페이스 컨트롤러(125)는 SPI 버스를 이용하여 제2 부분(P2)을 마스터 인트라 인터페이스 컨트롤러(115)로 전송한다.
마스터 픽셀 버퍼(116)는 제2 부분(P2)을 저장한다. 또한, 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3) 중 어느 하나는 제2 부분(P2)을 저장할 수 있다.
합산기(114)는 제1 영상 데이터 신호(DI1)와 제2 부분(P2)을 결합하여 마스터 이미지 프로세서(117)로 전송한다. 마스터 이미지 프로세서(117)는 제1 영상 데이터 신호(DI1)에 대하여 콘트라스트(contrast) 또는 샤프니스(sharpness)를 조절할 수 있다.
마스터 타이밍 컨트롤러(118)은 마스터 이미지 프로세서(117)에 의하여 영상 처리된 결과를 마스터 컬럼 드라이버(119)로 전송한다. 마스터 컬럼 드라이버(119)는 상기 영상 처리된 결과를 디스플레이하도록 디스플레이 패널(140)를 제어한다.
디스플레이 패널(140)이 WQXGA(Wide Quad eXtended Graphics Array)를 지원한다고 하면, 디스플레이 패널(140)의 해상도는 1600X2560이다. 이 경우, 수평축을 기준으로, 제1 영상 데이터 신호(DI1)는 1번 픽셀부터 800번 픽셀에 대한 영상 정보를 포함하고, 제2 영상 데이터 신호(DI2)는 801번 픽셀부터 1600번 픽셀에 대한 영상 정보를 포함한다. 이 경우, 제1 부분(P1)은 800번 픽셀 정보 또는 799번과 800번 픽셀 정보를 포함할 수 있다. 제2 부분(P2)은 801번 픽셀 또는 801번과 802번 픽셀 정보를 포함할 수 있다.
만약 마스터(110)가 디스플레이 패널(140)의 레프트(left) 영역을 디스플레이하도록 디스플레이 패널(140)을 제어하면, 제1 영상 데이터 신호(DI1)는 레프트 영역에 해당하는 픽셀 정보를 포함할 수 있다. 마찬가지로, 슬레이브(120)가 디스플레이 패널(140)의 라이트(right) 영역을 디스플레이하도록 디스플레이 패널(140)을 제어하면, 제2 영상 데이터 신호(DI2)는 라이트 영역에 해당하는 픽셀 정보를 포함할 수 있다. 이 경우, 제1 부분(P1)은 레프트 영역의 경계에 해당하는 픽셀 정보를 포함하고, 제2 부분(P2)은 라이트 영역의 경계에 해당하는 픽셀 정보를 포함한다.
슬레이브(120)는 슬레이브 MIPI 링크(121), 슬레이브 라인 버퍼 컨트롤러(122), 슬레이브 데이터 버퍼(slave data buffer; 123), 슬레이브 합산기(124), 슬레이브 인트라 인터페이스 컨트롤러(125), 슬레이브 픽셀 버퍼(126), 슬레이브 이미지 프로세서(127), 슬레이브 타이밍 컨트롤러(128) 및 슬레이브 컬럼 드라이버(129)를 포함한다. 슬레이브(120)는 마스터(110)와 동일한 구성을 포함하며, 동일한 동작을 수행할 수 있다.
도 7은 도 6에 도시된 드라이버 집적 회로의 동작을 도시한 개념도이다.
도 6 및 도 7을 참조하면, 제1 수평 시간(1H) 동안, 제1 마스터 라인 버퍼(MLB1)는 제1 레프트 영상 데이터 신호(LD1)를 저장한다.
제2 수평 시간(2H) 동안, 제2 마스터 라인 버퍼(MLB2)는 제2 레프트 영상 데이터 신호(LD2)을 저장한다. 이 때 데이터 쉐어링 활성화 신호(data sharing enable; DSE)가 활성화되면, 마스터(110)는 제1 레프트 영상 데이터 신호(LD1) 중 경계에 해당하는 픽셀 정보(즉, 제1 부분(P1))를 슬레이브(120)로 전송한다.
제3 수평 시간(3H) 동안, 제3 마스터 라인 버퍼(MLB3)는 제3 레프트 영상 데이터 신호(LD3)을 저장한다. 마스터(110)는 제2 레프트 영상 데이터 신호(LD2) 중 경계에 해당하는 픽셀 정보를 슬레이브(120)로 전송한다.
라인 버퍼 리드 데이터 활성화 신호(line buffer read data enable; LBRDE)가 활성화되면, 마스터(110)는 제1 마스터 라인 버퍼(MLB1)에 저장된 제1 레프트 영상 데이터 신호(LD1)을 마스터 컬럼 드라이버(119)로 전송한다. 즉, 제1 레프트 영상 데이터 신호(LD1)는 두 개의 수평 시간 이후 마스터 컬럼 드라이버(119)로 전송된다. 따라서, 마스터(110)는 제1 레프트 영상 데이터 신호(LD1) 중 경계에 해당하는 픽셀 정보를 슬레이브(120)로 전송할 충분한 시간을 가질 수 있다
제4 수평 시간(4H) 동안, 제1 마스터 라인 버퍼(MLB1)는 제4 레프트 영상 데이터 신호(LD4)을 저장한다. 마스터(110)는 제3 레프트 영상 데이터 신호(LD3) 중 경계에 해당하는 픽셀 정보를 슬레이브(120)로 전송한다. 또한, 마스터(110)는 제2 마스터 라인 버퍼(MLB2)에 저장된 제2 레프트 영상 데이터 신호(LD2)을 마스터 컬럼 드라이버(119)로 전송한다.
제5 수평 시간(5H) 동안, 제2 마스터 라인 버퍼(MLB2)는 제5 레프트 영상 데이터 신호(LD5)을 저장한다. 마스터(110)는 제1 레프트 영상 데이터 신호(LD1) 중 경계에 해당하는 픽셀 정보를 슬레이브(120)로 전송한다. 또한, 마스터(110)는 제3 라인 버퍼(LB2)에 저장된 제3 레프트 영상 데이터 신호(LD3)을 마스터 컬럼 드라이버(119)로 전송한다.
제6 수평 시간(6H) 동안, 제3 마스터 라인 버퍼(MLB3)는 제6 레프트 영상 데이터 신호(LD6)을 저장한다. 마스터(110)는 제2 레프트 영상 데이터 신호(LD2) 중 경계에 해당하는 픽셀 정보를 슬레이브(120)로 전송한다. 또한, 마스터(110)는 제1 마스터 라인 버퍼(MLB1)에 저장된 제1 레프트 영상 데이터 신호(LD1)을 마스터 컬럼 드라이버(119)로 전송한다.
도 8은 도 6에 도시된 드라이버 집적 회로의 동작을 도시한 순서도이다.
도2, 도 6 및 도 8을 참조하면, S1 단계에서, 마스터(110)는 호스트(130)로부터 제1 영상 데이터 신호(DI1)를 수신한다.
S2 단계에서, 슬레이브(120)는 호스트(130)로부터 제2 영상 데이터 신호(DI2)를 수신한다. 만약 마스터(110)가 디스플레이 패널(140)의 레프트(left) 영역을 디스플레이하면, 제1 영상 데이터 신호(DI1)는 레프트 영역에 해당하는 픽셀 정보를 포함할 수 있다. 마찬가지로, 슬레이브(120)가 디스플레이 패널(140)의 라이트(right) 영역을 디스플레이하면, 제2 영상 데이터 신호(DI2)는 라이트 영역에 해당하는 픽셀 정보를 포함할 수 있다. 이 경우, 제1 부분(P1)은 레프트 영역의 경계에 해당하는 픽셀 정보를 포함하고, 제2 부분(P2)은 라이트 영역의 경계에 해당하는 픽셀 정보를 포함한다.
S3 단계에서, 마스터(110)는 제1 영상 데이터 신호(DI1) 중 제1 부분(P1)을 슬레이브(120)로 전송한다.
S4 단계에서, 슬레이브(120)는 제2 영상 데이터 신호(DI2) 중 제2 부분(P2)을 마스터(110)로 전송한다.
S5 단계에서, 마스터(110)는 제2 부분(P2)을 이용하여 제1 영상 데이터 신호(DI1)를 영상 처리한다. 마스터(110)는 상기 영상 처리된 제1 영상 데이터 신호(DI1)를 디스플레이 패널(140)로 전송한다.
S6 단계에서, 슬레이브(120)는 제1 부분(P1)을 이용하여 제2 영상 데이터 신호(DI2)를 영상 처리한다. 슬레이브(120)는 상기 영상 처리된 제2 영상 데이터 신호(DI2)를 디스플레이 패널(140)로 전송한다.
도 9는 본 발명의 다른 실시 예에 따른 드라이버 집적 회로를 도시한 블록도이다.
도 9를 참조하면, 도 9에 도시된 드라이버 집적 회로(200)는 도 2에 도시된 드라이버 집적 회로(100)와 동일한 구성을 포함한다.
애플리케이션 프로세서(230)는 수정된 제1 영상 데이터 신호(DI1')을 마스터 타이밍 컨트롤러(TCON1)로 전송하고, 제2 영상 데이터 신호(DI2)를 슬레이브 타이밍 컨트롤러(TCON2)로 전송한다.
수정된 제1 영상 데이터 신호(DI1')는 영상 데이터 신호를 구성하는 픽셀 정보의 순서가 제1 영상 데이터 신호(DI1)와 반대로 구성된다. 예를 들면, 제1 영상 데이터 신호(DI1)의 순서가 1번 픽셀부터 800번 픽셀로 구성되고, 제2 영상 데이터 신호(DI2)의 순서가 801번 픽셀부터 1600번 픽셀로 구성되면, 수정된 제1 영상 데이터 신호(DI1')의 순서는 800번 픽셀부터 1번 픽셀 순서로 구성될 수 있다. 드라이버 집적 회로(200)의 동작은 도 10을 통하여 상세히 설명된다.
도 10은 도 9에 도시된 드라이버 집적 회로의 동작을 도시한 개념도이다.
도 9 및 도 10을 참조하면, 애플리케이션 프로세서(230)는 제1 수평 싱크 신호(HS1)를 한번 토글시킨 후, 수정된 제1 영상 데이터 신호(DI1')를 마스터(210)로 전송한다. 애플리케이션 프로세서(230)는 제2 수평 싱크 신호(HS2)를 한번 토글시킨 후, 제2 영상 데이터 신호(DI2)를 슬레이브(220)로 전송한다.
슬레이브(220)는 801번 픽셀을 영상 처리하기 위하여 수정된 제1 영상 데이터 신호(DI1')에 포함된 800번 픽셀의 정보를 필요로 한다. 그러나, 슬레이브(220)는 제2 영상 데이터 신호(DI2)를 수신할 수 있으나, 제1 영상 데이터 신호(DI1)를 수신할 수 없다. 마찬가지로, 마스터(210)는 800번 픽셀을 영상 처리하기 위하여 제2 영상 데이터 신호(DI2)에 포함된 801번 픽셀의 정보를 필요로 한다. 그러나, 마스터(210)는 제1 영상 데이터 신호(DI1)를 수신할 수 있으나, 제2 영상 데이터 신호(DI2)를 수신할 수 없다.
마스터(210)는 슬레이브(220)가 필요로 하는 800번 픽셀 정보를 가장 먼저 수신한다. 따라서, 마스터(210)는 800번 픽셀 정보를 수평 포치 타임 동안 슬레이브(220)로 전송할 수 있다.
또한, 슬레이브(220)는 마스터(210)가 필요로 하는 801번 픽셀 정보를 가장 먼저 수신한다. 따라서, 슬레이브(220)는 800번 픽셀 정보를 수평 포치 타임 동안 마스터(210)로 전송할 수 있다.
마스터(210)는 수정된 제1 영상 데이터 신호(DI1')의 순서를 오리지널 제1 영상 데이터 신호(DI1)의 순서와 동일하게 수정할 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 드라이버 집적 회로를 도시한 블록도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 드라이버 집적 회로(300)는 마스터(310) 및 슬레이브(320)를 포함한다. 마스터(310)는 마스터 MIPI 링크(311), 마스터 라인 버퍼 컨트롤러(312), 마스터 데이터 버퍼(313), 마스터 합산기(314), 마스터 인트라 인터페이스 컨트롤러(315), 마스터 픽셀 버퍼(316), 마스터 이미지 프로세서(317), 마스터 타이밍 컨트롤러(318) 및 마스터 컬럼 드라이버(319)를 포함한다.
슬레이브(320)는 슬레이브 MIPI 링크(321), 슬레이브 라인 버퍼 컨트롤러(322), 슬레이브 데이터 버퍼(323), 슬레이브 합산기(324), 슬레이브 인트라 인터페이스 컨트롤러(325), 슬레이브 픽셀 버퍼(326), 슬레이브 이미지 프로세서(327), 슬레이브 타이밍 컨트롤러(328) 및 슬레이브 컬럼 드라이버(329)를 포함한다. 슬레이브(320)는 마스터(310)와 동일한 구성을 포함하며, 동일한 동작을 수행할 수 있다.
도 11에 도시된 드라이버 집적 회로(300)는 도 6에 도시된 드라이버 집적 회로(200)와 동일한 구조를 가진다.
마스터 데이터 버퍼(313)는 제1 영상 데이터 신호(DI1)를 제1 수평 싱크 신호(HS1)에 동기되어 수신하고, 출력한다. 슬레이브 데이터 버퍼(323)는 제2 영상 데이터 신호(DI2)를 제2 수평 싱크 신호(HS2)에 동기되어 수신하고, 출력한다.
제1 수평 싱크 신호(HS1)와 제2 수평 싱크 신호(HS2)의 위상은 시간 지연(time delay) 등에 의하여 다를 수 있다. 이로 인하여, 마스터(310)와 슬레이브(320) 각각의 출력 신호에 스큐(skew) 문제가 발생될 수 있다.
이를 해결하기 위하여, 마스터 데이터 버퍼(313)에 포함된 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3) 각각은 제1 수평 싱크 신호(HS1)에 동기되어 입력되고 출력된다. 그리고, 슬레이브 데이터 버퍼(323)에 포함된 제1 내지 제3 슬레이브 라인 버퍼(SLB1-SLB3) 각각은 제2 수평 싱크 신호(HS2)에 동기되어 입력되고, 제1 수평 싱크 신호(HS1)에 동기되어 출력된다. 이에 대한 상세한 설명은 도 12a 및 도 12b를 통하여 설명된다.
도 12a 및 도 12b는 도 11에 도시된 드라이버 집적 회로의 동작을 설명하기 위한 개념도이다.
도 11 및 도 12a를 참조하면, 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3) 각각은 듀얼 포트 동작(dual port operation)을 할 수 있다. 즉, 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3) 각각은 하나의 포트를 통하여 리드(read) 동작을 수행할 수 있고, 독립적으로 다른 하나의 포트를 통하여 라이트(write) 동작을 수행할 수 있다.
마찬가지로, 제1 내지 제3 슬레이브 라인 버퍼(SLB1-SLB3) 각각은 듀얼 포트 동작을 할 수 있다.
제1 수평 싱크 신호(HS1)가 제2 수평 싱크 신호(HS2)보다 1/2 수평 시간(1/2H) 더 빠른 경우가 발생될 수 있다. 이 경우, 제1 영상 데이터 신호(DI1)와 제2 영상 데이터 신호(DI2) 사이에 스큐(skew) 문제가 발생될 수 있다. 예를 들면, 이 경우 제1 영상 데이터 신호(DI1)가 제2 영상 데이터 신호(DI2)보다 더 빨리 출력될 수 있다.
이를 해결하기 위하여, 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3) 각각은 제1 영상 데이터 신호(DI1)를 제1 수평 싱크 신호(HS1)에 동기되어 저장하고 출력한다. 그리고, 제1 내지 제3 슬레이브 라인 버퍼(SLB1-SLB3) 각각은 제2 영상 데이터 신호(DI2)를 제2 수평 싱크 신호(HS2)에 동기되어 저장하고, 저장된 제2 영상 데이터 신호(DI2)를 제1 수평 싱크 신호(HS1)에 동기되어 출력한다.
구체적으로, 제1 수평 시간(1H) 동안, 마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제1 마스터 영상 데이터 신호(M_LD1)를 제1 마스터 라인 버퍼(MLB1)에 저장한다. 슬레이브(320)는 제1 수평 싱크 신호(HS1)보다 1/2 수평 시간(1/2H)이 더 느린 제2 수평 싱크 신호(HS2)에 동기되어 제1 슬레이브 영상 데이터 신호(S_LD1)를 제1 슬레이브 라인 버퍼(SLB1)에 저장한다.
제2 수평 시간(2H) 동안, 마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제2 마스터 영상 데이터 신호(M_LD2)를 제2 마스터 라인 버퍼(MLB2)에 저장한다. 또한, 슬레이브(320)는 제2 수평 싱크 신호(HS2)에 동기되어 제2 슬레이브 영상 데이터 신호(S_LD2)를 제2 슬레이브 라인 버퍼(SLB2)에 저장한다.
마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제1 마스터 영상 데이터 신호(M_LD1)를 출력한다. 그리고, 슬레이브(320)는 제1 수평 싱크 신호(HS1)에 동기되어 제1 슬레이브 영상 데이터 신호(S_LD1)를 출력한다.
마찬가지로, 제3 수평 시간(3H) 동안, 마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제3 마스터 영상 데이터 신호(M_LD3)를 제1 마스터 라인 버퍼(MLB1)에 저장한다. 또한, 슬레이브(320)는 제2 수평 싱크 신호(HS2)에 동기되어 제3 슬레이브 영상 데이터 신호(S_LD3)를 제1 슬레이브 라인 버퍼(SLB1)에 저장한다. 마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제2 마스터 영상 데이터 신호(M_LD2)를 출력한다. 그리고, 슬레이브(320)는 제1 수평 싱크 신호(HS1)에 동기되어 제2 마스터 영상 데이터 신호(M_LD2)를 출력한다.
도 11 및 도 12b를 참조하면, 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3) 각각은 듀얼 포트 동작을 할 수 있다. 마찬가지로, 제1 내지 제3 슬레이브 라인 버퍼(SLB1-SLB3) 각각은 듀얼 포트 동작을 할 수 있다.
제1 수평 싱크 신호(HS1)가 제2 수평 싱크 신호(HS2)보다 1/2 수평 시간(1/2H) 더 느린 경우가 발생될 수 있다. 이 경우 제2 영상 데이터 신호(DI2)가 제1 영상 데이터 신호(DI1)보다 더 빨리 출력될 수 있다.
이를 해결하기 위하여, 제1 내지 제3 마스터 라인 버퍼(MLB1-MLB3) 각각은 제1 영상 데이터 신호(DI1)를 제1 수평 싱크 신호(HS1)에 동기되어 저장하고 출력한다. 그리고, 제1 내지 제3 슬레이브 라인 버퍼(SLB1-SLB3) 각각은 제2 영상 데이터 신호(DI2)를 제2 수평 싱크 신호(HS2)에 동기되어 저장하고, 제1 수평 싱크 신호(HS1)에 동기되어 출력한다.
구체적으로, 먼저, 슬레이브(320)는 제1 수평 싱크 신호(HS1)보다 1/2 수평 시간(1/2H)이 더 빠른 제2 수평 싱크 신호(HS2)에 동기되어 제1 슬레이브 영상 데이터 신호(S_LD1)를 제1 슬레이브 라인 버퍼(SLB1)에 저장한다.
제1 수평 시간(1H) 동안, 마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제1 마스터 영상 데이터 신호(M_LD1)를 제1 마스터 라인 버퍼(MLB1)에 저장한다. 또한, 슬레이브(320)는 제2 수평 싱크 신호(HS2)에 동기되어 제2 슬레이브 영상 데이터 신호(S_LD2)를 제2 슬레이브 라인 버퍼(SLB2)에 저장한다.
제2 수평 시간(2H) 동안, 마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제2 마스터 영상 데이터 신호(M_LD2)를 제2 마스터 라인 버퍼(MLB2)에 저장한다. 또한, 슬레이브(320)는 제2 수평 싱크 신호(HS2)에 동기되어 제3 슬레이브 영상 데이터 신호(S_LD3)를 제1 슬레이브 라인 버퍼(SLB1)에 저장한다.
마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제1 마스터 영상 데이터 신호(M_LD1)를 출력한다. 그리고, 슬레이브(320)는 제1 수평 싱크 신호(HS1)에 동기되어 제1 슬레이브 영상 데이터 신호(S_LD1)를 출력한다.
마찬가지로, 제3 수평 시간(3H) 동안, 마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제3 마스터 영상 데이터 신호(M_LD3)를 제1 마스터 라인 버퍼(MLB1)에 저장한다.
마스터(310)는 제1 수평 싱크 신호(HS1)에 동기되어 제2 마스터 영상 데이터 신호(M_LD2)를 출력한다. 그리고, 슬레이브(320)는 제1 수평 싱크 신호(HS1)에 동기되어 제2 마스터 영상 데이터 신호(M_LD2)를 출력한다.
도 13은 본 발명의 또 다른 실시 예에 따른 드라이버 집적 회로를 도시한 블록도이다.
도 13을 참조하면, 본 발명의 또 실시 예에 따른 드라이버 집적 회로(400)는 마스터(410) 및 슬레이브(420)을 포함한다. 마스터(410)는 마스터 MIPI 링크(411), 마스터 라인 버퍼 컨트롤러(412), 마스터 데이터 버퍼(413), 마스터 합산기(414), 마스터 인트라 인터페이스 컨트롤러(415), 마스터 픽셀 버퍼(416), 마스터 이미지 프로세서(417), 마스터 타이밍 컨트롤러(418) 및 마스터 컬럼 드라이버(419)를 포함한다. 마스터 데이터 버퍼(413)은 제1 마스터 하프 레프트 라인 버퍼(MHLLB1), 제1 마스터 하프 라이트 라인 버퍼(MHRLB1), 그리고 제2 마스터 하프 레프트 라인 버퍼(MHLLB2), 제2 마스터 하프 라이트 라인 버퍼(MHRLB2)를 포함한다.
슬레이브(420)는 슬레이브 MIPI 링크(421), 슬레이브 라인 버퍼 컨트롤러(422), 슬레이브 데이터 버퍼(423), 슬레이브 합산기(424), 슬레이브 인트라 인터페이스 컨트롤러(425), 슬레이브 픽셀 버퍼(426), 슬레이브 이미지 프로세서(427), 슬레이브 타이밍 컨트롤러(428) 및 슬레이브 컬럼 드라이버(429)를 포함한다. 슬레이브 데이터 버퍼(423)은 제1 슬레이브 하프 레프트 라인 버퍼(SHLLB1), 제1 슬레이브 하프 라이트 라인 버퍼(SHRLB1), 그리고 제2 슬레이브 하프 레프트 라인 버퍼(SHLLB2), 제2 슬레이브 하프 라이트 라인 버퍼(SHRLB2)를 포함한다.
슬레이브(420)는 마스터(410)와 동일한 구성을 포함하며, 동일한 동작을 수행할 수 있다. 도 13에 도시된 드라이버 집적 회로(400)는 도 11에 도시된 드라이버 집적 회로(300)와 동일한 구조를 가진다.
마스터 데이터 버퍼(413) 및 슬레이브 데이터 버퍼(423)는 듀얼 포트 동작을 할 수 없는 라인 버퍼를 포함하는 경우, 도 12a 및 도 12b를 통하여 설명된 방법으로 제1 영상 데이터 신호(DI1)와 제2 영상 데이터 신호(DI2)의 스큐(skew) 문제를 해결할 수 없을 것이다.
이를 해결하기 위하여, 제1 마스터 하프 레프트 라인 버퍼(MHLLB1)와 제1 마스터 하프 라이트 라인 버퍼(MHRLB1) 각각은 독립적으로 리드(read) 동작 또는 라이트(write) 동작을 수행할 수 있다. 마찬가지로, 제2 마스터 하프 레프트 라인 버퍼(MHLLB2)과 제2 마스터 하프 라이트 라인 버퍼(MHRLB2) 각각은 독립적으로 리드 동작 또는 라이트 동작을 수행할 수 있다.
또한, 마스터 하프 데이터 버퍼(413)와 슬레이브 하프 데이터 버퍼(423)는 동일한 구성으로 구현될 수 있다.
마스터(410)는 첫 번째로 수신된 제1 영상 데이터 신호(DI1)를 제1 마스터 하프 레프트 라인 버퍼(MHLLB1)과 제1 마스터 하프 라이트 라인 버퍼(MHRLB1)에 저장할 수 있다. 또한, 마스터(410)는 두 번째로 수신된 제1 영상 데이터 신호(DI1)를 제2 마스터 하프 레프트 라인 버퍼(MHLLB2)과 제2 마스터 하프 라이트 라인 버퍼(MHRLB2)에 저장할 수 있다.
슬레이브(420)는 첫 번째로 수신된 제2 영상 데이터 신호(DI2)를 제1 슬레이브 하프 레프트 라인 버퍼(SHLLB1)과 제1 슬레이브 하프 라이트 라인 버퍼(SHRLB1)에 저장할 수 있다. 또한, 슬레이브(420)는 두 번째로 수신된 제2 영상 데이터 신호(DI2)를 제2 슬레이브 하프 레프트 라인 버퍼(SHLLB2)과 제2 슬레이브 하프 라이트 라인 버퍼(SHRLB2)에 저장할 수 있다.
마스터 하프 데이터 버퍼(413)와 슬레이브 하프 데이터 버퍼(423)의 동작은 도 14를 통하여 설명된다.
도 14는 도 13에 도시된 드라이버 집적 회로의 동작을 설명하기 위한 개념도이다.
도 13 및 도 14를 참조하면, 제1 영상 데이터 신호(DI1)은 제1 레프트 하프 데이터(LHD1)와 제1 라이트 하프 데이터(RHD1)로 구현된다. 마찬가지로, 제2 영상 데이터 신호(DI2)은 제2 레프트 하프 데이터(LHD2)와 제2 라이트 하프 데이터(RHD2)로 구성된다.
제1 수평 시간(1H) 동안, 제1 마스터 하프 레프트 라인 버퍼(MHLLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 첫 번째로 수신된 제1 레프트 하프 데이터(LHD1)를 저장한다. 제1 마스터 하프 라이트 라인 버퍼(MHRLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 첫 번째로 수신된 제1 라이트 하프 데이터(RHD1)를 저장한다.
제1 슬레이브 하프 레프트 라인 버퍼(SHLLB1)는 제1 수평 싱크 신호(HS1)보다 1/2 수평 시간(1/2H)이 더 느린 제2 수평 싱크 신호(HS2)에 동기되어 첫 번째로 수신된 제2 레프트 하프 데이터(LHD2)를 저장한다.
제2 수평 시간(2H) 동안, 제1 마스터 하프 레프트 라인 버퍼(MHLLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 첫 번째로 수신된 제1 레프트 하프 데이터(LHD1)를 출력한다. 제1 마스터 하프 라이트 라인 버퍼(MHRLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 첫 번째로 수신된 제1 라이트 하프 데이터(RHD1)를 출력한다.
또한, 제2 마스터 하프 레프트 라인 버퍼(MHLLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 두 번째로 수신된 제1 레프트 하프 데이터(LHD1)를 저장한다. 제2 마스터 하프 라이트 라인 버퍼(MHRLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 두 번째로 수신된 제1 라이트 하프 데이터(RHD1)를 저장한다.
제1 슬레이브 하프 라이트 라인 버퍼(SHRLB1)는 제2 수평 싱크 신호(HS2)에 동기되어 첫 번째로 수신된 제2 라이트 하프 데이터(RHD2)를 저장한다. 또한, 제1 슬레이브 하프 레프트 라인 버퍼(SHLLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 첫 번째로 수신된 제2 레프트 하프 데이터(LHD2)를 출력한다. 제1 슬레이브 하프 라이트 라인 버퍼(SHRLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 첫 번째로 수신된 제2 라이트 하프 데이터(RHD2)를 출력한다.
제2 슬레이브 하프 레프트 라인 버퍼(SHLLB2)는 제2 수평 싱크 신호(HS2)에 동기되어 두 번째로 수신된 제2 레프트 하프 데이터(LHD2)를 저장한다.
제3 수평 시간(3H) 동안, 제1 마스터 하프 레프트 라인 버퍼(MHLLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 세 번째로 수신된 제1 레프트 하프 데이터(LHD1)를 저장한다. 제1 마스터 하프 라이트 라인 버퍼(MHRLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 세 번째로 수신된 제1 라이트 하프 데이터(RHD1)를 저장한다.
또한, 제2 마스터 하프 레프트 라인 버퍼(MHLLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 두 번째로 수신된 제1 레프트 하프 데이터(LHD1)를 출력한다. 제2 마스터 하프 라이트 라인 버퍼(MHRLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 두 번째로 수신된 제1 라이트 하프 데이터(RHD1)를 출력한다.
제2 슬레이브 하프 레프트 라인 버퍼(SHLLB2)는 제2 수평 싱크 신호(HS2)에 동기되어 두 번째로 수신된 제2 레프트 하프 데이터(LHD2)를 저장한다.
또한, 제2 슬레이브 하프 레프트 라인 버퍼(SHLLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 두 번째로 수신된 제2 레프트 하프 데이터(LHD2)를 출력한다. 제2 슬레이브 하프 라이트 라인 버퍼(SHRLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 두 번째로 수신된 제2 라이트 하프 데이터(RHD2)를 출력한다.
제1 슬레이브 하프 라이트 라인 버퍼(SHRLB1)는 제2 수평 싱크 신호(HS2)에 동기되어 세 번째로 수신된 제2 라이트 하프 데이터(RHD2)를 저장한다.
제4 수평 시간(4H) 동안, 제1 마스터 하프 레프트 라인 버퍼(MHLLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 세 번째로 수신된 제1 레프트 하프 데이터(LHD1)를 출력한다. 제1 마스터 하프 라이트 라인 버퍼(MHRLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 세 번째로 수신된 제1 라이트 하프 데이터(RHD1)를 출력한다.
또한, 제2 마스터 하프 레프트 라인 버퍼(MHLLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 네 번째로 수신된 제1 레프트 하프 데이터(LHD1)를 저장한다. 제2 마스터 하프 라이트 라인 버퍼(MHRLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 네 번째로 수신된 제1 라이트 하프 데이터(RHD1)를 저장한다.
제1 슬레이브 하프 라이트 라인 버퍼(SHRLB1)는 제2 수평 싱크 신호(HS2)에 동기되어 세 번째로 수신된 제2 라이트 하프 데이터(RHD2)를 저장한다.
또한, 제1 슬레이브 하프 레프트 라인 버퍼(SHLLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 세 번째로 수신된 제2 레프트 하프 데이터(LHD2)를 출력한다. 제1 슬레이브 하프 라이트 라인 버퍼(SHRLB1)는 제1 수평 싱크 신호(HS1)에 동기되어 세 번째로 수신된 제2 라이트 하프 데이터(RHD2)를 출력한다.
제2 슬레이브 하프 레프트 라인 버퍼(SHLLB2)는 제2 수평 싱크 신호(HS2)에 동기되어 네 번째로 수신된 제2 레프트 하프 데이터(LHD2)를 저장한다.
제5 수평 시간(5H) 동안, 제2 마스터 하프 레프트 라인 버퍼(MHLLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 네 번째로 수신된 제1 레프트 하프 데이터(LHD1)를 출력한다. 제2 마스터 하프 라이트 라인 버퍼(MHRLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 네 번째로 수신된 제1 라이트 하프 데이터(RHD1)를 출력한다.
제2 슬레이브 하프 라이트 라인 버퍼(SHRLB2)는 제2 수평 싱크 신호(HS2)에 동기되어 네 번째로 수신된 제2 라이트 하프 데이터(RHD2)를 저장한다.
또한, 제2 슬레이브 하프 레프트 라인 버퍼(SHLLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 네 번째로 수신된 제2 레프트 하프 데이터(LHD2)를 출력한다. 제2 슬레이브 하프 라이트 라인 버퍼(SHRLB2)는 제1 수평 싱크 신호(HS1)에 동기되어 네 번째로 수신된 제2 라이트 하프 데이터(RHD2)를 출력한다.
도 15는 도 2에 도시된 드라이버 집적 회로를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 15를 참조하면, 컴퓨터 시스템(510)은 메모리 장치(511), 메모리 장치(511)을 제어하는 메모리 컨트롤러를 포함하는 애플리케이션 프로세서(512), 무선 송수신기(513), 안테나(514), 입력 장치(515) 및 디스플레이 장치(516)를 포함한다.
무선 송수신기(513)는 안테나(514)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(513)는 안테나(514)를 통하여 수신된 무선 신호를 애플리케이션 프로세서(512)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 애플리케이션 프로세서(512)는 무선 송수신기(513)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이 장치(516)로 전송할 수 있다.
또한, 무선 송수신기(513)는 애플리케이션 프로세서(512)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(514)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(515)는 애플리케이션 프로세서(512)의 동작을 제어하기 위한 제어 신호 또는 애플리케이션 프로세서(512)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
실시 예에 따라, 디스플레이 장치(516)는 도 2에 도시된 드라이버 집적 회로(100)를 포함할 수 있다.
도 16는 도 2에 도시된 드라이버 집적 회로를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 16를 참조하면, 컴퓨터 시스템(520)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC(personal computer), 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(520)은 메모리 장치(521)와 메모리 장치(521)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러를 포함하는 애플리케이션 프로세서(522), 입력 장치(523) 및 디스플레이 장치(524)를 포함한다.
애플리케이션 프로세서(522)는 입력 장치(523)를 통하여 입력된 데이터에 따라 메모리 장치(521)에 저장된 데이터를 디스플레이 장치(524)로 전송할 수 있다.
입력 장치(523)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 애플리케이션 프로세서(522)는 컴퓨터 시스템(520)의 전반적인 동작을 제어할 수 있고 메모리 장치(521)의 동작을 제어할 수 있다.
실시 예에 따라, 디스플레이 장치(524)는 도 2에 도시된 드라이버 집적 회로(100)를 포함할 수 있다.
도 17은 도 2에 도시된 드라이버 집적 회로를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 17을 참조하면, 컴퓨터 시스템(530)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet)으로 구현될 수 있다.
컴퓨터 시스템(530)은 메모리 장치(531)와 메모리 장치(531)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러를 포함하는 애플리케이션 프로세서(532), 입력 장치(533), 이미지 센서(534) 및 디스플레이 장치(535)를 더 포함한다.
입력 장치(533)는 애플리케이션 프로세서(532)의 동작을 제어하기 위한 제어 신호 또는 애플리케이션 프로세서(532)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
컴퓨터 시스템(530)의 이미지 센서(534)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 애플리케이션 프로세서(532)로 전송된다. 애플리케이션 프로세서(532)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이 장치(535)를 통하여 디스플레이되거나 또는 메모리 장치(531)에 저장될 수 있다.
실시 예에 따라, 디스플레이 장치(535)는 도 2에 도시된 드라이버 집적 회로(100)를 포함할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 디스플레이 패널을 제어하는 드라이버 집적 회로에 적용이 가능할 것이다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 드라이버 집적 회로의 제1 실시 예
110 : 마스터
111 : 마스터 MIPI 링크
112 : 마스터 라인 버퍼 컨트롤러
113 : 마스터 데이터 버퍼
114 : 마스터 합산기
115 : 마스터 인트라 인터페이스 컨트롤러
116 : 마스터 픽셀 버퍼
117 : 마스터 이미지 프로세서
118 : 마스터 타이밍 컨트롤러
119 : 마스터 컬럼 드라이버
120 : 슬레이브
121 : 슬레이브 MIPI 링크
122 : 슬레이브 라인 버퍼 컨트롤러
123 : 슬레이브 데이터 버퍼
124 : 슬레이브 합산기
125 : 슬레이브 인트라 인터페이스 컨트롤러
126 : 슬레이브 픽셀 버퍼
127 : 슬레이브 이미지 프로세서
128 : 슬레이브 타이밍 컨트롤러
129 : 슬레이브 컬럼 드라이버
200 : 드라이버 집적 회로의 제2 실시 예
300 : 드라이버 집적 회로의 제3 실시 예
400 : 드라이버 집적 회로의 제4 실시 예
510 : 컴퓨터 시스템의 제1 실시 예
520 : 컴퓨터 시스템의 제2 실시 예
530 : 컴퓨터 시스템의 제3 실시 예

Claims (20)

  1. 호스트(host)로부터 제1 영상 데이터 신호(image data signal)를 수신하고, 상기 제1 영상 데이터 신호를 영상 처리하는 제1 드라이버 집적 회로(driver integrated circuit); 및
    상기 호스트로부터 제2 영상 데이터 신호를 수신하고, 상기 제2 영상 데이터 신호를 영상 처리하는 제2 드라이버 집적 회로를 포함하고,
    상기 제1 드라이버 집적 회로는 상기 제1 영상 데이터 신호 중 제1 부분을 상기 제2 드라이버 집적 회로로 전송하고,
    상기 제2 드라이버 집적 회로는 상기 제2 영상 데이터 신호 중 제2 부분을 상기 제1 드라이버 집적 회로로 전송하는 드라이버 집적 회로(driver integrated circuit).
  2. 제 1 항에 있어서,
    상기 제1 드라이버 집적 회로는 상기 제2 부분을 이용하여 상기 제1 영상 데이터 신호를 영상 처리하고, 상기 영상 처리된 제1 영상 데이터 신호를 디스플레이 패널(display panel)로 전송하는 드라이버 집적 회로.
  3. 제 2 항에 있어서,
    상기 제1 영상 데이터 신호가 상기 디스플레이 패널의 레프트(left) 영역에 대응하는 픽셀 정보를 포함하는 경우, 상기 제1 부분은 상기 레프트 영역의 경계에 해당하는 픽셀 정보를 포함하는 드라이버 집적 회로.
  4. 제 3 항에 있어서,
    상기 호스트는 애플리케이션 프로세서(application processor)를 포함하고,
    상기 애플리케이션 프로세서는 상기 제1 영상 데이터 신호를 구성하는 픽셀들의 순서를 반대로 변경하는 드라이버 집적 회로.
  5. 제 1 항에 있어서,
    상기 제2 드라이버 집적 회로는 상기 제1 부분을 이용하여 상기 제2 영상 데이터 신호를 영상 처리하고, 상기 영상 처리된 제2 영상 데이터 신호를 디스플레이 패널로 전송하는 드라이버 집적 회로.
  6. 제 5 항에 있어서,
    상기 제2 영상 데이터 신호는 상기 디스플레이 패널의 라이트(right) 영역에 대응하는 픽셀 정보를 포함하는 경우, 상기 제2 부분은 상기 라이트 영역의 경계에 해당하는 픽셀 정보를 포함하는 드라이버 집적 회로.
  7. 제 1 항에 있어서,
    상기 제1 드라이버 집적 회로는,
    상기 제1 영상 데이터 신호를 저장하기 위한 적어도 하나의 라인 버퍼(line buffer)를 포함하는 제1 데이터 버퍼(data buffer);
    상기 적어도 하나의 라인 버퍼를 제어하기 위한 제1 라인 버퍼 컨트롤러(line buffer controller);
    상기 제1 부분을 전송하고, 상기 제2 부분을 수신하기 위한 제1 인트라 인터페이스 컨트롤러(intra interface controller)를 포함하는 드라이버 집적 회로.
  8. 제 7 항에 있어서,
    상기 제2 드라이버 집적 회로는,
    상기 제2 영상 데이터 신호를 저장하기 위한 적어도 하나의 라인 버퍼를 포함하는 제2 데이터 버퍼;
    상기 적어도 하나의 라인 버퍼를 제어하기 위한 제2 라인 버퍼 컨트롤러;
    상기 제2 부분을 전송하고, 상기 제1 부분을 수신하기 위한 제2 인트라 인터페이스 컨트롤러를 포함하는 드라이버 집적 회로.
  9. 제 8 항에 있어서,
    상기 제1 데이터 버퍼는 제1 수평 싱크 신호(horizontal synchronization signal)에 동기되어 제1 영상 데이터 신호를 수신하고, 디스플레이 패널로 상기 제1 영상 데이터 신호를 출력하고,
    상기 제2 데이터 버퍼는 제2 수평 싱크 신호에 동기되어 제2 영상 데이터 신호를 수신하고, 상기 제1 수평 싱크 신호에 동기되어 제2 영상 데이터 신호를 상기 디스플레이 패널로 출력하는 드라이버 집적 회로.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 라인 버퍼는 하프 레프트 라인 버퍼(half left line buffer)와 하프 라이트 라인 버퍼(half right line buffer)를 포함하고,
    상기 하프 레프트 라인 버퍼와 상기 하프 라이트 라인 버퍼 각각은 독립적으로 리드(read) 동작 또는 라이트(write) 동작을 수행할 수 있는 드라이버 집적 회로.
  11. 제1 드라이버 집적 회로에 의하여 호스트로부터 제1 영상 데이터 신호를 수신하는 단계;
    제2 드라이버 집적 회로에 의하여 상기 호스트로부터 제2 영상 데이터 신호를 수신하는 단계;
    상기 제1 드라이버 집적 회로에 의하여 상기 제1 영상 데이터 신호 중 제1 부분을 상기 제2 드라이버 집적 회로로 전송하는 단계; 및
    상기 제2 드라이버 집적 회로에 의하여 상기 제2 영상 데이터 신호 중 제2 부분을 상기 제1 드라이버 집적 회로로 전송하는 단계를 포함하는 드라이버 집적 회로의 구동 방법.
  12. 제 11 항에 있어서,
    상기 제1 드라이버 집적 회로에 의하여 상기 제2 부분을 이용하여 상기 제1 영상 데이터 신호를 영상 처리하는 단계를 더 포함하는 드라이버 집적 회로의 구동 방법.
  13. 제 12 항에 있어서,
    상기 제1 드라이버 집적 회로에 의하여 상기 영상 처리된 제1 영상 데이터 신호를 디스플레이 패널로 전송하는 단계를 더 포함하는 드라이버 집적 회로의 구동 방법.
  14. 제 11 항에 있어서,
    상기 제2 드라이버 집적 회로에 의하여 상기 제1 부분을 이용하여 상기 제2 영상 데이터 신호를 영상 처리하는 단계를 더 포함하는 드라이버 집적 회로의 구동 방법.
  15. 제 14 항에 있어서,
    상기 제2 드라이버 집적 회로에 의하여 상기 영상 처리된 제2 영상 데이터 신호를 디스플레이 패널로 전송하는 단계를 더 포함하는 드라이버 집적 회로의 구동 방법.
  16. 애플리케이션 프로세서(application processor); 및
    상기 애플리케이션 프로세서로부터 제1 및 제2 영상 데이터 신호를 수신하는 드라이버 집적 회로(driver integrated circuit)를 포함하고,
    상기 드라이버 집적 회로는 상기 제1 영상 데이터 신호를 영상 처리하는 제1 드라이버 집적 회로 및 상기 제2 영상 데이터 신호를 영상 처리하는 제2 드라이버 집적 회로를 포함하고,
    상기 제1 드라이버 집적 회로는 상기 제1 영상 데이터 신호 중 제1 부분을 상기 제2 드라이버 집적 회로로 전송하고, 상기 제2 드라이버 집적 회로는 상기 제2 영상 데이터 신호 중 제2 부분을 상기 제1 드라이버 집적 회로로 전송하는 모바일 장치(mobile device).
  17. 제 16 항에 있어서,
    상기 제1 드라이버 집적 회로는 상기 제2 부분을 이용하여 상기 제1 영상 데이터 신호를 영상 처리하고, 상기 영상 처리된 제1 영상 데이터 신호를 디스플레이 패널로 전송하는 모바일 장치.
  18. 제 17 항에 있어서,
    상기 제1 영상 데이터 신호가 상기 디스플레이 패널의 레프트(left) 영역에 대응하는 픽셀 정보를 포함하는 경우, 상기 제1 부분은 상기 레프트 영역의 경계에 해당하는 픽셀 정보를 포함하는 모바일 장치.
  19. 제 16 항에 있어서,
    상기 제2 드라이버 집적 회로는 상기 제1 부분을 이용하여 상기 제2 영상 데이터 신호를 영상 처리하고, 상기 영상 처리된 제2 영상 데이터 신호를 디스플레이 패널로 전송하는 모바일 장치.
  20. 제 19 항에 있어서,
    상기 제2 영상 데이터 신호가 상기 디스플레이 패널의 라이트(right) 영역에 대응하는 픽셀 정보를 포함하는 경우, 상기 제2 부분은 상기 라이트 영역의 경계에 해당하는 픽셀 정보를 포함하는 모바일 장치.
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