TWI663591B - 用於顯示器之同步控制電路 - Google Patents

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Abstract

本發明係提供一種用於顯示器之同步控制電路，包括：複數個緩衝器，其中該等緩衝器係用以儲存來自一橋接電路中之不同資料通道的複數個部分顯示資料；以及一控制電路，用以控制各緩衝器之資料寫入及資料讀取。該控制電路係依據該等緩衝器中之一特定緩衝器所輸出之一資料就緒信號以控制該等緩衝器同時輸出所儲存的該部分顯示資料至一顯示器中的一或多個時序控制器，藉以讓該一或多個時序控制器同時在該顯示器之一顯示面板上同時掃瞄同一水平線之不同部分。

Description

用於顯示器之同步控制電路
本發明係有關於控制電路，特別是有關於一種用於顯示器之同步控制電路。
在傳統的橋接電路中，可由主控端接收顯示資料，並轉換為行動產業處理器介面(Mobile Industry Processor Interface，MIPI)之顯示器串列介面(Display Serial Interface，DSI)之顯示資料，並輸出至顯示面板的時序控制器。然而，傳統的橋接電路在利用不同資料通道傳送部分顯示資料至時序控制器之時間並非同步，而是會有時間差。若不同資料通道的部分顯示資料傳送至時序控制器的時間差超過一預定閾值時，時序控制器所接收到之各資料通道的部分顯示資料會有不同步的情況，這會導致顯示面板中之顯示元件不正確地被開啟，例如會產生紅色、綠色、或藍色的線條在顯示面板上，意即有線條撕裂(line tearing)的情況產生。
因此，需要一種用於顯示器之同步控制電路以解決上述問題。
本發明係提供一種用於顯示器之同步控制電路，包括：複數個緩衝器，其中該等緩衝器係用以儲存來自一橋接電路中之不同資料通道的複數個部分顯示資料；以及一控制電路，用以控制各緩衝器之資料寫入及資料讀取。該控制電路係依據該等緩衝器中之一特定緩衝器所輸出之一資料就緒信號以控制該等緩衝器同時輸出所儲存的該部分顯示資料至一顯示器中的一或多個時序控制器，藉以讓該一或多個時序控制器同時在該顯示器之一顯示面板上同時掃瞄同一水平線之不同部分。
100‧‧‧顯示系統
110‧‧‧主控端
120‧‧‧橋接電路
125‧‧‧同步控制電路
121-122‧‧‧緩衝器
121A-121B、122A-122B‧‧‧緩衝器
123‧‧‧控制電路
150、151、152‧‧‧時序控制器
160‧‧‧顯示面板
170‧‧‧顯示器
CLK‧‧‧時脈腳位CLK
DATA_IN‧‧‧資料輸入腳位
WRITE_EN‧‧‧寫入致能腳位
READ_EN‧‧‧讀取致能腳位
DATA_RDY‧‧‧資料就緒腳位
DATA_OUT‧‧‧資料輸出腳位
FIFO_EMPTY‧‧‧空乏資料腳位
t1-t10‧‧‧時間
MIPI_IN‧‧‧顯示資料信號
hs_d_en_o‧‧‧接收端高速資料致能信號
capture_en‧‧‧擷取致能信號
d_hs_rdy_o‧‧‧傳送端(Tx)高速資料致能信號
rd_data_vld‧‧‧讀取資料有效信號
fifo00_empty、fifo01_empty‧‧‧信號
第1圖係顯示依據本發明一實施例中之顯示系統的方塊圖。
第2圖係顯示依據本發明一實施例中之緩衝器的功能方塊圖。
第3圖係顯示依據本發明一實施例中之同步控制電路的時序圖。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第1圖係顯示依據本發明一實施例中之顯示系統的方塊圖。在一實施例中，顯示系統100包括一主控端110、一 橋接電路120、緩衝器121及122、一控制電路123、一時序控制器150、及一顯示面板160。主控端110例如可為一個人電腦，且可透過一傳輸介面(例如為顯示埠(DisplayPort)介面)將顯示資料(例如為RGB像素資料)傳送至橋接電路120。橋接電路120係將所接收的顯示資料轉換為符合行動產業處理器介面(Mobile Industry Processor Interface，MIPI)之顯示器串列介面(Display Serial Interface，DSI)之複數個部分顯示資料，其中各部分顯示資料係分別儲存於相應的緩衝器，且透過MIPI DSI介面中之相應的資料通道(data lane)以分別傳送至時序控制器150。舉例來說，控制電路123及緩衝器121-122係可稱為一同步控制電路125，控制電路123係控制緩衝器121及122之資料寫入及讀取。同步控制電路125與時序控制器150之間係以MIPI DSI介面電性連接，其中MIPI DSI介面係包括一時脈通道(clock lane)及一或多條資料通道(data lane)。
橋接電路120係同步地將緩衝器121及122中之部分顯示資料分別透過MIPI DSI介面中之不同資料通道傳送至時序控制器150。各個資料通道例如是以差動串列通訊(differential serial communication)的方式進行資料傳輸。舉例來說，其中資料通道00及資料通道01係分別對應於緩衝器121及122。
在一實施例中，橋接電路120、緩衝器121及122、及控制電路123例如可用一應用導向積體電路(application-specific integrated circuit，ASIC)或一現場可程式化閘陣列(Field-Programmable Gate Array，FPGA)所實現，但 本發明並不限於此。
時序控制器151及152可分別控制顯示面板160在不同區域的顯示元件的時序，且時序控制器151及152係將所接收到之不同資料通道的部分顯示資料分別顯示於顯示面板160中之相應的顯示區域。在一些實施例中，時序控制器151及152係整合為單一個時序控制器150。
在一實施例中，顯示面板160例如可為一液晶(liquid crystal)顯示面板或一有機發光二極體(organic light-emitting diode)顯示面板，且時序控制器151及152係可與顯示面板160整合為一顯示器170，例如為一頭戴式顯示器(head-mounted display，HMD)。
需了解的是，為了便於說明，在第1圖中之顯示系統100中之MIPI DSI介面係以2個資料通道進行說明，但本發明並不以此為限，例如橋接電路120使用更多數量(例如2個以上)的資料通道以分別輸出部分顯示資料，則可在各資料通道均配置相應的緩衝器，例如資料通道00及資料通道01係分別對應於緩衝器121及122。舉例來說，若顯示面板160之解析度愈高(例如4K或8K解析度)，單一條資料聯結(link)並無法負擔如此大的運算量，故會將顯示資料分割為多個部分顯示資料，並利用多個資料聯結(link)傳輸相應的部分顯示資料，且各資料聯結係包括複數個資料通道，且各通道相應的同步控制電路之緩衝器及時序控制器可進行相應的同步及顯示處理。
詳細而言，本發明中之MIPI DSI介面並不限於2個資料通道，可視顯示面板160之解析度以配置不同數量的資料 聯結及資料通道。
在傳統的橋接電路之傳送端(Tx)所輸出之不同資料通道的部分顯示資料之時序並不一定是同步的。若不同資料通道的部分顯示資料傳送至時序控制器150的時序差異超過一預定閾值時，時序控制器150所接收到之各資料通道的部分顯示資料會有不同步的情況，這會導致顯示面板中之顯示元件不正確地被開啟，例如會產生紅色、綠色、或藍色的線條在顯示面板上，意即有線條撕裂(line tearing)的情況產生。
第2圖係顯示依據本發明一實施例中之緩衝器的功能方塊圖。在一實施例中，緩衝器121係包括緩衝器121A-121B，且緩衝器122係包括緩衝器122A-122B，意即緩衝器121及122之設計即為乒乓緩衝器(ping-pong buffer)或可稱為緩衝器組。因為同步控制電路125需要同時由主控端110接收顯示資料，並透過各資料通道同步輸出相應的部分顯示資料至時序控制器151及152，故可由乒乓緩衝器(例如緩衝器121A-121B或緩衝器122A-122B)的其中一個緩衝器進行資料寫入，並由另一個緩衝器進行資料輸出。每換一條水平線，則資料寫入及資料輸出之緩衝器的角色亦會交換，如此可避免同一個緩衝器在資料輸出的同時有資料寫入的情況發生。
以4K解析度之畫面為例，其解析度例如為4096x2160，且每條水平線會有4096個像素。在此例子中，橋接電路120可將奇數條水平線的第1~2048個像素儲存於緩衝器121A，且將奇數條水平線的第2049~4096個像素儲存於緩衝器122A。橋接電路120可將偶數條水平線的第1~2048個像素儲 存於緩衝器121B，且將偶數條水平線的第2049~4096個像素儲存於緩衝器122B。
在一實施例中，緩衝器121A-121B及122A-122B例如可分別用一先進先出(First-in First-out，FIFO)緩衝器所實現，意即緩衝器121及122可用先進先出乒乓緩衝器所實現。緩衝器121A及121B之輸入/輸出腳位已繪示於第2圖，且緩衝器121B之腳位均與緩衝器121A相同。
以緩衝器121A為例，緩衝器121A之輸入腳位例如包括時脈腳位CLK、資料輸入腳位DATA_IN、寫入致能腳位WRITE_EN、讀取致能腳位READ_EN。輸出腳位例如包括：資料就緒腳位DATA_RDY、資料輸出腳位DATA_OUT、空乏資料腳位FIFO_EMPTY。需了解的是，本發明中之各緩衝器的輸入/輸出腳位並不以此為限。
舉例來說，緩衝器121A之時脈腳位CLK之輸入信號21A係接收來自橋接電路120之時脈通道的時脈信號，資料輸入腳位DATA_IN之輸入信號22A係為來自橋接電路120之相應的資料通道的顯示資料。輸入信號23A及24A均是由控制電路123與相應的控制信號及指標(point)進行邏輯運算而得。
緩衝器121A之空乏資料腳位FIFO_EMPTY所輸出之fifo00_empty信號即表示緩衝器121A中是否還儲存有效資料。若有，則fifo00_empty信號為低邏輯狀態；若否，則fifo00_empty信號為高邏輯狀態。緩衝器121A之資料輸出腳位DATA_OUT係輸出顯示資料d_lane00。緩衝器121A之資料就緒腳位DATA_RDY係輸出GPO_SYNC信號。
類似地，緩衝器121B之輸入信號21B~24B及輸出信號fifo01_empty、d_lane01、及GPO_SYNC信號係可參考緩衝器121A。
當欲寫入顯示資料至緩衝器121A時，緩衝器121A之致能腳位WRITE_EN需為高邏輯狀態，意即同步控制電路125需先切換至高速資料模式(high speed data mode)以接收來自橋接電路120的資料，例如接收端(Rx)高速資料致能信號hs_d_en_o為高邏輯狀態，且與緩衝器121A相關之擷取致能信號capture_en需為高邏輯狀態。當同步控制電路125將擷取致能信號capture_en切換為低邏輯狀態時，即停止資料寫入，並改變寫入指標為指向緩衝器121B。因乒乓緩衝器中之緩衝器121A及121B需輪流寫入顯示資料，所以當欲寫入下一條線之顯示資料時，同步控制電路125會將資料寫入緩衝器121B。當欲寫入下下一條線之顯示資料時，同步控制電路125會將資料寫入緩衝器121A，依此類推。
當同步控制電路125欲從緩衝器121A讀取資料時，在同步控制電路125中之最後一個緩衝器(在此例子為緩衝器122A)之資料就緒腳位DATA_RDY所輸出的GPO_SYNC信號需為高邏輯狀態，且傳送端高速資料致能信號d_hs_rdy_o為高邏輯狀態。關於緩衝器121A及121B之詳細操作將於第3圖之實施例中詳述。
第3圖係顯示依據本發明一實施例中之同步控制電路的時序圖。如第3圖所示，MIPI_IN信號例如為來自主控端之顯示資料信號。在時間t0，MIPI_IN信號為負緣變化(高邏輯 狀態轉換至低邏輯狀態)，此時同步控制電路125係將接收端(Rx)高速資料致能信號hs_d_en_o改變為高邏輯狀態，並在時間t1將擷取致能信號capture_en改變為高邏輯狀態。緩衝器121A之寫入致能腳位WRITE_EN係為接收端(Rx)高速資料致能信號hs_d_en_o及擷取致能信號capture_en進行及閘(AND)運算，故從時間t1可以對緩衝器121A進行資料寫入，且緩衝器121A之資料空乏腳位FIFO_EMPTY輸出的fifo00_empty信號會由高邏輯狀態改變為低邏輯狀態。需注意的是，擷取致能信號capture_en係依據來自橋接電路120之一水平同步信號(horizontal sync signal)所決定，即在顯示畫面中之每條水平線的水平同步信號。
在時間t2，同步控制電路125將擷取致能信號capture_en改變為低邏輯狀態。在擷取致能信號capture_en之負緣變化時，同步控制電路125係改變緩衝器之寫入指標(write pointer)，即所接收的下一條水平線的顯示資料會寫入至緩衝器121B。在時間t1至t2之間，來自通道00的顯示資料係寫入緩衝器121A，且緩衝器121A所儲存的部分顯示資料會保持至時間t4。
舉例來說，在時間t7，同步控制電路125將傳送端(Tx)高速資料致能信號d_hs_rdy_o改變為高邏輯狀態，且接著在時間t8將讀取資料有效信號rd_data_vld亦改變為高邏輯狀態。意即在時間t8開始會讀取緩衝器121A之資料，直到時間t4時，緩衝器121A之資料空乏腳位FIFO_EMPTY輸出的fifo00_empty信號被改變為高邏輯狀態(即緩衝器121A中已無 任何資料)。當fifo00_empty信號處於正緣觸發時，同步控制電路125係改變讀取指標(read pointer)以指向緩衝器121B。
類似地，在時間t3開始至時間t5，來自橋接電路120之資料通道00的資料係寫入至緩衝器121B。且在時間t3開始，緩衝器121B之資料空乏腳位FIFO_EMPTY輸出的fifo01_empty信號被改變為低邏輯狀態(表示已開始寫入資料)。
在時間t9，同步控制電路125將傳送端(Tx)高速資料致能信號d_hs_rdy_o改變為高邏輯狀態，且接著在時間t10將讀取資料有效信號rd_data_vld亦改變為高邏輯狀態。意即在時間t8開始會讀取緩衝器121B之資料，直到時間t6時，緩衝器121B之資料空乏腳位FIFO_EMPTY輸出的fifo01_empty信號被改變為高邏輯狀態(即緩衝器121B中已無任何資料)。當fifo01_empty信號處於正緣觸發時，同步控制電路125係改變讀取指標(read pointer)以指向緩衝器121A。
需注意的是，在第3圖中之時序圖係以緩衝器121A及121B為例進行說明，緩衝器122A及122B係依據類似的時序進行控制，其差別僅在於來自橋接電路120之資料通道不同，且在最後一個緩衝器之資料就緒腳位DATA_RDY所輸出的GPO_SYNC信號會與傳送端(Tx)高速資料致能信號d_hs_rdy_o經過一及閘(AND gate)運算而得的信號即為rd_data_vld信號。
因為各個緩衝器係以乒乓緩衝器之方式設計，故rd_data_vld信號還會與相應的讀取指標進行邏輯運算後才會輸入至各緩衝器之讀取致能腳位READ_EN。為了便於說明，故在第2圖中係以rd_data_vld信號輸入緩衝器121A之讀取致能 腳位READ_EN。
詳細而言，因為最後一個緩衝器(在上述實施例中為緩衝器122(包括緩衝器122A~122B))係儲存顯示資料中一水平線的最後一部分的顯示資料，因為輸入資料係以循序掃瞄的方式傳送及進行儲存，故在最後一個緩衝器之前的緩衝器會先儲存滿相應的部分顯示資料。若要各個緩衝器能同步輸出資料，則需等最後一個緩衝器之資料儲存完畢後，再將其資料就緒腳位DATA_RDY所輸出的GPO_SYNC信號改變為高邏輯狀態。若使用兩個以上之緩衝器，則同樣需等最後一個緩衝器之顯示資料儲存滿後才會改變其資料就緒腳位DATA_RDY所輸出的GPO_SYNC信號改變為高邏輯狀態。
因此，本發明中之各緩衝器(例如緩衝器121及122)可透過相應的資料通道同步輸出資料至相應的時序控制器(例如時序控制器151及152)，使得時序控制器151及152可同時啟動顯示面板160上相應的水平線進行掃瞄。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (7)

  1. 一種用於顯示器之同步控制電路，包括：複數個緩衝器，其中該等緩衝器係用以儲存來自一橋接電路中之不同資料通道的複數個部分顯示資料；以及一控制電路，用以控制各緩衝器之資料寫入及資料讀取；其中該控制電路係依據該等緩衝器中之一特定緩衝器所輸出之一資料就緒信號以控制該等緩衝器同時輸出所儲存的該部分顯示資料至一顯示器中的一或多個時序控制器，藉以讓該一或多個時序控制器同時在該顯示器之一顯示面板上同時掃瞄同一水平線之不同部分，其中當該特定緩衝器所輸出之該資料就緒信號為高邏輯狀態，且該同步控制電路之一傳送端高速資料致能信號為高邏輯狀態、及各緩衝器之一空乏資料腳位為低邏輯狀態時，該控制電路係控制各緩衝器同時輸出資料至相應的各時序控制器。
  2. 如申請專利範圍第1項所述之用於顯示器之同步控制電路，其中該橋接電路係接收來自一主控端之顯示資料，並將所接收之顯示資料轉換為符合行動產業處理器介面(Mobile Industry Processor Interface，MIPI)之顯示器串列介面(Display Serial Interface，DSI)之該等部分顯示資料。
  3. 如申請專利範圍第2項所述之用於顯示器之同步控制電路，其中該同步控制電路與該一或多個時序控制器係透過MIPI DSI介面電性連接，且各部分顯示資料係透過MIPI DSI介面相應的各資料通道以同時由各緩衝器輸出至相應的各時序控制器。
  4. 如申請專利範圍第3項所述之用於顯示器之同步控制電路，其中各緩衝器係由先進先出(first-in first-out)乒乓緩衝器(ping-pong buffer)所實現，且各緩衝器包括一第一緩衝器及一第二緩衝器。
  5. 如申請專利範圍第4項所述之用於顯示器之同步控制電路，其中當該控制電路之一接收端(Rx)高速資料致能信號由低邏輯狀態改變為高邏輯狀態，該控制電路係將一擷取致能信號改變為高邏輯狀態，並依據該擷取致能信號將來自該橋接電路之各通道的部分顯示資料寫入相應的各緩衝器。
  6. 如申請專利範圍第5項所述之用於顯示器之同步控制電路，其中當該控制電路之一擷取致能信號由高邏輯狀態改變為低邏輯狀態時，該控制電路係改變各緩衝器之一寫入指標。
  7. 如申請專利範圍第4項所述之用於顯示器之同步控制電路，其中當各緩衝器之一空乏資料信號由低邏輯狀態改變為高邏輯狀態時，該控制電路係改變各緩衝器之一讀取指標。
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