KR101987160B1 - 디스플레이 드라이버 집적회로, 그것을 포함하는 디스플레이 시스템 및 그것의 디스플레이 데이터 처리 방법 - Google Patents

Abstract

본 발명에 따른 디스플레이 드라이버 집적회로는, 디스플레이 데이터를 복수로 인터리빙하는 분산기, 상기 인터리빙된 디스플레이 데이터를 각각 입력하는 선입선출 메모리들, 및 상기 선입선출 메모리들로부터 출력된 디스플레이 데이터를 내부 클록에 응답하여 저장하는 그래픽 메모리들을 포함하고, 상기 그래픽 메모리들 각각은 상기 내부 클록에 응답하여 상기 저장된 디스플레이 데이터를 스캔한다.

Description

디스플레이 드라이버 집적회로, 그것을 포함하는 디스플레이 시스템 및 그것의 디스플레이 데이터 처리 방법{DISPLAY DRIVER INTEGRATED CIRCUIT, DISPLAY SYSTEM HAVING THE SAME, AND DISPLAY DATA PROCESSING METHOD THEREOF}

본 발명은 디스플레이 드라이버 집적회로, 그것을 포함하는 디스플레이 시스템 및 그것의 디스플레이 데이터 처리 방법에 관한 것이다.

최근 HDTV급의 초고해상도 디스플레이 모듈(display module)을 탑재한 스마트폰의 출현으로 모바일 디스플레이의 트렌드는 OLED 및 LTPS-LCD 기술을 이용한 WVGA급(800x1280) 또는 Full HD급(1080x1920) 이상의 초고해상도 모바일 DDI(display driver IC)의 개발이 요구되고 있다. 이러한 초고해상도 모바일 디스플레이 구동에 의한 소비 전류 감소, 제품 발열 감소 및 AP(application processor)의 부하 감소를 목적으로 DDI에 저전력 구동에 대한 여러 가지 해결책을 요구하고 있다.

또한, 최근 디스플레이 시스템 환경에서는 모바일 AP로부터 HSSI(high speed serial interface)를 통해 DDI 및 CIS(CMOS image sensor) 등으로 입/출력되는 데이터량이 Full HD 규격과 같은 초고해상도 대응을 위하여 매우 크게 증가하여, 이에 대응을 위하여 고속(high speed) 구동 능력 향상이 요구되고 있다.

본 발명의 목적은 고속 동작이 가능하면서 동시에 집적화가 용이한 디스플레이 드라이버 집적회로를 제공하는데 있다.

본 발명의 실시 예에 따른 디스플레이 드라이버 집적회로는, 디스플레이 데이터를 복수로 인터리빙하는 분산기; 상기 인터리빙된 디스플레이 데이터를 각각 입력하는 선입선출 메모리들; 및 상기 선입선출 메모리들로부터 출력된 디스플레이 데이터를 내부 클록에 응답하여 저장하는 그래픽 메모리들을 포함하고, 상기 그래픽 메모리들 각각은 상기 내부 클록에 응답하여 상기 저장된 디스플레이 데이터를 스캔한다.

실시 예에 있어서, 상기 분산기는 외부 클록에 응답하여 2 픽셀 데이터 단위로 상기 디스플레이 데이터를 입력하고, 상기 외부 클록의 주파수는 상기 내부 클록의 주파수보다 높다.

실시 예에 있어서, 상기 선입선출 메모리들 각각은 외부 클록에 응답하여 2 픽셀 데이터 단위로 상기 인터리빙된 디스플레이 데이터를 입력 받는다.

실시 예에 있어서, 상기 그래픽 메모리들 각각은 쓰기 동작에서 상기 내부 클록에 응답하여 2 픽셀 데이터 단위로 상기 선입선출 메모리들로부터 출력된 디스플레이 데이터를 입력 받는다.

실시 예에 있어서, 상기 그래픽 메모리들 각각은 스캔 동작에서 상기 내부 클록에 응답하여 2 픽셀 데이터 단위로 디스플레이 데이터를 출력한다.

실시 예에 있어서, 상기 쓰기 동작은 상기 내부 클록의 라이징 엣지를 이용한다.

실시 예에 있어서, 상기 스캔 동작은 상기 내부 클록의 폴링 엣지를 이용한다.

실시 예에 있어서, 상기 스캔 동작은 상기 쓰기 동작이 세 번 수행된 후에 수행된다.

실시 예에 있어서, 상기 내부 클록을 발생하는 오실레이터를 더 포함한다.

실시 예에 있어서, 상기 디스플레이 데이터는 외부로부터 고속 직렬 인터페이스를 통하여 입력된다.

실시 예에 있어서, 상기 고속 직렬 인터페이스는 MIPI(mobile industry processor interface)이다.

실시 예에 있어서, 상기 내부 클록의 주파수보다 빠른 외부 클록 및 상기 디스플레이 데이터를 4개의 레인들을 통하여 입력받는 MIPI 래퍼; 및 상기 외부 클록에 응답하여 상기 MIPI 래퍼로부터 32 비트의 디스플레이 데이터를 입력 받고 상기 외부 클록에 응답하여 48 비트의 디스플레이 데이터를 출력하는 슬라이스 변환기를 더 포함한다.

실시 예에 있어서, 상기 그래픽 메모리들 각각의 스캔 동작을 제어하는 스캔 제어기를 더 포함하고, 상기 스캔 제어기는 상기 스캔 동작시 상기 그래픽 메모리들을 소정의 개수로 인터리빙 억세스한다.

실시 예에 있어서, 상기 스캔 제어기를 제어하는 타이밍 제어기를 더 포함한다.

본 발명의 다른 실시 예에 따른 디스플레이 드라이버 집적회로는, 외부 클록 및 복수의 레인들을 통하여 직렬의 데이터 패킷들을 입력받는 MIPI 래퍼; 상기 MIPI 래퍼로부터 상기 외부 클록에 응답하여 디스플레이 데이터를 입력받고 상기 외부 클록에 응답하여 복수의 픽셀 데이터를 출력하는 슬라이스 변환기; 상기 슬라이스 변환기로부터 상기 외부 클록에 응답하여 상기 복수의 픽셀 데이터를 입력받고, 상기 복수의 픽셀 데이터를 복수로 인터리빙하는 분산기; 상기 외부 클록의 주파수보다 낮은 주파수를 갖는 내부 클록을 발생하는 오실레이터; 상기 분산기로부터 상기 인터리빙된 픽셀 데이터를 상기 외부 클록에 응답하여 입력받고, 상기 내부 클록에 응답하여 상기 입력된 픽셀 데이터를 출력하는 선입선출 메모리들; 상기 내부 클록에 응답하여 상기 선입선출 메모리들 각각으로부터 출력되는 픽셀 데이터를 저장하고, 상기 내부 클록에 응답하여 상기 저장된 픽셀 데이터를 스캔하는 그래픽 메모리들; 상기 그래픽 메모리들 각각의 스캔 동작을 제어하는 스캔 제어기; 및 상기 스캔 제어기를 제어하는 타이밍 제어기를 포함한다.

실시 예에 있어서, 상기 MIPI 래퍼는 상기 외부 클록에 응답하여 32 비트의 디스플레이 데이터를 출력한다.

실시 예에 있어서, 상기 슬라이스 변환기에서 출력되는 복수의 픽셀 데이터는 48 비트의 2 픽셀 데이터이다.

실시 예에 있어서, 상기 슬라이스 변환기는, 상기 32 비트의 디스플레이 데이터를 입력받고 데이터 활성화 신호 및 상기 48 비트의 2 픽셀 데이터를 출력하는 버스 제어기; 및 상기 외부 클록 및 상기 데이터 활성화 신호를 입력받고 복수의 어드레스들을 발생하는 어드레스 카운터를 포함한다.

실시 예에 있어서, 상기 분산기는 상기 복수의 어드레스들을 1 차원 혹은 2 차원 배열을 통하여 상기 48 비트의 2 픽셀 데이터를 복수로 인터리빙한다.

실시 예에 있어서, 상기 선입선출 메모리들의 개수는 8개이고, 상기 그래픽 메모리들의 개수는 8개이다.

실시 예에 있어서, 상기 선입선출 메모리들 각각은 대응하는 하는 그래픽 메모리의 쓰기 동작을 위하여 쓰기 활성화 신호, 어드레스, 및 픽셀 데이터를 출력한다.

실시 예에 있어서, 상기 스캔 제어기는 상기 그래픽 메모리들을 4 인터리빙 방식으로 스캔한다.

실시 예에 있어서, 상기 스캔된 픽셀 데이터를 처리하는 이미지 데이터 처리 블록을 더 포함한다.

실시 예에 있어서, 상기 이미지 데이터 처리 블록은 상기 스캔된 픽셀 데이터를 2 픽셀 데이터 단위로 처리한다.

실시 예에 있어서, 상기 이미지 데이터 처리 블록은 상기 스캔된 픽셀 데이터를 4 픽셀 데이터 단위로 처리한다.

실시 예에 있어서, 상기 그래픽 메모리들로부터 출력된 상기 스캔된 픽셀 데이터를 2 픽셀 데이터 단위로 병합하는 데이터 병합기를 더 포함한다.

본 발명의 실시 예에 따른 디스플레이 드라이버 집적회로의 디스플레이 데이터 처리 방법은, 2n(n은 2 이상의 정수) 인터리빙에 의하여 선입선출 메모리들을 통하여 그래픽 메모리들에 디스플레이 데이터를 쓰는 단계; 상기 그래픽 메모리들에 쓰여진 디스플레이 데이터를 n 인터리빙에 의하여 스캔하는 단계; 및 상기 스캔된 디스플레이 데이터를 처리하는 단계를 포함한다.

실시 예에 있어서, 상기 2n 인터리빙은 상기 그래픽 메모리들에 대응하는 어드레스들의 1 차원 혹은 2 차원 배열들을 이용한다.

실시 예에 있어서, 내부 클록을 발생하는 단계를 더 포함한다.

실시 예에 있어서, 상기 그래픽 메모리들 각각의 쓰기 동작 및 스캔 동작은 상기 내부 클록에 응답하여 수행된다.

실시 예에 있어서, 상기 내부 클록의 주파수는 70 MHz 미만이다.

실시 예에 있어서, 픽셀 데이터를 외부 클록에 응답하여 상기 선입선출 메모리들에 입력하는 단계; 및 상기 선입선출 메모리들 각각은 상기 디스플레이 데이터를 상기 외부 클록에 응답하여 출력하는 단계를 더 포함한다.

실시 예에 있어서, 상기 외부 클록의 6 싸이클마다 2 픽셀 데이터가 상기 선입선출 메모리들에 입력된다.

본 발명의 실시 예에 따른 디스플레이 시스템은, 어플리케이션 프로세서; 상기 어플리케이션 프로세서로부터 외부 클록 및 데이터 패킷을 입력받는 디스플레이 드라이버 집적회로; 및 상기 디스플레이 드라이버 집적회로의 제어에 따라 상기 입력된 데이터 패킷을 프레임 단위로 디스플레이하는 디스플레이 패널을 포함하고, 상기 디스플레이 드라이버 집적회로는, 상기 입력된 데이터 패킷에 대응하는 디스플레이 데이터를 복수로 인터리빙하는 분산기; 상기 인터리빙된 디스플레이 데이터를 각각 입력하는 선입선출 메모리들; 및 상기 선입선출 메모리들로부터 출력된 디스플레이 데이터를 내부 클록에 응답하여 저장하는 그래픽 메모리들을 포함하고, 상기 그래픽 메모리들 각각은 상기 내부 클록에 응답하여 상기 저장된 디스플레이 데이터를 스캔한다.

실시 예에 있어서, 상기 어플리케이션 프로세서와 상기 디스플레이 드라이버 집적회로는 MIPI를 이용하여 데이터 패킷을 송수신한다.

실시 예에 있어서, 상기 디스플레이 드라이버 집적회로는 상기 어플리케이션 프로세서로부터 4 레인들을 통하여 상기 데이터 패킷과 상기 외부 클록을 입력받고, 상기 데이터 패킷은 1Gbps로 전송된다.

실시 예에 있어서, 상기 분산기는 상기 외부 클록을 이용하여 동작한다.

실시 예에 있어서, 상기 선입선출 메모리들 각각은 듀얼 포트 에스램으로 구현되고, 상기 선입선출 메모리들 각각은 상기 외부 클록에 응답하여 상기 디스플레이 데이터를 입력받고, 내부 클록에 응답하여 상기 입력된 디스플레이 데이터를 출력하고, 상기 내부 클록의 주파수는 상기 외부 클록의 주파수보다 낮다.

본 발명의 실시 예에 따른 디스플레이 드라이버 집적회로는 디스플레이 데이터를 저장하는 그래픽 메모리의 최대 동작 주파수에 한계를 주고, 그래픽 메모리의 크기 증가에 많은 영향을 주었던 중재 회로를 제거할 수 있다.

본 발명의 실시 예에 따른 디스플레이 드라이버 집적회로는 Full HD 급 이상의 초고해상도 디스플레이에서 입력 데이터의 주파수 상승에 관계없이 선입선출 메모리를 추가하는 것으로 최대 동작 주파수를 높일 수 있다.

본 발명의 실시 예에 따른 디스플레이 드라이버 집적회로는 선입선출 메모리들에 의해 그래픽 메모리의 입력 데이터를 인터리빙할 수 있고, 물리적인 레이아웃 측면에서도 각 메모리 블록을 고객이 요구하는 칩 크기에 맞게 능동적으로 배치시킬 수 있다.

본 발명의 실시 예에 따른 디스플레이 드라이버 집적회로는 8 인터리빙 회로 및 선입선출 메모리에 의한 클록 도메인을 변경함으로써 상대적 낮은 속도 구동을 통해 디스플레이 소비 전류를 감소시킬 수 있다.

도 1은 본 발명에 따른 디스플레이 시스템을 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 데이터 패킷을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 타이밍도를 예시적으로 보여주는 도면이다.
도 4는 본 발명에 따른 MIPI 데이터 입력도를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 개념을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 그래픽 메모리들 각각의 쓰기/스캔 동작의 타이밍도를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따라 인터리빙으로 수행될 때 데이터 타이밍도이다.
도 8a은 본 발명의 실시 예에 따른 분산기의 인터리빙을 예시적으로 설명하기 위한 도면이다.
도 8b은 본 발명의 실시 예에 따른 분산기의 N 인터리빙을 예시적으로 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 DDI를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 DDI를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 모바일 DDI를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 디스플레이 데이터의 처리 방법을 예시적으로 보여주는 흐름도이다.
도 13은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블록도이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.

도 1은 본 발명에 따른 디스플레이 시스템(10)을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 디스플레이 시스템(10)은 어플리케이션 프로세서(application processsor; 이하 'AP', 12), 디스플레이 드라이버 집적회로(display driver integrated circuit; 이하 'DDI', 14), 및 디스플레이 패널(display panel; DP, 16)을 포함한다.

AP(12)는 디스플레이 시스템(10)의 전반적인 동작을 제어하고, 클록(ECLK)에 응답하여 디스플레이 데이터를 갖는 데이터 패킷들(data packets) 입출력 한다. 여기서 데이터 패킷은, 디스플레이 데이터, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 활성화 신호(DE) 등을 포함할 수 있다.

DDI(14)는 모바일 인터페이스를 통하여 AP(12)로부터 데이터 패킷들을 입력받고, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 활성화 신호(DE), 디스플레이 데이터(RGB Data) 및 클록(PCLK)을 출력한다. 여기서, 모바일 인터페이스는 MIPI(mobile industry processor interface), MDDI(mobile display digital interface), CDP(compact display port), MPL(mobile pixel link), CMADS(current mode advanced differential signaling) 등과 같은 고속의 직렬 인터페이스(high speed serial interface)일 수 있다. 아래에서는 설명의 편의를 위하여 DDI(14)는 MIPI 방식에 따라 인터페이싱을 수행한다고 가정하겠다.

DDI(14)는 AP(12)와의 고속 직렬 인터페이스 위하여 그래픽 메모리(graphic memory; GRAM)을 내장할 수 있다. 여기서 GRAM은 소비 전류 감소, 제품 발열 감소, AP(12)의 부하 감소시킬 수 있다 GRAM은 AP(12)로부터 입력된 디스플레이 데이터를 쓰고(write), 쓰여진 데이터를 스캔 동작(scan operation)을 통하여 출력한다. 실시 예에 있어서, GRAM은 듀얼 포트 DRAM으로 구현될 수 있다.

또한, DDI(14)는 AP(12)와의 고속 직렬 인터페이스(high speed serial interface) 위하여 그래픽 메모리(graphic memory; GRAM)를 사용하지 않고 데이터 패킷을 버퍼링을 해두었다가 디스플레이 데이터를 출력할 수 있다. 아래에서는 설명의 편의를 위하여 DDI(14)는 GRAM을 이용한다고 가정하겠다.

디스플레이 패널(16)은 DDI(14)의 제어에 따라 디스플레이 데이터를 프레임(frame) 단위로 디스플레이 한다. 디스플레이 패널(16)은, 유기 발광 표시 패널(organic light emitting display panel; OLED), 액정 표시 패널(liquid crystal display panel; LCD), 플라즈마 표시 패널(plasma display panel; PDP), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel) 중 어느 하나일 수 있다. 한편, 본 발명의 디스플레이 패널(16)은 이것들에 제한되지 않을 것이다.

본 발명의 디스플레이 시스템(10)은 GRAM을 이용하는 DDI(14)를 구비함으로써, 고속 인터페이스에 적합하다.

도 2는 본 발명의 실시 예에 따른 데이터 패킷을 예시적으로 보여주는 도면이다. 도 2에 도시된 데이터 패킷은 디스플레이 패널(16)에 수평 방향으로 디스플레이 하기 위한 데이터이다. 데이터 패킷은, 수평 동기 시작 패킷(HSA; horizontal speed action), 수평 백 포치 패킷(HBP; horizontal back porch), 수평 활성 구간 패킷(HACT; horizontal active), 수평 프론트 포치 패킷(HFP; horizontal front porch)을 포함한다. 하지만, 본 발명의 데이터 패킷은 여기에 제한되지 않을 것이다.

DDI(14, 도 1 참조)는 수평 방향으로 디스플레이하기 위한 데이터 패킷을 입력 받아 데이터 활성화 신호(DE), 수평 동기 신호(Hsync), RGB 데이터(D[23:0]), 클록(PCLK)을 출력할 것이다. 여기서 클록(PCLK)은 AP(12)로부터 입력된 클록(도 1의 ECLK)일 것이다.

도 2에서는 수평 방향으로 디스플레이 되는 데이터 패킷을 도시하지만, 수직 방향으로 디스플레이 되는 데이터 패킷도 유사할 것이다.

도 3은 본 발명의 실시 예에 따른 디스플레이 타이밍도를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 디스플레이 타이밍도는 다음과 같다. 도 2에서 디스플레이 되는 1 프레임을 나타낸다.

수평 방향으로 수평 동기 신호(Hsync)를 기준으로, 수평 응답 속도(HSA; horizontal speed action), 수평 백 포치(HBP; horizontal back porch), 수평 활성 구간(HACT; horizontal active), 수평 프론트 포치(HFP; horizontal front porch)가 포함된다.

수직 방향으로 수평 동기 신호(Vsync)를 기준으로, 수직 응답 구간(VSA; vertical speed action), 수직 백 포치(VBP; vertical back porch), 수직 활성 구간(VACT; vertical active), 수직 프론트 포치(VFP; vertical front porch)가 포함된다.

디스플레이 패널(16, 도 1 참조)의 해상도에 따라 디스플레이 상술 된 타이밍 값들은 다양하게 결정될 수 있다.

아래에서는 설명의 편의를 위하여 AP(12)와 DDI(14) 사이에 MIPI 방식에 따라 데이터 패킷들이 입출력 된다고 가정하겠다.

도 4는 본 발명에 따른 MIPI 데이터 입력도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, MIPI 4 레인(lane) 규격을 통한 디스플레이 데이터가 입력된다. MIPI 규격에서는 1Gbps의 주파수로 AP(12)로부터 DDI(14)로 데이터 패킷들(MIPI DATA[7:0], MIPI DATA[15:8], MIPI DATA[23:16], MIPI DATA[31:24])이 입력된다. 이를 바이트 단위로 환산하면, 125 MHz의 외부 클록(MIPI CLK)을 통해 입력된다. 1 바이트 클록, 즉, 125MHz (= 8ns) 간격으로 총 32(8×4) 비트의 디스플레이 데이터가 입력된다. 또한, 3 클록(MIPI CLK, 도 1에 도시된 PCLK) 마다 2개의 픽셀 데이터(PD[23:0], PD[47:24])가 입력된다. 여기서 픽셀 데이터는 1 바이트의 R(red) 데이터, 1 바이트의 G(green) 데이터, 1 바이트의 B(blue) 데이터로 구성된다.

도 5는 본 발명의 개념을 설명하기 위한 도면이다. 도 5를 참조하면, 본 발명의 실시 예에 따른 DDI(100)는 분산기(distributor, 120), 복수의 선입선출 메모리들(FIFO, 141~14N, N은 2 이상의 정수), 및 복수의 그래픽 메모리들(GRAM, 161~16N)을 포함한다.

분산기(120)는 외부 클록(MIPI CLK)에 응답하여 24 비트의 디스플레이 데이터(혹은, 픽셀 데이터)를 입력받고, 입력된 디스플레이 데이터를 N 개로 인터리빙(interleaving) 한다(이하, 'N 인터리빙한다'고 함). 여기서 N 인터리빙은 인접한 디스플레이 데이터를 N개의 서로 다른 물리적 위치에 저장시킴으로써 여러 곳에서 접근할 수 있도록 하는 것이다. 한편, 인터리빙에 대한 자세한 것은 이 출원의 참고 문헌으로 결합된 미국 공개 특허 US 2011/0157200에서 설명될 것이다.

또한, 본 발명의 분산기(120)가 24 비트의 디스플레이 데이터를 입력 받는다는 것에 제한되지 않을 것이다. 분산기(120)는 M(M은 2 이상의 정수) 비트 디스플레이 데이터를 입력 받을 수 있다. 실시 예에 있어서, 분산기(120)는 캐쉬 메모리(cache memory)로 구현되거나, DMA(direct memory access)로 구현될 수 있다.

한편, 분산기(120)는 제 1 주파수(fa)로 디스플레이 데이터를 입력 받고, 제 2 주파수(fb)로 인터리빙된 디스플레이 데이터를 출력할 것이다. 여기서 제 1 주파수(fa)는 외부 클록(MIPI CLK)의 주파수이고, 제 2 주파수(fb)는 제 1 주파수(fa)를 N으로 나눈 값(fa/N)보다 동일하거나 높을 것이다.

선입선출 메모리들(141~14N) 각각은, 외부 클록(MIPI CLK)에 응답하여 24 비트의 인터리빙된 디스플레이 데이터를 저장한다. 또한, 선입선출 메모리들(141~14N) 각각은, 내부 클록(OSC CLK)에 응답하여 24 비트의 디스플레이 데이터(혹은, 픽셀 데이터)를 출력한다. 여기서 내부 클록(OSC CLK)의 주파수는 외부 클록(MIPI CLK)의 주파수보다 낮다. 따라서, 선입선출 메모리들(141~14N) 각각은 비동기 선입선출 메모리로 이용될 것이다.

한편, 선입 선출 메모리들(141~14N) 각각은 제 2 주파수(fb)로 인터리빙된 디스플레이 데이터를 저장하고, 제 3 주파수(fc)로 저장된 디스플레이 데이터를 출력할 것이다. 여기서 제 3 주파수(fc)는 제 1 주파수(fa)보다 낮고, 제 2 주파수(fb)보다 높을 것이다. 즉, 선입 선출 메모리들(141~14N)로부터 디스플레이 데이터를 읽는 속도가 선입 선출 메모리들(141~14N)에 디스플레이 데이터를 쓰는 속도보다 빠를 것이다. 이는, 선입 선출 메모리들(141~14N) 각각에 디스플레이 데이터가 채워지기 전에 저장된 디스플레이 데이터를 인출하는 조건을 만족시킬 것이다.

실시 예에 있어서, 선입선출 메모리들(141~14N) 각각은, 플립 플롭(flip-flop)으로 구현되거나, 에스램(SRAM)으로 구현되거나, 듀얼 포트의 에스램으로 구현될 수 있다.

그래픽 메모리들(161~16N) 각각은 선입선출 메모리들(141~14N) 각각으로부터 출력되는 24 비트의 디스플레이 데이터를 내부 클록(OSC CLK)에 응답하여 쓴다. 또한, 그래픽 메모리들(161~16N) 각각은 저장된 24 비트의 디스플레이 데이터를 내부 클록(OSC CLK)에 응답하여 스캔한다.

실시 예에 있어서, 그래픽 메모리들(161~16N) 각각은 디램(DRAM)으로 구현되거나, 듀얼 포트의 디램으로 구현될 수 있다.

정리하면, 그래픽 메모리들(161~16N) 각각은 내부 클록(OSC CLK)에 응답하여 쓰기 동작과 스캔 동작을 모두 수행할 수 있다. 따라서, 그래픽 메모리들(161~16N)의 클록 도메인이 내부 클록(OSC CLK)으로 통일될 수 있다.

한편, 그래픽 메모리들(161~16N) 각각은 어드레스의 1 차원/2차원 배열을 통해 쓰기 동작의 억섹스 혹은 스캔 동작의 억세스가 가능하도록 구현될 것이다.

도 6은 도 5에 도시된 그래픽 메모리들(161~16N) 각각의 쓰기/스캔 동작의 타이밍도를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 내부 클록(OSC CLK)에 응답하여 쓰기 동작과 스캔 동작이 수행된다. 예를 들어, 내부 클록(OSC CLK)의 라이징 엣지(rising edge)에 응답하여 쓰기 동작이 수행되고, 내부 클록(OSC CLK)의 폴링 엣지(falling edge)에 응답하여 스캔 동작이 수행된다. 도 6에 도시된 바와 같이, 스캔 동작은, 세 번의 쓰기 동작이 수행된 후, 한번 수행될 수 있다.

일반적인 그래픽 메모리의 동작에서는 특정 어드레스에 쓰기 및 스캔 혹은 스캔 및 읽기 명령이 동시에 입력될 때 정상적인 쓰기/스캔/읽기 동작을 수행하기 위하여 중재 회로(arbitration circuit)를 이용한다. 하지만, 이러한 중재 회로는 쓰기 클록과 스캔 클록이 제한 됨으로써, 그래픽 메모리의 최대 주파수에 한계로 작용하고 있다. 또한, 각각의 그래픽 메모리마다 중재 회로를 구비해야 됨으로써, 그래픽 메모리의 크기가 증가되는 문제점이 있다. 게다가, WXGA급 이상의 초고해상도 디스플레이 구동을 위해서는 하나의 프레임 당 4M 비트 이상의 디스플레이 데이터가 DDI로 입력되지만(예를 들어, 1Gbps/lane), 그래픽 메모리 자체의 최대 동작 주파수가 이를 감당할 수도 없다.

반면에, 본 발명에 따른 DDI(100)는 도 6에 도시된 바와 같이 디스플레이 데이터에 대한 읽기 동작을 제거하였다. 본 발명은 이러한 읽기 동작을 대신하여 스캔 동작에 따른 스캔 데이터를 변환함으로써, 변환된 데이터를 외부의 호스트의 읽기 요청에 응답하여 전송하도록 구현될 것이다. 이로써, 본 발명의 DDI(100)는 그래픽 메모리의 최대 동작 주파수에 한계 및 그래픽 메모리의 크기에 주요한 영향을 주었던 중재 회로를 제거할 수 있다.

또한, 본 발명에 따른 DDI(100)는 도 5에 도시된 바와 같이, 쓰기 클록과 스캔 클록을 하나의 내부 클록(OSC CLK)로 통일함으로써, 그래픽 메모리들(161~16N)를 구동시키는 클록을 내부 클록(OSC CLK)으로 통일시킨다. 결과적으로, 초고해상도 디스플레이 구동을 위해 입력되는 고속의 디스플레이 데이터를 그래픽 메모리들(161~16N)이 최대 동작 주파수로 감당할 수 있다.

도 7은 본 발명의 실시 예에 따라 인터리빙으로 수행될 때 데이터 타이밍도 예시적으로 보여주는 도면이다. 도 7을 참조하면, WXGA급 이상(Full HD급 대응가능)의 초고해상도 디스플레이에서 고속 직렬 인터페이스(high speed serial interface의 표준형태인 MIPI 4Lane, 1Gbps(약 125MHz) 조건에서의 입력 데이터 타이밍도이다. 입력 데이터 주파수 조건을 만족시키기 위해서, 적어도 8 인터리빙 방식이 적용될 것이다. 즉, 도 7에 도시된 바와 같이, 6 외부 클록(6 MIPI CLK) 동안에 8개의 픽셀 데이터가 분산기(120)에 입력될 것이다. 여기서 한 픽셀 데이터는 24 비트 데이터로 구성된다.

분산기(120)는 입력된 8개의 픽셀 데이터 각각을 6 외부 클록(MIPI CLK) 동안에 인버리빙시켜 8개의 선입 선출 메모리들(141, ..., 148) 각각에 저장시킨다. 그리고 선입 선출 메모리들(141, ..., 148) 각각은 1 내부 클록(1 OSC CLK) 동안에 저장된 픽셀 데이터를 출력할 것이다. 즉, 선입선출 메모리들(141~14N) 각각의 쓰기 속도(fb)는 48ns이다. 선입선출 메모리들(141, ..., 148) 각각의 읽기 속도(fc)는 그것의 쓰기 속도(fb)보다 빠를 수 있다. 예를 들어 선입선출 메모리들(141, ..., 148) 각각의 읽기 속도(fc)는 대략 30ns일 수 있다. 여기서 선입선출 메모리들(141, ..., 148) 각각의 읽기 속도(fc)는 그래픽 메모리들(161~16N, 도 5 참조) 각각의 쓰기 속도이다.

본 발명의 실시 예에 따른 DDI(100)는 종래의 그래픽 메모리에서 중재 회로를 제거하기 위해서 선입선출 메모리들(141~148)을 이용한다. 이로써, 본 발명은 그래픽 메모리들(161~16N) 각각에서 외부 클록(MIPI CLK)을 사용하지 않고 DDI(100, 도 5 참조)의 오실레이터에 발생된 내부 클록(OSC CLK)을 이용하여 픽셀 데이터를 저장시킬 수 있다. 즉, 본 발명의 그래픽 메모리들(161~16N) 각각은 입출력 동작(쓰기 동작/스캔 동작)에 사용되는 클록을 내부 클록(OSC CLK)로 통일시킬 수 있다.

도 8a은 본 발명의 실시 예에 따른 분산기(120)의 인터리빙을 예시적으로 설명하기 위한 도면이다. 도 8을 참조하면, 분산기(120)는 8 인터리빙을 수행한다. 8 인터리빙을 수행하기 위하여 총 32개의 그래픽 메모리의 블록들(0~31)이 포함되고, 4개의 메모리 블록들을 그룹화시켜 8개의 그룹들(GRAM1~GRAM8)로 구성된다.

분산기(120)는, 도 8에 도시된 바와 같이, 0번째 메모리 블록부터 31번째 메모리 블록까지 순차적으로 억세스(예를 들어, 쓰기 동작)함으로써 8 인터리빙을 수행한다.

한편, 본 발명의 분산기(120)가 8 인터리빙을 수행하는 것에 제한되지 않을 것이다. 본 발명의 분산기(120)는 복수의 그래픽 메모리의 블록들을 소정의 개수씩 N개로 그룹화시키고, 그룹화된 N개의 그룹들을 순차적으로 억세스하는 N 인터리빙을 수행할 수 있다.

도 8b는 본 발명의 다른 실시 예에 다른 분산기(120)의 N 인버리빙을 예시적으로 보여주는 도면이다. 도 8b를 참조하면, 복수의 그래픽 메모리들(GRAM1~GRAMN)들 각각은 복수의 메모리 블록들을 포함하고, 분산기(120)는 메모리 블록들을 N번마다 한번 씩 정해진 순서에 따라 억세스할 것이다.

도 9는 본 발명의 실시 예에 따른 DDI(200)를 예시적으로 보여주는 도면이다. 도 9를 참조하면, DDI(200)는 MIPI 래퍼(212), 슬라이스 변환기(214), 분산기(220), 오실레이터(230), 선입선출 메모리들(241~248), 그래픽 메모리들(261~268), 타이밍 제어기(270), 스캔 제어기(272), 제 1 및 제 2 데이터 병합기들(281, 282) 및 이미지 데이터 처리 블록(290)을 포함한다.

MIPI 래퍼(212)는 고속 직렬 인터페이스에 따라 디스플레이 데이터를 입력받고, 외부 클록(MIPI CLK)에 응답하여 32 비트의 디스플레이 데이터를 출력한다. 여기서 외부 클록(MIPI CLK)의 주파수(fa)는 125 MHz일 수 있다. MIPI 래퍼(212)는 명령어 모드 및 비디오 모드를 포함할 수 있다.

슬라이스 변환기(214)는 MIPI 래퍼(212)로부터 출력된 디스플레이 데이터를 입력 받아 외부 클록(MIPI CLK)에 응답하여 48 비트의 디스플레이 데이터, 즉 2 픽셀 데이터로 변환한다.

분산기(220)는 슬라이스 변환기(214)로부터 변환된 48 비트의 디스플레이 데이터를 입력 받아 N 인터리빙을 수행한다. 여기서는 설명의 편의를 위하여 8 인터리빙을 수행한다고 하겠다.

오실레이터(230)는 내부 클록(OSC CLK)를 발생한다.

선입선출 메모리들(241~248) 각각은 분산기(220)로부터 인터리빙된 24 비트의 디스플레이 데이터를 저장하기 위하여 주파수(fb≥ fa/8; 예를 들어, 20.8MHz)로 쓰기 동작을 수행한다. 또한, 선입선출 메모리들(241~248) 각각은 저장된 데이터를 출력하기 위하여 20.8 MHz 보다 큰 주파수(fc (> fb))로 읽기 동작을 수행한다. 그래픽 메모리들(261~268) 각각은 쓰기 동작에서 선입선출 메모리들(241~248) 각각으로부터 출력된 24 비트의 디스플레이 데이터를 내부 클록(OSC CLK)에 응답하여 저장한다. 여기서 내부 클록(OSC CLK)의 주파수(fc)는 20.9 MHz 이상일 수 있다. 즉, 그래픽 메모리들(261~268) 각각의 쓰기 동작의 속도는 20.9 MHz 이상일 수 있다.

그래픽 메모리들(261~268) 각각은 복수의 메모리 블록들을 포함하고, 그래픽 메모리들은 신호들(데이터 신호, 명령어 신호, 어드레스 신호 등)을 공유한다. 예를 들어, 제 1 그래픽 메모리(261)는 4개의 메모리 블록들(0, 8, 16, 24)을 포함하고, 메모리 블록들(0, 8, 16, 24)는 신호들을 공유한다.

그래픽 메모리들(261~268) 각각은 스캔 동작에서 메모리 블록들(0~31)로부터 24 비트의 디스플레이 데이터를 내부 클록(OSC CLK)에 응답하여 출력한다. 타이밍 제어기(270)는 그래픽 메모리들(261~268) 각각의 쓰기 동작 혹은 스캔 동작을 제어하기 위한 신호들을 발생한다.

실시 예에 있어서, 그래픽 메모리들(261~268) 각각의 스캔 동작의 주파수(fd)는 쓰기 동작의 주파수(fc)와 관련하여 이미지의 페이딩(fading)이 발생하지 않도록 결정될 것이다.

스캔 제어기(272)는 타이밍 제어기(270)로부터 제어 신호들을 입력 받아 그래픽 메모리들(261~268) 각각의 스캔 동작을 제어한다.

제 1 및 제 2 데이터 병합기들(281, 282) 각각은 그래픽 메모리들(261~268) 중 어느 두 개로부터 출력되는 24 비트의 디스플레이 데이터를 2 픽셀 데이터로 병합한다. 이미지 데이터 처리 블록(290)은 제 1 및 제 2 데이터 병합기들(281, 282)로부터 출력되는 2 픽셀 데이터를 저장한다. 이미지 데이터 처리 블록(290)은 콘텐츠 자동 밝기 제어기(contents based automatic brightness controller)이거나 소스 드라이버 블록의 쉬프트 래치일 수 있다. 저장된 2 픽셀 데이터는 디스플레이를 위해 사용될 것이다.

본 발명에 따른 DDI(200)는 디스플레이 데이터를 8 인터리빙하고, 인터리빙된 디스플레이 데이터를 선입선출 메모리들(241~248)을 통하여 그래픽 메모리들(261~268)에 저장할 수 있다.

도 9에서 이미지 데이터 처리 블록(290)은 2 픽셀 데이터 단위로 디스플레이 데이터를 처리한다. 그러나 본 발명에 여기에 제한될 필요는 없다. 이미지 데이터 처리 블록(290)은 4 픽셀 데이터 단위로 디스플레이 데이터를 처리할 수도 있다.

도 10은 본 발명의 다른 실시 예에 따른 DDI(300)를 예시적으로 보여주는 도면이다. 도 10을 참조하면, DDI(300)는 MIPI 래퍼(312), 슬라이스 변환기(314), 분산기(320), 선입선출 메모리들(341~348), 그래픽 메모리들(361~368), 타이밍 제어기(370), 스캔 제어기(372), 및 이미지 데이터 처리 블록(390)을 포함한다. DDI(300)는, 도 9에 도시된 DDI(200)과 비교하여 데이터 병합기들(281, 282)가 제거되고, 4 픽셀 데이터 단위로 처리되는 이미지 데이터 처리 블록(390)을 포함하는 것을 제외하고 그 외의 구성들은 동일하게 구현될 것이다.

도 11은 본 발명의 실시 예에 따른 모바일 DDI(400)를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 모바일 DDI(400)는 MIPI 래퍼(412), 버스 제어기(415), 어드레스 카운터(416), 오실레이터(430), 분산기(430), 선입선출 메모리들(441~448), 그래픽 메모리들(461~468), 타이밍 제어기(470), 스캔 제어기(472), 이미지 데이터 처리 블록(490)을 포함한다. 모바일 DDI(400)는 도 9에 도시된 DDI(200)와 비교하여 슬라이스 변환기(314)가 버스 제어기(415) 및 어드레스 카운터(416)로 구체화 된 것이다.

버스 제어기(415)는 MIPI 래퍼(412)로부터 디스플레이 데이터를 입력받고, 데이터 활성화 신호(DE[1:0]) 및 클록(PCLK)에 응답하여 픽셀 데이터(PD[47:0])을 출력한다. 여기서 클록(PCLK)은 외부 클록(MIPI CLK)이다.

어드레스 카운터(416)는 클록(PCLK) 및 데이터 활성화 신호(DE[1:0])을 입력아 어드레스들(DAD1, DAD2)을 출력한다.

분산기(420)는 어드레스 카운터(418)로부터 어드레스들(DAD1, DAD2)을 입력받고, 버스 제어기(416)로부터 클록(PCLK), 데이터 활성화 신호(DE[1:0]), 픽셀 데이터([47:0])을 입력받고, 입력된 어드레스들(DAD1, DAD2)에 대응하는 선입선출 메모리들(FIFO1~FIFO8, 441~448))로 실시간으로 입력되는 픽셀 데이터(PD[47:0])를 저장시킨다. 즉, 분산기(420)는 픽셀 데이터(PD[47:0])을 8 인터리빙하고, 인터리빙된 픽셀 데이터(PD[47:0])를 선입선출 메모리들(441~448)에 저장시킨다.

선입선출 메모리들(441~448) 각각은, 쓰기 활성화 신호(WEN)에 응답하여 어드레스(WAD), 1 바이트의 데이터(D8)를 출력한다. 여기서 쓰기 활성화 신호(WEN)는 도 6에 설명된 바와 같이 내부 클록(OSC CLK)에서 라이징 엣지를 이용할 수 있다. 어드레스(WAD)는 대응하는 GRAM의 메모리 블록을 지시하는 값이다.

그래픽 메모리들(461~468) 각각은 스캔 활성화 신호(SEN)에 응답하여 어드레스(SAD)에 대응하는 메모리 블록에 대한 스캔 동작을 수행하고, 출력 활성화 신호(OEN)에 응답하여 스캔된 데이터(DO_1[23:0)~DO_4[23:0])을 출력한다. 여기서 스캔 활성화 신호(SEN)는 도 6에 도시된 바와 같이 내부 클록(OSC CLK)의 폴링 엣지를 이용할 수 있다.

타이밍 제어기(470)는 클록 카운터 신호(CLKCNT) 및 라인 카운터 신호(LINECNT)를 발생한다.

스캔 제어기(472)는 클록 카운터 신호(CLKCNT) 및 라인 카운터 신호(LINECNT)에 응답하여 스캔 활성화 신호(SEN), 어드레스(ADD) 및 출력 활성화 신호(OEN)를 발생한다.

스캔 제어기(472)는 이미지 데이터 처리 활성화 신호(IP_DE), 수평/수직 동기 신호들(IP_Hsync, IP_Vsync) 및 제 1 및 제 2 디스플레이 데이터(IP_DATA0, IP_DATA1)로 출력한다. 여기서 제 1 및 제 2 디스플레이 데이터(IP_DATA0, IP_DATA1)은 그래픽 메모리들(461~468)로부터 스캔된 데이터이다.

이미지 데이터 처리 블록(490)은 이미지 데이터 처리 활성화 신호(IP_DE)에 응답하여 제 1 및 제 2 디스플레이 데이터(IP_DATA0, IP_DATA1)를 2 픽셀 데이터 단위로 처리한다.

본 발명의 모바일 DDI(400)는 8 인터리빙으로 쓰기 동작을 수행하고 4 인터리빙으로 스캔 동작을 수행하는 그래픽 메모리들(461~468)을 구비함으로써, 고속으로 데이터를 처리할 수 있다.

도 12는 본 발명의 실시 예에 따른 디스플레이 데이터의 처리 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 12를 참조하면, 디스플레이 데이터 처리 방법은 다음과 같다.

선입선출 메모리들을 통하여 2n(n의 2 이상의 정수) 인터리빙에 의해 디스플레이 데이터를 그래픽 메모리들에 쓰여진다(S110). 그래픽 메모리들로부터 n 인터리빙에 의해 디스플레이 데이터를 스캔 된다(S120). 스캔된 디스플레이 데이터가 소정의 픽셀 데이터 단위로 처리된다(S130).

본 발명에 따른 디스플레이 데이터 처리 방법은 인터비링 방식으로 동시에 쓰기 동작과 스캔 동작을 수행함으로써, 고속으로 디스플레이 데이터를 처리할 수 있다.

본 발명에 따른 DDI는 디스플레이 데이터를 저장하는 그래픽 메모리의 최대 동작 주파수에 한계를 주고, 그래픽 메모리의 크기 증가에 많은 영향을 주었던 중재 회로를 제거할 수 있다.

본 발명에 따른 DDI는 Full HD(1080x1920 또는 1920x1080)급을 포함하는 WXGA(800x1280)급 이상의 초고해상도 Display에서 입력 Data의 주파수 상승에 관계없이 선입선출 메모리를 추가하는 것으로 DDI의 최대 동작 주파수를 높일 수 있다.

본 발명에 따른 DDI는 선입선출 메모리들에 의해 그래픽 메모리의 입력 데이터를 인터리빙 할 수 있고, 물리적인 레이아웃 측면에서도 각 메모리 블록을 고객이 요구하는 칩 크기에 맞게 능동적으로 배치시킬 수 있다.

본 발명에 따른 DDI는 8 인터리빙 회로 및 선입선출 메모리에 의한 클록 도메인을 변경함으로써 상대적 낮은 속도 구동을 통해 디스플레이 소비 전류를 감소시킬 수 있다.

한편, 본 발명의 기술 사상은 DDI(예를 들어, MIPI DCS command mode)에 제한되지 않을 것이다. 본 발명은 호스트(예를 들어, 어플리케이션 프로세서)에 이미지 데이터를 저장하는 프레임 버퍼 및 이미지 데이터를 처리하는 타이밍 제어기를 포함하는 구조(예를 들어, MIPI DSI video mode)에서도 적용 가능하다. 본 발명은 이미지 데이터를 인터리빙하고, 인터리빙된 이미지 데이터를 처리하는 그래픽 메모리를 포함하는 어떠한 장치에도 적용가능하다.

도 13은 본 발명의 실시 예에 따른 디스플레이 시스템을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 데이터 처리 시스템(1000)은 디스플레이 드라이버 집적 회로(1100), 디스플레이 패널(1200), 터치 스크린 제어기(1300), 터치 스크린(1400), 이미지 프로세서(1500), 호스트 제어기(1600)를 포함한다.

데이터 처리 시스템(1000) 내부에서, 디스플레이 드라이버 집적 회로(1100)는 디스플레이 패널(1200)에 디스플레이 데이터를 제공하도록 구현되고, 터치 스크린 제어기(1300)는 디스플레이(1200)에 겹치는 터치 스크린(1400)에 연결되고, 터치 스크린(1400)로부터 감지 데이터를 입력 받도록 구현될 것이다. 본 발명의 실시 예에 따른 디스플레이 드라이버 집적 회로(1100)는 도 1 내지 도 12에서 설명된 디스플레이 데이터 처리 방법으로 구현될 것이다. 호스트 제어기(1600)는 어플리케이션 프로세서 혹은 그래픽 카드일 수 있다.

본 발명의 데이터 처리 시스템(1000)은 모바일 폰(갤럭시S, 갤럭시 노트, 아이폰, 등), 태블릿 PC(갤럭시 탭, 아이패드 등)에 적용가능하다.

본 발명의 실시 예들은 마더보드를 사용함으로써 상호 접속된 적어도 하나의 마이크로칩 혹은 집적 회로, 하드웨어 로직, 메모리 장치에 의해 저장되고, 마이크로프로세서에 의해 실행되는 소프트웨어, 펌웨어, ASIC(application specific integrated circuit) 혹은 FPGA(field programmable gate array)로서 구현되거나, 이것들의 임의의 조합에 의해 구현될 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

10: 디스플레이 시스템
12: 어플리케이션 프로세서
14, 100, 200, 300, 400: DDI
16: 디스플레이 패널
120: 분산기
141~14N: 선입선출 메모리
161~16N: 그래픽 메모리
MIPI CLK: 외부 클록
OSC CLK: 내부 클록

Claims (38)

1. 제 1 주파수의 제 1 외부 클록에 응답하여 디스플레이 데이터를 수신하고, 상기 디스플레이 데이터를 N개로 인터리빙하고, 제 2 주파수의 제 2 외부 클록에 응답하여 상기 인터리빙된 디스플레이 데이터를 출력하는 분산기;
   상기 제 2 외부 클록에 응답하여 상기 분산기로부터 상기 인터리빙된 디스플레이 데이터를 모두 수신하고, 제 3 주파수의 내부 클록에 응답하여 상기 인터리빙된 디스플레이 데이터를 모두 출력하는 선입선출 메모리들; 및
   상기 선입선출 메모리들로부터 상기 인터리빙된 디스플레이 데이터를 수신하는 그래픽 메모리들을 포함하되,
   상기 제 2 주파수는 상기 제 1 주파수보다 낮고, 상기 제 1 주파수를 상기 N으로 나눈 주파수 이상인 디스플레이 드라이버 집적회로.
2. 제1 항에 있어서,
   상기 내부 클록의 주파수는 상기 제 1 외부 클록의 주파수보다 낮은 디스플레이 드라이버 집적회로.
3. 삭제
4. 제 1 항에 있어서,
   상기 제 2 주파수는 상기 선입선출 메모리들의 개수로 나누어진 상기 제 1 주파수 이상인 디스플레이 드라이버 집적회로.
5. 제 4 항에 있어서,
   상기 제 3 주파수는 상기 제 2 주파수보다 높고 상기 제 1 주파수보다 낮은 디스플레이 드라이버 집적회로.
6. 삭제
7. 제1 항에 있어서,
   상기 선입선출 메모리들의 개수는 상기 그래픽 메모리들의 개수와 동일한 디스플레이 드라이버 집적회로.
8. 제 1 항에 있어서,
   상기 분산기는 고속 직렬 인터페이스를 통하여 상기 디스플레이 데이터를 수신하는 디스플레이 드라이버 집적회로.
9. 제 1 항에 있어서,
   상기 내부 클록을 생성하는 오실레이터를 더 포함하는 디스플레이 드라이버 집적회로.
10. 제 1 주파수의 제 1 외부 클록에 응답하여 수신된 디스플레이 데이터를 N개로 인터리빙하고, 제 2 주파수의 제 2 외부 클록에 응답하여 상기 인터리빙된 디스플레이 데이터를 모두 출력하는 분산기;
    상기 분산기로부터 상기 인터리빙된 디스플레이 데이터를 모두 수신하고 상기 인터리빙된 디스플레이 데이터를 모두 출력하는 선입선출 메모리들; 및
    내부 클록에 응답하여 상기 선입선출 메모리들로부터 상기 인터리빙된 디스플레이 데이터를 수신하고, 상기 내부 클록에 응답하여 상기 인터리빙된 디스플레이 데이터를 출력하는 그래픽 메모리들을 포함하되,
    상기 제 2 주파수는 상기 제 1 주파수보다 낮고, 상기 제1 주파수를 상기 N으로 나눈 주파수 이상인 디스플레이 드라이버 집적회로.
11. 제 10 항에 있어서,
    상기 인터리빙된 디스플레이 데이터는 상기 내부 클록의 라이징 엣지에서 쓰기 활성화 신호에 따라, 상기 그래픽 메모리들에 입력되는 디스플레이 드라이버 집적회로.
12. 제 11 항에 있어서,
    상기 인터리빙된 디스플레이 데이터는 상기 내부 클록의 폴링 엣지에서 스캔 활성화 신호에 따라, 상기 그래픽 메모리들로부터 출력되는 디스플레이 드라이버 집적회로.
13. 제 12 항에 있어서,
    상기 쓰기 활성화 신호 및 상기 스캔 활성화 신호를 제어하는 타이밍 컨트롤러를 더 포함하는 디스플레이 드라이버 집적회로.
14. 제 10 항에 있어서,
    상기 인터리빙된 디스플레이 데이터가 상기 그래픽 메모리들에 입력되는 주파수는 상기 인터리빙된 디스플레이 데이터가 상기 그래픽 메모리들로부터 출력되는 주파수와 동일한 디스플레이 드라이버 집적회로.
15. 제 10 항에 있어서,
    상기 인터리빙된 디스플레이 데이터는 상기 제 2 외부 클록에 응답하여 상기 선입선출 메모리들에 입력되고, 상기 내부 클록에 응답하여 상기 선입선출 메모리들로부터 출력되는 디스플레이 드라이버 집적회로.
16. 제 15 항에 있어서,
    상기 내부 클록의 주파수는 상기 제 1 외부 클록의 주파수보다 낮은 디스플레이 드라이버 집적회로.
17. 제 10 항에 있어서,
    상기 그래픽 메모리들은 중재 회로들을 포함하지 않는 디스플레이 드라이버 집적회로.
18. 제 10 항에 있어서,
    상기 내부 클록을 생성하는 오실레이터를 더 포함하는 디스플레이 드라이버 집적회로.
19. 제 10 항에 있어서,
    상기 그래픽 메모리들 각각은 상기 선입선출 메모리들 중 대응되는 선입선출 메모리를 갖는 디스플레이 드라이버 집적회로.
20. 디스플레이 드라이버 집적회로의 데이터 처리 방법에 있어서:
    제 1 주파수의 제 1 외부 클록에 응답하여 디스플레이 데이터를 수신하는 단계;
    상기 디스플레이 데이터를 N개로 인터리빙하는 단계;
    제 2 주파수의 제 2 외부 클록에 응답하여 분산기로부터 선입선출 메모리들로 상기 인터리빙된 디스플레이 데이터를 쓰는 단계;
    내부 클록에 응답하여 상기 선입선출 메모리들로부터 그래픽 메모리들에 상기 인터리빙된 디스플레이 데이터를 쓰는 단계; 및
    상기 내부 클록에 응답하여 이미지 데이터 처리 블록에 상기 그래픽 메모리들의 상기 인터리빙된 디스플레이 데이터를 스캔하는 단계를 포함하되,
    상기 제 2 주파수는 상기 제 1 주파수보다 낮고, 상기 제 1 주파수를 상기 N으로 나눈 주파수 이상인 데이터 처리 방법.
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