KR101510452B1

KR101510452B1 - 그래픽 메모리의 데이터 라이트 제어 방법 및 그 장치

Info

Publication number: KR101510452B1
Application number: KR20080054764A
Authority: KR
Inventors: 배종곤; 임상훈; 정규영; 강원식; 신동혁; 박경립
Original assignee: 삼성전자주식회사
Priority date: 2008-06-11
Filing date: 2008-06-11
Publication date: 2015-04-10
Also published as: US20130278618A1; US8466923B2; US20150022540A1; KR20090128813A; US20090309889A1; US8854386B2

Abstract

그래픽 메모리의 데이터 라이트 제어 방법 및 이를 이용한 장치가 개시된다. 그래픽 메모리의 데이터 라이트 제어 방법 및 이를 이용한 장치는, 연속적으로 입력되는 데이터가 동일한 메모리영역에 시간적 또는 공간적으로 연속하여 라이트되지 않도록 제어한다. 데이터를 효율적으로 라이트함으로써, 그래픽 메모리의 라이트 대역폭을 증가시키고 그래픽 메모리 입력 클럭의 사이클 시간을 증가시켜, 그래픽 메모리의 데이터 라이트 속도를 향상시킬 수 있다.

그래픽 메모리, 버퍼, 래치, 메모리영역, 분리

Description

그래픽 메모리의 데이터 라이트 제어 방법 및 그 장치{Method and apparatus for controlling the data write in graphic memory}

본 발명에 따른 실시예는 그래픽 메모리의 데이터 라이트 제어 방법 및 이를 이용한 장치에 관한 것으로서, 보다 상세하게는 그래픽 메모리에 데이터를 효율적으로 라이트함으로써 억세스 시간(access time), 즉 라이트/리드 대역폭(write/read bandwidth)을 증가시킬 수 있는 그래픽 메모리의 데이터 라이트 제어 방법 및 장치에 관한 것이다.

일반적으로 모바일 장치에 사용되는 LCD(Liquid Crystal Display) 드라이버 IC(integrated circuit)는 외부의 호스트에서 비동기적으로 전송되는 클럭, 인에이블(enable) 신호, 및 데이터에 의해 디스플레이 작동을 수행한다. 이러한 비동기 인터페이스를 통해 입력되는 명령과 디스플레이 데이터는 드라이버 IC 내부의 그래픽 메모리에 실시간으로 라이트되고, 일정한 디스플레이 타이밍에 맞추어 소스 드라이버 및 게이트 드라이버에 전달되어 LCD 디스플레이 장치를 구동시킨다.

최근에는 동영상 화질 확보를 위한 요구가 증대하고 있으며, 따라서 그래픽 메모리로의 좀 더 빠른 디스플레이 데이터 업데이트가 요구되고 있다. 그러나, 종 래에 사용되는 그래픽 메모리의 데이터 억세스 방법은 이러한 최근의 요구를 만족시켜 주지 못한다.

도 1은 종래의 그래픽 메모리에서의 데이터 라이트 방법을 설명하기 위한 개념도이다.

도 1에 도시된 바와 같이, 종래 사용되는 그래픽 메모리의 억세스 방법은 데이터 입력 클럭(WRX)에 맞추어 미리 정해진 공간에 순차적으로 데이터(data[23:0])가 라이트된다.

그러나, 그래픽 메모리 데이터 라이트 속도를 빠르게 해야 하는 요구가 점점 더 커지고 있는 상황에서, 도 1에 도시된 종래의 방법으로는 그래픽 메모리의 최소 라이트 사이클 타임(write cycle time)으로 인해 그래픽 메모리 데이터의 라이트 속도를 증가시키는데 한계가 있다.

즉, 종래의 방법에서는 그래픽 메모리에 데이터를 라이트할 때, 인접 픽셀의 데이터를 동일 메모리의 인접한 저장영역에 연속적으로 라이트하므로 그래픽 메모리 자체의 라이트 사이클 속도 특성보다 더 빠르게 라이트할 수 없는 문제점이 있다.

예컨대, 1비트 데이터의 입력 속도가 500Mbps 일 때 필요한 데이터 라이트 속도가 62.5MHz임에도 불구하고 실제적으로는 최대 20MHz 정도만 구현되는 문제점이 있다.

최근에는 QVGA(Quarter Video Graphic Array)급 이상의 제품(예컨대, WQVGA(Wide Quarter Video Graphic Array), HVGA(Half Video Graphic Array), VGA(Video Graphic Array))에도 그래픽 메모리를 포함하는 드라이버 IC가 포함되어 있어, 점점 더 그래픽 메모리의 동작 속도를 높여야하는 필요성이 요구되고 있다.

본 발명에 따른 실시예는 상기 문제점을 해결하고자 안출된 것으로서, 본 발명의 목적은 그래픽 메모리의 라이트 속도를 향상시킬 수 있는 방법 및 장치를 제공하는 것이다.

상기의 과제를 해결하기 위한 그래픽 메모리의 데이터 라이트 제어 방법은, 제1 클럭에 응답하여 제1 입력데이터를 래치하는 단계; 및 제2 클럭에 응답하여 상기 제1 입력데이터를 제1 메모리영역에 라이트함과 동시에 상기 제1 입력데이터의 이후에 입력되는 제2 입력데이터를 상기 제1 메모리영역과 분리된 제2 메모리영역에 라이트하는 단계를 포함한다.

상기의 과제를 해결하기 위한 그래픽 메모리의 데이터 라이트 제어 방법은, 제1 입력데이터를 제1 메모리영역에 라이트하는 단계; 상기 제1 입력데이터의 이후에 입력되는 제2 입력데이터를 버퍼메모리에 저장하는 단계; 및 상기 제2 입력데이터의 이후에 입력되는 제3 입력데이터를 상기 제1 메모리영역과 분리된 제2 메모리영역에 라이트 할 때, 상기 버퍼메모리에 저장된 상기 제2 입력데이터를 상기 제1 메모리영역에 라이트하는 단계를 포함한다.

상기의 과제를 해결하기 위한 그래픽 메모리의 데이터 라이트 제어 방법은, 제1 클럭에 응답하여 제1 입력데이터를 제1 메모리영역에 라이트하는 단계; 및 제2 클럭에 응답하여 상기 제1 입력데이터 이후에 입력되는 제2 입력데이터를 상기 제1 메모리영역과 분리된 제2 메모리영역에 라이트하는 단계를 포함한다.

상기의 과제를 해결하기 위한 그래픽 메모리의 데이터 라이트 제어 장치는, 서로 분리된 복수 개의 메모리영역들을 포함하고 디스플레이를 위한 데이터가 저장되는 그래픽 메모리; 및 연속적으로 입력되는 데이터가 동일한 메모리영역에 시간적 또는 공간적으로 연속하여 라이트되지 않도록 제어하는 컨트롤러를 포함한다.

본 발명의 실시예에 따른 방법과 장치는, 데이터를 효율적으로 라이트함으로써 라이트 속도를 향상시킬 수 있다.

또한, 본 발명의 실시예에 따른 방법과 장치는, 종래의 디스플레이 드라이버 IC 설계에 사용되는 그래픽 메모리를 그대로 사용할 수 있어서, 추가적인 비용이 소비되지 않는다.

또한, 본 발명의 실시예에 따른 방법과 장치는, 종래의 디스플레이 드라이버 IC 설계를 그대로 이용하고, 데이터의 라이트 방법만을 제어하기 때문에 구현하기가 용이하다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조해야만 한다.

이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 이해하고 실시할 수 있도록 본 발명의 바람직한 실시예를 상세히 설명하도록 한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.

도 2a는 본 발명의 제1 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법의 일 예를 설명하기 위한 도면이고, 도 2b는 본 발명의 제1 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법의 다른 예를 설명하기 위한 도면이다.

본 발명의 제1 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법은, 먼저 입력되는 데이터를 래치하고, 이후에 입력되는 데이터와 상기 래치된 데이터를 동일한 시간 동안에 서로 분리된 메모리영역에 각각 라이트한다.

도 2a는 드라이버 IC에 포함된 그래픽 메모리가 2개의 메모리영역(GRAM1 및 GRAM2)으로 구현된 예를 나타내고, 도 2b는 4개의 메모리영역(GRAM1, GRAM2, GRAM3, 및 GRAM4)으로 구현된 예를 나타낸다. 드라이버 IC를 설계할 때에, 최적화된 메모리 배치를 위하여 2개 또는 4개 이상의 분리된 메모리 영역을 갖는 구조로서 그래픽 메모리가 구현될 수 있다.

도 2a 및 도 2b에 도시된 바와 같이, 디스플레이 데이터는 M비트(M은 자연수, 예컨대 M=24)의 크기를 갖는 데이터로서 예시되며, 외부의 호스트(host)로부터 순차적인 데이터 집합이 제공된다.

도 2a는 그래픽 메모리가 2개의 메모리영역(GRAM1 및 GRAM2)으로 구현된 경우를 예시하고 있으며, 따라서 제1 메모리영역(예컨대, GRAM1)에는 홀수 번째 데이터(1st Data, 3rd Data,..)가 라이트될 수 있고 제2 메모리영역(예컨대, GRAM2)에 는 짝수 번째 데이터(2nd Data, 4th Data,..)가 라이트될 수 있다.

데이터 입력 클럭(WRX)이 각각의 입력 데이터(Data[23:0])에 대해 입력된다. 종래에는 데이터 입력 클럭에 응답하여 그래픽 메모리의 인접 공간에 연속적으로 라이트를 수행함에 반해, 본 발명에 따른 실시예에서는 일정 기간 동안의 데이터를 래치한 후 다른 데이터를 라이트함과 동시에 상기 래치된 데이터들을 라이트한다.

예컨대 도 2a에서는, 제1 데이터(예컨대, 1st Data)가 입력되면 이를 바로 라이트하지 않고 다음 데이터(예컨대, 2st Data)가 입력될 때까지 상기 제1 데이터(예컨대, 1st Data)가 래치된다. 이때, 상기 제1 데이터(예컨대, 1st Data)는 래치 클럭(LATCH_CLK)에 응답하여 래치될 수 있다.

다음으로, 이후에 입력되는 제2 데이터(예컨대, 2nd Data) 및 상기 래치된 데이터(예컨대, 1st Data)가 동일한 시간에 그래픽 메모리에 라이트된다. 이때, 상기 제1 데이터(예컨대, 1st Data)와 상기 제2 데이터(예컨대, 2nd Data)는 서로 다른 메모리영역(GRAM1 및 GRAM2)에 라이트될 수 있다.

각 메모리영역(GRAM1 및 GRAM2)에 데이터를 라이트하기 위한 라이트 클럭(WCK1 및 WCK2)은 실질적으로 동일하거나 또는 상이할 수 있다. 상기 라이트 클럭(WCK1 및 WCK2)과 상기 데이터 입력 클럭(WRX)을 비교해 보면, 본 발명의 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법은 데이터 입력 속도를 절반으로 감소시킬 수 있는 효과가 있다.

도 2a에 도시된 바와 같이, WCK1 및 WCK2는 WRX가 2분주된 클럭 형태를 갖는 다. 그래픽 메모리에 입력되는 클럭의 사이클 타임(cycle time)을 더 증가시킴으로써, 상대적으로 그래픽 메모리의 입장에서는 데이터 및 클럭이 더 낮은 속도로 입력되는 것과 같은 효과를 얻을 수 있다. 즉, 그래픽 메모리의 대역폭을 2배로 늘려 종래의 그래픽 메모리의 라이트 속도를 2배로 향상시킬 수 있게 된다.

유사하게, 도 2b는 드라이버 IC에 포함된 그래픽 메모리가 4개의 메모리영역(GRAM1, GRAM2, GRAM3 및 GRAM4)으로 구현된 경우를 예시한다. 도 2a와 유사하게, 데이터 입력 클럭(예컨대, WRX)에 응답하여 각 데이터가 순차적으로 입력된다.

이때, 제1 메모리영역(예컨대, GRAM1)에는 4n+1번째 데이터(여기서, n은 자연수)가, 제2 메모리영역(예컨대, GRAM2)에는 4n+2번째 데이터가, 제3 메모리영역(예컨대, GRAM3)에는 4n+3번째 데이터가, 제4 메모리영역(예컨대, GRAM4)에는 4n번째 데이터가 라이트될 수 있다.

제1 데이터(1st), 제2 데이터(2nd), 및 제3 데이터(3rd)는 래치 클럭(예컨대, LATCH_CLK)에 응답하여 제4 데이터(4th)가 입력될 때까지 래치에 각각 래치되며, 상기 래치된 각 데이터(1st, 2nd, 및 3rd)는 상기 제4 데이터(4th)가 라이트되는 시간과 동일한 시간에 각각 서로 분리된 메모리영역(GRAM1, GRAM2, GRAM3 및 GRAM4)에 동시에 라이트된다.

도 2b의 예에서, 그래픽 메모리에는 4번째의 데이터마다 라이트가 수행되기 때문에, 각 메모리영역(GRAM1, GRAM2, GRAM3 및 GRAM4)의 라이트클럭(WCK1, WCK2, WCK3, 및 WCK4)은 상기 데이터 입력 클럭(예컨대, WRX)의 4분주 클럭 형태를 갖게 된다.

따라서, 도 2b의 예에서는 그래픽 메모리에 입력되는 클럭의 사이클 타임을 4배로 늘릴 수 있어서, 그래픽 메모리에 상대적으로 낮은 속도로 데이터가 입력되는 것과 동일한 효과를 가질 수 있다. 즉, 그래픽 메모리의 대역폭을 4배 증가시켜 종래의 그래픽 메모리 라이트 속도를 4배 향상시킬 수 있다.

도 2a 및 도 2b에서 유추할 수 있듯이, 그래픽 메모리를 N개의 메모리영역으로 분할하여 본 발명의 실시예에 따라 데이터를 라이트하면, 데이터 라이트 속도를 N배로 향상시킬 수 있게 된다.

도 2a 및 도 2b는 데이터를 가로쓰기 방법만을 이용하여 라이트하는 경우를 가정한 실시예이다. 그러나, 본 발명의 제1 실시예에 따르면, 서로 분리된 메모리영역에 라이트 되도록 입력데이터의 어드레스 신호를 매핑하므로, 데이터의 가로쓰기뿐만 아니라 세로쓰기도 가능하다. 따라서, 상기 그래픽 메모리에 데이터를 라이트하기 위해서는 가로쓰기 또는 세로쓰기 중에서 적어도 하나가 가능하도록 구현되어야 한다.

따라서, N배의 그래픽 메모리 라이트 속도 향상을 위해서는 가로 방향으로 N개와 세로방향으로 N개의 분리된 영역, 총 N²개의 그래픽 메모리영역이 필요하게 된다. 그러나, 데이터 라이트 방법을 좀더 효율적으로 제어하면, 필요한 메모리영역의 개수를 감소시킬 수 있다.

도 3a는 본 발명의 제1 실시예에 따른 방법을 이용하여 그래픽 메모리에 데이터를 라이트하는 일 예를 도시한 것이고, 도 3b는 본 발명의 제1 실시예에 따른 방법을 이용하여 그래픽 메모리에 데이터를 라이트하는 다른 예를 도시한 것이다.

본 명세서에서는 본 발명의 실시예들을 용이하게 설명하기 위해 QVGA(Quarter Video Graphic Array)급 이미지를 구현하는 것으로 예시적으로 기술하지만, 본 발명의 실시예가 이에 제한되는 것은 아니다.

상기 QVGA는 320×240의 크기를 갖으며, 소형 디스플레이 기기에서 사용할 수 있는 방식이다. 도 3a 및 도 3b는 320×60 크기를 갖는 4개의 메모리영역(GRAM1, GRAM2, GRAM3 및 GRAM4)으로서 QVGA급의 이미지를 구현하는 그래픽 메모리를 예시적으로 기술한다.

도 3a는 가로쓰기 방법을 이용한 경우에 데이터의 라이트 제어 방법을 설명하기 위한 도면이고, 도 3b는 세로쓰기 방법을 이용한 경우에 데이터의 라이트 제어 방법을 설명하기 위한 도면이다.

또한, 4개의 메모리영역들을 구비한 그래픽 메모리의 경우, QVGA급 드라이버 IC 구현시에 컨트롤 로직(control logic)을 중심으로 왼쪽에 2개의 메모리영역을 배치하고 나머지 2개의 메모리영역을 오른쪽에 배치할 수 있으며, 도 3a 및 도 3b는 어느 한쪽에 배치된 두 개의 메모리영역(GRAM1 및 GRAM2)만을 도시한 것이다.

도 3a에서, 각 메모리영역(GRAM1 및 GRAM2)은 320×60의 크기를 갖는다. 또한, 각 메모리영역(GRAM1 및 GRAM2)은 두 개의 세부블럭으로 분할된다.

첫번째 페이지 어드레스 픽셀들(1st Page Address Pixel)은 제1 메모리영역(예컨대, GRAM1) 중 상부서브블럭의 제1 라인 및 제2 메모리영역(예컨대, GRAM2) 중 상부서브블럭의 제1 라인에 라이트된다. 이때, 제1 데이터(예컨대, 1)를 먼저 래치하고, 제2 데이터(예컨대, 2) 및 상기 래치된 제1 데이터(예컨대, 1)를 동시에 각각 분리된 메모리영역(GRAM1 및 GRAM2)에 라이트한다. 이러한 방법으로 첫번째 페이지 어드레스 픽셀들(1st Page Address Pixel)을 구성하는 120개의 데이터(1 ~ 120)가 라이트된다.

다음으로, 두번째 페이지 어드레스 픽셀들(2st Page Address Pixel)은 제1 메모리영역(예컨대, GRAM1) 중 하부서브블럭의 제1 라인 및 제2 메모리영역(예컨대, GRAM2) 중 하부서브블럭의 제1 라인에 라이트된다. 이 경우는 상기 첫번째 페이지 어드레스 픽셀들(1st Page Address Pixel)과는 달리, 홀수번째 데이터(1,3,5...)가 제2 메모리영역(예컨대, GRAM2)에 라이트되고 짝수번째 데이터(2,4,6...)가 제1 메모리영역(예컨대, GRAM1)에 라이트되도록 어드레스 신호를 지정할 수 있다.

세번째 페이지 어드레스 픽셀들(3rd Page Address Pixel)은 제1 메모리영역(예컨대, GRAM1) 중 상부서브블럭의 제2 라인 및 제2 메모리영역(예컨대, GRAM2) 중 상부서브블럭의 제2 라인에 라이트되고, 네번째 페이지 어드레스 픽셀들(4th Page Address Pixel)은 제1 메모리영역(예컨대,GRAM1) 중 하부서브블럭의 제2 라인 및 제2 메모리영역(예컨대, GRAM2) 중 하부서브블럭의 제2 라인에 라이트된다.

도 3a과 유사하게, 도 3b의 각 메모리영역(GRAM1 또는 GRAM2)은 320×60의 크기를 갖는다. 또한, 각 메모리영역(GRAM1 또는 GRAM2)은 두 개의 서브블럭으로 분할된다.

세로쓰기를 할 경우에는 동일한 메모리영역(GRAM1 또는 GRAM2)에 데이터가 연속적으로 라이트되는 것을 피하기 위해, 대각선 방향으로 배치된 서브블럭들을 한 쌍으로 하여(예컨대, 제1 메모리영역(예컨대, GRAM1)의 상부서브블럭과 제2 메모리영역(예컨대, GRAM2)의 하부서브블럭)에 라이트할 수 있다.

예컨대, 첫번째 컬럼 어드레스 픽셀들(1st Column Address Pixel)은 제1 메모리영역(예컨대, GRAM1) 중 상부서브블럭의 제1 컬럼 및 제2 메모리영역(예컨대, GRAM2) 중 하부서브블럭의 제1 컬럼에 라이트된다.

이 경우에도 먼저 입력되는 제 1 데이터(예컨대, 1)를 제2 데이터(예컨대, 2)가 입력될 때까지 래치하고, 상기 래치된 제1 데이터(예컨대, 1)와 상기 제2 데이터(예컨대, 2)를 서로 분리된 메모리영역(GRAM1 및 GRAM2)에 각각 동시에 라이트한다.

유사하게, 두번째 컬럼 어드레스 픽셀들(2nd Column Address Pixel)은 제1 메모리영역(예컨대, GRAM1) 중 하부서브블럭의 제1컬럼 및 제2 메모리영역(예컨대, GRAM2) 중 상부서브블럭의 제1컬럼에 라이트된다.

도 3a 및 도 3b에 도시된 바와 같이 그래픽 메모리에 데이터를 효율적으로 라이트함으로써 메모리 라이트 속도를 향상시킬 수 있고, 분할되어야 하는 메모리영역의 개수를 감소시킬 수 있다.

도 4는 본 발명의 제1 실시예에 따른 방법을 구현하는 장치의 구성을 나타내는 블럭도이다.

도 4는 그래픽 메모리(30)가 4개의 메모리영역(31 ~ 34)을 포함하는 것으로 예시하였으며, 각 메모리영역(31 ~ 34)에 라이트된 데이터가 스캔 아웃(Scan Out)되어 소스드라이버(SOURCE DRIVER, 60)로 전달될 뿐만 아니라, 리드 클럭(RCK)에 의해 각 데이터가 리드되고 어드레스 신호가 리맵핑되어 피드백으로서 그래픽 메모리 컨트롤러(GRAM Controller, 10)에 제공될 수 있는 것으로 도시하였다.

외부의 호스트(host)로부터 디스플레이 데이터, 클럭 신호 등이 수신되면 그래픽 메모리 컨트롤러(10)에 의해 각 데이터의 어드레스 신호가 매핑된다.

종래의 방식에서는 상기 그래픽 메모리 컨트롤러가 입력되는 데이터의 순서대로 동일한 메모리 내의 인접 메모리 저장 영역에 라이트하였지만, 본 발명의 실시예에서는 연속된 데이터가 서로 다른 메모리영역(31 ~ 34)에 라이트되기 때문에 종래의 방식과는 상이한 방법으로 디스플레이 데이터의 어드레스 신호를 매핑한다.

상기 그래픽 메모리 컨트롤러(10)에 의해 데이터의 어드레스 신호 매핑이 완료되면, 라이트 클럭(WCK), 칩셀렉트신호(CSN), 디스플레이 데이터(Data[23:0]), 페이지 어드레스 신호(XA[6:0]), 컬럼 어드레스 신호(YA[8:0]), 및 래치 클럭(LATCH_CLK) 등이 다음 단의 메모리 매퍼(Memory Mapper, 20)로 전달된다.

상기 라이트 클럭(WCK)은 외부 호스트로부터 수신된 데이터 입력 클럭(WRX)에서 소정의 딜레이가 부가된 것이며, 두 신호 특징(예컨대, 주파수)은 실질적으로 동일하지만 상이할 수도 있다. 상기 WCK는 상기 메모리 매퍼(20)에서 각 메모리영역(31 ~ 34)에 입력되는 라이트 클럭(WCK1 ~ WCK4)으로 재형성될 수 있다.

상기 칩셀렉트신호(CSN)는 복수 개로 분할된 메모리영역(31 ~ 34) 중 어느 하나의 메모리영역을 선택하기 위한 신호로서, 도 4의 예에서는 4개의 메모리영 역(31 ~ 34)을 포함하고 있으므로, 상기 칩셀렉트신호(CSN)는 4비트의 신호(예컨대, CSN[3:0])로 구성되어 적절한 메모리영역(31 ~ 34)을 선택할 수 있도록 지정한다.

그 밖에 디스플레이 데이터(Data[23:0]), 페이지 어드레스 신호(XA[6:0]), 컬럼 어드레스 신호(YA[8:0]) 등이 메모리 매퍼(20)로 전달된다.

상기 메모리 매퍼(20)는 대응하는 칩셀렉트신호(CSN1 ~ CSN4)를 각각의 메모리영역(31 ~ 34)으로 전달하고, 그와 동시에 각 메모리영역(31 ~ 34)에 디스플레이 데이터(data1[23:0] ~ data4[23:0]), 라이트클럭(WCK1 ~ WCK4), 페이지 어드레스 신호(XA), 컬럼 어드레스 신호(YA), 및 스캔 어드레스 신호(SA) 등을 전달한다.

또한, 상기 메모리 매퍼(20)는 입력되는 상기 래치 클럭(LARCH_CLK)에 응답하여 소정의 입력데이터들을 래치한다. 본 발명의 실시예에 따르면, 적어도 하나의 데이터들을 래치하고 다른 데이터가 메모리영역에 라이트 될 때 동시에 상기 래치된 하나 이상의 데이터들이 라이트되도록, 각각의 라이트클럭(WCK1 ~ WCK4)이 각 메모리영역(31 ~ 34)에 입력된다.

각 메모리영역(31 ~ 34)에 데이터가 라이트되면, 상기 라이트된 데이터들은 소정의 디스플레이 화면을 구현하기 위해 소스 드라이버(60)로 전달된다.

그러나, 디스플레이 화면을 구성하는 각 데이터들은 각각의 메모리영역(31 ~ 34)에 순차적으로 라이트되지 않고 서로 다른 메모리영역(31 ~ 34)에 교번적으로 라이트되어 있으므로, 정상적인 디스플레이 화면을 나타낼 수 있기 위해서는 상기 교번적으로 라이트된 데이터들의 어드레스 신호를 재지정해야 한다.

각각의 메모리영역(31 ~ 34)에서 스캔 아웃된 데이터들은 시프트 레지스터(Shift Register, 50)에서 라인 단위로 재정렬된다. 상기 시프트 레지스터(50)는 두 개의 시프트 레지스터 블럭(51 및 52)을 포함할 수 있으며, 제1 시프트 레지스터(1st Shift Register Block, 51)는 각 메모리영역(31 ~ 34)으로부터 스캔 아웃되는 데이터들이 정상 디스플레이가 될 수 있도록 재정렬시키고, 제2 시프트 레지스터(2nd Shift Register Block, 52)는 재정렬된 데이터들을 라인 단위로 임시 저장하여 다음 단의 소스 드라이버(60)로 전달한다.

상기 제2 시프트 레지스터(52)는 라인 래치(line latch) 또는 라인 레지스터(line register)로서 구현될 수 있다. 라인 단위로 데이터들을 수신한 상기 소스 드라이버(60)는 상기 데이터들을 디스플레이 유닛(Display Unit, 70)에 고속으로 전달하여 소정의 디스플레이 영상을 형성할 수 있도록 한다.

또한, 상기한 바와 같이, 각 메모리영역(31 ~ 34)에 라이트된 디스플레이 데이터들이 상기 그래픽 메모리 컨트롤러(10)에 피드백으로서 제공될 수 있다. 이를 위해, 메모리 리매퍼(Memory Re-mapper, 40)에 리드 신호(RCK)를 입력하여 각 메모리영역(31 ~ 34)에 라이트된 데이터들을 리드하고, 각 데이터들의 메모리 어드레스신호를 다시 매핑하여 상기 그래픽 메모리 컨트롤러(10)로 전달한다.

도 5는 도 4에 도시된 장치를 보다 구체적으로 나타낸 블럭도이다. 도 5는 160×120 크기의 메모리영역 4개(31 ~ 34)를 이용하여 QVGA급 IC를 구현한 예를 도시한다.

로직 블럭(Logic Block, 80)에 의해 각 데이터의 어드레스가 지정되고, 소정 의 데이터들은 래치되어 다른 데이터가 라이트될 때 상기 래치된 데이터들이 서로 분리된 각 메모리영역(31 ~ 34)에 동시에 라이트된다. 상기한 바와 같이, 상기 로직 블럭(80)에 의해 라이트클럭(WCK), 칩셀렉트신호(CSN), 디스플레이 데이터(Data), 페이지 어드레스 신호(XA), 및 컬럼 어드레스 신호(YA)가 각 메모리영역(31 ~ 34)에 전달된다.

도 5에서는 홀수번째 라인의 홀수번째 픽셀 데이터를 제1 메모리영역(예컨대, GRAM1(31))에 라이트하고, 짝수번째 라인의 홀수번째 픽셀 데이터를 제2 메모리영역(예컨대, GRAM2(32))에 라이트하고, 홀수번째 라인의 짝수번째 픽셀 데이터를 제3 메모리영역(예컨대, GRAM3(33))에 라이트하고, 짝수번째 라인의 짝수번째 픽셀의 데이터를 제4 메모리영역(예컨대, GRAM4(34))에 라이트하는 것으로 도시하였으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.

예컨대, 51-A의 시프트 레지스터에 저장된 데이터들과 51-C의 시프트 레지스터에 저장된 데이터들이 하나의 데이터씩 순차적으로 시프트되어 먹스(MUX, 53)로 전달되고, 상기 먹스(53)는 상기 입력 데이터들을 교번적으로 선택하여 출력한다.

제2 시프트 레지스터(52)는 디스플레이 데이터가 정상적인 디스플레이 프레임을 형성할 수 있도록 상기 데이터를 재정렬하며, 하나의 데이터 라인이 형성되면 다음 단의 소스 드라이버(60)로 전달한다.

이와 같이, 한 번의 라이트 사이클 동안에 복수 개의 메모리영역(31 ~ 34)에 동시에 억세스함으로써 그래픽 메모리에의 데이터 라이트 속도를 증가시킬 수 있다.

도 6은 본 발명의 제2 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법을 나타내는 도면이다.

본 발명의 제2 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법은, 호스트로부터 입력되는 데이터의 일부를 버퍼메모리에 저장함과 동시에 다른 입력데이터를 그래픽 메모리에 라이트하고, 메모리의 억세스가 다음 영역으로 넘어갈 때 버퍼에 저장된 데이터를 이전 영역에 라이트한다.

도 6에서는 그래픽 메모리가 두 개의 메모리영역(91 및 92)을 포함하는 것으로 예시한다. 또한, 두 개의 버퍼메모리(93 및 94)를 포함하여 소정의 입력데이터를 임시적으로 저장한다. 또한, 본 발명의 제2실시예는 연속적인 데이터에 대해 공간적으로는 연속하게 라이트하되 시간적으로는 연속하게 라이트하지 않으므로, 데이터가 라이트되는 메모리의 어드레스를 재지정해야 하는 과정을 요하지 않아 각 메모리영역에 데이터를 억세스할 때 가로쓰기만을 수행한다.

본 발명의 제2 실시예를 보다 구체적으로 설명하도록 한다. 도 6에 도시된 바와 같이, 각 데이터에 대응하여 데이터 입력 클럭(WRX)이 입력되지만, 홀수번째 데이터(1st, 3rd, 5th...)는 라이트 클럭(Graphic MEMORY_CLK)에 응답하여 제1 메모리영역(예컨대, GRAM1(91))에 라이트되고, 짝수번째 데이터(2nd, 4th, 6th...)는 버퍼 클럭(Buffer_CLK)에 응답하여 제1 버퍼메모리(예컨대, 1st ½ Line Buffer Memory(93))에 저장된다.

결과적으로 제1 메모리영역(예컨대, GRAM1(91))의 제1 라인에는 홀수번째 데 이터(1st, 3rd, 5th...)만이 라이트되고, 본 발명의 제2실시예에 따른 라이트 제어 방법은 가로쓰기만을 수행하기 때문에 상기 제1 메모리영역(예컨대, GRAM1(91))의 제1 라인의 홀수번째 저장영역들이 모두 라이트되면 다음 메모리영역인 제2 메모리영역(예컨대, GRAM2(92))의 제1 라인으로 억세스한다.

따라서, 상기 제2 메모리영역(예컨대, GRAM2(92))의 제1 라인에 홀수번째 데이터(1st, 3rd, 5th...)를 라이트하고, 이때 상기 제1 버퍼메모리(예컨대, 1st ½ Line Buffer Memory(93))에 저장된 데이터가 동시에 상기 제1 메모리영역(예컨대, GRAM1(91))에 라이트된다.

동일한 방법으로, 상기 제1 메모리영역(예컨대, GRAM1(91))의 제2 라인에 데이터가 라이트될 때, 상기 제2 버퍼메모리(예컨대, 2nd ½ Line Buffer Memory(94))에 저장된 데이터들이 상기 제2 메모리영역(예컨대, GRAM2(92))의 제1 라인에 라이트된다.

또한, 분할된 메모리영역의 개수를 증가시켜 구현하는 것도 가능하다. 예컨대 4개의 분리된 메모리영역을 포함하는 경우에 있어서, 4K+1번째 데이터(여기서 K는 자연수)를 라이트하고 나머지 데이터들(예컨대, 4K+2번째 데이터, 4K+3번째 데이터, 4K번째 데이터)을 버퍼메모리에 저장한 후, 상기 4K+1번째 데이터가 소정 메모리영역에 라이트될 때, 상기 4K+2번째 데이터, 4K+3번째 데이터, 4K번째 데이터 중 어느 하나가 상기 4K+1번째 데이터가 라이트되는 메모리영역의 이전 메모리영역에 동시에 라이트된다.

본 발명의 제2 실시예에 따르면, 소정 메모리영역에 데이터를 라이트함과 동 시에 버퍼메모리에 저장된 데이터들을 앞의 메모리영역에 라이트하기 때문에, 버퍼메모리에는 마지막 메모리영역(4개의 메모리영역인 경우에는 마지막 3개의 메모리영역)에 라이트 되지 못하는 데이터들이 존재할 수 있다.

이러한 경우에, 드라이버 IC의 내부 클럭을 이용하여 그래픽 메모리에 라이트되지 못하고 버퍼메모리에 남아있는 데이터들을 라이트할 수 있다. 예컨대, 상기 내부 클럭은 오실레이터 클럭(oscillator clock) 일 수 있다.

도 7은 본 발명의 제2 실시예에 따른 그래픽 메모리 라이트 제어 방법을 설명하기 위한 블럭도이다. 도 4에서 도시한 블럭도와 실질적으로 유사하지만, 각 메모리영역(131 ~ 134)과 소스 드라이버(SORECE DRIVER, 140) 사이에 시프트 레지스터를 구비하지 않는다는 점이 상이하다.

본 발명의 제2 실시예에 따른 제어 방법에서는, 데이터를 각 메모리영역(131 ~ 134)의 소정 라인에 가로쓰기를 이용해 순차적으로 데이터가 라이트되기 때문에, 데이터의 순서를 재정렬하기 위한 시프트 레지스터를 구비하지 않을 수 있다.

호스트 프로세서(Host Processor, 110)로부터 데이터, 인에이블 신호, 클럭 등이 인터페이스를 통해 타이밍 컨트롤러(Timing Controller, 120)로 전달된다. 그래픽 메모리는 N비트(예컨대, N=24)의 픽셀 단위로 컨트롤 되기 때문에, 상기 타이밍 컨트롤러(120)를 이용하여 데이터와 클럭을 적절하게 제어한다.

필요에 의해 클럭이 적절하게 제어되면, 상기 클럭 등은 다음 단의 그래픽 메모리 컨트롤러(Graphic Memory Controller, 130)로 전달된다. 상기 그래픽 메모 리 컨트롤러(130)는 버퍼메모리(예컨대, SPSRAM)를 포함할 수 있고, 또는 실시예에 따라 상기 버퍼메모리는 상기 그래픽 메모리 컨트롤러(130)의 외부에 구비될 수도 있다.

도 7에는 그래픽 메모리가 4개의 메모리영역(131 ~ 134)으로 분할된 것으로 예시하였으며, 각각의 메모리영역(131 ~ 134)에는 라이트클럭(WCK1 ~ WCK4), 칩셀렉트신호(CSN1 ~ CSN4), 디스플레이데이터(data1 ~ data4), 페이지 어드레스 신호(XA), 컬럼 어드레스 신호(YA), 및 스캔 어드레스 신호(SA) 등이 전달된다.

각 메모리영역(131 ~ 134)에 저장된 데이터들은 순차적으로 스캔 아웃되어 소스 드라이버(140)로 전달되고, 소스 드라이버(140)는 수신한 데이터를 이용해 디스플레이 유닛(Display Unit, 150)을 구동시킨다.

본 발명의 제2 실시예에 따르면, 현재 사용되고 있는 디스플레이 드라이버 IC 설계에 사용되는 그래픽 메모리를 그대로 사용하면서 그래픽 메모리의 속도를 향상시킬 수 있다. 또한, 고속의 클럭 및 시프트 레지스터가 없이 버퍼메모리만을 구비함으로써 시스템을 구현할 수 있다.

도 8은 본 발명의 제3 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법의 일 예를 설명하기 위한 도면이고, 도 9는 본 발명의 제 3 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법의 다른 예를 설명하기 위한 도면이다.

본 발명의 제3 실시예에 따른 제어 방법은, 디스플레이 데이터를 래치하거나 또는 버퍼메모리에 저장함이 없이 라이트 클럭마다 데이터를 라이트하되, 연속적인 데이터는 각각 서로 분리된 메모리 영역에 라이트한다.

또한, 연속적인 입력데이터가 라이트되는 서로 분리된 메모리영역 사이에는 컨트롤 블럭이 위치할 수 있다.

도 8은 그래픽 메모리가 4개의 메모리영역(221 ~ 224)을 포함하고, 데이터가 가로쓰기를 이용하여 라이트되는 실시예를 도시한다. 도 8에 도시된 바와 같이, 제1 라인의 데이터들(음영이 부가되지 않은 1,2,3...)은 제1 메모리영역(예컨대, GRAM1(221))와 제3 메모리영역(예컨대, GRAM3(223))에 교번적으로 라이트된다. 유사한 방법으로, 제2 라인의 데이터들(음영이 부가된 1,2,3...)은 제4 메모리영역(예컨대, GRAM4(224))과 제2 메모리영역(예컨대, GRAM2(222))에 교번적으로 메모리된다.

또는 실시예에 따라, 제1 메모리영역(예컨대, GRAM1(221)), 제3 메모리영역(예컨대, GRAM3(223)), 제2 메모리영역(예컨대, GRAM2(222)), 제4 메모리영역(예컨대, GRAM4(224))의 순서로 데이터를 라이트하도록 제어할 수도 있다.

저장된 데이터들을 스캔 아웃할 때는, 라이트한 순서대로 정상적인 디스플레이가 될 수 있도록 데이터의 어드레스를 재지정한다. 재지정된 데이터들은 시프트 레지스터 또는 임시 라인 레지스터(Shift Register or Temporary Line register, 230)를 거쳐 소스 드라이버(Source Driver, 240)로 전달된다.

도 9는 그래픽 메모리가 4개의 메모리영역(221 ~ 224)을 포함하고, 데이터가 세로쓰기를 이용하여 라이트되는 실시예를 도시한다. 도 9에 도시된 바와 같이, 제1 컬럼의 데이터들(1,2,3..)은 제1 메모리영역(예컨대, GRAM1(221))과 제3 메모리 영역(예컨대, GRAM3(223))에 라이트된다. 이때, 세로쓰기를 수행하므로 N번째 컬럼에 데이터가 라이트되면 다음의 데이터는 분리된 다른 메모리영역의 N+1번째 컬럼에 라이트될 수 있다.

도 8과 동일한 방법으로, 저장된 데이터들을 스캔 아웃할 때는, 라이트한 순서대로 정상적인 디스플레이가 될 수 있도록 데이터의 어드레스 신호를 재지정한다. 재지정된 데이터들을 시프트 레지스터 또는 임시 라인 레지스터(230)를 거쳐 소스 드라이버(240)로 전달된다.

본 발명에 따른 실시예는 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 좀더 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 그래픽 메모리에서의 데이터 라이트 방법을 설명하기 위한 개념도.

도 2a는 본 발명의 제1 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법의 일 예를 설명하기 위한 도면.

도 2b는 본 발명의 제1 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법의 다른 예를 설명하기 위한 도면.

도 3a는 본 발명의 제1 실시예에 따른 방법을 이용하여 그래픽 메모리에 데이터를 라이트하는 일 예를 도시한 도면.

도 3b는 본 발명의 제1 실시예에 따른 방법을 이용하여 그래픽 메모리에 데이터를 라이트하는 다른 예를 도시한 도면.

도 4는 본 발명의 제1 실시예에 따른 방법을 구현하는 장치의 구성을 나타내는 블럭도.

도 5는 본 발명의 제1 실시예에 따른 방법을 구현하는 장치를 보다 구체적으로 나타낸 블럭도.

도 6은 본 발명의 제2 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법을 나타내는 도면.

도 7은 본 발명의 제2 실시예에 따른 그래픽 메모리 라이트 제어 방법을 설 명하기 위한 블럭도.

도 8은 본 발명의 제3 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법의 일 예를 설명하기 위한 도면.

도 9는 본 발명의 제 3 실시예에 따른 그래픽 메모리의 데이터 라이트 제어 방법의 다른 예를 설명하기 위한 도면.

Claims

제1 클럭에 응답하여 제1 입력데이터를 래치하는 단계; 및

제2 클럭에 응답하여 상기 제1 입력데이터를 제1 메모리영역에 라이트함과 동시에, 상기 제1 입력데이터 이후에 입력되는 제2 입력데이터를 상기 제1 메모리영역과 분리된 제2 메모리영역에 라이트하는 단계를 포함하고,

상기 제1 메모리영역이 제1 상부서브블럭과 제1 하부서브블럭으로 분할되고, 상기 제2 메모리영역이 제2 상부서브블럭과 제2 하부서브블럭으로 분할될 때, 상기 제1 입력데이터가 상기 제1 상부서브블럭에 라이트됨과 동시에, 상기 제2 입력데이터가 상기 제2 하부서브블럭에 라이트되는 그래픽 메모리의 데이터 라이트 제어 방법.
제1항에 있어서,

상기 제1 클럭의 주기는 상기 제2 클럭의 주기와 동일하거나 또는 짧고,

상기 제1 입력데이터는 홀수 번째 입력데이터이고, 상기 제2 입력데이터는 짝수 번째 입력데이터인 그래픽 메모리의 데이터 라이트 제어 방법.
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서로 분리된 복수 개의 메모리영역들을 포함하고, 디스플레이를 위한 데이터가 저장되는 그래픽 메모리; 및

연속적으로 입력되는 다수의 데이터가 동일한 메모리영역에 시간적 또는 공간적으로 연속하여 라이트되지 않도록 제어하는 컨트롤러를 포함하고,

상기 다수의 데이터는 제1 입력데이터와 제2 입력데이터를 포함하고,

상기 제1 메모리영역이 제1 상부서브블럭과 제1 하부서브블럭으로 분할되고,

상기 제2 메모리 영역이 제2 상부서브블럭과 제2 하부서브블럭으로 분할될 때, 상기 제1 입력데이터가 상기 제1 상부서브블럭에 라이트됨과 동시에, 상기 제2 입력데이터가 상기 제2 하부서브블록에 라이트되는 그래픽 메모리의 데이터 라이트 제어 장치.
제9항에 있어서, 상기 그래픽 메모리의 데이터 라이트 제어 장치는,

상기 연속적으로 입력되는 다수의 데이터 중에서 적어도 어느 하나의 데이터를 래치하는 래치부를 더 포함하는 그래픽 메모리의 데이터 라이트 제어 장치.
제10항에 있어서, 상기 컨트롤러는,

상기 래치부에서 래치된 데이터와 상기 연속적으로 입력되는 데이터 중에서 다른 하나의 데이터를 동시에 상기 서로 분리된 복수 개의 메모리영역들 각각에 라이트하도록 제어하는 그래픽 메모리의 데이터 라이트 제어 장치.
제9항에 있어서, 상기 그래픽 메모리의 데이터 라이트 제어 장치는,

상기 연속적으로 입력되는 다수의 데이터 중에서 적어도 어느 하나의 데이터를 임시적으로 저장하는 버퍼메모리를 더 포함하는 그래픽 메모리의 데이터 라이트 제어 장치.
제12항에 있어서, 상기 컨트롤러는,

상기 버퍼메모리에 저장된 데이터와 상기 연속적으로 입력되는 데이터 중에서 다른 하나의 데이터를 동시에 상기 서로 분리된 복수 개의 메모리영역들 각각에 라이트하도록 제어하는 그래픽 메모리의 데이터 라이트 제어 장치.
제9항에 있어서,

상기 서로 분리된 복수 개의 메모리영역들 사이에 상기 컨트롤러가 배치되는 그래픽 메모리의 데이터 라이트 제어 장치.