JPH07199864A

JPH07199864A - 表示装置

Info

Publication number: JPH07199864A
Application number: JP33610493A
Authority: JP
Inventors: Kazuki Ofuku; 和樹大福; Kuniaki Tanaka; 邦明田中; Yuichi Shibuya; 雄一澁谷
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】比較的簡単な構成で、高速度で与えられるデ
ジタル表示データを、低速度に変換して表示手段を駆動
することができる表示装置を提供する。【構成】１水平表示ラインを構成する複数のデータの
うち前半をラインメモリ２ａに書込み、後半をラインメ
モリ２ｂに書込む。この書込み動作は予め定める周波数
のクロック信号ＣＫ１に同期して行われる。コントロー
ラ４はラインメモリ２ａへのデータの書込みが終了した
直後から、ラインメモリ２ａ，２ｂから同時にデータを
読出す。このデータの読出しは前記クロック信号ＣＫ１
を１／２分周して得られるクロック信号ＣＫ２に同期し
て行われる。したがって１水平表示期間においてシリア
ルに与えられるデジタル表示データを、２つに分割し、
かつ半分の速度で２つのソースドライバ６ａ，６ｂに与
えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえばパーソナルコ
ンピュータやエンジニアリングワークステーションなど
にＣＲＴ（Cathode Ray Tube；陰極線管）表示装置と差
換え可能に接続できるようにした液晶表示装置などに好
適に実施される表示装置に関し、特にデジタル表示デー
タのサンプリング処理に高速性を有する、たとえば大形
高精彩の液晶表示装置に好適に実施される表示装置に関
する。

【０００２】

【従来の技術】上述の液晶表示装置の駆動回路として、
従来、図２に示す回路部分を多数備えたものが知られて
いる。図示されている回路部分は、スイッチング素子と
して薄膜トランジスタ（ＴＦＴ）を使用した液晶表示装
置において、映像信号が与えられるデータ信号線（ソー
スライン）を駆動する駆動回路の１出力（ｎ番目）に対
応している。なお、図２では、説明を簡単にするため
に、デジタル表示データは２ビットとしている。この駆
動回路（デジタルソースドライバ）は、以下のように動
作する。

【０００３】入力されたデジタル表示データＤ０，Ｄ１
は、第ｎ番目の絵素に対応するサンプリングパルスＴｓ
ｍｐｎの立上がりで、第１段目のＤフリップフロップ
（以下、「サンプリングＦＦ」という）１５に取込ま
れ、保持される。１水平表示期間のサンプリングが終了
した時点で、出力パルスＯＥが第２段目のＤフリップフ
ロップ（以下、「ホールドＦＦ」という）１６に与えら
れ、サンプリングＦＦ１５に保持されていたデジタル表
示データＤ０，Ｄ１は、ホールドＦＦ１６に取込まれる
とともに、デコーダ１７に出力される。

【０００４】デコーダ１７は、この２ビットのデジタル
表示データＤ０，Ｄ１をデコードし、その値「０」〜
「３」に応じて、４つのアナログスイッチ１８ａ，１８
ｂ，１８ｃ，１８ｄのいずれか１つを導通する。各アナ
ログスイッチ１８ａ〜１８ｄには、それぞれ外部電圧Ｖ
０，Ｖ１，Ｖ２，Ｖ３が与えられており、導通したアナ
ログスイッチを介して４種類の外部電圧Ｖ０〜Ｖ３のい
ずれか１つがソースラインＯｎに出力される。１台のＴ
ＦＴ形液晶表示装置に設けられる駆動回路は、これと同
様な回路部分を表示装置の水平表示ラインを構成する絵
素の数と同数だけ有している。

【０００５】上述したデジタルソースドライバは、現
在、最大で２５ＭＨｚの速度でサンプリング処理が可能
であり、従来のアナログソースドライバと比較すると、
より高速なサンプリングが可能である。しかし、液晶表
示装置の大形化や高精彩化が推進されている近年にあっ
ては、その大形化や高精彩化に伴って、絵素の数が増加
するために、さらに高速のサンプリング速度が要求され
るが、現在のデジタルソースドライバでは、その要求に
対応することが非常に困難なこととなりつつある。

【０００６】具体的には、ワークステーションなどに対
応した液晶表示装置に用いられるデジタルソースドライ
バとしては、従来に比較して２倍程度、たとえば５０Ｍ
Ｈｚ程度の高速サンプリングが要求される。デジタルソ
ースドライバを構成するＬＳＩ（大規模集積回路）は、
消費電力とコストとを考慮すると、低消費電力で高集積
化が容易なＣＭＯＳ(Complementary Metal Oxide Semic
onductor）技術で製造することになるが、ＣＭＯＳ駆動
ＬＳＩの性能を考えれば、処理速度は３０ＭＨｚ付近が
限界である。さらに、このような高速の信号に対応する
インターフェイス回路を構成すると、ＥＭＩ(Electro M
agnetic Interference）の問題が生じ、この対策を充分
に考慮した設計やＥＭＩフィルタの使用が必要となり、
コスト上昇を招く。

【０００７】上述の課題を解決するために、従来、図８
に示す表示駆動回路が知られている。この表示駆動回路
は、特開昭６０−７３５８３に開示されている。表示デ
ータは、メモリ書込み制御回路２４に入力される。表示
データには、画像データと座標データとが含まれてい
る。メモリ書込み制御回路２４は、書込み／読出し制御
回路２８によって制御され、前記表示データを分離す
る。座標データは、アドレスレジスタ２６に与えられ、
メモリ選択データとアドレスデータとに分離される。メ
モリ選択データはデコーダ３０に与えられ、アドレスデ
ータはマルチプレクサ２９に与えられる。

【０００８】マルチプレクサ２９は、書込みアドレスを
指定するアドレスデータをフィールドメモリ３１ａ，３
１ｂに共通に与える。デコーダ３０は、メモリ選択デー
タに基づいてメモリセレクト信号を作成し、フィールド
メモリ３１ａ，３１ｂに出力する。このメモリ選択信号
によって、データを書込むべきフィールドメモリが選択
される。画像データは直接フィールドメモリ３１ａ，３
１ｂに与えられる。したがって、画像データは、フィー
ルドメモリ３１ａ，３１ｂのいずれか一方に書込まれ
る。

【０００９】書込まれたデータは、メモリ読出し制御回
路２５がアドレスレジスタ２７およびマルチプレクサ２
９を介して読出しアドレスを指定することによって読出
される。メモリ読出し制御回路２５は、レジスタ３２
ａ，３２ｂおよびＰ／Ｓ（パラレル／シリアル）レジス
タ３３ａ，３３ｂにそれぞれセットクロックおよびシフ
トクロックを出力する。フィールドメモリ３１ａ，３１
ｂから読出された画像データは、レジスタ３２ａ，３２
ｂを介してＰ／Ｓレジスタ３３ａ，３３ｂに与えられ、
パラレルデータからシリアルデータに変換された後、表
示器３４に出力される。

【００１０】

【発明が解決しようとする課題】上述した表示駆動回路
は、１画面を構成する画像データを全てフィールドメモ
リ３１ａ，３１ｂに記憶した後に、１水平表示ラインに
与えるべき１水平表示期間分のデータを２分割し、分割
したデータを並列に表示器３４に与える。これによっ
て、入力される表示データの速度の１／２の速度で表示
器３４に与えることができる。

【００１１】しかしながら、表示データを分割する手段
として、フィールドメモリを使用して回路を構成するこ
とは、回路の配線が非常に複雑になり、また回路素子数
も多数になり高価になるため、コスト的にも甚だ不利で
ある。

【００１２】本発明の目的は、比較的簡単な構成で、高
速度で与えられるデジタル表示データを、低速度に変換
して表示手段を駆動することができる表示装置を提供す
ることである。

【００１３】

【課題を解決するための手段】本発明は、表示すべき映
像信号が与えられる複数本のデータ信号線を備え、前記
データ信号線は同一の本数から成るＮ（Ｎは２以上の整
数）個のグループに分割されている表示手段と、前記グ
ループ毎に設けられ、予め定める開始信号に応答し、入
力されるデジタル表示データを予め定めるサンプリング
周波数で順次保持し、全データを保持した後に一斉にデ
ータに対応した駆動信号をデータ信号線に出力するＮ個
の駆動手段と、前記サンプリング周波数のＮ倍の転送周
波数で与えられる１水平表示期間分のデジタル表示デー
タを、前記グループに対応して分割し、開始信号を各駆
動手段に出力し、かつ分割したデジタル表示データをそ
れぞれ対応する駆動手段に並列に出力する映像信号分割
手段とを含むことを特徴とする表示装置である。

【００１４】また本発明は、前記映像信号分割手段は、
前記グループを構成する信号線数と同数のデジタル表示
データを記憶するＮ個のラインメモリと、外部から与え
られるデジタル表示データを、１番目、２番目、…、Ｎ
番目の順序で、前記転送周波数でラインメモリに書込む
書込み手段と、Ｎ番目のラインメモリに最初のデジタル
表示データが書込まれた直後から、前記サンプリング周
波数で前記Ｎ個のラインメモリから並列にデジタル表示
データを読出し、駆動手段に出力する読出し手段と、前
記ラインメモリからのデジタル表示データの出力開始タ
イミングに同期して、各駆動手段に開始信号を出力する
信号発生手段とを含むことを特徴とする。

【００１５】

【作用】本発明に従えば、駆動手段のサンプリング周波
数のＮ倍の転送周波数で与えられる１水平表示期間分の
デジタル表示データは、映像信号分割手段によって、表
示手段のデータ信号線の各グループに対応して分割され
る。分割されたデジタル表示データは、それぞれ対応す
る駆動手段に、前記サンプリング周波数で並列に与えら
れる。このとき、各駆動手段には同時に開始信号が与え
られ、これに応答してデジタル表示データを順次保持し
ていく。したがって、Ｎ個の駆動手段はそれぞれ同一タ
イミングでデジタル表示データを順次保持することにな
る。１水平表示期間分のデジタル表示データが全て駆動
手段に保持された後に、保持されたデジタル表示データ
に対応する駆動信号が一斉に表示手段のデータ信号線に
与えられる。表示手段は、与えられる映像信号に基づい
て１水平表示ラインの表示を行う。

【００１６】また本発明に従えば、Ｎ個のラインメモリ
に順番にデジタル表示データが書込まれ、Ｎ番目のライ
ンメモリに最初のデータが書込まれた直後から、前記サ
ンプリング周波数でＮ個のラインメモリからそれぞれデ
ータを読出し、Ｎ個の駆動手段に並列に出力される。こ
のデータの読出しタイミングに同期して、各駆動手段に
は同一タイミングで開始信号が出力される。

【００１７】

【実施例】図１は、本発明の一実施例である表示装置１
１の概略的構成を示すブロック図である。表示装置１１
は、液晶パネル１、ラインメモリ２ａ，２ｂ、出力バッ
ファ３ａ，３ｂ、コントローラ４、ゲートドライバ５、
ソースドライバ６ａ，６ｂおよび分周器７を含む。

【００１８】液晶パネル１は、行列状に配列された複数
の絵素電極９を備え、各絵素電極９には、それぞれスイ
ッチング素子８が設けられる。スイッチング素子８は、
たとえば薄膜トランジスタ（ＴＦＴ）で実現される。さ
らに液晶パネル１は、互いに平行に配列された複数の走
査信号線１２と、前記走査信号線１２に直交して互いに
平行に配列された複数のデータ信号線１３とを備える。
走査信号線１２とデータ信号線１３との各交点に近接し
て、絵素電極９が設けられる。ＴＦＴ８のゲートは信号
線１２に接続され、ソースはデータ信号線１３に接続さ
れ、ドレインは絵素電極９に接続される。絵素電極９に
対向して対向電極１０が配置され、対向電極１０には共
通に所定の駆動信号が印加される。絵素電極９には、ス
イッチング素子８を介して表示すべき表示データに対応
した映像信号が印加される。絵素電極９と対向電極１０
との間には液晶層が介在され、絵素電極９と対向電極１
０との電位差に応じて液晶の配向状態が変化し、これに
よって透過光を制御し、画像の表示を実現する。

【００１９】ゲートドライバ５は、予め定める１垂直走
査期間において線順次で複数の走査信号線１２に、スイ
ッチング素子８を導通するための走査信号を印加する。
１本の走査信号線１２に走査信号が印加される期間は、
映像信号の１水平走査期間にほぼ等しく選ばれる。

【００２０】ソースドライバ６ａ，６ｂは、後述するコ
ントローラ４から与えられる表示データを順次保持し、
１水平表示ライン分の表示データを保持した後に、保持
したデータに対応する駆動信号を一斉に複数のデータ信
号線１３に印加する。印加された駆動信号は、導通状態
にあるスイッチング素子８を介して絵素電極９に印加さ
れる。

【００２１】ソースドライバ６ａは、複数のデータ信号
線１３のうち、たとえば左半分のデータ信号線１３を駆
動し、ソースドライバ６ｂは、右半分のデータ信号線１
３を駆動する。たとえば、６４０本のデータ信号線１３
が配列されている場合、ソースドライバ６ａは、液晶パ
ネル１の左半分の３２０本のデータ信号線１３を駆動
し、ソースドライバ６ｂは、液晶パネル１の右半分のデ
ータ３２０本のデータ信号線１３を駆動する。ソースド
ライバ１６ａ，１６ｂは、同一の構成であり、各データ
信号線毎に図２に示す回路を備える。

【００２２】図２は、ソースドライバの１出力（ｎ番目
のデータ信号線）に対応している。なお、図２では、説
明を簡単にするために、デジタル表示データを２ビット
としている。図２に示す回路部分は以下のように導通す
る。

【００２３】入力されたデジタル表示データＤ０，Ｄ１
は、第ｎ番目の絵素に対応するサンプリングパルスＴｓ
ｍｐｎの立上がりで、第１段目のＤフリップフロップ
（以下、「サンプリングＦＦ」という）１５に取込ま
れ、保持される。１水平走査期間のサンプリングが終了
した時点で、出力パルスＯＥが第２段目のＤフリップフ
ロップ（以下、「ホールドＦＦ」という）１６に与えら
れ、サンプリングＦＦ１５に保持されていたデジタル表
示データＤ０，Ｄ１はホールドＦＦ１６に取込まれると
ともにデコーダ１７に出力される。

【００２４】デコーダ１７は、この２ビットのデジタル
表示データＤ０，Ｄ１をデコードし、その値「０」〜
「３」に応じて、４つのアナログスイッチ１８ａ，１８
ｂ，１８ｃ，１８ｄのいずれか１つを導通する。各アナ
ログスイッチ１８ａ〜１８ｄには、それぞれ外部電圧Ｖ
０，Ｖ１，Ｖ２，Ｖ３が与えられており、導通したアナ
ログスイッチを介して４種類の外部電圧Ｖ０〜Ｖ３のい
ずれか１つがソースラインＯｎに出力される。

【００２５】再び図１を参照して、表示装置１１には、
図示しない映像信号発生手段から、水平同期信号と、デ
ジタル表示データと、デジタル表示データを転送するた
めのクロック信号ＣＫ１とが与えられる。水平同期信号
は、コントローラ４に与えられる。デジタル表示データ
は、ラインメモリ２ａ，２ｂにそれぞれ与えられる。ク
ロック信号ＣＫ１は、ラインメモリ２ａ，２ｂ、コント
ローラ４および分周器７に与えられる。

【００２６】コントローラ４は、水平同期信号とクロッ
ク信号ＣＫ１とに基づいて、ラインメモリ２ａ，２ｂの
読出しおよび書込みを制御するための各種の制御信号を
出力する。ライトイネーブル信号ＷＥ１は、ラインメモ
リ２ａへのデータの書込みの許可／禁止を制御する信号
である。ライトイネーブル信号ＷＥ２は、ラインメモリ
２ｂへのデータの書込みの許可／禁止を制御する信号で
ある。リセットライト信号ＲＳＴＷ１は、ラインメモリ
２ａのデータの書込み番地を初期化する信号である。リ
セットライト信号ＲＳＴＷ２は、ラインメモリ２ｂへの
データの書込み番地を初期化する信号である。リードイ
ネーブル信号ＲＥは、ラインメモリ２ａ，２ｂのデータ
の読出しの許可／禁止を制御する信号である。リセット
リード信号ＲＳＴＲは、ラインメモリ２ａ，２ｂのデー
タの読出し番地を初期化する信号である。

【００２７】コントローラ４は、上述の各種制御信号を
ラインメモリ２ａ，２ｂに与えることによって、与えら
れるデジタル表示データをラインメモリに書込み、出力
バッファ３ａ，３ｂを介してデータ信号Ｓ１，Ｓ２とし
て入力する。コントローラ４は、ソースドライバ６ａ，
６ｂに、デジタル表示データＳ１Ｕ，Ｓ２Ｕを個別に与
えるとともに、サンプリングの開始を指示する開始信号
ＳＰおよびサンプリングクロックＣＫ２を共通に与え
る。

【００２８】分周器７は、クロック信号ＣＫ１を１／２
分周し、クロック信号ＣＫ１の１／２の周波数のサンプ
リングクロック信号ＣＫ２を生成する。このクロック信
号ＣＫ２は、ラインメモリ２ａ，２ｂおよびコントロー
ラ４に与えられる。

【００２９】図３は、図１に示す表示装置１１の動作を
示すタイミングチャートである。デジタル表示データ
は、図３（１）に示すように、時刻ｔ１から、図３
（２）に示すクロック信号ＣＫ１に同期して表示装置１
１に入力される。ここでは１水平表示ラインの表示デー
タ数をＴとする。

【００３０】コントローラ４は時刻ｔ１以前に、図３
（３）に示すようにラインメモリ２ａに対して与えられ
るリセットライト信号ＲＳＴＷ１をローレベルとし、書
込み番地を初期化し、その後、時刻ｔ１において、図３
（４）に示すように、ライトイネーブル信号ＷＥ１をロ
ーレベルにする。これによって、与えられる表示データ
はラインメモリ２ａに書込まれる。コントローラ４は、
総数Ｔの表示データのうち前半のＴ／２の表示データが
ラインメモリ２ａに書込まれた時点、すなわち時刻ｔ２
においてライトイネーブル信号ＷＥ１をハイレベルと
し、ラインメモリ２ａの書込みを禁止する。

【００３１】この時刻ｔ２以前にコントローラ４は、図
３（５）に示すように、リセットライト信号ＲＳＴＷ２
をローレベルとし、ラインメモリ２ｂの書込み番地を初
期化し、時刻ｔ２において、図３（６）に示すように、
ライトイネーブル信号ＷＥ２をローレベルとし、引続き
与えられるデジタル表示データをラインメモリ２ｂに書
込む。Ｔ番目の表示データがラインメモリ２ｂに書込ま
れた時刻ｔ３において、コントローラ４はライトイネー
ブル信号ＷＥ２をハイレベルとし、ラインメモリ２ｂへ
のデータの書込みを禁止する。これによって、１水平表
示期間において、第１番目から第Ｔ／２番目のデータが
ラインメモリ２ａに書込まれ、第Ｔ／２＋１番目から第
Ｔ番目までのデータがラインメモリ２ｂに書込まれるこ
とになる。

【００３２】データの読出しは、ラインメモリ２ａにデ
ータの書込みが終了した時刻ｔ２から、ラインメモリ２
ａ，２ｂに同時に行われる。すなわち、図３（８）に示
すリセットリード信号ＲＳＴＲを時刻ｔ２以前において
ローレベルとして読出し番地を初期化し、図３（９）に
示すリードイネーブル信号ＲＥをローレベルとし、図３
（７）に示すクロック信号ＣＫ２に同期して、ラインメ
モリ２ａ，２ｂから同時に表示データを読出す。したが
って図３（１０），（１１）に示すように、１水平表示
ラインの前半部分の表示データと後半部分の表示データ
とがそれぞれ並列に出力される。

【００３３】またコントローラ４は、データの読出しを
開始する時刻ｔ２において、クロック信号ＣＫ２の１周
期分のスタートパルスＳＰをソースドライバ６ａ，６ｂ
に同時に出力する。スタートパルスＳＰを、クロック信
号ＣＫ２によって順次シフトさせることによって、サン
プリングパルスＴｓｍｐｎが生成される。これによっ
て、読出されたデータＳ１，Ｓ２はそれぞれソースドラ
イバ６ａ，６ｂに順次与えられる。

【００３４】以上のように本実施例によれば、２つのラ
インメモリ２ａ，２ｂを用いて、フィールドメモリで実
現する場合と同様の画面分割駆動が実現され、ソースド
ライバ６ａ，６ｂのサンプリング速度よりも速い速度で
与えられる表示データであっても適性な速度に変換して
ソースドライバ６ａ，６ｂに与えることができる。ま
た、比較的簡単な構成でかつ安価に実現することができ
る。

【００３５】図４は、本発明の他の実施例である表示装
置４１の構成を示すブロック図である。表示装置４１
は、液晶パネル４２と、８個のラインメモリ４３ａ〜４
３ｈと、８個の出力バッファ４４ａ〜４４ｈと、コント
ローラ４５と、４つのソースドライバ４６ａ〜４６ｄ
と、ゲートドライバ４７と、分周器４８とを含む。

【００３６】液晶パネル４２は、前述の液晶パネル１と
同様の構成であり、異なる点は、ソースドライバを液晶
パネル４２の上下にそれぞれ接続できるように、パネル
の上下方向にデータ信号線を２本ずつ交互に引出したこ
とである。ゲートドライバ４７は、前述のゲートドライ
バ５と同一の構成である。

【００３７】本実施例の表示装置４１には、デジタル表
示データがサンプリング周波数１２０ＭＨｚで与えら
れ、１水平表示ラインの画素数は１２８０であるものと
する。また、４つのソースドライバ４６ａ〜４６ｄは、
それぞれ２画素の表示データを同時にサンプリングして
保持できる。

【００３８】図５は、ソースドライバ４６ａ〜４６ｄの
２出力（第ｎ番目と第ｎ＋１番目）に対応した回路部分
を示す回路図である。なお、図５では、説明は簡単にす
るために、デジタル表示データは２ビットとしている。
この駆動回路部分は、以下のように動作する。

【００３９】入力されたデジタル表示データＤ００，Ｄ
０１；Ｄ１０，Ｄ１１は、第ｎ番目の絵素に対応するサ
ンプリングパルスＴｓｍｐｎおよび第ｎ＋１番目の絵素
に対応するサンプリングパルスＴｓｍｐｎ＋１の各立上
がりで、第１段目のＤフリップフロップ（以下、「サン
プリングＦＦ」という）５１に取込まれ、保持される。
サンプリングパルスＴｓｍｐｎ，Ｔｓｍｐｎ＋１は同時
に与えられる。

【００４０】１水平期間のサンプリングが終了した時点
で、出力パルスＯＥが第２段目のＤフリップフロップ
（以下、「ホールドＦＦ」という）５２に与えられ、サ
ンプリングＦＦ５１に保持されていたデジタル表示デー
タＤ００，Ｄ０１；Ｄ１０，Ｄ１１は、ホールドＦＦ５
２に取込まれるとともに、デコーダ５３に出力される。

【００４１】デコーダ５３は、２ビットのデジタル表示
データＤ００，Ｄ０１をデコードし、その値「０」〜
「３」に応じて、４つのアナログスイッチ５４ａ〜５４
ｄのいずれかを１つ導通する。各アナログスイッチ５４
ａ〜５４ｄには、それぞれ外部電圧Ｖ０〜Ｖ３が与えら
れており、導通したアナログスイッチを介して４種の外
部電圧Ｖ０〜Ｖ３のいずれか１つがソースラインＯｎに
出力される。

【００４２】また同時にデコーダ５３は、２ビットのデ
ジタル表示データＤ１０，Ｄ１１をデコードし、その値
「０」〜「３」に応じて、４つのアナログスイッチ５４
ｅ〜５４ｈのいずれか１つを導通する。各アナログスイ
ッチ５４ｅ〜５４ｈには、それぞれ外部電圧Ｖ０〜Ｖ３
が与えられており、導通したアナログスイッチを介して
４種類の外部電圧Ｖ０〜Ｖ３のいずれかがソースライン
Ｏｎ＋１に出力される。

【００４３】図４に示す表示装置４１は、図５に示す回
路部分を、１２８０／２＝６４０個有している。具体的
には、ソースドライバ４６ａ〜４６ｄは、それぞれ図５
に示す回路部分を１６０個有している。

【００４４】図５に示すソースドライバを用いるため、
液晶パネル４２には、図６に示すように、映像信号をパ
ネルの上下から２本ずつ与える必要がある。４ｎ＋１
（ｎ＝０〜３１９）番目のソースラインと４ｎ＋２番目
のソースラインとは、パネル４２の上方から同時に映像
信号が与えられ、４ｎ＋３番目のソースラインと４ｎ＋
４番目のソースラインとは、パネル４２の下方側から同
時に映像信号が与えられる。

【００４５】再び図４を参照して、表示装置４１には、
水平同期信号と、デジタル表示データＤ１〜Ｄ４と、前
記デジタル表示データのサンプリング周波数を規定する
クロック信号ＣＫ１とが入力される。水平同期信号は、
コントローラ４５に与えられる。

【００４６】デジタル表示データＤ１〜Ｄ４は、ライン
メモリ４３ａ〜４３ｈに与えられる。デジタル表示デー
タＤ１は、４ｎ＋１番目（ｎ＝０〜３１９）の絵素のデ
ータであり、ラインメモリ４３ａ，４３ｂにそれぞれ共
通に与えられる。デジタル表示データＤ２は、４ｎ＋２
番目の絵素の表示データであり、ラインメモリ４３ｃ，
４３ｄにそれぞれ共通に与えられる。デジタル表示デー
タＤ３は、４ｎ＋３番目の絵素の表示データであり、ラ
インメモリ４３ｅ，４３ｆにそれぞれ共通に与えられ
る。デジタル表示データＤ４は、４ｎ＋４番目の絵素の
データであり、ラインメモリ４３ｇ，４３ｈにそれぞれ
共通に与えられる。ラインメモリ４３ａ〜４３ｈの各出
力は、それぞれ出力バッファ４４ａ〜４４ｈに与えら
れ、表示データＳ１〜Ｓ８としてコントローラ４５に入
力される。

【００４７】クロック信号ＣＫ１は、ラインメモリ４３
ａ〜４３ｈと、コントローラ４５と、分周器４８とに与
えられる。

【００４８】コントローラ４５は、水平同期信号とクロ
ック信号ＣＫ１および分周器４８から与えられるクロッ
ク信号ＣＫ２（クロック信号ＣＫ１の１／２の周波数の
信号）とに基づいて、ラインメモリ４３ａ〜４３ｈのデ
ータの書込み／読出しを制御する各種信号を作成し、出
力する。

【００４９】ライトイネーブル信号ＷＥ１，ＷＥ２は、
ラインメモリの書込みの許可／禁止を制御する信号であ
る。ライトイネーブルＷＥ１は、ラインメモリ４３ａ，
４３ｃ，４３ｅ，４３ｇに与えられ、ライトイネーブル
信号ＷＥ２は、ラインメモリ４３ｂ，４３ｄ，４３ｆ，
４３ｈにそれぞれ与えられる。リセットライト信号ＲＳ
ＴＷ１，ＲＳＴＷ２は、ラインメモリの書込み番地を初
期化する信号である。リセットライト信号ＲＳＴＷ１
は、ラインメモリ４３ａ，４３ｃ，４３ｅ，４３ｇにそ
れぞれ与えられ、リセットライト信号ＲＳＴＷ２はライ
ンメモリ４３ｂ，４３ｄ，４３ｆ，４３ｈにそれぞれ与
えられる。リードイネーブル信号ＲＥは、ラインメモリ
の読出しの許可／禁止を制御する信号であり、８つのラ
インメモリ４３ａ〜４３ｈにそれぞれに共通に与えられ
る。リセットリード信号ＲＳＴＲは、ラインメモリの読
出し番地を初期化する信号であり、８つのラインメモリ
４３ａ〜４３ｈにそれぞれ与えられる。

【００５０】またコントローラ４５は、出力バッファ４
４ａ〜４４ｈを介して入力される表示データＳ１〜Ｓ８
を、ソースドライバ４６ａ〜４６ｄに与えるとともに、
クロック信号ＣＫ２およびスタートパルスＳＰを各ソー
スドライバに共通に出力する。表示データＳ１，Ｓ３は
ソースドライバ４６ａに与えられ、表示データＳ２，Ｓ
４はソースドライバ４６ｂに与えられ、表示データＳ
５，Ｓ７はソースドライバ４６ｃに与えられ、表示デー
タＳ６，Ｓ８はソースドライバ４６ｄに与えられる。

【００５１】図７は、表示装置４１の動作を説明するタ
イミングチャートである。前述の図６に示すように映像
信号を液晶パネル４２に供給するために、与えられるデ
ジタル表示データを、液晶パネル４２の上側に設けられ
るソースドライバ４６ａ，４６ｂおよび液晶パネル４２
の下側に設けられるソースドライバ４６ｃ，４６ｄに並
列に入力するために４つに分割する（図７（１）参
照）。デジタル表示データを４分割することによって、
サンプリング周波数を１２０ＭＨｚ／４＝３０ＭＨｚに
下げることができ、従来から一般に用いられているライ
ンメモリに書込むことができる。表示データの分割は、
フィールドメモリを用いて行うことができる。また、上
記実施例と同様にラインメモリを用いても行うことがで
きる。

【００５２】表示データＤ１〜Ｄ４は、図７（２）に示
すクロック信号ＣＫ１に同期して、時刻ｔ１１から順次
表示装置４１に入力される。コントローラ４５は、図７
（３）に示すように、リセットライト信号ＲＳＴＷ１を
ローレベルにして書込みアドレスをリセットし、さらに
ライトイネーブル信号ＷＥ１を図７（４）に示すように
ローレベルとして、ラインメモリにデータを書込む。ラ
イトイネーブル信号ＷＥ１は時刻ｔ１１〜時刻ｔ１２ま
でローレベルとされる。これによって、ラインメモリ４
３ａ，４３ｃ，４３ｅ，４３ｇには、それぞれ１６０個
の表示データが書込まれる。

【００５３】その後コントローラ４５は、時刻ｔ１２の
直前で図７（５）に示すようにリセットライト信号ＲＳ
ＴＷ２をローレベルとしてラインメモリ４３ｂ，４３
ｄ，４３ｆ，４３ｈの各書込みアドレスを初期化し、時
刻ｔ１２において図７（６）に示すようにライトイネー
ブル信号ＷＥ２をローレベルとしてラインメモリに残り
の１６０個のデータをそれぞれ書込む。

【００５４】したがって、４ｎ＋１（ｎ＝０〜３１９）
番目の画素のデジタル表示データＤ１のうち、前半１６
０個のデータはラインメモリ４３ａに書込まれ、後半１
６０個のデータはラインメモリ４３ｂにそれぞれクロッ
ク信号ＣＫ１に同期して書込まれる。同様に、４ｎ＋２
番目の画素のデジタル表示データＤ２のうち、前半１６
０個のデータはラインメモリ４３ｃに書込まれ、後半１
６０個のデータはラインメモリ４３ｄに書込まれる。ま
た４ｎ＋３番目の絵素のデジタル表示データＤ３のう
ち、前半の１６０個のデータはラインメモリ４３ａに書
込まれ、後半の１６０個のデータはラインメモリ４３ｆ
に書込まれる。さらに４ｎ＋４番目の画素のデジタル表
示データＤ４のうち、前半１６０個のデータはラインメ
モリ４３ｇに書込まれ、後半１６０個のデータはライン
メモリ４３ｈに書込まれる。

【００５５】データの読出しは、ラインメモリ４３ａ，
４３ｃ，４３ｅ，４３ｇにデータの書込みが終了した時
刻ｔ１２の直後から行われる。コントローラ４５は、図
７（８）に示すように、全てのラインメモリに与えられ
るリセットリード信号ＲＳＴＲをローレベルとし、読出
し番地をリセットし、時刻ｔ１３において、図７（９）
に示すように、リードイネーブル信号ＲＥをローレベル
とし、８つのラインメモリ全てから同時に、図７（７）
に示すクロック信号ＣＫ２に同期してデータを読出す。
これによって、図７（１０）に示すようにデータＳ１〜
Ｓ８が並列にコントローラ４５に与えられる。

【００５６】コントローラ４５は、４つのソースドライ
バ４６ａ〜４６ｄに、共通に図７（１１）に示す開始信
号ＳＰを与えるとともに、読出したデータＳ１〜Ｓ８を
与える。またソースドライバ４６ａ〜４６ｄのサンプリ
ング信号として、クロック信号ＣＫ１を１／２分周して
得られる１５ＭＨｚのクロック信号ＣＫ２を同時に供給
する。これによって、４つのソースドライバ４６ａ〜４
６ｄには、２画素に対応する表示データが順次書込まれ
る。全てのデータの書込みが終了した後、４つのソース
ドライバは、一斉に１２８０本のデータ信号線にそれぞ
れ保持した表示データに対応する駆動信号を供給する。
これによって液晶パネル４２には１水平ライン分の表示
が行われる。

【００５７】以上のように本実施例によれば、ラインメ
モリ４３ａ〜４３ｈのサンプリング周波数は３０ＭＨｚ
であり、ソースドライバ４６ａ〜４６ｄのサンプリング
周波数は１５ＭＨｚであり、したがってあまり高速でな
い回路素子を利用して比較的高速のサンプリング周波数
１２０ＭＨｚのデジタル表示データを液晶パネル４２に
表示することが可能となる。

【００５８】なお上記２つの実施例においては、簡単の
ため白黒２階調で表示する場合について説明したが、ソ
ースドライバとしてビット数の多いものを使用し、ソー
スドライバに与える電圧数を増やすことによって、白黒
多階調表示が可能になる。このときもソースドライバに
応じたビット数を有するラインメモリを使用すれば本発
明を実施することができる。

【００５９】また、液晶パネル１，４２の各絵素に赤
色、緑色、青色の透光性着色層（カラーフィルタ）を設
ければ、カラー多階調表示が可能となるが、このときも
各色信号毎にビット数に応じたラインメモリを使用する
ことによって本発明を実施することができる。

【００６０】また、上記の各実施例では、３０ＭＨｚの
サンプリング周波数を１／２分周して１５ＭＨｚのクロ
ック信号ＣＫ２を作成し、このクロック信号ＣＫ２に基
づいてラインメモリからデータを読出すようにしたが、
外部から与えられるデジタル表示データには、いわゆる
ブランキング時間が含まれるので、ラインメモリからの
読出しの周波数をもう少し遅くすることができるため、
各実施例で用いた分周器７，４８は、１／２分周器に限
定されるものではない。

【００６１】なお、上記各実施例では、ラインメモリお
よびソースドライバに与える各制御信号を、コントロー
ラ４，４５を用いて作成したが、コンピュータ等を用い
てソフト的に作成することも可能である。

【００６２】

【発明の効果】以上のように本発明によれば、駆動手段
のサンプリング周波数よりも高い周波数、具体的にはＮ
倍の転送周波数で与えられるデジタル表示データを、Ｎ
個のグループに分割し、各グループに対応する駆動手段
に与えるようにしたので、入力されるデータの速度より
も低い速度でデジタル表示データを駆動手段に供給する
ことができる。

【００６３】また本発明によれば、映像信号分割手段が
備えるＮ個のラインメモリの総記憶容量は、表示手段の
１水平表示ラインを構成するデジタル表示データの容量
だけあればよく、従来のフィールドメモリに比べて小容
量のメモリで実現することができる。したがって、比較
的簡単な構成でかつ安価に実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である表示装置１１の簡略化
した構成を示すブロック図である。

【図２】図１に示すソースドライバ６ａ，６ｂの構成の
一部を示すブロック図である。

【図３】図１に示す表示装置１１の動作を示すタイミン
グチャートである。

【図４】本発明の他の実施例である表示装置４１の簡略
化した構成を示すブロック図である。

【図５】図４に示すソースドライバ４６ａ〜４６ｄの構
成の一部を示すブロック図である。

【図６】図４に示す液晶パネル４２へのデータの入力方
式を説明するための図である。

【図７】表示装置４１の動作を説明するタイミングチャ
ートである。

【図８】従来の表示駆動回路の構成を示すブロック図で
ある。

【符号の説明】１，４２液晶パネル２ａ，２ｂ，４３ａ〜４３ｈラインメモリ３ａ，３ｂ，４４ａ〜４４ｈ出力バッファ４，４５コントローラ５，４７ゲートドライバ６ａ，６ｂ，４６ａ〜４６ｄソースドライバ７，４８分周器８スイッチング素子９絵素電極１０対向電極１１，４１表示装置１２走査信号線１３データ信号線

Claims

【特許請求の範囲】

【請求項１】表示すべき映像信号が与えられる複数本
のデータ信号線を備え、前記データ信号線は同一の本数
から成るＮ（Ｎは２以上の整数）個のグループに分割さ
れている表示手段と、前記グループ毎に設けられ、予め定める開始信号に応答
し、入力されるデジタル表示データを予め定めるサンプ
リング周波数で順次保持し、全データを保持した後に一
斉にデータに対応した駆動信号をデータ信号線に出力す
るＮ個の駆動手段と、前記サンプリング周波数のＮ倍の転送周波数で与えられ
る１水平表示期間分のデジタル表示データを、前記グル
ープに対応して分割し、開始信号を各駆動手段に出力
し、かつ分割したデジタル表示データをそれぞれ対応す
る駆動手段に並列に出力する映像信号分割手段とを含む
ことを特徴とする表示装置。
【請求項２】前記映像信号分割手段は、前記グループを構成する信号線数と同数のデジタル表示
データを記憶するＮ個のラインメモリと、外部から与えられるデジタル表示データを、１番目、２
番目、…、Ｎ番目の順序で、前記転送周波数でラインメ
モリに書込む書込み手段と、Ｎ番目のラインメモリに最初のデジタル表示データが書
込まれた直後から、前記サンプリング周波数で前記Ｎ個
のラインメモリから並列にデジタル表示データを読出
し、駆動手段に出力する読出し手段と、前記ラインメモリからのデジタル表示データの出力開始
タイミングに同期して、各駆動手段に開始信号を出力す
る信号発生手段とを含むことを特徴とする請求項１記載
の表示装置。