JPH02170784A - 液晶パネルを駆動するためのラインメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はラインメモリ回路、特に薄膜トランジスタ（
Ｔ　Ｐ　Ｔ）アレイを用いたアクティブマトリクス表示
型の液晶パネルを駆動するためのラインメモリ回路に関
し、さらに特定的には、高速線順次方式で液晶パネルに
含まれる一連の信号電極に信号を印加するための液晶パ
ネル駆動用のラインメモリ回路の構成に関する。

［従来の技術］ 液晶を用いた表示素子は低電圧駆動が可能なため、低消
費電力性などが要求される用途に用いられるようになっ
てきている。このような用途の１つに液晶をマトリクス
状に配列し、各液晶にビデオ信号を順次印加して駆動す
ることにより画像を表示する液晶パネルがある。

しかしながら、一般に液晶を動作させるためには交流駆
動をする必要がある。このため、液晶に印加される信号
の極性を予め定められた一定の周期で反転させることが
行なわれている。すなわち、液晶パネルを駆動する場合
、ゲートライン（液晶パネルにおける１行の液晶素子が
接続されている行を選択するための信号線）を順次走査
し、１フイールドで全ゲートラインを走査することが行
なわれるが、この場合ゲートラインの走査に従って１水
平期間ごとにビデオ信号の極性が反転させられる構成が
とられる。ゲートラインの数が多く、１フイールドの期
間内ですべてのゲートラインを走査できない場合、この
所定の１フイ一ルド期間内にすべてのゲートラインを走
査するための方法として従来から、倍速線順次方式とイ
ンターレース方式と呼ばれる２つの方式が行なわれてい
る。

倍速線順次方式は、第１５図に示すように、ゲートライ
ンを２本ずつ対にして走査を行ない、フィールドごとに
このゲートラインの対を交替する。

フィールドＡにおいては、ゲートラインｇｌ、ｇ２が対
をなして同時に走査され、ゲートラインｇ３、ｇ４が同
時に対をなして走査される。以下同様にゲートラインｇ
５．　　ｇ６．が対をなして走査され、ゲートラインｇ
７．ｇ８が対をなして走査される。このとき、ゲートラ
インｇｌ、ｇ２は正極性の信号が各液晶に印加され、ゲ
ートラインｇ３、ｇ４の液晶には負極性の信号が印加さ
れ、ゲートラインｇ５．ｇ６の液晶には正極性の信号が
印加される。次のフィールドＢにおいては、ゲートライ
ンｇ２．ｇ３が対をなして走査され、ゲートラインｇ４
．ｇ５が対をなして走査される。そのフィールドＢにお
いては、ゲートラインｇ２゜ｇ３の液晶画素へは負極性
の信号が印加され、ゲートラインｇ４．ｇ５の液晶画素
には正極性の信号が印加される。以下、フィールドＣ，
Ｄ、Ｅにおいてそれぞれ対をなすゲートラインが切換え
られ、走査される。この倍速線順次方式においては、１
本のゲートラインに接続される液晶画素に対する信号極
性は２フイールド（１フレーム）ごとに切換えられる構
成となっている。１水平期間（ＩＨ）は、１本のゲート
ラインに接続される液晶画素がすべて駆動されている時
間であり、通常のラスク走査方式の表示装置の１水平走
査期間に対応する。また、１フイールドは周波数６０Ｈ
ｚである。この倍速線順次方式の場合、１フイールドの
期間内にすべてのゲートラインを走査することができる
ため、動画に対する応答が優れている。

インターレース方式は、第１６図に示すように、各フィ
ールドにおいてゲートラインを１本おきに走査し、２フ
イールドですべてのゲートラインが走査されるようにゲ
ートラインを走査する方式である。すなわち、このイン
ターレース方式においては、第１６図に示すようにフィ
ールドＡにおいて奇数のゲートラインｇ１．ｇ３．ｇ５
．ｇ７が走査され、次のフィールドＢにおいて偶数のゲ
ートラインｇ２．ｇ４．ｇ６．ｇ８が走査される。

液晶パネルのカラーフィルタがデルタ配列（液晶パネル
における画素の任意の正三角形の各頂点に互いに異なる
色すなわちＲ（赤）、Ｇ（緑）およびＢ（青）のカラー
フィルタが配列される構成）を有し、かつ液晶へ信号電
位を印加するための信号電極がジグザグ状に配設されて
いる場合、ゲートラインの奇数ラインと偶数ラインでは
、１．５画素分のずれが生じることになる。このためゲ
ートラインの奇数ラインと偶数ラインを同一タイミング
で駆動することはできないものの、このインターレース
方式においては、各フィールドにおいてゲートラインの
奇数ラインのみまたは偶数ラインのみが走査されるため
、フィールドごとに１゜５画素分駆動タイミングをずら
せば、カラーフィルタのデルタ配列に対する補正を行な
うことができ、水平解像度を改善することができる。

［発明が解決しようとする課題］ 上述の倍速線順次方式においては、ゲートラインが２本
ずつ対をなしてすなわち奇数ゲートラインと偶数ゲート
ラインが同時に走査されるため、カラー表示用液晶パネ
ルのカラーフィルタがデルタ配列となっている場合、こ
のデルタ配列に対する補正を行なうことができず、水平
解像度が劣化する。

また、インターレース方式においては、１フイールドに
全ゲートラインの半分のゲートラインしか走査されない
ため、走査されてていないゲートラインは前回のフィー
ルド時に与えられた画像情報を次のフィールドにおける
走査により更新されるまで保持していることになる。す
なわち、各液晶画素は１フレ一ム間画像情報を保持して
いることになるため、動画に対する応答性が劣化する。

さらに、倍速線順次方式およびインターレース方式はと
もに、第１５図および第１６図に示すように液晶を交流
駆動するために必要とされる信号の極性反転の周期が２
フレームすなわち１５Ｈｚであるため、フリッカが生じ
やすいという欠点が生じる。

［課題を解決するための手段］ 上述のような倍速線順次方式およびインターレース方式
が有する欠点、すなわちデルタ配列の補正、動画に対す
る応答性、フリッカの発生は高速線順次方式により解決
することができる。この高速線順次方式とは、１水平期
間で２本のゲートラインを走査するが、ゲートラインを
２水量時に走査するのではなく、１水平期間の半分の期
間の間一方のゲートラインを走査し、残りの半分の水平
期間に残りの他方のゲートラインを走査し、これにより
１水平期間で２本のゲートラインを走査する点において
倍速線順次方式と異なっている。すなわち第１７図に示
すように、この高速線順次方式においては、ゲートライ
ンｇ１およびｇ２がそれぞれ対をなして選択され、この
１水平期間の前半の期間の間ゲートラインｇ１が走査さ
れ、残りの水平期間でゲートラインｇ２が走査される。

この高速線順次方式においては、ゲートラインが１本ず
つ走査されるため、デルタ配列の補正を行なうことがで
き、しかも１水平期間で２本のゲートラインが走査され
るため、１フイ一ルド期間内ですべてのゲートラインを
走査することができ、動画に対する応答も早くなる。さ
らに、ゲートラインは１本ずつ独立に走査されるため、
１／２水平期間つまり１本のゲートラインの走査が完了
した時点でビデオ信号の極性を反転することが可能とな
り、液晶の交流駆動のために必要とされる信号の極性反
転の周期は１フレームすなわち３０Ｈｚと高速化するこ
とができ、液晶パネルのフリッカを改善することができ
る。すなわち、第１７図に示すように、フレームＡ、　
Ｂ、　Ｃ，Ｄ、　Ｈの各々に対してゲートラインの信号
極性を反転することが可能となり、信号の極性反転周期
は１フレームとなる。

しかしながら、この高速線順次方式は、１／２水平期間
にゲートライン１本に接続される画素に対応するビデオ
信号をソースドライバ（液晶パネルの液晶の信号電極へ
信号電位を伝達するための装置）に供給して液晶パネル
を駆動する必要が生じる。すなわち、ソースドライバへ
は与えられたビデオ信号をそのままでは供給することが
できず、１水平期間のビデオ信号を１／２水平期間のビ
デオ信号に時間圧縮するなどの処理が必要となる。

また、カラーフィルタのデルタ配列を補正するる必要が
あるが、このＤ／Ａ変換される前にデジタル極性切換え
が行なわれる。このデジタル極性切換回路においては、
極性切換信号に応じてデータのビット値の反転・非反転
が行なわれ、このデジタル極性切換回路を通過したビデ
オデータをＤ／Ａ変換することによりビデオ信号の極性
が切換えられる。従来、ビデオ信号の極性切換えの構成
としてはアナログビデオ信号を反転増幅器と非反転増幅
器へ印加し、それぞれの増幅器出力を極性切換信号によ
りアナログスイッチを用いて切換えて出力する構成がと
られていた。したがってこのアナログ形態で極性切換え
を行なう構成の場合、反転増幅器、非反転増幅器および
アナログスイッチと３点の装置が必要とされ、回路規模
が大きくなる。

デジタル極性切換回路においては、ビデオデータのビッ
ト値の反転、非反転は排他的論理和（Ｅｘ−ＯＲ）ゲー
トなどを用いて切換信号により選択的に行なうことがで
き、Ｄ／Ａ変換後に増幅器を１つ設けるだけでよいため
、非反転増幅器およ対をなす第２のゲートライン用とに
同時に並行して２種類のビデオ信号を導出する手段と、
この２種類の導出されたビデオ信号を、第１のゲートラ
イン、第２のゲートライン、これらの第１および第２の
ゲートラインの各々に対してソースラインに関し奇数ソ
ース線、偶数ソース線、および前半のソース線、および
後半のソース線の８個のグループに分割して記憶する手
段と、この記憶手段から第１のゲートラインに対して前
半のソース線に伝達されるべき画素データ、後半のソー
スラインに伝達されるべき画素データを交互に読出し、
この第１のゲートラインに関する読出しが終了した後、
第２のゲートラインについて第１のゲートラインと同様
の順序で画素データを読出す手段と、この読出手段から
与えられた画素データをソース線の前半および後半の少
なくとも２つのグループに対応して設けられたソースド
ライバへそれぞれ交互に伝達する手段と、このソースド
ライバ出力を液晶パネルのソース線へ伝達するための互
いに交差しないように配列される信号線とを備える。

［作用］ １水平期間のビデオ信号からゲートラインの第１のライ
ン用と第２のライン用とに並列に同時に２種類の信号を
導出し、この導出された２種類のビデオ信号データを記
憶手段に書込み、この１／２水平期間にこの記憶手段か
らゲートライン１本に対応するビデオ信号データを読出
して画素駆動手段であるソースドライバへ印加すれば、
高速線順次方式による液晶パネルの駆動が可能となる。

また、記憶手段からの画素データ読出しの際、ゲートラ
イン１本に対応するビデオ信号データをソースラインの
前半と後半とに分けてそれぞれ交互に読出すことにより
、ソースラインの前半、後半をそれぞれ駆動するソース
ドライバに交互にビデオ信号を供給することができ、こ
れによりソースドライバの動作速度を規定するクロック
周波数を１／２に抑制することが可能となり、高速線順
次方式においても従来方式と同一のクロック周波数でソ
ースドライバを動作させることができ、ソースドライバ
のリニア特性の向上および消費電力の低減が得られる。

［発明の実施例］ まずこの発明の具体的構成について説明する前に、この
発明による液晶パネル駆動用のラインメモリ回路の動作
について原理的に説明する。液晶パネルのカラーフィル
タがデルタ配列であり、この液晶画素の信号電極が液晶
パネルにおいてジグザグ状に配設されている場合、ゲー
トラインの奇数ラインと偶数ラインとでは、この画素の
配列が１．５画素分ずれている。したがって、１水平期
間のビデオ信号をアナログ−デジタル（Ａ／Ｄ）変換し
て２本のゲートライン用のビデオ信号を導出する場合、
Ａ／Ｄの動作タイミングを与えるクロックのタイミング
をゲートラインの奇数ラインと偶数ラインとで１．５画
素分ずらす必要がある。

実際上は、液晶パネルの１画素あたり、ビデオ信号は１
クロツクでＡ／Ｄ変換されるため、Ａ／Ｄ変換器へ与え
られるクロックはゲートラインの奇数ラインと偶数ライ
ンとで１．５クロツク分ずらす。

ビデオ信号の赤（Ｒ）、緑（Ｇ）および青（Ｂ）の各色
信号はゲートラインの奇数ライン用と偶数ライン用との
２本ずつに分割され、上述の１．５クロツクのタイミン
グずれて１水平期間同時に並行してＡ／Ｄ変換される。

ビデオ信号のＲＧＢ各色に対応して設けられたＡ／Ｄ変
換器の直後に３ステートバツフアを設け、この３ステー
トバツフアの動作タイミングを制御することにより、Ａ
／Ｄ変換器から出力されるＲＧＢ各色のデータ出力タイ
ミングを制御して液晶パネルのカラーフィルタの配列の
順序と同一の配列順序でＲＧＢ各色のビデオデータを出
力する。

この上述の動作によりゲートラインの奇数ラインに対し
て１水平期間のビデオ信号データ、偶数ゲートライン用
に１水平期間の画素データを形成する。このようにして
形成された１水平期間に対応するデータ列はゲートライ
ンの奇数ラインと偶数ラインとに分割されているため、
このまま奇数ライン用のメモリと偶数ライン用のメモリ
との２つのメモリのそれぞれビデオデータを書込む構成
の場合、データをメモリから読出す際には１／２水平期
間は片側のメモリだけからのデータ読出動作となり、メ
モリアクセスの効率が悪く、またデータ書込時に要した
時間（１水平期間に対応する時間）の半分の時間でビデ
オデータをメモリから読出す必要がある。そこで、デー
タ読出時もデータ書込時と同様にメモリアクセスするこ
とができるように、メモリへビデオデータを書込む前に
データ列の変換を行なう。具体的には、ゲートラインの
奇数ラインと偶数ラインとに分割されたデータ列をソー
スラインの奇数ラインに対応するビデオデータとソース
ラインの偶数ラインに対応するビデオデータとに再分配
する。ソースドライバに供給されるビデオ信号は、ソー
スラインの奇数ラインとソースラインの偶数ラインの画
素用ビデオデータが交互に現われる画素データとなるた
め、前述のデータ列変換を行なった場合、メモリからの
データ読出しは奇数ソースライン用ビデオデータと偶数
ソースライン用とデオデータとに対し交互に行なわれる
ため、奇数ソースライン用ビデオデータを記憶するメモ
リと偶数ソースライン用ビデオデータを記憶するメモリ
と２つ設けておき、前述のデータ列の変換を行なった場
合、この２つのメモリからのデータ読出しは交互に行な
われることになり、メモリアクセスの効率が改善され、
またデータ書込に要した時間と同じ時間でデータを読出
すことが可能となる。

ビデオ信号は連続的に処理しなければ液晶パネルを駆動
して画像を表示することはできないため、前述のソース
ラインの奇数用ビデオデータを記憶するためのメモリと
偶数のソースライン用ビデオデータを記憶するためのメ
モリと２つ設けられたメモリをもう１対設け、一方の対
のメモリに書込動作が行なわれている場合には他方の対
のメモリは読出動作を行なうように構成し、１水平期間
ごとに書込動作と読出動作をこの２対のメモリで交互に
切換える。この切換構成により、片側の１対のメモリに
ビデオデータが書込まれている間もう１対のメモリから
は書込動作と並行してデータ読出しが行なわれることに
なり、ビデオ信号を連続的に処理できることになる。

データ列のメモリへの書込時のアドレスは、同一メモリ
内でソースラインの前半・後半およびゲートラインの奇
数ライン・偶数ラインの分離および切換えが容易に行な
えるように、１水平期間の画素数（１本のゲートライン
に接続される液晶画素の数）をＮとしたとき、ソースラ
インの前半・後半を切換えるための切換ビットＸを、Ｘ
≧（Ｊ−。

ｇ　２　　（Ｎ　／　４　）とし、一方ゲートラインの
奇数ライン・偶数ラインを切換えるためのビットＹをＹ
−Ｘ＋１とする。データ列変換後のとデオデータは、ゲ
ートラインの奇数ライン用のビデオデータおよびゲート
ラインの偶数ライン用のビデオデータが交互に書込まれ
ることになる。すなわちデータ列変換においてたとえば
奇数のソースラインに対してはゲートラインの奇数ライ
ン、ゲートラインの偶数ラインが交互に書込まれ、同様
に偶数ソースラインに対してもゲートラインの奇数ライ
ン、偶数ライン用のとデオデータがそれぞれ交互に書込
まれる。したがって、１／２水平期間はゲートラインの
奇数ライン・偶数ラインを切換えるためのビットＹのリ
セット、セットを交互に繰返しながら書込アドレスを１
つずつ増分させる。これにより、１／２水平期間におい
てメモリにゲートラインの奇数ライン用ビデオデータが
書込まれる領域は切換ビットＹのリセット値に対応し、
偶数のゲートライン用のビデオデータは切換ビットＹが
セットされたアドレスすなわちメモリの後半の領域に記
憶される。ソースラインの前半・後半の切換えを行なう
ための切換ビットＸは前半の１／２水平期間と後半の１
／２水平期間でそれぞれリセット、セットする。これに
より、前半の１／２水平期間においてはメモリの書込位
置を前半の１／２水平期間と後半の１／２水平期間とで
異ならすことが可能となる。この結果、１対のメモリに
おいて、２本のゲートラインに対応する領域、奇数のソ
ースラインに対応する領域、偶数のソースラインに対応
する領域、の８つの領域に分割されたことになり、各こ
の８分割された領域の各々に対応するビデオデータが書
込まれることになる。

ビデオデータをメモリから読出す場合、読出されたデー
タ配列はソースドライバへ供給するビデオ信号の順序と
する必要があるため、１／２水平期間においてソースラ
インの前半・後半切換ビットＸのリセット、セットを交
互に繰返しなから読出アドレスを１つずつ増分させる。

ゲートラインの奇数ライン・偶数ラインの切換ビットＹ
は、前半の１／２水平期間と後半の１７２水平期間とで
その時のフィールドに応じてリセットまたはセットされ
る。すなわち成るフィールドにおいては、前半の２分の
１水平期間において切換ビットＹがリセットされ、後半
の１／２水平期間で切換ビットＹがセットされる。また
別のフィールドにおいては、前半の１／２水平期間で切
換ビットＹがセットされ、後半の１／２水平期間で切換
ビットＹがリセットされる。

上述の続出アドレスに従ってメモリより読出されたビデ
オデータはデジタル信号であり、一方、ソースドライバ
へはアナログ信号の形態で印加するため、デジタル−ア
ナログ（Ｄ／Ａ）変換されためには、ゲートラインの奇
数ラインと偶数ラインとに対してはビデオ信号が１．５
画素分タイミングがずれている必要があるため、たとえ
１本のゲートラインのビデオ信号から２本のゲートライ
ンのビデオ信号を生成したとしても、この２種類のビデ
オ信号をそのままソースドライバへ供給することはでき
ず、何らかの信号処理が必要となる。

さらに、１／２水平期間に１本のゲートラインを走査し
、このゲートラインに対する信号電位を各液晶画素へ伝
達する必要があるため、この信号電位を各液晶画素へ伝
達するソースドライバを従来の線順次方式およびインタ
ーライン方式の２倍のクロック周波数で動作させる必要
があり、リニア特製の劣化、消費電力の増加などが生じ
ることになる。

そこで、この発明による液晶パネル駆動用ラインメモリ
回路においては、以下の構成がとられる。

すなわちこの発明による液晶パネル駆動用のラインメモ
リ回路は、１水平期間のビデオ信号から第１のゲートラ
イン用とこの第１のゲートラインとび非反転増幅器の２
種類の増幅器を２つを設ける必要がなく、ビデオ信号を
Ａ／Ｄ変換してデジタル処理する構成の場合、このよう
な極性切換回路を少ない部品点数で実現することができ
る。

デジタル極性切換回路を通過したビデオデータは、ＲＧ
Ｂ各色のビデオ信号にＤ／Ａ変換する必要がある。この
ため、読出されたデータ列内の色順序に合わせて、Ｄ／
Ａ変換器の前段に設けられたラッチ回路を動作させるこ
とにより各色のデータを対応のＤ／Ａ変換器へ与えてそ
れぞれのＤ／Ａ変換器でアナログビデオ信号に変換する
。このようにして得られたアナログビデオ信号は高速線
順次方式用のビデオ信号であり、１／２水平期間時間で
ゲートライン１本に対応するビデオ信号をソースドライ
バに供給することができる。

なお、上述の構成において、ＲＧＢＢ色のビデオ信号は
、それぞれ各色対応に設けられたＡ／Ｄ変換器を用いて
ビデオデジタルデータに変換し、各Ａ／Ｄ変換器後段に
設けられた３ステートバツフアの動作タイミングを調整
してＲＧＢＢ色のビデオ信号を１本のデータ列に変換し
た後所望のデジタル処理を施し、この後再び１本のデー
タ列をラッチ回路を用いてこの動作タイミングを調整し
てＲＧＢ各色対応に設けられたＤ／Ａ変換器に対し各色
のデジタルビデオデータを振分けてアナログビデオ信号
に変換する構成がとられる。上述の構成により、３ステ
ートバツフアとラッチ回路との間のデジタル処理回路部
分は各色データを分割することなく一括処理を行なうこ
とができ、部品点数を削減することができる。次にこの
発明の一実施例について図面を参照して詳細に説明する
。

今、この発明の一実施例として、第２図に示すように、
液晶パネル４７の水平方向の画素数がＲｌＧ、　Ｂ併せ
て６４０個、垂直方向の画素数が４８０個であり、この
液晶パネルのカラーフィルタの配列は第３図に示すよう
なデルタ配列である場合を考える。さらに、液晶パネル
４７を駆動するためのソースドライバとして、液晶パネ
ルのソースラインの奇数ライン、偶数ラインおよびソー
スラインの前半部分、後半部分からなる４つのグループ
のそれぞれを駆動するために４個のソースドライバ４３
．４４．４５および４６が設けられる場合の構成を考え
る。すなわち、第２図を参照してソースドライバ４３が
ソースラインの前半部分の奇数のソースラインへ信号を
印加し、ソースドライバ４４がソースラインの後半部分
の奇数ラインへビデオ信号を供給する。ソースドライバ
４５は前半部分の偶数のソースラインへビデオ信号供給
し、ソースドライバ４６は後半部分の偶数のソースライ
ンをビデオ信号を供給する。ここで、ソースラインは前
述のごとく６４０本設けられており、各ソースラインに
は工ないし６４０の番号が順次付されているものとする
。さらに、第２図の構成において、液晶パネル４７のＢ
、　Ｇ、　Ｒはそれぞれ画素の色を示し、各Ｂ、Ｇ、Ｈ
の下に付されている番号がソースラインの番号を示して
いるものとする。

上述のように液晶パネル４７のソースラインの数は水平
画素数と同様６４０本であり、ゲートライン数は垂直画
素数と同一の４８０本であり、ソースラインはカラーフ
ィルタがデルタ配列されているため、第３図に示すよう
に液晶パネル４７内をジグザク状に配設されており、１
本のソースラインがそれぞれゲートラインにおける同一
の色の液晶を駆動する構成がとられる。

また、第２図に明確に示すように、ソースドライバ４３
〜４６の信号出力端子と液晶パネル４７内のソースライ
ンとの接続は互いに交差しないように配設される。

第３図に具体的に示されているように液晶パネル４７の
画素４８の配列は奇数ゲートラインと偶数ゲートライン
とで１．５画素分ずれている。

液晶パネル４７のそれぞれのソースラインを駆動するた
めのソースドライバ４３〜４６の各々は第４図に示され
るような構成を有する。第４図を参照してソースドライ
バは、スタートパルスφ３に応答して起動され、クロッ
クφ４に応答してその出力端子からの選択活性化信号が
１つずつシフトされるシフトレジスタ４９と、シフトレ
ジスタ４９からの選択活性信号に応答してビデオ信号Ｖ
１〜ｖ３の各々を伝達するアナログスイッチ５〇−１〜
５０−ｍと、アナログスイッチ５０　（５０−１〜５０
−ｍ）を介して与えられたビデオ信号をサンプルし保持
し、すべてのソースラインの信号を保持した時点でこれ
らの保持したビデオ信号を対応のソースラインへ供給す
るアナログサンプル／ホールド回路５１とを備える。ア
ナログスイッチ５０はシフトレジスタ４９からの選択活
性信号に応答して順次オン状態となり、対応のビデオ信
号をアナログサンプル／ホールド回路５１へ伝達する。

ビデオ信号ｖ１〜ｖ３の各々は色Ｒ，Ｇ。

Ｂ各色のビデオ信号に対応しており、それぞれの色のビ
デオ信号は並列して伝達される。したがって、この構成
においては、たとえばＲビデオ信号がアナログサンプル
／ホールド回路５１へ伝達される場合には、残りの色の
ビデオ信号は伝達されず、常に１つの色のすなわち１つ
の画素のビデオ信号のみがアナログスイッチ５０を介し
てアナログサンプル／ホールド回路５１へ伝達される。

さらにシフトレジスタ４９は液晶パネルの１行すなわち
１本のゲートラインの画素数６４０の１７４を駆動する
ために、１６０段（ｍ−１６０）段のシフトレジスタ構
成となる。アナログサンプル／ホールド回路５１はアナ
ログスイッチ５０を介して伝達された信号をソースライ
ンへ供給している動作と並行してサンプリングおよびホ
ールド動作を行なう。

ソースドライバ４３〜４６の各々へビデオ信号を供給す
るラインメモリ回路４２（第２図参照）の具体的構成を
第１図に示す。第１図を参照してラインメモリ回路４２
は、１水平期間のビデオ信号ｖＩＩ　ｒ　ｖ＆　ｒ　”
Ｇから奇数ゲートラインおよび偶数ゲートライン用の２
行（２本のゲートライン）分のビデオ信号を導出するブ
ロック１００と、ブロック１００からの２本のゲートラ
イン分のビデオ信号をそれぞれ偶数のソースラインのビ
デオ信号と奇数のソースラインのビデオ信号とに選択的
に整列させたデータ列を導出するデータ列変換回路１３
と、データ列変換回路１３からの奇数ソースライン用ビ
デオ信号データおよび偶数ソースライン用ビデオ信号デ
ータをさらに前半のソースライン用のビデオ信号データ
、後半のソースライン用ビデオ信号データに分割し、合
計８つのグループ（奇数ゲートライン、偶数ゲートライ
ン、奇数ソースライン、偶数ソースライン、前半のソー
スライン、および後半のソースラインからなる８つのグ
ループ）に分割して記憶し、かつ１本のゲートラインに
関して前半のソースラインおよび後半のソースライン用
のビデオ信号データをそれぞれ交互に読出すメモリブロ
ック２００と、メモリブロック２００からのビデオ信号
データを偶数ゲートラインと奇数ゲートラインとで信号
の極性を切換えるための極性切換回路２７．２８と、極
性切換回路２７．２８からのビデオ信号データを受け、
１列のビデオ信号データ列からＲ，Ｇ、Ｂ各色それぞれ
の３列のビデオ信号データを導出するブロック３００と
を備える。

２本のゲートライン用のビデオ信号データを導出するブ
ロック１００は、アナログビデオ信号ＶＧ　＋　ｖ＊　
＊　”ａのそれぞれを所定のタイミングでサンプリング
し、デジタル信号に変換するＡ／Ｄ変換器１〜６と、Ａ
／Ｄ変換器１〜６の各々を所定のタイミングで取込んで
出力する３ステートバツフア７〜１２とを備える。Ａ／
Ｄ変換器１〜３は１本のゲートライン（たとえば奇数ゲ
ートライン）に対応するビデオ信号データを導出するた
めものであり、Ａ／Ｄ変換器４〜６は他方のゲートライ
ン（たとえば偶数ゲートライン）のビデオ信号データを
導出するためものである。バッファ７〜９およびバッフ
ァ１０〜１２はそれぞれのグループにおいて、信号を取
込んで出力するタイミングが異なっており、３列のビデ
オ信号データ（Ｒ。

Ｇ、　Ｂ信号データに対応）を１列のデータ列に変換す
る。

メモリブロック２００は、奇数ソースラインに供給され
るべきビデオ信号データを記憶するためのメモリと偶数
ソースラインに供給されるべきビデオ信号を記憶するメ
モリとからなる１対およびメモリへの書込動作と読出動
作とを並行して行なうために同様のメモリが１対、合計
４個のラインメモリ１８，１９．２０および２１を含む
。メモリ１８．１９は対をなして動作し、メモリ２０゜
２１が対をなして動作する。すなわち、メモリ１８．１
９へのデータ書込みが行なわれている間メモリ２０．２
１からデータの読出しが行なわれる。

メモリ１８．２０へはたとえば奇数ソースラインへ供給
されるべきビデオ信号データが書込まれ、メモリ１９．
２１へはたとえば偶数ソースラインへ供給されるべきビ
デオ信号データが記憶される。

データ列変換回路１３とメモリ１８．２０との間には、
データ列変換回路１３の出力データ列を受ける３ステー
トバッファ１４．１５と、バッファ１４．１５出力のい
ずれか一方を選択的にメモリ１８．２０の一方へ伝達す
るとともに、メモリへの書込みが行なわれていないメモ
リの出力バスを極性切換回路２７へ接続するデータバス
マルチプレクサ２５が設けられる。メモリ１９．２１と
データ列変換回路１３との間には、データ列変換回路１
３の出力を伝達する３ステートバツフア１６゜１７と、
メモリ１９．２１へのバッファ１６，１７からの書込経
路およびメモリ１９．２１からの読出経路を選択的に極
性切換回路２８へ接続するデータバスマルチプレクサ２
６が設けられる。３ステートバツフア１４の出力はメモ
リ１８へ伝達され、３ステートバツフア１５の出力はメ
モリ２０へ伝達される。３ステートバツフア１６の出力
はメモリ１９へ伝達され、３ステートバツフア１７の出
力はメモリ２１へ伝達される。ブタ−バスマルチブレフ
サ２５は、メモリ１８ヘバツフア１４からのデータが書
込まれている間、メモリ２０の出力を極性切換回路２７
へ伝達する。同様に、データバスマルチプレクサ２６は
、たとえばバッファ１６の出力がメモリ１９へ書込まれ
ている間、メモリ２１の出力を極性切換回路２８へ伝達
する。

この構成により書込データと読出データとの競合がデー
タバス上で生じることが防止される。メモリ１８〜２１
の各々は書込アドレスを与える書込アドレス発生回路２
３と、メモリ１８〜２１の読出アドレスを与えるための
続出アドレス発生回路２４と、書込アドレス発生回路２
３および読出アドレス発生回路２４からのアドレス信号
をそれぞれメモリ１８．１９およびメモリ２０．２１の
一方へ各メモリの読出動作および書込動作に応じて選択
的に伝達するアドレスバス切換回路２２が設けられる。

アドレスバス切換回路２２は、メモリ１８．１９が書込
動作を行なっている場合アドレス発生回路２３の出力を
伝達し、同時に読出アドレス発生回路２４からのアドレ
スをメモリ２０゜２１へ伝達する。すなわち、アドレス
バス切換回路２２は読出動作を行なっているメモリへ読
出アドレス発生回路２４からの読出アドレスを伝達し、
書込動作を行なっているメモリへ書込アドレス発生回路
２３からの書込アドレスを伝達する。

ブロック３００は、極性切換回路２７．２８を介して出
力された１列のデータ列から３列のビデオ信号（Ｒ，Ｇ
、　　Ｂビデオ信号）に変換するために、Ｄ型フリップ
フロップからなるラッチ回路２９〜３４と、ラッチ回路
２９〜３４の出力の各々をそれぞれ所定のタイミングで
アナログ信号に変換するＤ／Ａ変換器３５〜４０を含む
。ラッチ回路２９〜３１およびラッチ３２〜３４は各々
各グループにおいてそのラッチタイミンクが異なってお
り、極性切換回路２７．２８からそれぞれ出力される１
列のデータ列から所定のタイミングでラッチ動作を行な
うことにより、それぞれ対応の色のビデオ信号データの
みをラッチする。すなわち、ラッチ回路２９．３２はＢ
ビデオ信号データをラッチし、ラッチ回路３０．３３は
Ｒビデオ信号データをラッチし、ラッチ回路３１．３４
はＧビデオ信号データをラッチする。

各ブロックの動作タイミングを制御するために、ライン
メモリ用スタート信号φｓ１に応答して駆動され、ライ
ンメモリ用クロック信号φＣ１に応答して動作タイミン
クが規定され、予め定められたタイミングで各種制御信
号を導出する制御回路４１が設けられる。次に各回路ブ
ロックの動作について説明する。但し以下の説明におい
ては、説明を簡単にするために、一方の回路の動作すな
わち偶数用のゲートラインまたは奇数のゲートラインお
よび１組のメモリの動作について説明する。

まず、第５図および第６図を参照して１水平期間のビデ
オ信号から偶数ゲートライン用および奇数ゲートライン
用のデジタルビデオ信号データを導出する動作について
説明する。第５図を参照すると１本のゲートラインに対
応するビデオ信号データを導出するための構成が示され
る。第５図を参照して、ラインメモリクロックφ２に応
答してＡ／Ｄ変換動作を行なうＡ／Ｄ変換器５２−５４
と、それぞれ互いに異なるタイミングでデータの取込お
よび出力を行なう３ステートバツフア５５〜５７が示さ
れる。３ステートバツフア５５は制御信号ＧＢに応答し
てデータの取込みおよび出力動作を行ない、バッファ５
６は制御信号ＧＲに応答してデータの取込みおよび出力
動作を行ない、バッファ５７は制御信号ＧＧに応答して
データの取込みおよび出力動作を行なう。アナログビデ
オ信号ｖ６．ｖ、、ｖＧの各々は、Ａ／Ｄ変換器５２〜
５４の各々においてラインメモリクロックφ２に応答し
てこのクロック信号φ２の立上がりでサンプリングされ
、次のクロックの立下がりに応答してデジタルビデオ信
号データとして出力される。３ステートバツフア５５〜
５７の各々はそれぞれ制御信号ＧＢ、ＧＲ，ＧＧが“Ｌ
°レベルになったときに与えられた信号を出力する。こ
の制御信号ＧＢ、ＧＲ，ＣＧは第６図Ｃｅ）、（ｆ）。

（ｇ）に示されるように互いに重なり合わない３相のク
ロックを構成しており、したがってバッファ５５〜５７
から出力されるデータ列は、液晶パネルのカラーフィル
タの色配列と同じ順序を有する。

Ｒ，Ｇ、Ｂ各色対応に設けられたＡ／Ｄ変換器は同一の
クロックで駆動されているが、ゲートラインの奇数ライ
ン用と偶数ライン用とではこのクロック位相は以下の理
由により１８０″異なっている。上述の構成では、液晶
パネルの水平方向の１画素分のビデオ信号データをＡ／
Ｄ変換器の１クロツクでサンプリングして出力しており
、デルタ配列のカラーフィルタの場合、ゲートラインの
奇数ラインと偶数ラインとではその色画素の配列が１．
５画素分ずれているため、この１．５画素分のずれは、
クロック信号において１．５クロツク周期のずれとなる
。１．５クロツク周期の相違は、１クロツク周期のずれ
にクロック位相１８０°を加算したものに等しく、１ク
ロツク周期のずれは、クロック位相が３６０°つまりＯ
ｏと同一であるため、結局ゲートラインの奇数ライン用
と偶数ライン用とでは、Ａ／Ｄ変換器のクロック位相は
１８０°ずらせばよいことになる。したがってバッファ
５５〜５７すなわち第１図のバッファ７〜９とバッファ
１０〜１２のそれぞれの活性化タイミングはラインメモ
リクロックφ２の半クロツク分互いにずれていることに
なる。このバッファ５５〜５７からラインメモリクロッ
クφ２の１クロツクに１色のビデオ信号データが出力さ
れるため、第６図（ｋ）に示すように、１列の合成デー
タ列がデータ列変換回路１３へ与えられることになる。

このように１本のデジタルデータ列とすることにより、
高速のデジタル処理を３色−括して行なうことが可能と
なり、回路点数を低減することが可能となる。このバッ
ファ７〜９およびバッファ１０〜１２で形成された奇数
ゲートライン用および偶数ゲートライン用のデジタルビ
デオ信号データ列はデータ列変換回路１３へ与えられ、
そこでソースラインの奇数ラインに印加されるデジタル
信号データ列およびソースラインの偶数ラインに印加さ
れるデジタル信号データ列に変換される。次にこのデー
タ列変換回路１３の具体的構成および動作について第７
図および第８図を参照して説明する。

第７図を参照してデジタルデータ列変換回路１３は、奇
数ゲートライン１０用に導出されたビデオ信号データ列
を受けるたとえばＤ型フリップフロップからなるラッチ
回路５８と、偶数ゲートライン用に導出されたビデオ信
号データ列を受けるたとえばＤ型フリップフロップから
なるラック回路５９と、ラッチ回路５８．５９からの信
号を受け、選択信号ＳＥＬに応答して伝達経路を切換え
るデジタルバス切換回路６０と、デジタルバス切換回路
６０からの信号をラッチするたとえばＤ型フリップフロ
ップからなるラッチ回路６１を備える。ラッチ回路６１
から奇数ソースラインに印加されるべきデータ列が出力
され、デジタルバス切換回路６０からさらに、そのまま
他方のデータバスを介して偶数ソースラインに印加され
るべきデジタルデータ信号列が出力される。ラッチ回路
５８．５９および６１はラインメモリクロックφ２に応
答してラッチ動作を行なう。デジタルバス切換回路６０
へ印加される選択信号ＳＥＬはラインメモリクロックφ
２の２倍の周期を有している。

次に動作について説明する。

第８図に示すように、ゲートラインの奇数ライン用のデ
ジタル信号データとゲートラインの偶数ライン用のデジ
タル信号データ列とは互いに１゜５クロツクその出力タ
イミングがずれている（第８図（ｂ）および（Ｃ）参照
）。この互いに１゜５クロツク位相のずれている奇数ゲ
ートライン用デジタル信号データ列および偶数ゲートラ
イン用デジタル信号データ列はそれぞれラッチ５８．５
９へ印加され、同一のラインメモリクロックφ２でラッ
チされる。ラッチ回路５８．５９はＤ型フリップフロッ
プにより構成されているため、各ラッチ回路５８．５９
から出力されるデータ列は１クロツクずれとなる（第８
図（ｄ）、（ｅ）参照）。この１クロツク位相のずれた
データ列をデジタルバス切換回路６０において選択信号
ＳＥＬに応答して入替える。すなわち、デジタルバス切
換回路６０における入出力の接続経路を切換えることに
より、デジタルバス切換回路６０からは第８図（ｇ）、
　　（ｈ）に示すように奇数ソースラインへ印加される
べきデジタル信号データ列および偶数ソースラインへ印
加されるべきデジタル信号データ列が出力される。この
とき、偶数ゲートラインと奇数ゲートライン用のデジタ
ル信号データが各データ列において交互に現われている
。このデジタルバス切換回路６０からの出力信号は、第
８図に示すように１クロツク分位相がずれているため、
このデジタルデータをこのままメモリに書込む際にはそ
れぞれの書込動作を１クロツクずらして行なう必要があ
り、またメモリの書込アドレスも同様に１クロツクずら
して発生させる必要がある。

したがってこの構成をとる場合には、回路規模が大きく
なるという欠点が発生する。したがって、これらのクロ
ックずれの補正を行なうことなくメモリへ書込むために
、デジタルバス切換回路６０からの出力信号データ列の
うち１クロツク分位相の進んでいるデジタルデータ列（
第７図および第８図においては、奇数ソースラインへ印
加されるべきデジタル信号データ列）をＤ型フリップフ
ロップからなるラッチ回路６１により再度ラッチし、こ
れにより１クロツク分伝搬を遅延させることにより、偶
数ソースラインへ印加されるビデオ信号データ列および
奇数ソースラインへ印加されるべきビデオ信号データ列
のタイミングを一致させることができる。この結果、デ
ジタルデータをメモリに書込む際、それぞれの書込動作
（奇数ソースライン用および偶数ソースライン用）を同
時に行なうことができるとともに、メモリに対する書込
アドレスを１つの書込アドレス発生回路より発生してそ
れぞれのメモリへ分配することができるため、部品点数
を低減することができる。次にメモリブロック２００の
データの書込みおよび読出動作について説明する。

ビデオ信号は連続的に処理する必要があるため、奇数ソ
ースライン用メモリと偶数ソースライン用メモリをそれ
ぞれ２個ずつ設け、それぞれのメモリの読出動作と書込
動作を１水平期間ごとに切換える。このメモリ（１８〜
２１）のそれぞれの容量は、書込アドレス、読出アドレ
ス、ソースラインの前半・後半切換ビットＸ１ゲートラ
インの奇数ライン・偶数ライン切換ビットＹより求める
ことができる。今、１水平期間の画素数Ｎが前述のよう
に６４０とすると、ソースラインの前半・後半切換ビッ
トＸは、 Ｘ≧見Ｏｇｚ　　（Ｎ／４）−止Ｏｇｚ　　（１６０）
、よりＸ−８が求められる。一方、ゲートラインの奇数
ライン・偶数ライン切換ビットＹは、Ｙ繻Ｘ＋１−８＋
１−９、 となる。したがって、メモリ１個あたりの記憶容（Ｙ＋
１） 量は２　　　より、１０２４ワードとなる。このワード
長はＡ／Ｄ変換器およびＤ／Ａ変換器の分解能に従って
定められる。

メモリ１８〜２１への書込動作と読出動作は１水平期間
ごとに切換えられる。このメモリ１８〜２１へのデータ
書込みおよび読出動作を選択的に切換え、読出データと
書込データとの衝突が生じないように、各メモリの前段
に設けられた３ステートバツフア１４〜１７と、メモリ
１８〜２１の各々の読出経路に設けられたデータバスマ
ルチプレクサ２５．２６とでデータの書込みおよび読出
しが選択的に制御される。すなわちこのメモリ１８．１
９への書込動作の場合、このメモリ１８゜１９直前に設
けられた３ステートバツフア１４゜１６をイネーブル状
態とし、データ列変換回路１３からのビデオ信号データ
列をメモリ１８．１９へ書込む。逆に、メモリ１８．１
９の読出動作を行なう場合、この前段に設けられた３ス
テートバッファ１４．１６をディスエーブル状態とし、
メモリ１８．１９から読出されたデータがデータ列変換
回路１３からのデータと衝突しないようされる。

また、各メモリの後段（読出経路における後段）に設け
られたデータバスマルチプレクサ２５，２６は常に、メ
モリ１８〜２１のうち読出動作が行なわれているメモリ
が接続されているデータバスを選択し、この選択したデ
ータバスを後段の極性切換回路２７．２８へ接続する。

したがってデータバスマルチプレクサ２５．２６へ与え
られる切換制御信号はメモリ１８〜２１へ与えられる書
込読出制御信号ＲＷと同期した制御信号となり、１水平
期間ごとにそのデータバスの接続経路が切換えられる。

書込アドレス発生回路２３からのメモリへの書込位置を
指定する書込アドレスは、第９Ａ図に示すように、デー
タ列変換回路１３から出力されるデータの出力タイミン
グに合わせてゲートラインの奇数ライン・偶数ライン切
換ビットＹをリセット、セットを繰返しながら１つずつ
増分される。同様にソースライン前半・後半切換ビット
Ｘが前半の１／２水平期間でリセット状態とされ、後半
の１／２水平期間でセット状態とされる。

この切換ビットＸを切換えた時点で“下位アドレス”　
（切換ビットＸ、Ｙを除くアドレス）がリセットされる
。

具体的には、前半の１／２水平期間の書込アドレスは０
．　２　　＋０．　１．２Ｙ＋１．・・・Ｎ／４−１．
２Ｙ＋Ｎ／４−１となり、後半の１／２水平Ｘ　　　　
　　Ｘ　　　Ｙ 期間は２　　＋０．　２　　＋２　　＋０．　２Ｘ＋１
．　２Ｘ　＋　２　Ｙ　＋　１．・・・２　　＋Ｎ／４
−１．２Ｘ＋２”＋Ｎ／４−１となる。前述のごとく１
水平期間の画素数Ｎが６４０の場合、第９Ａ図に示すご
とく前半の１／２水平期間に発生される書込アドレスは
０．５１２．１．５１３．・・・１５９．６７１となり
、後半の１／２水平期間は２５６，７６８゜２５７．７
６９．・・・、４１５，９２７となる。第９Ａ図に示す
ように、奇数ソースライン用のビデオデータ列および偶
数ソースライン用のビデオデータ列はともに奇数ゲート
ライン用ビデオ信号データ、偶数ゲートライン用ビデオ
信号データが交互に現われており、かつ書込アドレスが
それぞれ切換ビットＸ、Ｙにより切換えられている。こ
のため、第９Ｂ図に示すように、前半の１／２水平期間
においてはメモリの領域Ａ１と領域Ｂ１へ交互にビデオ
信号データが書込まれることになり、後半の１／２水平
期間においてはメモリの領域Ａ２と領域Ｂ２とへ交互に
ビデオ信号データが書込まれることになる。ここで第９
Ｂ図において領域Ａは偶数のゲートライン用のビデオデ
ジタル信号領域を格納する領域であり、領域Ｂは奇数の
ゲートライン用のビデオデジタル信号データを格納する
領域である。したがって奇数のソースライン用のメモリ
および複数のソースライン用のメモリの各々において領
域が４分割されており、合計８つの領域に分割されてビ
デオ信号データが記憶される構成となる。

メモリ１８ないし２１からデジタルデータを読出すため
のアドレスは、読出アドレス発生回路２４から発生され
てアドレスバス切換回路２２を介して読出動作中のメモ
リへ伝達される。この読出アドレス発生回路２４が発生
する読出アドレスは、第１０Ａ図に示すごとくソースラ
インの前半や後半切換ビットＸをリセット、セットしな
がら１つずつ増分される。また、前半の１／２水平期間
がゲートラインの奇数ラインであれば、ゲートラインの
奇数・偶数ライン切換ビットＹはリセットされ、後半の
１／２水平期間がゲートラインの偶数ラインであればゲ
ートラインの奇数ライン・偶数ライン切換ビットＹはセ
ットされる。すなわちデータ続出時においては、ゲート
ラインが奇数ラインであれば切換ビットＹはリセットさ
れ、ゲートラインが偶数ラインであれば切換ビットＹが
セットされる。

ここで、液晶パネルのカラーフィルタの配列されている
色の順序がＢＧＲとすると、上述の読出アドレスによっ
て読出されたビデオ信号データの色順序は、ソースライ
ンの奇数ライン側はＢ、Ｒ。

Ｒ，Ｇ、Ｇ、Ｂ・・・となり、偶数のソースライン側に
おいて読出されたデータの色順序はＧ、Ｂ、Ｂ。

Ｒ，Ｒ，Ｇとなる。したがってこの読出されたビデオデ
ジタル信号データ列をこのままＤ／Ａ変換してアナログ
ビデオ信号にした場合、同一の色信号が隣接することに
なるため、信号を切換えて液晶パネルを駆動するための
ソースドライバへ選択的に伝達するための余裕が存在し
なくなる。そこで、データ読出時においては、ソースラ
インの前半・後半切換ビットＸをデータ書込時と逆にセ
ット−リセットを繰返しながら１つずつ増分する。

すなわち、ソースラインの後半のデータからソースドラ
イバに取込ませるようにすれば、ソースラインの奇数ラ
イン側はビデオデジタルデータの配列はＲ，Ｂ、Ｇ、Ｒ
，Ｂ、Ｇとなり、一方ソースラインの偶数ライン側はＢ
、Ｇ、Ｒ，Ｂ、Ｇ、Ｒとなる。この配列により、液晶パ
ネルのカラーフィルタの色の配列順・序と同一となり、
ソースドライバへの信号の分配を容易に行なうことがで
きる。

具体的には、前半の１７２水平期間が奇数ゲートライン
に対するビデオ信号データであれば、続出アドレスは、
２Ｘ＋０．０．２Ｘ＋１．１．・・・２Ｘ＋Ｎ／４−１
．Ｎ／４−１となり、後半の１／２水平期間がゲートラ
インの偶数ライン用のデジタルビデオデータの場合には
、続出アドレスは２Ｙ＋２Ｘ＋０，２Ｙ＋０，２Ｙ＋２
Ｘ＋１，２Ｙ＋１．−．２Ｙ＋２ｘ＋Ｎ／４−１．２Ｙ
十Ｎ／４−１となる。実際に上述の値を具体的に示せば
第１０Ａ図に示されるように、前半の１／２水平期間は
読出アドレスが２５６．０．２５７，１゜・・・、４１
５．１５９となり、後半の１／２水早期間の読出アドレ
スは７６８，５１２，７６９，５１３、・・・、９２７
，６７１となる。すなわち第１０Ｂ図に示すように、奇
数ソースライン用のメモリからはゲートラインが偶数ラ
インの場合は領域Ａ２．　Ａｌ、の順で順次交互にデー
タが読出され、奇数ゲートラインの場合には、領域Ｂ２
．Ｂｌ。

の順序で交互にデータが読出される。偶数ソースライン
用メモリにおいても同様であり、第１０Ｂ図（Ｂ）のよ
うな態様でデータが各領域Ａ２’ＡＩ’またはＢ２’　
、Ｂｌ’の順序で順次交互に読出される。上述の構成の
ようにしてアドレスを発生するが、これによりメモリに
対する読出アドレスと書込アドレスはソースラインの奇
数ライン用メそりおよびソースラインの偶数ライン用メ
モリのどちらのメモリについても同一のアドレスとする
ことができるので、書込用および読出用それぞれ１個の
アドレス発生回路を設け、このアドレス発生回路からの
アドレスを単にアドレスバス切換回路２２を介して分配
するだけでビデオ信号データの書込みおよび読出しを行
なうことができる。

データバスマルチプレクサ２５．２６を介して読出され
たデータはデジタル極性回路２７．２８で各デジタルビ
デオ信号データのビット値の反転がとられる。デジタル
極性切換回路２７．２８の具体的構成の一例を第１１図
に示す。

第１１図を参照してデジタル極性切換回路は８個のＥｘ
−ＯＲゲート６２−１〜６２−８を備える。この第１１
図に示す構成はビデオデジタル信号データが８ビツトの
構成の場合が示されている。

すなわち１画素のデジタルデータが８ビツトの場合が示
される。Ｅｘ−ＯＲゲート６２−１〜６２−８のそれぞ
れの一方入力に極性切換信号ＰＣが制御回路４１から印
加される。Ｅ　ｘ−ＯＲゲートは通常、その両人力のビ
ット値が不一致の場合に“Ｈルベルの信号を出力し、両
人力のビット値が一致している場合には“Ｌ″レベル信
号を出力する。したがって、極性切換信号ＰＣが“Ｌ”
の場合、Ｅｘ−ＯＲゲート６２−１〜６２−８の各々は
入力ビデオデジタル信号データをそのまま通過させ、極
性切換信号ＰＣが“Ｈｏの場合、与えられたビデオデジ
タルデータのビット値を反転して出力する。この極性切
換信号ＰＣは第１２図に示すように前半の１／２水平期
間と後半の１／２水平期間とでその信号レベルが切換え
られる構成となっている。すなわち、極性切換信号ＰＣ
の周期は１水年期間である。したがって、前半の１／２
水平期間と後半の１／２水平期間とで信号の極性が１８
０°ずれた形となる。これにより、奇数ゲートラインと
偶数ゲートラインドで信号極性が反転することができ、
高速線順次方式における信号切換えを得ることができる
。極性切換回路２７．２８を通過した信号は、１列のデ
ジタルビデオデータ列である。この１列のデジタルデー
タ列をＲ，Ｇ、　　Ｂ各色対応に設けられたＤ／Ａ変換
器３５〜４０のそれぞれへ分配するために、デジタル信
号がデータ列はＤ型フリップフロップからなるラッチ回
路２９〜３４へ伝達され、そこで互いに異なるタイミン
グでラッチされ、Ｒ，Ｇ、Ｂ各色対応の並列な３列のデ
ジタルビデオ信号データに変換される。奇数ソースライ
ンへ伝達されるべきビデオ信号を導出する経路と偶数ソ
ースラインへ伝達されるべきビデオ信号を導出する経路
とはその動作が同一であるため、一方の動作について第
１３図および第１４図を参照してこの動作について説明
する。

第１３図を参照して、Ｂ信号をラッチするＤフリップフ
ロップからなるラッチ回路６３と、Ｒ信号をラッチする
Ｄフリップフロップ型のラッチ回路６４と、Ｇ信号をラ
ッチするＤフリップフロップからなるラッチ回路６５を
考える。各ラッチ回路６３〜６５の各々には各ラッチ出
力をアナログ信号に変換するＡ／Ｄ変換器６６〜６８が
設けられる。ラッチ回路６３はラッチ制御信号ＬＢに応
答してラッチ動作を行ない、ラッチ回路６４はラッチ制
御信号ＬＲに応答してラッチ動作を行ないい、ラッチ回
路６５はラッチ制御信号ＬＧに応答してラッチ動作を行
なう。この制御信号ＬＢ、ＬＲ，ＬＧは第１４図（ｃ）
、（ｄ）および（ｅ）に示すようにその位相が各々ずれ
ており、互いに重なり合わない３相のクロック信号を形
成しており、各ＬＢ、ＬＲ，ＬＧ信号の周期はラインメ
モリクロックφ２の２倍の周期を有している。まずデー
タ極性反転回路から出力された合成データ列が第１４図
（ｂ）にしめすようにＲ，Ｂ、　Ｇ、　Ｒ。

・・・の配列順序であるとする。この場合、制御信号Ｌ
Ｒに応答してラッチ回路６４がラッチ動作を行ない、続
いてラッチ回路６５．６３がこの順にデータのラッチ動
作を行なう。ラッチ回路６３〜６５の各々はそれぞれラ
インメモリクロックφ２の３クロツクごとにラッチ動作
を行なうため、各ラッチ回路６３〜６５のデータ保持期
間はラインメモリクロックφ２の３クロツク期間となる
。各Ｄ／Ａ変換器３５〜４０（６６〜６８）の出力信号
はそれぞれ対応のソースドライバ４３〜４６へ伝達され
る。第２図に示すソースドライバ４３〜４６のうち、前
半のソースラインへ接続されるソースドライバ４３．４
５は同一のクロックで動作し、後半のソース・ラインに
接続されるソースドライバ４４．４６は同一のクロック
で動作する。したがって、奇数ソースラインに関しては
後半のソースドライバと前半用のソースドライバとが交
互にデータの取込みを行ない、同様に偶数のソースライ
ンに接続されるソースドライバ４５．４６においても交
互にデータの取込みを行なう。このソースドライバ４３
〜４６の各々を駆動するクロック信号φ４．φ４に応答
して各Ｄ／Ａ変換器３５〜４０から出力されたデータが
対応のソースドライバ内のアナログサンプル／ホールド
回路５１でサンプルされホールドされる。このとき、第
１４図（ｊ）、　　（ｋ）に示すように、ソースドライ
バのクロックφ４．φ４の周期はラインメモリ用クロッ
クφ２の周期の２倍を有しており、各ソースドライバは
倍速線順次方式およびインターレース方式と同様の動作
速度で動作することが可能となる。

すなわち、第４図、第１４図を参照して、奇数のソース
ラインに接続されるソースドライバにおいては、まず後
半のソースライン駆動用ソースドライバが動作し、Ｒ信
号（Ｒ３２１）をサンプルし、次に前半のソースライン
駆動用のソースドライバが動作し、Ｂ信号（Ｂ１）をサ
ンプルする。以下順次Ｇ３２３、Ｒ３、Ｂ５２５、Ｇ５
がそれぞれサンプルされる。このサンプル動作は、それ
ぞれのソースドライバに含まれるアナログスイッチ５０
　（５０−１〜５０−ｍ）の各々を順次オン状態とする
ことにより行なわれているため、各Ｄ／Ａ変換器６６〜
６８（３５〜４０）の出力が同時に出力されていても、
この信号線は３列並行に配列され、順次アナログスイッ
チに接続されているため、３出力のうちの１つの色に対
応するビデオ信号のみがアナログサンプル／ホールド回
路５１でサンプルされることになる。アナログサンプル
／ホールド回路５１においては、１行のゲートラインに
関してそれぞれ与えられた信号のサンプル／ホールド動
作がすべて完了した後、そのデータを対応のソースライ
ン上へ伝達する。上述の動作により、各ソースドライバ
を従来の倍速線順次方式およびインターレース方式と同
様の動作速度で動作させながら高速線順次方式で液晶パ
ルスを駆動することが可能となる。

［発明の効果コ 以上のようにこの発明によれば、１水平期間のビデオ信
号から偶数ゲートライン用および奇数ゲートライン用の
２組のビデオ信号を導出し、この導出された２組のゲー
トライン用のビデオ信号をそれぞれ奇数のソースライン
へ伝達されるべきビデオ信号と偶数のソースラインへ伝
達されるべきビデオ信号、前半のソースラインへ伝達さ
れるべきビデオ信号、後半のソースラインへ伝達される
べきビデオ信号と分割して記憶し、かつこの分割して記
憶されたデータを１本のゲートラインにつき前半のソー
スライン用のビデオ信号と後半のソースライン用ビデオ
信号と順次交互に読出し、液晶パネルの前半のソースラ
インおよび後半のソースラインへ信号を伝達するように
設けられかつ互いにその出力信号線が交差しないように
液晶パネル周辺に配置されたソースドライバへ交互にビ
デオ信号を伝達して液晶パネルを駆動するように構成し
ているため、液晶パネル駆動用のソースドライバを従来
の倍速線順次方式およびインターレース方式と同様の動
作速度で動作させながら、高速線順次方式で液晶パネル
を駆動することができ、水平解像度の向上、動画に対す
る応答性の改善およびフリッカの改善を得ることが可能
となり、少ない部品点数で大画面高画質の液晶パネルを
高品質で駆動することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である高速線順次方式用の
ビデオ信号を導出するラインメモリ回路の具体的構成の
一例を示すブロック図である。第２図は第１図に示すラ
インメモリ回路によって駆動される液晶パネルの概略構
成を示す図であり、液晶パネルとソースドライバとの配
置を概略的に示す図である。第３図は第２図に示す液晶
パネルの部分的な要部の構成を拡大して示す図であり、
液晶パネルの画素配列であるデルタ配列およびカラーフ
ィルタの色配列の一例を示す図である。第４図は第３図
に示す液晶パネルを駆動するソースドライバの構成の一
例を示す図である。第５図は第１図に示すラインメモリ
回路における１水平期間のビデオ信号から奇数ゲートラ
イン用および偶数ゲートライン用の２組のビデオ信号デ
ータを導出するための構成を示すブロック図である。第
６図は第５図に示すＡ／Ｄ変換器および３ステートバツ
フアの動作を示すタイミングチャート図である。第７図
は第１図に示すラインメモリ回路のデータ列変換回路の
具体的構成の一例を示すブロック図である。第８図は第
７図に示すデータ列変換回路の動作を示すタイミングチ
ャート図である。 第９Ａ図はデータ列変換回路により１列のデータ列に変
換されたデータ列をメモリへ書込む動作を示すタイミン
グチャート図である。第９Ｂ図は各メモリへのデータの
書込動作を模式的に示し、各メモリにおける書込領域を
模式的に示す図である。 第１０Ａ図は第１図に示すメモリからデータを読出す動
作を示すタイミングチャート図である。第１０Ｂ図は第
１０Ａ図のタイミングチャートに示す動作をメモリの領
域において模式的に示す図である。第１１図は第１図に
示すラインメモリ回路に含まれる極性切換回路の構成の
一例を示す図である。第１２図は第１１図に示す極性切
換回路の動作を示すタイミングチャート図である。第１
３図は第１図に示すラインメモリ回路に含まれる１列の
データ列からＲ，Ｇ、８３色対応のビデオ信号に変換す
るためのブロックの構成の一例を示す図である。第１４
図は第１３図に示すラッチ回路およびＤ／Ａ変換器の動
作を示すタイミングチャート図および各Ｄ／Ａ変換器出
力を第４図に示すソースドライバでサンプリングするた
めの動作を示すタイミングチャート図である。第１５図
は倍速線順次方式におけるゲートラインの走査順序およ
び極性反転を示す図である。第１６図はインターレース
方式におけるゲートラインの走査順序および極性反転を
示す図である。第１７図は高速線順次方式におけるゲー
トラインの走査順序および極性反転を示す図である。 図において、１．　２．　３．４．　５．６．　５２゜
５３．５４はＡ／Ｄ変換器、７．８．９．　１０゜１１
．１２，１４，１５，１６，１７，５５，５６．５７は
３ステートバツフア、１３はデータ列変換回路、１８，
１９，２０．２１はメモリ、２２はアドレスバス切換回
路、２３は書込アドレス発生回路、２４は読出アドレス
発生回路、２５゜２６はデータバスマルチプレクサ、２
７．２８は極性切換回路、２９，３０，３１，３２，３
３゜３４．５８，５９．６１．６３，６４．６５はＤフ
リップフロップを用いたラッチ回路、３５，３６．３７
，３８．３９．４０，６６．６７．６８はＤ／Ａ変換器
、４１はラインメモリコントロール回路、４２はライン
メモリ回路、４３．４４゜４５．４６はソースドライバ
、４７は液晶パネル、４８は液晶パネルの１画素、４９
はシフトレジスタ、５０はアナログスイッチ、５１はア
ナログサンプル／ホールド回路、６０はデータバス切換
回路、６２はＥｘ−ＯＲゲート、１００は１水平期間の
ビデオ信号から奇数ゲートライン用および偶数ゲートラ
イン用の２つのビデオ信号データを導出するブロック、
２００はゲートライン２本分のビデオ信号データをソー
スラインの前半、後半および奇数ソースラインおよび偶
数ソースラインの合計８つの領域に分割して記憶し、か
つ順次１本のゲートラインについて後半のソースライン
、後半のソースラインと交互に読出すためのブロック、
３００は１列のデータ列からＲ，Ｇ、　８３色それぞれ
のビデオ信号データに並列に変換するためのブロックで
ある。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 アクティブマトリクス表示型液晶パネルを駆動するため
   の装置であって、前記液晶パネルは複数の画素と、前記
   複数の画素の各々へ信号電位を伝達するための複数のソ
   ース線と、前記複数のソース線と交差する方向に配設さ
   れて前記複数の画素の１行を選択する信号を伝達する複
   数のゲート線とを有しており、かつ前記複数のソース線
   は、奇数ソース線グループ、偶数ソース線グループに分
   割されかつ前半のソース線グループおよび後半のソース
   線グループの４種類のグループに分割されるように連続
   的に増加する番号が付されており、前記複数の画素の１
   行に対応するビデオ信号を受け、受けた１行のビデオ信
   号から第１の行および前記第１の行と対をなす第２の行
   に接続される画素に表示されるべき信号データを導出す
   る手段、前記信号データ導出手段出力を受け、受けたビ
   デオ信号データを前記第１の行、前記第２の行、前記奇
   数ソース線グループ、前記偶数ソース線グループ、前記
   前半のソース線グループおよび前記後半のソース線グル
   ープの各々に伝達される信号データのグループに分割し
   て記憶する手段、前記記憶手段から、前記第１の行につ
   いて、前記前半のソース線グループ内の奇数ソース線、
   前記後半のソース線グループ内の奇数ソース線、前記前
   半のソース線グループの偶数ソース線、および前記後半
   のソース線グループの信号データを順次子め定められた
   順序で読出し、かつ続いて前記第２の行に関して前記第
   １の行の信号データ読出しと同じ順序で読出す手段、 少なくとも前記前半のソース線グループのソース線、前
   記後半のソース線グループのソース線のそれぞれのグル
   ープに対応して設けられ、受けた信号をラッチした後予
   め定められたタイミングで同時に出力する複数の画素駆
   動手段、 前記読出手段出力を、前記複数の画素駆動手段のうち対
   応の駆動手段へ前記前半のソース線グループおよび前記
   後半のソース線グループの信号データを交互に伝達する
   手段、および 互いに交差しないように配列され、前記複数の画素駆動
   手段出力を前記複数のソース線の各々へ伝達する複数の
   信号線を備える、液晶パネルを駆動するためのラインメ
   モリ回路。