JP2005134809A - 表示装置 - Google Patents

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Abstract

【課題】 光電変換素子を画素に内蔵しても、開口率を低下させずに、額縁を小さくできる表示装置を提供する。
【解決手段】 表示装置は、信号線および走査線が列設され画像取込機能を有する画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動するゲート線駆動回路３と、画像取込結果をシリアル出力するシリアル信号出力回路４とを備えている。画素アレイ部１は、縦横に配置された複数の画素回路５を有し、各画素回路５は、表示用の画素TFT６と画像取込用の画像取込センサ７とを有する。ゲート線駆動回路３３内に１個だけシフトレジスタを設け、このシフトレジスタの出力であるシフトパルスから画素回路５を制御するための３種類の制御信号を生成するようにしたため、ゲート線駆動回路３３の構成を簡略化でき、消費電力を低減できるとともに、アレイ基板の額縁面積を削減できる。
【選択図】 図１

Description

本発明は、画像取込み機能を備えた表示装置に関する。
液晶表示装置は、信号線、走査線及び画素ＴＦＴが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサ（光電変換素子）を配置した画像取込み機能を備えた表示装置が提案されている（例えば、特許文献１，２を参照）。
この種の画像取込み機能を備えた従来の表示装置は、光電変換素子に接続されたキャパシタの電荷量を光電変換素子での受光量に応じて変化させるようにし、キャパシタの両端電圧を検出することで、画像取込みを行っている。
最近では、画素TFTや駆動回路を同一のガラス基板上に多結晶シリコン（ポリシリコン）プロセスで形成する技術が進んでおり、上述した光電変換素子もポリシリコンプロセスで形成することにより、各画素内に容易に形成可能である。
特開2001-292276号公報 特開2001-339640号公報
表示装置の画素内に表示素子と光電変換素子を内蔵すると、表示素子と光電変換素子を制御するための制御線の数が増えて開口率が低下する。また、制御線の数が増えるほど、制御線の受け渡しを行う制御回路の面積も大きくなり、アレイ基板の額縁面積が大きくなってしまう。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、光電変換素子を画素に内蔵しても、開口率を低下させずに、額縁を小さくできる表示装置を提供することにある。
上記の目的を達成するため、本発明は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、前記表示素子に対応して設けられ、それぞれが被写体の所定範囲の撮像を行う撮像回路と、前記表示素子のオン・オフを切替制御する第１制御線と、走査線を駆動する走査線駆動回路と、を備え、前記撮像回路は、光電変換を行う光電変換素子と、前記光電変換素子で光電変換した電荷を蓄積するキャパシタと、前記キャパシタに初期電荷を蓄積するか否かを切り替えるプリチャージトランジスタと、前記キャパシタの両端電圧を増幅する増幅回路と、前記増幅回路の出力を検出線に供給するか否かを切り替える出力制御トランジスタと、前記プリチャージトランジスタのオン・オフを切替制御する第２制御線と、前記出力制御トランジスタのオン・オフを切替制御する第３制御線と、を有し、前記走査線駆動回路は、所定のパルス幅のパルス信号を、画素表示タイミングに合わせてシフトする複数段のレジスタ回路を有するシフトレジスタと、前記シフトレジスタの出力信号に基づいて、前記第１、第２および第３制御線の信号レベルを制御する供給制御回路と、を有する。
本発明によれば、画像取込機能を持ちながら回路構成を簡略化できるため、開口率を向上できるとともに、消費電力を削減でき、かつ額縁面積を縮小できる。
図１は本発明に係る表示装置の概略構成の一例を示すブロック図であり、アレイ基板上の構成を示している。図１の表示装置は、信号線および走査線が列設され画像取込機能を有する画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動するゲート線駆動回路３と、画像取込結果をシリアル出力するシリアル信号出力回路４とを備えている。これらの回路は、例えばポリシリコンTFTにより、ガラスからなるアレイ基板上に形成される。
画素アレイ部１は、縦横に配置された複数の画素回路５を有し、各画素回路５は、表示用の画素TFT６と画像取込用の画像取込センサ７とを有する。
図２は画素回路５の内部構成の一例を示す回路図であり、このような回路が各画素ごとに設けられている。図２の画素回路５は、ゲート線により駆動され一端が信号線に接続された画素TFT６と、画素TFT６の他端に接続された補助容量Ｃsおよび液晶容量LCと、画像取込用のフォトダイオードPDと、フォトダイオードPDで取り込んだ画像に対応する電荷を蓄積するセンサ容量Ｃ１と、センサ容量Ｃ１の一端に接続されるアンプAMPと、制御線SFBにより駆動されアンプAMPの出力を信号線に供給するか否かを切り替えるトランジスタNT1と、制御線CRTにより駆動されるプリチャージ用のトランジスタNT2とを有する。
図３は図２の画素回路５のレイアウト図である。図３に示すように、青色画素、緑色画素および赤色画素の順に配置されており、これら３色画素で一つの画像取込センサ７を共用している。なお、各色ごとに画像取込センサ７を設けてもよい。
図４は図１のゲート線駆動回路３の内部構成の一例を示す回路図である。図４のゲート線駆動回路３は、シフトレジスタ１１と、シフトレジスタ１１の各段の出力端子に接続されたNANDゲート１２と、NANDゲート１２の出力端子に接続されたレベルシフタ１３と、レベルシフタ１３の出力端子に接続されたNORゲート１４と、NORゲート１４の出力端子に接続された信号振り分け回路（MS）１５と、全ゲート線をハイレベルにするか否かを切り替えるH切替回路（MUX）１６とを有する。
レベルシフタ１３は、シフトレジスタ１１の出力電圧である5/0Ｖを、10/-5Ｖに変換する。図５はレベルシフタ１３の内部構成の一例を示す回路図である。図５のレベルシフタ１３は、例えば図５の回路で構成され、交差接続されたPMOSトランジスタＱ１，Ｑ２と、PMOSトランジスタＱ１のドレイン端子と接地端子との間に縦続接続されたPMOSトランジスタＱ３およびNMOSトランジスタＱ４と、PMOSトランジスタＱ２のドレイン端子と接地端子との間に縦続接続されたPMOSトランジスタＱ５およびNMOSトランジスタＱ６と、入力信号INを反転するインバータを構成するPMOSトランジスタＱ７およびNMOSトランジスタＱ８と、２電源端子YGVDD,YGVSSの間に縦続接続されるPMOSトランジスタＱ９、NMOSトランジスタＱ１０およびNMOSトランジスタＱ１１と、同じく電源端子YGVDD,YGVSSの間に縦続接続されるPMOSトランジスタＱ１２、NMOSトランジスタＱ１３およびNMOSトランジスタＱ１４とを有する。
入力信号INはPMOSトランジスタＱ３とNMOSトランジスタＱ４の両ゲート端子に入力され、PMOSトランジスタＱ７とNMOSトランジスタＱ８で反転された入力信号INの反転信号は、PMOSトランジスタＱ５とNMOSトランジスタＱ６の両ゲート端子に入力される。PMOSトランジスタＱ５とNMOSトランジスタＱ６の接続ノードＡは、PMOSトランジスタＱ１のゲート端子に入力され、PMOSトランジスタＱ３とNMOSトランジスタＱ４の接続ノードＢは、PMOSトランジスタＱ２のゲート端子に入力される。
信号振り分け回路１５は、図３に示す画素回路５内の制御信号GATE、CRT、SFBを生成する。図６は信号振り分け回路１５の内部構成の一例を示す回路図である。図６の信号振り分け回路１５は、制御信号GATEを出力する３入力のNORゲート２１と、制御信号CRTを出力する３入力のNORゲート２２と、制御信号SFBを出力する３入力のNORゲート２３とを有する。
図７は図６の信号振り分け回路１５の入出力信号の論理図である。図示のように、外部からの制御信号MOD,SELの論理に応じて、NORゲートの出力INPUTを制御信号GATE,CRT,SFBのいずれに出力するかを切り替える。
図８はH切替回路１６の内部構成の一例を示す回路図である。図８のH切替回路１６は、NORゲート２４とインバータ２５で構成される。NORゲート２４の一端に入力される制御信号MUXをハイレベルにすると、すべてのゲート線がハイレベルになる。
図９は図１の信号線駆動回路２の内部構成の一例を示すブロック図である。図９の信号線駆動回路２は、スタートパルスをシフトさせたシフトパルスを出力するシフトレジスタ３１と、不図示のDACでD/A変換したアナログ画素電圧を供給する各色８本で計２４本のビデオバス３２と、ビデオバス上のアナログ画素電圧を対応する信号線に供給するか否かを切替制御する映像データ切替制御回路３３と、所定のプリチャージ電圧を対応する信号線に供給するか否かを切替制御するプリチャージ回路３４と、を有する。
ここでDACはデジタル画素データを液晶駆動に適したアナログ電圧に変換する回路であり、低温ポリシリコンTFT技術を用いてガラス基板上に形成することもできるし、ガラス基板とは別個のICチップとしてもよい。本実施形態においてDACの出力電圧範囲は0.5Vから4.5Vとした。対向基板の透明共通電極に印加されるVcomは極性により0V（正極性）、5V（負極性）とした。通常のツイステッドネマチック液晶を駆動するための標準的な電圧である。DACの出力電圧範囲は、DACに供給される電源電圧範囲（Vdd,GND）より0.2~0.5V程度狭いのが通常である。
図１０は図９に対応する回路図である。映像データ切替制御回路３３の出力と対応するプリチャージ回路３４の出力はワイヤードオアされている。赤用のプリチャージ回路３４は、プリチャージ電圧VPRC_Rを対応する信号線に供給するか否かを切替制御する。緑用のプリチャージ回路３４は、プリチャージ電圧VPRC_Gを対応する信号線に供給するか否かを切替制御する。青用のプリチャージ回路３４は、プリチャージ電圧VPRC_Bを対応する信号線に供給するか否かを切替制御する。この点が従来の液晶表示装置と異なる。従来の液晶表示装置の信号線プリチャージ回路は、1種類の電圧を、全ての信号線に供給するものが多い。
８画素分の赤、緑および青用の映像データ切替制御回路３３はすべて同時にオン・オフする。例えば、図１０に示される８画素Ｒ１〜Ｒ８、Ｇ１〜Ｇ８およびＢ１〜Ｂ８分の映像データ切替制御回路３３の制御端子には、シフトレジスタ３１の１段目の出力がバッファ回路を介して接続されており、これら映像データ切替制御回路３３は同時にオン・オフする。
図１１は信号線駆動回路２の信号線書き込み順序を示すタイミング図である。図１１に示すように、まずＲ１〜Ｒ８、Ｇ１〜Ｇ８およびＢ１〜Ｂ８の画素データが対応する信号線に書き込まれた後、Ｒ９〜Ｒ16、Ｇ９〜Ｇ16およびＢ９〜Ｂ16の画素データが対応する信号線に書き込まれるといった具合に処理が進み、最後はＲ297〜Ｒ320、Ｇ297〜Ｇ320、Ｂ297〜Ｂ320の画素データが対応する信号線に書き込まれる。その後、ブランク期間が続き、このブランク期間内に、コモン電圧の極性反転が行われる。以降、同様の動作が繰り返される。
図１２は第２トランジスタの一端に供給されるプリチャージ電圧VPRC_R,VPRC_G,VPRC_Bと、第２トランジスタの制御端子PRC_R,PRC_G,PRC_Bの論理との関係を示す図である。
図１２に示すように、通常表示期間ｐ１は、Vcom及びVcsの極性反転の際に、第２トランジスタは短期間だけオンし、すべての信号線が中間電位2.5Ｖにプリチャージされる。このようにすることによって、極性反転の際、信号線電位が対向基板の透明電極とのカップリングにより著しく変動してしまうのを防止する。撮影前表示設定期間ｐ２，ｐ３は、コモン電極電位は0Vに設定され、すべての信号線が０Ｖにプリチャージされる。同時に全ての行のゲート線Gate1〜240がHレベルとなっている。これにより、画面全体が白表示される。コモン電極電位も画素電極電位もともに0Vなので、液晶層に印加される電圧は0Vとなり、通常表示の際よりも白の透過率が高くなり、撮像のための光利用効率が有利になる。通常表示の際は、例えばVcom=0Vに対し、画素電圧0.8Vとなり、液晶層へは0.8V印加されてしまい、厳密には少し透過率を損する。DACの出力範囲の制約による。この意味でも、撮像前表示設定をDACを用いずプリチャージ回路を用いることが有利といえる。また、撮像対象物の特定の色の成分（例えば赤い部分）のみ読み取るためには、緑信号線や青信号線へのプリチャージ電圧を5Vとする。このようにすることによって、表示を赤に設定することができる。バックライトの光の成分のうち、主として赤の成分のみが撮像対象に到達し反射光が光センサに入射する。他は液晶セルで遮断される。撮像期間（プリチャージ／露光／データ出力期間）ｐ４は、プリチャージ電圧VPRC_R,VPRC_G,VPRC_Bがそれぞれ所定の電圧（図１２の場合、５Ｖ，０Ｖ，４Ｖ）に設定される。
このように、撮像期間に、プリチャージ電圧VPRC_R,VPRC_G,VPRC_Bを色ごとに設定できるようにしたため、撮像画像の画質を向上できる。
ところで、光電変換を行うフォトダイオードPDの下方には、バックライトからの光がフォトダイオードPDに入射されないように遮光層が設けられる。この遮光層は樹脂等で形成してもよいが、配線用の金属層を形成する工程で、併せて遮光層を形成してもよい。
図１３は、フォトダイオードPDの下方に、配線用の金属層を形成する工程にて、同じ金属からなる遮光層４４を形成した場合のレイアウト図を示しており、図１３のA-A'線断面図は図１４のようになる。図１４において、アレイ基板４１は、ゲート絶縁膜４２上に形成されるパッシベーション膜４３と、その上面に形成される遮光層４４と、その上面に形成される透明樹脂４５とを備え、ゲート絶縁膜４２内にフォトダイオードPDが形成される。
遮光層４４は、配線用の金属層と同一工程により形成され、配線用の金属層（以下、配線層）４６は例えば図１５に示すようにアレイ基板の額縁部分に形成される。図１５のA-A'線断面図は図１６のようになる。図１６に示すように、配線層４６は、２層構造になっており、低抵抗化が可能になる。
図１３に示すように配線層４６を用いて遮光層４４を形成することにより、配線層４６と遮光層４４を同一工程で形成でき、製造工程を簡略化できる。
図１５のレイアウト図に対応する回路図は図１７のようになる。図１７は、フォトダイオードPDで光電変換した電荷を蓄積するセンサ容量Ｃ１の後段に、２段のインバータからなるアンプAMPが設けられている。このアンプAMP内の初段のインバータを構成するNMOSトランジスタ５１は省略することができる。
図１８は図１７からNMOSトランジスタ５１を省略した回路図である。図１８の回路において、センサ容量Ｃ１には例えば５Ｖの電圧に応じた電荷がプリチャージされ、この状態でフォトダイオードPDは画像取込を開始する。フォトダイオードPDに入射する光が少ない場合には、センサ容量Ｃ１の蓄積電荷があまり放電（リーク）しない。この場合、インバータからなるアンプAMPの出力はローレベルになる。その後、制御信号SFB,CRTがハイレベルになり、トランジスタNT1,NT2が導通して、PMOSトランジスタ５２がオンする。これにより、電源電圧JVDDがセンサ容量Ｃ１の両端に印加され、センサ容量Ｃ１のリフレッシュが行われる。
一方、フォトダイオードPDに入射する光が多い場合には、センサ容量Ｃ１が放電し、センサ容量Ｃ１の両端電圧が低下する。これにより、インバータの出力はハイレベル（例えば４Ｖ）になる。
センサ容量Ｃ１の蓄積電荷を読み出す場合は、トランジスタNT1,NT3をオンして、センサ容量Ｃ１の蓄積電荷に応じた信号を信号線に供給する。
図１９は図１７の回路にNMOSトランジスタNT5を追加した回路図である。このNMOSトランジスタNT5は制御信号JPOLにて制御され、一端は画素TFT６とトランジスタNT2,NT3との接続ノードに接続され、他端はアンプAMP内のインバータIV1,IV2の接続ノードＡに接続されている。
NMOSトランジスタNT5を設けることにより、通常表示時にも、アンプAMPを画素電圧保持のために利用でき、静止画を表示し続ける場合に消費電力の低減が図れる。
図１９の回路において、補助容量Ｃsの電圧が0Ｖ（正極性）のときは、トランジスタNT1,６を導通させることにより、アンプAMPの出力電圧を補助容量Ｃsに書き込む。補助容量Ｃsの電圧が5Ｖ（負極性）のときは、トランジスタNT5，６を導通させることにより、アンプAMPの出力電圧を補助容量Ｃsに書き込む。
このように、トランジスタNT5を設けることにより、補助容量Ｃsに所定周期でアンプAMPから逆極性書き込みを行うことができる。仮に、トランジスタNT5がないとすると、常にアンプAMPの出力極性でしかデータを書き込めなくなり、液晶層に同一極性の書き込みが続いて、液晶分子が劣化し、信頼性上の問題を起こしてしまう。トランジスタNT5を設けることで、このような問題を回避できる。
上述した画像取込センサ７は、画像取込を行った撮像データを信号線に供給していたが、信号線の駆動負荷が増大し、また撮像データを信号線に書き込み時間も短いため、画面サイズを大きくしたり、解像度を高くするのが困難である。そこで、撮像データを信号線に供給する代わりに、撮像データが隣接する画素間を順に転送するようにしてもよい。
図２０は撮像データを画面の下方向に順に転送するようにした画像取込センサ７周辺の回路図であり、下から上に撮像データを転送する例を示している。なお、撮像データの転送方向は、下方向に限らず、上方向や左右方向でもよい。
図２０の回路は、図１７の回路から、インバータとトランジスタを省略した構成になっている。インバータの出力が隣接画素のトランジスタの接続ノードに供給される。
図２０の回路では、撮像データが負荷の大きな信号線に供給されず、負荷の小さな隣接画素に供給されるため、センサ容量Ｃ１の後段に１画素ごとにアンプAMPを設ける必要がなくなり、トランジスタの数を削減できる。また、負荷が小さいことから、撮像データを高速に転送でき、消費電力も削減できる。
図２１は図１のシリアル信号出力回路４の内部構成の一例を示すブロック図である。図２１のシリアル信号出力回路４は、複数のP/S変換器６１と、アレイ基板の外でデータ位置検出に用いるENAB回路６２と、出力バッファ６３とを有する。
各P/S変換器６１には、320本の信号線が接続され、これら信号線上の撮像データをシリアル出力する。
図２２はP/S変換器６１の内部構成の一例を示すブロック図である。図２２のP/S変換器６１は、レベルシフタ６４と、レベルシフタ６４の出力に接続されるラッチ回路６５と、ラッチ回路６５の出力に接続されるスイッチ６６と、スイッチ６６の後段に接続されるシフトレジスタ６７とを有する。
図２３はレベルシフタ６４の内部構成の一例を示す回路図である。図２３のレベルシフタは、入力端子inと出力端子outとの間に直列接続されるスイッチ７１、キャパシタＣ２、インバータ７２、スイッチ７３、インバータ７４およびスイッチ７５と、入出力端子間に接続されるスイッチ７６と、インバータ７４の入出力端子に接続されるスイッチ７７と、スイッチ７１およびキャパシタＣ２の接続経路と電源端子VTPの間に接続されるスイッチ７８と、スイッチ７３とインバータ７４との接続経路と接地端子との間に接続されるスイッチ７９とを有する。
レベルシフタ６４は、高速読み出しをする場合と、低消費電力読み出しをする場合で動作が異なる。カラーの画像取込を行う場合など、画像取込を行うべきデータ量が多い場合には高速読み出しが選択され、白黒の画像取込を行う場合など、画像取込を行うべきデータ量が少ない場合には低消費電力読み出しが選択される。
高速読み出しをする場合、まず、制御信号TPCをハイレベル、制御信号THUをローレベルに設定する。これにより、レベルシフタ６４の容量がキャパシタＣ２にプリチャージされる。次に、制御信号TPCをローレベル、制御信号THUをローレベルに設定する。これにより、レベルシフタ６４に入力される信号線電圧が電源電圧VTP（=4V）より高いか否かにより、ハイレベルまたはローレベルの信号を出力する。このように、高速読み出し時は、信号線の電位変化量が小さくてもレベルシフタ６４により0Vまたは5Vのはっきりした電圧に変換されるため、高速読み出しが可能となる。
低消費電力読み出しをする場合、まず、制御信号TPCをハイレベル、制御信号THUをハイレベルに設定する。これにより、レベルシフタ６４がバイパスされ、信号線電圧がそのまま出力される。この場合は、信号線の電位が5Vまたは0Vと比較的大きく変化してからでないと読み出しができないため、読み出し速度は比較的遅くなる。しかしインバータ等に中間電圧が印加されないため消費電力は比較的小さい。図示しないが、低消費電力読み出しの際は、レベルシフタのインバータ72とインバータ74への給電は遮断するようにする。
なお、通常表示時は、制御信号TPCをハイレベル、制御信号THUをローレベルに設定する。この場合、何も出力されない。
図２４はENAB回路６２の内部構成の一例を示す回路図である。図２４のENAB回路６２は、縦続接続されたインバータ８１，８２、シフトレジスタ８３および出力バッファ８４を有する。
図２５は出力バッファ６３の内部構成の一例を示す回路図である。図２５の出力バッファ６３は、偶数段のインバータからなる。
図２６はP/S変換器６１内のラッチ回路の内部構成の一例を示す回路図である。図２６のラッチ回路は、クロックドインバータとインバータで構成されている。
図２７はP/S変換器６１内のS/R回路の内部構成の一例を示す回路図である。図２７のS/R回路は、クロックドインバータとインバータで構成されている。
図２８および図２９は図１の表示装置の動作タイミング図である。図２８の期間ｐ１は通常表示期間、図２８の期間ｐ２と図２９の期間ｐ３は撮像前表示設定期間、図２９の期間ｐ４は画像取込期間（プリチャージ／露光／データ出力期間）の動作タイミングを示している。便宜のため、図２８の期間p2と図２９の期間p3は同一の期間を重複記載している。
まず、通常表示期間ｐ１の動作を説明する。通常表示期間ｐ１では、図４に示す制御信号MUX,MOD,SELがそれぞれL,H,Hに設定される。これにより、シフトレジスタ１１のシフトパルスが順にゲート線Gate1〜240に行単位に出力され、信号線電位(0.5〜4.5V)が行ごとに順に補助容量Ｃsに蓄積されていく。
次に、撮像前表示設定期間ｐ２，ｐ３の動作を説明する。撮像前表示設定期間ｐ２，ｐ３では、図４に示す制御信号MUX,MOD,SELはそれぞれH,H,Hに設定される。これにより、すべてのゲート線がハイレベルになり、信号線電位(0Vか5V)が全画素同時に補助容量Ｃsに蓄積される。
次に、画像取込期間ｐ４の動作を説明する。図２９の時刻ｔ１〜ｔ２はプリチャージ期間、時刻ｔ３〜ｔ４は露光および撮像データ出力期間をそれぞれ示している。プリチャージ期間は、制御信号MUX,MOD,SELをそれぞれL,H,Lとする。これにより、制御線CRT1〜240が順次駆動され、行ごとにセンサ容量C1にプリチャージ電圧(5V)が書き込まれる。露光および撮像データ出力期間は、制御信号MUX,MODをそれぞれL,Lとし、制御信号SELを交互にＨまたはＬにする。制御信号SELがＨのとき、制御信号SFBが行ごとにＨになり、画素内のアンプAMPが信号線に接続されて、画素からシリアル信号出力回路４に読み取り結果が伝達される。また、ソースフォロアからなる画素内のアンプが適正に動作するように、制御信号SELがLのときに、信号線を5Vにプリチャージする。
図３０は本発明に係る表示装置のデータおよび信号の流れを模式的に示した図である。アレイ基板９０は、インタフェース部９１を介してメモリ内蔵ASIC９２と接続されており、このASIC９２はインタフェース部９３を介してホストPC９４と接続されている。メモリ内蔵ASIC９２は、SRAM９５と処理回路９６を有する。メモリ内蔵ASIC92はFPGAでもよい。
ホストPC９４は、メモリ内蔵ASIC９２に対して、表示用の映像データと映像・各種設定書き換えコマンドを送る。ホストPC９４からの表示データはSRAM９５に格納され、映像・各種設定書き換えコマンドは処理回路９６に格納される。SRAM９５に格納された映像データはインタフェース部９１を介してアレイ基板９０に送られる。また、処理回路９６は、インタフェース部９１を介してアレイ基板９０に表示／撮像用制御信号を送る。アレイ基板９０で撮像された撮像データは、インタフェース部９１を介してSRAM９５に送られる。処理回路９６は、SRAM９５に格納された映像データおよび撮像データに対して画像処理演算を行う。画像処理演算された処理画像データは、SRAM９５からインタフェース部９３を介してホストPC９４に送られる。
処理回路９６による画像処理は、ハードウェアとソフトウェアのどちらで行ってもよい。表示装置からメモリ内蔵ASIC９２には、大量の撮像データが送られるが、メモリ内蔵ASIC９２からホストPC９４には画像処理がなされた後の画像データのみが送られる。
図３０からわかるように、メモリ内蔵ASIC９２とアレイ基板９０の間で送受される各種制御信号、映像信号および撮像データのいずれもCPUバスを介さないため、CPUバスの混み具合に依存しなくなり、CPUの処理負担を軽減できる。
CPUバスを介する伝送は、処理画像データ収集と映像・各種設定書き換えコマンドのみであるため、ゆっくり伝送すればよい。１枚撮像するごとに、並べ替え＆加算処理をASICの内部で行えるため、画像処理時間を大幅に短縮できる。CPUバスの速度は遅くてもよいため、全体システムの低コスト化が可能となる。
このように、本実施形態では、ゲート線駆動回路３３内に１個だけシフトレジスタ１１を設け、このシフトレジスタ１１の出力であるシフトパルスから画素回路５を制御するための３種類の制御信号GATE,CRT,SFBを生成するようにしたため、ゲート線駆動回路３３の構成を簡略化でき、消費電力を低減できるとともに、アレイ基板の額縁面積を削減できる。
また、信号線駆動回路２内に信号線をプリチャージするプリチャージ回路３４を設け、このプリチャージ回路３４にて各信号線を色ごとに異なるプリチャージ電圧でプリチャージできるようにしたため、画像取込に最適なプリチャージ電圧を設定できる。
また、画素回路を図３１のようにしてもよい。図２からJVSS線を削除して、かわりに緑信号線をセンサや容量C1のグランド線としたものである。図３１の回路では、データ出力の際に、緑信号線を0Vにプリチャージしておく。プリチャージ回路を色別に設けたため、このようなことが可能となっている。
本発明に係る表示装置の概略構成の一例を示すブロック図。 画素回路５の内部構成の一例を示す回路図。 図２の画素回路５のレイアウト図。 図１のゲート線駆動回路３の内部構成の一例を示す回路図。 レベルシフタ１３の内部構成の一例を示す回路図。 信号振り分け回路１５の内部構成の一例を示す回路図。 図６の信号振り分け回路１５の入出力信号の論理図。 H切替回路１６の内部構成の一例を示す回路図。 図１の信号線駆動回路２の内部構成の一例を示すブロック図。 図９に対応する回路図。 信号線駆動回路２の信号線書き込み順序を示すタイミング図。 第２トランジスタの一端に供給されるプリチャージ電圧VPRC_R,VPRC_G,VPRC_Bと、第２トランジスタの制御端子PRC_R,PRC_G,PRC_Bの論理との関係を示す図。 フォトダイオードPDの下方に、配線用の金属層を形成する工程にて、同じ金属からなる遮光層４４を形成した場合のレイアウト図。 図１３のA-A'線断面図。 アレイ基板の額縁部分に配線層を形成した図。 図１５のA-A'線断面図。 図１５のレイアウト図に対応する回路図。 図１７からNMOSトランジスタ５１を省略した回路図。 図１７の回路にNMOSトランジスタNT5を追加した回路図。 撮像データを画面の下方向に順に転送するようにした画像取込センサ７周辺の回路図。 図１のシリアル信号出力回路４の内部構成の一例を示すブロック図。 P/S変換器６１の内部構成の一例を示すブロック図。 レベルシフタ６４の内部構成の一例を示す回路図。 ENAB回路６２の内部構成の一例を示す回路図。 出力バッファ６３の内部構成の一例を示す回路図。 P/S変換器６１内のラッチ回路の内部構成の一例を示す回路図。 P/S変換器６１内のS/R回路の内部構成の一例を示す回路図。 図１の表示装置の動作タイミング図。 図２８に続く動作タイミング図。 本発明に係る表示装置のデータおよび信号の流れを模式的に示した図。 画素回路の変形例を示す回路図。
符号の説明
１ 画素アレイ部
２ 信号線駆動回路
３ ゲート線駆動回路
４ シリアル信号出力回路
５ 画素回路
１１ シフトレジスタ
１２ NANDゲート
１３ レベルシフタ
１４ NORゲート
１５ 信号振り分け回路
１６ Ｈ切替回路
３１ シフトレジスタ
３２ ビデオバス
３３ 切替制御回路
３４ プリチャージ回路

Claims (11)

  1. 縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
    前記表示素子に対応して設けられ、それぞれが被写体の所定範囲の撮像を行う撮像回路と、
    前記表示素子のオン・オフを切替制御する第１制御線と、
    走査線を駆動する走査線駆動回路と、
    を備え、
    前記撮像回路は、
    光電変換を行う光電変換素子と、
    前記光電変換素子で光電変換した電荷を蓄積するキャパシタと、
    前記キャパシタに初期電荷を蓄積するか否かを切り替えるプリチャージトランジスタと、
    前記キャパシタの両端電圧を増幅する増幅回路と、
    前記増幅回路の出力を検出線に供給するか否かを切り替える出力制御トランジスタと、
    前記プリチャージトランジスタのオン・オフを切替制御する第２制御線と、
    前記出力制御トランジスタのオン・オフを切替制御する第３制御線と、を有し、
    前記走査線駆動回路は、
    所定のパルス幅のパルス信号を、画素表示タイミングに合わせてシフトする複数段のレジスタ回路を有するシフトレジスタと、
    前記シフトレジスタの出力信号に基づいて、前記第１、第２および第３制御線の信号レベルを制御する供給制御回路と、を有することを特徴とする表示装置。
  2. 前記レジスタ回路ごとに、前記第１、第２および第３制御線が設けられ、
    前記供給制御回路は、前記レジスタ回路の出力信号に相関する信号を、対応する前記第１、第２および第３制御線に供給することを特徴とする請求項１に記載の表示装置。
  3. 前記複数段のレジスタ回路の出力レベルを変換するレベルシフト回路を備え、
    前記制御信号生成回路は、外部から供給される制御信号の論理に基づいて、前記レベルシフト回路の出力信号を、対応する前記第１、第２または第３制御線に供給することを特徴とする請求項１または２に記載の表示装置。
  4. 前記表示素子は、青、緑および赤の順で配置されることを特徴とする請求項１及至３のいずれかに記載の表示装置。
  5. 縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
    前記表示素子に対応して設けられ、それぞれが被写体の所定範囲の撮像を行う撮像回路と、
    走査線を駆動する走査線駆動回路と、
    信号線を駆動する信号線駆動回路を備え、
    画素電圧を対応する信号線に供給するか否かを切替制御する画素電圧供給制御回路と、
    各色ごとに電圧レベルを変更可能なプリチャージ電圧を対応する信号線に供給するか否かを切替制御するプリチャージ電圧供給制御回路と、を有することを特徴とする表示装置。
  6. 前記プリチャージ電圧供給制御回路は、通常表示時には、各色とも共通の電圧レベルのプリチャージ電圧を極性反転のタイミングに合わせて対応する信号線に供給し、画像取込時には、各色に応じたプリチャージ電圧を対応する信号線に供給することを特徴とする請求項５に記載の表示装置。
  7. 縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
    前記表示素子に対応して設けられ、それぞれが被写体の所定範囲の撮像を行う撮像回路と、
    前記撮像回路の出力レベルを変換するレベルシフト回路と、
    前記レベルシフト回路で変換された信号をシリアル信号に変換するシリアル／パラレル変換回路と、を備え、
    前記レベルシフト回路は、
    前記撮像回路の出力電圧が基準電圧と比較して大きいか小さいかに応じた電圧を出力する高速読み出し部と、
    前記撮像回路の出力電圧をレベル変換せずに出力する低消費電力部と、を有することを特徴とする表示装置。
  8. 前記第２レベルシフト回路は、カラー画像の撮像を行う場合には前記高速読み出し部を動作させ、白黒画像の撮像を行う場合には前記低消費電力部を動作させることを特徴とする請求項７に記載の表示装置。
  9. 縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
    前記表示素子に対応して設けられ、それぞれが被写体の所定範囲の撮像を行う撮像回路と、を備えた表示装置において、
    前記撮像回路は、
    光電変換を行う光電変換素子と、
    前記光電変換素子で光電変換した電荷を蓄積するキャパシタと、
    前記キャパシタに初期電荷を蓄積するか否かを切り替えるプリチャージ回路と、
    前記キャパシタの両端電圧を増幅する増幅回路と、
    前記増幅回路の出力を信号線に供給するか否かを切り替える出力制御回路と、を有し、
    前記増幅回路は、前記キャパシタの両端電圧を反転増幅するインバータ一段で構成されることを特徴とする表示装置。
  10. 縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
    前記表示素子に対応して設けられ、それぞれが被写体の所定範囲の撮像を行う撮像回路と、
    前記表示素子に接続された画素電荷蓄積用の補助容量と、を備え、
    前記撮像回路は、
    光電変換を行う光電変換素子と、
    前記光電変換素子で光電変換した電荷を蓄積するキャパシタと、
    前記キャパシタに初期電荷を蓄積するか否かを切り替えるプリチャージ回路と、
    前記キャパシタの両端電圧を増幅する増幅回路と、
    前記増幅回路の出力を信号線に供給するか否かを切り替える出力制御回路と、
    前記増幅回路の出力または前記増幅回路内の内部信号に応じた電荷を周期的に前記補助容量に蓄積する制御を行う蓄積制御回路と、を有することを特徴とする表示装置。
  11. 縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
    前記表示素子に対応して設けられ、それぞれが被写体の所定範囲の撮像を行う撮像回路と、を備えた表示装置において、
    前記撮像回路は、
    光電変換を行う光電変換素子と、
    前記光電変換素子で光電変換した電荷を蓄積するキャパシタと、
    前記キャパシタに初期電荷を蓄積するか否かを切り替えるプリチャージ回路と、
    前記キャパシタの両端電圧を増幅する増幅回路と、を備え、
    前記増幅回路の出力は、隣接画素に供給されることを特徴とする表示装置。
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