JP2002055660A

JP2002055660A - 電子装置

Info

Publication number: JP2002055660A
Application number: JP2000243935A
Authority: JP
Inventors: Minoru Kanbara; 実神原; Katsuhiko Morosawa; 克彦両澤; Kazuhiro Sasaki; 和広佐々木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2000-08-11
Filing date: 2000-08-11
Publication date: 2002-02-20

Abstract

(57)【要約】【課題】本発明は、要求される回路特性に応じて異な
るトランジスタを選択的に設けた駆動回路を備えた電子
装置を提供する。【解決手段】駆動周波数が５００ｋＨｚ以下のトップ
ゲートドライバ２及びボトムゲートドライバ３のシフト
レジスタとなるＴＦＴをアモルファスシリコンからなる
薄膜トランジスタで構成し、駆動周波数が１ＭＨｚ以上
のドレインドライバ４となる単結晶シリコントランジス
タからなる集積回路とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、撮像素子や表示素
子を駆動するための駆動回路を備えた電子装置に関す
る。

【０００２】

【従来の技術】マトリクス状に画素が配置された撮像素
子や表示素子を線順次で選択して走査するための駆動回
路には、前段からの出力信号を後段に順次シフトしてい
くシフトレジスタが広く用いられている。このようなシ
フトレジスタでは、従来、前段からの出力信号を減衰さ
せることなく後段にシフトしていくことは困難であっ
た。

【０００３】特に近年における撮像素子や表示素子の高
精細化の要請により、このようなシフトレジスタの段数
も多くしていく必要が生じている。段数が増えることと
なると、後ろの方の段での信号の減衰が激しくなってし
まうという問題が生じる。このため、従来、このような
シフトレジスタには、各段からの出力信号を所定レベル
まで増幅するバッファを設けるのが通常であったが、バ
ッファを設けることによってシフトレジスタが大型化し
てしまうという問題があった。

【０００４】シフトレジスタは、画素ＴＦＴをスイッチ
ング素子とした動画を表示する液晶パネルをアクティブ
駆動する周辺回路のうちのドレインドライバ及びゲート
ドライバにも設けられているが、これらのシフトレジス
タは駆動周波数が異なるため、ともに半導体層がアモル
ファスシリコンからなる周辺ＴＦＴのみで特性の異なる
２種のシフトレジスタを構成することは極めて困難であ
った。

【０００５】また通常、多階調表示の液晶パネルの画素
ＴＦＴに印加されるドレイン電圧の最小値と最大値の差
は５（Ｖ）程度であるが、このような小さい電位差の信
号をアモルファスシリコンからなるＴＦＴのみで構成し
たドレインドライバで支障なく供給することは困難であ
るためアモルファスシリコンＴＦＴをドレインドライバ
に適用することは検討されなかった。

【０００６】一方、高移動度のｐ−ＳｉＴＦＴからなる
ゲートドライバ及びドレインドライバを液晶パネル上に
形成した液晶表示装置があるが、ｐ−ＳｉＴＦＴを形成
するプロセス上で高温処理を行う必要があるため、高温
に耐えうる高価な基板を必要としていた。

【０００７】

【発明が解決しようとする課題】本発明は、要求される
回路特性に応じて異なるトランジスタを選択的に設けた
駆動回路を備えた電子装置を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明にかかる電子装置は、一対の基
板に液晶を挟んだ液晶パネルと、前記一対の基板の一方
に設けられた駆動用薄膜トランジスタで構成され、駆動
周波数が５００ｋＨｚ以下のシフトレジスタを有する第
１駆動回路と、前記一対の基板の一方に設けられた集積
回路で構成され、駆動周波数が１ＭＨｚ以上のシフトレ
ジスタを有する第２駆動回路と、を備えることを特徴と
する。

【０００９】本発明によれば、相対的に低速な駆動周波
数（クロック周波数）で駆動される第１駆動回路を薄膜
トランジスタで構成し、アモルファスシリコンのような
薄膜トランジスタでは困難な高速な駆動周波数（クロッ
ク周波数）で駆動される第２駆動回路を集積回路で構成
したので、特に動画のような高速駆動が要求される液晶
表示パネルを良好に表示することができる。

【００１０】請求項２記載の発明にかかる電子装置は、
一対の基板に液晶を挟んだ液晶パネルと、前記一対の基
板の一方に設けられた駆動用薄膜トランジスタで構成さ
れ、この駆動用トランジスタのゲートに供給される信号
のハイレベルとローレベルの電位差が１５（Ｖ）以上で
ある第１駆動回路と、前記一対の基板の一方に設けられ
た複数の駆動用トランジスタからなる集積回路で構成さ
れ、この駆動用トランジスタのゲートに供給される信号
のハイレベルとローレベルの電位差が１２（Ｖ）以下で
ある第２駆動回路と、を備えることを特徴とする。

【００１１】本発明によれば、駆動回路の少なくとも一
部のトランジスタに供給される信号が１５（Ｖ）以上の
高電位差であれば薄膜トランジスタでオンオフ比がとれ
るので駆動でき、また薄膜トランジスタではオンオフ比
がとりにくい１２（Ｖ）以下の信号で動作されるトラン
ジスタは、低い電位差でもオンオフ駆動できる集積回路
により構成したので、極めて良好に駆動することができ
る。

【００１２】上記電子装置では、前記液晶パネルは前記
一対の基板の一方に画素用薄膜トランジスタを有し、前
記第１駆動回路は前記画素用薄膜トランジスタのゲート
電極に接続されたゲートドライバとし、前記第２駆動回
路は前記画素用薄膜トランジスタのドレイン電極に接続
されたドレインドライバとしてもよい。

【００１３】すなわち、１走査期間（１水平期間）に１
つのゲート信号だけ出力すればよいゲートドライバを、
相対的に高駆動周波数で駆動すること困難な薄膜トラン
ジスタトランジスタで構成し、１走査期間に、複数の画
素用薄膜トランジスタにパラ出力するために高駆動周波
数が要求されるドレインドライバを集積回路としたので
良好に駆動することができる。また画素用薄膜トランジ
スタの十分なオンオフ比をとるためには、ゲートドライ
バのゲート信号のハイレベルとローレベルの電位差は通
常１５（Ｖ）以上（望ましくは２５（Ｖ）以上）必要で
あり、このような高電位差のある信号を出力するために
は、第１駆動回路の少なくとも一部のトランジスタのゲ
ートに供給される信号が同程度の高電位差が必要になる
ことがあるが、１５（Ｖ）以上でれば薄膜トランジスタ
でオンオフ比がとれるので、第１駆動回路に薄膜トラン
ジスタを適用することが可能になり、一方出力する信号
のハイレベルとローレベルの電位差が１２（Ｖ）以下で
あると、薄膜トランジスタでは十分なオンオフ比がとれ
ないので集積回路に置き換えることで十分な駆動をする
ことができる。

【００１４】前記駆動用薄膜トランジスタが前記画素用
薄膜トランジスタの製造工程内で形成されば、製造工程
を簡略化することができる。さらに前記駆動用薄膜トラ
ンジスタを半導体層が比較的移動度の低いアモルファス
シリコンとすれば、製造工程によりポリシリコンのよう
に高温にする必要がないので安価な基板を用いることが
でき、同時に高温発生装置が不要となり製造コストを低
く抑えることができる。そして前記駆動用薄膜トランジ
スタを例えばｎチャネル型のみとした単一種型のトラン
ジスタにすると、Ｃ−ＭＯＳトランジスタのようにｎチ
ャネル型トランジスタ及びｐチャネル型トランジスタの
両方を構成する必要がないので製造工程を簡略化でき
る。前記集積回路は、単結晶シリコンからなるトランジ
スタで構成されたチップであるので、極めて高速なクロ
ック周波数でも駆動できる。前記集積回路がＣ−ＭＯＳ
トランジスタを含む別体のチップであるようにすれば、
液晶表示パネル自体がＣ−ＭＯＳ構造を有しなくても、
わざわざ液晶表示パネルを製造する際にＣ−ＭＯＳトラ
ンジスタを形成しなくともよい。

【００１５】複数の段からなり、前記シフトレジスタの
各段は、前の段から所定レベルの出力信号が制御端子に
供給されることによってオンし、前の段から電流路の一
端に供給された所定レベルの信号を電流路の他端に出力
する第１の薄膜トランジスタ(ＴＦＴ２１)と、前記第１
の薄膜トランジスタの制御端子の電流路の他端と制御端
子との間の容量に蓄積された電荷によってオンし、負荷
(ＴＦＴ２３)を介して電流路の一端に供給される信号を
電流路の他端から放出する第２の薄膜トランジスタ(Ｔ
ＦＴ２２)と、前記第１の薄膜トランジスタの制御端子
の電流路の他端と制御端子との間の容量に蓄積された電
荷によってオンし、外部から電流路の一端に供給される
第１または第２の信号を当該段の出力信号として電流路
の他端から出力する第３の薄膜トランジスタ(ＴＦＴ２
５)と、前記第２の薄膜トランジスタがオフしていると
きに負荷(ＴＦＴ２３)を介して制御端子に供給される信
号によってオンし、外部から電流路の一端に供給される
定電圧の信号を当該段の出力信号として電流路の他端か
ら出力する第４の薄膜トランジスタ(ＴＦＴ２６)と、次
の段から所定レベルの出力信号が制御端子に供給される
ことによってオンし、前記第１の薄膜トランジスタの電
流路の他端と前記第２、第３の薄膜トランジスタの制御
端子との間に形成された容量に蓄積された電荷を排出さ
せる第５の薄膜トランジスタ(ＴＦＴ２７)とを備えるよ
うにすれば、ブートストラップ効果により外部から供給
される第１または第２の信号のレベルを、各段からの出
力信号のレベルとして出力することが可能となる。この
ため、前の段からの出力信号のレベルを減衰させること
なく、順次シフトさせていくことが可能となる。また、
第１〜第５の薄膜トランジスタがオン／オフ駆動される
のは、当該段の出力信号が所定レベルとなるときの前後
だけなので、オン／オフ駆動の回数を最低限に抑えるこ
とができる。これにより、各薄膜トランジスタの閾値特
性の変動を抑止することができ、上記シフトレジスタ
は、長期間に渡って安定して動作することが可能とな
る。

【００１６】請求項１１記載の発明にかかる電子装置
は、基板に複数の撮像素子が設けられた撮像パネルと、
前記基板に設けられた駆動用薄膜トランジスタで構成さ
れ、駆動周波数が５００ｋＨｚ以下のシフトレジスタを
有する第１駆動回路と、前記基板に設けられた集積回路
で構成され、駆動周波数が１ＭＨｚ以上のシフトレジス
タを有する第２駆動回路と、を備えることを特徴とす
る。

【００１７】本発明によれば、相対的に低速な駆動周波
数（クロック周波数）で駆動される第１駆動回路を薄膜
トランジスタで構成し、アモルファスシリコンのような
薄膜トランジスタでは困難な高速な駆動周波数（クロッ
ク周波数）で駆動される第２駆動回路を集積回路で構成
したので、特に動画のような高速駆動が要求される液晶
表示パネルを良好に表示することができる。

【００１８】請求項１２記載の発明にかかる電子装置
は、基板に複数の撮像素子が設けられた撮像パネルと、
前記基板に設けられた駆動用薄膜トランジスタで構成さ
れ、この駆動用トランジスタのゲートに供給される信号
のハイレベルとローレベルの電位差が１５（Ｖ）以上で
ある第１駆動回路と、前記基板に設けられた複数の駆動
用トランジスタからなる集積回路で構成され、この駆動
用トランジスタのゲートに供給される信号のハイレベル
とローレベルの電位差が１２（Ｖ）以下である第２駆動
回路と、を備えることを特徴とする。

【００１９】本発明によれば、駆動回路の少なくとも一
部のトランジスタに供給される信号が１５（Ｖ）以上の
高電位差であれば薄膜トランジスタでオンオフ比がとれ
るので駆動でき、また薄膜トランジスタではオンオフ比
がとりにくい１２（Ｖ）以下の信号で動作されるトラン
ジスタは、低い電位差でもオンオフ駆動できる集積回路
により構成したので、極めて良好に駆動することができ
る。

【００２０】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。図１（ａ）は、この
実施の形態にかかる撮像装置の構成を示すブロック図で
ある。図示するように、この撮像装置は、バックライト
システム３０１と、ガラス等の透明な基板５上にそれぞ
れ設けられた、画像を撮影する撮像素子１、ＦＰＣでな
るコントローラからの制御信号に従って撮像素子１を駆
動するためのトップゲートドライバ２、ボトムゲートド
ライバ３及びドレインドライバ４から構成されている。
図１（ｂ）は、撮像装置の略断面図であり、基板５上
に、撮像素子１を構成する複数のダブルゲートトランジ
スタ１０と、トップゲートドライバ２、ボトムゲートド
ライバ３を構成する薄膜トランジスタ６と、が設けら
れ、基板５の下方に蛍光管３０２と拡散板を兼ねた導光
板３０３とからなるバックライトシステム３０１が配置
されている。

【００２１】マトリクス状に配置された複数のダブルゲ
ートトランジスタ１０は、図２に示すように、ガラス等
の基板５上に形成されたクロムよりなるボトムゲート電
極４２と、ボトムゲート電極４２上に形成された窒化シ
リコンよりなるボトムゲート絶縁膜４３と、ボトムゲー
ト絶縁膜４３上にボトムゲート電極４２と対向して形成
されたアモルファスシリコンからなる半導体層４４と、
半導体層４４上に形成された窒化シリコンからなるブロ
ッキング層４５と、ブロッキング層４５の一端上から半
導体層４４上に跨って設けられたｎ型不純物がドープさ
れたアモルファスシリコンからなるｎ型半導体層４６ａ
と、ブロッキング層４５の他端上から半導体層４４上に
跨って設けられたｎ型不純物がドープされたアモルファ
スシリコンからなるｎ型半導体層４６ｂと、ｎ型半導体
層４６ａ、４６ｂ上からボトムゲート絶縁膜４３上にわ
たって形成されたクロムよりなるドレイン電極４７、ソ
ース電極４８と、ボトムゲート絶縁膜４３上及びソー
ス、ドレイン電極４７、４８上を覆うように形成された
窒化シリコンからなるトップゲート絶縁膜４９と、トッ
プゲート絶縁膜４９上に半導体層４４に対向するように
形成されたＩＴＯよりなるトップゲート電極５０と、ト
ップゲート絶縁膜４９及びトップゲート電極５０を覆う
ように形成された窒化シリコンからなる層間絶縁膜５１
と、から構成される。ダブルゲートトランジスタ１０の
トップゲート電極５０はトップゲートラインＴＧＬに、
ボトムゲート電極４２はボトムゲートラインＢＧＬに、
ドレイン電極４７はドレインラインＤＬに、ソース電極
４８は接地されたグランドラインＧＬにそれぞれ接続さ
れている。撮像素子１を構成するダブルゲートトランジ
スタ１０の駆動原理については後述する。

【００２２】トップゲートドライバ２は、撮像素子１の
トップゲートラインＴＧＬに接続され、コントローラか
らの制御信号Ｔｃｎｔに従って、各トップゲートライン
ＴＧＬに＋１５（Ｖ）または−１５（Ｖ）の信号を選択
的に出力する。制御信号Ｔｃｎｔのうちのクロック信号
ＣＫ１、ＣＫ２のクロック周波数（駆動周波数）は、５
００ｋＨｚ以下であり、望ましくは２００ｋＨｚ以下、
より望ましくは８０〜１５０ｋＨｚ程度であり、クロッ
ク信号ＣＫ１、ＣＫ２のハイレベルとローレベルの電位
差は１５（Ｖ）以上必要であり、２５（Ｖ）以上が望ま
しい。トップゲートドライバ２は、コントローラから供
給される信号に従って、＋１５（Ｖ）の信号を各トップ
ゲートラインＴＧＬに順次選択的に出力するｎチャネル
型のみの複数の薄膜トランジスタからなるシフトレジス
タで構成される。

【００２３】ボトムゲートドライバ３は、撮像素子１の
ボトムゲートラインＢＧＬに接続され、コントローラか
らの制御信号Ｂｃｎｔに従って、各ボトムゲートライン
ＢＧＬに＋１５（Ｖ）または０（Ｖ）の信号を選択的に
出力する。制御信号Ｂｃｎｔのうちのクロック信号ＣＫ
１、ＣＫ２のクロック周波数（駆動周波数）は、５００
ｋＨｚ以下であり、望ましくは２００ｋＨｚ以下、より
望ましくは８０〜１５０ｋＨｚ程度である。クロック信
号ＣＫ１、ＣＫ２のハイレベルとローレベルの電位差は
１５（Ｖ）以上必要であり、トップゲートドライバ２
は、コントローラから供給される信号に従って、＋５
（Ｖ）の信号を各トップゲートラインＴＧＬに順次選択
的に出力する複数の薄膜トランジスタからなるシフトレ
ジスタで構成される。

【００２４】ドレインドライバ４は、単結晶シリコント
ランジスタからなる集積回路チップであり、基板５上に
直接載置（Chip On Glass）されることにより撮像素子
１のドレインラインＤＬに接続され、コントローラから
の制御信号Ｄｃｎｔに従って、後述する所定の期間にお
いて全てのデータラインＤＬにプリチャージ電圧（＋５
（Ｖ））を出力し、電荷をプリチャージさせる。ドレイ
ンドライバ４は、プリチャージの後の所定の期間におい
てダブルゲートトランジスタ１０の半導体層４４にチャ
ネルが形成されているか否かによって変化する各データ
ラインＤＬの電位を読み出し、画像データＤＡＴＡとし
てコントローラに供給する。ドレインドライバ４は、デ
ータラインＤＬからパラで読み出した電位信号を、内部
のＣ−ＭＯＳトランジスタを含む回路構成のシフトレジ
スタでＰ／Ｓ変換する。ドレインドライバ４内のシフト
レジスタはアクティブマトリクス駆動のため、３〜４Ｍ
Ｈｚ以上のクロック周波数で動作するのが望ましいが、
最低でも１ＭＨｚ以上であればよい。また、プリチャー
ジ電圧（ハイレベル）は１２（Ｖ）以下で、非プリチャ
ージ時の電圧（ローレベル）は０（Ｖ）でよいが消費電
力及び回路規模を考慮すればプリチャージ電圧は５
（Ｖ）又は３．３（Ｖ）の電圧が望ましく、その他の制
御信号Ｄｃｎｔもハイレベル電位とローレベル電位との
差が３．３（Ｖ）又は５．５（Ｖ）でもよい。

【００２５】次に、撮像素子１を構成するダブルゲート
トランジスタ１０の駆動原理について、図３（ａ）〜
（ｈ）の模式図を参照して説明する。

【００２６】ダブルゲートトランジスタ１０の半導体層
４４のチャネル形成領域は、ｎ型半導体層４６ａ、４６
ｂ間のブロッキング層４５の下に発生するため、チャネ
ル長はブロッキング層４５のチャネル長方向の長さに等
しい。したがって、図３（ａ）に示すように、ボトムゲ
ート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）
であるときは、トップゲート電極（ＴＧ）５０に印加さ
れている電圧が＋１５（Ｖ）であっても、チャネルの両
端にかかる電界がトップゲート電極（ＴＧ）５０に印加
されている電圧でなく、ソース、ドレイン電極４７、４
８の電圧になるので半導体層４４にはチャネル長方向に
連続したｎチャネルが形成されず、ドレイン電極４６ａ
（Ｄ）に＋５（Ｖ）の電圧が供給されても、ドレイン電
極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電流
は流れない。また、この状態では、後述するように半導
体層４４及び半導体層４４のチャネル領域直上のブロッ
キング層４５に蓄積された正孔が同じ極性のトップゲー
ト電極（ＴＧ）５０の電圧により反発し、吐出される。
以下、この状態をリセット状態という。

【００２７】図３（ｂ）に示すように、トップゲート電
極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）４２に印加されている
電圧が０（Ｖ）であるときは、半導体層４４にはｎチャ
ネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋５
（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６
ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。

【００２８】このように、半導体層４４のチャネル領域
の両端とトップゲート電極（ＴＧ）５０との間にそれぞ
れドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂ
が配置されているため、チャネル領域の両端には、ドレ
イン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの電
界に影響されるため、トップゲート電極（ＴＧ）５０の
みの電界では連続したチャネルを形成することができな
いので、ボトムゲート電極（ＢＧ）４２に印加されてい
る電圧が０（Ｖ）である場合には、トップゲート電極
（ＴＧ）１８に印加されている電圧の如何に関わらず、
半導体層４４にｎチャネルが形成されることはない。

【００２９】図３（ｃ）に示すように、トップゲート電
極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）４２に印加されている
電圧が＋１５（Ｖ）であるときは、半導体層４４のボト
ムゲート電極（ＢＧ）４２側にｎチャネルが形成され
る。これにより、半導体層４４が低抵抗化し、ドレイン
電極４６ａに＋５（Ｖ）の電圧が供給されると、ドレイ
ン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に
電流が流れる。

【００３０】図３（ｄ）に示すように、後述するように
半導体層４４内に十分な量の正孔が蓄積されず、トップ
ゲート電極（ＴＧ）５０に印加されている電圧が−１５
（Ｖ）であると、ボトムゲート電極（ＢＧ）４２に印加
されている電圧が＋１５（Ｖ）であっても、半導体層４
４の内部に空乏層が広がり、ｎチャネルがピンチオフさ
れて、半導体層４４が高抵抗化する。このため、ドレイ
ン電極４６ａに＋５（Ｖ）の電圧が供給されても、ドレ
イン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間
に電流が流れない。以下、この状態を第１の読み出し状
態という。

【００３１】半導体層４４には入射された励起光の光量
に応じて正孔−電子対が生じる。このとき図３（ｅ）に
示すように、トップゲート電極（ＴＧ）５０に印加され
ている電圧が−１５（Ｖ）であり、ボトムゲート電極
（ＢＧ）４２に印加されている電圧が０（Ｖ）である
と、正孔−電子対のうち正極性の正孔が半導体層４４及
び半導体層４４のチャネル領域直上のブロッキング層４
５に蓄積される。以下、上述したリセット状態となり、
後述する読み出し状態となるまでにおけるこの状態をフ
ォトセンス状態という。なお、こうしてトップゲート電
極（ＴＧ）５０の電界に応じて半導体層４４内に蓄積さ
れた正孔は、リセット状態となるまで半導体層４４から
吐出されることはない。

【００３２】図３（ｆ）に示すように、トップゲート電
極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）４２に印加されている
電圧が＋１５（Ｖ）であるが、半導体層４４内に正孔が
蓄積されている場合には、蓄積されている正孔が負電圧
の印加されているトップゲート電極５０に引き寄せられ
て保持され、トップゲート電極５０に印加されている負
電圧が半導体層４４に及ぼす影響を緩和する方向に働
く。このため、半導体層４４のボトムゲート電極（Ｂ
Ｇ）４２側にｎチャネルが形成され、半導体層４４が低
抵抗化して、ドレイン電極４６ａに＋５（Ｖ）の電圧が
供給されると、ドレイン電極（Ｄ）４６ａとソース電極
（Ｓ）４６ｂとの間に電流が流れる。以下、この状態を
第２の読み出し状態という。

【００３３】次に、図１（ａ）に示すトップゲートドラ
イバ２の詳細について説明する。図４は、トップゲート
ドライバ２の全体の構成を示すブロック図である。撮像
素子１に配されているダブルゲートトランジスタ１０の
行数（トップゲートラインＴＧＬの数）をｎとすると、
トップゲートドライバ２は、ｎ個の段ＲＳ（１）〜ＲＳ
（ｎ）から構成される。但し、図４では、ｎが偶数であ
る場合の構成を示している。

【００３４】コントローラからの制御信号Ｔｃｎｔとし
て、奇数番目の段ＲＳ（１），ＲＳ（３），・・・に
は、信号ＣＫ１が供給されている。偶数番目の段ＲＳ
（２），ＲＳ（４），・・・には、信号ＣＫ２が供給さ
れている。各段共に、コントローラから定電圧Ｖｓｓが
供給されている。信号ＣＫ１、ＣＫ２のハイレベルは＋
１５（Ｖ）、ローレベルは−１５（Ｖ）である。また、
定電圧Ｖｓｓのレベルは−１５（Ｖ）である。

【００３５】また、１番目の段ＲＳ（１）には、コント
ローラからスタート信号ＩＮが供給される。スタート信
号ＩＮのハイレベルは＋１５（Ｖ）、ローレベルは−１
５（Ｖ）である。２番目以降の段ＲＳ（２）〜ＲＳ
（ｎ）には、それぞれの前段ＲＳ（１）〜ＲＳ（ｎ−
１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給され
る。さらに、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）に
は、後ろの段ＲＳ（ｋ＋１）〜の出力信号ＯＵＴｋ＋１
（但し、最終段ＲＳ（ｎ）の場合は１番目の段ＲＳ
（１）の出力信号ＯＵＴ１がリセットパルスとして供給
される。なお、各段ＲＳ（１）〜ＲＳ（ｎ）の出力信号
ＯＵＴ１〜ＯＵＴｎは、撮像素子１のトップゲートライ
ンＴＧＬにそれぞれ出力される。

【００３６】図５は、トップゲートドライバ２の各段Ｒ
Ｓ（１）〜ＲＳ（ｎ）の回路構成を示す図である。図示
するように、各段ＲＳ（１）〜ＲＳ（ｎ）は、基本構成
として６つのＴＦＴ（薄膜トランジスタ）２１、２２、
２３、２５、２６、２７を有している。ＴＦＴ２１、２
２、２３、２５、２６、２７は、図１（ｂ）の薄膜トラ
ンジスタ６に相当する、いずれもｎチャネルＭＯＳ型の
電界効果トランジスタで構成され、ゲート絶縁膜に窒化
シリコンを用い、半導体層にアモルファスシリコンを用
いている。各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極及
びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ２
５のソース電極に接続され、ＴＦＴ２１のソース電極
は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極
及びＴＦＴ２７のドレイン電極に接続されている。ＴＦ
Ｔ２２のドレイン電極は、ＴＦＴ２３のソース電極及び
ＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソー
ス電極及びＴＦＴ２７のソース電極には定電圧Ｖｓｓが
供給されている。そして、ＴＦＴ２３のゲート電極及び
ドレイン電極には基準電圧Ｖｄｄが供給され、奇数段の
ＴＦＴ２５のドレイン電極には信号ＣＫ１が供給され、
偶数段のＴＦＴ２５のドレイン電極には信号ＣＫ２が供
給され、各段のＴＦＴ２５のソース電極はＴＦＴ２６の
ドレイン電極に接続され、ＴＦＴ２６のソース電極には
定電圧Ｖｓｓが供給されている。ＴＦＴ２７のゲート電
極には、次段の出力信号ＯＵＴｋ＋１が入力される。こ
こで、１段目以外の奇数番目の段ＲＳ（ｋ）を例とし
て、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。

【００３７】ＴＦＴ２１のゲート電極とドレイン電極と
には、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−
１が供給される。ＴＦＴ２１は、ハイレベルの出力信号
ＯＵＴｋ−１が供給されたときにオンし、この出力信号
ＯＵＴｋ−１によりドレイン電極とソース電極との間に
電流が流れることによって、ＴＦＴ２１のソース電極と
ＴＦＴ２２、２５のゲート電極との間の配線にそれぞれ
形成されている配線容量Ｃ２、Ｃ５に電荷をチャージさ
せる。

【００３８】ＴＦＴ２３のゲート電極とドレイン電極と
には、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２
３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有
する。

【００３９】ＴＦＴ２２は、配線容量Ｃ２に電荷がチャ
ージされていないときにオフ状態となり、ＴＦＴ２３を
介して供給された基準電圧Ｖｄｄにより配線容量Ｃ６に
電荷をチャージさせる。また、ＴＦＴ２２は、配線容量
Ｃ２に電荷がチャージされているときにオン状態とな
り、ドレイン電極とソース電極との間に貫通電流が生じ
る。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の構
成となっているため、ＴＦＴ２３が完全なオフ抵抗とな
らないことで配線容量Ｃ６に蓄積された電荷が完全にデ
ィスチャージされないことがあるが、ＴＦＴ２６の閾値
電圧よりも十分に低い電圧となる。

【００４０】ＴＦＴ２５のドレイン電極には、信号ＣＫ
１が供給される。ＴＦＴ２５は、配線容量Ｃ５に電荷が
チャージされているとき（すなわち、ＴＦＴ２６がオフ
状態のとき）にオン状態となり、入力された信号ＣＫ１
によりゲート電極とソース電極と並びにそれらの間のゲ
ート絶縁膜からなる寄生容量へのチャージアップや、ゲ
ート電極とドレイン電極と並びにそれらの間のゲート絶
縁膜による寄生容量がオン電流によりチャージアップさ
れるブートストラップ効果により配線容量Ｃ５の電位が
上昇しゲート飽和電圧にまで達するとソース−ドレイン
電流がほぼ飽和するので、出力信号ＯＵＴｋは、実質的
に信号ＣＫ１とほぼ同電位となる。ＴＦＴ２５は、ま
た、配線容量Ｃ５に電荷がチャージされていないとき
（すなわち、ＴＦＴ２６がオン状態のとき）にオフ状態
となり、ドレイン電極に供給された信号ＣＫ１の出力を
遮断する。

【００４１】ＴＦＴ２６のドレイン電極には、定電圧Ｖ
ｓｓが供給される。ＴＦＴ２６は、配線容量Ｃ６に電荷
がチャージされていないとき（すなわち、ＴＦＴ２５が
オン状態のとき）にオフ状態となり、ＴＦＴ２５のソー
ス電極から出力された信号のレベルを当該段の出力信号
ＯＵＴｋとして出力させる。

【００４２】ＴＦＴ２６は、また、配線容量Ｃ６に電荷
がチャージされているとき（すなわち、ＴＦＴ２５がオ
フ状態のとき）にオン状態となり、ドレイン電極に供給
された定電圧Ｖｓｓのレベルをソース電極から当該段の
出力信号ＯＵＴｋとして出力させる。

【００４３】ＴＦＴ２７のゲート電極には、後ろの段Ｒ
Ｓ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。Ｔ
ＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ
＋１がハイレベルになったときにオンし、配線容量Ｃ
２、Ｃ５に蓄積された電荷をディスチャージさせる。

【００４４】なお、偶数番目の段ＲＳ（ｋ）において
は、ＴＦＴ２５のドレイン電極に信号ＣＫ２が、信号Ｃ
Ｋ１の代わりにコントローラから供給される。また、１
番目の段ＲＳ（１）においては、ＴＦＴ２１のゲート電
極及びドレイン電極にスタート信号ＩＮが、前の段の出
力信号の代わりにコントローラから供給される。最後の
段ＲＳ（ｎ）においては、ＴＦＴ２７のゲート電極に１
番目の段ＲＳ（１）の出力信号ＯＵＴ１が、供給され
る。

【００４５】次に、図１（ａ）に示すボトムゲートドラ
イバ３の詳細について説明すると、ボトムゲートドライ
バ３は、全体の構成及び各段の構成共に、トップゲート
ドライバ２の構成と同じである。但し、ボトムゲートド
ライバ３は、定電圧Ｖｓｓ（−１５（Ｖ））の代わりに
定電圧Ｖｓｓ（０（Ｖ））がコントローラから供給され
る。信号ＣＫ１、ＣＫ２のローレベルは、定電圧Ｖｓｓ
のレベルと同じ０（Ｖ）である。また、制御信号Ｂｃｎ
ｔに含まれる各信号のコントローラからの供給タイミン
グが、制御信号Ｔｃｎｔに含まれる各信号の供給タイミ
ングと異なる。

【００４６】以下、この実施の形態にかかる撮像装置の
動作について説明する。最初に、トップゲートドライバ
２及びボトムゲートドライバ３の動作について説明す
る。なお、トップゲートドライバ２とボトムゲートドラ
イバ３とは、実質的には信号の入力タイミングと定電圧
Ｖｓｓのレベルが異なり、これに合わせて出力信号の出
力タイミングとレベルとが異なるだけなので、ボトムゲ
ートドライバ３については、トップゲートドライバ２と
異なる部分だけを説明することとする。

【００４７】図６は、トップゲートドライバ２（または
ボトムゲートドライバ３）の動作を示すタイミングチャ
ートである。１垂直期間が開始したタイミングｔｎにお
いて、コントローラから１番目の段ＲＳ（１）に供給さ
れるスタート信号ＩＮが立ち上がる。スタート信号ＩＮ
は、１水平期間が終了するタイミングｔ１までの所定期
間においてハイレベルとなっている。

【００４８】タイミングｔｎからｔ１までの間の所定期
間、ハイレベルのスタート信号ＩＮがコントローラから
１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極に供給
されると、１番目の段ＲＳ（１）のＴＦＴ２１がオンす
る。このとき、ハイレベルのスタート信号ＩＮは、１番
目の段ＲＳ（２）のＴＦＴ２１のドレイン電極にも供給
されており、ドレイン電極とソース電極との間に電流が
流れることで、１番目の段ＲＳ（１）の配線容量Ｃ２、
Ｃ５に電荷がチャージされる。そして、配線容量Ｃ２、
Ｃ５の電位がハイレベルとなることで、ＴＦＴ２２、２
５がそれぞれオンする。この期間、段ＲＳ（２）〜ＲＳ
（ｎ）のＴＦＴ２１のドレイン電極及びゲート電極に
は、ハイレベルのスタート信号ＩＮが入力されていない
ので、段ＲＳ（２）〜ＲＳ（ｎ）のＴＦＴ２１のゲート
絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート
電圧に大きな影響を及ぼす程度に電子が蓄積されること
はない。また、１番目の段ＲＳ（１）のＴＦＴ２１のゲ
ート電極及びドレイン電極には、１垂直期間のうちタイ
ミングｔｎからｔ１までの間だけしかハイレベルになら
ないので、１番目の段ＲＳ（１）のＴＦＴ２１のゲート
絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲート
電圧に大きな影響を及ぼす程度に電子が蓄積され続ける
ことはない。

【００４９】ＴＦＴ２２がオンするまで、１番目の段Ｒ
Ｓ（１）の配線容量Ｃ６は、ＴＦＴ２３を介して供給さ
れる基準電圧Ｖｄｄによって電荷が蓄積されてハイレベ
ルとなっている。ここで、ＴＦＴ２２がオンしたことに
よって、配線容量Ｃ６に蓄積されている電荷がディスチ
ャージされる。これにより、１番目の段ＲＳ（１）ＴＦ
Ｔ２６は、ゲート電極の電位がローレベルとなってオフ
する。また、ハイレベルのスタート信号ＩＮが供給され
ている期間は信号ＣＫ２がハイレベルとなっているた
め、連続して駆動している場合は、ｎ番目の段ＲＳ
（ｎ）のＴＦＴ２５から出力信号ＯＵＴｎが出力され
る。

【００５０】次に、タイミングｔ１からｔ２までの所定
期間、信号ＣＫ１がハイレベルとなる。このとき、１番
目の段ＲＳ（１）においては、ＴＦＴ２５がオン、ＴＦ
Ｔ２６がオフとなることから、ＴＦＴ２５のソース電極
から、ほぼ信号ＣＫ１のハイレベルが出力信号ＯＵＴ１
として出力される。

【００５１】また、タイミングｔ１からｔ２までの所定
期間、１番目の段ＲＳ（１）から出力されているハイレ
ベルの出力信号ＯＵＴ１は、２番目の段ＲＳ（２）のＴ
ＦＴ２１のゲート電極及びドレイン電極に供給されてい
る。これにより、１番目の段ＲＳ（１）にハイレベルの
スタート信号ＩＮが供給された場合と同様に、２番目の
段ＲＳ（２）の配線容量Ｃ２、Ｃ５に電荷がチャージさ
れる。

【００５２】タイミングｔ１からｔ２までの一部の間、
２番目の段ＲＳ（２）においては、ＴＦＴ２５がオン、
ＴＦＴ２６がオフとなるが、ＴＦＴ２５のドレイン電極
に供給されている信号ＣＫ２がローレベルであるため、
ほぼ信号ＣＫ２のローレベルが出力信号ＯＵＴ２として
出力される。

【００５３】また同時に、ハイレベルの出力信号ＯＵＴ
１は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲート電極
に供給されているので、前の垂直期間においてｎ番目の
段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５に蓄積された電荷が
ディスチャージされ、定電圧Ｖｓｓとなる。このためｎ
番目の段ＲＳ（ｎ）のＴＦＴ２１が再びオンするまでの
間、ｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５がフロ
ーティング状態になることがなく安定して駆動すること
ができる。こうして３〜ｎ番目の段ＲＳ（３）〜ＲＳ
（ｎ）では、タイミングｔ１からｔ２までの間、配線容
量Ｃ２、Ｃ５の電位がローレベルとなり、ＴＦＴ２２、
２５がオフ状態となる。配線容量Ｃ６の電位がハイレベ
ルとなり、ＴＦＴ２６がオン状態となる。これにより、
３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）においては、ほ
ぼ定電圧Ｖｓｓのレベルが出力信号ＯＵＴ３〜ＯＵＴｎ
としてそれぞれ出力される。またこの期間、各段ＲＳ
（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及
びドレイン電極にハイ電圧が印加されているのは２番目
の段ＲＳ（２）のみであり、他の段のＴＦＴ２１のゲー
ト絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲー
ト電圧に大きな影響を及ぼす程度に電子が蓄積され続け
ることはない。

【００５４】次に、タイミングｔ２からｔ３までの所定
期間、信号ＣＫ２がハイレベルとなる。タイミングｔ２
からｔ３までの間においては、タイミングｔ１からｔ２
までの間における１番目、２番目、ｎ番目の段ＲＳ
（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ
（２）、ＲＳ（３）、ＲＳ（１）に、信号ＣＫ１、ＣＫ
２をそれぞれ信号ＣＫ２、ＣＫ１に置き換えると、各段
ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２まで
の間と同様に動作することとなる。すなわち、タイミン
グｔ２からｔ３までの間においては、２番目の段ＲＳ
（２）からの出力信号ＯＵＴ２が所定期間ハイレベルと
なり、それ以外の段ＲＳ（１）、ＲＳ（３）〜ＲＳ
（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ３〜ＯＵＴｎが
ローレベルとなる。２番目の段ＲＳ（２）からのハイレ
ベルの出力信号ＯＵＴ２は、１番目の段ＲＳ（１）のＴ
ＦＴ２７のゲート電極へ出力され、１番目の段ＲＳ
（１）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにす
る。このため１番目の段ＲＳ（１）のＴＦＴ２１が再び
オンするまでの間、１番目の段ＲＳ（１）の配線容量Ｃ
２、Ｃ５がフローティング状態になることがなく安定し
て駆動することができる。またこの期間、各段ＲＳ
（１）〜ＲＳ（ｎ）のＴＦＴ２１のうち、ゲート電極及
びドレイン電極にオン電圧が印加されているのは３番目
の段ＲＳ（３）のみであり、他の段のＴＦＴ２１のゲー
ト絶縁膜及び半導体層には、ＴＦＴ２１のしきい値ゲー
ト電圧に大きな影響を及ぼす程度に電子が蓄積され続け
ることはない。

【００５５】また、タイミングｔ３からｔ４までの間に
おいては、タイミングｔ１からｔ２までの間における１
番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、Ｒ
Ｓ（ｎ）をそれぞれＲＳ（３）、ＲＳ（４）、ＲＳ
（２）に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）は
タイミングｔ１からｔ２までの間と同様に動作すること
となる。すなわち、タイミングｔ３からｔ４までの間に
おいては、３番目の段ＲＳ（３）からの出力信号ＯＵＴ
３が所定期間ハイレベルとなり、それ以外の段ＲＳ
（１）、ＲＳ（２）、ＲＳ（４）〜ＲＳ（ｎ）からの出
力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ４〜ＯＵＴｎがロー
レベルとなる。また、３番目の段ＲＳ（３）からのハイ
レベルの出力信号ＯＵＴ３は、２番目の段ＲＳ（２）の
ＴＦＴ２７のゲート電極へ出力され、２番目の段ＲＳ
（２）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにす
る。このため２番目の段ＲＳ（２）のＴＦＴ２１が再び
オンするまでの間、２番目の段ＲＳ（２）の配線容量Ｃ
２、Ｃ５がフローティング状態になることがなく安定し
て駆動することができる。

【００５６】以下同様に、タイミングｔｎ−１からｔｎ
までの所定期間においては、ｎ−１番目の段ＲＳ（ｎ−
１）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎ−
１が出力され、タイミングｔｎからｔ１までの間にｎ番
目の段ＲＳ（ｎ）のＴＦＴ２５からハイレベルの出力信
号ＯＵＴｎが出力される。したがって、タイミングｔ１
から次のタイミングｔ１までの間が１垂直期間となっ
て、ハイレベルの出力信号ＯＵＴ１からＯＵＴｎ−１を
順次出力する。

【００５７】なお、図６のタイミングチャートにおい
て、トップゲートドライバ２として適用した場合には、
コントローラからの信号ＣＫ１、ＣＫ２がハイレベルと
なっている所定期間は、１水平期間の全体であっても、
１水平期間の一部でもよい。すなわち、トップゲートド
ライバ２では、後述するようにリセット電圧を１Ｔの期
間出力してもよく、また１Ｔ未満の間出力してもよい。
一方、ボトムゲートドライバ３として適用した場合に
は、コントローラからの信号ＣＫ１、ＣＫ２がハイレベ
ルとなっている所定期間は、１水平期間のうちの前半半
分である。すなわち、ボトムゲートドライバ３では、ハ
イレベルの出力信号ＯＵＴｋとハイレベルの出力信号Ｏ
ＵＴｋ＋１との間に、後述するようにデータラインＤＬ
にプリチャージ電圧を供給する期間がなる。

【００５８】また、信号ＣＫ１、ＣＫ２のローレベル、
定電圧Ｖｓｓのレベルの違いにより、各段ＲＳ（１）〜
ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎ
のローレベルは、トップゲートドライバ２として適用し
た場合は−１５（Ｖ）、ボトムゲートドライバ３として
適用した場合は０（Ｖ）である。さらに、信号ＣＫ１、
ＣＫ２のハイレベルの違いにより、各段ＲＳ（１）〜Ｒ
Ｓ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎの
ハイレベルは、トップゲートドライバ２として適用した
場合は＋１５（Ｖ）、ボトムゲートドライバ３として適
用した場合は＋１５（Ｖ）である。

【００５９】次に、撮像素子１を駆動して画像を撮影す
るための全体の動作について、図７（ａ）〜（ｉ）に示
す模式図を参照して説明する。なお、以下の説明におい
て、１Ｔの期間は、１水平期間と同じ長さを有するもの
とする。また、説明を簡単にするため、撮像素子１に配
置されているダブルゲートトランジスタ１０のうち、最
初の３行のみを考えることとする。

【００６０】まず、タイミングＴ１からＴ２までの１Ｔ
の期間において、図７（ａ）に示すように、トップゲー
トドライバ２は、１行目のトップゲートラインＴＧＬを
選択して＋１５（Ｖ）を出力し、２、３行目（他の全
行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力
する。一方、ボトムゲートドライバ３は、すべてのボト
ムゲートラインＢＧＬに０（Ｖ）を出力する。この期間
において、１行目のダブルゲートトランジスタ１０がリ
セット状態となり、２、３行目のダブルゲートトランジ
スタ１０が前の垂直期間での読み出し状態を終了した状
態（フォトセンスに影響しない状態）となる。

【００６１】次に、タイミングＴ２からＴ３までの１Ｔ
の期間において、図７（ｂ）に示すように、トップゲー
トドライバ２は、２行目のトップゲートラインＴＧＬを
選択して＋１５（Ｖ）を出力し、他のトップゲートライ
ンＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲー
トドライバ３は、すべてのボトムゲートラインＢＧＬに
０（Ｖ）を出力する。この期間において、１行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となり、
２行目のダブルゲートトランジスタ１０がリセット状態
となり、３行目のダブルゲートトランジスタ１０が前の
垂直期間での読み出し状態を終了した状態（フォトセン
スに影響しない状態）となる。

【００６２】次に、タイミングＴ３からＴ４までの１Ｔ
の期間において、図７（ｃ）に示すように、トップゲー
トドライバ２は、３行目のトップゲートラインＴＧＬを
選択して＋１５（Ｖ）を出力し、他のトップゲートライ
ンＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲー
トドライバ３は、すべてのボトムゲートラインＢＧＬに
０（Ｖ）を出力する。この期間において、１、２行目の
ダブルゲートトランジスタがフォトセンス状態となり、
３行目のダブルゲートトランジスタ１０がリセット状態
となる。

【００６３】次に、タイミングＴ４からＴ４．５までの
０．５Ｔの期間において、図７（ｄ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのデータラインＤＬに＋５（Ｖ）を出力する。この期
間において、すべての行のダブルゲートトランジスタ１
０がフォトセンス状態となる。

【００６４】次に、タイミングＴ４．５からＴ５までの
０．５Ｔの期間において、図７（ｅ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、１行目のボトムゲートラインＢＧＬを選
択して＋１５（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１行
目のダブルゲートトランジスタ１０が第１または第２の
読み出し状態となり、２、３行目のダブルゲートトラン
ジスタ１０がフォトセンス状態のままとなる。

【００６５】ここで、１行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
２からＴ４．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するデータライン
ＤＬ上の電荷がディスチャージされる。一方、タイミン
グＴ２からＴ４．５までの期間で十分な光が半導体層に
照射されていないと、第１の読み出し状態となって半導
体層内のｎチャネルがピンチオフされるため、対応する
データラインＤＬ上の電荷はディスチャージされない。
データドライバ４は、タイミングＴ４．５からＴ５まで
の期間で各データラインＤＬ上の電位を読み出し、１行
目のダブルゲートトランジスタ１０が検出した画像デー
タＤＡＴＡとしてコントローラに供給する。

【００６６】次に、タイミングＴ５からＴ５．５までの
０．５Ｔの期間において、図７（ｆ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのデータラインＤＬに＋５（Ｖ）を出力する。この期
間において、１行目のダブルゲートトランジスタ１０が
読み出しを終了した状態となり、２、３行目のダブルゲ
ートトランジスタ１０がフォトセンス状態となる。

【００６７】次に、タイミングＴ５．５からＴ６までの
０．５Ｔの期間において、図７（ｇ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、１行目のボトムゲートラインＢＧＬを選
択して＋１５（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１行
目のダブルゲートトランジスタ１０が読み出しを終了し
た状態となり、２行目のダブルゲートトランジスタ１０
が第１または第２の読み出し状態となり、３行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となる。

【００６８】ここで、２行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
３からＴ５．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するデータライン
ＤＬ上の電荷がディスチャージされる。一方、タイミン
グＴ３からＴ５．５までの期間で十分な光が半導体層に
照射されていないと、第１の読み出し状態となって半導
体層内のｎチャネルがピンチオフされるため、対応する
データラインＤＬ上の電荷はディスチャージされない。
データドライバ４は、タイミングＴ５．５からＴ６まで
の期間で各データラインＤＬ上の電位を読み出し、２行
目のダブルゲートトランジスタ１０が検出した画像デー
タＤＡＴＡとしてコントローラに供給する。

【００６９】次に、タイミングＴ６からＴ６．５までの
０．５Ｔの期間において、図７（ｈ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのデータラインＤＬに＋５（Ｖ）を出力する。この期
間において、１、２行目のダブルゲートトランジスタ１
０が読み出しを終了した状態となり、３行目のダブルゲ
ートトランジスタ１０がフォトセンス状態となる。

【００７０】次に、タイミングＴ６．５からＴ７までの
０．５Ｔの期間において、図７（ｉ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、１行目のボトムゲートラインＢＧＬを選
択して＋１５（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１、
２行目のダブルゲートトランジスタ１０が読み出しを終
了した状態となり、３行目のダブルゲートトランジスタ
１０が第１または第２の読み出し状態となる。

【００７１】ここで、３行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
４からＴ６．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するデータライン
ＤＬ上の電荷がディスチャージされる。一方、タイミン
グＴ４からＴ６．５までの期間で十分な光が半導体層に
照射されていないと、第１の読み出し状態となって半導
体層内のｎチャネルがピンチオフされるため、対応する
データラインＤＬ上の電荷はディスチャージされない。
データドライバ４は、タイミングＴ６．５からＴ７まで
の期間で各データラインＤＬ上の電位を読み出し、３行
目のダブルゲートトランジスタ１０が検出した画像デー
タＤＡＴＡとしてコントローラに供給する。

【００７２】こうしてドレインドライバ４から行毎に供
給された画像データＤＡＴＡに対して、コントローラが
所定の処理を行うことで、撮像対象物の画像データが生
成される。なお、フォトセンス時以外でも、例えば読み
出し後でもダブルゲートトランジスタ１０にはトップゲ
ート電極５０に−１５（Ｖ）、ボトムゲート電極４２に
０（Ｖ）が印加され、励起光に応じて電子−正孔対が発
生されるが、読み出し後に蓄積されたキャリアをリセッ
トにより吐出してからフォトセンスを開始するので、フ
ォトセンス時にダブルゲートトランジスタ１０で発生し
た電子−正孔対は、所定期間中の光入射によるものであ
り、高い精度で撮像することができる。また、励起光に
対して感度がよい半導体層を適用した場合、フォトセン
ス期間が長いと暗くても明るいときと同程度のキャリア
を蓄積してしまうことがあるためフォトセンスの暗と明
の電圧比が低くなってしまうが、トップゲートドライバ
２とボトムゲートドライバ３の転送速度を制御すること
により最適な電圧比になるようにフォトセンス時間を設
定することができる。

【００７３】以上説明したように、この実施の形態にか
かる撮像装置では、撮像素子１のトップゲートラインＴ
ＧＬ及びボトムゲートラインＢＧＬを選択するためのト
ップゲートドライバ２及びボトムゲートドライバ３は、
コントローラから制御信号Ｔｃｎｔ、Ｂｃｎｔとして供
給される信号ＣＫ１、ＣＫ２の電圧レベルを各段ＲＳ
（１）〜ＲＳ（ｎ）の出力信号として出力することがで
きる。このため、撮像素子１に配置されたダブルゲート
トランジスタ１０の行数が多くなり、トップゲートドラ
イバ２及びボトムゲートドライバ３の段数が多くなって
も、後ろの方の段で出力信号のレベルが減衰してしまう
ことがない。

【００７４】また、トップゲートドライバ２及びボトム
ゲートドライバ３の各段ＲＳ（ｋ）（ｋ：１〜ｎの整
数）を構成するＴＦＴ２１のゲート電極にハイレベルの
信号が印加されるのは、それぞれの前段からハイレベル
の出力信号ＯＵＴｋ−１（但し、第１段ＲＳ（１）では
コントローラからのスタート信号ＩＮ）が供給されてい
るときだけである。すなわち、各段ＲＳ（ｋ）のＴＦＴ
２１は、出力信号をシフトさせるために特に必要な場合
以外、オン／オフ駆動されることはない。このため、各
段ＲＳ（ｋ）のＴＦＴ２１の閾値電圧特性の変動を極力
抑えることができ、閾値電圧特性の変動によるトップゲ
ートドライバ２及びボトムゲートドライバ３の誤動作を
抑えることができる。

【００７５】また、この実施の形態にかかる撮像装置で
適用されているトップゲートドライバ２及びボトムゲー
トドライバ３の各段ＲＳ（ｋ）を構成するＴＦＴ２１
は、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１
（但し、１番目の段ＲＳ（１）ではコントローラからの
制御信号ＩＮ）によってオンされ、配線容量Ｃ２、Ｃ５
に電荷をチャージさせる。つまり、配線容量Ｃ２、Ｃ５
に電荷をチャージさせるために特別な制御信号をコント
ローラから供給する必要がなく、トップゲートドライバ
２及びボトムゲートドライバ３を外部のコントローラと
接続するための端子数を少なくすることができる。ま
た、一旦配線容量Ｃ２、Ｃ５にチャージされた電荷は、
ＴＦＴ２１を介さずにＴＦＴ２７を介して排出されるの
で、配線容量Ｃ２、Ｃ５をディスチャージの際に前段の
出力信号ＯＵＴをハイレベルにさせることがない。

【００７６】さらに、この実施の形態にかかる撮像装置
では、撮像素子１を構成する素子は、ダブルゲートトラ
ンジスタ１０だけであるのに対して、トップゲートドラ
イバ２及びボトムゲートドライバ３を構成する素子は、
ＴＦＴ２１〜２３、２５〜２７だけである。ここで、Ｔ
ＦＴ２１〜２３、２５〜２７は、ダブルゲートトランジ
スタ１０のトップゲート電極（またはボトムゲート電
極）を除いた構造のものとすることができるので、トッ
プゲートドライバ２及びボトムゲートドライバ３の薄膜
トランジスタは、撮像素子１のダブルゲートトランジス
タ１０の薄膜トランジスタ部分と同一の基板上に、同一
のプロセスで形成することができる。

【００７７】従って、撮像素子１、トップゲートドライ
バ２及びボトムゲートドライバ３を含む撮像装置を低コ
ストで製造することが可能になると共に、撮像素子１と
トップゲートドライバ２またはボトムゲートドライバ３
との間の接続不良が発生することを抑えることができ
る。さらには、トップゲートドライバ２及びボトムゲー
トドライバ３を別モジュールで製造して取り付けるより
も、撮像装置全体を薄型に形成することができる。

【００７８】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について、説明する。

【００７９】上記の実施の形態では、トップゲートドラ
イバ２及びボトムゲートドライバ３は、各段が基本構成
としての６つのＴＦＴ２１〜２３、２５〜２７から構成
されるものとしていた。しかしながら、トップゲートド
ライバ２及びボトムゲートドライバ３は、この構成に限
られるものではない。トップゲートドライバ２及びボト
ムゲートドライバ３の他の構成例について、図８〜図１
４を参照して説明する。

【００８０】図８に示す構成では、トップゲートドライ
バ２またはボトムゲートドライバ３の各段（ｋ：１〜ｎ
の整数）は、基本構成としてのＴＦＴ２１〜２３、２５
〜２７に加えて、付加構成としてのＴＦＴ２４を有して
いる。ＴＦＴ２４は、ドレイン電極がＴＦＴ２５のソー
ス電極に接続され、ソース電極には定電圧Ｖｓｓが供給
されている。奇数番目の段ＲＳ（１）、ＲＳ（３）、…
…におけるＴＦＴ２４のゲート電極には、信号ＣＫ１の
レベルを反転した信号¬ＣＫ１（¬は、論理否定を表
す。以下、同じ）が供給され、偶数番目の段ＲＳ
（２）、ＲＳ（４）、……におけるＴＦＴ２４のゲート
電極には、信号ＣＫ２のレベルを反転した信号¬ＣＫ２
が供給される。同様に奇数番目の段ＲＳ（１）、ＲＳ
（３）、……におけるＴＦＴ２５のドレイン電極には、
信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ
（４）、……におけるＴＦＴ２４のドレイン電極には、
信号ＣＫ２が供給される。ＴＦＴ２４は、図９に示すよ
うに、信号ＣＫ１がハイレベルからローレベルに変化し
たとき、すなわち信号¬ＣＫ１がローレベルからハイレ
ベルに変化するとオンし、ＴＦＴ２５のソース電極と接
続されている配線に形成された配線容量Ｃ１にチャージ
された電荷を強制的に排出させる。つまり、ＴＦＴ２４
は、ＴＦＴ２５からトップゲートラインＴＧＬまたはボ
トムゲートラインＢＧＬに出力されたハイレベルの出力
信号ＯＵＴｋを迅速に定電圧Ｖｓｓに下げる機能を有し
ている。このため、出力信号ＯＵＴｋのハイレベルから
ローレベルへの立ち下がりを鋭敏にすることができる。
また図１０に示すように、付加構成としてのＴＦＴ３１
を設けてもよい。ＴＦＴ３１は、ゲート電極に基準電圧
Ｖｄｄが印加され、ドレイン電極が配線容量Ｃ２に接続
され、ソース電極に定電圧Ｖｓｓが供給されている。こ
れにより、ＴＦＴ３１は、配線容量Ｃ６のディスチャー
ジとともにオンし、配線容量Ｃ２、Ｃ５に蓄積される電
荷の量を調整して、配線容量Ｃ２、Ｃ５の電位を安定さ
せるものである。

【００８１】図１１に示す構成では、図１０のＴＦＴ３
１の替わりに抵抗素子３２を設けている。抵抗素子３２
は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と
同様に、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調
整して、配線容量Ｃ２、Ｃ５の電位を安定させる機能を
有している。

【００８２】図１２、図１３に示す構成では、各段ＲＳ
（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１０、
図１１に示す構成にＴＦＴ２４が付加されている。この
ため、図３に示すトップゲートドライバ２またはボトム
ゲートドライバ３の全体構成において、各段ＲＳ（１）
〜ＲＳ（ｎ）に信号ＣＫ１または信号ＣＫ２のレベルを
反転した信号¬ＣＫ１または¬ＣＫ２が適宜供給され
る。

【００８３】ここで、ＴＦＴ２４がなくても動作可能な
理由について説明する。ＴＦＴ２５のソース電極から出
力される信号ＣＫ１（またはＣＫ２）のレベルがローレ
ベルに変化すると、ハイレベル時にドレイン電極に接続
された配線に蓄積された電荷が強制的にディスチャージ
されることはないものの、出力信号ＯＵＴｋのレベル
は、信号ＣＫ１のローレベルまで変化することができ
る。すなわち、出力信号ＯＵＴｋのレベルをローレベル
までに変化させるための時間は、図８、図１２、図１３
の例に比べてかかるものの、一定時間の間で出力信号Ｏ
ＵＴｋのレベルをローレベルに変化させることができる
ことによるものである。また上述した各実施の形態で
は、図１４に示すようにＴＦＴ２３以外の抵抗素子３３
を設けてもよい。

【００８４】また、上記の実施の形態では、ｎ番目の段
ＲＳ（ｎ）の出力信号ＯＵＴｎを１番目の段ＲＳ（１）
のＴＦＴ２７のゲート電極に供給し、これによって配線
容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせ
ていた。しかしながら、１番目の段ＲＳ（１）のＴＦＴ
２７のゲート電極には、コントローラから所定のタイミ
ングで制御信号を供給するものとしてもよい。これによ
り、１垂直期間中の最後の水平期間から次の垂直期間の
最初の水平期間に至るまでの時間を任意に設定すること
が可能となる。

【００８５】また、上記の実施の形態では、図６のタイ
ミングチャートで示したように、１垂直期間が開始する
とコントローラからハイレベルのスタート信号ＩＮをト
ップゲートドライバ２（またはボトムゲートドライバ
３）の１番目の段ＲＳ（１）に供給するものとしてい
た。しかしながら、この場合におけるスタート信号ＩＮ
は、ｎ番目の段ＲＳ（ｎ）から出力される出力信号ＯＵ
Ｔｎと同じである。従って、トップゲートドライバ２
（またはボトムゲートドライバ３）を連続駆動させる場
合には、図１５に示すように、１番最初にイニシャルパ
ルスとしてハイレベルのスタート信号ＩＮを供給する以
外は、ｎ番目の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを
１番目の段ＲＳ（１）に供給するものとしてもよい。こ
の場合、一番最初のスタート信号ＩＮにより、出力信号
ＯＵＴｎがハイレベルになるが、このタイミングではド
レインラインＤＬにプリチャージ電圧が供給されていな
いので特に問題ない。また、トップゲートドライバ２
（またはボトムゲートドライバ３）を１度のみ駆動させ
る場合には、図１６に示すように、コントローラからの
制御信号Ｔｃｎｔにｎ番目の段ＲＳ（ｎ）の配線容量Ｃ
２、Ｃ５のディスチャージ用の信号φを付加し、ハイレ
ベルの出力信号ＯＵＴｎが出力された後、信号φにより
ｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５をディスチ
ャージしてもよい。

【００８６】また、上記の実施の形態では、トップゲー
トドライバ２の奇数番目の段ＲＳ（１），ＲＳ（３），
・・・には信号ＣＫ１、¬ＣＫ１を、偶数番目の段ＲＳ
（２），ＲＳ（４），・・・には信号ＣＫ２、¬ＣＫ２
をそれぞれコントローラから供給するものとしていた。
しかしながら、トップゲートドライバ２の場合は、ボト
ムゲートドライバ３と異なり、信号ＣＫ１、ＣＫ２を１
水平期間の全体でハイレベルとさせることができる。す
ると、信号ＣＫ２は信号¬ＣＫ１と、信号¬ＣＫ２は信
号ＣＫ１とそれぞれ等価なものとなる。従って、偶数番
目の段ＲＳ（２），ＲＳ（４），・・・には信号¬ＣＫ
１、ＣＫ１をコントローラから供給するものとしてもよ
い。

【００８７】次に、上述したような構成を有する撮像装
置の製造方法について、図面を参照して説明する。図１
７は、本実施形態に係る撮像装置の製造方法を示すプロ
セス断面図である。まず、図１７（ａ）に示すように、
ガラス基板５上にＡｌ（アルミニウム）合金やＴａ（タ
ンタル）等の、遮光性を有する金属膜をスパッタリング
または蒸着により形成し、所定の電極形状にパターニン
グして、ダブルゲート型トランジスタ１０のボトムゲー
ト電極４２、及びトップゲートドライバ２、ボトムゲー
トドライバ３の薄膜トランジスタ６（ＴＦＴ２１〜２
３、２５〜２７やＴＦＴ２４）のゲート電極３４２を同
一工程で同時に形成する。

【００８８】次いで、図１７（ｂ）に示すように、ボト
ムゲート電極４２及びゲート電極３４２上に、該Ａｌ合
金やＴａ等の金属酸化膜、あるいは、ＣＶＤシリコン窒
化膜等の単層、あるいは、複数層から構成される絶縁膜
４３を形成する。この絶縁膜４３は、ダブルゲート型ト
ランジスタのボトムゲート絶縁膜、及び、ＴＦＴのゲー
ト絶縁膜として機能するものであり、後述する半導体層
４４、３４４との界面状態により、ダブルゲート型トラ
ンジスタ１０及び薄膜トランジスタ６の特性に影響を及
ぼすため、膜質の向上が不可欠である。そのため、絶縁
膜の欠陥を低減する目的で、異種の絶縁膜を積層した
り、洗浄工程を追加することが行われる。また、後述す
る半導体層４４、３４４の形成工程と連続的に行われ
る。

【００８９】次いで、図１７（ｃ）に示すように、ボト
ムゲート電極４２及びゲート電極３４２の形成位置に対
応する絶縁膜４３上にＣＶＤ法により、アモルファスシ
リコンの半導体層４４、３４４を形成する。さらに、半
導体層４４、３４４を後工程におけるダメージから保護
するための窒化シリコンからなるブロック層４５、３４
５を作成する。上述したように、半導体層４４、３４４
に接する絶縁膜は、その界面状態により、ダブルゲート
型トランジスタ１０及び薄膜トランジスタ６の特性を左
右するため、半導体層４４、３４４とブロック層４５、
３４５は、真空中で連続成膜することにより、汚れがつ
かないようにすることが望ましい。

【００９０】次いで、図１７（ｄ）に示すように、半導
体層４４、３４４及びブロック層４５、３４５上に、ｎ
⁺シリコン層４６、３４６を形成する。これは、ブロッ
ク層４５、３４５上にｎ⁺シリコン膜を成膜する方法に
よってもよいし、半導体層４４、３４４にリンなどをド
ーピングして形成するものであってもよい。このｎ⁺シ
リコン層４６、３４６（後述する４６ａ、４６ｂ、３４
６ａ、３４６ｂ）は、後述するソース電極４８、３４８
及びドレイン電極４７、３４７と、半導体層４４、３４
４との電気的接続（オーミック接続）を良好にし、逆電
界におけるリーク電流を防止する目的で形成される。

【００９１】次いで、図１７（ｅ）に示すように、ｎ⁺
シリコン層４６、３４６上に、Ａｌ合金やＴａ等の金属
膜をスパッタリングまたは蒸着により形成し、ｎ⁺シリ
コン層４６、３４６とともに、所定の電極形状にパター
ニングして、ダブルゲート型トランジスタのソース電極
４８及びドレイン電極４７と、ＴＦＴのソース電極３４
８及びドレイン電極３４７と、ｎ⁺シリコン層４６ａ、
４６ｂ、３４６ａ、３４６ｂを同一工程で形成する。そ
して、図１７（ｆ）に示すように、全面にＣＶＤシリコ
ン窒化膜やシリコン酸化膜等の、透明な層間絶縁膜兼ト
ップゲート絶縁膜４９を形成した後、ＩＴＯ等の透明導
電膜を蒸着により形成し、所定形状にパターニングし
て、ダブルゲート型トランジスタのトップゲート電極５
０を形成する。

【００９２】その後、図２に示したように、ＣＶＤシリ
コン窒化膜等の透明な絶縁膜５１をオーバーコート膜
（保護絶縁膜）として形成した後、ダブルゲートトラン
ジスタ１０のトップゲート電極５０、ボトムゲート電極
４２、ソース、ドレイン電極４７、４８に接続されたト
ップゲートラインＴＧＬ、ボトムゲートラインＢＧＬ、
ドレインラインＤＬの端子部（図示を省略）や、信号が
供給されるＴＦＴ６のゲート電極、ドレイン電極を露出
するように開口部を形成し、単一のガラス基板５上にフ
ォトセンサアレイとＴＦＴアレイが併設された撮像装置
が完成する。

【００９３】このような構成及び製造方法を有する撮像
装置によれば、単一のガラス基板５上にフォトセンサア
レイとＴＦＴアレイを、同一の工程で、同時に形成する
ことができ、フォトセンサアレイを指紋読取回路に、ま
た、ＴＦＴアレイを指紋読取回路の駆動回路として適用
することができる。したがって、フォトセンサアレイ及
びＴＦＴアレイを、同一の生産設備による同一の製造プ
ロセスを経て、単一のモジュール部品として製造するこ
とができ、機器の小型軽量化、及び、製造コストの大幅
な削減を図ることができる。また上記工程では、製造に
要する最高温度は２５０℃程度でよいので安価なガラス
を採用でき、高温発生装置が不要なので製造コストを抑
制できる。

【００９４】また、上記の実施の形態では、図４、図
８、図１０〜図１６に示す構成のシフトレジスタを、撮
像素子１を駆動するためのトップゲートドライバ２また
はボトムゲートドライバ３として適用した場合を説明し
た。しかしながら、このような構成のシフトレジスタ
は、複数の画素が配置された任意の撮像素子または表示
素子について、画素を行毎に選択するドライバとして適
用することができる。さらには、このような構成のシフ
トレジスタは、撮像素子または表示素子を駆動するため
のドライバとしてだけではなく、直列のデータを並列の
データに変換する場合などの他の用途にも適用すること
ができる。

【００９５】上記シフトレジスタをデジタルスチルカメ
ラの液晶表示装置のゲートドライバに適用した例を以下
に説明する。図１８は、この実施の形態にかかるデジタ
ルスチルカメラの外観を示す斜視図である。図示するよ
うに、このデジタルスチルカメラは、カメラ本体部１０
１とレンズユニット部１０２とから構成されている。

【００９６】カメラ本体部１０１は、その正面に表示部
１１０と、モード設定キー１１２ａとを備える。モード
設定キー１１２ａは、画像を撮影し、後述する画像メモ
リに記録する撮影モードと、記録された画像を再生する
再生モードとの切り換えを行うためのキーである。表示
部１１０は、液晶表示装置によって構成され、撮影モー
ド時には撮影前にレンズで捉えている画像を表示する
（モニタリングモード）ためのビューファインダとして
機能し、再生モード時には記録された画像を表示するた
めのディスプレイとして機能する。表示部１１０の構成
については、詳しく後述する。

【００９７】カメラ本体部１０１は、また、その上面に
電源キー１１１と、シャッターキー１１２ｂと、「＋」
キー１１２ｃと、「−」キー１１２ｄと、シリアル入出
力端子１１３とを備える。電源キー１１１は、スライド
操作することによって、デジタルスチルカメラの電源を
オン／オフするためのキーである。

【００９８】シャッターキー１１２ｂは、撮影モード時
に画像の記録を指示すると共に、再生モード時に選択内
容の決定を指示するためのキーである。「＋」キー１１
２ｃ及び「−」キー１１２ｄは、再生モード時に画像メ
モリに記録されている画像データから表示部１１０に表
示するための画像データを選択したり、記録／再生時の
条件設定のために用いられる。シリアル入出力端子１１
３は、外部の装置（パーソナルコンピュータ、プリンタ
など）との通信を行うためのケーブルを挿入するための
端子である。

【００９９】レンズユニット部１０２は、撮影すべき画
像を結像するレンズを図の背面側に備える。レンズユニ
ット部２は、カメラ本体部１０１に結合した軸にを中心
に上下方向に３６０°回動可能に取り付けられている。

【０１００】図１９に示すように、液晶表示部１１０
は、単一のガラス基板４０５上に、上述したＴＦＴ６で
構成されたシフトレジスタからなるゲートドライバ２０
３、及びＴＦＴ２０２ａが形成された液晶パネル４０１
を有している。ＴＦＴ２０２ａは画素電極４１１と接続
され、画素電極４１１上には配向膜４１２が設けられて
いる。

【０１０１】液晶表示部１１０は、さらに、対向基板４
０６と、ＴＦＴアレイ２０２ａ及び対向基板４０６間で
あって周囲をシール材４１３で封止された液晶２０２ｂ
と、を有し、その周辺には、液晶表示部１１０を駆動す
るための、ドレインドライバ２０４等の周辺回路が設け
られている。

【０１０２】対向基板４０６は、ガラス基板４０５との
対向面側（ＴＦＴ２０２ａ側）に、ＲＧＢの各画素に対
応したカラーフィルタ４０４と、カラーフィルタ４０４
間に形成されたブラックマスク４０７と、カラーフィル
タ４０４上の全面に、絶縁膜４０８を介して形成された
ＩＴＯからなる共通電極４０９と、共通電極４０９上の
全面に形成された配向膜４１０と、を有し、また、他面
側に形成された直線偏光板４０３と、を有して構成され
ている。

【０１０３】さらに、ガラス基板４０５の背面（図面下
方）側には照射光を透過的に照射するための光源１５１
及び導光板１５２からなるバックライト（本発明におけ
る面光源を構成する）１５０が設けられている。ここ
で、液晶表示部１４０のガラス基板４０５の背面には、
バックライト１５０との間に偏光板１３８が設けられて
いる。

【０１０４】図２０は、図１８のデジタルスチルカメラ
の回路構成を示すブロック図である。図示するように、
このデジタルスチルカメラの回路は、表示部１１０と、
キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ
と、マトリクス状に複数の撮像画素が配列され、受光し
た光の強度によって電荷を蓄積するＣＣＤ（Charge Cou
pled Device）１２１と、サンプルホールド回路１２２
と、Ａ／Ｄ変換器１２３と、垂直ドライバ１２４と、タ
イミングジェネレータ１２５と、カラープロセス回路１
２６と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８
と、記録用メモリ１３０と、キー入力部１１２ａ、１１
２ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格
納されたプログラムを実行し、デジタルスチルカメラの
各回路部を制御するＣＰＵ（Central Processing Uni
t）３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコン
トローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオ
エンコーダ１３５と、シリアル入出力端子１１３とを備
える。

【０１０５】撮影モードにおける上記回路の動作状態を
説明する。撮影モードには２つの動作モードがあり、撮
影した画像を表示部１１０にて表示するモニタリングモ
ードと、撮影した画像を画像データとして記録する画像
記録モードと、に分けられる。

【０１０６】モニタリングモードでは、ＣＰＵ１３１が
予め設定された撮像周期毎にタイミングジェネレータ１
２５及びカラープロセス回路１２６を制御によりＣＣＤ
１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４か
ら出力された駆動信号Ｓｐに基づいて撮影した画像の光
量に応じて変換された電気信号Ｓｅをサンプルホールド
回路１２２に順次出力する。サンプルホールド回路１２
２は、この電気信号Ｓｅのうちの実効部分Ｓｅ'をＡ／
Ｄ変換器１２３に出力する。Ａ／Ｄ変換器１２３は実効
部分Ｓｅ'をデジタルデータＳｄに変換し、カラープロ
セス回路１２６に出力し、カラープロセス回路１２６は
デジタルデータＳｄから輝度／色差デジタルデータであ
るＹＵＶデータをＤＭＡコントローラ１２７に出力す
る。ＤＭＡコントローラ１２７は、ＹＵＶデータをＤＲ
ＡＭ１２８に記録・更新する。ＣＰＵ１３１は、ＤＭＡ
コントローラ１２７から転送された１フレーム分のＹＵ
ＶデータをＤＲＡＭ１２８から読み出し、ＶＲＡＭコン
トローラ１３３を介してＶＲＡＭ１３４に書き込む。ま
た、デジタルビデオエンコーダ１３５は、一定周期毎に
ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３４よ
り１フレーム分のＹＵＶデータを線順次で読み出してア
ナログビデオ信号Ｓａを生成し、表示部１１０に出力す
る。シリアル入出力端子１１３は、ＣＰＵ１３１が外部
機器とデータのシリアル転送を行うための入出力端子で
ある。

【０１０７】キー入力部１１２ａ、１１２ｂ、１１２
ｃ、１１２ｄは、それぞれカメラ本体部１０１に配され
たモード設定キー１１２ａ、シャッターキー１１２ｂ、
「＋」キー１１２ｃ及び「−」キー１１２ｄから構成さ
れ、これらの各キーからの入力に従ったコマンドをＣＰ
Ｕ１３１に投入する。

【０１０８】以下に、画像記録モードを説明する。まず
ＣＣＤ１２１がサンプルホールド回路１２２に電気信号
Ｓｅが出力し続けている状態で操作者がデジタルスチル
カメラのシャッターキー１１２ｂを押すことにより、Ｃ
ＰＵ１３１がタイミングジェネレータ１２５及びカラー
プロセス回路１２６を制御して転送動作が停止される。
そして、最後に転送された１フレーム分の電気信号Ｓｅ
はモニタリングモードと同様に、サンプルホールド回路
１２２、Ａ／Ｄ変換器１２３、及びカラープロセス回路
１２６を介してＹＵＶデータに変換される。ＣＰＵ１３
１は、このＹＵＶデータをＤＭＡコントローラ１２７を
介して所定のフォーマットで読み出し、画像圧縮伸長回
路１３２に入力し圧縮させる。圧縮されたデータは、記
録用メモリ１３０で保存される。この保存が終了後、Ｃ
ＰＵ１３１は、タイミングジェネレータ１２５及びカラ
ープロセス回路１２６を再び起動し、モニタリングモー
ドに自動的に戻る。

【０１０９】再生モードでは、キー入力部１１２ａ、１
１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用
メモリ１３０で保存された圧縮データを画像圧縮伸長回
路１３２で伸長し、この圧縮を解凍された１フレーム分
のＹＵＶデータを画像圧縮伸長回路１３２から読み出
し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３
４に書き込む。ＶＲＡＭ１３４に書き込まれた１フレー
ム分のＹＵＶデータは、ビデオエンコーダ１３５で線順
次で読み出して変換され、アナログビデオ信号Ｓａとし
て表示部１１０に出力される。また画像記録モードで撮
影が終了直後に再生モードに切り替わり、表示部１１０
が撮影した１フレーム分の画像を表示するように設定し
てもよい。

【０１１０】図２１は、図１８の表示部１１０の構成を
示すブロック図である。表示部１１０は、液晶表示装置
によって構成されるもので、基板４０５上にそれぞれＣ
ＯＧ接合されたゲートドライバ２０３並びにドレインド
ライバ２０４を有する液晶パネル４０１と、液晶パネル
４０１に接続されたクロマ回路２１１、位相比較器２１
２、レベルシフタ２１３、及び液晶コントローラ１０１
とからなるＦＰＣと、を備える。

【０１１１】モニタリングモード及び画像記録モードの
いずれにおいても、クロマ回路２１１はデジタルビデオ
エンコーダ１３５のアナログビデオ信号Ｓａからアナロ
グＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１を生成する。この
とき、アナログビデオ信号Ｓ _Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１は、
液晶パネル４０１の視覚特性に合わせてガンマ補正が行
われている。レベルシフタ２１３は、液晶を交流駆動す
るため、及び明るさを調整するためクロマ回路２１１で
生成されたアナログＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１
の極性を１ラインまたは１フレーム毎に反転し、且つ振
幅の制御を行い、レベルシフト処理されたアナログＲＧ
Ｂ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２を出力する。液晶コント
ローラ１０１は、発振回路を内蔵し、クロマ回路２１１
がアナログビデオ信号Ｓａから同期分離処理により生成
した垂直同期信号ＶＤが入力されることにより垂直方向
の同期をとり、水平同期信号ＨＤと位相比較信号ＣＫＨ
による位相比較器出力によりＰＬＬ（Phase Locked Loo
p）を構成して水平方向の同期をとる。そして、液晶コ
ントローラ１０１は、極性反転制御用信号ＣＫＦをレベ
ルシフタ２１３に出力し、ドレインドライバ２０４に制
御信号群ＤＣＮＴを出力し、ゲートドライバ２０３に制
御信号群ＧＣＮＴを出力する。

【０１１２】液晶パネル４０１は、ｍ×ｎ個の画素によ
って構成されるアクティブマトリクス駆動のものであ
り、一対の基板間に液晶２０２ｂを封入することによっ
て構成されている。液晶パネル４０１の一方の基板４０
６には、クロマ回路２１１で生成され、ＡＣレベル増幅
及びＤＣレベル増幅されたコモン電圧Ｖ_ＣＯＭ（Ｖ_ＣＯ
_Ｍはその値を経時的に変位しても可）が印加されている
共通電極４０９が形成され、液晶パネル４０１の基板４
０５には、画素に対応する画素電極４１１と半導体層が
アモルファスシリコンからなる薄膜トランジスタ（ＴＦ
Ｔ）２０２ａとがマトリクス状に配置されており、画素
電極の間にはｎ本のゲートラインＧＬ１〜ＧＬｎとｍ本
のドレインラインＤＬ１〜ＤＬｍとがそれぞれ平行に形
成されている。そして、ゲートラインＧＬ１〜ＧＬｎと
平行してキャパシタラインＣＬ１〜ＣＬｎが設けられて
いる。

【０１１３】ＴＦＴ２０２ａのゲートはゲートラインＧ
Ｌに、ドレインはドレインラインＤＬに、ソースは画素
電極にそれぞれ接続され、画素容量２０２ｂは、画素電
極、共通電極及びその間の液晶とで構成される。ドレイ
ンラインＤＬ上の表示信号は、選択されているゲートラ
インＧＬに対応するＴＦＴ１０２を介して画素容量２０
２ｂに書き込まれる。画素容量２０２ｂに書き込まれた
表示信号に従って液晶の配向状態が制御され、液晶を透
過する光の量が変化することによって画像が表示され
る。キャパシタ２０２ｃは、キャパシタラインＣＬ１〜
ＣＬｎ、それに重なるゲート絶縁膜及び画素電極から構
成され、キャパシタラインＣＬ１〜ＣＬｎには、キャパ
シタ電圧Ｖ_ＣＳが常時印加されている。そして全ての共
通電極にはライン毎に可変のコモン電圧Ｖ_ＣＯＭが常時
印加されている。

【０１１４】ゲートドライバ２０３は、図４、図５、図
８、図１０〜図１６に示すｎ段構成のシフトレジスタの
いずれかによって構成され、コントローラ１０１から供
給される制御信号群ＧＣＮＴ中の信号ＣＫ１、ＣＫ２及
びスタート信号ＩＮに従って、ゲートラインＧＬ１〜Ｇ
Ｌｎのいずれかを順次選択して、アクティブ（ハイレベ
ル）にする。ゲートドライバ２０３は、各ゲートライン
ＧＬ１〜ＧＬｎに、＋１５（Ｖ）または−１５（Ｖ）の
出力信号ＯＵＴ１〜ＯＵＴｎを選択的に出力する。制御
信号ＧＣＮＴのうちのクロック信号ＣＫ１、ＣＫ２のク
ロック周波数（駆動周波数）は、５００ｋＨｚ以下であ
り、望ましくは２００ｋＨｚ以下、より望ましくは８０
〜１５０ｋＨｚ程度であり、クロック信号ＣＫ１、ＣＫ
２のハイレベルとローレベルの電位差は１５（Ｖ）以上
必要であり、２５（Ｖ）以上が望ましい。

【０１１５】ドレインドライバ２０４は、シフトレジス
タ１４１と、サンプルホールドバッファー１４２と、マ
ルチプレクサー１４３とから構成された１チップの単結
晶シリコンからなる集積回路であり、基板５上に直接載
置されることによりドレインラインＤＬに接続され、コ
ントローラからの制御信号ＤＣＮＴに従って、所定の期
間において全てのデータラインＤＬに画像信号を出力す
る。

【０１１６】複数の段を有するシフトレジスタ１４１
は、図２３に示すように、各段毎に、複数の単結晶シリ
コントランジスタ１４１ａ、１４１ｂ、１４１ｃ、１４
１ｄ、１４１ｅを有し、トランジスタ１４１ｂ、１４１
ｄはＣ−ＭＯＳトランジスタからなり、構成がゲートド
ライバのシフトレジスタと異なる。ドレインドライバ２
０４のシフトレジスタ１４１は、図２４に示す波形チャ
ートによりサンプリング信号ＯＵＴＰＵＴを順次出力す
るが、アクティブマトリクス駆動のため、３〜４ＭＨｚ
以上のクロック周波数のクロック信号ＣＬＫ及び反転ク
ロック信号¬ＣＬＫで動作するのが望ましく、最低でも
１ＭＨｚ以上が要求される。また、クロック信号ＣＬＫ
及び反転クロック信号¬ＣＬＫの電圧はハイレベルが１
２（Ｖ）以下でよいが消費電力及び回路規模を考慮すれ
ば５（Ｖ）又は３．３（Ｖ）の電圧が望ましく、その他
の制御信号ＤＣＮＴのハイレベルも３．３（Ｖ）又は
５．５（Ｖ）でもよい。またクロック信号ＣＬＫ及び反
転クロック信号¬ＣＬＫを含む制御信号ＤＣＮＴのロー
レベルは０（Ｖ）に設定されている。

【０１１７】ドレインドライバ２０４のシフトレジスタ
は、液晶パネル４０１の水平方向の画素数に対応するｍ
段構成のもので、制御信号群ＤＣＮＴのうちのクロック
信号ＣＬＫ、反転クロック信号反転した信号¬ＣＬＫ及
びスタート信号ＩＮＤが入力されてアナログＲＧＢ信号
のサンプリングを行うためのサンプリング信号を生成す
る。マルチプレクサー１４３は、制御信号群ＤＣＮＴの
うちの配列信号に基づいてレベルシフタ２１３からのア
ナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２を各ラインの
画素のＲＧＢ配列に応じた順番に整列させて出力する。
サンプルホールドバッファー１４２は、シフトレジスタ
１４１の出力信号ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴｍから
のサンプリング信号に基づいてアナログビデオ信号Ｓ
_Ｒ２，Ｓ_Ｇ _２，Ｓ_Ｂ２をバッファで増幅してドレインラ
インＤＬ１〜ＤＬｍに出力する。

【０１１８】以下、この実施の形態にかかるデジタルス
チルカメラの動作について、説明する。

【０１１９】モード設定キー１１２ａの操作により、デ
ジタルスチルカメラのモードが撮影モード（モニタリン
グモード及び画像記録モード）に設定されている場合に
は、レンズによって結像された画像に応じてＣＣＤ１２
１の各画素が蓄積した電荷に対応する電気信号Ｓｅが垂
直ドライバ１２４から供給される駆動信号に従ってサン
プルホールド回路１２２に順次入力され、実効部分のア
ナログ電気信号Ｓｅ'としてＡ／Ｄ変換器１２３に入力
される。読み出された撮像信号Ｓｅは、を介してＡ／Ｄ
変換器１２３に供給され、デジタルの画像データＳｄに
変換されてカラープロセス回路１２６に供給される。

【０１２０】カラープロセス回路１２６はデジタルデー
タＳｄから輝度／色差デジタルデータであるＹＵＶデー
タをＤＭＡコントローラ１２７に出力し、ＤＭＡコント
ローラ１２７は、ＹＵＶデータをＤＲＡＭ１２８に記録
・更新する。ＣＰＵ１３１は、ＤＭＡコントローラ１２
７から転送された１フレーム毎のＹＵＶデータをＤＲＡ
Ｍ１２８から読み出し、ＶＲＡＭコントローラ１３３を
介してＶＲＡＭ１３４に書き込む。

【０１２１】そして、デジタルビデオエンコーダ１３５
は、一定周期毎にＶＲＡＭコントローラ１３３を介して
ＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順
次で読み出してアナログビデオ信号Ｓａを生成し、表示
部１１０に出力し、表示部１１０で表示される。ここ
で、シャッターキー１１２ｂが操作されると、ＣＰＵ１
３１からの指示に従ってＣＰＵ１３１がタイミングジェ
ネレータ１２５及びカラープロセス回路１２６を制御し
て転送動作が停止される。そして、最後に転送された１
フレーム分の電気信号Ｓｅが、サンプルホールド回路１
２２、Ａ／Ｄ変換器１２３、及びカラープロセス回路１
２６を介してＹＵＶデータに変換される。ＹＵＶデータ
は、ＤＭＡコントローラ１２７を介して所定のフォーマ
ットで読み出し、画像圧縮伸長回路１３２に入力し圧縮
され、記録用メモリ１３０で保存される。

【０１２２】一方、モード設定キー１１２ａの操作によ
り、デジタルスチルカメラのモードが再生モードに設定
されている場合には、ＣＰＵ１３１は、「＋」キー１１
２ｃまたは「−」キー１１２ｄの操作によって指示され
た圧縮画像データを記録用メモリ１３０から読み出し、
画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントロ
ーラ１３３の制御によりＶＲＡＭ１３４に書き込まれ
る。この書き込まれたＹＵＶデータは、デジタルビデオ
エンコーダによりアナログ化され、アナログ信号Ｓａと
して表示部１１０に出力される。

【０１２３】アナログビデオ信号Ｓａはクロマ回路２１
１に入力され、ガンマ補正されたアナログビデオ信号Ｓ
_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１、垂直同期信号ＶＤ及び水平同期
信号ＨＤに分離される。位相比較器２１２は、クロマ回
路２１１からの水平同期信号ＨＤ及び液晶コントローラ
１０１からの位相比較信号ＣＫＨにより水平方向のタイ
ミングを測り液晶コントローラ１０１に出力する。液晶
コントローラ１０１は、これらの信号に応じて、ドレイ
ンドライバ２０４に制御信号群ＤＣＮＴを出力するとと
もに、ゲートドライバ２０３に制御信号群ＧＣＮＴを出
力する。液晶コントローラ１０１からの極性反転制御用
信号ＣＫＦに基づき、クロマ回路２１１から出力された
アナログビデオ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１は、レベル
シフタ２１３で１ラインまたは１フレーム毎に極性反転
される。この適宜反転されたアナログビデオ信号
Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２は、制御信号群ＤＣＮＴに応じ
てドレインドライバ２０４に入力される。

【０１２４】コントローラ１０１が生成した制御信号群
ＧＣＮＴ中のスタート信号ＩＮがゲートドライバ２０３
に供給されることによって、ゲートドライバ２０３が動
作を開始する。

【０１２５】液晶コントローラ１０１からゲートドライ
バ２０３にクロック信号ＣＫ１、ＣＫ２等が順次供給さ
れ、このとき、ゲートラインＧＬ１本毎に出力されるス
タート信号により各段に走査信号が転送され、順次ゲー
トラインＧＬに出力される。一方ドレインドライバ２０
４では、アナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２が
マルチプレクサー１４３にパラで入力され、制御信号群
ＤＣＮＴのうちの配列信号に基づいて各ラインの画素の
ＲＧＢ配列に応じた順番に整列させて出力される。マル
チプレクサーから出力されたアナログビデオ信号
Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ _２は、レベルシフタ１４１からの
サンプリング信号に応じてサンプルホールドバッファー
１４２内で順次サンプリングされ、内部のバッファーを
介してドレインラインＤＬ１〜ＤＬｍにパラ出力され
る。

【０１２６】ドレインラインＤＬ１〜ＤＬｍにそれぞれ
供給された表示信号は、ゲートドライバ２０３による選
択に従ってオンされているＴＦＴ２０２ａを介して画素
容量２０２ｂに、１水平期間の間で書き込まれる。

【０１２７】表示部１１０は、以上のような動作を繰り
返すことによって、液晶パネル４０１の各画素の画素容
量２０２ｂに表示信号を書き込んでいく。この表示信号
に応じて液晶の配向状態が変化し、「暗」または「明」
で各画素が表されている画像が液晶パネル４０１に表示
される。

【０１２８】次に、上述したような構成を有する撮像装
置の製造方法について、図面を参照して説明する。図２
５は、本実施形態に係る液晶パネル４０１の製造方法を
示すプロセス断面図である。まず、図２５（ａ）に示す
ように、ガラス基板４０５上にＡｌ（アルミニウム）合
金やＴａ（タンタル）等の、遮光性を有する金属膜をス
パッタリングまたは蒸着により形成し、所定の電極形状
にパターニングして、画素用薄膜トランジスタである薄
膜トランジスタ２０２ａのゲート電極４４２、及び駆動
用薄膜トランジスタであるゲートドライバ２０３の薄膜
トランジスタ６（ＴＦＴ２１〜２３、２５〜２７やＴＦ
Ｔ２４）のゲート電極３４２を同一工程で同時に形成す
る。

【０１２９】次いで、図２５（ｂ）に示すように、ゲー
ト電極４４２及びゲート電極３４２上に、該Ａｌ合金や
Ｔａ等の金属酸化膜、あるいは、ＣＶＤシリコン窒化膜
等の単層、あるいは、複数層から構成される絶縁膜４４
３を形成する。この絶縁膜４４３は、薄膜トランジスタ
６ゲート絶縁膜、及び画素用薄膜トランジスタ２０２ａ
のゲート絶縁膜として機能するものであり、後述する半
導体層３４４、４４４との界面状態により、薄膜トラン
ジスタ６及び薄膜トランジスタ２０２ａの特性に影響を
及ぼすため、膜質の向上が不可欠である。そのため、絶
縁膜の欠陥を低減する目的で、異種の絶縁膜を積層した
り、洗浄工程を追加することが行われる。また、後述す
る半導体層３４４、４４４の形成工程と連続的に行われ
る。

【０１３０】次いで、図２５（ｃ）に示すように、ゲー
ト電極３４２及びゲート電極４４２の形成位置に対応す
る絶縁膜４４３上にＣＶＤ法により、アモルファスシリ
コンの半導体層４４、３４４を形成する。さらに、半導
体層３４４、４４４を後工程におけるダメージから保護
するための窒化シリコンからなるブロック層３４５、４
４５を作成する。上述したように、半導体層３４４、４
４４に接する絶縁膜は、その界面状態により、薄膜トラ
ンジスタ６及び薄膜トランジスタ２０２ａの特性を左右
するため、半導体層３４４、４４４とブロック層３４
５、４４５は、真空中で連続成膜することにより、汚れ
がつかないようにすることが望ましい。

【０１３１】次いで、図２５（ｄ）に示すように、半導
体層３４４、４４４及びブロック層３４５、４４５上
に、ｎ⁺シリコン層３４６、４４６を形成する。これ
は、ブロック層３４５、４４５上にｎ⁺シリコン膜を成
膜する方法によってもよいし、半導体層３４４、４４４
にリンなどをドーピングして形成するものであってもよ
い。このｎ⁺シリコン層３４６、４４６（後述する３４
６ａ、３４６ｂ、４４６ａ、４４６ｂ）は、後述するソ
ース電極３４８、４４８及びドレイン電極３４７、４４
７と、半導体層３４４、４４４との電気的接続（オーミ
ック接続）を良好にし、逆電界におけるリーク電流を防
止する目的で形成される。

【０１３２】次いで、図２５（ｅ）に示すように、ｎ⁺
シリコン層３４６、４４６上に、Ａｌ合金やＴａ等の金
属膜をスパッタリングまたは蒸着により形成し、ｎ⁺シ
リコン層３４６、４４６とともに、所定の電極形状にパ
ターニングして、画素用薄膜トランジスタの２０２ａの
ソース電極４４８及びドレイン電極４４７と、ゲートド
ライバ２０３のシフトレジスタ用のＴＦＴのソース電極
４４８及びドレイン電極４４７と、ｎ⁺シリコン層３４
６ａ、３４６ｂ、４４６ａ、４４６ｂを同一工程で形成
する。そして、図２５（ｆ）に示すように、全面にＣＶ
Ｄシリコン窒化膜やシリコン酸化膜等の、透明な層間絶
縁４４９を形成した後、ゲートドライバ２０３のトラン
ジスタのソース電極４４８上の層間絶縁４４９に開口部
４５０を形成し、ＩＴＯ等の透明導電膜を蒸着により形
成し、所定形状にパターニングして開口部４５０を介し
ソース電極４４８と接続される画素電極４５１を形成す
る。

【０１３３】その後、ゲート電極３４２、４４２、ドレ
イン電極３４７、４４７に接続されたゲートラインＧ
Ｌ、ドレインラインＤＬの端子部（図示を省略）を露出
するように開口部を形成し、単一のガラス基板４０５上
にゲートドライバ２０３のシフトレジスタとなる薄膜ト
ランジスタと画素用薄膜トランジスタ２０２ａが併設さ
れた電子装置が完成する。

【０１３４】このような構成及び製造方法を有する電子
装置によれば、単一のガラス基板４０５上にシフトレジ
スタ用ＴＦＴアレイと画素用ＴＦＴアレイを、同一の工
程で、同時に形成することができ、シフトレジスタを表
示装置の駆動用に、また、画素用ＴＦＴアレイを画素の
スイッチング用に適用することができる。したがって、
シフトレジスタ及び画素用ＴＦＴアレイを、同一の生産
設備による同一の製造プロセスを経て、単一のモジュー
ル部品として製造することができ、機器の小型軽量化、
及び、製造コストの大幅な削減を図ることができる。ま
た上記工程では、製造に要する最高温度は２５０℃程度
でよいので安価なガラスを採用でき、高温発生装置が不
要なので製造コストを抑制できる。

【０１３５】

【発明の効果】以上説明したように、本発明によれば、
相対的に低速な駆動周波数で駆動される第１駆動回路を
薄膜トランジスタで構成し、アモルファスシリコンのよ
うな薄膜トランジスタでは困難な高速な駆動周波数で駆
動される第２駆動回路を集積回路で構成したので、特に
動画のような高速駆動が要求される液晶表示パネルを良
好に表示することができる。また本発明によれば、駆動
回路の少なくとも一部のトランジスタに供給される信号
が１５（Ｖ）以上の高電位差であれば薄膜トランジスタ
でオンオフ比がとれるので駆動でき、また薄膜トランジ
スタではオンオフ比がとりにくい１２（Ｖ）以下の信号
で動作されるトランジスタは、低い電位差でもオンオフ
駆動できる集積回路により構成したので、極めて良好に
駆動することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施の形態にかかる撮
像装置の構成を示すブロック図であり、（ｂ）は、その
略断面図である。

【図２】撮像素子を構成するダブルゲートトランジスタ
の断面図である。

【図３】（ａ）〜（ｆ）は、撮像素子を構成するダブル
ゲートトランジスタの駆動原理を説明する模式図であ
る。

【図４】トップゲートドライバ（またはボトムゲートド
ライバ）のシフトレジスタの構成を示すブロック図であ
る。

【図５】トップゲートドライバ（またはボトムゲートド
ライバ）の各段の回路構成を示す図である。

【図６】トップゲートドライバ（またはボトムゲートド
ライバ）の動作を示すタイミングチャートである。

【図７】（ａ）〜（ｉ）は、この実施の形態にかかる撮
像装置の動作を説明する模式図である。

【図８】トップゲートドライバ（またはボトムゲートド
ライバ）の各段の他の回路構成を示す図である。

【図９】図８に示すトップゲートドライバ（またはボト
ムゲートドライバ）の動作を示すタイミングチャートで
ある。

【図１０】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１１】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１２】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１３】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１４】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１５】トップゲートドライバ（またはボトムゲート
ドライバ）の他のシフトレジスタの構成を示すブロック
図である。

【図１６】トップゲートドライバ（またはボトムゲート
ドライバ）の他のシフトレジスタの構成を示すブロック
図である。

【図１７】（ａ）〜（ｆ）は撮像装置の製造プロセスを
示す断面図である。

【図１８】液晶表示素子を備えたデジタルスチルカメラ
を示す斜視図である。

【図１９】図１８のデジタルスチルカメラの表示部の断
面図である。

【図２０】図１８の表示部を示す回路図である。

【図２１】図１８のデジタルスチルカメラの表示パネル
の回路図である。

【図２２】図２１のドレインドライバを示すブロック図
である。

【図２３】図２２のシフトレジスタを示す回路図であ
る。

【図２４】図２３に示すシフトレジスタの動作を示すタ
イミングチャートである。

【図２５】（ａ）〜（ｆ）は表示装置の製造プロセスを
示す断面図である。

【符号の説明】

１…撮像素子、２…トップゲートドライバ、３…ボトム
ゲートドライバ、４…ドレインドライバ、５…基板、１
０…ダブルゲートトランジスタ、２１〜２７…ＴＦＴ
（基本構成）、３１…ＴＦＴ（付加構成）、３２…抵抗
素子（付加構成）、ＲＳ（１）〜ＲＳ（ｎ）…段、ＴＧ
Ｌ…トップゲートライン、ＢＧＬ…ボトムゲートライ
ン、ＤＬ…ドレインライン、ＧＬ…グランドライン

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考） // Ｇ０６Ｔ 1/00 ４００Ｈ０４Ｎ 1/028 Ｚ５Ｃ０５１Ｈ０４Ｎ 1/028 5/335 Ｚ５Ｃ０８０ 5/335 Ｇ０２Ｆ 1/136 ５００Ｆターム(参考） 2H092 JA24 JA28 JA37 KA03 KA05 LA16 2H093 NB11 NC09 NC22 5B047 AA25 BA02 BB04 CB05 CB06 5C006 AC11 AC24 AF42 AF43 BB15 BC12 BF03 EB05 FA16 5C024 AX01 CY50 GX11 GZ01 HX01 HX40 5C051 AA01 BA03 DA06 DB08 DC02 DC07 5C080 AA10 BB05 DD08 EE29 FF11 JJ02 JJ03 JJ04 JJ06

Claims

【特許請求の範囲】

【請求項１】一対の基板に液晶を挟んだ液晶パネル
と、前記一対の基板の一方に設けられた駆動用薄膜トランジ
スタで構成され、駆動周波数が５００ｋＨｚ以下のシフ
トレジスタを有する第１駆動回路と、前記一対の基板の一方に設けられた集積回路で構成さ
れ、駆動周波数が１ＭＨｚ以上のシフトレジスタを有す
る第２駆動回路と、を備えることを特徴とする電子装置。
【請求項２】一対の基板に液晶を挟んだ液晶パネル
と、前記一対の基板の一方に設けられた駆動用薄膜トランジ
スタで構成され、この駆動用トランジスタのゲートに供
給される信号のハイレベルとローレベルの電位差が１５
（Ｖ）以上である第１駆動回路と、前記一対の基板の一方に設けられた複数の駆動用トラン
ジスタからなる集積回路で構成され、この駆動用トラン
ジスタのゲートに供給される信号のハイレベルとローレ
ベルの電位差が１２（Ｖ）以下である第２駆動回路と、を備えることを特徴とする電子装置。
【請求項３】前記液晶パネルは前記一対の基板の一方
に画素用薄膜トランジスタを有し、前記第１駆動回路は
前記画素用薄膜トランジスタのゲート電極に接続された
ゲートドライバであり、前記第２駆動回路は前記画素用
薄膜トランジスタのドレイン電極に接続されたドレイン
ドライバであることを特徴とする請求項１又は２に記載
の電子装置。
【請求項４】前記駆動用薄膜トランジスタは、前記画
素用薄膜トランジスタの製造工程内で形成されることを
特徴とする請求項３記載の電子装置。
【請求項５】前記駆動用薄膜トランジスタは、その半
導体層がアモルファスシリコンからなることを特徴とす
る請求項１〜請求項４のいずれかに記載の電子装置。
【請求項６】前記画素用薄膜トランジスタは、その半
導体層がアモルファスシリコンからなることを特徴とす
る請求項１〜請求項５のいずれかに記載の電子装置。
【請求項７】前記駆動用薄膜トランジスタは、単一種
型のトランジスタであることを特徴とする請求項１〜請
求項６のいずれかに記載の電子装置。
【請求項８】前記集積回路は、単結晶シリコンからな
るトランジスタで構成されたチップであることを特徴と
する請求項１〜請求項７のいずれかに記載の電子装置。
【請求項９】前記集積回路は、Ｃ−ＭＯＳトランジス
タを含むチップであることを特徴とする請求項１〜請求
項８のいずれかに記載の電子装置。
【請求項１０】前記第１駆動回路の前記シフトレジス
タの各段は、前の段から所定レベルの出力信号が制御端子に供給され
ることによってオンし、前の段から電流路の一端に供給
された所定レベルの信号を電流路の他端に出力する第１
の薄膜トランジスタと、前記第１の薄膜トランジスタの制御端子の電流路の他端
と制御端子との間の容量に蓄積された電荷によってオン
し、負荷を介して電流路の一端に供給される信号を電流
路の他端から放出する第２の薄膜トランジスタと、前記第１の薄膜トランジスタの制御端子の電流路の他端
と制御端子との間の容量に蓄積された電荷によってオン
し、外部から電流路の一端に供給される第１または第２
の信号を当該段の出力信号として電流路の他端から出力
する第３の薄膜トランジスタと、前記第２の薄膜トランジスタがオフしているときに負荷
を介して制御端子に供給される信号によってオンし、外
部から電流路の一端に供給される定電圧の信号を当該段
の出力信号として電流路の他端から出力する第４の薄膜
トランジスタと、次の段から所定レベルの出力信号が制御端子に供給され
ることによってオンし、前記第１の薄膜トランジスタの
電流路の他端と前記第２、第３の薄膜トランジスタの制
御端子との間に形成された容量に蓄積された電荷を排出
させる第５の薄膜トランジスタとを備えることを特徴と
する請求項１〜請求項９のいずれかに記載の電子装置。
【請求項１１】基板に複数の撮像素子が設けられた撮
像パネルと、前記基板に設けられた駆動用薄膜トランジスタで構成さ
れ、駆動周波数が５００ｋＨｚ以下のシフトレジスタを
有する第１駆動回路と、前記基板に設けられた集積回路で構成され、駆動周波数
が１ＭＨｚ以上のシフトレジスタを有する第２駆動回路
と、を備えることを特徴とする電子装置。
【請求項１２】基板に複数の撮像素子が設けられた撮
像パネルと、前記基板に設けられた駆動用薄膜トランジスタで構成さ
れ、この駆動用トランジスタのゲートに供給される信号
のハイレベルとローレベルの電位差が１５（Ｖ）以上で
ある第１駆動回路と、前記基板に設けられた複数の駆動用トランジスタからな
る集積回路で構成され、この駆動用トランジスタのゲー
トに供給される信号のハイレベルとローレベルの電位差
が１２（Ｖ）以下である第２駆動回路と、を備えることを特徴とする電子装置。
【請求項１３】前記撮像素子は、励起光によりキャリ
アを生成する半導体層と、前記半導体層の両端にそれぞ
れ設けられたソース、ドレイン電極と、第１ゲート絶縁
膜を介し前記半導体層の上方に設けられた第１ゲート電
極と、第２ゲート絶縁膜を介し前記半導体層の下方に設
けられた第２ゲート電極と、を備える薄膜トランジスタ
であることを特徴とする請求項１１又は１２に記載の電
子装置。
【請求項１４】前記駆動用薄膜トランジスタは、前記
撮像素子の製造工程内に形成されることを特徴とする請
求項１３記載の電子装置。
【請求項１５】前記駆動用薄膜トランジスタは、単一
種型のトランジスタであることを特徴とする請求項１１
〜請求項１４のいずれかに記載の電子装置。
【請求項１６】前記集積回路は、単結晶シリコンから
なるトランジスタで構成されたチップであることを特徴
とする請求項１１〜請求項１５のいずれかに記載の電子
装置。
【請求項１７】前記集積回路は、Ｃ−ＭＯＳトランジ
スタを含むチップであることを特徴とする請求項１１〜
請求項１６のいずれかに記載の電子装置。
【請求項１８】一対の基板に液晶を挟んだ液晶パネル
と、前記一対の基板の一方に設けられた駆動用薄膜トランジ
スタで構成されたシフトレジスタを有する第１駆動回路
と、前記一対の基板の一方に設けられた集積回路で構成され
たシフトレジスタを有する第２駆動回路と、を備えることを特徴とする電子装置。