JP2001160299A - シフトレジスタ及び電子装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力信号のレベルを減衰させることなく後段
にシフトしていくと共に、電荷の放出不足に起因する誤
動作を防ぐ。 【解決手段】 ＴＦＴ２１〜２５、３１からなる段を連
結して構成する。ＴＦＴ２１は、端子Φからのハイレベ
ルの制御信号によってオンし、端子ＩＮから前段の出力
信号（ハイレベル）が入力されることで、容量Ａに電荷
を蓄積させる。これにより、ＴＦＴ２２、２４がオン、
ＴＦＴ２５がオフとなり、端子ｃｌｋからのクロック信
号がハイレベルになると、端子ＯＵＴから当該段の出力
信号として出力される。次にクロック信号がローレベル
となり、制御信号が再びハイレベルとなったときに、容
量Ａに蓄積された電荷がＴＦＴ２１、前段のＴＦＴ２５
を介して放出される。容量Ａの電荷が所定量以下となる
と、ＴＦＴ２４がオフすることで、ＴＦＴ３１がオンす
る。これにより、容量Ａに蓄積された電荷は、ＴＦＴ３
１を介して完全に放出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シフトレジスタ、
及びこのシフトレジスタをドライバとして適用した撮像
装置、表示装置などの電子装置に関する。

【０００２】

【従来の技術】マトリクス状に画素が配置された撮像素
子や表示素子を線順次で選択して走査するためのドライ
バには、前段からの出力信号を後段に順次シフトしてい
くシフトレジスタが広く用いられている。従来、このよ
うなシフトレジスタの中には、前段からの出力信号が後
段にシフトしていく度に減衰してしまうものがあった。

【０００３】特に近年における撮像素子や表示素子の高
精細化の要請により、このようなシフトレジスタの段数
も多くしていく必要が生じている。段数が増えることと
なると、後ろの方の段での信号の減衰が激しくなってし
まうという問題が生じる。このため、従来、このような
シフトレジスタには、各段からの出力信号を所定レベル
まで増幅するバッファを設けるのが通常であった。が、
バッファを設けることによって、シフトレジスタが大型
化してしまうという問題があった。

【０００４】ところで、このようなシフトレジスタで出
力信号を順次シフトさせるために、電界効果トランジス
タの電極に外部から制御信号を供給していくものがあ
る。この場合、制御信号の供給により内部に電荷を蓄積
させてトランジスタをオン／オフさせることにより、出
力信号を順次シフトさせていっている。しかしながら、
蓄積された電荷の放出が十分に行えないと、これが原因
で誤動作を生じる場合がある。

【０００５】

【発明が解決しようとする課題】本発明は、出力信号の
レベルを減衰させることなく後段にシフトしていくこと
が可能なシフトレジスタ、及びこのシフトレジスタを適
用した電子装置を提供することを目的とする。

【０００６】本発明は、また、電荷の放出不足に起因す
る誤動作を防ぐことが可能なシフトレジスタ、及びこの
シフトレジスタを適用した電子装置を提供することを目
的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかるシフトレジスタは、複
数の段からなるシフトレジスタであって、前記シフトレ
ジスタの各段は、外部から制御端子に供給される第１ま
たは第２の信号によってオンし、隣接する一方の段から
電流路の一端に供給された所定レベルの信号を電流路の
他端に出力する第１のトランジスタと、制御端子と前記
第１のトランジスタの電流路の他端との間の容量に蓄積
された電荷によってオンし、負荷を介して電流路の一端
に供給される信号を電流路の他端から放出する第２のト
ランジスタと、制御端子と前記第１のトランジスタの電
流路の他端との間の容量に蓄積された電荷によってオン
し、外部から電流路の一端に供給される第３または第４
の信号を出力信号として電流路の他端から出力する第３
のトランジスタと、前記第２のトランジスタがオフして
いるときに負荷を介して制御端子に供給される信号によ
ってオンし、外部から電流路の一端に供給される信号を
出力信号として電流路の他端から出力する第４のトラン
ジスタと、制御端子が前記負荷と前記第２のトランジス
タの間に接続され、前記第２のトランジスタがオフして
いるときにオンし、前記容量に蓄積された電荷を電流路
の他端から放出する第５のトランジスタとを備えること
を特徴とする。

【０００８】ここで、シフトレジスタの１番最初の段に
は、隣接する段の片方がない。この場合、第１のトラン
ジスタの電流路の一端から供給される所定レベルの信号
は、例えば、外部の制御装置などから供給されるこれに
相当する信号で代用することができる。

【０００９】上記第１の観点にかかるシフトレジスタで
は、各段からの出力信号のレベルは、第３、第４のトラ
ンジスタがそれぞれオンしているときに外部から供給さ
れる信号のレベルにほぼ等しいものとすることができ
る。このため、出力信号のレベルを減衰させることな
く、順次シフトしていくことが可能となる。

【００１０】また、各段において第２のトランジスタが
オフしているとき、すなわち当該段の出力信号のレベル
を第３、第４の信号のレベルとするための動作を行わな
いときには、第５のトランジスタがオンしている。これ
により、第１、第２の信号または第３、第４の信号の影
響によって容量に若干の電荷が蓄積されても、これを放
出させることができる。このため、本来容量Ａに蓄積さ
れるべきでない電荷によって第２、第３のトランジスタ
がオンしてしまい、誤動作するということが起こらな
い。

【００１１】上記第１の観点にかかるシフトレジスタ
は、前記第１のトランジスタの電流路の他端と前記容量
との間に設けられ、前記容量の電圧を分圧させて、前記
第１のトランジスタの電流路の両端にかかるようにする
第１の分圧素子をさらに備えるものとすることができ
る。

【００１２】上記第１の観点にかかるシフトレジスタ
は、前記第５のトランジスタの電流路の一端と前記容量
との間に設けられ、前記容量の電圧を分圧させて、前記
第５のトランジスタの電流路の両端にかかるようにする
第２の分圧素子をさらに備えるものとすることもでき
る。

【００１３】上記第１の観点にかかるシフトレジスタに
おいて、前記負荷は、例えば、制御端子と電流路の一端
とに外部からの信号が供給され、供給された信号を電流
路の他端に出力する第６のトランジスタと、電流路の一
端に前記外部からの信号が供給されると共に、制御端子
に前記第６のトランジスタの電流路の他端から出力され
た信号が供給され、制御端子に供給された信号によって
オンすることにより、電流路の一端に供給された信号を
電流路の他端から出力して、前記第２のトランジスタの
電流路の一端に供給する第７のトランジスタとから構成
されているものとすることもできる。

【００１４】上記第１の観点にかかるシフトレジスタに
おいて、奇数番目の段には、第３、第４の信号のうちの
第３の信号が外部から供給され、偶数番目の段には、第
３、第４の信号のうちの第４の信号が外部から供給され
るものとすることができる。この場合、第３、第４の信
号はそれぞれ、前記シフトレジスタの出力信号をシフト
していくタイムスロットのうちの所定期間、タイムスロ
ット毎に交互に駆動レベルとなるものとすることができ
る。

【００１５】この場合において、前記第１、第２の信号
は、それぞれ前記第３、第４の信号が駆動レベルとなっ
ている間の一定期間オンレベルとすることができる。

【００１６】上記第１の観点にかかるシフトレジスタに
おいて、前記複数の段のそれぞれを構成する各トランジ
スタは、同一のチャネル型の電界効果トランジスタであ
ることを好適とする。

【００１７】上記目的を達成するため、本発明の第２の
観点にかかるシフトレジスタは、複数の段からなるシフ
トレジスタであって、前記シフトレジスタの各段は、外
部からの信号により、内部に設けられた容量に電荷を蓄
積させる第１のトランジスタと、前記第１のトランジス
タとの間に前記容量を形成すると共に、前記容量に蓄積
された電荷によってオンしているときに電流路の一端か
ら供給された電圧を出力信号として電流路の他端から出
力する第２のトランジスタと、電流路の一端が前記容量
に接続され、前記第２のトランジスタがオフしている期
間にオンし、前記容量に蓄積されている電荷を放出する
第３のトランジスタとを備えることを特徴とする。

【００１８】上記目的を達成するため、本発明の第３の
観点にかかる電子装置は、複数の段からなり、出力信号
をシフトさせることによって所定レベルの信号を各段か
ら順次出力するドライバと、複数の画素によって構成さ
れ、前記ドライバの各段から出力された出力信号によっ
て駆動される駆動素子とを備え、前記ドライバの各段
は、外部から制御端子に供給される第１または第２の信
号によってオンし、隣接する一方の段から電流路の一端
に供給された所定レベルの信号を電流路の他端に出力す
る第１のトランジスタと、制御端子と前記第１のトラン
ジスタの電流路の他端との間の容量に蓄積された電荷に
よってオンし、負荷を介して電流路の一端に供給される
信号を電流路の他端から放出する第２のトランジスタ
と、制御端子と前記第１のトランジスタの電流路の他端
との間の容量に蓄積された電荷によってオンし、外部か
ら電流路の一端に供給される第３または第４の信号を出
力信号として電流路の他端から出力する第３のトランジ
スタと、前記第２のトランジスタがオフしているときに
負荷を介して制御端子に供給される信号によってオン
し、外部から電流路の一端に供給される信号を出力信号
として電流路の他端から出力する第４のトランジスタ
と、制御端子が前記負荷と前記第２のトランジスタの間
に接続され、前記第２のトランジスタがオフしていると
きにオンし、前記容量に蓄積された電荷を電流路の他端
から放出する第５のトランジスタとを備えることを特徴
とする。

【００１９】上記電子装置において、前記駆動素子は、
例えば、撮像素子とすることができる。

【００２０】この場合において、前記撮像素子は、励起
光によりキャリアを生成する半導体層と、前記半導体層
の両端にそれぞれ接続されたドレイン電極及びソース電
極と、第１ゲート絶縁膜を介して前記半導体層の一方側
に設けられた第１ゲート電極と、第２ゲート絶縁膜を介
して前記半導体層の他方側に設けられた第２ゲート電極
とを、画素毎に備えるものとしてもよい。そして、前記
ドライバは、出力信号を第１のゲート電極に出力する第
１のドライバと、出力信号を第２のゲート電極に出力す
る第２のドライバとを含むものとすることができる。

【００２１】ここで、撮像素子の各画素の構成から第１
ゲート電極または第２ゲート電極を除いた構造のもの
を、ドライバを構成する各トランジスタとして適用する
ことが可能となる。このため、撮像素子を形成した基板
と同一の基板上に、同一のプロセスにおいて、ドライバ
を形成することが可能となる。

【００２２】上記電子装置において、前記駆動素子は、
また、表示素子とすることもできる。

【００２３】この場合において、前記表示素子は、制御
端子に前記ドライバの各段のいずれかの出力信号が供給
され、電流路の一端に外部から画像データが供給される
第６のトランジスタを、画素毎に備えるものとすること
ができる。

【００２４】このとき、表示素子が備える第６のトラン
ジスタには、ドライバを構成する各トランジスタと同一
の構造のものを適用することが可能となる。このため、
撮像素子を形成した基板と同一の基板上に、同一のプロ
セスにおいて、ドライバを形成することが可能となる。

【００２５】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００２６】図１は、この実施の形態にかかる撮像装置
の構成を示すブロック図である。図示するように、この
撮像装置は、画像を撮影する撮像素子１、並びにコント
ローラからの制御信号に従って撮像素子１を駆動するた
めのトップゲートドライバ２、ボトムゲートドライバ３
及びドレインドライバ４から構成されている。

【００２７】撮像素子１は、マトリクス状に配置された
複数のダブルゲートトランジスタ１０で構成される。ダ
ブルゲートトランジスタ１０のトップゲート電極はトッ
プゲートラインＴＧＬに、ボトムゲート電極はボトムゲ
ートラインＢＧＬに、ドレイン電極はドレインラインＤ
Ｌに、ソース電極は接地されたグラウンドラインＧｒＬ
にそれぞれ接続されている。撮像素子１を構成するダブ
ルゲートトランジスタ１０の詳細については後述する。

【００２８】トップゲートドライバ２は、撮像素子１の
トップゲートラインＴＧＬに接続され、コントローラか
らの制御信号Ｔｃｎｔに従って、各トップゲートライン
ＴＧＬに＋２５（Ｖ）または−１５（Ｖ）の信号を選択
的に出力する。トップゲートドライバ２は、コントロー
ラから供給される信号に従って、＋２５（Ｖ）の信号を
各トップゲートラインＴＧＬに順次選択的に出力するシ
フトレジスタで構成される。トップゲートドライバ２の
詳細については後述する。

【００２９】ボトムゲートドライバ３は、撮像素子１の
ボトムゲートラインＢＧＬに接続され、コントローラか
らの制御信号Ｂｃｎｔに従って、各ボトムゲートライン
ＢＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力す
る。ボトムゲートドライバ３は、コントローラから供給
される信号に従って、＋１０（Ｖ）の信号を各ボトムゲ
ートラインＢＧＬに順次選択的に出力するシフトレジス
タで構成される。ボトムゲートドライバ３の詳細につい
ては後述する。

【００３０】ドレインドライバ４は、撮像素子１のドレ
インラインＤＬに接続され、コントローラからの制御信
号Ｄｃｎｔに従って、後述する所定の期間において全て
のドレインラインＤＬに定電圧（＋１０（Ｖ））を出力
し、電荷をプリチャージさせる。ドレインドライバ４
は、プリチャージの後の所定の期間においてダブルゲー
トトランジスタ１０の半導体層にチャネルが形成されて
いるか否かによって変化する各ドレインラインＤＬの電
位を読み出し、画像データＤＡＴＡとしてコントローラ
に供給する。

【００３１】次に、図１に示す撮像素子１を構成するダ
ブルゲートトランジスタ１０の構造とその駆動原理につ
いて説明する。

【００３２】図２は、ダブルゲートトランジスタ１０の
概略的な構造を示す断面図である。図示するように、基
板１０ａ上にクロムなどからなるボトムゲート電極１０
ｂが形成されている。このボトムゲート電極１０ｂを覆
うように、窒化シリコンからなるボトムゲート絶縁膜１
０ｃが形成されている。

【００３３】ボトムゲート絶縁膜１０ｃ上のボトムゲー
ト電極１０ｂと対向する位置には、アモルファスシリコ
ンまたはポリシリコンからなる半導体層１０ｄが形成さ
れている。そして、半導体層１０ｄ上のブロッキング
層、ｎ型半導体層（図示せず）を介して、半導体層１０
ｄからボトムゲート絶縁膜１０ｃに渡るように、クロム
からなるドレイン電極１０ｅとソース電極１０ｆとが形
成されている。これら半導体層１０ｄ、ドレイン電極１
０ｅ及びソース電極１０ｆを覆うように、窒化シリコン
からなるトップゲート絶縁膜１０ｇが形成されている。

【００３４】トップゲート絶縁膜１０ｇ上の半導体層１
０ｄと対向する位置には、ＩＴＯ（Indium Tin Oxide）
からなるトップゲート電極１０ｈが形成されている。そ
して、このトップゲート電極１０ｈを覆うように、窒化
シリコンからなる絶縁保護膜１０ｉが形成されている。
なお、このダブルゲートトランジスタ１０において、半
導体層１０ｄへの光の入射は、それぞれ透明材料で形成
された絶縁保護膜１０ｉ、トップゲート電極１０ｈ及び
トップゲート絶縁膜１０ｇを介してなされる。

【００３５】図３（ａ）〜（ｄ）は、ダブルゲートトラ
ンジスタ１０の駆動原理を示す模式図である。

【００３６】図３（ａ）に示すように、トップゲート電
極（ＴＧ）に印加されている電圧が＋２５（Ｖ）で、ボ
トムゲート電極（ＢＧ）に印加されている電圧が０
（Ｖ）であると、半導体層１０ｄ内に連続したｎチャネ
ルが形成されず、ドレイン電極（Ｄ）１０ｅに＋１０
（Ｖ）の電圧が供給されても、ソース電極（Ｓ）１０ｆ
との間に電流が流れない。また、この状態では、後述す
るフォトセンス状態において半導体層１０ｄの上部に蓄
積された正孔が、同じ極性のトップゲート電極１０ｈの
電圧により反発することにより、突出される。以下、こ
の状態をリセット状態という。

【００３７】図３（ｂ）に示すように、半導体層１０ｄ
に光が入射されると、その光量に応じて半導体層１０ｄ
内に正孔−電子対が生じる。このとき、トップゲート電
極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）
で、ボトムゲート電極（ＢＧ）１０ｂに印加されている
電圧が０（Ｖ）であると、発生した正孔−電子対のうち
の正孔が半導体層１０ｄ内のブロッキング層（図の上
部）に蓄積される。以下、この状態をフォトセンス状態
という。なお、半導体層１０ｄ内に蓄積された正孔は、
リセット状態となるまで半導体層１０ｄから吐出される
ことはない。

【００３８】図３（ｃ）に示すように、フォトセンス状
態において十分な量の正孔が半導体層１０ｄ内に蓄積さ
れず、トップゲート電極（ＴＧ）１０ｈに印加されてい
る電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１
０ｂに印加されている電圧が＋１０（Ｖ）であると、半
導体層１０ｄ内に空乏層が広がり、ｎチャネルがピンチ
オフされ、半導体層１０ｄが高抵抗となる。このため、
ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）の電圧が供給
されても、ソース電極（Ｓ）１０ｆとの間に電流が流れ
ない。以下、この状態を第１の読み出し状態という。

【００３９】図３（ｄ）に示すように、フォトセンス状
態において十分な量の正孔が半導体層１０ｄ内に蓄積さ
れ、トップゲート電極（ＴＧ）１０ｈに印加されている
電圧が−１５（Ｖ）で、ボトムゲート電極（ＢＧ）１０
ｂに印加されている電圧が＋１０（Ｖ）であると、蓄積
されている正孔が負電圧の印加されているトップゲート
電極１０ｈに引き寄せられて保持し、トップゲート電極
１０ｈの負電圧が半導体層１０ｄに及ぼす影響を緩和さ
せる。このため、半導体層１０ｄのボトムゲート電極１
０ｂ側にｎチャネルが形成され、半導体層１０ｄが低抵
抗となる。このため、ドレイン電極（Ｄ）に＋１０
（Ｖ）の電圧が供給されると、ソース電極（Ｓ）１０ｆ
との間に電流が流れる。以下、この状態を第２の読み出
し状態という。

【００４０】次に、図１に示すトップゲートドライバ２
及びボトムゲートドライバ３の詳細について説明する。
図４は、トップゲートドライバ２及びボトムゲートドラ
イバ３として適用されるシフトレジスタの全体の構成を
示すブロック図である。撮像素子１に配されているダブ
ルゲートトランジスタ１０の行数（トップゲートライン
ＴＧＬの数）をｎとすると、いずれのドライバ２、３と
して適用される場合も、このシフトレジスタは、ｎ個の
段ＲＳ１（１）〜ＲＳ１（ｎ）から構成される。

【００４１】各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）
は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、制御信号
端子Φ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、
及びクロック信号入力端子ｃｌｋを有している。出力信
号端子ＯＵＴは、各段ＲＳ１（ｋ）の出力信号ｏｕｔ
（ｋ）を出力する端子である。出力信号ｏｕｔ（ｋ）
は、それぞれ撮像素子１の各トップゲートラインＴＧＬ
（トップゲートドライバ２として適用の場合）、或いは
各ボトムゲートラインＢＧＬ（ボトムゲートドライバ３
として適用の場合）に出力される。

【００４２】入力信号端子ＩＮは、コントローラからの
スタート信号Ｖｓｔ（１番目の段ＲＳ１（１）の場
合）、または前の段ＲＳ（ｋ−１）（ｋ：２〜ｎの整
数）から出力された出力信号ｏｕｔ（ｋ−１）（２番目
以降の段の場合）が入力される端子である。

【００４３】定電圧入力端子ＳＳは、コントローラから
の定電圧Ｖｓｓが供給される端子である。定電圧入力端
子ＳＳに供給される定電圧Ｖｓｓのレベルは、−１５
（Ｖ）（トップゲートドライバ２として適用の場合）、
或いは０（Ｖ）（ボトムゲートドライバ３として適用の
場合）である。基準電圧入力端子ＤＤは、所定の基準電
圧Ｖｄｄが供給される端子である。基準電圧入力端子Ｄ
Ｄに供給される基準電圧のレベルは、＋２５（Ｖ）であ
る。

【００４４】クロック信号入力端子ｃｌｋは、コントロ
ーラからのクロック信号ＣＫ１（奇数番目の段の場
合）、或いはクロック信号ＣＫ２（偶数段目の段の場
合）が供給される端子である。クロック信号ＣＫ１、Ｃ
Ｋ２はそれぞれ、前記シフトレジスタの出力信号をシフ
トしていくタイムスロットのうちの所定期間、タイムス
ロット毎に交互に駆動レベルとなる。トップゲートドラ
イバ２として適用した場合は、クロック信号ＣＫ１、Ｃ
Ｋ２は、ハイレベル（ｎチャネルトランジスタにおける
オン電圧レベル）が＋２５（Ｖ）、ローレベル（ｎチャ
ネルトランジスタにおけるオフ電圧レベル）が−１５
（Ｖ）である。一方、ボトムゲートドライバ３として適
用した場合は、ハイレベル（ｎチャネルトランジスタに
おけるオン電圧レベル）が＋１０（Ｖ）、ローレベル
（ｎチャネルトランジスタにおけるオフ電圧レベル）が
０（Ｖ）である。

【００４５】制御信号端子Φは、コントローラからの制
御信号φ１（奇数番目の段の場合）、或いは制御信号φ
２（偶数番目の段の場合）が供給される端子である。制
御信号φ１、φ２のハイレベルは、後述するようにこれ
が供給されるｎチャネルのＴＦＴのオンレベルとなる所
定の値、ローレベルは、そのＴＦＴのオフレベルとなる
所定の値である。

【００４６】図５は、上記構成のシフトレジスタの各段
ＲＳ１（１）〜ＲＳ１（ｎ）の回路構成を示す図であ
る。図示するように、各段ＲＳ１（１）〜ＲＳ１（ｎ）
は、基本構成として５つのＴＦＴ（Thin Film Transist
or）２１〜２５と、付加構成として１つのＴＦＴ３１と
を有している。ＴＦＴ２１〜２５、３１は、いずれもｎ
チャネルＭＯＳ型の電界効果トランジスタで構成される
もので、図２に示したダブルゲートトランジスタ１０の
ボトムゲート電極１０ｂまたはトップゲート電極１０ｈ
を除いた構造となっている。

【００４７】ＴＦＴ２１のゲート電極（制御端子）は制
御信号端子Φに、ドレイン電極（電流路の一端）は入力
信号端子ＩＮに、ソース電極（電流路の他端）はＴＦＴ
２２、２４のゲート電極（制御端子）に接続されてい
る。ＴＦＴ２３のゲート電極（制御端子）とドレイン電
極（電流路の一端）とは基準電圧入力端子ＤＤに接続さ
れている。ＴＦＴ２２のドレイン電極（電流路の一端）
はＴＦＴ２３のソース電極（電流路の他端）に、ソース
電極（電流路の他端）は定電圧入力端子ＳＳに接続され
ている。ＴＦＴ２４のドレイン電極（電流路の一端）は
クロック信号入力端子ｃｌｋに、ソース電極（電流路の
他端）はＴＦＴ２５のドレイン電極（電流路の一端）と
出力信号端子ＯＵＴとに接続されている。ＴＦＴ２５の
ゲート電極（制御端子）はＴＦＴ２３のソース電極（電
流路の他端）に、ソース電極（電流路の他端）は定電圧
入力端子ＳＳに接続されている。

【００４８】ＴＦＴ２１のソース電極とＴＦＴ２２、２
４のゲート電極との間の配線及びこれと関係するＴＦＴ
２１、２２、２４の寄生容量とによって、電荷を蓄積す
るための容量Ａが形成されている。また、ＴＦＴ２３の
ソース電極とＴＦＴ２２のソース電極及びＴＦＴ２５の
ゲート電極との間には、ＴＦＴ２３を介して基準電圧入
力端子ＤＤから供給される電荷を蓄積するための容量Ｂ
が形成されている。

【００４９】各段のＴＦＴ２１のゲート電極には、コン
トローラからの制御信号φ１またはφ２が供給される。
ＴＦＴ２１のドレイン電極には、前の段ＲＳ１（ｋ−
１）からの出力信号ｏｕｔ（ｋ−１）が供給される。Ｔ
ＦＴ２１は、ハイレベル（オンレベル）の信号φ１また
はφ２が供給されたときにオンし、出力信号ｏｕｔ（ｋ
−１）によりドレイン電極とソース電極との間に電流が
流れる。これにより、ＴＦＴ３１を介して容量Ａに電荷
をチャージさせる。

【００５０】ＴＦＴ２３のゲート電極とドレイン電極と
には、基準電圧Ｖｄｄが供給されている。これにより、
ＴＦＴ２３は、常にオン状態となっている。ＴＦＴ２３
は、基準電圧Ｖｄｄを分圧する負荷としての機能を有す
る。

【００５１】各段のＴＦＴ２２は、容量Ａに電荷がチャ
ージされていないときにオフ状態となり、ＴＦＴ２３を
介して供給された基準電圧ＶｄｄをＴＦＴ２５のゲート
電極に供給させる。また、ＴＦＴ２２は、容量Ａに電荷
がチャージされているときにオン状態となり、ドレイン
電極とソース電極との間に貫通電流を流させる。ここ
で、ＴＦＴ２２、２３は、いわゆるＥＥ型の構成となっ
ているため、ＴＦＴ２３が完全なオフ抵抗とならないこ
とで、ＴＦＴ２３のソース電極とＴＦＴ２５のゲート電
極との間に蓄積された電荷が完全にディスチャージされ
ないことがあるが、ＴＦＴ２５の閾値電圧よりも十分に
低い電圧となる。

【００５２】各段のＴＦＴ２４は、容量Ａがチャージさ
れているとき（すなわち、ＴＦＴ２５がオフ状態のと
き）にオン状態となり、入力されたクロック信号ＣＫ
１、ＣＫ２によりゲート電極及びソース電極並びにそれ
らの間のゲート絶縁膜からなる寄生容量がチャージアッ
プされる。ＴＦＴ２４のゲート電極及びドレイン電極並
びにそれらの間のゲート絶縁膜による寄生容量がチャー
ジアップされることにより、容量Ａの電位が後述するよ
うに上昇し、そして、ゲート飽和電圧にまで達するとソ
ース−ドレイン電流が飽和する。これにより、出力信号
ｏｕｔ（ｋ）は、実質的にクロック信号ＣＫ１、ＣＫ２
とほぼ同電位となる。各段のＴＦＴ２４は、また、容量
Ａに電荷がチャージされていないとき（すなわち、ＴＦ
Ｔ２５がオン状態のとき）にオフ状態となり、ドレイン
電極に供給されたクロック信号ＣＫ１、ＣＫ２の出力を
遮断する。

【００５３】各段のＴＦＴ２５のドレイン電極には、定
電圧Ｖｓｓが供給される。ＴＦＴ２５は、容量Ａに電荷
がチャージされていないとき（すなわち、ＴＦＴ２５が
オン状態のとき）にオフ状態となり、ＴＦＴ２４のソー
ス電極から出力された信号のレベルを当該段の出力信号
ｏｕｔ（ｋ）として出力させる。ＴＦＴ２５は、また、
容量Ａに電荷がチャージされているとき（すなわち、Ｔ
ＦＴ２５がオフ状態のとき）にオン状態となり、ドレイ
ン電極に供給された定電圧Ｖｓｓのレベルをソース電極
から当該段の出力信号ｏｕｔ（ｋ）として出力させる。

【００５４】ＴＦＴ３１は、ゲート電極が容量Ｂに接続
されており、ＴＦＴ２２がオフして容量Ｂに電荷が蓄積
されているときにオンする。すなわち、ＴＦＴ２２がオ
ンしたタイミング以外は、常にオン状態となっている。
ＴＦＴ３１は、ドレイン電極が容量Ａにソース電極が定
電圧入力端子ＳＳに接続されており、オン状態となって
いるときには、容量Ａに蓄積された電荷を放出する。付
加構成のＴＦＴ３１が果たす役割については、さらに詳
しく後述する。

【００５５】以下、この実施の形態にかかる撮像装置の
動作について説明する。最初に、トップゲートドライバ
２及びボトムゲートドライバ３の動作について説明す
る。なお、トップゲートドライバ２とボトムゲートドラ
イバ３とは、それぞれ入出力される信号のレベルとタイ
ミングとが異なるだけであるので、以下の説明におい
て、ボトムゲートドライバ３の動作の説明は、トップゲ
ートドライバ２と異なる部分のみに止めることとする。

【００５６】図６は、トップゲートドライバ２として適
用した場合における、この実施の形態のシフトレジスタ
の動作を示すタイミングチャートである。図中、ｔｑ〜
ｔ（ｑ＋１）（ｑ：ｎ以下の自然数）の間となる１ｔ分
の期間が１選択期間である。ここでは、１番目以外の奇
数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−
１）を例としているが、１番目の段も出力信号ｏｕｔ
（ｋ−１）をコントローラからのスタート信号Ｖｓｔと
すれば、他の奇数番目の段と同じである。また、偶数番
目の段も、制御信号φ１を制御信号φ２に、クロック信
号ＣＫ１をクロック信号ＣＫ２とすれば、奇数番目の段
と同じ動作である。ただし、上述したように通常コント
ローラからトップゲートドライバ２の各段の定電圧入力
端子ＳＳに供給される定電圧Ｖｓｓのレベルは−１５
（Ｖ）であるが、定電圧Ｖｓｓのレベルが０（Ｖ）でも
ほぼ同じように動作する。

【００５７】タイミングｔ０〜ｔ１の間、クロック信号
ＣＫ２がハイレベル（２５（Ｖ））となると、前の段Ｒ
Ｓ１（ｋ−１）から当該段ＲＳ１（ｋ）の入力端子ＩＮ
に供給される出力信号ｏｕｔ（ｋ−１）のレベルが２５
（Ｖ）となる（図中、×をプロットして示す）。この間
において、制御信号端子Φから入力される制御信号φ１
が一定期間ハイレベルに変化すると、この一定期間だけ
ＴＦＴ２１がオンし、入力端子ＩＮに供給された出力信
号ｏｕｔ（ｋ−１）の２５（Ｖ）がＴＦＴ２１のソース
電極から出力される。

【００５８】これにより、容量Ａの電位（図中、●をプ
ロットして示す）が上昇する。容量Ａの電位が上昇し、
ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ１
（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフす
る。ＴＦＴ２２がオンすると、容量Ｂに蓄積されていた
電荷がこれを介してディスチャージされるため、容量Ａ
の電位がディスチャージされない。

【００５９】次に、タイミングｔ１〜ｔ２の間におい
て、クロック信号入力端子ｃｌｋから入力されるクロッ
ク信号ＣＫ１が２５（Ｖ）に変化する。すると、ブート
ストラップ効果によりＴＦＴ２４のゲート電極及びソー
ス電極並びにそれらの間のゲート絶縁膜からなる寄生容
量がチャージアップされる。そして、この寄生容量の電
位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン
電極とソース電極との間に流れる電流が飽和する。これ
により、当該段ＲＳ１（ｋ）の出力端子ＯＵＴから出力
される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ１の
レベルとほぼ同電位の２５（Ｖ）となる（図中、太い実
線で示す）。なお、このタイミングｔ１〜ｔ２の間は、
ＴＦＴ２４の前述した寄生容量がチャージアップされる
ことにより、容量Ａの電位がほぼ４５（Ｖ）程度にまで
達する。

【００６０】次に、タイミングｔ２になると、クロック
信号ＣＫ１のレベルが−１５（Ｖ）に変化する。これに
より、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５
（Ｖ）となる。また、これにともないＴＦＴ２４の寄生
容量へチャージされた電荷が放出され、ブートストラッ
プ効果が減衰し容量Ａの電位が低下する。

【００６１】さらに、タイミングｔ３までの間で制御信
号φ１が一定期間ハイレベルになると、ＴＦＴ２１が再
びオンし、段ＲＳ１（ｋ）の容量Ａに蓄積された電荷が
段ＲＳ１（ｋ）のＴＦＴ３１、２１、及び前の段ＲＳ１
（ｋ−１）のＴＦＴ２５（後述するように、オン状態）
を介して放出され、ＴＦＴ２２の閾値電圧を下回ると、
ＴＦＴ２２がオフする。これにより、容量Ｂに基準電圧
入力端子ＤＤからＴＦＴ２３を介して電荷が蓄積され、
ＴＦＴ２５、３１がオンする。

【００６２】これにより、容量Ａに蓄積された電荷は、
さらにオン状態となったＴＦＴ３１も介して放出される
ようになり、図６に示すように、容量Ａの電位レベルが
急速に低下する。

【００６３】なお、前の段ＲＳ１（ｋ−１）の出力信号
ｏｕｔ（ｋ−１）がハイレベルとならない期間において
も当該段ＲＳ１（ｋ）のＴＦＴ２１のゲート電極に供給
される制御信号φ１がハイレベルとなり、またＴＦＴ２
４のドレイン電極に供給されるクロック信号ＣＫ１のレ
ベルがハイレベルとなることがある。この際、ＴＦＴ２
１のゲート電極及びソース電極並びにそれらの間のゲー
ト絶縁膜による寄生容量、或いはＴＦＴ２４のゲート電
極及びドレイン電極並びにそれらの間のゲート絶縁膜に
よる寄生容量、すなわち容量Ａに電荷がチャージされる
ことから、容量Ａの電位は、ｔ０〜ｔ３以外の期間にお
いても若干変動する。

【００６４】しかしながら、これらの期間では、前の段
ＲＳ１（ｋ−１）の出力信号ｏｕｔ（ｋ−１）がハイレ
ベルにならないため、入力信号端子ＩＮからＴＦＴ２１
を介して容量Ａにハイチャージの電荷が供給されること
はなく、容量Ａの電位がＴＦＴ２２の閾値電圧を越える
ことはない。つまり、容量Ｂの電位はハイレベルのまま
であり、ＴＦＴ３１は常にオン状態である。

【００６５】このため、ＴＦＴ２１のゲート電極及びソ
ース電極並びにそれらの間のゲート絶縁膜による寄生容
量、或いはＴＦＴ２４のゲート電極及びドレイン電極並
びにそれらの間のゲート絶縁膜による寄生容量に起因し
て容量Ａに電荷がチャージされても、オン状態となって
いるＴＦＴ３１を介してすぐに放出される。従って、容
量Ａに蓄積される電荷の量は、ｔ０〜ｔ３以外の期間で
は、ごく短い期間における変動があるのみとなる。

【００６６】そして、このような動作を奇数段、偶数段
共に順次繰り返していくことにより、トップゲートドラ
イバ２の各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏ
ｕｔ（ｋ）がそれぞれ１選択期間１ｔずつ２５（Ｖ）に
変化し、順次シフトしていく。

【００６７】また、ボトムゲートドライバ３の動作は、
トップゲートドライバ２の動作とほぼ同じであるが、コ
ントローラから供給される信号ＣＫ１、ＣＫ２のハイレ
ベルが１０（Ｖ）であるため、各段ＲＳ１（ｋ）（ｋ：
１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１
０（Ｖ）であり、この際の容量Ａのレベルは１８（Ｖ）
程度であり、ＴＦＴ２４のソース、ドレイン電流が飽和
電流に達するレベルのゲート電圧となる。また、クロッ
ク信号ＣＫ１、ＣＫ２がハイレベルとなっている期間
は、１選択期間１ｔよりも短い所定の期間である。

【００６８】次に、撮像素子１を駆動して画像を撮影す
るための全体の動作について、図７（ａ）〜（ｉ）に示
す模式図を参照して説明する。なお、以下の説明におい
て、１Ｔの期間は、１水平期間と同じ長さを有するもの
とする。また、説明を簡単にするため、撮像素子１に配
置されているダブルゲートトランジスタ１０のうち、最
初の３行のみを考えることとする。

【００６９】まず、タイミングＴ１からＴ２までの１Ｔ
の期間において、図７（ａ）に示すように、トップゲー
トドライバ２は、１行目のトップゲートラインＴＧＬを
選択して＋２５（Ｖ）を出力し、２、３行目（他の全
行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力
する。一方、ボトムゲートドライバ３は、すべてのボト
ムゲートラインＢＧＬに０（Ｖ）を出力する。この期間
において、１行目のダブルゲートトランジスタ１０がリ
セット状態となり、２、３行目のダブルゲートトランジ
スタ１０が前の垂直期間での読み出し状態を終了した状
態（フォトセンスに影響しない状態）となる。

【００７０】次に、タイミングＴ２からＴ３までの１Ｔ
の期間において、図７（ｂ）に示すように、トップゲー
トドライバ２は、２行目のトップゲートラインＴＧＬを
選択して＋２５（Ｖ）を出力し、他のトップゲートライ
ンＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲー
トドライバ３は、すべてのボトムゲートラインＢＧＬに
０（Ｖ）を出力する。この期間において、１行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となり、
２行目のダブルゲートトランジスタ１０がリセット状態
となり、３行目のダブルゲートトランジスタ１０が前の
垂直期間での読み出し状態を終了した状態（フォトセン
スに影響しない状態）となる。

【００７１】次に、タイミングＴ３からＴ４までの１Ｔ
の期間において、図７（ｃ）に示すように、トップゲー
トドライバ２は、３行目のトップゲートラインＴＧＬを
選択して＋２５（Ｖ）を出力し、他のトップゲートライ
ンＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲー
トドライバ３は、すべてのボトムゲートラインＢＧＬに
０（Ｖ）を出力する。この期間において、１、２行目の
ダブルゲートトランジスタがフォトセンス状態となり、
３行目のダブルゲートトランジスタ１０がリセット状態
となる。

【００７２】次に、タイミングＴ４からＴ４．５までの
０．５Ｔの期間において、図７（ｄ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのドレインラインＤＬに＋１０（Ｖ）を出力する。こ
の期間において、すべての行のダブルゲートトランジス
タ１０がフォトセンス状態となる。

【００７３】次に、タイミングＴ４．５からＴ５までの
０．５Ｔの期間において、図７（ｅ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、１行目のボトムゲートラインＢＧＬを選
択して＋１０（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１行
目のダブルゲートトランジスタ１０が第１または第２の
読み出し状態となり、２、３行目のダブルゲートトラン
ジスタ１０がフォトセンス状態のままとなる。

【００７４】ここで、１行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
２からＴ４．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するドレインライ
ンＤＬ上の電荷がディスチャージされる。一方、タイミ
ングＴ２からＴ４．５までの期間で十分な光が半導体層
に照射されていないと、第１の読み出し状態となって半
導体層内のｎチャネルがピンチオフされるため、対応す
るドレインラインＤＬ上の電荷はディスチャージされな
い。ドレインドライバ４は、タイミングＴ４．５からＴ
５までの期間で各ドレインラインＤＬ上の電位を読み出
し、１行目のダブルゲートトランジスタ１０が検出した
画像データＤＡＴＡとしてコントローラに供給する。

【００７５】次に、タイミングＴ５からＴ５．５までの
０．５Ｔの期間において、図７（ｆ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのドレインラインＤＬに＋１０（Ｖ）を出力する。こ
の期間において、１行目のダブルゲートトランジスタ１
０が読み出しを終了した状態となり、２、３行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となる。

【００７６】次に、タイミングＴ５．５からＴ６までの
０．５Ｔの期間において、図７（ｇ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、２行目のボトムゲートラインＢＧＬを選
択して＋１０（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１行
目のダブルゲートトランジスタ１０が読み出しを終了し
た状態となり、２行目のダブルゲートトランジスタ１０
が第１または第２の読み出し状態となり、３行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となる。

【００７７】ここで、２行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
３からＴ５．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するドレインライ
ンＤＬ上の電荷がディスチャージされる。一方、タイミ
ングＴ３からＴ５．５までの期間で十分な光が半導体層
に照射されていないと、第１の読み出し状態となって半
導体層内のｎチャネルがピンチオフされるため、対応す
るドレインラインＤＬ上の電荷はディスチャージされな
い。ドレインドライバ４は、タイミングＴ５．５からＴ
６までの期間で各ドレインラインＤＬ上の電位を読み出
し、２行目のダブルゲートトランジスタ１０が検出した
画像データＤＡＴＡとしてコントローラに供給する。

【００７８】次に、タイミングＴ６からＴ６．５までの
０．５Ｔの期間において、図７（ｈ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのドレインラインＤＬに＋１０（Ｖ）を出力する。こ
の期間において、１、２行目のダブルゲートトランジス
タ１０が読み出しを終了した状態となり、３行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となる。

【００７９】次に、タイミングＴ６．５からＴ７までの
０．５Ｔの期間において、図７（ｉ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、３行目のボトムゲートラインＢＧＬを選
択して＋１０（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１、
２行目のダブルゲートトランジスタ１０が読み出しを終
了した状態となり、３行目のダブルゲートトランジスタ
１０が第１または第２の読み出し状態となる。

【００８０】ここで、３行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
４からＴ６．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するドレインライ
ンＤＬ上の電荷がディスチャージされる。一方、タイミ
ングＴ４からＴ６．５までの期間で十分な光が半導体層
に照射されていないと、第１の読み出し状態となって半
導体層内のｎチャネルがピンチオフされるため、対応す
るドレインラインＤＬ上の電荷はディスチャージされな
い。ドレインドライバ４は、タイミングＴ６．５からＴ
７までの期間で各ドレインラインＤＬ上の電位を読み出
し、３行目のダブルゲートトランジスタ１０が検出した
画像データＤＡＴＡとしてコントローラに供給する。

【００８１】こうしてドレインドライバ４から行毎に供
給された画像データＤＡＴＡに対して、コントローラが
所定の処理を行うことで、撮像対象物の画像データが生
成される。

【００８２】以下、付加構成のＴＦＴ３１が果たす役割
について詳細に説明する。ここでは、比較例を以てその
役割を説明する。図８は、この比較例においてトップゲ
ートドライバ２及びボトムゲートドライバ３として適用
されるシフトレジスタの１段分の構成を示す回路図であ
る。これは、図５に示す回路から付加構成のＴＦＴ３１
を除いたもので、容量Ａに蓄積された電荷は、ＴＦＴ２
１を介してしかディスチャージされない構造となってい
る。シフトレジスタの全体構成としては、上記の図４に
示すものと同じである。

【００８３】次に、この比較例のシフトレジスタの動作
を、トップゲートドライバ２として適用した場合を例と
して説明する。図９は、トップゲートドライバ２として
適用した場合におけるこの比較例のシフトレジスタの動
作を示すタイミングチャートである。ここでも、１ｔ分
の期間が１選択期間であり、また、１番目以外の奇数番
目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を
例としている。

【００８４】この比較例のシフトレジスタは、ＴＦＴ２
２がオフ状態となっている期間、すなわち、ｔ０〜ｔ３
の期間以外の期間における動作が、上記の実施の形態の
シフトレジスタにおけるものと大きく異なる。

【００８５】ｔ１〜ｔ３の期間以外の期間において、Ｔ
ＦＴ２４のドレイン電極に供給される信号ＣＫ１のレベ
ルがハイレベルになると、ＴＦＴ２４のゲート電極及び
ドレイン電極並びにこれらの間のゲート絶縁膜からなる
寄生容量がチャージアップされることにより、容量Ａに
若干の電荷が蓄積され、容量Ａの電位が上昇する。しか
し、ハイレベルの制御信号φ１がＴＦＴ２１のゲート電
極に供給されたとき以外は、容量Ａに蓄積された電荷が
放出されることはない。

【００８６】ハイレベルの制御信号φ１がＴＦＴ２１の
ゲート電極に供給されたときでも、前の段ＲＳ１（ｋ−
１）のＴＦＴ２５はオフ状態となっているため、容量Ａ
に蓄積された電荷がほとんど放出されない。

【００８７】このため、この比較例のシフトレジスタで
は、ＴＦＴ２４のゲート電極及びドレイン電極並びにこ
れらの間のゲート絶縁膜からなる寄生容量に起因して容
量Ａに蓄積される電荷の量、ＴＦＴ２２、２４の特性に
よっては、容量Ａの電位がＴＦＴ２２、２４の閾値電圧
を越えてしまう可能性がある。よって、この比較例のシ
フトレジスタは、上記の実施の形態で示したシフトレジ
スタでは生じ得ない誤動作が発生してしまう可能性があ
る。

【００８８】以上説明したように、この実施の形態にか
かる撮像装置では、トップゲートドライバ２及びボトム
ゲートドライバ３として適用されるシフトレジスタの各
段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）から信号ＣＫ１、
ＣＫ２のハイレベルをほぼそのまま出力信号のレベルと
して出力することができる。このため、各段ＲＳ１
（ｋ）にバッファ等を設けなくても、出力信号のレベル
を減衰させることなく、順次シフトしていくことができ
る。

【００８９】また、シフトレジスタの各段ＲＳ１（ｋ）
を図５に示す構造にしたことにより各段ＲＳ１（ｋ）の
ＴＦＴ２２がそれぞれオフしているとき、すなわち上記
したｔ０〜ｔ２以外の期間で各段ＲＳ１（ｋ）からの出
力信号ＯＵＴ（ｋ）のレベルを信号ＣＫ１、ＣＫ２のハ
イレベルとするための動作を行わないときは、当該段Ｒ
Ｓ１（ｋ）のＴＦＴ３１が常にオン状態となっている。
このため、当該段ＲＳ１（ｋ）のＴＦＴ２１のゲート電
極及びソース電極並びにそれらの間のゲート絶縁膜によ
る寄生容量、或いは当該段ＲＳ１（ｋ）のＴＦＴ２４の
ゲート電極及びドレイン電極並びにそれらの間のゲート
絶縁膜による寄生容量に起因して容量Ａに電荷がチャー
ジされても、段ＲＳ１（ｋ）のオン状態となっているＴ
ＦＴ３１を介してすぐに放出される。

【００９０】従って、この実施の形態にかかるシフトレ
ジスタでは、各段ＲＳ１（ｋ）において本来容量Ａに蓄
積されるべきでない電荷によって容量Ａの電位が上昇し
て、ＴＦＴ２２、２４がオン状態になってしまうことが
ない。よって、この実施の形態にかかるシフトレジスタ
は、上記した比較例のシフトレジスタに比べて、誤動作
を生じることなく長期間使用することができる。

【００９１】また、トップゲートドライバ２及びボトム
ゲートドライバ３として適用されるシフトレジスタは、
ＴＦＴ２１〜２５、３１のみで、他の素子を用いること
なく構成することができる。ここで、ＴＦＴ２１〜２
５、３１は、撮像素子１を構成するダブルゲートトラン
ジスタ１０のボトムゲート電極１０ｂまたはトップゲー
ト電極１０ｈを除いた構造を有している。このため、撮
像素子１を基板１０ａ上に形成する際に、同一の基板１
０ａ上に、同一プロセスでＴＦＴ２１〜２５、３１を、
すなわちトップゲートドライバ２及びボトムゲートドラ
イバ３を形成することができる。

【００９２】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について説明する。

【００９３】上記の実施の形態で示したシフトレジスタ
の各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）の構成は、適
宜変更することが可能である。例えば、基本構成として
のＴＦＴ２３は、ＴＦＴ以外の抵抗素子に置き換えても
よい。また、シフトレジスタの各段ＲＳ１（ｋ）、
（ｋ：１〜ｎの整数）は、ゲート電極にクロック信号Ｃ
Ｋ１、ＣＫ２のレベルを反転した信号が供給され、ドレ
イン電極がＴＦＴ２４のソース電極に接続され、ソース
電極が定電圧供給端子ＳＳに接続されたＴＦＴをさらに
備えるものとしてもよい。

【００９４】さらに、シフトレジスタの各段ＲＳ１
（ｋ）（ｋ：１〜ｎの整数）は、フローティングを防ぐ
ためのプルアップ用、プルダウン用のＴＦＴや抵抗素子
などを適宜付加した構成としてもよい。さらに、クロッ
ク信号入力端子ｃｌｋとＴＦＴ２５のゲート電極との間
に、ＴＦＴを挿入した構成とすることなどもできる。Ｔ
ＦＴ２１、３１のソース電極は、低電圧供給端子ＳＳに
接続されるのではなく、接地されていてもよい。

【００９５】その他にも、シフトレジスタの各段ＲＳ１
（ｋ）（ｋ：１〜ｎの整数）は、付加構成として１つの
ＴＦＴ３１を有する構造のみならず、付加構成としてさ
らに多くのＴＦＴを有する構造とすることもできる。図
１０〜図１２は、付加構成としてさらに多くのＴＦＴを
有するシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎ
の整数）の回路構成を示す図である。

【００９６】図１０に示すシフトレジスタでは、各段Ｒ
Ｓ１（ｋ）は、図５に示した構成に加えて、付加構成と
してのＴＦＴ３２を有する。ＴＦＴ３２は、そのゲート
電極が基準電圧入力端子ＤＤに接続されており、ＴＦＴ
３２のドレイン電極はＴＦＴ２１のソース電極に、ソー
ス電極は容量Ａに接続されている。ＴＦＴ３２は該端子
ＤＤから供給される基準電圧並びにソース、ドレイン電
極にそれぞれ接続された容量Ｃ、Ａの電位に応じてオン
状態となっている。

【００９７】ＴＦＴ３２は、次のような機能を有するも
のである。すなわち、前段の出力信号ＯＵＴ（ｋ−１）
のローレベルが−１５（Ｖ）であるとすると、図９のｔ
１〜ｔ２の期間は、容量Ａの電位が４５（Ｖ）程度まで
上昇し、容量Ａと入力信号端子ＩＮとの間の電圧は、６
０（Ｖ）程度にまで達する。ＴＦＴ３２は、この電圧を
ＴＦＴ２１との間で分圧することで、ＴＦＴ２１のドレ
イン−ソース間に大きな電圧がかかるのを防ぎ、ＴＦＴ
２１が破壊することを防ぐものである。

【００９８】図１１に示すシフトレジスタでは、各段Ｒ
Ｓ１（ｋ）は、図１０に示した構成に加えて、付加構成
としてのＴＦＴ３３を有する。ＴＦＴ３３は、そのゲー
ト電極が基準電圧入力端子ＤＤに接続されており、該端
子ＤＤから常に基準電圧が供給されている。ＴＦＴ３３
のドレイン電極は容量Ａに、ソース電極はＴＦＴ３１の
ドレイン電極に接続されている。図５に示した構成に、
ＴＦＴ３３を加えることも可能である。

【００９９】ＴＦＴ３３は、次のような機能を有するも
のである。すなわち、定電圧入力端子ＳＳから供給され
る定電圧のレベルが−１５（Ｖ）であるとすると、図９
のｔ１〜ｔ２の期間は、容量Ａの電位が４５（Ｖ）程度
まで上昇し、容量Ａと定電圧信号端子ＳＳとの間の電圧
は、６０（Ｖ）にまで達する。ＴＦＴ３３は、この電圧
をＴＦＴ３１との間で分圧することで、ＴＦＴ３１のド
レイン−ソース間に大きな電圧がかかるのを防ぎ、ＴＦ
Ｔ３１が破壊することを防ぐものである。

【０１００】なお、図１０、図１１にそれぞれ示したＴ
ＦＴ３２、３３は、いずれの容量Ａに蓄積された電荷に
よる電圧を分圧して、ＴＦＴ２１、３１のドレイン−ソ
ース間の電圧が高くなりすぎないようにする機能を有し
ている。従って、このような分圧の機能を有するのであ
れば、他のタイプの素子（例えば、抵抗素子）をＴＦＴ
３２、３３の代わりに適用することもできる。

【０１０１】図１２に示すシフトレジスタでは、各段Ｒ
Ｓ１（ｋ）は、図１１に示した構成に加えて、付加構成
としてのＴＦＴ３４を有する。ＴＦＴ３４は、ゲート電
極とドレイン電極とが基準電圧入力端子ＤＤに接続され
ている。ＴＦＴ２３のゲート電極は、基準電圧入力端子
ＤＤに直接接続されているのではなく、ＴＦＴ３４のソ
ース電極に接続されている。図５または図１０に示した
構成に、ＴＦＴ３４を加えることも可能である。

【０１０２】図５、図１０及び図１１の構成では、容量
Ｂの電位は、ＴＦＴ２３が有する寄生容量の影響によ
り、基準電圧入力端子ＤＤから供給される基準電圧のレ
ベルまで上昇しない。これに対して、この構成では、Ｔ
ＦＴ３４を加え、ＴＦＴ２３とＴＦＴ３４とをいわゆる
ブートストラップ構造とすることで、容量Ｂの電位をほ
ぼ基準電圧のレベルまで上昇できるようにするものであ
る。これにより、ＴＦＴ２５、３１が確実にオンするよ
うになり、容量Ｂのレベルが十分に上昇しないことによ
る誤動作を防いでいる。

【０１０３】上記の実施の形態では、ダブルゲートトラ
ンジスタ１０をマトリクス状に配した撮像素子１を、ト
ップゲートドライバ２及びボトムゲートドライバ３を用
いて駆動する撮像装置を例として説明した。しかしなが
ら、本発明は、これに限られず、マトリクス状などの所
定の配列で画素を配した他のタイプの撮像素子或いは表
示素子を、上記の実施の形態で示したシフトレジスタと
同一の構成を有するドライバで駆動する撮像装置或いは
表示装置にも適用することができる。

【０１０４】例えば、図１３に示すような液晶表示装置
への適用を例として説明する。図示するように、この液
晶表示装置は、液晶表示素子５と、ゲートドライバ６
と、ドレインドライバ７とを有している。

【０１０５】液晶表示素子５は、一対の基板に液晶を封
入して構成されるもので、その一方の基板には、ＴＦＴ
５０がマトリクス状に形成されている。各ＴＦＴ５０の
ゲート電極はゲートラインＧＬに、ドレイン電極はドレ
インラインＤＬに、ソース電極は同様にマトリクス状に
形成された画素電極に形成されている。他方の基板に
は、定電圧が印加されている共通電極が形成されてお
り、この共通電極と各画素電極との間に、画素容量５１
が形成される。そして、画素容量５１に蓄積された電荷
によって液晶の配向状態が変化することで、液晶表示素
子５は、透過させる光の量を制御して画像を表示するも
のである。

【０１０６】ゲートドライバ６は、上記の実施の形態に
おいてトップゲートドライバ２及びボトムゲートドライ
バ３として適用したシフトレジスタのいずれか、或いは
上記で説明した変形例のものを以て構成される。ゲート
ドライバ６は、コントローラからの制御信号Ｇｃｎｔに
従って、ゲートラインＧＬを順次選択して所定の電圧を
出力する。但し、制御信号Ｇｃｎｔとして供給される定
電圧Ｖｓｓは０（Ｖ）であり、また、出力電圧は、ＴＦ
Ｔ５０の特性に従うもので、コントローラから制御信号
Ｇｃｎｔとして供給される信号ＣＫ１、ＣＫ２のレベル
もこれに従っている。

【０１０７】ドレインドライバ７は、コントローラから
の制御信号Ｄｃｎｔに従って、コントローラから画像デ
ータｄａｔａを順次取り込む。１ライン分の画像データ
ｄａｔａを蓄積すると、ドレインドライバ７は、コント
ローラからの制御信号Ｄｃｎｔに従ってこれをドレイン
ラインＤＬに出力し、ゲートドライバ６によって選択さ
れたゲートラインＧＬに接続されているＴＦＴ５０（オ
ン状態）を介して、画素容量５１に蓄積させる。

【０１０８】この液晶表示装置において、液晶表示素子
５上に画像を表示する場合には、まず、ゲートドライバ
６は、画像データｄａｔａを書き込むべき行のゲートラ
インＧＬに対応した段からハイレベルの信号を出力し、
当該行のＴＦＴ５０をオンさせる。当該行のＴＦＴ５０
がオンしているタイミングにおいて、ドレインドライバ
７は、蓄積した画像データｄａｔａに応じた電圧をドレ
インラインＤＬに出力し、オンしているＴＦＴ５０を介
して画素容量５１に書き込む。以上の動作の繰り返しに
より、画素容量５１に画像データｄａｔａが書き込ま
れ、これに応じて液晶の配向状態が変化して、液晶表示
素子５上に画像が表示される。

【０１０９】この液晶表示装置では、液晶表示素子５
は、一方の基板上にＴＦＴ５０がマトリクス状に形成さ
れたものとなっている。このＴＦＴ５０の構造も、ゲー
トドライバ６に適用したシフトレジスタを構成するＴＦ
Ｔ２１〜２７、３１〜３３と基本的に同じである。従っ
て、ゲートドライバ６を、液晶表示素子５を構成する一
方の基板上に、同時プロセスにおいて形成することが可
能となる。

【０１１０】さらには、上記の実施の形態における構
成、或いはそれを上記したように変形した構成を有する
シフトレジスタは、撮像素子または表示素子を駆動する
ためのドライバとしての用途以外にも適用することがで
きる。例えば、これらのシフトレジスタは、データ処理
装置などにおいて直列のデータを並列のデータに変換す
る場合などの用途にも適用することができる。

【０１１１】なお、上記の実施の形態のトップゲートド
ライバ２、ボトムゲートドライバ３並びにゲートドライ
バ６はＴＦＴ２１〜２５、３１〜３４のいずれかにより
構成されているが、これらをＴＦＴ以外のトランジスタ
に置き換えてもよい。また、上記ＴＦＴ２１〜２５、３
１〜３４はｎチャネル型であったが、全てｐチャネル型
としてもよい。このとき、各信号のハイ、ローレベルは
ｎチャネルのときに比べ互いに反転されるように設定さ
れていればよい。

【０１１２】

【発明の効果】以上説明したように、本発明のシフトレ
ジスタによれば、出力信号のレベルを減衰させることな
く、順次シフトしていくことが可能となる。

【０１１３】また、容量に蓄積された電荷が十分に放出
されないことに起因する誤動作を防ぐことができる。

【０１１４】さらに、本発明の電子装置では、撮像素子
或いは表示素子などの駆動素子に、ドライバを構成する
トランジスタとほぼ同様の構造を有する素子を含むもの
を適用することによって、ドライバを撮像素子と同一の
基板上に、同一のプロセスで形成することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる撮像装置の
構成を示すブロック図である。

【図２】図１のダブルゲートトランジスタの概略的な構
造を示す断面図である。

【図３】（ａ）〜（ｄ）は、図１のダブルゲートトラン
ジスタの駆動原理を示す模式図である。

【図４】本発明の第１の実施の形態において、トップゲ
ートドライバ及びボトムゲートドライバとして適用され
るシフトレジスタの全体の構成を示すブロック図であ
る。

【図５】本発明の第１の実施の形態において、トップゲ
ートドライバ及びボトムゲートドライバとして適用され
るシフトレジスタの１段分の構成を示す回路図である。

【図６】本発明の第１の実施の形態におけるシフトレジ
スタを、トップゲートドライバとして適用した場合の動
作を示すタイミングチャートである。

【図７】（ａ）〜（ｉ）は、本発明の第１の実施の形態
にかかる撮像装置の動作を示す模式図である。

【図８】第１の比較例においてトップゲートドライバ及
びボトムゲートドライバとして適用されるシフトレジス
タの１段分の構成を示す回路図である。

【図９】第１の比較例におけるシフトレジスタを、トッ
プゲートドライバとして適用した場合の動作を示すタイ
ミングチャートである。

【図１０】トップゲートドライバ及びボトムゲートドラ
イバとして適用されるシフトレジスタの１段分の他の構
成を示す回路図である。

【図１１】トップゲートドライバ及びボトムゲートドラ
イバとして適用されるシフトレジスタの１段分の他の構
成を示す回路図である。

【図１２】トップゲートドライバ及びボトムゲートドラ
イバとして適用されるシフトレジスタの１段分の他の構
成を示す回路図である。

【図１３】本発明の実施の形態の変形にかかる液晶表示
装置の構成を示すブロック図である。

【符号の説明】

１・・・撮像素子、２・・・トップゲートドライバ、３・・・ボ
トムゲートドライバ、４・・・ドレインドライバ、５・・・液
晶表示素子、６・・・ゲートドライバ、７・・・ドレインドラ
イバ、１０・・・ダブルゲートトランジスタ、１０ａ・・・基
板、１０ｂ・・・ボトムゲート電極、１０ｃ・・・ボトムゲー
ト絶縁膜、１０ｄ・・・半導体層、１０ｅ・・・ドレイン電
極、１０ｆ・・・ソース電極、１０ｇ・・・トップゲート絶縁
膜、１０ｈ・・・トップゲート電極、１０ｉ・・・絶縁保護
膜、２１〜２５・・・ＴＦＴ（基本構成）、３１〜３４・・・
ＴＦＴ（付加構成）、５０・・・ＴＦＴ、５１・・・画素容
量、ＴＧＬ・・・トップゲートライン、ＢＧＬ・・・ボトムゲ
ートライン、ＤＬ・・・ドレインライン、ＧＬ・・・ゲートラ
イン、ＧｒＬ・・・グラウンドライン

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B022 AA00 BA00 CA02 FA06 FA10 FA11 5C024 BX00 BX01 CX00 GX15 GX18 GY35 5C080 AA10 BB05 DD09 EE29 FF11 JJ02 JJ03 JJ04 JJ06

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数の段からなるシフトレジスタであっ
   て、前記シフトレジスタの各段は、 外部から制御端子に供給される第１または第２の信号に
   よってオンし、隣接する一方の段から電流路の一端に供
   給された所定レベルの信号を電流路の他端に出力する第
   １のトランジスタと、 制御端子と前記第１のトランジスタの電流路の他端との
   間の容量に蓄積された電荷によってオンし、負荷を介し
   て電流路の一端に供給される信号を電流路の他端から放
   出する第２のトランジスタと、 制御端子と前記第１のトランジスタの電流路の他端との
   間の容量に蓄積された電荷によってオンし、外部から電
   流路の一端に供給される第３または第４の信号を出力信
   号として電流路の他端から出力する第３のトランジスタ
   と、 前記第２のトランジスタがオフしているときに負荷を介
   して制御端子に供給される信号によってオンし、外部か
   ら電流路の一端に供給される信号を出力信号として電流
   路の他端から出力する第４のトランジスタと、 制御端子が前記負荷と前記第２のトランジスタの間に接
   続され、前記第２のトランジスタがオフしているときに
   オンし、前記容量に蓄積された電荷を電流路の他端から
   放出する第５のトランジスタとを備えることを特徴とす
   るシフトレジスタ。
2. 【請求項２】前記第１のトランジスタの電流路の他端と
   前記容量との間に設けられ、前記容量の電圧を分圧させ
   て、前記第１のトランジスタの電流路の両端にかかるよ
   うにする第１の分圧素子をさらに備えることを特徴とす
   る請求項１に記載のシフトレジスタ。
3. 【請求項３】前記第５のトランジスタの電流路の一端と
   前記容量との間に設けられ、前記容量の電圧を分圧させ
   て、前記第５のトランジスタの電流路の両端にかかるよ
   うにする第２の分圧素子をさらに備えることを特徴とす
   る請求項１または２に記載のシフトレジスタ。
4. 【請求項４】前記負荷は、 制御端子と電流路の一端とに外部からの信号が供給さ
   れ、供給された信号を電流路の他端に出力する第６のト
   ランジスタと、 電流路の一端に前記外部からの信号が供給されると共
   に、制御端子に前記第６のトランジスタの電流路の他端
   から出力された信号が供給され、制御端子に供給された
   信号によってオンすることにより、電流路の一端に供給
   された信号を電流路の他端から出力して、前記第２のト
   ランジスタの電流路の一端に供給する第７のトランジス
   タとから構成されていることを特徴とする請求項１乃至
   ３のいずれか１項に記載のシフトレジスタ。
5. 【請求項５】前記シフトレジスタの奇数番目の段には、
   第３、第４の信号のうちの第３の信号が外部から供給さ
   れ、 前記シフトレジスタの偶数番目の段には、第３、第４の
   信号のうちの第４の信号が外部から供給され、 第３、第４の信号はそれぞれ、前記シフトレジスタの出
   力信号をシフトしていくタイムスロットのうちの所定期
   間、タイムスロット毎に交互に駆動レベルとなることを
   特徴とする請求項１乃至４のいずれか１項に記載のシフ
   トレジスタ。
6. 【請求項６】前記第１、第２の信号は、それぞれ前記第
   ３、第４の信号が駆動レベルとなっている間の一定期間
   オンレベルとなることを特徴とする請求項５に記載のシ
   フトレジスタ。
7. 【請求項７】前記複数の段のそれぞれを構成する各トラ
   ンジスタは、同一のチャネル型の電界効果トランジスタ
   であることを特徴とする請求項１乃至６のいずれか１項
   に記載のシフトレジスタ。
8. 【請求項８】複数の段からなるシフトレジスタであっ
   て、前記シフトレジスタの各段は、 外部からの信号により、内部に設けられた容量に電荷を
   蓄積させる第１のトランジスタと、 前記第１のトランジスタとの間に前記容量を形成すると
   共に、前記容量に蓄積された電荷によってオンしている
   ときに電流路の一端から供給された電圧を出力信号とし
   て電流路の他端から出力する第２のトランジスタと、 電流路の一端が前記容量に接続され、前記第２のトラン
   ジスタがオフしている期間にオンし、前記容量に蓄積さ
   れている電荷を放出する第３のトランジスタと、 を備えることを特徴とするシフトレジスタ。
9. 【請求項９】複数の段からなり、出力信号をシフトさせ
   ることによって所定レベルの信号を各段から順次出力す
   るドライバと、複数の画素によって構成され、前記ドラ
   イバの各段から出力された出力信号によって駆動される
   駆動素子とを備え、 前記ドライバの各段は、 外部から制御端子に供給される第１または第２の信号に
   よってオンし、隣接する一方の段から電流路の一端に供
   給された所定レベルの信号を電流路の他端に出力する第
   １のトランジスタと、 制御端子と前記第１のトランジスタの電流路の他端との
   間の容量に蓄積された電荷によってオンし、負荷を介し
   て電流路の一端に供給される信号を電流路の他端から放
   出する第２のトランジスタと、 制御端子と前記第１のトランジスタの電流路の他端との
   間の容量に蓄積された電荷によってオンし、外部から電
   流路の一端に供給される第３または第４の信号を出力信
   号として電流路の他端から出力する第３のトランジスタ
   と、 前記第２のトランジスタがオフしているときに負荷を介
   して制御端子に供給される信号によってオンし、外部か
   ら電流路の一端に供給される信号を出力信号として電流
   路の他端から出力する第４のトランジスタと、 制御端子が前記負荷と前記第２のトランジスタの間に接
   続され、前記第２のトランジスタがオフしているときに
   オンし、前記容量に蓄積された電荷を電流路の他端から
   放出する第５のトランジスタとを備えることを特徴とす
   る電子装置。
10. 【請求項１０】前記駆動素子は、撮像素子であることを
    特徴とする請求項９に記載の電子装置。
11. 【請求項１１】前記撮像素子は、励起光によりキャリア
    を生成する半導体層と、前記半導体層の両端にそれぞれ
    接続されたドレイン電極及びソース電極と、第１ゲート
    絶縁膜を介して前記半導体層の一方側に設けられた第１
    ゲート電極と、第２ゲート絶縁膜を介して前記半導体層
    の他方側に設けられた第２ゲート電極とを、画素毎に備
    え、 前記ドライバは、出力信号を第１のゲート電極に出力す
    る第１のドライバと、出力信号を第２のゲート電極に出
    力する第２のドライバとを含むことを特徴とする請求項
    ９または１０に記載の電子装置。
12. 【請求項１２】前記駆動素子は、表示素子であることを
    特徴とする請求項９に記載の電子装置。
13. 【請求項１３】前記表示素子は、制御端子に前記ドライ
    バの各段のいずれかの出力信号が供給され、電流路の一
    端に外部から画像データが供給される第６のトランジス
    タを、画素毎に備えることを特徴とする請求項１２に記
    載の電子装置。